KR20130092463A - 반도체 장치, 반도체 장치를 갖는 표시 장치, 반도체 장치를 갖는 전자 기기, 및 반도체 장치의 제작 방법 - Google Patents

반도체 장치, 반도체 장치를 갖는 표시 장치, 반도체 장치를 갖는 전자 기기, 및 반도체 장치의 제작 방법 Download PDF

Info

Publication number
KR20130092463A
KR20130092463A KR1020130012978A KR20130012978A KR20130092463A KR 20130092463 A KR20130092463 A KR 20130092463A KR 1020130012978 A KR1020130012978 A KR 1020130012978A KR 20130012978 A KR20130012978 A KR 20130012978A KR 20130092463 A KR20130092463 A KR 20130092463A
Authority
KR
South Korea
Prior art keywords
film
metal film
metal
oxide semiconductor
insulating film
Prior art date
Application number
KR1020130012978A
Other languages
English (en)
Other versions
KR102055239B1 (ko
Inventor
순페이 야마자키
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20130092463A publication Critical patent/KR20130092463A/ko
Application granted granted Critical
Publication of KR102055239B1 publication Critical patent/KR102055239B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78681—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising AIIIBV or AIIBVI or AIVBVI semiconductor materials, or Se or Te
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Abstract

본 발명은 산화물 반도체막이 사용된 반도체 장치에 있어서 안정된 전기 특성을 갖고, 또 배선 저항에 기인하는 신호 지연이 적은 트랜지스터의 제작 방법을 제공한다. 또한, 상기 트랜지스터를 갖는 반도체 장치를 제공한다. 또한, 상기 트랜지스터를 갖는 고성능 표시 장치를 제공한다.
산화물 반도체막에 접하는 소스 전극 및 드레인 전극의 제작 방법에 있어서, 제 1 금속막과 제 2 금속막을 형성하고, 상기 제 2 금속막 위에 제 1 포토리소그래피 공정을 수행하여 상기 제 2 금속막의 일부를 제 1 에칭으로 제거한다. 그 후, 제 1 금속막 및 제 2 금속막 위에 제 3 금속막을 형성하고, 상기 제 3 금속막 위에 제 2 포토리소그래피 공정을 수행하여 제 1 금속막 및 제 3 금속막의 일부를 제 2 에칭으로 제거한다. 또한, 제 2 에칭은 제 1 에칭에 의하여 제거된 제 2 금속막의 단부보다 외측의 제 1 금속막 및 제 3 금속막을 제거한다.

Description

반도체 장치, 반도체 장치를 갖는 표시 장치, 반도체 장치를 갖는 전자 기기, 및 반도체 장치의 제작 방법{SEMICONDUCTOR DEVICE, DISPLAY DEVICE INCLUDING SEMICONDUCTOR DEVICE, ELECTRONIC DEVICE INCLUDING SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치, 및 반도체 장치의 제작 방법에 관한 것이다. 또한, 상기 반도체 장치를 갖는 표시 장치 및 전자 기기에 관한 것이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터(박막 트랜지스터(TFT)라고도 함)를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용될 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 이 외 재료로서 산화물 반도체가 주목을 받고 있다.
예를 들어, 산화물 반도체로서 Zn-O계 산화물 또는 In-Ga-Zn-O계 산화물을 사용하여 트랜지스터를 제작하는 기술이 개시(開示)되어 있다(특허문헌 1 및 특허문헌 2 참조).
또한, 트랜지스터가 사용된 표시 장치(예를 들어, 액정 패널, 유기 EL 패널)는 화면 크기가 대형화되는 추세이다. 트랜지스터 등의 액티브 소자가 사용된 표시 장치의 경우에는 화면 크기의 대형화에 따라, 소자에 인가되는 전압이 소자에 접속되는 배선의 위치에 따라서는 배선 저항으로 인하여 다르게 되기 때문에 표시 불균일이나 계조 불량 등이 생겨 표시 품질이 저하되는 문제가 있었다.
또한, 표시 장치의 화면의 해상도는 하이비전 화질(HD, 1366×768), 풀 하이비전 화질(FHD, 1920×1080) 등 고정세화되는 경향이 있고, 해상도가 3840×2048, 또는 4096×2180이라는 소위 4K 디지털 시네마용 표시 장치의 개발도 시급하다.
표시 장치의 화면 해상도가 향상됨에 따라 표시 장치의 구동 회로 등에 사용되는 구동 주파수도 높아지는 경향이 있으며 배선 또는 신호선 등에는 신호 지연이 적은 저저항 재료의 적용이 요구되고 있다.
배선 또는 신호선 등에 사용되는 재료로서 종래에는 알루미늄막이 널리 사용되고 있었지만, 더 저저항화하기 위하여 구리막을 사용하는 연구 개발이 활발히 진행되고 있다. 그러나, 구리막은 하지막과의 밀착성이 약하다는 단점이나 구리막 내의 구리 원소가 트랜지스터의 반도체층에 확산됨으로써 트랜지스터 특성을 악화시키기 쉬운 등의 단점을 갖는다. 그러므로, 하지막과의 밀착성 개선, 및 구리 원소의 확산 방지를 위하여 질화 실리콘막과 상기 질화 실리콘막 위에 형성된 구리 합금층과, 상기 구리 합금층 위에 형성된 순구리층을 사용하여 트랜지스터를 제작하는 기술이 개시되어 있다(특허문헌 3 참조).
일본국 특개2007-123861호 공보 일본국 특개2007-96055호 공보 일본국 특개2010-230965호 공보
특허문헌 1은 트랜지스터에 적용될 수 있는 반도체 박막에 실리콘계 반도체 재료를 사용하는 것을 전제로 한 것이다. 그러므로, 채널 형성 영역에 산화물 반도체막이 사용된 트랜지스터에 적용하기에는 최적의 제작 방법 또는 최적의 구조가 아니라는 문제가 있다.
상술한 바와 같은 문제를 감안하여 본 발명의 일 형태에서는 산화물 반도체막이 사용된 반도체 장치에 있어서 안정된 전기 특성을 갖고, 또 배선 저항에 기인하는 신호 지연이 적은 트랜지스터의 제작 방법을 제공하는 것을 목적 중 하나로 한다. 또한, 상기 트랜지스터를 갖는 반도체 장치를 제공하는 것을 목적 중 하나로 한다. 또한, 상기 트랜지스터를 갖는 고성능 표시 장치를 제공하는 것을 목적 중 하나로 한다.
채널 형성 영역에 산화물 반도체막이 사용된 보텀 게이트 구조의 트랜지스터를 갖는 반도체 장치의 제작 방법에 있어서, 산화물 반도체막에 접하도록 소스 전극 및 드레인 전극을 형성한다. 소스 전극 및 드레인 전극은 제 1 금속막 내지 제 3 금속막으로 구성되며, 제 2 금속막에 구리 원소를 포함한 재료가 사용된다.
산화물 반도체막에 접하는 소스 전극 및 드레인 전극의 제작 방법으로서, 제 1 금속막과 제 2 금속막을 형성하고, 상기 제 2 금속막 위에 제 1 포토리소그래피 공정을 수행하여 상기 제 2 금속막의 일부를 제 1 에칭으로 제거한다. 그 후, 제 1 금속막 및 제 2 금속막 위에 제 3 금속막을 형성하고, 상기 제 3 금속막 위에 제 2 포토리소그래피 공정을 수행하여 제 1 금속막 및 제 3 금속막의 일부를 제 2 에칭으로 제거한다. 또한, 제 2 에칭은 제 1 에칭에 의하여 제거된 제 2 금속막의 단부보다 외측의 제 1 금속막 및 제 3 금속막을 제거한다. 이와 같은 제작 방법으로 함으로써 제 2 금속막은 제 1 금속막과 제 3 금속막으로 덮이므로(더 바람직하게는 싸이므로) 제 2 금속막에 사용된 구리 원소를 포함한 재료가 산화물 반도체막에 확산되는 것을 억제할 수 있다. 더 자세한 사항은 이하와 같다.
본 발명의 일 형태는 게이트 전극을 형성하는 공정과, 게이트 전극 위에 게이트 절연막을 형성하는 공정과, 게이트 전극과 중첩되는 위치에 게이트 절연막과 접하는 산화물 반도체막을 형성하는 공정과, 산화물 반도체막 위에 소스 전극 및 드레인 전극을 형성하는 공정을 포함하는 반도체 장치의 제작 방법에 있어서, 소스 전극 및 드레인 전극은 제 1 금속막과 제 2 금속막을 형성하는 공정과, 제 2 금속막 위에 제 1 포토리소그래피 공정을 수행하여 제 2 금속막의 일부를 제 1 에칭으로 제거하는 공정과, 제 1 금속막 및 제 2 금속막 위에 제 3 금속막을 형성하는 공정과, 제 3 금속막 위에 제 2 포토리소그래피 공정을 수행하여 제 1 금속막 및 제 3 금속막의 일부를 제 2 에칭으로 제거하는 공정을 포함하고, 제 2 에칭은 제 1 에칭에 의하여 제거된 제 2 금속막의 단부보다 외측의 제 1 금속막 및 제 3 금속막을 제거하는 반도체 장치의 제작 방법이다.
상기 제작 방법에 있어서, 소스 전극 및 드레인 전극 위에 제 1 절연막을 형성하는 공정과, 제 1 절연막에 산소를 도입하는 공정과, 제 1 절연막 위에 제 2 절연막을 형성하는 공정과, 제 2 절연막 위에 알루미늄막을 형성하는 공정과, 알루미늄막에 산소를 도입하여 산화 알루미늄막을 형성하는 공정과, 산화 알루미늄막 위에 평탄화 절연막을 형성하는 공정을 더 포함하는 구성으로 하여도 좋다.
또한, 상기 각 제작 방법에 있어서 제 1 금속막 및 제 3 금속막은 텅스텐, 탄탈, 티타늄, 및 몰리브덴 중에서 선택된 하나 이상의 원소를 포함한 금속막 또는 금속 질화물막이면 좋다. 또한, 제 2 금속막은 구리 원소를 포함하면 좋다.
또한, 상기 각 제작 방법에 있어서 제 1 에칭은 웨트 에칭법을 사용하여 수행하고, 제 2 에칭은 드라이 에칭법을 사용하여 수행하면 좋다.
또한, 본 발명의 다른 일 형태는 게이트 전극과, 게이트 전극 위에 형성된 게이트 절연막과, 게이트 절연막에 접하여 있으며 게이트 전극과 중첩되는 위치에 형성된 산화물 반도체막과, 산화물 반도체막 위에 형성된 소스 전극 및 드레인 전극을 갖고, 소스 전극 및 드레인 전극은 제 1 금속막, 제 2 금속막, 및 제 3 금속막으로 이루어지고, 제 2 금속막은 제 1 금속막 및 제 3 금속막의 단부보다 내측의 영역에 형성되는 반도체 장치이다.
또한, 본 발명의 다른 일 형태는 게이트 전극과, 게이트 전극 위에 형성된 게이트 절연막과, 게이트 절연막에 접하여 있으며 게이트 전극과 중첩되는 위치에 형성된 산화물 반도체막과, 산화물 반도체막 위에 형성된 소스 전극 및 드레인 전극과, 소스 전극에 전기적으로 접속된 신호선을 갖고, 신호선은 제 1 금속막, 제 2 금속막, 및 제 3 금속막으로 이루어지고, 제 2 금속막은 제 1 금속막 및 제 3 금속막의 단부보다 내측의 영역에 형성되고, 소스 전극 및 드레인 전극은 제 1 금속막 및 제 3 금속막으로 이루어지는 반도체 장치이다.
상기 구성에 있어서, 소스 전극 및 드레인 전극 위에, 산소 과잉형의 제 1 절연막과, 제 1 절연막 위에 형성된 제 2 절연막과, 제 2 절연막 위에 형성된 산화 알루미늄막과, 산화 알루미늄막 위에 형성된 평탄화 절연막을 더 포함하는 구성으로 하여도 좋다.
또한, 상기 각 구성에 있어서 제 1 금속막 및 제 3 금속막은 텅스텐, 탄탈, 티타늄, 및 몰리브덴 중에서 선택된 하나 이상의 원소를 포함한 금속막 또는 금속 질화물막이면 좋다. 또한, 제 2 금속막은 구리 원소를 포함하면 좋다.
또한, 상기 각 구성에 있어서, 게이트 전극은 텅스텐, 탄탈, 티타늄, 몰리브덴, 및 구리 중에서 선택된 하나 이상의 원소를 포함하면 좋다.
또한, 상기 반도체 장치를 갖는 표시 장치, 전자 기기도 본 발명의 범주에 포함되는 것으로 한다.
산화물 반도체막이 사용된 반도체 장치에 있어서 안정된 전기 특성을 갖고, 또 배선 저항에 기인하는 신호 지연이 적은 트랜지스터의 제작 방법을 제공할 수 있다. 또한, 상기 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또한, 상기 트랜지스터를 갖는 고성능 표시 장치를 제공할 수 있다.
도 1(A)는 반도체 장치의 일 형태를 도시한 평면도이고, 도 1(B) 및 도 1(C)는 반도체 장치의 일 형태를 도시한 단면도.
도 2(A) 내지 도 2(E)는 반도체 장치의 제작 공정의 일례를 도시한 단면도.
도 3(A) 내지 도 3(D)는 반도체 장치의 제작 공정의 일례를 도시한 단면도.
도 4(A) 내지 도 4(D)는 반도체 장치의 제작 공정의 일례를 도시한 단면도.
도 5(A) 내지 도 5(C)는 반도체 장치의 제작 공정의 일례를 도시한 단면도.
도 6(A)는 반도체 장치의 일 형태를 도시한 평면도이고, 도 6(B)는 반도체 장치의 일 형태를 도시한 단면도.
도 7(A) 내지 도 7(D)는 반도체 장치의 제작 공정의 일례를 도시한 단면도.
도 8(A) 내지 도 8(D)는 반도체 장치의 제작 공정의 일례를 도시한 단면도.
도 9는 표시 장치의 일 형태를 도시한 평면도.
도 10은 표시 장치의 일 형태를 도시한 단면도.
도 11은 표시 장치의 일 형태를 도시한 단면도.
도 12(A) 내지 도 12(F)는 반도체 장치를 포함한 전자 기기의 일례를 도시한 도면.
도 13(A) 내지 도 13(D)는 반도체 장치를 포함한 태블릿형 단말의 일례를 도시한 도면.
이하에서는 본 명세서에 개시된 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 아니하며 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 당업자이면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태의 내용에 한정하여 해석되는 것은 아니다.
또한, 도면 등에 도시된 각 구성의 위치, 크기, 범위 등은 이해하기 쉽게 하기 위하여 실제 위치, 크기, 범위 등을 도시하지 않은 경우가 있다. 그러므로, 개시된 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
또한, 본 명세서 등에 있어서 '제 1', '제 2', '제 3' 등의 서수사는 구성 요소가 혼동되는 것을 피하기 위하여 붙인 것에 불과하고 수적으로 한정하는 것이 아님을 부기한다.
또한, 본 명세서 등에서 '위'나 '아래'라는 용어는 구성 요소의 위치 관계가 '바로 위' 또는 '바로 아래'임을 한정하는 것은 아니다. 예를 들어, '게이트 절연막 위의 게이트 전극'이라는 표현은 게이트 절연막과 게이트 전극 사이에 다른 구성 요소가 포함된 것을 제외하지 않는다.
또한, 본 명세서 등에서 '전극'이나 '배선'이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어, '전극'은 '배선'의 일부로서 사용될 수 있고 그 반대도 마찬가지이다. 또한, '전극'이나 '배선'이라는 용어는 복수의 '전극'이나 '배선'이 일체가 되어 형성된 경우 등도 그 범주에 포함한다.
또한, '소스'나 '드레인'의 기능은 다른 극성을 갖는 트랜지스터를 채용하는 경우나 회로 동작에 있어서 전류의 방향이 변화되는 경우 등에는 교체할 수 있다. 그러므로, 본 명세서 등에서 '소스'나 '드레인'이라는 용어는 교체하여 사용될 수 있는 것으로 한다.
또한, 본 명세서 등에서 '전기적으로 접속'이라는 표현은 '어떠한 전기적 작용을 갖는 것'을 통하여 접속된 경우를 그 범주에 포함한다. 여기서, '어떠한 전기적 작용을 갖는 것'은 접속 대상간에서의 전기 신호의 주고 받음을 가능하게 하는 것이면 특별히 제한을 받지 않는다. 예를 들어, '어떠한 전기적 작용을 갖는 것'으로서는 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 이 외 각종 기능을 갖는 소자 등이 그 범주에 포함된다.
본 명세서 등에 있어서 패터닝에는, 포토리소그래피 공정이 사용되는 것으로 한다. 다만, 패터닝은 포토리소그래피 공정에 한정되지 않고 포토리소그래피 공정 외의 공정이 사용될 수도 있다. 또한, 포토리소그래피 공정으로 형성된 마스크는 에칭 처리 후에 제거되는 것으로 한다.
(실시형태 1)
본 실시형태에서는 도 1(A) 내지 도 5(C)를 사용하여 반도체 장치 및 반도체 장치의 제작 방법의 일 형태에 대하여 설명한다. 본 실시형태에서는 반도체 장치의 일례로서, 산화물 반도체막이 사용된 트랜지스터를 든다.
<반도체 장치의 구성예 1>
도 1(A) 내지 도 1(C)는 트랜지스터(150)의 구성예를 도시한 것이다. 도 1(A)는 트랜지스터(150)의 평면도이고, 도 1(B)는 도 1(A)를 선분 X1-Y1에서 절단한 단면도이고, 도 1(C)는 도 1(A)를 선분 V1-W1에서 절단한 단면도이다. 또한, 도면의 복잡화를 피하기 위하여 도 1(A)에서는 트랜지스터(150)의 구성 요소의 일부(예를 들어, 게이트 절연막(106) 등)를 생략하여 도시하였다.
도 1(A) 내지 도 1(C)에 도시된 트랜지스터(150)는 기판(102) 위에 형성된 게이트 전극(104)과, 게이트 전극(104) 위에 형성된 게이트 절연막(106)과, 게이트 절연막(106)에 접하여 있으며 게이트 전극(104)과 중첩되는 위치에 형성된 산화물 반도체막(108)과, 산화물 반도체막(108) 위에 형성된 소스 전극(110) 및 드레인 전극(112)을 포함하여 구성된다.
또한, 게이트 전극(104)은 제 1 게이트 전극(104a)과 제 2 게이트 전극(104b)으로 구성된다. 제 1 게이트 전극(104a)에는 텅스텐, 탄탈, 티타늄, 및 몰리브덴 중에서 선택된 하나 이상의 원소를 포함한 금속막 또는 금속 질화물막을 사용하는 것이 바람직하다. 또한, 제 2 게이트 전극(104b)은 구리 원소를 포함하는 것이 바람직하다. 예를 들어, 본 실시형태에서는 제 1 게이트 전극(104a)으로서 텅스텐막을 사용하고, 제 2 게이트 전극(104b)으로서 구리막을 사용한다. 게이트 전극(104)을 이와 같은 적층 구조로 함으로써 저저항의 게이트 전극(104)으로 할 수 있다. 또한, 제 1 게이트 전극(104a)을 제공함으로써, 기판(102)과 제 2 게이트 전극(104b)으로서 사용되는 구리막과의 밀착성을 향상시키는 것, 및/또는 제 2 게이트 전극(104b)으로서 사용되는 구리막 내의 구리 원소의 확산을 억제하는 것이 가능하게 된다.
또한, 게이트 절연막(106)은 제 1 게이트 절연막(106a)과 제 2 게이트 절연막(106b)으로 구성된다. 제 1 게이트 절연막(106a)은 제 2 게이트 전극(104b)으로서 사용되는 구리막 내의 구리 원소의 확산을 억제하는 기능을 가지면 좋고 질화 실리콘막, 질화 산화 실리콘막, 산화 알루미늄막, 질화 산화 알루미늄막 등을 사용할 수 있다. 또한, 제 2 게이트 절연막(106b)은 나중에 형성되는 산화물 반도체막(108)에 산소를 공급하는 기능을 가지면 좋고 산화 실리콘막, 산화 질화 실리콘막 등을 사용할 수 있다. 예를 들어, 본 실시형태에서는 제 1 게이트 절연막(106a)으로서 질화 실리콘막을 사용하고, 제 2 게이트 절연막(106b)으로서 산화 질화 실리콘막을 사용한다. 게이트 절연막(106)을 이와 같은 적층 구조로 함으로써 게이트 전극(104)으로서 사용되는 구리막 내의 구리 원소의 확산을 억제하고, 또 나중에 형성되는 산화물 반도체막(108)에 산소를 공급할 수 있다.
또한, 소스 전극(110)은 제 1 금속막(110a)과, 제 2 금속막(110b)과, 제 3 금속막(110c)으로 구성되고, 드레인 전극(112)은 제 1 금속막(112a)과, 제 2 금속막(112b)과, 제 3 금속막(112c)으로 구성된다. 또한, 제 2 금속막(110b) 및 제 2 금속막(112b)은 제 1 금속막(110a) 및 제 3 금속막(110c)의 단부보다 내측의 영역, 및 제 1 금속막(112a) 및 제 3 금속막(112c)의 단부보다 내측의 영역에 각각 형성된다.
또한, 제 1 금속막(110a), 제 1 금속막(112a), 제 3 금속막(110c), 및 제 3 금속막(112c)으로서는 텅스텐, 탄탈, 티타늄, 및 몰리브덴 중에서 선택된 하나 이상의 원소를 포함한 금속막 또는 금속 질화물막을 사용하는 것이 바람직하다. 또한, 제 2 금속막(110b) 및 제 2 금속막(112b)은 구리 원소를 포함하는 것이 바람직하다.
예를 들어, 본 실시형태에서는 제 1 금속막(110a) 및 제 1 금속막(112a)으로서 텅스텐막을 사용하고, 제 2 금속막(110b) 및 제 2 금속막(112b)으로서 구리막을 사용하고, 제 3 금속막(110c) 및 제 3 금속막(112c)으로서 질화 탄탈막을 사용한다. 또한, 제 2 금속막(110b) 및 제 2 금속막(112b)은 제 1 금속막(110a) 및 제 1 금속막(112a) 위에 형성되고 제 3 금속막(110c) 및 제 3 금속막(112c)으로 덮인다.
즉, 제 2 금속막(110b) 및 제 2 금속막(112b)으로서 사용되는 구리막은 하면이 제 1 금속막(110a) 및 제 1 금속막(112a)으로서 사용되는 텅스텐막으로 덮이고, 상면 및 측면이 제 3 금속막(110c) 및 제 3 금속막(112c)으로서 사용되는 질화 탄탈막으로 덮인다. 제 1 금속막(110a) 및 제 1 금속막(112a)과 제 3 금속막(110c) 및 제 3 금속막(112c)은 구리막 내의 구리 원소의 확산을 억제하는 배리어 메탈로서의 기능을 갖는다.
소스 전극(110) 및 드레인 전극(112)을 이와 같은 구성으로 함으로써, 저저항의 소스 전극(110) 및 드레인 전극(112)으로 할 수 있고, 또 소스 전극(110) 및 드레인 전극(112) 내에 사용된 구리막 내의 구리 원소가 외부에 확산되는 것을 억제할 수 있다.
소스 전극(110) 및 드레인 전극(112)의 형성 방법으로서는 예를 들어, 산화물 반도체막(108) 위에 제 1 금속막과 제 2 금속막을 형성하고, 제 2 금속막 위에 제 1 포토리소그래피 공정을 수행하여 제 2 금속막의 일부를 제 1 에칭으로 제거하여 제 2 금속막(110b) 및 제 2 금속막(112b)을 형성한다. 그 후, 제 1 금속막 및 제 2 금속막(제 2 금속막(110b) 및 제 2 금속막(112b)) 위에 제 2 금속막을 덮도록 제 3 금속막을 형성한다. 그 후, 제 3 금속막 위에 제 2 포토리소그래피 공정을 수행하여 제 1 금속막 및 제 3 금속막의 일부를 제 2 에칭으로 제거하여 제 1 금속막(110a), 제 1 금속막(112a), 제 3 금속막(110c), 및 제 3 금속막(112c)을 형성한다. 이와 같은 제작 방법으로 함으로써 제 2 금속막으로서 사용되는 구리막이 산화물 반도체막(108)에 직접 접촉하지 않으므로 산화물 반도체막(108)의 백 채널부에 혼입될 우려가 있는 불순물(특히 구리 원소)이 확산되는 것을 억제할 수 있다.
또한, 소스 전극(110) 및 드레인 전극(112) 위에, 산소 과잉형의 제 1 절연막(114a)과, 제 1 절연막(114a) 위에 형성된 제 2 절연막(114b)과, 제 2 절연막(114b) 위에 형성된 산화 알루미늄막(116)과, 산화 알루미늄막(116) 위에 형성된 평탄화 절연막(118)을 더 포함하는 구성으로 하여도 좋다.
또한, 이 외 구성 요소의 자세한 사항에 대해서는 후술하는 도 1(A) 내지 도 1(C)에 도시된 트랜지스터(150)의 제작 방법에 있어서 도 2(A) 내지 도 5(C)를 사용하여 설명한다.
<반도체 장치의 제작 방법 1>
우선, 기판(102) 위에 제 1 게이트 전극(104a)과 제 2 게이트 전극(104b)을 포함한 게이트 전극(104)을 형성한다(도 2(A) 참조).
기판(102)으로서 사용될 수 있는 기판에 큰 제한은 없지만, 적어도 나중의 가열 처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어, 바륨 보로실리케이트 유리나 알루미노 보로실리케이트 유리 등의 유리 기판 등, 전자 공업용으로서 사용되는 각종 유리 기판을 사용할 수 있다. 또한, 기판으로서는 열 팽창 계수가 25×10-7/℃ 이상 50×10-7/℃ 이하(바람직하게는 30×10-7/℃ 이상 40×10-7/℃ 이하)이고 변형점이 650℃ 이상 750℃ 이하(바람직하게는 700℃ 이상 740℃ 이하)인 기판을 사용하는 것이 바람직하다.
또한, 제 5세대(1000mm×1200mm 또는 1300mm×1500mm), 제 6세대(1500mm×1800mm), 제 7세대(1870mm×2200mm), 제 8세대(2200mm×2500mm), 제 9세대(2400mm×2800mm), 제 10세대(2880mm×3130mm) 등의 대형 유리 기판을 사용하는 경우에는, 반도체 장치의 제작 공정에서의 가열 처리 등으로 인하여 기판이 수축됨으로써 미세한 가공이 어려워지는 경우가 있다. 그러므로, 상술한 바와 같은 대형 유리 기판을 기판으로서 사용하는 경우에는 수축이 적은 것을 사용하는 것이 바람직하다. 예를 들어, 기판으로서 바람직하게는 450℃, 더 바람직하게는 500℃의 온도로 1시간 동안 가열 처리를 수행한 후의 수축량이 20ppm 이하, 바람직하게는 10ppm 이하, 더 바람직하게는 5ppm 이하인 대형 유리 기판을 사용하면 좋다.
또한, 기판(102)으로서 가요성 기판을 사용하여 반도체 장치를 제작하여도 좋다. 가요성을 갖는 반도체 장치를 제작하기 위해서는 가요성 기판 위에 산화물 반도체막(108)을 포함한 트랜지스터(150)를 직접 제작하여도 좋고, 다른 제작 기판에 산화물 반도체막(108)을 포함한 트랜지스터(150)를 제작한 후에 박리하고 가요성 기판에 전치(轉置)하여도 좋다. 또한, 제작 기판으로부터 박리하고 가요성 기판에 전치하기 위하여 제작 기판과 산화물 반도체막을 포함한 트랜지스터(150)와의 사이에 박리층을 제공하면 좋다.
또한, 기판(102) 위에 하지 절연막을 제공하여도 좋다. 하지 절연막은 플라즈마 CVD법 또는 스퍼터링법 등에 의하여 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 하프늄, 산화 갈륨 등의 산화물 절연막, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등의 질화물 절연막을 형성하거나, 또는 상술한 재료들의 혼합 재료를 사용하여 형성할 수 있다.
또한, 기판(102)에 가열 처리를 수행하여도 좋다. 예를 들어, 고온의 가스를 사용하여 가열 처리를 수행하는 GRTA(Gas Rapid Thermal Anneal) 장치에서 650℃로 1분 내지 5분 동안의 가열 처리를 수행하면 좋다. 또한, GRTA에 있어서의 고온의 가스로서는 아르곤 등의 희가스, 또는 질소와 같이 열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다. 또한, 전기로에서 500℃로 30분 내지 1시간 동안의 가열 처리를 수행하여도 좋다.
게이트 전극(104)은 텅스텐, 탄탈, 티타늄, 몰리브덴, 및 구리 중에서 선택된 하나 이상의 원소를 포함한 재료를 사용하여 형성할 수 있다. 본 실시형태에서는 제 2 게이트 전극(104b)으로서 스퍼터링법으로 막 두께 100nm 이상 400nm 이하의 구리막을 형성한다. 또한, 제 2 게이트 전극(104b)의 하층으로서, 구리막 내의 구리 원소의 확산을 억제하는 배리어 메탈로서 기능하는 제 1 게이트 전극(104a)을 형성한다. 본 실시형태에서는 제 1 게이트 전극(104a)으로서 스퍼터링법으로 막 두께 20nm 이상 100nm 이하의 질화 탄탈막을 형성한다.
또한, 본 실시형태에서는 제 1 게이트 전극(104a) 및 제 2 게이트 전극(104b)의 적층 구조에 대하여 설명하지만 이 구성에 한정되는 것은 아니다. 예를 들어, 제 2 게이트 전극(104b) 위에 제 3 게이트 전극을 더 제공하여도 좋다. 제 3 게이트 전극에는 제 1 게이트 전극(104a)과 같은 재료를 사용할 수 있다.
다음에, 기판(102) 및 게이트 전극(104) 위에, 제 1 게이트 절연막(106a)과 제 2 게이트 절연막(106b)을 포함한 게이트 절연막(106)을 형성한다(도 2(B) 참조).
제 1 게이트 절연막(106a)으로서는 플라즈마 CVD법 또는 스퍼터링법 등으로 형성된 막 두께 10nm 이상 100nm 이하, 더 바람직하게는 막 두께 20nm 이상 50nm 이하의 질화물 절연막을 사용하는 것이 바람직하다. 예를 들어, 질화 실리콘막, 질화 산화 실리콘막 등을 들 수 있다. 기판(102) 및 게이트 전극(104)에 접하는 제 1 게이트 절연막(106a)으로서 질화물 절연막을 사용함으로써, 기판(102) 또는 게이트 전극(104)으로부터의 불순물 확산이 억제되는 효과가 나타난다. 특히, 게이트 전극(104)(보다 구체적으로는 제 2 게이트 전극(104b))에 구리 원소를 포함한 금속 재료를 사용한 경우에, 산화물 반도체막(108) 내에 구리 원소가 확산되는 것을 제 1 게이트 절연막(106a)에 의하여 억제할 수 있다.
본 실시형태에서는 제 1 게이트 절연막(106a)으로서 플라즈마 CVD법으로 형성된 막 두께 50nm의 질화 실리콘막을 사용한다. 질화 실리콘막의 성막 가스로서는 예를 들어, 실란(SiH4)과 질소의 혼합 가스, 또는 실란과 질소와 암모니아(NH3)의 혼합 가스 등을 사용할 수 있다.
제 2 게이트 절연막(106b)으로서는 플라즈마 CVD법 또는 스퍼터링법 등으로 형성된 막 두께 100nm 이상 350nm 이하, 더 바람직하게는 막 두께 100nm 이상 200nm 이하의 산화물 절연막을 사용하는 것이 바람직하다. 예를 들어, 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 산화 질화 실리콘막, 산화 질화 알루미늄막 등을 들 수 있다.
또한, 제 2 게이트 절연막(106b)의 재료로서 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxNy(x>0, y>0)), 하프늄 알루미네이트(HfAlxOy(x>0, y>0)), 산화 란탄 등의 high-k 재료를 사용함으로써 게이트 누설 전류를 저감시킬 수 있다.
본 실시형태에서는 제 2 게이트 절연막(106b)으로서 플라즈마 CVD법으로 막 두께 200nm의 산화 질화 실리콘막을 형성한다. 플라즈마 CVD법은 스퍼터링법과 비교하여 성막 시간을 축소시킬 수 있다. 또한, 플라즈마 CVD법은 스퍼터링법에 비하여 성막된 면 내에서의 막 두께 편차가 적고 파티클의 혼입도 일어나기 어렵다.
또한, 제 2 게이트 절연막(106b)은 산화물 반도체막(108)에 접하는 절연막이므로 산소를 포함한 절연막으로 하는 것이 바람직하며 가능한 한 물, 수소 등의 불순물이 포함되지 않은 것이 바람직하다. 그러나, 플라즈마 CVD법으로는 스퍼터링법과 비교하여 막 내의 수소 농도를 저감시키기 어렵다. 따라서, 성막된 제 2 게이트 절연막(106b)에 수소 원자의 저감, 더 바람직하게는 제거를 목적으로 한 가열 처리(탈수화 또는 탈수소화 처리)를 수행하여도 좋다.
가열 처리의 온도는 250℃ 이상 650℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하, 또는 기판의 변형점 미만으로 한다. 예를 들어, 가열 처리 장치의 하나인 전기로에 기판을 도입하고 게이트 절연막(106)에 진공(감압) 분위기하에서 650℃로 1시간 동안의 가열 처리를 수행한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고 저항 발열체 등의 발열체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 빛(전자기파)의 복사에 의하여 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 사용하여 가열 처리를 수행하는 장치이다. 고온의 가스로서는 아르곤 등의 희가스, 또는 질소와 같이 열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다. 또한, 가열 처리 장치로서 GRTA 장치를 사용하는 경우에는, 가열 처리 시간이 짧으므로 650℃ 내지 700℃의 고온으로 가열된 불활성 가스 중에서 기판을 가열하여도 좋다.
가열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하인 공기), 또는 희가스(아르곤, 헬륨 등) 분위기하에서 수행하면 좋지만, 상기 질소, 산소, 초건조 공기, 또는 희가스 등의 분위기에는 물, 수소 등이 포함되지 않은 것이 바람직하다. 또한, 가열 처리 장치에 도입하는 질소, 산소, 또는 희가스의 순도는 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
가열 처리에 의하여 게이트 절연막(106)의 탈수화 또는 탈수소화를 수행할 수 있어 트랜지스터의 특성 변동을 초래하는 수소, 또는 물 등의 불순물이 배제된 게이트 절연막(106)을 형성할 수 있다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리는 여러 번 수행하여도 좋고, 다른 가열 처리를 겸하여도 좋다.
다음에, 게이트 전극(104)과 중첩되는 위치에 게이트 절연막(106)에 접하는 산화물 반도체막(108)을 형성한다(도 2(C) 참조).
산화물 반도체막(108)은 단층 구조이어도 좋고 적층 구조이어도 좋다. 또한, 비정질 구조이어도 좋고 결정성을 가져도 좋다. 산화물 반도체막(108)을 비정질 구조로 하는 경우에는 나중의 제작 공정에 있어서 산화물 반도체막(108)에 가열 처리를 수행함으로써 결정성 산화물 반도체막으로 하여도 좋다. 비정질 산화물 반도체막을 결정화시키기 위한 가열 처리의 온도는 250℃ 이상 700℃ 이하로, 바람직하게는 400℃ 이상, 더 바람직하게는 500℃ 이상, 더욱 바람직하게는 550℃ 이상으로 한다. 또한, 상기 가열 처리는 제작 공정에 있어서 다른 가열 처리를 겸할 수도 있다.
산화물 반도체막(108)의 성막 방법으로서는 스퍼터링법, MBE(Molecular Beam Epitaxy)법, 플라즈마 CVD법, 펄스 레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 사용할 수 있다.
산화물 반도체막(108)을 성막함에 있어서 산화물 반도체막(108)에 포함되는 수소 농도는 가능한 한 저감되는 것이 바람직하다. 수소 농도를 저감시키기 위하여 예를 들어, 스퍼터링법으로 성막하는 경우에는 스퍼터링 장치의 성막실 내에 공급하는 분위기 가스로서 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도의 희가스(대표적으로는 아르곤), 산소, 및 희가스와 산소의 혼합 가스를 적절히 사용한다.
또한, 처리실 내의 잔류 수분을 제거하면서 수소 및 물이 제거된 스퍼터링 가스를 도입하여 성막함으로써 성막된 산화물 반도체막(108)의 수소 농도를 저감시킬 수 있다. 처리실 내의 잔류 수분을 제거하기 위해서는 흡착형의 진공 펌프, 예를 들어, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 또한, 터보 분자 펌프에 콜드 트랩이 제공된 것이어도 좋다. 크라이오 펌프는 예를 들어, 수소 분자, 물(H2O) 등 수소 원자를 포함한 화합물(더 바람직하게는 탄소 원자를 포함한 화합물도) 등의 배기 능력이 높기 때문에, 크라이오 펌프를 사용하여 배기된 처리실에서 성막된 산화물 반도체막(108)에 포함되는 불순물의 농도를 저감시킬 수 있다.
또한, 본 실시형태에서는 원자수비가 In:Ga:Zn=1:1:1인 금속 산화물 타깃, 또는 원자수비가 In:Ga=2:1인 금속 산화물 타깃을 사용하여 스퍼터링법으로 산화물 반도체막(108)을 성막한다. 다만, 산화물 반도체막(108)을 성막하는 데 사용될 수 있는 타깃은 이들 타깃 재료, 및 조성에 한정되지 않는다. 또한, 산화물 반도체막(108)은 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스와 산소의 혼합 분위기하에서 스퍼터링법으로 형성할 수 있다. 또한, 산화물 반도체막(108)을 성막하는 데 사용하는 타깃으로서는 단결정, 다결정 등 결정성을 갖는 타깃이 바람직하다. 결정성을 갖는 타깃을 사용함으로써 형성되는 박막도 결정성을 갖게 되고, 특히 형성된 박막에 있어서는 c축으로 배향된 결정이 되기 쉽다.
또한, 산화물 반도체막(108)은 성막 직후에서 화학량론적 조성보다 산소가 많은 과포화 상태인 것이 바람직하다. 예를 들어, 스퍼터링법으로 산화물 반도체막(108)을 성막하는 경우에는 성막 가스에 있어서 산소가 차지하는 비율이 많은 조건으로 성막하는 것이 바람직하며 특히 산소 분위기(산소 가스 100%)에서 성막하는 것이 바람직하다. 예를 들어, 산화물 반도체막(108)으로서 In-Ga-Zn계 산화물(IGZO)을 사용하여 성막 가스에 있어서 산소가 차지하는 비율이 많은 조건(특히 산소 가스 100%의 분위기)에서 성막하면, 성막 온도를 300℃ 이상으로 하여도 막 내에서 Zn이 방출되는 것을 억제할 수 있다.
또한, 원자수비가 In:Ga:Zn=1:1:1인 상술한 금속 산화물 타깃을 사용하여 산화물 반도체막(108)을 형성한 경우, 타깃의 조성과 기판 위에 형성된 박막의 조성은 다를 수 있다. 예를 들어, In:Ga:Zn=1:1:1의 금속 산화물 타깃을 사용한 경우에는 성막 조건에도 의존하지만, 박막인 산화물 반도체막(108)의 조성이 원자수비로 In:Ga:Zn=1:1:0.6 내지 0.8이 될 수 있다. 이것은 산화물 반도체막(108)의 성막 중에 Zn이 승화되는 것, 또는 In, Ga, Zn의 각 성분의 스퍼터링 레이트가 다른 것에 기인하는 것으로 생각된다.
따라서, 원하는 조성의 박막을 형성하고자 하는 경우에는 금속 산화물 타깃의 조성을 미리 조정할 필요가 있다. 예를 들어, 박막인 산화물 반도체막(108)의 조성을 원자수비로 In:Ga:Zn=1:1:1로 하는 경우에는 금속 산화물 타깃의 조성을 원자수비로 In:Ga:Zn=1:1:1.5로 하면 좋다. 즉, 금속 산화물 타깃의 Zn의 함유율을 미리 많게 하면 좋다. 다만, 타깃의 조성은 상기 수치에 한정되는 것은 아니하며 성막 조건이나 형성되는 박막의 조성에 따라 적절히 조정할 수 있다. 또한, 금속 산화물 타깃의 Zn의 함유율을 많게 하면 얻어지는 박막의 결정성이 향상되어 바람직하다.
또한, 산화물 반도체막(108)을 스퍼터링법으로 성막하는 경우에는, 성막하는 데 사용하는 금속 산화물 타깃의 상대 밀도를 90% 이상 100% 이하로, 바람직하게는 95% 이상, 더 바람직하게는 99.9% 이상으로 한다. 상대 밀도가 높은 금속 산화물 타깃을 사용하면, 성막되는 산화물 반도체막(108)을 치밀한 막으로 할 수 있다.
또한, 기판(102)을 고온으로 유지한 상태에서 산화물 반도체막(108)을 형성하는 것도 산화물 반도체막(108) 내에 포함될 수 있는 불순물 농도를 저감시키는 데 유효하다. 기판(102)을 가열하는 온도는 150℃ 이상 450℃ 이하로 하면 좋고, 바람직하게는 170℃ 이상 350℃ 이하로 하면 좋다. 또한, 성막시에 기판을 고온으로 가열함으로써 결정성 산화물 반도체막(108)을 형성할 수 있다.
산화물 반도체막(108)에 사용하는 산화물 반도체는 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn 양쪽 모두를 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체가 사용되는 트랜지스터의 전기 특성의 편차를 저감시키기 위한 스테빌라이저로서 이들에 더하여 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 지르코늄(Zr)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중에서 선택된 어느 1종류 또는 복수 종류를 가져도 좋다.
예를 들어, 산화물 반도체로서 산화 인듐, 산화 주석, 산화 아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기서 예를 들어, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물을 가리키고 In과 Ga와 Zn의 비율은 불문한다. 또한, In과 Ga와 Zn 이외의 금속 원소가 포함되어도 좋다.
또한, 산화물 반도체로서 InMO3(ZnO)m(m>0, 또 m은 정수가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은 Ga, Fe, Mn, 및 Co 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서 In2SnO5(ZnO)n(n>0, 또 n은 정수임)으로 표기되는 재료를 사용하여도 좋다.
예를 들어, 원자수비가 In:Ga:Zn=1:1:1(=1/3:1/3:1/3), In:Ga:Zn=2:2:1(=2/5:2/5:1/5), 또는 In:Ga:Zn=3:1:2(=1/2:1/6:1/3)인 In-Ga-Zn계 산화물이나 이 조성 근방의 산화물을 사용할 수 있다. 또는, 원자수비가 In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2), 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)인 In-Sn-Zn계 산화물이나 이 조성 근방의 산화물을 사용하면 좋다.
그러나, 상술한 조성에 한정되지 않고 필요한 반도체 특성(이동도, 문턱값, 편차 등)에 따라 적절한 조성의 산화물을 사용하면 좋다. 또한, 필요한 반도체 특성을 얻기 위하여 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물을 사용하는 경우에는 비교적 용이하게 높은 이동도를 얻을 수 있지만, In-Ga-Zn계 산화물을 사용한 경우에도 벌크 내 결함 밀도를 저감시킴으로써 이동도를 높일 수 있다.
또한, 예를 들어, In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a＋b＋c=1)인 산화물의 조성이 원자수비가 In:Ga:Zn=A:B:C(A＋B＋C=1)인 산화물의 조성의 근방이란, a, b, c가 (a-A)2＋(b-B)2＋(c-C)2≤r2를 만족시키는 것을 말한다. r은 예를 들어, 0.05로 하면 좋다. 다른 산화물의 경우도 마찬가지이다.
또한, 산화물 반도체막(108)은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막인 것이 바람직하다.
CAAC-OS막은 완전한 단결정이 아니고 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정부를 갖는 결정-비정질 혼상 구조를 갖는 산화물 반도체층이다. 또한, 상기 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM으로 CAAC-OS막에 입계(그레인 바운더리라고도 함)는 확인되지 않는다. 그러므로, CAAC-OS막에서는 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또 ab면에 수직인 방향에서 보아 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에 수직인 방향에서 보아 금속 원자가 층 형상으로 배열되거나, 또는 금속 원자와 산소 원자가 층 형상으로 배열되어 있다. 또한, 다른 결정부간에서 a축 및 b축의 방향이 각각 달라도 좋다. 본 명세서에서 단순히 '수직'이라고 기재하는 경우에는 85° 이상 95° 이하의 범위도 그 범주에 포함되는 것으로 한다. 또한, 단순히 '평행'이라고 기재하는 경우에는 -5° 이상 5° 이하의 범위도 그 범주에 포함되는 것으로 한다.
또한, CAAC-OS막에서 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에서 산화물 반도체막의 표면 측에서 결정 성장시키는 경우에는 피형성면 근방보다 표면 근방에서 결정부가 차지하는 비율이 높은 경우가 있다. 또한, CAAC-OS막에 불순물이 첨가됨으로써 상기 불순물 첨가 영역에서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에 CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향할 수 있다. 또한, 결정부의 c축 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는 성막됨으로써 형성되거나, 또는 성막 후에 가열 처리 등의 결정화 처리가 수행됨으로써 형성된다.
CAAC-OS막이 사용된 트랜지스터는 가시광이나 자외광의 조사로 인한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
산화물 반도체막(108)으로서 CAAC-OS막을 적용하는 경우, 상기 CAAC-OS막을 얻는 방법으로서 3가지 방법을 들 수 있다. 첫 번째 방법은 성막 온도를 100℃ 이상 450℃ 이하, 더 바람직하게는 150℃ 이상 400℃ 이하로 하고 산화물 반도체층을 성막하여 표면에 대략 수직으로 c축 배향시키는 방법이다. 두 번째 방법은 두께가 얇은 산화물 반도체층을 성막한 후, 200℃ 이상 700℃ 이하의 가열 처리를 수행하여 표면에 대략 수직으로 c축 배향시키는 방법이다. 세 번째 방법은 첫 번째 층으로서 두께가 얇은 산화물 반도체층을 성막한 후에 200℃ 이상 700℃ 이하의 가열 처리를 수행하고, 두 번째 층으로서 산화물 반도체층을 성막하여 표면에 대략 수직으로 c축 배향시키는 방법이다.
또한, 산화물 반도체막(108)으로서 CAAC-OS막 이외의 결정성 산화물 반도체막(단결정 또는 미결정)을 성막하는 경우에는 성막 온도는 특별히 한정되지 않는다.
또한, 산화물 반도체막(108)은, 에너지 간격이 2.8eV 내지 3.2eV이며 실리콘의 에너지 간격 1.1eV에 비하여 크다. 또한, 산화물 반도체막(108)의 진성 캐리어 밀도는 10-9cm-3이며 실리콘의 진성 캐리어 밀도 1011cm-3에 비하여 매우 작다.
산화물 반도체막(108)의 다수 캐리어(전자)는 트랜지스터의 소스로부터만 흐른다. 또한, 채널 형성 영역을 완전 공핍화하는 것이 가능하므로 트랜지스터의 오프 전류를 매우 작게 할 수 있다. 산화물 반도체막(108)이 사용된 트랜지스터의 오프 전류는 실온에서 10yA/μm 이하, 85℃ 내지 95℃에서도 1zA/μm 이하로 매우 작다.
또한, 산화물 반도체막(108)은 복수의 산화물 반도체층이 적층된 구조이어도 좋다. 예를 들어, 산화물 반도체막(108)을 제 1 산화물 반도체층과 제 2 산화물 반도체층의 적층으로 하고, 제 1 산화물 반도체층과 제 2 산화물 반도체층에 조성이 다른 금속 산화물을 사용하여도 좋다. 예를 들어, 제 1 산화물 반도체층에 3원계 금속 산화물을 사용하고 제 2 산화물 반도체층에 2원계 금속 산화물을 사용하여도 좋다. 또한, 제 1 산화물 반도체층과 제 2 산화물 반도체층 양쪽 모두에 3원계 금속 산화물을 사용하여도 좋다.
또한, 제 1 산화물 반도체층과 제 2 산화물 반도체층의 구성 원소를 동일하게 하고 양자의 조성을 달리하여도 좋다. 예를 들어, 제 1 산화물 반도체층의 원자수비를 In:Ga:Zn=1:1:1로 하고 제 2 산화물 반도체층의 원자수비를 In:Ga:Zn=3:1:2로 하여도 좋다. 또한, 제 1 산화물 반도체층의 원자수비를 In:Ga:Zn=1:3:2로 하고 제 2 산화물 반도체층의 원자수비를 In:Ga:Zn=2:1:3으로 하여도 좋다.
이때, 제 1 산화물 반도체층과 제 2 산화물 반도체층 중, 게이트 전극에 가까운 측(채널 측)의 산화물 반도체층의 In과 Ga의 함유율을 In>Ga로 하면 좋다. 또한, 게이트 전극으로부터 먼 측(백 채널 측)의 산화물 반도체층의 In과 Ga의 함유율을 In≤Ga로 하면 좋다. 산화물 반도체에서는 주로 중금속의 s궤도가 캐리어 전도에 기여하므로 In의 함유율을 증대시킴으로써 s궤도의 오버 랩이 많아질 경향이 있어 In>Ga의 조성을 갖는 산화물은 In≤Ga의 조성을 갖는 산화물에 비하여 높은 이동도를 구비한다. 또한, Ga는 In과 비교하여 산소 결손의 형성 에너지가 커 산소 결손이 발생되기 어려우므로 In≤Ga의 조성을 갖는 산화물은 In>Ga의 조성을 갖는 산화물에 비하여 안정된 특성을 구비한다. 따라서, 채널 측에 In>Ga의 조성을 갖는 산화물 반도체층을 적용하고 백 채널 측에 In≤Ga의 조성을 갖는 산화물 반도체층을 적용함으로써, 트랜지스터의 이동도 및 신뢰성을 더욱 높일 수 있게 된다.
또한, 산화물 반도체막(108)을 적층 구조로 하는 경우, 제 1 산화물 반도체층과 제 2 산화물 반도체층에 각각 결정성이 다른 산화물 반도체를 적용하여도 좋다. 즉, 단결정 산화물 반도체, 다결정 산화물 반도체, 비정질 산화물 반도체, 또는 결정성을 갖는 산화물 반도체(예를 들어, CAAC-OS)가 적절히 조합된 구성으로 하여도 좋다. 또한, 제 1 산화물 반도체층과 제 2 산화물 반도체층 중 어느 한쪽에 비정질 산화물 반도체를 적용하면 산화물 반도체의 내부 응력이나 외부에서의 응력이 완화되므로 트랜지스터의 특성 편차가 저감되고, 또 트랜지스터의 신뢰성을 더욱 높일 수 있게 된다. 한편, 비정질 산화물 반도체는 수소 등 도너가 되는 불순물을 흡수하기 쉽고, 또 산소 결손이 생기기 쉬우므로 n형화되기 쉽다. 그러므로, 채널 측의 산화물 반도체층에는 결정성을 갖는 산화물 반도체(예를 들어, CAAC-OS)를 적용하는 것이 바람직하다.
또한, 산화물 반도체막(108)을 적층한 경우의 조성, 및 결정성의 조합으로서는 예를 들어, 게이트 절연막(106) 측부터 차례로, 원자수비가 In:Ga:Zn=1:1:1 근방인 비정질 산화물 반도체층과 원자수비가 In:Ga:Zn=3:1:2 근방인 결정성 산화물 반도체층의 적층 구조, 또는 원자수비가 In:Ga:Zn=1:1:1 근방인 결정성 산화물 반도체층과 원자수비가 In:Ga:Zn=3:1:2 근방인 결정성 산화물 반도체층의 적층 구조를 들 수 있다. 또한, 이 외 적층 구성으로서는 원자수비가 In:Ga:Zn=3:1:2 근방인 결정성 산화물 반도체층과 원자수비가 In:Ga:Zn=1:1:1 근방인 결정성 산화물 반도체층의 적층 구조로 하여도 좋다. 또한, 이 외 적층 구성으로서는 원자수비가 In:Ga:Zn=1:1:1 근방인 비정질 산화물 반도체층과 원자수비가 In:Ga:Zn=3:1:2 근방인 비정질 산화물 반도체층의 적층 구조, 또는 원자수비가 In:Ga:Zn=3:1:2 근방인 비정질 산화물 반도체층과 원자수비가 In:Ga:Zn=1:1:1 근방인 비정질 산화물 반도체층의 적층 구조로 하여도 좋다.
또한, 산화물 반도체막(108)을 성막하기 전에 산화물 반도체막(108)의 피성막면에 평탄화 처리를 수행하여도 좋다. 평탄화 처리로서는 특별히 한정되지 않지만, 연마 처리(예를 들어, 화학적 기계적 연마(Chemical Mechanical Polishing: CMP)법), 드라이 에칭 처리, 및 플라즈마 처리를 사용할 수 있다.
플라즈마 처리로서는 예를 들어, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 수행할 수 있다. 역 스퍼터링이란, 아르곤 분위기하에서 RF 전원을 사용하여 기판 측에 전압을 인가함으로써, 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법을 말한다. 또한, 아르곤 대신에 질소, 헬륨, 산소 등을 사용하여도 좋다. 역 스퍼터링을 수행하면 산화물 반도체막(108)의 피성막면에 부착된 분말상 물질(파티클, 먼지라고도 함)을 제거할 수 있다.
평탄화 처리로서의 연마 처리, 드라이 에칭 처리, 플라즈마 처리는 여러 번 수행하여도 좋고, 이들을 조합하여 수행하여도 좋다. 또한, 이들을 조합하여 수행하는 경우, 공정 순서는 특별히 한정되지 않고 산화물 반도체막(108)의 피성막면의 요철 상태에 따라 적절히 설정하면 좋다.
또한, 산화물 반도체막(108)을 형성한 후에 상기 산화물 반도체막(108)에 포함된 과잉 수소(물이나 수산기를 포함함)를 저감 또는 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 수행하는 것이 바람직하다. 가열 처리의 조건은 제 2 게이트 절연막(106b)에 수행하는 상술한 가열 처리와 같은 조건으로 할 수 있다.
이 가열 처리에 의하여, 산화물 반도체막(108)으로부터 n형 도전성을 부여하는 불순물인 수소를 저감, 더 바람직하게는 제거할 수 있다. 또한, 제 2 게이트 절연막(106b)으로서 산소를 포함한 절연막을 사용한 경우, 이 가열 처리에 의하여 제 2 게이트 절연막(106b)에 포함된 산소가 산화물 반도체막(108)에 공급된다. 산화물 반도체막(108)에 대한 탈수화 또는 탈수소화 처리에 의하여 산소가 동시에 탈리되더라도 산소를 제 2 게이트 절연막(106b)으로부터 공급함으로써 산화물 반도체막(108)의 산소 결손을 보전할 수 있다.
또한, 가열 처리에 의하여 산화물 반도체막(108)을 가열한 후, 가열 온도를 유지하면서, 또는 그 가열 온도로부터 서랭(徐冷)하면서 같은 노(爐)에 고순도의 산소 가스, 고순도의 일산화 이질소 가스, 또는 초건조 공기(CRDS(캐비티 링 다운 레이저 분광법(cavity ring down laser spectroscopy)) 방식의 이슬점 측정기를 사용하여 측정한 경우의 수분량이 20ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하인 공기)를 도입하여도 좋다. 산소 가스 또는 일산화 이질소 가스에는 물, 수소 등이 함유되지 않은 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스 또는 일산화 이질소 가스의 순도를 6N 이상, 바람직하게는 7N 이상(즉, 산소 가스 또는 일산화 이질소 가스 내의 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 탈수화 또는 탈수소화 처리를 사용한 불순물 배제 공정으로 동시에 감소되는, 산화물 반도체막(108)을 구성하는 주성분 재료인 산소를 산소 가스 또는 일산화 이질소 가스의 작용에 의하여 공급함으로써, 산화물 반도체막(108)을 고순도화 및 i형(진성)화할 수 있다.
탈수화 또는 탈수소화를 위한 가열 처리는 트랜지스터(150)의 제작 공정에서의 다른 가열 처리를 겸하여도 좋다.
다음에, 게이트 절연막(106) 및 산화물 반도체막(108) 위에 소스 전극 및 드레인 전극(이들과 같은 층으로 형성되는 배선을 포함함)이 되는 제 1 금속막(109a) 및 제 2 금속막(109b)을 형성한다(도 2(D) 참조).
제 1 금속막(109a)은 텅스텐, 탄탈, 티타늄, 및 몰리브덴 중에서 선택된 하나 이상의 원소를 포함한 금속막 또는 금속 질화물막인 것이 바람직하다. 본 실시형태에서는 제 1 금속막(109a)으로서 스퍼터링법으로 형성된 막 두께 50nm의 텅스텐막을 사용한다.
또한, 제 1 금속막(109a)을 적층 구조로 하여도 좋다. 예를 들어, 제 1 금속막(109a)의 1층째를 텅스텐, 탄탈, 티타늄, 및 몰리브덴 중에서 선택된 하나 이상의 원소를 포함한 금속막으로 하고, 제 1 금속막(109a)의 2층째를 질화 텅스텐, 질화 탄탈, 질화 티타늄, 및 질화 몰리브덴 중에서 선택된 하나 이상의 원소를 포함한 금속 질화물막의 적층 구조 등을 들 수 있다.
제 1 금속막(109a)은 산화물 반도체막(108)에 접하므로, 산화물 반도체막(108)으로부터 산소를 뽑아내 n형화시키지 않는 재료, 또는 산화물 반도체막(108)에 확산되어 n형화시키지 않는 재료를 사용한다. 또한, 제 1 금속막(109a)은 제 2 금속막(109b)에 사용되는 구리막으로부터 산화물 반도체막(108)에 구리 원소가 확산되는 것을 억제하는 재료(소위 배리어 메탈 재료)를 사용하는 것이 바람직하다.
제 2 금속막(109b)은 구리 원소를 포함한 막인 것이 바람직하다. 또한, 구리에 알루미늄, 금, 은, 아연, 주석, 니켈 등이 수wt% 첨가된 구리 합금 등을 사용하여도 좋다. 본 실시형태에서는 제 2 금속막(109b)으로서 스퍼터링법으로 형성된 막 두께 200nm의 구리막을 사용한다.
다음에, 제 2 금속막(109b) 위에 레지스트를 도포하고 제 1 패터닝을 수행함으로써 레지스트마스크(141)를 형성한다(도 2(E) 참조).
레지스트마스크(141)는 감광성 수지를 도포한 후에 상기 감광성 수지를 노광, 및 현상함으로써 형성할 수 있다. 또한, 감광성 수지는 포지티브형, 네거티브형의 어느 쪽 수지를 사용하여도 좋다. 또한, 레지스트마스크(141)를 잉크젯법으로 형성하여도 좋다. 레지스트마스크(141)를 잉크젯법으로 형성하는 경우에는 포토마스크를 사용하지 않아 제조 비용을 절감시킬 수 있다.
다음에, 제 2 금속막(109b)의 일부를 제 1 에칭으로 제거하여, 제 2 금속막(110b) 및 제 2 금속막(112b)을 형성한다(도 3(A) 참조).
제 2 금속막(109b)의 제거 방법으로서는 웨트 에칭법을 사용하는 것이 적합하다. 또한, 웨트 에칭법에서 사용하는 약액으로서는 제 2 금속막(109b)을 에칭할 수 있으면서 제 1 금속막(109a)을 소실시키지 않는 약액을 사용하면 좋고 예를 들어, 제 1 금속막(109a)으로서 텅스텐막을 사용하고 제 2 금속막(109b)으로서 구리막을 사용한 경우의 약액은 물과 과산화 수소수와 카복실산의 혼합액, 또는 물과 인산과 질산과 황산과 황산 칼륨의 혼합액 등을 사용할 수 있다.
또한, 웨트 에칭의 시간을 조정하여 등방적으로 에칭함으로써, 제 2 금속막(110b) 및 제 2 금속막(112b)의 측면이 레지스트마스크(141) 측면보다 내측으로 후퇴된 형상으로 하여도 좋다.
다음에, 레지스트마스크(141)를 제거한다(도 3(B) 참조).
레지스트마스크(141)의 제거 방법으로서는 박리액을 사용하는 습식 제거 방법, 또는 플라즈마 처리 등의 건식 제거 방법, 또는 이들 방법을 조합한 제거 방법 등을 사용할 수 있다.
다음에, 제 1 금속막(109a), 제 2 금속막(110b), 및 제 2 금속막(112b) 위에 제 3 금속막(109c)을 형성한다(도 3(C) 참조).
제 3 금속막(109c)은 제 1 금속막(109a)과 같은 방법 및 재료에 의하여 형성할 수 있다. 또한, 본 실시형태에서는 제 3 금속막(109c)으로서 스퍼터링법으로 형성된 막 두께 100nm의 질화탄탈막을 사용한다.
다음에, 제 3 금속막(109c) 위에 레지스트를 도포하고 제 2 패터닝을 수행함으로써 레지스트마스크(142)를 형성한다(도 3(D) 참조).
레지스트마스크(142)는 레지스트마스크(141)와 같은 재료 및 방법에 의하여 형성할 수 있다.
다음에, 제 1 금속막(109a) 및 제 3 금속막(109c)의 일부를 제 2 에칭으로 제거하여 제 1 금속막(110a), 제 1 금속막(112a), 제 3 금속막(110c), 및 제 3 금속막(112c)을 형성한다(도 4(A) 참조).
또한, 제 2 에칭은 제 1 에칭에 의하여 제거된 제 2 금속막(110b) 및 제 2 금속막(112b)의 단부보다 외측의 제 1 금속막(109a) 및 제 3 금속막(109c)을 제거한다.
제 1 금속막(109a) 및 제 3 금속막(109c)의 제거 방법으로서는 드라이 에칭법을 사용하는 것이 적합하다. 예를 들어, 제 1 금속막(109a)으로서 텅스텐막을 사용하고 제 3 금속막(109c)으로서 질화 탄탈막을 사용한 경우에는 드라이 에칭법에서 사용하는 가스로서 SF6과 O2의 혼합 가스, 또는 SF6과 BCl3의 혼합 가스 등을 사용할 수 있다.
또한, 제 1 금속막(109a) 및 제 3 금속막(109c)에 대한 에칭을 수행함에 있어서 산화물 반도체막(108)이 에칭으로 인하여 분단되지 않도록 에칭 조건을 최적화하는 것이 요구된다. 그러나, 제 1 금속막(109a) 및 제 3 금속막(109c)만을 에칭하면서 산화물 반도체막(108)을 전혀 에칭하지 않는 조건은 얻기 어려워, 산화물 반도체막(108)은 제 1 금속막(109a) 및 제 3 금속막(109c)이 에칭될 때 일부가 에칭됨으로써 홈부(오목부)를 갖게 될 경우도 있다.
다음에, 레지스트마스크(142)를 제거하여, 제 1 금속막(110a), 제 2 금속막(110b), 및 제 3 금속막(110c)으로 이루어진 소스 전극(110)과, 제 1 금속막(112a), 제 2 금속막(112b), 및 제 3 금속막(112c)으로 이루어진 드레인 전극(112)을 형성한다(도 4(B) 참조).
소스 전극(110) 및 드레인 전극(112)의 형성 방법을 상술한 바와 같이 함으로써 산화물 반도체막(108)(보다 구체적으로는 백 채널 측)이 제 2 금속막(110b) 및 제 2 금속막(112b)으로서 사용된 구리막과 접촉되지 않으므로 구리 원소가 산화물 반도체막(108)에 부착되거나 또는 확산되는 것을 억제할 수 있다.
또한, 레지스트마스크(142)의 제거 방법은 레지스트마스크(141)의 제거 방법과 마찬가지로 할 수 있다.
또한, 소스 전극(110) 및 드레인 전극(112)을 형성한 후에 산화물 반도체막(108)(보다 구체적으로는 백 채널 측)을 청정화하는 것이 바람직하다. 산화물 반도체막(108)의 청정화 처리로서는 예를 들어, 산소 플라즈마 처리, 또는 희석된 불화 수소산 처리에 의한 세정 처리 등이 효과적이다. 이와 같이 청정화함으로써, 소스 전극(110) 및 드레인 전극(112)을 형성하는 데 사용한 에칭 가스의 성분, 또는 레지스트마스크(142)의 잔사(殘渣) 등을 산화물 반도체막(108)으로부터 제거할 수 있어 산화물 반도체막(108)을 보다 고순도화할 수 있다.
또한, 소스 전극(110) 및 드레인 전극(112)을 형성한 후에 가열 처리를 수행하여도 좋다. 상기 가열 처리의 온도는 250℃ 이상 650℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하, 또는 기판의 변형점 미만으로 한다.
상술한 공정을 거쳐 본 실시형태에 기재된 트랜지스터(150)가 형성된다.
다음에, 트랜지스터(150) 위, 보다 구체적으로는 산화물 반도체막(108), 소스 전극(110), 및 드레인 전극(112) 위에 제 1 절연막(114a)을 형성한다. 그 후, 제 1 절연막(114a) 및 산화물 반도체막(108)에 산소(145)를 도입한다(도 4(C) 참조).
제 1 절연막(114a)은 플라즈마 CVD법, 스퍼터링법으로 형성할 수 있고, 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 산화 질화 실리콘막, 또는 산화 질화 알루미늄막 등의 산화물 절연막을 사용할 수 있다. 제 1 절연막(114a)의 막 두께는 50nm 이상 100nm 이하로 하는 것이 바람직하다.
또한, 제 1 절연막(114a)은 산소 과잉형의 산화물 절연막으로 하는 것이 바람직하다. 산소 과잉형의 산화물 절연막으로 함으로써 산화물 반도체막(108)에 산소를 적합하게 공급할 수 있다.
본 실시형태에서는 제 1 절연막(114a)으로서 플라즈마 CVD법으로 막 두께 30nm의 산화 질화 실리콘막을 형성한다. 제 1 절연막(114a)의 성막 조건은 예를 들어, SiH4와 N2O의 가스 유량비를 SiH4:N2O=20sccm:3000sccm으로 하고, 압력을 200Pa로 하고, RF 전원 전력(전원 출력)을 100W로 하고, 기판 온도를 350℃±15℃로 하면 좋다. 또한, 제 1 절연막(114a)은 산화물 반도체막(108)과 접하는 절연막이므로 게이트 절연막(106)과 마찬가지로 가능한 한 물, 수소 등 불순물이 포함되지 않은 것이 바람직하다.
산소(145)로서는 적어도 산소 라디칼, 오존, 산소 원자, 산소 이온(분자 이온, 클러스터 이온을 포함함) 중 어느 것이 포함된다.
예를 들어, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 사용하여 제 1 절연막(114a)에 산소(145)를 도입할 수 있다. 또한, 이온 주입법에는 가스 클러스터 이온 빔을 사용하여도 좋다. 또한, 산소(145)를 도입함에 있어서는 제 1 절연막(114a) 전체 면을 한 번에 처리하여도 좋고 예를 들어, 선형 이온 빔을 사용하여도 좋다. 선형 이온 빔을 사용하는 경우에는 기판 또는 이온 빔을 상대적으로 이동(스캔: scan)시킴으로써 제 1 절연막(114a) 전체 면에 산소(145)를 도입할 수 있다.
산소(145)를 공급하기 위한 가스로서는 O를 함유한 가스를 사용하면 좋고, 예를 들어 O2 가스, N2O 가스, CO2 가스, CO 가스, NO2 가스 등을 사용할 수 있다. 또한, 산소를 공급하기 위한 가스에 희가스(예를 들어 Ar)를 함유시켜도 좋다.
또한, 예를 들어, 이온 주입법으로 산소를 도입하는 경우, 산소(145)의 도즈량은 1×1013ions/cm2 이상 5×1016ions/cm2 이하로 하는 것이 바람직하고, 산소 도입 처리 후의 제 1 절연막(114a) 내의 산소 함유량이 제 1 절연막(114a)의 화학량론적 조성을 넘을 정도로 하는 것이 바람직하다. 또한, 산소의 주입 깊이는 주입 조건에 따라 적절히 제어하면 좋다.
또한, 제 1 절연막(114a)으로서 산화물 절연막(예를 들어, 산화 실리콘막 또는 산화 질화 실리콘막)을 사용하는 경우, 상기 산화물 절연막에 있어서 산소는 주된 성분 재료 중 하나이다. 그러므로, 산화물 절연막 내의 산소 농도를 SIMS(Secondary Ion Mass Spectrometry) 등의 방법을 사용하여 정확하게 어림잡기 어렵다. 즉, 산화물 절연막에 산소가 의도적으로 첨가되었는지 여부를 판별하기 어렵다고 할 수 있다. 또한, 제 1 절연막(114a)에 포함된 과잉 산소가 나중에 수행되는 공정에서 산화물 반도체막(108)에 공급되는 경우에 대해서도 마찬가지로 말할 수 있다.
그런데, 산소에는 17O나 18O라는 동위체가 존재하며 자연계에서의 이들의 존재 비율은 각각 산소 원자 전체의 0.038%, 0.2% 정도인 것이 알려져 있다. 즉, 산화물 반도체막에 접하는 절연막 내(본 실시형태에서는 제 1 절연막(114a)) 또는 산화물 반도체막 내에서의 이들 동위체의 농도는 SIMS 등의 방법으로 어림잡을 수 있을 정도가 되므로, 이들의 농도를 측정함으로써 산화물 반도체막에 접하는 절연막 내, 또는 산화물 반도체막 내의 산소 농도를 더 정확하게 어림잡을 수 있게 될 경우가 있다. 따라서, 이들의 농도를 측정함으로써 산화물 반도체막에 접하는 절연막에 산소가 첨가되었는지 여부를 판별하여도 좋다.
상술한 바와 같이, 산소(145)의 도입 처리에 의하여 산소 과잉형의 제 1 절연막(114a)이 형성된다. 산소 과잉형의 제 1 절연막(114a)으로 함으로써, 트랜지스터의 제작 공정 중의 가열 처리에 기인하는 고상 확산에 의하여 산화물 반도체막(108)에 산소를 공급할 수 있다. 또한, 산소(145)의 도입 처리에 의하여 제 1 절연막(114a)을 통하여 산화물 반도체막(108)으로 산소를 도입하여도 좋다.
다음에, 제 1 절연막(114a) 위에 제 2 절연막(114b)을 형성한다(도 4(D) 참조).
제 2 절연막(114b)은 플라즈마 CVD법, 스퍼터링법으로 형성할 수 있고, 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화 질화 실리콘막, 산화 질화 알루미늄막, 또는 질화 산화 실리콘막을 사용할 수 있다. 제 2 절연막(114b)의 막 두께는 50nm 이상 500nm 이하로 하는 것이 바람직하다.
본 실시형태에서는 제 2 절연막(114b)으로서 플라즈마 CVD법으로 막 두께 370nm의 산화 질화 실리콘막을 형성한다. 제 2 절연막(114b)의 성막 조건은 예를 들어, SiH4와 N2O의 가스 유량비를 SiH4:N2O=30sccm:4000sccm으로 하고, 압력을 200Pa로 하고, RF 전원 전력(전원 출력)을 150W로 하고, 기판 온도를 220℃±15℃로 하면 좋다.
또한, 제 1 절연막(114a)과 제 2 절연막(114b)을 같은 재료로 형성한 경우에는 제 1 절연막(114a)과 제 2 절연막(114b)의 계면을 명확하게 알 수 없는 경우가 있다. 그러므로, 본 실시형태에서는 제 1 절연막(114a)과 제 2 절연막(114b)의 계면을 파선으로 나타내었다.
또한, 제 1 절연막(114a)과 마찬가지로, 제 2 절연막(114b)에는 가능한 한 물, 수소 등 불순물이 포함되지 않은 것이 바람직하다. 따라서, 본 실시형태에서는 성막 후의 제 2 절연막(114b)에 수소 원자의 제거를 목적으로 한 가열 처리(탈수화 또는 탈수소화 처리)를 수행한다.
가열 처리의 온도는 예를 들어, 250℃ 이상 600℃ 이하, 바람직하게는 300℃ 이상 600℃ 이하로 할 수 있다. 본 실시형태에서는 350℃로 1시간 동안의 가열 처리를 수행한다.
다음에, 제 2 절연막(114b) 위에 알루미늄막(115)을 형성한다(도 5(A) 참조).
알루미늄막(115)은 스퍼터링법, 증착법, CVD법 등으로 형성하는 것이 바람직하다. 또한, 알루미늄막(115)의 막 두께는 3nm 이상 10nm 이하로 하는 것이 바람직하다. 본 실시형태에서는 스퍼터링법을 사용하여 막 두께 5nm의 알루미늄막을 형성한다.
또한, 제 2 절연막(114b) 위에 형성되는 알루미늄막(115)은 나중에 산소의 도입 처리가 수행됨으로써 산화 알루미늄막이 되고 트랜지스터의 배리어막으로서 기능하는 막이다. 상기 산화 알루미늄막은 수소나 물 등의 불순물과 산소의 양쪽 모두가 트랜지스터에 들어가지 않도록 막을 투과시키지 않는 차단 효과(블로킹 효과)가 높은, 즉 배리어성을 갖는다.
다음에, 알루미늄막(115)에 산소(147)를 도입한다. 이로써 알루미늄막(115)이 산화 알루미늄막(116)이 된다(도 5(B) 참조).
산소(147)는 상술한 산소(145)와 같은 방법으로 도입할 수 있다.
또한, 산소(147)의 도입에 의하여 알루미늄막(115)을 통하여 제 2 절연막(114b)의 일부의 막 중에 산소를 도입하여도 좋다. 이로써 제 2 절연막(114b)에, 앞선 가열 처리에 의하여 탈리될 수 있는 산소를 보전함과 동시에, 화학량론적 조성보다 산소를 과잉으로 포함한 영역을 형성할 수 있다. 또한, 이 화학량론적 조성을 넘는 산소를 포함한 영역은 제 2 절연막(114b)의 일부에 존재하면 좋다. 또한, 산소의 주입 깊이는 주입 조건에 따라 적절히 제어하면 좋다.
또한, 산화 알루미늄막(116)에도 화학량론적 조성을 넘는 산소를 포함한 영역이 형성될 수 있다. 다만, 산소의 도입 처리에 의하여 형성된 산화 알루미늄막(116)은 화학량론적 조성에 일치된 산소를 포함할 필요는 없고 약간의 도전성을 가져도 좋다. 예를 들어, Al2Ox로 표기되는 산화 알루미늄막의 경우, x는 1 이상 3.5 이하로 하는 것이 바람직하다. 또한, 산화 알루미늄막(116)이 도전성을 갖는 경우에는 그 저항률 ρ를 1010Ω·m 이상 1019Ω·m 이하, 바람직하게는 1010Ω·m 이상 1018Ω·m 이하, 더 바람직하게는 1011Ω·m 이상 1015Ω·m 이하로 하는 것이 바람직하다. 산화 알루미늄막(116)이 상술한 범위의 저항률을 가짐으로써 트랜지스터(150)의 정전 파괴를 방지할 수 있게 된다.
또한, 산화 알루미늄막(116)은 알루미늄막(115)을 산화시켜 형성되는 막이다. 알루미늄막(115)을 산화시켜 산화 알루미늄막(116)을 형성함으로써, 스퍼터링법으로 산화 알루미늄막을 성막하는 경우와 비교하여 생산성을 높일 수 있다.
또한, 산소(147)를 알루미늄막(115)에 도입한 후에 가열 처리를 수행하여도 좋다. 상기 가열 처리에 의하여 제 1 절연막(114a) 또는 제 2 절연막(114b)에 포함된 산소를 산화물 반도체막(108)에 공급함으로써 산화물 반도체막(108)의 산소 결손을 보전하여도 좋다. 가열 처리의 온도는 예를 들어, 250℃ 이상 600℃ 이하, 바람직하게는 300℃ 이상 600℃ 이하로 할 수 있다. 본 실시형태에서는 300℃로 1시간 동안의 가열 처리를 수행한다.
다음에, 산화 알루미늄막(116) 위에 평탄화 절연막(118)을 형성한다(도 5(C) 참조).
평탄화 절연막(118)으로서는 트랜지스터(150)의 요철을 평탄화할 수 있으면 좋고 예를 들어, 폴리이미드계 수지, 아크릴계 수지, 폴리이미드아미드계 수지, 벤조사이클로부텐계 수지, 폴리아미드계 수지, 에폭시계 수지 등 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 외에 저유전율 재료(low-k 재료), 실록산계 수지 등을 사용할 수 있다. 또한, 이들 재료로 형성된 절연막을 복수로 적층함으로써 평탄화 절연막(118)을 형성하여도 좋다. 본 실시형태에서는 평탄화 절연막(118)으로서 1.5μm의 아크릴계 수지를 사용한다.
상술한 바와 같이, 본 실시형태에 기재된 트랜지스터(150)는 채널 형성 영역에 산화물 반도체막이 사용되고, 게이트 전극, 소스 전극, 및 드레인 전극에 저저항 재료인 구리가 사용된다. 또한, 소스 전극 및 드레인 전극을 형성할 때 산화물 반도체막의 백 채널 측이 구리막과 접촉되지 않으므로 구리 원소가 산화물 반도체막에 부착되거나 또는 확산되는 것을 억제할 수 있다. 또한, 게이트 전극, 소스 전극, 및 드레인 전극은 각각 구리막이 사용되고, 또 구리 원소의 확산을 억제할 수 있는 배리어 메탈을 갖는다. 그러므로, 안정된 전기 특성을 갖고, 또 배선 저항에 기인하는 신호 지연이 적은 트랜지스터를 제공할 수 있다.
상술한 바와 같이, 본 실시형태에 기재된 구성, 방법 등은 다른 실시형태에 기재된 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에 기재된 반도체 장치의 변형예, 및 실시형태 1에 기재된 반도체 장치의 제작 방법과는 다른 제작 방법에 대하여 도 6(A) 내지 도 8(D)를 사용하여 설명한다. 또한, 도 1(A) 내지 도 5(C)에 나타낸 부호에 관해서는 동일한 부호를 사용하고 그 반복 설명을 생략한다.
<반도체 장치의 구성예 2>
도 6(A) 및 도 6(B)는 트랜지스터(250) 및 신호선 영역(260)의 구성예를 도시한 것이다. 도 6(A)는 트랜지스터(250) 및 신호선 영역(260)의 평면도이고, 도 6(B)는 도 6(A)를 선분 X2-Y2에서 절단한 단면도이다. 또한, 도면의 복잡화를 피하기 위하여 도 6(A)에서는 트랜지스터(250) 및 신호선 영역(260)의 구성 요소의 일부(예를 들어, 게이트 절연막(206), 제 2 금속막(210b) 등)를 생략하여 도시하였다.
도 6(A) 및 도 6(B)에 도시된 반도체 장치는 기판(102) 위에 형성된 게이트 전극(204)과, 게이트 전극(204) 위에 형성된 게이트 절연막(206)과, 게이트 절연막(206)에 접하여 있으며 게이트 전극(204)과 중첩되는 위치에 형성된 산화물 반도체막(108)과, 산화물 반도체막(108) 위에 형성된 소스 전극(210) 및 드레인 전극(212)과, 소스 전극(210)에 전기적으로 접속된 신호선(232)을 갖고, 신호선(232)은 제 1 금속막(210a), 제 2 금속막(210b), 및 제 3 금속막(210c)으로 이루어지고, 제 2 금속막(210b)은 제 1 금속막(210a) 및 제 3 금속막(210c)의 단부보다 내측의 영역에 형성되고, 소스 전극(210) 및 드레인 전극(212)은 제 1 금속막(210a), 제 1 금속막(212a), 제 3 금속막(210c), 및 상기 제 3 금속막(212c)으로 구성된다.
또한, 게이트 전극(204)은 제 1 게이트 전극(204a)과 제 2 게이트 전극(204b)으로 구성된다. 제 1 게이트 전극(204a)에는 텅스텐, 탄탈, 티타늄, 및 몰리브덴 중에서 선택된 하나 이상의 원소를 포함한 금속막 또는 금속 질화물막을 사용하는 것이 바람직하다. 또한, 제 2 게이트 전극(204b)은 구리 원소를 포함하는 것이 바람직하다. 예를 들어, 본 실시형태에서는 제 1 게이트 전극(204a)으로서 텅스텐막을 사용하고, 제 2 게이트 전극(204b)으로서 구리막을 사용한다. 게이트 전극(204)을 이와 같은 적층 구조로 함으로써 저저항의 게이트 전극(204)으로 할 수 있다. 또한, 제 1 게이트 전극(204a)을 제공함으로써, 기판(102)과 제 2 게이트 전극(204b)으로서 사용되는 구리막과의 밀착성을 향상시키는 것, 및/또는 제 2 게이트 전극(204b)으로서 사용되는 구리막 내의 구리 원소의 확산을 억제하는 것이 가능하게 된다.
또한, 게이트 절연막(206)은 제 1 게이트 절연막(206a)과 제 2 게이트 절연막(206b)으로 구성된다. 제 1 게이트 절연막(206a)은 제 2 게이트 전극(204b)으로서 사용되는 구리막 내의 구리 원소의 확산을 억제하는 기능을 가지면 좋고 질화 실리콘막, 질화 산화 실리콘막, 산화 알루미늄막, 질화 산화 알루미늄막 등을 사용할 수 있다. 또한, 제 2 게이트 절연막(206b)은 나중에 형성되는 산화물 반도체막(108)에 산소를 공급하는 기능을 가지면 좋고 산화 실리콘막, 산화 질화 실리콘막 등을 사용할 수 있다. 예를 들어, 본 실시형태에서는 제 1 게이트 절연막(206a)으로서 질화 실리콘막을 사용하고, 제 2 게이트 절연막(206b)으로서 산화 질화 실리콘막을 사용한다. 게이트 절연막(206)을 이와 같은 적층 구조로 함으로써 게이트 전극(204)으로서 사용되는 구리막 내의 구리 원소의 확산을 억제하고, 또 나중에 형성되는 산화물 반도체막(108)에 산소를 공급할 수 있다.
또한, 제 1 금속막(210a), 제 1 금속막(212a), 제 3 금속막(210c), 및 제 3 금속막(212c)으로서는 텅스텐, 탄탈, 티타늄, 및 몰리브덴 중에서 선택된 하나 이상의 원소를 포함한 금속막 또는 금속 질화물막을 사용하는 것이 바람직하다.
예를 들어, 본 실시형태에서는 제 1 금속막(210a) 및 제 1 금속막(212a)으로서 텅스텐막을 사용하고, 제 3 금속막(210c) 및 제 3 금속막(212c)으로서 질화 탄탈막을 사용한다.
또한, 제 2 금속막(210b)은 구리 원소를 포함하는 것이 바람직하다. 본 실시형태에서는 제 2 금속막(210b)으로서 구리막을 사용한다.
이와 같이, 트랜지스터(250)에 사용되는 소스 전극(210) 및 드레인 전극(212)의 구성은 신호선(232)의 구성과는 다르다. 구리막이 사용된 신호선(232)을 소스 전극(210) 및 드레인 전극(212)에 전기적으로 접속함으로써 배선 저항에 기인하는 신호 지연 등을 억제할 수 있다. 또한, 트랜지스터(250)에 사용되는 소스 전극(210) 및 드레인 전극(212)에 구리 원소를 포함한 재료를 사용하지 않음으로써 산화물 반도체막(108)에 확산될 우려가 있는 구리 원소를 떨어진 위치에 배치할 수 있어 효과적이다. 또한, 반도체 제작 공정에 있어서 신호선(232), 소스 전극(210), 및 드레인 전극(212)을 동일한 공정으로 제작할 수 있어 제조 비용을 절감시킬 수 있다는 우수한 효과가 나타난다.
다음에, 도 7(A) 내지 도 8(D)를 사용하여 도 6(A) 및 도 6(B)에 도시된 트랜지스터(250) 및 신호선 영역(260)의 제작 방법에 대하여 설명한다.
<반도체 장치의 제작 방법 2>
우선, 기판(102) 위에 게이트 전극(204), 게이트 절연막(206), 및 산화물 반도체막(108)을 형성한다. 또한, 게이트 전극(204), 게이트 절연막(206), 및 산화물 반도체막(108)에 대해서는 실시형태 1에 기재된 도 2(A) 내지 도 2(D)의 공정을 참작하여 형성할 수 있다. 그 후, 게이트 절연막(206) 및 산화물 반도체막(108) 위에 소스 전극 및 드레인 전극, 및 신호선이 되는 제 1 금속막(209a) 및 제 2 금속막(209b)을 형성한다(도 7(A) 참조).
제 1 금속막(209a)은 텅스텐, 탄탈, 티타늄, 및 몰리브덴 중에서 선택된 하나 이상의 원소를 포함한 금속막 또는 금속 질화물막인 것이 바람직하다. 본 실시형태에서는 제 1 금속막(209a)으로서 스퍼터링법으로 형성된 막 두께 50nm의 텅스텐막을 사용한다.
또한, 제 1 금속막(209a)을 적층 구조로 하여도 좋다. 예를 들어, 제 1 금속막(209a)의 1층째를 텅스텐, 탄탈, 티타늄, 및 몰리브덴 중에서 선택된 하나 이상의 원소를 포함한 금속막으로 하고, 제 1 금속막(209a)의 2층째를 질화 텅스텐, 질화 탄탈, 질화 티타늄, 및 질화 몰리브덴 중에서 선택된 하나 이상의 원소를 포함한 금속 질화물막의 적층 구조 등을 들 수 있다.
제 1 금속막(209a)은 산화물 반도체막(108)에 접하므로, 산화물 반도체막(108)으로부터 산소를 뽑아내 n형화시키지 않는 재료, 또는 산화물 반도체막(108)에 확산되어 n형화시키지 않는 재료를 사용한다. 또한, 제 1 금속막(209a)은 제 2 금속막(209b)에 사용되는 구리막으로부터 산화물 반도체막(108)에 구리 원소가 확산되는 것을 억제하는 재료를 사용하는 것이 바람직하다.
또한, 제 2 금속막(209b)은 구리 원소를 포함한 막인 것이 바람직하다. 또한, 구리에 알루미늄, 금, 은, 아연, 주석, 니켈 등이 수wt% 첨가된 구리 합금 등을 사용하여도 좋다. 본 실시형태에서는 제 2 금속막(209b)으로서 스퍼터링법으로 형성된 막 두께 200nm의 구리막을 사용한다.
다음에, 제 2 금속막(209b) 위에 레지스트를 도포하고 제 1 패터닝을 수행함으로써 레지스트마스크(241)를 형성한다(도 7(B) 참조).
레지스트마스크(241)는 실시형태 1 에 기재된 레지스트마스크(141)와 같은 재료 및 방법에 의하여 형성할 수 있다.
다음에, 제 2 금속막(209b)의 일부를 제 1 에칭으로 제거하여, 제 2 금속막(210b)을 형성한다(도 7(C) 참조).
제 2 금속막(209b)의 제거 방법으로서는 웨트 에칭법을 사용하는 것이 적합하다. 또한, 웨트 에칭법에서 사용하는 약액으로서는 제 2 금속막(209b)을 에칭할 수 있으면서 제 1 금속막(209a)을 소실시키지 않는 약액을 사용하면 좋고 예를 들어, 제 1 금속막(209a)으로서 텅스텐막을 사용하고 제 2 금속막(209b)으로서 구리막을 사용한 경우의 약액으로서는 물과 과산화 수소수와 카복실산의 혼합액, 또는 물과 인산과 질산과 황산과 황산 칼륨의 혼합액 등을 사용할 수 있다.
또한, 웨트 에칭의 시간을 조정하여 등방적으로 에칭함으로써, 제 2 금속막(210b)의 측면이 레지스트마스크(241) 측면보다 내측으로 후퇴된 형상으로 하여도 좋다.
이와 같이, 제 1 에칭을 수행할 때 신호선 영역(260)에는 제 2 금속막(209b)이 남게 하고 산화물 반도체막(108)이 형성된 영역에서는 제 2 금속막(209b)을 제거한다.
다음에, 레지스트마스크(241)를 제거하고 제 1 금속막(209a) 및 제 2 금속막(210b) 위에 제 3 금속막(209c)을 형성한다(도 7(D) 참조).
또한, 레지스트마스크(241)의 제거 방법은 실시형태 1에 기재된 레지스트마스크(141)의 제거 방법과 마찬가지로 할 수 있다.
제 3 금속막(209c)은 제 1 금속막(209a)과 같은 방법 및 재료에 의하여 형성할 수 있다. 또한, 본 실시형태에서는 제 3 금속막(209c)으로서 스퍼터링법으로 형성된 막 두께 100nm의 질화 탄탈막을 사용한다.
다음에, 제 3 금속막(209c) 위에 레지스트를 도포하고 제 2 패터닝을 수행함으로써 레지스트마스크(242)를 형성한다(도 8(A) 참조).
레지스트마스크(242)는 레지스트마스크(241)와 같은 재료 및 방법에 의하여 형성할 수 있다.
다음에, 제 1 금속막(209a) 및 제 3 금속막(209c)의 일부를 제 2 에칭으로 제거하여 제 1 금속막(210a), 제 1 금속막(212a), 제 3 금속막(210c), 및 제 3 금속막(212c)을 형성한다(도 8(B) 참조).
또한, 제 2 에칭은 제 1 에칭에 의하여 제거된 제 2 금속막(210b)의 단부보다 외측의 제 1 금속막(209a) 및 제 3 금속막(209c)을 제거한다.
제 1 금속막(209a) 및 제 3 금속막(209c)의 제거 방법으로서는 드라이 에칭법을 사용하는 것이 적합하다. 예를 들어, 제 1 금속막(209a)으로서 텅스텐막을 사용하고 제 3 금속막(209c)으로서 질화 탄탈막을 사용한 경우에는 드라이 에칭법에서 사용하는 가스로서 SF6과 O2의 혼합 가스, 또는 SF6과 BCl3의 혼합 가스 등을 사용할 수 있다.
또한, 제 1 금속막(209a) 및 제 3 금속막(209c)에 대한 에칭을 수행함에 있어서 산화물 반도체막(108)이 에칭으로 인하여 분단되지 않도록 에칭 조건을 최적화하는 것이 요구된다. 그러나, 제 1 금속막(209a) 및 제 3 금속막(209c)만을 에칭하면서 산화물 반도체막(108)을 전혀 에칭하지 않는 조건은 얻기 어려워, 산화물 반도체막(108)은 제 1 금속막(209a) 및 제 3 금속막(209c)이 에칭될 때 일부가 에칭됨으로써 홈부(오목부)를 갖게 될 경우도 있다.
다음에, 레지스트마스크(242)를 제거하여, 제 1 금속막(210a) 및 제 3 금속막(210c)으로 이루어진 소스 전극(210)과, 제 1 금속막(212a) 및 제 3 금속막(212c)으로 이루어진 드레인 전극(212)을 형성한다. 또한, 신호선 영역(260)에서는 제 1 금속막(210a), 제 2 금속막(210b), 및 제 3 금속막(210c)으로 이루어진 신호선(232)이 형성된다(도 8(C) 참조).
상술한 바와 같이, 제 2 금속막(210b)으로서 구리막이 사용된 신호선(232)과, 제 2 금속막(210b)이 사용되지 않은 소스 전극(210) 및 드레인 전극(212)을 동일 공정으로 제작할 수 있다.
레지스트마스크(242)의 제거 방법은 레지스트마스크(241)의 제거 방법과 마찬가지로 할 수 있다.
또한, 신호선(232), 소스 전극(210), 및 드레인 전극(212)을 형성한 후에 산화물 반도체막(108)(보다 구체적으로는 백 채널 측)을 청정화하는 것이 바람직하다. 산화물 반도체막(108)의 청정화 처리로서는 예를 들어, 산소 플라즈마 처리, 또는 희석된 불화 수소산 처리에 의한 세정 처리 등이 효과적이다. 이와 같이 청정화함으로써, 소스 전극(210) 및 드레인 전극(212)을 형성하는 데 사용한 에칭 가스의 성분, 또는 레지스트마스크(242)의 잔사 등을 산화물 반도체막(108)으로부터 제거할 수 있어 산화물 반도체막(108)을 보다 고순도화할 수 있다.
또한, 신호선(232), 소스 전극(210), 및 드레인 전극(212)을 형성한 후에 가열 처리를 수행하여도 좋다. 상기 가열 처리의 온도는 250℃ 이상 650℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하, 또는 기판의 변형점 미만으로 한다.
상술한 공정을 거쳐 본 실시형태에 기재된 트랜지스터(250) 및 신호선 영역(260)이 형성된다.
다음에, 트랜지스터(250) 및 신호선 영역(260) 위에 제 1 절연막(114a), 제 2 절연막(114b), 산화 알루미늄막(116), 및 평탄화 절연막(118)을 형성한다(도 8(D) 참조).
제 1 절연막(114a), 제 2 절연막(114b), 산화 알루미늄막(116), 및 평탄화 절연막(118)은 실시형태 1에 기재된 공정을 참작하여 형성할 수 있다.
이와 같이, 트랜지스터(250)의 소스 전극(210) 및 드레인 전극(212)의 구성은 신호선 영역(260)의 신호선(232)의 구성과는 다르다. 구리막이 사용된 신호선(232)을 소스 전극(210) 및 드레인 전극(212)에 전기적으로 접속함으로써 배선 저항에 기인하는 신호 지연 등을 억제할 수 있다. 또한, 트랜지스터(250)에 사용되는 소스 전극(210) 및 드레인 전극(212)에 구리 원소를 포함한 재료를 사용하지 않음으로써 산화물 반도체막(108)에 확산될 우려가 있는 구리 원소를 떨어진 위치에 배치할 수 있어 효과적이다. 또한, 반도체 제작 공정에 있어서 신호선(232), 소스 전극(210), 및 드레인 전극(212)을 동일한 공정으로 제작할 수 있어 제조 비용을 절감시킬 수 있다는 우수한 효과가 나타난다.
상술한 바와 같이, 본 실시형태에 기재된 구성, 방법 등은 다른 실시형태에 기재된 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
실시형태 1 및 실시형태 2에서 예시한 트랜지스터 및 신호선을 사용하여 표시 기능을 갖는 표시 장치를 제작할 수 있다. 또한, 트랜지스터를 포함한 구동 회로의 일부 또는 전체를, 동일 기판 위에 화소부와 일체로 형성하여 시스템 온 패널을 형성할 수 있다. 도 9를 사용하여 표시 장치의 일례에 대하여 설명한다.
도 9에 있어서 제 1 기판(300) 위에 제공된 화소부(302)와, 소스 드라이버 회로부(304) 및 게이트 드라이버 회로부(306)를 둘러싸도록 실재(312)가 제공되어 있다. 또한, 화소부(302), 소스 드라이버 회로부(304), 및 게이트 드라이버 회로부(306) 위에 제 2 기판(301)이 제공되어 있다. 따라서, 화소부(302), 소스 드라이버 회로부(304), 및 게이트 드라이버 회로부(306)는 제 1 기판(300)과 실재(312)와 제 2 기판(301)에 의하여 표시 소자와 함께 밀봉되어 있다.
또한, 도 9에 있어서 제 1 기판(300) 위에 있어서 실재(312)로 둘러싸인 영역과는 다른 영역에, 화소부(302), 소스 드라이버 회로부(304), 및 게이트 드라이버 회로부(306)에 전기적으로 접속된 FPC 단자부(308)(FPC: flexible printed circuit)가 제공되어 있고, FPC 단자부(308)에는 FPC(316)가 접속되고, 화소부(302), 소스 드라이버 회로부(304), 및 게이트 드라이버 회로부(306)에 주어지는 각종 신호 및 전위는 FPC(316)에 의하여 공급된다.
또한, 도 9에 있어서 화소부(302), 소스 드라이버 회로부(304), 게이트 드라이버 회로부(306), 및 FPC 단자부(308) 각각에 신호선(310)이 접속되어 있다. FPC(316)에 의하여 공급되는 각종 신호 및 전위는 신호선(310)을 통하여 화소부(302), 소스 드라이버 회로부(304), 게이트 드라이버 회로부(306), 및 FPC 단자부(308)에 주어진다.
또한, 도 9는 소스 드라이버 회로부(304) 및 게이트 드라이버 회로부(306)를 화소부(302)와 같이 제 1 기판(300)에 형성하는 예를 도시한 것이지만, 이 구성에 한정되지 않는다. 예를 들어, 게이트 드라이버 회로부(306)만을 제 1 기판(300)에 형성하여도 좋고, 소스 드라이버 회로부(304)만을 제 1 기판(300)에 형성하여도 좋다. 이 경우, 별도로 준비된 소스 드라이버 회로, 또는 게이트 드라이버 회로 등이 형성된 기판(예를 들어, 단결정 반도체막, 다결정 반도체막으로 형성된 구동 회로 기판)을 제 1 기판(300)에 실장하는 구성으로 하여도 좋다.
또한, 별도로 형성된 구동 회로 기판의 접속 방법은 특별히 한정되지 않고 COG(Chip On Glass) 방법, 와이어 본딩 방법, 또는 TAB(Tape Automated Bonding) 방법 등을 사용할 수 있다.
또한, 표시 장치는 표시 소자가 밀봉된 상태의 패널과, 상기 패널에 컨트롤러를 포함한 IC 등이 실장된 상태의 모듈을 그 범주에 포함한다.
또한, 본 명세서에서 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치를 포함함)을 말한다. 또한, 커넥터, 예를 들어 FPC 또는 TAB 테이프 또는 TCP(Tape Carrier Package)가 장착된 모듈, TAB 테이프나 TCP 끝에 프린트 배선판이 제공된 모듈, 또는 COG 방식에 의하여 표시 소자에 구동 회로 기판 또는 IC가 직접 실장된 모듈도 모두 표시 장치의 범주에 포함되는 것으로 한다.
또한, 제 1 기판(300) 위에 제공된 화소부(302), 소스 드라이버 회로부(304), 및 게이트 드라이버 회로부(306)는 트랜지스터를 복수로 갖고 상기 트랜지스터에 실시형태 1 및 실시형태 2에서 예시한 트랜지스터를 적용할 수 있다. 본 실시형태에서는 실시형태 2에 기재된 트랜지스터가 적용된 경우에 대하여 설명한다.
또한, 표시 장치에 제공되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그 범주에 포함하며 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다. 또한, 전자 잉크 등 전기적 작용에 의하여 콘트라스트가 변화되는 표시 매체도 적용할 수 있다.
표시 장치에 제공되는 표시 소자의 일 형태에 대하여 도 10 및 도 11을 사용하여 설명한다. 도 10 및 도 11은 도 9에 도시된 표시 장치를 파선 Q-R에서 절단한 단면도에 상당한다.
도 10에 도시된 표시 장치는 제 1 기판(300) 위에 제공된 FPC 단자부(308)에, 제 1 금속막(360a), 제 2 금속막(360b), 및 제 3 금속막(360c)으로 이루어진 단자 전극(360)을 갖고, 단자 전극(360)은 이방성 도전막(380)을 통하여 FPC(316)가 갖는 단자에 전기적으로 접속되어 있다.
단자 전극(360)은 트랜지스터(350) 및 트랜지스터(352)의 소스 전극 및 드레인 전극과 동일한 공정, 또 신호선(310)과 동일한 공정으로 형성된다.
또한, 제 1 기판(300) 위에 제공된 화소부(302)와, 소스 드라이버 회로부(304)는 트랜지스터를 복수로 갖고, 도 10 및 도 11에서는 화소부(302)에 포함된 트랜지스터(350)와, 소스 드라이버 회로부(304)에 포함된 트랜지스터(352)를 예시하였다.
또한, 본 실시형태에서는 화소부(302)에 포함된 트랜지스터(350)와 소스 드라이버 회로부(304)에 포함된 트랜지스터(352)의 크기가 동일한 구성으로 하였지만 이에 한정되지 않는다. 화소부(302) 및 소스 드라이버 회로부(304)에 사용되는 트랜지스터는 크기(L/W) 또는 그 개수를 적절히 변경할 수 있다. 또한, 도 10 및 도 11에 도시되지 않은 게이트 드라이버 회로부(306)는, 접속 대상 또는 접속 방법 등은 다르지만 그 구성을 소스 드라이버 회로부(304)와 마찬가지로 할 수 있다.
또한, 도 10 및 도 11에 도시된 트랜지스터(350), 트랜지스터(352), 및 신호선(310)은 상술한 실시형태 2에 기재된 트랜지스터(250) 및 신호선(232)과 같은 구성으로 할 수 있다.
즉, 트랜지스터(350) 및 트랜지스터(352)는 제 1 금속막과 제 3 금속막으로 이루어진 소스 전극 및 드레인 전극을 갖고, 신호선(310)은 제 1 금속막과 제 2 금속막과 제 3 금속막으로 이루어진 배선을 갖는다. 제 1 금속막과 제 3 금속막은 텅스텐, 탄탈, 티타늄, 및 몰리브덴 중에서 선택된 하나 이상의 원소를 포함한 금속막 또는 금속 질화물막이고, 제 2 금속막은 구리 원소를 포함한 재료로 형성된다.
또한, 단자 전극(360)은 신호선(310)과 같은 구성을 가지며 제 1 금속막과 제 2 금속막과 제 3 금속막으로 구성되어 있다.
이와 같이, 트랜지스터(350) 및 트랜지스터(352)에 있어서 소스 전극 및 드레인 전극은 구리막을 사용함이 없이 구성되어 있고, 신호선(310) 및 단자 전극(360)은 구리막을 사용하여 구성되어 있다. 트랜지스터(350), 트랜지스터(352), 신호선(310), 및 단자 전극(360)을 사용함으로써 안정된 전기 특성을 갖고 또 저저항의 전극 또는 배선을 갖는 표시 장치를 제공할 수 있다.
또한, 도 10 및 도 11에 있어서 트랜지스터(350) 및 트랜지스터(352) 위에 절연막(364), 보호 절연막(366), 및 평탄화 절연막(368)이 제공되어 있다.
본 실시형태에서는 절연막(364)으로서 산화 질화 실리콘막을 사용하고, 보호 절연막(366)으로서 산화 알루미늄막을 사용한다. 또한, 절연막(364) 및 보호 절연막(366)은 스퍼터링법이나 플라즈마 CVD법에 의하여 형성할 수 있다.
절연막(364)으로서 제공되는 산화 질화 실리콘막은 산화물 반도체막과 접하여 제공되며 산화물 반도체막에 산소를 공급할 수 있다.
보호 절연막(366)으로서 제공되는 산화 알루미늄막은 수소, 물 등 불순물과 산소의 양쪽 모두를 투과시키지 않는 차단 효과(블로킹 효과)가 높다. 따라서, 산화 알루미늄막은 제작 공정중 및 제작 후에 있어서 변동 요인이 되는 수소, 물 등 불순물이 산화물 반도체막에 혼입되는 것을 방지하고, 산화물 반도체막을 구성하는 주성분 재료인 산소가 산화물 반도체막으로부터 방출되는 것을 방지하는 보호 절연막으로서 기능한다.
또한, 평탄화 절연막(368)으로서는 폴리이미드계 수지, 아크릴계 수지, 폴리이미드아미드계 수지, 벤조사이클로부텐계 수지, 폴리아미드계 수지, 에폭시계 수지 등 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 이들 재료로 형성된 절연막을 복수로 적층함으로써 평탄화 절연막(368)을 형성하여도 좋다.
또한, 본 실시형태에 기재된 표시 장치는 소스 드라이버 회로부(304)에 형성된 트랜지스터(352) 위에는 평탄화 절연막(368)이 제공되고, 평탄화 절연막(368) 위에 있어서 산화물 반도체막의 채널 형성 영역과 중첩되는 위치에 도전막(370a)이 제공된 구성을 갖는다. 그러나, 이 구성에 한정되지 않으므로 도전막(370a)을 제공하지 않은 구성으로 하여도 좋다. 도전막(370a)을 산화물 반도체막의 채널 형성 영역과 중첩되는 위치에 제공함으로써 BT 시험 전후에서의 트랜지스터(352)의 문턱값 전압 변화량을 저감시킬 수 있다. 또한, 도전막(370a)은 그 전위가 트랜지스터(352)의 게이트 전극의 전위와 같아도 좋고 달라도 좋으며, 제 2 게이트 전극으로서 기능할 수도 있다. 또한, 도전막(370a)의 전위가 GND, 0V, 또는 플로팅 상태이어도 좋다.
또한, 도전막(370a)은 외부의 전기장을 차폐하는, 즉 외부의 전기장이 내부(트랜지스터(352)를 포함한 회로부)에 작용하지 않도록 하는 기능(특히 정전기에 대한 정전기 차폐 기능)도 갖는다. 도전막(370a)의 차폐 기능에 의하여, 정전기 등 외부의 전기장의 영향으로 트랜지스터(352)의 전기적 특성이 변동되는 것을 방지할 수 있다. 또한, 도전막(370a)은 트랜지스터(352)와 중첩되도록 광범위하게 제공하여도 좋다. 이로써 정전기 차폐 기능이 더욱 향상될 것으로 기대된다.
또한, 본 실시형태에 기재된 표시 장치는 화소부(302)에 형성된 트랜지스터(350) 위에 평탄화 절연막(368)이 제공되고, 평탄화 절연막(368) 위에, 소스 전극 또는 드레인 전극에 접속되는 도전막(370b)이 제공된 구성을 갖는다. 도전막(370b)은 화소부(302)에 있어서 화소 전극으로서의 기능을 갖는다.
화소부(302)에 제공된 트랜지스터(350)는 표시 소자에 전기적으로 접속되어 표시 패널을 구성한다. 표시 소자는 표시할 수 있는 것이면 특별히 한정되지 않고 다양한 표시 소자를 사용할 수 있다.
도 10에 도시된 표시 장치는 표시 소자로서 액정 소자가 사용된 액정 표시 장치의 예이다. 도 10에 있어서 표시 소자인 액정 소자(402)는 도전막(370b), 대향 전극(404), 및 액정층(406)을 포함한다. 또한, 배향막으로서 기능하는 절연막(410) 및 절연막(412)이 액정층(406)을 협지(挾持)하도록 제공되어 있다. 대향 전극(404)은 제 2 기판(301) 측에 제공되고, 도전막(370b)과 대향 전극(404)은 액정층(406)을 개재(介在)하여 적층된 구성이다.
또한, 스페이서(435)는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상 스페이서이며, 액정층(406)의 막 두께(셀 갭)를 제어하기 위하여 제공된다. 또한, 구 형상 스페이서가 사용되어도 좋다.
표시 소자로서 액정 소자를 사용하는 경우에는 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는 조건에 따라 콜레스테릭(cholesteric)상, 스맥틱(smectic)상, 큐빅(cubic)상, 키랄 네마틱(chiral nematic)상, 등방상 등을 나타낸다.
또한, 횡전계 방식을 채용하는 경우, 배향막을 필요로 하지 않는 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 계속적으로 승온한 경우에 콜레스테릭상에서 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서만 발현되기 때문에, 온도 범위를 개선하기 위하여 수wt% 이상의 키랄제를 혼합시킨 액정 조성물을 액정층에 사용한다. 블루상을 나타내는 액정과 키랄제를 포함한 액정 조성물은 응답 속도가 짧고, 광학적 등방성을 가지므로 배향 처리가 불필요하며 시야각 의존성이 작다. 또한, 배향막을 제공하지 않아도 좋으므로 러빙 처리도 불필요하게 되어, 러빙 처리로 인한 정전 파괴를 방지할 수 있고 제작 공정중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서, 액정 표시 장치의 생산성을 향상시킬 수 있게 된다. 산화물 반도체막이 사용된 트랜지스터는 정전기의 영향으로 트랜지스터의 전기적 특성이 현저히 변동되어 설계 범위를 벗어날 우려가 있다. 그러므로, 산화물 반도체막이 사용된 트랜지스터를 갖는 액정 표시 장치에 블루상의 액정 재료를 사용하는 것은 보다 효과적이다.
또한, 액정 재료의 고유 저항은 1×109Ω·cm 이상, 바람직하게는 1×1011Ω·cm 이상, 더 바람직하게는 1×1012Ω·cm 이상이다. 또한, 본 명세서에 있어서 고유 저항의 값은 20℃에서 측정한 값이다.
액정 표시 장치에 제공되는 유지 용량의 크기는 화소부에 배치되는 트랜지스터의 누설 전류 등을 고려하여 소정의 기간 동안 전하가 유지될 수 있도록 설정한다. 유지 용량의 크기는 트랜지스터의 오프 전류 등을 고려하여 설정하면 좋다. 고순도이고, 또 산소 결손의 형성이 억제된 산화물 반도체막을 갖는 트랜지스터를 사용함으로써, 각 화소에서의 액정 용량에 대하여 1/3 이하, 바람직하게는 1/5 이하의 용량 크기를 갖는 유지 용량을 제공하면 충분하다.
본 실시형태에서 사용하는 고순도이고, 또 산소 결손의 형성이 억제된 산화물 반도체막을 갖는 트랜지스터는, 오프 상태에서의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서, 화상 신호 등 전기 신호의 유지 시간을 길게 할 수 있고 전원 온(on) 상태에서는 기록 간격도 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 줄일 수 있어 소비 전력이 억제되는 효과를 얻을 수 있다.
또한, 본 실시형태에서 사용하는 고순도이고, 또 산소 결손의 형성이 억제된 산화물 반도체막을 갖는 트랜지스터에서는 비교적 높은 전계 효과 이동도가 얻어지므로 고속 구동이 가능하다. 예를 들어, 이와 같은 고속 구동이 가능한 트랜지스터를 액정 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용되는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 별도로 구동 회로로서, 실리콘 웨이퍼 등으로 형성된 반도체 장치를 사용할 필요가 없어 반도체 장치의 부품 점수를 삭감할 수 있다. 또한, 화소부에도 고속 구동이 가능한 트랜지스터를 사용함으로써 고화질의 화상을 제공할 수 있다.
또한, 화소부의 스위칭 트랜지스터, 및 구동 회로부에 사용되는 드라이버 트랜지스터에 접속되는 신호선으로서 구리 원소를 포함한 배선을 사용한다. 그러므로, 배선 저항에 기인하는 신호 지연 등이 적어 대화면의 표시 장치에 사용될 수 있게 된다.
액정 표시 장치에는 TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한, 노멀리 블랙형 액정 표시 장치, 예를 들어 수직 배향(VA) 모드를 채용한 투과형 액정 표시 장치로 하여도 좋다. 수직 배향 모드로서는 몇 가지 예를 들 수 있고, 예를 들어 MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드 등을 사용할 수 있다. 또한, VA형 액정 표시 장치에도 적용될 수 있다. VA형 액정 표시 장치란, 액정 표시 패널의 액정 분자의 배열을 제어하는 방식이 채용된 액정 표시 장치의 하나이다. VA형 액정 표시장치는, 전압이 인가되지 않을 때에 액정 분자가 패널 면에 대하여 수직 방향을 향한다. 또한, 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누어 분자가 각각 다른 방향으로 배향되도록 궁리된 멀티 도메인화 또는 멀티 도메인 설계라고 불리는 방법을 사용할 수 있다.
또한, 표시 장치에 있어서 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등 광학 부재(광학 기판) 등을 적절히 제공한다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원 편광을 이용하여도 좋다. 또한, 광원으로서 백 라이트, 사이드 라이트 등을 사용하여도 좋다.
또한, 화소부에서의 표시 방식은 프로그레시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시를 수행하는 경우에 화소에서 제어되는 색 요소로서는 RGB(R은 적색, G는 녹색, B는 청색을 나타냄)의 3색에 한정되지 않는다. 예를 들어, RGBW(W는 백색을 나타냄), 또는 RGB에 옐로, 시안, 마젠타 등 중에서 선택된 하나 이상이 추가된 것을 들 수 있다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 달라도 좋다. 다만, 개시된 발명은 컬러 표시의 표시 장치로 한정되지 않고 흑백 표시의 표시 장치에 적용될 수도 있다.
또한, 표시 장치에 포함되는 표시 소자로서 일렉트로루미네선스(electroluminescence)를 이용한 발광 소자를 적용할 수 있다. 일렉트로루미네선스를 이용한 발광 소자는 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라 구별되고 일반적으로는, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불린다.
유기 EL 소자는 발광 소자에 전압이 인가됨으로써 한 쌍의 전극으로부터 전자 및 정공 각각이 발광성 유기 화합물을 포함한 층에 주입되어, 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써 발광성 유기 화합물이 여기 상태를 형성하고, 이 여기 상태가 기저 상태로 되돌아갈 때에 발광한다. 이러한 메커니즘 때문에, 이와 같은 발광 소자는 전류 여기형 발광 소자라고 불린다.
무기 EL 소자는 그 소자 구성에 따라 분산형 무기 EL 소자와 박막형 무기 EL 소자로 나뉜다. 분산형 무기 EL 소자는 발광 재료의 입자가 바인더 내에 분산된 발광층을 갖고, 그 발광 메커니즘은 도너 준위와 억셉터 준위를 이용한 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층이 유전체층으로 협지되고, 또 이것이 전극 사이에 끼워진 구조를 가지며, 발광 메커니즘은 금속 이온의 내각(內殼) 전자 전이(轉移)를 이용한 국재(局在)형 발광이다. 또한, 여기서는 발광 소자로서 유기 EL 소자를 사용한 것을 예로 들어 설명한다.
발광 소자는 발광을 추출하기 위하여, 적어도 한 쌍의 전극 중 한쪽이 투광성을 가지면 좋다. 또한, 기판 위에 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대측의 면으로부터 발광을 추출하는 전면 발광형이나, 기판 측의 면으로부터 발광을 추출하는 배면 발광형이나, 기판 측의 면 및 기판과는 반대측의 면 양쪽 모두로부터 발광을 추출하는 양면 발광 구조의 발광 소자가 있지만, 이 중 어느 발광 구조의 발광 소자도 적용될 수 있다.
도 11은 표시 소자로서 발광 소자가 사용된 표시 장치의 예를 도시한 것이다. 표시 소자인 발광 소자(450)는 화소부(302)에 제공된 트랜지스터(350)와 전기적으로 접속되어 있다. 또한, 발광 소자(450)의 구성은 도전막(370b), 전계 발광층(452), 상부 전극(454)의 적층 구조이지만, 이 구성에 한정되지 않는다. 발광 소자(450)로부터 추출하는 광의 방향 등에 맞추어, 발광 소자(450)의 구성은 적절히 변경될 수 있다.
격벽(456)은 유기 절연 재료 또는 무기 절연 재료를 사용하여 형성한다. 특히, 격벽(456)에 감광성 수지 재료를 사용하는 것이 바람직하다. 예를 들어, 상기 감광성 수지를 사용하여 격벽(456)을 형성하는 경우, 평탄화 절연막(368) 및 도전막(370b) 위에 감광성 수지 재료를 도포하고 원하는 영역에 광을 조사함으로써 도전막(370b) 위의 일부에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률을 갖는 경사면이 되도록 형성할 수 있다.
전계 발광층(452)은 단일 층으로 구성되어도 좋고 복수의 층이 적층되어 구성되어도 좋다.
발광 소자(450)에 산소, 수소, 물, 이산화탄소 등이 침입되지 않도록 상부 전극(454) 및 격벽(456) 위에 보호막을 형성하여도 좋다. 보호막으로서는 질화 실리콘막, 질화 산화 실리콘막 등을 형성할 수 있다. 또한, 제 1 기판(300), 제 2 기판(301), 및 실재(312)에 의하여 밀봉된 공간에는 충전재(458)가 제공되어 있다. 이와 같이, 패널이 외기에 폭로되지 않도록 기밀성이 높고 탈가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재를 사용하여 패키징(봉입)하는 것이 바람직하다.
충전재(458)로서는 질소나 아르곤 등의 불활성 기체 외에 자외선 경화 수지 또는 열 경화 수지를 사용할 수 있고, PVC(폴리비닐클로라이드), 아크릴계 수지, 폴리이미드계 수지, 에폭시계 수지, 실리콘(silicone)계 수지, PVB(폴리비닐부티랄), 또는 EVA(에틸렌비닐아세테이트)를 사용할 수 있다. 예를 들어, 충전재(458)로서 질소를 사용하면 좋다.
또한, 필요에 따라 발광 소자의 광 사출면에 편광판, 또는 원 편광판(타원 편광판을 포함함), 위상차판(λ/4판, λ/2판), 컬러 필터 등 광학 필름을 적절히 제공하여도 좋다. 또한, 편광판 또는 원 편광판에 반사 방지막을 제공하여도 좋다. 예를 들어, 표면의 요철에 의하여 반사광을 확산시킴으로써 눈부심을 저감시킬 수 있는 눈부심 방지(anti-glare) 처리를 수행할 수 있다.
또한, 도 10 및 도 11에 도시된 제 1 기판(300) 및 제 2 기판(301)으로서는 유리 기판 외에 가요성을 갖는 기판을 사용할 수도 있고 예를 들어, 투광성을 갖는 플라스틱 기판 등을 사용할 수 있다. 플라스틱으로서는 FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플루오라이드) 필름, 폴리에스테르 필름, 또는 아크릴 수지 필름을 사용할 수 있다. 또한, 알루미늄 포일이 PVF 필름이나 폴리에스테르 필름에 끼워진 구조의 시트를 사용할 수도 있다.
상술한 바와 같이, 실시형태 1 및 실시형태 2에 기재된 트랜지스터 또는 신호선을 적용하여 다양한 기능을 갖는 표시 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시될 수 있다.
(실시형태 4)
본 명세서에 개시된 반도체 장치는 다양한 전자 기기(게임기도 포함함)에 적용될 수 있다. 전자 기기로서는 예를 들어, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 전자 종이, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 액자, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말(PDA), 휴대 단말(스마트폰, 태블릿 PC 등을 포함함), 음향 재생 장치, 파친코기 등의 대형 게임기 등을 들 수 있다. 상술한 실시형태에서 설명한 반도체 장치를 포함한 전자 기기의 예에 대하여 도 12(A) 내지 도 13(D)를 사용하여 설명한다.
도 12(A)에 도시된 노트북형 퍼스널 컴퓨터는 본체(3001), 하우징(3002), 표시부(3003), 키보드(3004) 등으로 구성되어 있다. 상술한 어느 실시형태에 기재된 반도체 장치를 표시부(3003)에 적용함으로써, 안정된 전기 특성을 갖고, 또 배선 저항에 기인하는 신호 지연이 적은 노트북형 퍼스널 컴퓨터로 할 수 있다.
도 12(B)에 도시된 휴대 정보 단말(PDA)은 본체(3021)에 표시부(3023)와, 외부 인터페이스(3025)와, 조작 버튼(3024) 등이 제공되어 있다. 또한, 조작용 부속품으로서 스타일러스(stylus; 3022)가 있다. 상술한 어느 실시형태에 기재된 반도체 장치를 표시부(3023)에 적용함으로써, 안정된 전기 특성을 갖고, 또 배선 저항에 기인하는 신호 지연이 적은 휴대 정보 단말(PDA)로 할 수 있다.
도 12(C)는 전자 서적의 일례를 도시한 것이다. 예를 들어, 전자 서적(2700)은 2개의 하우징(하우징(2701) 및 하우징(2703))으로 구성되어 있다. 하우징(2701) 및 하우징(2703)은 축(軸)부(2711)에 의하여 일체가 되어 있어, 상기 축부(2711)를 축으로 하여 개폐(開閉) 동작을 할 수 있다. 이와 같은 구성에 의하여 종이 서적과 같은 동작을 할 수 있다.
하우징(2701)에는 표시부(2705)가 제공되고, 하우징(2703)에는 표시부(2707)가 제공되어 있다. 표시부(2705) 및 표시부(2707)는 연속된 화면을 표시하는 구성으로 하여도 좋고, 다른 화면을 표시하는 구성으로 하여도 좋다. 다른 화면을 표시하는 구성으로 함으로써 예를 들어, 오른쪽 표시부(도 12(C)에서는 표시부(2705))에 문장을 표시하고, 왼쪽 표시부(도 12(C)에서는 표시부(2707))에 화상을 표시할 수 있다. 상술한 어느 실시형태에 기재된 반도체 장치를 표시부(2705) 및 표시부(2707)에 적용함으로써, 안정된 전기 특성을 갖고, 또 배선 저항에 기인하는 신호 지연이 적은 전자 서적으로 할 수 있다. 표시부(2705)로서 반투과형 또는 반사형의 액정 표시 장치를 사용하는 경우, 비교적 밝은 상황하에서 사용되는 것도 예상되므로 태양 전지를 제공하여 태양 전지에 의한 발전 및 배터리에서의 충전을 수행할 수 있도록 하여도 좋다. 또한, 배터리로서는 리튬 이온 전지를 사용하면 소형화를 도모할 수 있는 등 이점이 있다.
또한, 도 12(C)는 하우징(2701)에 조작부 등을 구비한 예를 도시한 것이다. 예를 들어, 하우징(2701)에 전원(2721), 조작키(2723), 스피커(2725) 등을 구비한다. 조작키(2723)에 의하여 페이지를 넘길 수 있다. 또한, 하우징의 표시부와 동일한 면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 하우징의 뒷면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또한, 전자 서적(2700)은 전자 사전으로서의 기능을 갖는 구성으로 하여도 좋다.
또한, 전자 서적(2700)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선으로 전자 서적 서버에서 원하는 서적 데이터 등을 구입하여 다운로드하는 구성으로 할 수도 있다.
도 12(D)에 도시된 휴대 전화는 2개의 하우징(하우징(2800) 및 하우징(2801))으로 구성된다. 하우징(2801)에는 표시 패널(2802), 스피커(2803), 마이크로폰(2804), 포인팅 디바이스(2806), 카메라용 렌즈(2807), 외부 접속 단자(2808) 등이 구비되어 있다. 또한, 하우징(2800)에는 휴대 전화의 충전을 수행하는 태양 전지 셀(2810), 외부 메모리 슬롯(2811) 등이 구비되어 있다. 또한, 안테나는 하우징(2801) 내부에 제공되어 있다. 상술한 어느 실시형태에 기재된 반도체 장치를 표시 패널(2802)에 적용함으로써, 안정된 전기 특성을 갖고, 또 배선 저항에 기인하는 신호 지연이 적은 휴대 전화로 할 수 있다.
또한, 표시 패널(2802)에는 터치 패널이 구비되어 있고, 도 12(D)는 영상으로 표시된 복수의 조작키(2805)를 점선으로 도시한 것이다. 또한, 태양 전지 셀(2810)에서 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 실장되어 있다.
표시 패널(2802)의 표시 방향은 사용 형태에 따라 적절히 변화된다. 또한, 표시 패널(2802)의 동일 면상에 카메라용 렌즈(2807)가 구비되어 있어 영상 통화가 가능하다. 스피커(2803) 및 마이크로폰(2804)은 음성 통화시의 사용에 한정되지 않고 영상 통화, 녹음, 재생 등에 사용될 수 있다. 또한, 하우징(2800)과 하우징(2801)은, 슬라이드됨으로써 도 12(D)에 도시된 바와 같이 전개된 상태로부터 닫힌 상태로 할 수 있고, 휴대하기에 적합한 소형화가 가능하다.
외부 접속 단자(2808)는 AC 어댑터, 및 USB 케이블 등의 각종 케이블과 접속 가능하여, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(2811)에 기록 매체를 삽입함으로써 더 많은 데이터 저장 및 데이터 이동에 대응할 수 있다.
또한, 상기 기능에 더하여 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이어도 좋다.
도 12(E)에 도시된 디지털 비디오 카메라는 본체(3051), 표시부(A)(3057), 접안부(3053), 조작 스위치(3054), 표시부(B)(3055), 배터리(3056) 등으로 구성되어 있다. 상술한 어느 실시형태에 기재된 반도체 장치를 표시부(A)(3057) 및 표시부(B)(3055)에 적용함으로써, 안정된 전기 특성을 갖고, 또 배선 저항에 기인하는 신호 지연이 적은 디지털 비디오 카메라로 할 수 있다.
도 12(F)는 텔레비전 장치의 일례를 도시한 것이다. 텔레비전 장치(9600)는 하우징(9601)에 표시부(9603)가 제공되어 있다. 표시부(9603)에 의하여 영상을 표시할 수 있다. 또한, 여기서는 스탠드(9605)로 하우징(9601)이 지지된 구성을 도시하였다. 상술한 어느 실시형태에 기재된 반도체 장치를 표시부(9603)에 적용함으로써, 안정된 전기 특성을 갖고, 또 배선 저항에 기인하는 신호 지연이 적은 텔레비전 장치로 할 수 있다.
텔레비전 장치(9600)는 하우징(9601)이 구비한 조작 스위치나, 별체의 리모트 컨트롤러에 의하여 조작할 수 있다. 또한, 리모트 컨트롤러에, 상기 리모트 컨트롤러에서 출력되는 정보를 표시하는 표시부를 제공하는 구성으로 하여도 좋다.
또한, 텔레비전 장치(9600)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의하여 일반 텔레비전 방송을 수신할 수 있고, 또 모뎀을 통하여 유선 또는 무선으로 통신 네트워크에 접속함으로써, 단방향(송신자에게서 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자끼리 등)의 정보 통신을 할 수도 있다.
도 13(A) 내지 13d는 태블릿형 단말의 일례를 도시한 것이며, 도 13(A) 내지 도 13(C)는 태블릿형 단말(5000)의 도면이고, 도 13(D)는 태블릿형 단말(6000)의 도면이다.
도 13(A) 내지 도 13(C)에 있어서, 도 13(A)는 태블릿형 단말(5000)의 정면도, 도 13(B)는 측면도, 도 13(C)는 배면도를 각각 도시한 것이다. 또한, 도 13(D)는 태블릿형 단말(6000)의 정면도를 도시한 것이다.
태블릿형 단말(5000)은 하우징(5001), 표시부(5003), 전원 버튼(5005), 전면 카메라(5007), 배면 카메라(5009), 제 1 외부 접속 단자(5011), 및 제 2 외부 접속 단자(5013) 등으로 구성되어 있다.
또한, 표시부(5003)는 하우징(5001)에 제공되어 있고, 터치 패널로서도 사용될 수 있다. 예를 들어, 표시부(5003)상에 아이콘(5015) 등을 표시시켜 메일이나, 스케줄 관리 등의 작업을 할 수 있다. 또한, 하우징(5001)에는 정면 측에 전면 카메라(5007)가 제공되어 있어, 사용자 측의 영상을 촬영할 수 있다. 또한, 하우징(5001)에는 배면 측에 배면 카메라(5009)가 제공되어 있어, 사용자와 반대 측의 영상을 촬영할 수 있다. 또한, 하우징(5001)에는 제 1 외부 접속 단자(5011) 및 제 2 외부 접속 단자(5013)가 구비되어 있고, 예를 들어, 제 1 외부 접속 단자(5011)를 통하여 이어폰 등에 음성을 출력하고, 제 2 외부 접속 단자(5013)로 데이터의 이동 등을 수행할 수 있다.
다음에, 도 13(D)에 도시된 태블릿형 단말(6000)은 제 1 하우징(6001), 제 2 하우징(6003), 힌지부(hinge portion)(6005), 제 1 표시부(6007), 제 2 표시부(6009), 전원 버튼(6011), 제 1 카메라(6013), 제 2 카메라(6015) 등으로 구성되어 있다.
또한, 제 1 표시부(6007)는 제 1 하우징(6001)에 제공되어 있고, 제 2 표시부(6009)는 제 2 하우징(6003)에 제공되어 있다. 제 1 표시부(6007) 및 제 2 표시부(6009)는 예를 들어, 제 1 표시부(6007)를 표시용 패널로서 사용하고, 제 2 표시부(6009)를 터치 패널로서 사용한다. 제 1 표시부(6007)에 표시된 텍스트 아이콘(6017)을 확인하고 제 2 표시부(6009)에 표시된 아이콘(6019), 또는 키보드(6021)(실제로는 제 2 표시부(6009)에 표시된 키보드 화상)를 사용하여 화상의 선택, 또는 문자의 입력 등을 할 수 있다. 제 1 표시부(6007)를 터치 패널로 하고 제 2 표시부(6009)를 표시용 패널로 한 구성이나, 제 1 표시부(6007) 및 제 2 표시부(6009) 양쪽 모두를 터치 패널로 한 구성으로 하여도 좋은 것은 물론이다.
또한, 제 1 하우징(6001)과, 제 2 하우징(6003)은 힌지부(6005)에 의하여 접속되어 있어 제 1 하우징(6001)과 제 2 하우징(6003)을 개폐할 수 있다. 이와 같은 구성으로 함으로써, 태블릿형 단말(6000)을 휴대할 때 제 1 하우징(6001)에 제공된 제 1 표시부(6007)와, 제 2 하우징(6003)에 제공된 제 2 표시부(6009)를 닫힘으로써 제 1 표시부(6007) 및 제 2 표시부(6009)의 표면(예를 들어, 플라스틱 기판 등)을 보호할 수 있어 적합하다.
또한, 제 1 하우징(6001)과 제 2 하우징(6003)은 힌지부(6005)에 의하여 분리될 수 있는 구성으로 하여도 좋다(소위 컨버터블형). 이와 같은 구성으로 함으로써 예를 들어, 제 1 하우징(6001)을 세로 방향으로, 제 2 하우징(6003)을 가로 방향으로 하여 사용하는 등 사용 범위가 넓어지므로 적합하다.
또한, 제 1 카메라(6013) 및 제 2 카메라(6015)로 3D 화상을 촬영할 수도 있다.
또한, 태블릿형 단말(5000) 및 태블릿형 단말(6000)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 예를 들어, 무선으로 인터넷 등에 접속하여, 원하는 정보를 구입하고 다운로드하는 구성으로 할 수도 있다.
또한, 태블릿형 단말(5000) 및 태블릿형 단말(6000)은 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜, 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시된 정보를 터치 입력에 의하여 조작 또는 편집하는 터치 입력 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다. 또한, 외광의 광량에 따라 표시 휘도를 최적화할 수 있는 광 센서나, 자이로(gyroscope)나 가속도 센서 등 기울기를 검출하는 센서 등의 검출 장치를 제공하여도 좋다.
상술한 어느 실시형태에 기재된 반도체 장치를 태블릿형 단말(5000)의 표시부(5003), 태블릿형 단말(6000)의 제 1 표시부(6007) 또는/및 제 2 표시부(6009)에 적용함으로써, 안정된 전기 특성을 갖고, 또 배선 저항에 기인하는 신호 지연이 적은 태블릿형 단말로 할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시될 수 있다.
102: 기판
104: 게이트 전극
104a: 제 1 게이트 전극
104b: 제 2 게이트 전극
106: 게이트 절연막
106a: 제 1 게이트 절연막
106b: 제 2 게이트 절연막
108: 산화물 반도체막
109a: 제 1 금속막
109b: 제 2 금속막
109c: 제 3 금속막
110: 소스 전극
110a: 제 1 금속막
110b: 제 2 금속막
110c: 제 3 금속막
112: 드레인 전극
112a: 제 1 금속막
112b: 제 2 금속막
112c: 제 3 금속막
114a: 제 1 절연막
114b: 제 2 절연막
115: 알루미늄막
116: 산화 알루미늄막
118: 평탄화 절연막
141: 레지스트마스크
142: 레지스트마스크
145: 산소
147: 산소
150: 트랜지스터
204: 게이트 전극
204a: 제 1 게이트 전극
204b: 제 2 게이트 전극
206: 게이트 절연막
206a: 제 1 게이트 절연막
206b: 제 2 게이트 절연막
208: 산화물 반도체막
209a: 제 1 금속막
209b: 제 2 금속막
209c: 제 3 금속막
210: 소스 전극
210a: 제 1 금속막
210b: 제 2 금속막
210c: 제 3 금속막
212: 드레인 전극
212a: 제 1 금속막
212c: 제 3 금속막
232: 신호선
241: 레지스트마스크
242: 레지스트마스크
250: 트랜지스터
260: 신호선 영역
300: 기판
301: 기판
302: 화소부
304: 소스 드라이버 회로부
306: 게이트 드라이버 회로부
308: FPC 단자부
310: 신호선
312: 실재
316: FPC
350: 트랜지스터
352: 트랜지스터
360: 단자 전극
360a: 제 1 금속막
360b: 제 2 금속막
360c: 제 3 금속막
364: 절연막
366: 보호 절연막
368: 평탄화 절연막
370a: 도전막
370b: 도전막
380: 이방성 도전막
402: 액정 소자
404: 대향 전극
406: 액정층
408: 액정층
410: 절연막
412: 절연막
435: 스페이서
450: 발광 소자
452: 전계 발광층
454: 상부 전극
456: 격벽
458: 충전재
2700: 전자 서적
2701: 하우징
2703: 하우징
2705: 표시부
2707: 표시부
2711: 축부
2721: 전원
2723: 조작키
2725: 스피커
2800: 하우징
2801: 하우징
2802: 표시 패널
2803: 스피커
2804: 마이크로폰
2805: 조작키
2806: 포인팅 디바이스
2807: 카메라용 렌즈
2808: 외부 접속 단자
2810: 태양 전지 셀
2811: 외부 메모리 슬롯
3001: 본체
3002: 하우징
3003: 표시부
3004: 키보드
3021: 본체
3022: 스타일러스
3023: 표시부
3024: 조작 버튼
3025: 외부 인터페이스
3051: 본체
3053: 접안부
3054: 조작 스위치
3056: 배터리
5000: 태블릿형 단말
5001: 하우징
5003: 표시부
5005: 전원 버튼
5007: 전면 카메라
5009: 배면 카메라
5011: 외부 접속 단자
5013: 외부 접속 단자
5015: 아이콘
6000: 태블릿형 단말
6001: 하우징
6003: 하우징
6005: 힌지부
6007: 표시부
6009: 표시부
6011: 전원 버튼
6013: 카메라
6015: 카메라
6017: 텍스트 아이콘
6019: 아이콘
6021: 키보드
9600: 텔레비전 장치
9601: 하우징
9603: 표시부
9605: 스탠드

Claims (20)

  1. 반도체 장치의 제작 방법에 있어서,
    게이트 전극을 형성하는 단계와;
    상기 게이트 전극 위에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막을 사이에 개재하여 상기 게이트 전극 위에 산화물 반도체막을 형성하는 단계와;
    상기 산화물 반도체막 위에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고,
    상기 소스 전극 및 상기 드레인 전극을 형성하는 상기 단계는,
    제 1 금속막을 형성하는 단계와;
    상기 제 1 금속막 위에 제 2 금속막을 형성하는 단계와;
    상기 제 2 금속막 위에 제 1 포토리소그래피 공정을 수행하여 상기 제 2 금속막의 일부를 제 1 에칭으로 제거하는 단계와;
    상기 제 1 금속막 및 상기 제 2 금속막 위에 상기 제 2 금속막을 덮도록 제 3 금속막을 형성하는 단계와;
    상기 제 3 금속막 위에 제 2 포토리소그래피 공정을 수행하여 상기 제 1 금속막 및 상기 제 3 금속막의 일부를 제 2 에칭으로 제거하는 단계를 포함하고,
    상기 제 2 에칭은 상기 제 1 에칭에 의하여 제거된 상기 제 2 금속막의 단부들보다 외측의 상기 제 1 금속막 및 상기 제 3 금속막의 일부를 제거하는, 반도체 장치의 제작 방법.
  2. 제 1 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극 위에 제 1 절연막을 형성하는 단계와;
    상기 제 1 절연막에 산소를 도입하는 단계와;
    상기 제 1 절연막 위에 제 2 절연막을 형성하는 단계와;
    상기 제 2 절연막 위에 알루미늄막을 형성하는 단계와;
    상기 알루미늄막에 산소를 도입하여 산화 알루미늄막을 형성하는 단계와;
    상기 산화 알루미늄막 위에 평탄화 절연막을 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  3. 제 1 항에 있어서,
    상기 제 1 금속막 및 상기 제 3 금속막 각각은 텅스텐, 탄탈, 티타늄, 및 몰리브덴 중에서 선택된 하나 이상의 원소를 포함한 금속막 또는 금속 질화물막인, 반도체 장치의 제작 방법.
  4. 제 1 항에 있어서,
    상기 제 2 금속막은 구리 원소를 포함하는, 반도체 장치의 제작 방법.
  5. 제 1 항에 있어서,
    상기 제 1 에칭은 웨트 에칭법인, 반도체 장치의 제작 방법.
  6. 제 1 항에 있어서,
    상기 제 2 에칭은 드라이 에칭법인, 반도체 장치의 제작 방법.
  7. 반도체 장치에 있어서,
    게이트 전극과;
    상기 게이트 전극 위의 게이트 절연막과;
    상기 게이트 절연막을 사이에 개재하여 상기 게이트 전극 위의 산화물 반도체막과;
    상기 산화물 반도체막 위의 소스 전극 및 드레인 전극을 포함하고,
    상기 소스 전극 및 상기 드레인 전극 각각은 제 1 금속막, 제 2 금속막, 및 제 3 금속막을 포함하고,
    상기 제 2 금속막은 상기 제 1 금속막 및 상기 제 3 금속막의 단부들보다 내측의 영역에 제공되어 있는, 반도체 장치.
  8. 반도체 장치에 있어서,
    게이트 전극과;
    상기 게이트 전극 위의 게이트 절연막과;
    상기 게이트 절연막을 사이에 개재하여 상기 게이트 전극 위의 산화물 반도체막과;
    상기 산화물 반도체막 위의 소스 전극 및 드레인 전극과;
    상기 소스 전극에 전기적으로 접속된 신호선을 포함하고,
    상기 신호선은 제 1 금속막, 제 2 금속막, 및 제 3 금속막을 포함하고,
    상기 제 2 금속막은 상기 제 1 금속막 및 상기 제 3 금속막의 단부들보다 내측의 영역에 제공되어 있고,
    상기 소스 전극 및 상기 드레인 전극 각각은 상기 제 1 금속막과 상기 제 3 금속막을 포함하는, 반도체 장치.
  9. 제 7 항에 있어서,
    제 1 절연막과;
    상기 제 1 절연막 위의 제 2 절연막과;
    상기 제 2 절연막 위의 산화 알루미늄막과;
    상기 산화 알루미늄막 위의 평탄화 절연막을, 상기 소스 전극 및 상기 드레인 전극 위에 더 포함하는, 반도체 장치.
  10. 제 8 항에 있어서,
    제 1 절연막과;
    상기 제 1 절연막 위의 제 2 절연막과;
    상기 제 2 절연막 위의 산화 알루미늄막과;
    상기 산화 알루미늄막 위의 평탄화 절연막을, 상기 소스 전극 및 상기 드레인 전극 위에 더 포함하는, 반도체 장치.
  11. 제 7 항에 있어서,
    상기 제 1 금속막 및 상기 제 3 금속막 각각은 텅스텐, 탄탈, 티타늄, 및 몰리브덴 중에서 선택된 하나 이상의 원소를 포함한 금속막 또는 금속 질화물막인, 반도체 장치.
  12. 제 8 항에 있어서,
    상기 제 1 금속막 및 상기 제 3 금속막 각각은 텅스텐, 탄탈, 티타늄, 및 몰리브덴 중에서 선택된 하나 이상의 원소를 포함한 금속막 또는 금속 질화물막인, 반도체 장치.
  13. 제 7 항에 있어서,
    상기 제 2 금속막은 구리 원소를 포함하는, 반도체 장치.
  14. 제 8 항에 있어서,
    상기 제 2 금속막은 구리 원소를 포함하는, 반도체 장치.
  15. 제 7 항에 있어서,
    상기 게이트 전극은 텅스텐, 탄탈, 티타늄, 몰리브덴, 및 구리 중에서 선택된 하나 이상의 원소를 포함하는, 반도체 장치.
  16. 제 8 항에 있어서,
    상기 게이트 전극은 텅스텐, 탄탈, 티타늄, 몰리브덴, 및 구리 중에서 선택된 하나 이상의 원소를 포함하는, 반도체 장치.
  17. 제 7 항에 따른 반도체 장치를 포함하는 표시 장치.
  18. 제 8 항에 따른 반도체 장치를 포함하는 표시 장치.
  19. 제 7 항에 따른 반도체 장치를 포함하는 전자 기기.
  20. 제 8 항에 따른 반도체 장치를 포함하는 전자 기기.

KR1020130012978A 2012-02-09 2013-02-05 반도체 장치, 반도체 장치를 갖는 표시 장치, 반도체 장치를 갖는 전자 기기, 및 반도체 장치의 제작 방법 KR102055239B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2012-026624 2012-02-09
JP2012026624 2012-02-09

Publications (2)

Publication Number Publication Date
KR20130092463A true KR20130092463A (ko) 2013-08-20
KR102055239B1 KR102055239B1 (ko) 2019-12-12

Family

ID=48944879

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130012978A KR102055239B1 (ko) 2012-02-09 2013-02-05 반도체 장치, 반도체 장치를 갖는 표시 장치, 반도체 장치를 갖는 전자 기기, 및 반도체 장치의 제작 방법

Country Status (4)

Country Link
US (2) US20130207111A1 (ko)
JP (7) JP5524370B2 (ko)
KR (1) KR102055239B1 (ko)
TW (2) TWI698024B (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150076936A (ko) * 2013-12-27 2015-07-07 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판의 제조방법
US9831275B2 (en) 2015-02-04 2017-11-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device at low temperature
US10734529B2 (en) 2016-01-29 2020-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
KR20200097425A (ko) 2019-02-08 2020-08-19 조창휘 사용이 편리한 접철식 낚시용 의자
US10957801B2 (en) 2017-02-07 2021-03-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP2021168390A (ja) * 2015-11-20 2021-10-21 株式会社半導体エネルギー研究所 半導体装置
US11961918B2 (en) 2017-02-07 2024-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6059968B2 (ja) * 2011-11-25 2017-01-11 株式会社半導体エネルギー研究所 半導体装置、及び液晶表示装置
CN107403840B (zh) 2012-05-10 2021-05-11 株式会社半导体能源研究所 半导体装置
KR20140031671A (ko) * 2012-09-05 2014-03-13 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법
TWI620323B (zh) * 2012-11-16 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
KR102290801B1 (ko) 2013-06-21 2021-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9425217B2 (en) 2013-09-23 2016-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2015079360A1 (en) * 2013-11-29 2015-06-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, and display device
KR102386362B1 (ko) * 2013-12-02 2022-04-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
US9991392B2 (en) 2013-12-03 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN111129039B (zh) 2013-12-27 2024-04-16 株式会社半导体能源研究所 发光装置
CN104851790A (zh) * 2014-02-13 2015-08-19 上海和辉光电有限公司 制造栅极绝缘层的方法
CN106104772B (zh) * 2014-02-28 2020-11-10 株式会社半导体能源研究所 半导体装置以及具有该半导体装置的显示装置
US9887291B2 (en) * 2014-03-19 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, or the display module
JP6240017B2 (ja) 2014-03-31 2017-11-29 株式会社東芝 半導体装置及びその製造方法
CN106537604B (zh) * 2014-07-15 2020-09-11 株式会社半导体能源研究所 半导体装置及其制造方法以及包括该半导体装置的显示装置
JP6676316B2 (ja) * 2014-09-12 2020-04-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9704704B2 (en) * 2014-10-28 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
CN104300008B (zh) * 2014-10-30 2017-06-30 京东方科技集团股份有限公司 一种电极结构、薄膜晶体管、阵列基板及显示面板
US10164118B2 (en) 2014-11-28 2018-12-25 Sharp Kabushiki Kaisha Semiconductor device and method for producing same
US20160155803A1 (en) * 2014-11-28 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device, Method for Manufacturing the Semiconductor Device, and Display Device Including the Semiconductor Device
JP6647841B2 (ja) * 2014-12-01 2020-02-14 株式会社半導体エネルギー研究所 酸化物の作製方法
JP2016111040A (ja) * 2014-12-02 2016-06-20 株式会社ジャパンディスプレイ 半導体装置
CN107004722A (zh) * 2014-12-10 2017-08-01 株式会社半导体能源研究所 半导体装置及其制造方法
JP2016115760A (ja) * 2014-12-12 2016-06-23 株式会社ジャパンディスプレイ 半導体装置
CN104934330A (zh) * 2015-05-08 2015-09-23 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板和显示面板
US10263016B2 (en) * 2016-01-28 2019-04-16 Sharp Kabushiki Kaisha Active matrix substrate and method for producing the same
US10263114B2 (en) * 2016-03-04 2019-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, or display device including the same
US20190081077A1 (en) * 2016-03-15 2019-03-14 Sharp Kabushiki Kaisha Active matrix substrate
US11302717B2 (en) 2016-04-08 2022-04-12 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the same
KR20170126398A (ko) * 2016-05-09 2017-11-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 상기 반도체 장치를 갖는 표시 장치
US10916430B2 (en) 2016-07-25 2021-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI778959B (zh) 2017-03-03 2022-10-01 日商半導體能源硏究所股份有限公司 半導體裝置及半導體裝置的製造方法
CN106981426B (zh) * 2017-04-06 2020-04-03 京东方科技集团股份有限公司 薄膜晶体管的制备方法、显示装置
WO2019026704A1 (ja) * 2017-08-01 2019-02-07 シャープ株式会社 薄膜トランジスタ基板及びそれを備えた液晶表示装置並びに薄膜トランジスタ基板の製造方法
US20190157429A1 (en) * 2017-11-21 2019-05-23 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Back-channel-etched tft substrate and manufacturing method thereof
US10672652B2 (en) * 2018-06-29 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Gradient atomic layer deposition
TWI698012B (zh) * 2018-09-27 2020-07-01 勝麗國際股份有限公司 感測器封裝結構
CN113396483A (zh) * 2019-02-15 2021-09-14 株式会社半导体能源研究所 半导体装置的制造方法
CN111341826B (zh) * 2020-05-21 2020-08-25 京东方科技集团股份有限公司 显示面板和显示装置
CN117276281A (zh) * 2022-06-14 2023-12-22 京东方科技集团股份有限公司 一种显示基板及其制备方法、显示面板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004304167A (ja) * 2003-03-20 2004-10-28 Advanced Lcd Technologies Development Center Co Ltd 配線、表示装置及び、これらの形成方法
JP2007096055A (ja) 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007123861A (ja) 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2010230965A (ja) 2009-03-27 2010-10-14 Hitachi Displays Ltd 表示装置及び表示装置製造方法
WO2011024770A1 (ja) * 2009-08-26 2011-03-03 株式会社アルバック 半導体装置、半導体装置を有する液晶表示装置、半導体装置の製造方法

Family Cites Families (161)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4388351A (en) 1979-08-20 1983-06-14 Western Electric Company, Inc. Methods of forming a patterned metal film on a support
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
EP0260906B1 (en) 1986-09-17 1993-03-10 Fujitsu Limited Method of producing semiconductor device and semiconductor device
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0427125A (ja) 1990-05-22 1992-01-30 Hitachi Ltd 配線部材の製造方法
JPH0566421A (ja) 1991-09-09 1993-03-19 Sanyo Electric Co Ltd 多層配線の形成方法
JPH05211239A (ja) 1991-09-12 1993-08-20 Texas Instr Inc <Ti> 集積回路相互接続構造とそれを形成する方法
US5266516A (en) 1992-01-02 1993-11-30 Chartered Semiconductor Manufacturing Pte Ltd Method for making electrical contact through an opening of one micron or less for CMOS technology
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH0682820A (ja) 1992-09-01 1994-03-25 Fujitsu Ltd 薄膜トランジスタマトリックスの製造方法
JPH08146463A (ja) 1994-11-25 1996-06-07 Sharp Corp スイッチング素子アレイおよびそれを用いた表示装置
US5550405A (en) 1994-12-21 1996-08-27 Advanced Micro Devices, Incorporated Processing techniques for achieving production-worthy, low dielectric, low interconnect resistance and high performance ICS
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JP3406417B2 (ja) 1995-04-25 2003-05-12 株式会社日立製作所 フリップチップ方式の液晶表示素子及び液晶表示モジュール
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH1020331A (ja) 1996-06-28 1998-01-23 Sharp Corp 液晶表示装置
JP3182351B2 (ja) * 1996-10-29 2001-07-03 松下電器産業株式会社 薄膜トランジスタの製造方法
JPH10242417A (ja) 1997-02-25 1998-09-11 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP3070532B2 (ja) 1997-07-04 2000-07-31 日本電気株式会社 半導体装置の製造方法
US6197624B1 (en) 1997-08-29 2001-03-06 Semiconductor Energy Laboratory Co., Ltd. Method of adjusting the threshold voltage in an SOI CMOS
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
US6297519B1 (en) 1998-08-28 2001-10-02 Fujitsu Limited TFT substrate with low contact resistance and damage resistant terminals
US6617644B1 (en) 1998-11-09 2003-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US6512271B1 (en) 1998-11-16 2003-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6518594B1 (en) 1998-11-16 2003-02-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor devices
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6501098B2 (en) 1998-11-25 2002-12-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
US7235810B1 (en) 1998-12-03 2007-06-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
KR100399556B1 (ko) 1998-12-14 2003-10-17 엘지.필립스 엘시디 주식회사 배선, 이를 사용한 박막 트랜지스터 기판, 및 그제조방법과 액정표시장치
US6259138B1 (en) 1998-12-18 2001-07-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having multilayered gate electrode and impurity regions overlapping therewith
US6469317B1 (en) 1998-12-18 2002-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6524895B2 (en) 1998-12-25 2003-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001257350A (ja) 2000-03-08 2001-09-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US6495709B1 (en) * 2000-03-16 2002-12-17 Symetrix Corporation Liquid precursors for aluminum oxide and method making same
US6602765B2 (en) * 2000-06-12 2003-08-05 Seiko Epson Corporation Fabrication method of thin-film semiconductor device
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2002202527A (ja) 2000-12-28 2002-07-19 Nec Corp アクティブマトリクス型液晶表示装置
JP2002229065A (ja) * 2001-02-07 2002-08-14 Hitachi Ltd 液晶表示装置とその製造方法
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4969001B2 (ja) * 2001-09-20 2012-07-04 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3856304B2 (ja) 2002-03-25 2006-12-13 株式会社リコー Ｃｓｐにおける抵抗素子およびｃｓｐを備えた半導体装置
JP4339000B2 (ja) * 2002-03-26 2009-10-07 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
KR100493382B1 (ko) 2002-08-28 2005-06-07 엘지.필립스 엘시디 주식회사 액정표시장치의 제조방법
JP2004103605A (ja) 2002-09-04 2004-04-02 Murata Mfg Co Ltd 微細配線形成方法
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP2004356216A (ja) * 2003-05-27 2004-12-16 Advanced Lcd Technologies Development Center Co Ltd 薄膜トランジスタ、表示装置、及びこれらの形成方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
KR100939560B1 (ko) * 2003-06-30 2010-01-29 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7202155B2 (en) 2003-08-15 2007-04-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing wiring and method for manufacturing semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
KR20070116889A (ko) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 박막의 기상성막방법
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
JP5082186B2 (ja) 2004-03-29 2012-11-28 住友電気工業株式会社 炭素系材料突起の形成方法及び炭素系材料突起
KR101086477B1 (ko) 2004-05-27 2011-11-25 엘지디스플레이 주식회사 표시 소자용 박막 트랜지스터 기판 제조 방법
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
KR100889796B1 (ko) 2004-11-10 2009-03-20 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
JP5138163B2 (ja) * 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
BRPI0517568B8 (pt) 2004-11-10 2022-03-03 Canon Kk Transistor de efeito de campo
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7687326B2 (en) 2004-12-17 2010-03-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101397571B1 (ko) 2005-11-15 2014-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제조방법
US7615495B2 (en) 2005-11-17 2009-11-10 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method of the same
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) * 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5250322B2 (ja) * 2008-07-10 2013-07-31 富士フイルム株式会社 金属酸化物膜とその製造方法、及び半導体装置
TWI469354B (zh) * 2008-07-31 2015-01-11 Semiconductor Energy Lab 半導體裝置及其製造方法
JP2010040552A (ja) * 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
KR101499239B1 (ko) * 2008-08-26 2015-03-06 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5345359B2 (ja) * 2008-09-18 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5322787B2 (ja) * 2009-06-11 2013-10-23 富士フイルム株式会社 薄膜トランジスタ及びその製造方法、電気光学装置、並びにセンサー
US9024311B2 (en) 2009-06-24 2015-05-05 Sharp Kabushiki Kaisha Thin film transistor, method for manufacturing same, active matrix substrate, display panel and display device
EP3217435A1 (en) 2009-09-16 2017-09-13 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
KR20230041840A (ko) 2009-11-13 2023-03-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
CN103426935A (zh) * 2009-11-27 2013-12-04 株式会社半导体能源研究所 半导体装置和及其制造方法
WO2011068028A1 (en) * 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, semiconductor device, and method for manufacturing the same
KR101582946B1 (ko) * 2009-12-04 2016-01-08 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP5497417B2 (ja) 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
KR101636008B1 (ko) 2010-04-23 2016-07-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP5606787B2 (ja) * 2010-05-18 2014-10-15 富士フイルム株式会社 薄膜トランジスタの製造方法、並びに、薄膜トランジスタ、イメージセンサー、ｘ線センサー及びｘ線デジタル撮影装置
WO2011145738A1 (en) * 2010-05-20 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
CN102971857A (zh) * 2010-07-02 2013-03-13 合同会社先端配线材料研究所 薄膜晶体管
JP6006558B2 (ja) * 2012-07-17 2016-10-12 株式会社半導体エネルギー研究所 半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004304167A (ja) * 2003-03-20 2004-10-28 Advanced Lcd Technologies Development Center Co Ltd 配線、表示装置及び、これらの形成方法
JP2007096055A (ja) 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007123861A (ja) 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2010230965A (ja) 2009-03-27 2010-10-14 Hitachi Displays Ltd 表示装置及び表示装置製造方法
WO2011024770A1 (ja) * 2009-08-26 2011-03-03 株式会社アルバック 半導体装置、半導体装置を有する液晶表示装置、半導体装置の製造方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150076936A (ko) * 2013-12-27 2015-07-07 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판의 제조방법
US9831275B2 (en) 2015-02-04 2017-11-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device at low temperature
US10431600B2 (en) 2015-02-04 2019-10-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device including a metal oxide film
JP2021168390A (ja) * 2015-11-20 2021-10-21 株式会社半導体エネルギー研究所 半導体装置
US11682733B2 (en) 2015-11-20 2023-06-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method of the semiconductor device, or display device including the semiconductor device
US10734529B2 (en) 2016-01-29 2020-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
US11107930B2 (en) 2016-01-29 2021-08-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
US11830950B2 (en) 2016-01-29 2023-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
US10957801B2 (en) 2017-02-07 2021-03-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US11462645B2 (en) 2017-02-07 2022-10-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US11961918B2 (en) 2017-02-07 2024-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR20200097425A (ko) 2019-02-08 2020-08-19 조창휘 사용이 편리한 접철식 낚시용 의자

Also Published As

Publication number Publication date
TW201338174A (zh) 2013-09-16
JP2023109903A (ja) 2023-08-08
JP6563536B2 (ja) 2019-08-21
KR102055239B1 (ko) 2019-12-12
JP6077488B2 (ja) 2017-02-08
JP5524370B2 (ja) 2014-06-18
JP2020004976A (ja) 2020-01-09
US10249764B2 (en) 2019-04-02
JP2014179625A (ja) 2014-09-25
TWI698024B (zh) 2020-07-01
JP6750075B2 (ja) 2020-09-02
US20170338352A1 (en) 2017-11-23
JP2018093216A (ja) 2018-06-14
JP6290958B2 (ja) 2018-03-07
JP2016178309A (ja) 2016-10-06
JP2020205427A (ja) 2020-12-24
US20130207111A1 (en) 2013-08-15
TWI633671B (zh) 2018-08-21
JP2013179290A (ja) 2013-09-09
TW201834258A (zh) 2018-09-16

Similar Documents

Publication Publication Date Title
JP6750075B2 (ja) 半導体装置
US20230021382A1 (en) Semiconductor device
JP6401805B2 (ja) 半導体装置
JP6310978B2 (ja) 半導体装置の作製方法
US9799290B2 (en) Semiconductor device
JP2022173415A (ja) 半導体装置
TWI754830B (zh) 半導體裝置的製造方法
JP6235775B2 (ja) 半導体装置及び表示装置
US9660092B2 (en) Oxide semiconductor thin film transistor including oxygen release layer
JP2013016783A (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right