CN113396483A - 半导体装置的制造方法 - Google Patents

半导体装置的制造方法 Download PDF

Info

Publication number
CN113396483A
CN113396483A CN202080013106.9A CN202080013106A CN113396483A CN 113396483 A CN113396483 A CN 113396483A CN 202080013106 A CN202080013106 A CN 202080013106A CN 113396483 A CN113396483 A CN 113396483A
Authority
CN
China
Prior art keywords
insulating layer
layer
gas
plasma treatment
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080013106.9A
Other languages
English (en)
Inventor
羽持贵士
冈崎健一
井户尻悟
中泽安孝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN113396483A publication Critical patent/CN113396483A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/42—Silicides
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H01L21/02315—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02469—Group 12/16 materials
    • H01L21/02472—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02483—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation

Abstract

提供一种电特性良好的半导体装置。提供一种电特性稳定的半导体装置。提供一种可靠性高的显示装置。提供一种半导体装置的制造方法，包括如下工序：形成包含金属氧化物的半导体层的工序；在半导体层上形成在半导体层上彼此分开的第一导电层及第二导电层的工序；对露出半导体层的区域使用包含氧化性气体及还原性气体的混合气体进行等离子体处理的工序；在半导体层上、第一导电层上及第二导电层上形成第一绝缘层的工序；以及在第一绝缘层上形成第二绝缘层的工序。利用使用混合气体的等离子体增强化学气相沉积法形成第一绝缘层，该混合气体包含含硅的气体、氧化性气体及氨气体。此外，在等离子体处理后以不暴露于大气的方式连续形成第一绝缘层。

Description

半导体装置的制造方法
技术领域
本发明的一个方式涉及一种半导体装置及半导体装置的制造方法。本发明的一个方式涉及一种晶体管及晶体管的制造方法。
注意，本发明的一个方式不局限于上述技术领域。作为本说明书等所公开的本发明的一个方式的技术领域的例子，可以举出半导体装置、显示装置、发光装置、蓄电装置、存储装置、电子设备、照明装置、输入装置、输入输出装置、这些装置的驱动方法或这些装置的制造方法。半导体装置是指能够利用半导体特性而工作的所有装置。
背景技术
作为可用于晶体管的半导体材料，使用金属氧化物的氧化物半导体受到瞩目。例如，专利文献1公开了如下半导体装置：层叠有多个氧化物半导体层，在该多个氧化物半导体层中，被用作沟道的氧化物半导体层包含铟及镓，并且铟的比例比镓的比例高，使得场效应迁移率(有时，简称为迁移率或μFE)得到提高的半导体装置。
由于能够用于半导体层的金属氧化物可以利用溅射法等形成，所以可以被用于构成大型显示装置的晶体管的半导体层。此外，因为可以将使用多晶硅或非晶硅的晶体管的生产设备的一部分改良而利用，所以可以抑制设备投资。此外，与使用非晶硅的晶体管相比，使用金属氧化物的晶体管具有高场效应迁移率，所以可以实现设置有驱动电路的高性能的显示装置。
专利文献2公开了一种应用氧化物半导体膜的薄膜晶体管，其中，在源区域及漏区域中包括包含铝、硼、镓、铟、钛、硅、锗、锡和铅中的至少一种作为掺杂剂的低电阻区域。
[先行技术文献]
[专利文献]
[专利文献1]日本专利申请公开第2014-7399号公报
[专利文献2]日本专利申请公开第2011-228622号公报
发明内容
发明所要解决的技术问题
本发明的一个方式的目的之一是提供一种电特性良好的半导体装置及其制造方法。另外，本发明的一个方式的目的之一是提供一种电特性稳定的半导体装置及其制造方法。另外，本发明的一个方式的目的之一是提供一种生产率高的半导体装置的制造方法。此外，本发明的一个方式的目的之一是提供一种可靠性高的显示装置及其制造方法。
注意，这些目的的记载不妨碍其他目的的存在。注意，本发明的一个方式并不需要实现所有上述目的。此外，可以从说明书、附图、权利要求书等的记载抽取上述以外的目的。
解决技术问题的手段
本发明的一个方式是一种半导体装置的制造方法，包括如下工序：形成包含金属氧化物的半导体层的工序；在半导体层上形成在半导体层上彼此分开的第一导电层及第二导电层的工序；使用包含第一氧化性气体及还原性气体的混合气体对露出半导体层的区域进行第一等离子体处理的工序；在半导体层上、第一导电层上及第二导电层上形成第一绝缘层的工序；在第一绝缘层上形成第二绝缘层的工序。利用使用混合气体的等离子体增强化学气相沉积法形成第一绝缘层，该混合气体包含含硅的第一气体、第二氧化性气体及氨气体。另外，在第一等离子体处理后以不暴露于大气的方式连续形成第一绝缘层。利用使用混合气体的等离子体增强化学气相沉积法形成第二绝缘层，该混合气体包含含硅的第二气体及第三氧化性气体。此外，在形成第一绝缘层后以不暴露于大气的方式连续形成第二绝缘层。
在形成上述第一绝缘层时，相对于第二氧化性气体的流量的氨气体的流量优选为0.01倍以上且1倍以下。
在上述第一等离子体处理中，相对于第一氧化性气体的流量的还原性气体的流量优选为0.005倍以上且1倍以下。
上述还原性气体优选为氨。
上述第一氧化性气体、第二氧化性气体及第三氧化性气体优选为一氧化二氮。
本发明的一个方式是一种半导体装置的制造方法，在形成第一绝缘层的工序和形成第二绝缘层的工序之间还包括进行第二等离子体处理的工序。优选使用包含第四氧化性气体的混合气体进行第二等离子体处理。
优选使用除了第四氧化性气体以外还包含第二氨气体的混合气体进行上述第二等离子体处理。相对于第四氧化性气体的流量的第二氨气体的流量优选为0.001倍以上且1倍以下。
上述第四氧化性气体优选为一氧化二氮。
本发明的一个方式是一种半导体装置的制造方法，在形成上述第二绝缘层的工序之后还包括进行第三等离子体处理的工序。优选使用包含第五氧化性气体的混合气体进行第三等离子体处理。
优选使用除了第五氧化性气体以外还包含第三氨气体的混合气体进行上述第三等离子体处理。相对于第五氧化性气体的流量的第三氨气体的流量优选为0.001倍以上且1倍以下。
上述第五氧化性气体优选为一氧化二氮。
本发明的一个方式是一种半导体装置的制造方法，还包括对第二绝缘层进行第四等离子体处理的工序以及在第二绝缘层上形成第三绝缘层的工序。优选使用包含第六氧化性气体的混合气体进行第四等离子体处理。优选在第四等离子体处理之后利用等离子体增强化学气相沉积法以不暴露于大气的方式连续形成第三绝缘层。
优选使用除了第六氧化性气体以外还包含第四氨气体的混合气体进行上述第四等离子体处理。相对于第六氧化性气体的流量的第四氨气体的流量优选为0.001倍以上且1倍以下。
上述第六氧化性气体优选为一氧化二氮。
本发明的一个方式是一种半导体装置的制造方法，在形成上述第一导电层及第二导电层的工序与进行上述第一等离子体处理的工序之间还包括进行洗涤处理的工序。进行洗涤处理的工序优选使用含有磷酸及添加剂的洗涤液。添加剂优选具有与第一导电层及第二导电层所包含的金属配位键合并制造配合物的功能。
作为上述洗涤液，添加剂的浓度优选为10ppm以上。
优选的是，上述第一导电层及第二导电层各自具有第一导电膜、第一导电膜上的第二导电膜以及第二导电膜上的第三导电膜的叠层结构。此时，第二导电膜优选包含铜、银或铝。此外，第一导电膜及第三导电膜优选包含与第二导电膜不同的元素，并且各自包含钛、钨、钼、铬、钽、锌、铟、铂及钌中的一个以上。
上述半导体层优选具有第一金属氧化物膜与第一金属氧化物膜上的第二金属氧化物膜的叠层结构。此时，优选的是，形成第二金属氧化物膜时的相对于成膜气体整体的氧气体的流量比率高于形成第一金属氧化物膜时的相对于成膜气体整体的氧气体的流量比率。
发明效果
根据本发明的一个方式可以提供一种电特性良好的半导体装置及其制造方法。另外，根据本发明的一个方式可以提供一种电特性稳定的半导体装置及其制造方法。另外，本发明的一个方式可以提供一种生产率高的半导体装置的制造方法。此外，本发明的一个方式可以提供一种可靠性高的显示装置及其制造方法。
注意，这些效果的记载不妨碍其他效果的存在。此外，本发明的一个方式并不需要具有所有上述效果。另外，可以从说明书、附图、权利要求书等的记载抽出上述以外的效果。
附图简要说明
图1A及图1B是示出晶体管的结构例子的截面图。
图2A及图2B是示出晶体管的结构例子的截面图。
图3A是示出晶体管的结构例子的俯视图。图3B及图3C是示出晶体管的结构例子的截面图。
图4A、图4B及图4C是示出晶体管的结构例子的截面图。
图5A是示出晶体管的结构例子的俯视图。图5B及图5C是示出晶体管的结构例子的截面图。
图6A及图6B是示出晶体管的结构例子的截面图。
图7A及图7B是示出晶体管的结构例子的截面图。
图8A、图8B及图8C是说明晶体管的制造方法的截面图。
图9A及图9B是说明晶体管的制造方法的截面图。
图10A及图10B是说明晶体管的制造方法的截面图。
图11A及图11B是说明晶体管的制造方法的截面图。
图12是说明晶体管的制造方法的截面图。
图13A及图13B是说明晶体管的制造方法的截面图。
图14A及图14B是说明晶体管的制造方法的截面图。
图15是说明晶体管的制造方法的截面图。
图16A及图16B是说明晶体管的制造方法的截面图。
图17A及图17B是说明晶体管的制造方法的截面图。
图18A及图18B是说明晶体管的制造方法的截面图。
图19A、图19B、图19C及图19D是示出晶体管的结构例子的截面图。
图20A是示出晶体管的结构例子的俯视图。图20B及图20C是示出晶体管的结构例子的截面图。
图21A是示出晶体管的结构例子的俯视图。图21B及图21C是示出晶体管的结构例子的截面图。
图22A是示出晶体管的结构例子的俯视图。图22B及图22C是示出晶体管的结构例子的截面图。
图23A、图23B、图23C、图23D及图23E是晶体管的结构例子。
图24A、图24B及图24C是显示装置的俯视图。
图25是显示装置的截面图。
图26是显示装置的截面图。
图27是显示装置的截面图。
图28是显示装置的截面图。
图29是显示装置的截面图。
图30A是显示装置的方框图。图30B及图30C是显示装置的电路图。
图31A、图31C及图31D是显示装置的电路图。图31B是显示装置的时序图。
图32A及图32B是显示模块的结构例子。
图33A及图33B是电子设备的结构例子。
图34A、图34B、图34C及图34D是电子设备的结构例子。
图35是示出TDS分析结果的图。
图36是示出TDS分析结果的图。
图37是示出TDS分析结果的图。
图38A及图38B是示出TDS分析结果的图。
图39A及图39B是示出ESR分析结果的图。
图40是示出氨分子释放量与自旋密度的相关的图。
图41是示出ID-VG测量结果的图。
图42是示出ID-VG测量结果的图。
图43是示出ID-VG测量结果的图。
图44是示出ID-VG测量结果的图。
图45是示出可靠性测量结果的图。
图46是示出ESR分析结果的图。
图47是示出电阻测量结果的图。
图48是示出ID-VG测量结果的图。
图49是示出ID-VG测量结果的图。
图50是示出ID-VG测量结果的图。
图51是示出可靠性测量结果的图。
图52是示出ID-VG测量结果的图。
实施发明的方式
以下，参照附图对实施方式进行说明。但是，实施方式可以以多个不同方式来实施，所属技术领域的普通技术人员可以很容易地理解一个事实，就是其方式和详细内容可以被变换为各种各样的形式而不脱离本发明的宗旨及其范围。因此，本发明不应该被解释为仅限定在以下所示的实施方式所记载的内容中。
在本说明书所说明的各个附图中，有时为了明确起见，夸大表示各构成要素的大小、层的厚度、区域。
本说明书等所使用的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而附加的，而不是为了在数目方面上进行限定。
在本说明书等中，为了方便起见，使用“上”、“下”等表示配置的词句以参照附图说明构成要素的位置关系。此外，构成要素的位置关系根据描述各结构的方向适当地改变。因此，不局限于说明书中所说明的词句，根据情况可以适当地换词句。
在本说明书等中，在采用晶体管的极性不同的晶体管或电路工作中的电流方向变化的情况等下，晶体管所包括的源极及漏极的功能有时相互调换。因此，源极和漏极可以相互调换。
在本说明书等中，“电连接”包括通过“具有某种电作用的元件”连接的情况。在此，“具有某种电作用的元件”只要可以进行连接对象间的电信号的授受，就对其没有特别的限制。例如，“具有某种电作用的元件”不仅包括电极和布线，还包括晶体管等的开关元件、电阻元件、电感器、电容器、其他具有各种功能的元件等。
另外，在本说明书等中，可以将“膜”和“层”相互调换。例如，有时可以将“导电层”变换为“导电膜”。此外，例如，有时可以将“绝缘层”变换为“绝缘膜”。
另外，在本说明书等中，在没有特别的说明的情况下，关态电流是指晶体管处于关闭状态(也称为非导通状态、遮断状态)时的漏极电流。在没有特别的说明的情况下，在n沟道晶体管中，关闭状态是指栅极与源极间的电压Vgs低于阈值电压Vth(p沟道型晶体管中Vgs高于Vth)的状态。
在本说明书等中，显示装置的一个方式的显示面板是指能够在显示面显示(输出)图像等的面板。因此，显示面板是输出装置的一个方式。
此外，在本说明书等中，有时将在显示面板的衬底上安装有例如FPC(FlexiblePrinted Circuit：柔性印刷电路)或TCP(Tape Carrier Package：载带封装)等连接器的结构或在衬底上以COG(Chip On Glass：玻璃覆晶封装)方式等直接安装IC(IntegratedCircuit：集成电路)的结构称为显示面板模块或显示模块，或者也简称为显示面板等。
注意，在本说明书等中，显示装置的一个方式的触摸面板具有如下功能：在显示面显示图像等的功能；以及检测出手指或触屏笔等被检测体接触、被压或靠近显示面的作为触摸传感器的功能。因此触摸面板是输入输出装置的一个方式。
触摸面板例如也可以称为具有触摸传感器的显示面板(或显示装置)、具有触摸传感器功能的显示面板(或显示装置)。触摸面板也可以包括显示面板及触摸传感器面板。或者，也可以具有在显示面板内部或表面具有触摸传感器的功能的结构。
在本说明书等中，有时将在触摸面板的衬底上安装有连接器或IC的结构称为触摸面板模块、显示模块，或者简称为触摸面板等。
(实施方式1)
在本实施方式中对本发明的一个方式的半导体装置及其制造方法等进行说明。
本发明的一个方式是在被形成面上包括栅电极、栅电极上的栅极绝缘层、栅极绝缘层上的半导体层以及与半导体层的上表面接触的一对源电极及漏电极的晶体管。半导体层优选包含呈现半导体特性的金属氧化物(以下也称为氧化物半导体)。此外，优选在半导体层、源电极及漏电极上包括用作保护层的绝缘层。
优选的是，与半导体层接触的绝缘层中的由于加热而产生的氮氧化物(NOx，x大于0且为2以下)的释放少。氮氧化物例如有NO2或NO等。绝缘层所包含的氮氧化物在该绝缘层等中形成能级。该能级位于半导体层的能隙中。因此，当氮氧化物扩散到绝缘层与半导体层的界面时，有时该能级在绝缘层一侧俘获电子。其结果是，被俘获的电子留在绝缘层与半导体层的界面附近，由此使晶体管的阈值电压向正方向变动。
在此，优选的是，绝缘层的氨的释放多。氮氧化物由于加热与氨及氧起反应并分解。绝缘层所包含的氮氧化物由于加热与绝缘层所包含的氨起反应，由此绝缘层所包含的氮氧化物减少。因此，在绝缘层与半导体层的界面不容易俘获电子。
作为绝缘层，通过使用氨的释放多且氮氧化物的释放少的膜，可以抑制晶体管的阈值电压的变动，从而可以减少晶体管的电特性的变动。
作为绝缘层，例如优选通过使用等离子体增强化学气相沉积装置(也称为PECVD装置或等离子体CVD装置)形成氧化硅膜或氧氮化硅膜等氧化物膜。在此情况下，作为源气体，优选使用包含含硅的沉积气体、氧化性气体及氨气体的混合气体。通过使用包含氨气体的混合气体形成绝缘层，可以形成氨的释放多的绝缘层。作为含硅的沉积气体，例如有硅烷、乙硅烷、丙硅烷、氟化硅烷等。作为氧化性气体，可以适当地使用含氧的气体。作为氧化性气体，例如可以使用氧(O2)、臭氧(O3)、一氧化二氮(N2O)、一氧化氮(NO)、二氧化氮(NO2)中的一个以上。
可以通过控制供应到等离子体增强化学气相沉装置的处理室的气体的流量来控制混合气体中的各气体的比率。另外，混合气体中各气体的比率如可以以体积比、分压比或重量比等表示。在此，供应到处理室的气体的流量比与气体的体积比及分压比大致一致。
在形成绝缘层时，相对于氧化性气体的流量的氨气体的流量优选为0.01倍以上且1倍以下，更优选为0.02倍以上且0.9倍以下，进一步优选为0.03倍以上且0.8倍以下，进一步优选为0.04倍以上且0.6倍以下，进一步优选为0.05倍以上且0.5倍以下。通过采用上述气体流量，可以形成氨的释放多的绝缘层，由于来自绝缘层的氮氧化物的释放变少，所以可以形成阈值电压变动小的晶体管。此外，通过采用上述气体流量，即使在处理室内的压力较高的情况下，也可以形成缺陷少的绝缘层。
以下对本发明的一个方式的半导体装置及其制造方法进行说明。
<结构例子1>
〔结构例子1-1〕
图1A示出本发明的一个方式的晶体管10的沟道长度方向的截面示意图。
晶体管10包括导电层104、绝缘层106、半导体层108、导电层112a及导电层112b。导电层104用作栅电极。绝缘层106的一部分用作栅极绝缘层。导电层112a用作源电极和漏电极中的一方，导电层112b用作另一方。半导体层108的与导电层104重叠的区域用作沟道形成区域。晶体管10是在半导体层108的下方具有栅电极的所谓的底栅型晶体管。
此外，以覆盖导电层112a、导电层112b及半导体层108的方式设置有绝缘层114、绝缘层116及绝缘层118。绝缘层114、绝缘层116及绝缘层118都用作保护层。
例如，通过作为导电层104使用包含金属或合金的导电膜，可以降低电阻，所以是优选的。特别是，作为导电层104优选使用包含铜的导电材料。注意，作为导电层104也可以使用氧化物膜。
作为绝缘层106优选使用氧化物膜。尤其是，与半导体层108接触的部分优选使用氧化物膜。
优选的是，绝缘层106的绝缘耐压高。由于绝缘层106的绝缘耐压高，所以可以形成可靠性高的晶体管。
优选的是，绝缘层106的应力的绝对值小。由于绝缘层106的应力的绝对值小，所以可以抑制在工序中发生因衬底弯曲等应力所导致的问题。
优选将绝缘层106用作抑制水、氢、钠等杂质从绝缘层106的被形成面一侧的构件(例如衬底等)扩散到晶体管10的阻挡膜。另外，优选将绝缘层106用作抑制导电层104的成分扩散到晶体管10的阻挡膜。通过将绝缘层106用作抑制杂质等扩散的阻挡膜，可以形成呈现良好的电特性且可靠性高的晶体管。
更优选的是，从绝缘层106本身释放的水、氢等杂质少。由于从绝缘层106释放的杂质少，所以可以抑制杂质扩散到晶体管10一侧，从而可以形成呈现良好的电特性且可靠性高的晶体管。
再者，优选将绝缘层106用作抑制氧扩散的阻挡膜。通过使绝缘层106具有抑制氧扩散的功能，可以抑制氧从绝缘层106的上侧扩散到导电层104而导电层104被氧化。其结果是，可以形成呈现良好的电特性且可靠性高的晶体管。
图1A示出绝缘层106具有绝缘层106a与绝缘层106a上的绝缘层106b的叠层结构。例如，作为位于绝缘层106的被形成面一侧的绝缘层106a可以使用氮化物膜，作为与半导体层108接触的绝缘层106b可以使用氧化物膜。
优选的是，绝缘层106a的绝缘耐压高。由于绝缘层106a的绝缘耐压高，所以可以形成可靠性高的晶体管。
优选的是，绝缘层106a的应力的绝对值小。由于绝缘层106a的应力的绝对值小，所以可以抑制在工序中发生因衬底弯曲等应力所导致的问题。
优选将绝缘层106a用作抑制水、氢、钠等杂质从绝缘层106的被形成面一侧扩散到晶体管10的阻挡膜。另外，优选将绝缘层106a用作抑制导电层104的成分扩散到晶体管10的阻挡膜。通过使绝缘层106a具有抑制杂质等扩散的功能，可以形成呈现良好的电特性且可靠性高的晶体管。
更优选的是，从绝缘层106a本身释放的水、氢等杂质少。由于从绝缘层106a释放的杂质少，所以可以抑制杂质扩散到晶体管10一侧，从而可以形成呈现良好的电特性且可靠性高的晶体管。
再者，优选将绝缘层106a用作抑制氧扩散的阻挡膜。通过使绝缘层106a具有抑制氧扩散的功能，可以抑制氧从绝缘层106a的上侧扩散到导电层104而导电层104被氧化。其结果是，可以形成呈现良好的电特性且可靠性高的晶体管。
作为绝缘层106a，例如可以使用氧化铝、氧氮化铝、氧化铪、氧氮化铪、氧化镓、氧氮化镓、氧化钇、氧氮化钇等氧化物膜以及氮化硅、氮氧化硅、氮化铝、氮氧化铝等氮化物膜。作为绝缘层106a，尤其可以适当地使用氮化硅。
绝缘层106b具有与半导体层108的沟道形成区域接触的区域。优选的是，绝缘层106b的缺陷密度低。更优选的是，从绝缘层106b本身释放的水、氢等包含氢的杂质少。作为绝缘层106b，可以适当地使用氧化硅、氧氮化硅等氧化物膜。
如图1A所示，通过作为绝缘层106采用叠层结构，可以形成呈现良好的电特性且可靠性高的晶体管。
另外，也可以作为绝缘层106a形成氮化物膜，然后通过在绝缘层106a的上部添加氧形成含氧的区域且该含氧的区域为绝缘层106b。作为添加氧的处理，例如可以举出在含氧气氛下的加热处理或者等离子体处理、离子掺杂处理等。
注意，在本说明书等中，氧氮化物是指在其组成中含氧量多于含氮量的物质，氧氮化物包括在氧化物的范畴内。氮氧化物是指在其组成中含氮量多于含氧量的物质，氮氧化物包括在氮化物的范畴内。
注意，虽然图1A示出绝缘层106为绝缘层106a与绝缘层106b的两层结构，但是本发明的一个方式不局限于此。绝缘层106既可以为单层结构，也可以为三层以上的叠层结构。另外，也可以为绝缘层106a及绝缘层106b各为两层以上的叠层结构。
半导体层108包含呈现半导体特性的金属氧化物(以下也称为氧化物半导体)。氧化物半导体被分为单晶氧化物半导体和除此之外的非单晶氧化物半导体。作为非单晶氧化物半导体，例如有CAAC-OS、多晶氧化物半导体、nc-OS(nanocrystalline oxidesemiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半导体等。
作为半导体层108优选使用具有结晶性的金属氧化物膜。另外，半导体层108优选至少包含铟及氧。通过使半导体层108包含铟的氧化物，可以提高载流子迁移率，例如可以实现与使用非晶硅的情况相比能够流过大电流的晶体管。
在此对半导体层108的组成进行说明。半导体层108优选至少包括包含铟及氧的金属氧化物。此外，半导体层108还可以包含锌。另外，半导体层108也可以包含镓。
作为半导体层108，典型的是，可以使用氧化铟、铟锌氧化物(In-Zn氧化物)、铟镓锌氧化物(In-Ga-Zn氧化物，也记载为IGZO)等。此外，可以使用铟锡氧化物(In-Sn氧化物)或含硅的铟锡氧化物等。注意，后面说明能够用于半导体层108的材料的详细内容。
作为半导体层108优选使用具有结晶性的金属氧化物膜。例如，可以使用后面说明的具有CAAC(c-axis aligned crystal)结构、多晶结构、微结晶(nc：nano-crystal)结构等的金属氧化物膜。通过将具有结晶性的金属氧化物膜用于半导体层108，可以降低半导体层108中的缺陷态密度，由此可以实现可靠性高的半导体装置。
半导体层108的结晶性越高，该膜中的缺陷态密度越低。另一方面，通过使用结晶性低的金属氧化物膜，可以实现能够流过大电流的晶体管。
在利用溅射法形成金属氧化物膜时，形成时的衬底温度(载物台温度)越高，越可以形成结晶性高的金属氧化物膜。另外，相对于在形成时使用的成膜气体整体的氧气体的流量比率(也称为氧流量比)越高，越可以形成结晶性高的金属氧化物膜。
半导体层108优选为半导体层108a与半导体层108a上的半导体层108b的叠层结构。半导体层108a及半导体层108b优选都包含金属氧化物。注意，有时不能明确地确认到半导体层108a与半导体层108b的边界(界面)。于是，在说明本发明的一个方式的附图中，以虚线示出这些边界。
位于背沟道一侧的半导体层108b优选具有其结晶性高于位于导电层104一侧的半导体层108a的区域。通过使半导体层108b具有结晶性高的区域，可以抑制半导体层108的一部分在形成导电层112a及导电层112b时被蚀刻而消失。再者，可以抑制半导体层108在对其表面进行洗涤处理时受到损伤。
作为半导体层108a及半导体层108b，例如可以通过使其形成条件不同而分别形成。例如，可以使半导体层108a及半导体层108b的成膜气体中的氧气体的流量不同。
此时，作为半导体层108a的形成条件，气体流量整体中的氧气体流量的比率(也称为氧流量比或氧分压)优选为0％以上且50％以下，更优选为5％以上且30％以下，进一步优选为5％以上且20％以下。通过采用上述氧流量比，可以降低半导体层108a的结晶性。
另一方面，作为半导体层108b的形成条件，氧流量比优选为50％以上且100％以下，更优选为60％以上且100％以下，进一步优选为70％以上且100％以下，进一步优选为80％以上且100％以下。通过采用上述氧流量比，可以提高半导体层108b的结晶性。
在半导体层108为叠层结构的情况下，由于通过使用同一溅射靶材在同一处理室连续形成可以得到良好的界面，所以是优选的。特别是作为各金属氧化物膜的形成条件，虽然可以使形成时的压力、温度、功率等条件不同，但是由于通过使氧流量比以外的条件相同可以缩短形成工序所需的时间，所以是优选的。此外，作为半导体层108也可以采用组成不同的金属物氧化物膜的叠层结构。在层叠组成不同的金属氧化物膜的情况下，优选以不暴露于大气的方式连续形成。
形成半导体层108时的衬底温度优选为室温(25℃)以上且200℃以下，更优选为室温以上且130℃以下。通过采用上述范围的衬底温度，在使用大面积的玻璃衬底时，可以抑制衬底的弯曲或歪曲。在半导体层108为叠层结构的情况下，通过使半导体层108a和半导体层108b的衬底温度相同，可以提高生产率。另外，在使半导体层108a和半导体层108b的衬底温度不同的情况下，形成半导体层108b时的衬底温度优选高于形成半导体层108a时的衬底温度。通过提高形成半导体层108b时的衬底温度，可以使半导体层108b的结晶性高于半导体层108a的结晶性。
例如，优选的是，作为半导体层108a使用CAC-OS(Cloud-Aligned Compositeoxide semiconductor)膜，作为半导体层108b使用CAAC-OS(c-axis-aligned crystallineoxide semiconductor：c轴取向结晶氧化物半导体)膜。
半导体层108a及半导体层108b的结晶性例如可以通过X射线衍射(XRD：X-RayDiffraction)、透射电子显微镜(TEM：Transmission Electron Microscope)、电子衍射(Electron Diffraction)等分析。
半导体层108a的厚度优选为1nm以上且50nm以下，更优选为5nm以上且30nm以下，进一步优选为5nm以上且20nm以下。另外，半导体层108b的厚度优选为1nm以上且50nm以下，更优选为5nm以上且30nm以下，进一步优选为5nm以上且20nm以下。
在此，对有可能在半导体层108中形成的氧空位进行说明。
在半导体层108包含氧化物半导体的情况下，有时氧化物半导体中的氢与键合于金属原子的氧起反应而成为水，在氧化物半导体中形成氧空位(VO：Oxygen Vacancy)。再者，有时氢进入氧空位中的缺陷(以下记作VOH)被用作供体而产生作为载流子的电子。此外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含多量的氢的氧化物半导体的晶体管容易具有常开启特性。此外，因为氧化物半导体中的氢因受热、电场等作用而容易移动，所以当氧化物半导体包含多量的氢时可能会导致晶体管的可靠性降低。
VOH可被用作氧化物半导体的供体。然而，难以对该缺陷定量地进行评价。于是，在氧化物半导体中，有时不是根据供体浓度而是根据载流子浓度进行评价。由此，在本说明书等中，有时作为氧化物半导体的参数，不采用供体浓度而采用假定不被施加电场的状态下的载流子浓度。也就是说，有时也可以将本说明书等所记载的“载流子浓度”称为“供体浓度”。
由上可知，当作为半导体层108使用氧化物半导体时，优选尽量减少半导体层108中的VOH以使其成为高纯度本征或实质上高纯度本征。为了得到这种VOH被充分减少的氧化物半导体，重要的是：去除氧化物半导体中的水、氢等杂质(有时记载为脱水、脱氢化处理)；以及对氧化物半导体供氧来填补氧空位(有时记载为加氧化处理)。通过将VOH等杂质被充分减少的氧化物半导体用于晶体管的沟道形成区域，可以赋予稳定的电特性。
另外，当作为半导体层108使用氧化物半导体时，优选用作沟道形成区域的区域的氧化物半导体的载流子浓度为1×1018cm-3以下，更优选为低于1×1017cm-3，进一步优选为低于1×1016cm-3，更优选的是低于1×1013cm-3，进一步优选的是低于1×1012cm-3。对用作沟道形成区域的区域的氧化物半导体的载流子浓度的下限值没有特殊限定，例如，可以将其设定为1×10-9cm-3。
绝缘层114及绝缘层116具有晶体管10的保护膜的功能。此外，绝缘层114及绝缘层116具有向半导体层108供氧的功能。
通过从绝缘层114及绝缘层116向半导体层108供氧，尤其是向半导体层108的背沟道一侧供氧，可以减少半导体层108中的VO及VOH，由此可以实现可靠性高的晶体管。作为向半导体层108的供氧处理，还可以进行在含氧气氛下的加热处理或者在含氧气氛下的等离子体处理等。
通过作为导电层112a及导电层112b使用包含金属或合金的导电膜，可以降低电阻，所以是优选的。作为导电层112a及导电层112b，尤其优选使用包含铜的导电材料。注意，作为导电层112a及导电层112b也可以使用氧化物膜。
在图1A中示出导电层112a及导电层112b分别具有从被形成面一侧依次层叠有导电层113a、导电层113b及导电层113c的叠层结构的例子。
导电层113b优选使用低电阻的导电材料。导电层113a及导电层113c可以分别独立地使用与导电层113b不同的导电材料。通过使导电层113b夹在导电层113a与导电层113c之间，可以抑制导电层113b的表面被氧化并可以抑制导电层113b的成分扩散到周围的层中。通过采用这种结构，可以使导电层112a及导电层112b具有极低的电阻。
在导电层112a及导电层112b中，优选的是，位于最上部的导电层113c采用与含有铜或铝等的导电膜相比不容易与氧键合的材料或者即使被氧化导电性也不容易被损坏的材料。另外，作为与半导体层108接触的导电层113a，优选采用使半导体层108中的氧不易扩散的材料。作为位于最上部的导电层113c以及与半导体层接触的导电层113a，例如，可以使用含有钛、钨、钼、铬、钽、锌、铟、铂或钌等的导电材料。导电层113a及导电层113c可以使用相同的导电材料。另外，导电层113a及导电层113c也可以使用不同的导电材料。
优选在形成导电层112a及导电层112b后进行第一洗涤处理。通过进行第一洗涤处理，可以去除半导体层108表面的受到损伤的层。作为洗涤方法，有使用洗涤液等的湿式洗涤、加热处理或者使用等离子体的等离子体处理洗涤等。此外，也可以适当地组合上述洗涤方法而进行。
作为第一洗涤处理，可以适当地使用湿式洗涤。当作为第一洗涤处理使用湿式洗涤时，例如优选使用包含磷酸、草酸及盐酸中的一种以上的洗涤液。另外，洗涤液还可以包含与导电层112a及导电层112b所含有的金属形成配合物的化合物(以下也记作添加剂)。作为第一洗涤处理，例如可以适当地使用包含磷酸及添加剂的洗涤液。通过使用包含添加剂的洗涤液，从导电层112a及导电层112b流出到洗涤液中的金属与该添加剂键合而成为配合物。由于该配合物可以稳定地存在于洗涤液中，所以可以抑制金属从洗涤液再次附着于半导体层108。此外，即使金属附着于半导体层108，该金属与添加剂键合成为配合物。并且，由于该配合物溶解于洗涤液，所以可以有效地去除附着于半导体层108的金属。
接着，优选在半导体层108上形成绝缘层114之前进行第二洗涤处理。通过进行第二洗涤处理，可以去除吸附于半导体层108的表面的水、氢、有机物等。作为洗涤方法，有使用洗涤液等的湿式洗涤、加热处理或者使用等离子体的等离子体处理(以下记作第一等离子体处理)洗涤等。此外，也可以适当地组合上述洗涤方法而进行。
作为加热处理，优选在包含氧化性气体的气氛或减压气氛下进行。“氧化性气体”是指具有氧化力的气体。作为氧化性气体可以使用上述气体。加热处理例如可以在氧气体的气氛下以70℃以上且200℃以下的温度进行。
第一等离子体处理优选在包含氧化性气体的气氛下进行。通过在包含氧化性气体的气氛下进行第一等离子体处理，可以适当地去除半导体层108的表面的有机物。另外，优选在第一等离子体处理之后以半导体层108的表面不暴露于大气的方式连续地形成绝缘层114。通过在第一等离子体处理之后连续形成绝缘层114，可以抑制杂质附着于半导体层108与绝缘层114的界面。
注意，由于第二洗涤处理会导致导电层112a及导电层112b被氧化而电阻变高，所以有时会对晶体管的电特性或可靠性造成不良影响。于是，作为第二洗涤处理，尤其优选使用包含氧化性气体及还原性气体的混合气体进行第一等离子体处理。作为氧化性气体，可以使用上述气体。“还原性气体”是指具有还原力的气体。作为还原性气体，例如可以使用氨(NH3)或氢(H2)等包含氢的气体和一氧化碳(CO)中的一种以上。例如，通过在包含作为氧化性气体的一氧化二氮及作为还原性气体的氨的混合气体的气氛下进行第一等离子体处理，可以在抑制导电层112a及导电层112b被氧化的同时有效地去除吸附于半导体层108的表面的水或氢、有机物等。
在第一等离子体处理中，相对于氧化性气体的流量的还原性气体的流量优选为0.005倍以上且1倍以下，更优选为0.01倍以上且0.9倍以下，进一步优选为0.02倍以上且0.8倍以下，进一步优选为0.03倍以上且0.6倍以下，进一步优选为0.03倍以上且0.5倍以下。
此外，作为用于第一等离子体处理的混合气体，也可以使用除了氧化性气体、还原性气体以外还包含氩等稀有气体的混合气体。
优选的是，与半导体层108接触的绝缘层114中的氮氧化物(NOx，x大于0且为2以下)的释放少。氮氧化物例如有NO2或NO等。另外，优选的是，绝缘层114的氨的释放多。
氮氧化物在绝缘层114等中形成能级。该能级位于半导体层108的能隙中。由此，当氮氧化物扩散到绝缘层114与半导体层108的界面时，有时该能级在绝缘层114一侧俘获电子。其结果是，被俘获的电子留在绝缘层114与半导体层108的界面附近，由此使晶体管的阈值电压向正方向变动。
氮氧化物通过加热与氨及氧起反应。绝缘层114所包含的氮氧化物通过加热与绝缘层114及绝缘层116所包含的氨起反应，由此绝缘层114所包含的氮氧化物减少。因此，在绝缘层114与半导体层108的界面中不容易俘获电子。
作为绝缘层114，通过使用氨的释放多且氮氧化物的释放少的膜，可以抑制晶体管的阈值电压的变动，从而可以减少晶体管的电特性的变动。
作为绝缘层114，例如优选通过使用等离子体增强化学气相沉积装置(也称为PECVD装置或等离子体CVD装置)形成氧化硅膜或氧氮化硅膜等氧化物膜。在此情况下，作为源气体，优选使用包含含硅的沉积气体、氧化性气体及氨气体的混合气体。通过使用包含氨气体的混合气体形成绝缘层114，可以形成氨的释放多的绝缘层114。作为含硅的沉积气体，可以使用上述气体。作为氧化性气体，可以使用上述气体。
当作为上述第二洗涤处理进行第一等离子体处理时，用来进行第一等离子体处理的气体和用来形成绝缘层114的气体可以相同。在第一等离子体处理中，使用包含第一氧化性气体及还原性气体的混合气体，在绝缘层114的形成中，使用包含含硅的第一沉积气体、第二氧化性气体及氨气体的混合气体。在此，通过作为第一氧化性气体和第二氧化性气体使用同一种类的气体且将氨气体用作还原性气体，可以在第一等离子体处理及绝缘层114的形成中共同使用氧化性气体和氨气体。通过使用相同的气体，可以减少用于制造晶体管的气体的种类。
以使用等离子体增强化学气相沉积装置进行第一等离子体处理及绝缘层114的形成的情况为例进行说明。在此，绝缘层114为氧氮化硅。
在第一等离子体处理中，可以使用包含作为氧化性气体的一氧化二氮(N2O)及作为还原性气体的氨的混合气体，在绝缘层114的形成中，可以使用包含作为沉积气体的甲硅烷、作为氧化性气体的一氧化二氮(N2O)及氨的混合气体。在此，在第一等离子体处理及绝缘层114的形成中，可以共同使用一氧化二氮(N2O)及氨。就是说，通过使用一氧化二氮(N2O)及氨进行第一等离子体处理，然后供应甲硅烷气体，可以形成绝缘层114。如上所述，由于可以在同一处理室连续进行第一等离子体处理及绝缘层114的形成，所以能够减少半导体层108与绝缘层114的界面的杂质，从而得到良好的界面。
在绝缘层114的形成中，相对于沉积气体的流量的氧化性气体的流量优选为大于20倍且为200倍以下，更优选为30倍以上且150倍以下，进一步优选为40倍以上且100倍以下，进一步优选为40倍以上且80倍以下。
在绝缘层114的形成中，氨气体的流量优选为氧化性气体的流量以下。相对于氧化性气体的流量的氨气体的流量优选为0.01倍以上且1倍以下，更优选为0.02倍以上且0.9倍以下，进一步优选为0.03倍以上且0.8倍以下，进一步优选为0.04倍以上且0.6倍以下，进一步优选为0.05倍以上且0.5倍以下。通过采用上述气体流量，可以形成氨的释放多的绝缘层114，由于来自绝缘层114的氮氧化物的释放变少，所以可以得到阈值电压变动小的晶体管。另外，通过采用上述气体流量，即使在处理室内的压力较高的情况下，也可以得到缺陷少的绝缘层114。注意，根据诸如压力或功率等绝缘层114形成时的条件，有时相对于氧化性气体的流量的氨气体的合适流量不同。
形成绝缘层114时的处理室内的压力优选为200Pa以下，更优选为150Pa以下，进一步优选为120Pa以下，进一步优选为100Pa以下。通过采用上述压力范围，可以形成氮氧化物的释放少且缺陷量少的绝缘层114。
注意，氨的释放多且氮氧化物的释放少的绝缘层是在热脱附谱分析法(TDS：Thermal Desorption Spectroscopy)中氨释放量比氮氧化物的释放量多的膜，典型的是氨释放量为1×1018/cm3以上且5×1019/cm3以下。在此，氨的释放量为膜表面温度为50℃以上且650℃以下、优选为50℃以上且550℃以下的范围的释放量。
优选的是，绝缘层114的缺陷密度低。如果绝缘层114的缺陷密度高，氧则与该缺陷键合，而使绝缘层114中的氧的透过性减少。通过使用缺陷密度低的绝缘层114，可以形成阈值电压变动小且具有良好的电特性的晶体管。例如、在作为绝缘层114使用含硅的绝缘膜时，在ESR测量中，起因于硅的悬空键的在g＝2.001处呈现的信号的自旋密度优选为3×1017spins/cm3以下。
由于绝缘层114形成于半导体层108上，所以优选为在给半导体层108造成的损伤少的条件下形成的膜。例如，可以在成膜速度(也称为成膜速率)充分低的条件下形成。例如，在利用等离子体CVD法形成绝缘层114时，通过在低功率的条件下形成，可以使给半导体层108造成的损伤极小。
绝缘层116优选使用氧化物膜，更优选的是，具有含有超过化学计量组成的氧的区域。换言之，绝缘层116是能够释放氧的绝缘膜。例如，通过在氧气氛下形成绝缘层116，对形成后的绝缘层116在氧气氛下进行加热处理、第二等离子体处理或者在绝缘层116上在氧气氛下形成氧化物膜，可以将氧供应到绝缘层116中。注意，绝缘层116包括在TDS分析中氧分子的释放量为1.0×1019molecules/cm3以上、优选为3.0×1020molecules/cm3以上的区域。上述氧释放量为TDS分析中的加热处理温度为50℃以上且650℃以下或50℃以上且550℃以下的范围的总量。
优选的是，绝缘层116中的缺陷密度低，典型的是，通过ESR测量得到的起因于硅的悬空键的在g＝2.001处呈现的信号的自旋密度低于1.5×1018spins/cm3，更优选为1×1018spins/cm3以下。由于绝缘层116与绝缘层114相比离半导体层108更远，所以绝缘层116的缺陷密度也可以高于绝缘层114。
作为绝缘层114及绝缘层116，例如可以使用包含氧化硅膜、氧氮化硅膜、氮氧化硅膜、氧化铝膜、氧化铪膜、氧化钇膜、氧化锆膜、氧化镓膜、氧化钽膜、氧化镁膜、氧化镧膜、氧化铈膜和氧化钕膜中的一种以上的绝缘层。
由于绝缘层114及绝缘层116可以使用同一种类的材料的绝缘膜，所以有时不能明确地确认到绝缘层114与绝缘层116的边界(界面)。于是，在说明本发明的一个方式的附图中，以虚线示出这些边界。注意，虽然在本实施方式中对绝缘层114和绝缘层116的两层结构进行说明，但是本发明的一个方式不局限于此。例如，也可以是绝缘层114的单层结构或三层以上的叠层结构。
优选在形成绝缘层114之后，以绝缘层114的表面不暴露于大气的方式连续形成绝缘层116。通过在形成绝缘层114之后连续形成绝缘层116，可以抑制杂质附着于绝缘层114与绝缘层116的界面。
作为用于形成上述绝缘层114的气体和形成绝缘层116的气体，可以使用相同的气体。
在绝缘层114的形成中，使用包含含硅的第一沉积气体、第二氧化性气体及氨气体的混合气体，在绝缘层116的形成中，使用包含含硅的第二沉积气体及第三氧化性气体的混合气体。在此，通过作为第二氧化性气体和第三氧化性气体使用同一种类的气体且作为含硅的第一沉积气体和含硅的第二沉积气体使用同一种类的气体，可以在绝缘层114和绝缘层116的形成中共同使用氧化性气体和含硅的沉积气体。通过使用相同的气体，可以减少用于晶体管的制造的气体的种类。
以使用等离子体增强化学气相沉积装置形成绝缘层114及绝缘层116的情况为例进行说明。
在此，绝缘层114及绝缘层116都为氧氮化硅。在绝缘层114的形成中，可以使用包含作为沉积气体的甲硅烷、作为氧化性气体的一氧化二氮(N2O)及氨的混合气体，在绝缘层116的形成中，可以使用包含作为沉积气体的甲硅烷及作为氧化性气体的一氧化二氮(N2O)的混合气体。在此，在绝缘层114和绝缘层116的形成中，可以共同使用甲硅烷及一氧化二氮(N2O)。就是说，通过使用甲硅烷、一氧化二氮(N2O)及氨形成绝缘层114，然后停止供应氨气体，可以形成绝缘层116。如上所述，由于可以在同一处理室连续形成绝缘层114及绝缘层116，所以能够减少绝缘层114与绝缘层116的界面的杂质，从而得到良好的界面。
再者，优选的是，当作为上述第二洗涤处理进行第一等离子体处理时，用来进行第一等离子体处理的气体、用来形成绝缘层114的气体及用来形成绝缘层116的气体相同。通过使用相同的气体，可以减少用于制造晶体管的气体的种类。
以使用等离子体增强化学气相沉积装置进行第一等离子体处理、绝缘层114的形成及绝缘层116的形成的情况为例进行说明。在此，绝缘层114及绝缘层116为氧氮化硅。
在第一等离子体处理中，使用包含作为氧化性气体的一氧化二氮(N2O)及作为还原性气体的氨的混合气体。再者，在绝缘层114的形成中，使用包含作为沉积气体的甲硅烷、作为氧化性气体的一氧化二氮(N2O)及氨的混合气体。再者，在绝缘层116的形成中，使用包含作为沉积气体的甲硅烷及作为氧化性气体的一氧化二氮(N2O)的混合气体。在此，在第一等离子体处理、绝缘层114的形成及绝缘层116的形成中，可以共同使用作为氧化性气体的一氧化二氮(N2O)。另外，在等离子体处理及绝缘层114的形成中，可以共同使用氨。再者，在绝缘层114的形成及绝缘层116的形成中，可以共同使用作为沉积气体的甲硅烷。就是说，通过使用一氧化二氮(N2O)及氨进行第一等离子体处理，然后供应甲硅烷气体，可以形成绝缘层114。接着，通过停止供应氨气体可以形成绝缘层116。如上所述，由于可以在同一处理室连续进行第一等离子体处理、绝缘层114的形成及绝缘层116的形成，所以能够减少半导体层108与绝缘层114的界面及绝缘层114与绝缘层116的界面的杂质，从而得到良好的界面。
再者，优选在形成绝缘层114之后对绝缘层114的表面进行第二等离子体处理。第二等离子体处理优选使用含氧的气体。可以在包含氧化性气体的气氛下进行第二等离子体处理。作为氧化性气体可以使用上述气体。通过将含氧的气体用于第二等离子体处理，可以对绝缘层114供氧。后面进行的加热工序使供应到绝缘层114的氧向半导体层108扩散，该氧可以减少半导体层108中的氧空位(VO)及VOH(加氧化)。
更优选的是，第二等离子体处理使用除了氧化性气体以外还包含氨气体的混合气体。通过使用包含氧化性气体及氨气体的混合气体进行第二等离子体处理，可以抑制在绝缘层114中生成氮氧化物。
再者，优选在形成绝缘层116之后对绝缘层116的表面进行第三等离子体处理。第三等离子体处理优选使用含氧的气体。可以在含氧化性气体的气氛下进行第三等离子体处理。作为氧化性气体可以使用上述气体。通过将含氧的气体用于第三等离子体处理，可以对绝缘层116供氧。后面进行的加热工序使供应到绝缘层116的氧经由绝缘层114向半导体层108扩散，该氧可以减少半导体层108中的氧空位(VO)及VOH(加氧化)。
更优选的是，第三等离子体处理使用除了氧化性气体以外还包含氨气体的混合气体。通过使用包含氧化性气体及氨气体的混合气体进行第三等离子体处理，可以抑制在绝缘层116中生成氮氧化物。
通过第三等离子体处理，可以减少吸附于绝缘层116的表面的水等杂质。在水等杂质吸附于绝缘层116的情况下，有时该杂质会到达半导体层108并在半导体层108中形成VO、VOH等。通过对绝缘层116的表面进行等离子体处理，可以抑制水等杂质吸附于绝缘层116的表面，从而可以得到可靠性高的晶体管。当从绝缘层116的形成到绝缘层118的形成之间绝缘层116的表面暴露于大气的情况下，等离子体处理是尤其优选的。等离子体处理可以例如在氧、臭氧、氮、一氧化二氮、氩等气氛下进行。为了抑制水等杂质吸附于绝缘层116，作为第三等离子体处理尤其可以适当地使用氮。此外，优选以不暴露于大气的方式连续进行绝缘层116的形成及第三等离子体处理。
绝缘层118用作晶体管10的保护膜。绝缘层118抑制水或氢等杂质从晶体管10的外部向晶体管10扩散。就是说，可以提高晶体管10的可靠性及抗湿性并得到可靠性高的半导体装置。
优选将绝缘层118用作抑制水或氢等杂质从晶体管10的外部向晶体管10扩散的阻挡膜。另外，优选的是，从绝缘层118本身释放的水或氢等包含氢的杂质少。更优选将绝缘层118用作抑制氧扩散的阻挡膜。作为绝缘层118，例如可以使用氧化铝、氧氮化铝、氧化铪、氧氮化铪、氧化镓、氧氮化镓、氧化钇、氧氮化钇等氧化物膜或者氮化硅、氮氧化硅、氮化铝、氮氧化铝等氮化物膜。作为绝缘层118，尤其可以适当地使用氮化硅。
在此，如果在露出绝缘层116的状态下进行加热，有时绝缘层114及绝缘层116所包含的氧脱离到外部。如果绝缘层114及绝缘层116所包含的氧脱离到外部，绝缘层114及绝缘层116的含氧量减少，则有时供应到半导体层108的氧量减少。因此，优选的是，开始形成绝缘层118时的温度至少为不会使绝缘层114及绝缘层116所包含的氧脱离到外部的温度。绝缘层118具有抑制氧扩散的功能，尤其是通过以不使绝缘层114及绝缘层116所包含的氧脱离到外部的温度形成绝缘层118，可以对半导体层108供氧并有效地填补半导体层108中的氧空位。
具有抑制水、氢等杂质及氧扩散的功能的绝缘层118优选为致密的膜。例如，通过提高形成绝缘层118时的衬底温度，可以形成致密的膜。
形成绝缘层118时的衬底温度优选为180℃以上且400℃以下，进一步优选为200℃以上且380℃以下，进一步优选为220℃以上且360℃以下，进一步优选为240℃以上且350℃以下。通过采用上述范围的衬底温度，可以抑制绝缘层114及绝缘层116所包含的氧脱离到外部并使绝缘层118为致密的膜。
通过采用这种结构，可以实现电特性良好且可靠性极高的晶体管。
以上是对结构例子1-1的说明。
下面说明其一部分的结构与上述结构例子1-1不同的晶体管的结构例子。此外，以下有时省略与上述结构例子1-1重复的部分的说明。此外，在以下所示的附图中，关于具有与上述结构例子1-1相同的功能的部分使用相同的阴影线，而有时不附加附图标记。
〔结构例子1-2〕
图1B示出本发明的一个方式的晶体管10A的沟道长度方向的截面示意图。晶体管10A与上述晶体管10的主要不同之处在于绝缘层106a的结构不同。在晶体管10A中，绝缘层106a具有绝缘层106a1、绝缘层106a1上的绝缘层106a2与绝缘层106a2上的绝缘层106a3的叠层结构。
图1B示出绝缘层106具有从导电层104一侧依次层叠有绝缘层106a1、绝缘层106a2、绝缘层106a3及绝缘层106b的结构的例子。绝缘层106a1与导电层104接触。另外，绝缘层106b与半导体层108接触。
绝缘层106a优选满足如下特征中的至少一个，最优选满足如下所有特征：抑制水、氢、钠等杂质扩散；抑制导电层104的成分扩散；应力的绝对值小；绝缘耐压高；水、氢等杂质的释放少。
作为位于导电层104一侧的绝缘层106a1、绝缘层106a2及绝缘层106a3，可以使用上述能够用作绝缘层106a的绝缘膜。绝缘层106所包括的四个绝缘膜优选分别使用等离子体CVD装置以不接触大气的方式连续形成。
优选将绝缘层106a1用作抑制水、氢或钠等杂质从绝缘层106的被形成面一侧向晶体管10扩散的阻挡膜。另外，优选将绝缘层106a1用作抑制导电层104的成分扩散到晶体管10的阻挡膜。优选的是，绝缘层106a2的应力的绝对值小且绝缘耐压高。优选的是，从绝缘层106a3本身释放的水、氢等杂质少。另外，优选将绝缘层106a3用作抑制比绝缘层106a2更靠下方的水、氢等杂质从绝缘层106的被形成面一侧扩散到晶体管10的阻挡膜。
绝缘层106a1及绝缘层106a3优选为可以防止杂质从其下侧扩散的致密的膜。作为绝缘层106a1及绝缘层106a3，可以使用在成膜速度比绝缘层106a2慢的条件下形成的绝缘膜。另一方面，作为绝缘层106a2，优选使用应力的绝对值小且在成膜速度快的条件下形成的绝缘膜。此外，绝缘层106a2的膜厚度优选为比绝缘层106a1及绝缘层106a3厚。
即使在绝缘层106a1、绝缘层106a2及绝缘层106a3各自使用相同种类的膜的情况下，例如使用利用等离子体CVD法形成的氮化硅膜的情况下，也可以使绝缘层106a2的膜密度小于绝缘层106a1及绝缘层106a3。因此，在绝缘层106的截面的透射电子显微镜(TEM)图像等中，有时可以观察到对比度的差异。注意，有时不能明确地确认到绝缘层106a1与绝缘层106a2的边界及绝缘层106a2与绝缘层106a3的边界(界面)。于是，在说明本发明的一个方式的附图中，以虚线示出这些边界。
通过采用这种结构，可以实现电特性良好且可靠性极高的晶体管。
〔结构例子1-3〕
图2A示出本发明的一个方式的晶体管10B的沟道长度方向的截面示意图。晶体管10B与上述晶体管10的主要不同之处在于绝缘层118上有导电层120。
半导体层108位于导电层104与导电层120之间，导电层104、半导体层108及导电层120包括互相重叠的区域。晶体管10B为在半导体层108的上下包括用作栅电极的导电层104及用作背栅电极的导电层120的双栅极型晶体管。另外，在晶体管10B中，绝缘层106的一部分用作第一栅极绝缘层，绝缘层114、绝缘层116及绝缘层118的一部分用作第二栅极绝缘层。
例如，在对导电层104及导电层120施加相同的电位时，可以增大在处于开启状态的晶体管10B中流过的电流。此外，在晶体管10B中，可以对导电层104和导电层120中的一方供应控制阈值电压的电位，对导电层104和导电层120中的另一方供应控制晶体管10B的开启状态及关闭状态的电位。
通过采用这种结构，可以实现电特性良好且可靠性极高的晶体管。
〔结构例子1-4〕
图2B示出本发明的一个方式的晶体管10C的沟道长度方向的截面示意图。晶体管10C与上述晶体管10的主要不同之处在于绝缘层106的结构不同以及包括导电层120。晶体管10C是对上述结构例子1-2所示的晶体管10A适用上述结构例子1-3所示的晶体管10B所包括的导电层120的例子。
通过采用这种结构，可以实现电特性良好且可靠性极高的晶体管。
<结构例子2>
以下对更具体的晶体管的结构例子进行说明。
〔结构例子2-1〕
图3A是晶体管100的俯视图，图3B相当于沿着图3A中所示的点划线A1-A2切断的面的截面图，图3C相当于沿着图3A中所示的点划线B1-B2切断的面的截面图。点划线A1-A2方向相当于沟道长度方向，点划线B1-B2方向相当于沟道宽度方向。注意，在图3A中，省略晶体管100的构成要素的一部分(栅极绝缘层等)。另外，作为晶体管的俯视图，后面的附图也与图3A同样地省略了构成要素的一部分。此外，图4A示出将图3B中的由点划线围绕的区域P放大的截面图。
晶体管100设置在衬底102上并包括导电层104、绝缘层106、半导体层108、导电层112a及导电层112b等。绝缘层106覆盖导电层104地设置。半导体层108具有岛状形状并设置在绝缘层106上。导电层112a及导电层112b分别与半导体层108的上表面接触并在半导体层108上彼此分开地设置。另外，绝缘层114覆盖绝缘层106、导电层112a、导电层112b及半导体层108地设置，绝缘层114上设置有绝缘层116。
晶体管100在与半导体层108相比更靠近衬底102一侧设置有用作栅电极的导电层104，也就是所谓的底栅型晶体管。在此，有时将半导体层108的与导电层104一侧相反一侧的面称为背沟道一侧的面。晶体管100是在半导体层108的背沟道侧与源电极及漏电极之间不设置保护层的所谓的沟道蚀刻结构的晶体管。
半导体层108具有从衬底102一侧依次层叠有半导体层108a、半导体层108b的叠层结构。优选半导体层108a与半导体层108b都包含金属氧化物。另外，优选位于背沟道一侧的半导体层108b为结晶性高于位于导电层104一侧的半导体层108a的结晶性的膜。由此，在对导电层112a及导电层112b进行加工时，可以抑制半导体层108的一部分被蚀刻而消失。
例如，半导体层108优选包含铟、元素M(元素M为选自镓、铝、硅、硼、钇、锡、铜、钒、铍、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨或镁中的一种或多种)和锌。尤其是，元素M优选为铝、镓、钇或锡。
尤其是，作为半导体层108，优选使用包含铟、镓及锌的氧化物。
半导体层108a及半导体层108b也可以具有相同或大致相同的组成。通过使半导体层108a及半导体层108b具有相同或大致相同的组成，可以使用同一溅射靶材形成半导体层108a及半导体层108b，因此可以减少制造成本。
另外，半导体层108a及半导体层108b也可以采用彼此组成不同的层、结晶性不同的层或杂质浓度不同的层。另外，也可以采用三层以上的叠层结构。
导电层112a及导电层112b分别具有从衬底102一侧依次层叠有导电层113a、导电层113b及导电层113c的叠层结构。
作为导电层113b，优选使用包含铜、银、金或铝等的低电阻的导电材料。尤其是，导电层113b优选包含铜或铝。导电层113b优选使用比导电层113a及导电层113c低电阻的导电材料。由此，可以使导电层112a及导电层112b具有极低的电阻。
导电层113a及导电层113c可以分别独立地使用与导电层113b不同的导电材料。例如，导电层113a及导电层113c优选分别独立地使用包含钛、钨、钼、铬、钽、锌、铟、铂或钌等的导电材料。
如此，通过使包含铜或铝等的导电层113b夹在导电层113a与导电层113c之间，可以抑制导电层113b的表面被氧化并可以抑制导电层113b的元素扩散至周围的层中。尤其是通过在半导体层108与导电层113b之间设置导电层113a，可以防止导电层113b中的金属元素扩散至半导体层108中，由此可以实现可靠性高的晶体管100。
在此，以接触导电层113b的端部的方式设置绝缘层114。如后面所述，根据本发明的一个方式，即便在导电层113b采用易氧化的导电材料并在其上形成含有氧化物膜的绝缘层114，也可以抑制导电层113b的表面被氧化。因此，在导电层113b与绝缘层114的界面处未观察到含有氧化物的其他层等，这是本发明的一个方式的特征之一。
另外，导电层112a及导电层112b的结构不限于三层结构，还可以采用包含铜、银、金或铝的导电层的两层结构或四层结构。例如，作为导电层112a及导电层112b可以采用层叠导电层113a与导电层113b的两层结构，也可以采用层叠导电层113b与导电层113c的两层结构。
在形成导电层112a及导电层112b时，有时半导体层108的表面受到损伤。因为有时在受到损伤的半导体层108形成VO并且半导体层108中的氢进入VO从而形成VOH，所以优选去除受到损伤的层。通过去除受到损伤的层，可以形成呈现良好的电特性且可靠性高的晶体管。图4B示出去除受到损伤的层的结构的例子。图4B是将图3B中的由点划线围绕的区域P放大的截面图。图4B示出半导体层108b中既不与导电层112a重叠也不与导电层112b重叠的区域的膜厚度薄于与导电层112a和导电层112b中的一方重叠的区域的膜厚度的例子。
虽然在图4A及图4B中示出导电层113a、导电层113b及导电层113c的端部整齐或大致整齐的例子，但是本发明的一个方式不局限于此。导电层113a、导电层113b及导电层113c的端部中的任一个也可以不整齐或不大致整齐。
如图4C所示，导电层113b及导电层113c的端部优选位于导电层113a的端部的内侧。再者，导电层113c的端部优选与导电层113b的端部整齐或大致整齐。通过采用这种结构，形成在导电层113a、导电层113b、导电层113c及半导体层108上的层(例如绝缘层114)的台阶覆盖性得到提高并且可以抑制在该层中发生断开或空洞等问题。
图4C示出导电层113b的端部位于导电层113a的内侧且导电层113c的端部与导电层113b的端部整齐的例子。图4C是将图3B中的由点划线围绕的区域P放大的截面图。通过采用图4C所示的结构，导电层112a及导电层112b的台阶变小且形成在导电层112a、导电层112b及半导体层108a上的层(例如绝缘层118)的台阶覆盖性得到提高并且可以抑制在该层中发生断开或空洞等问题。
虽然在图4C中示出导电层113b及导电层113c的端部整齐或大致整齐的例子，但是本发明的一个方式不局限于此。导电层113b及导电层113c的端部也可以不整齐或不大致整齐。注意，当导电层113b的端部位于导电层113c的端部的内侧时，有时形成在导电层112a、导电层112b及半导体层108a上的层(例如绝缘层118)的台阶覆盖性变差并在该层中发生断开或空洞等问题。因此，导电层113c的端部优选位于导电层113b的端部的内侧。
导电层104可以适当地使用能够用于导电层113a和导电层113b的上述导电材料。尤其是，优选使用包含铜的导电材料。
与半导体层108接触的绝缘层106及绝缘层114优选使用包含氧化物的绝缘性材料。另外，当绝缘层106、绝缘层114采用叠层结构时，与半导体层108接触的层使用包含氧化物的绝缘性材料。
另外，绝缘层106也可以使用氮化硅或氮化铝等氮化物膜。当使用不含有氧化物的绝缘性材料时，优选对绝缘层106的上部实施添加氧的处理来形成含氧区域。作为添加氧的处理，例如可以举出在含氧气氛下的加热处理或者等离子体处理、离子掺杂处理等。
另外，半导体层108位于与导电层112a及导电层112b接触的部分及其附近并可以形成有用作源区域及漏区域的一对低电阻区域。该区域是半导体层108的一部分并且是比沟道形成区域更低电阻的区域。另外，也可以将低电阻区域称为载流子浓度高的区域或n型区域等。在半导体层108中，夹在一对低电阻区域之间且与导电层104重叠的区域用作沟道形成区域。
以上是对结构例子2-1的说明。
〔结构例子2-2〕
下面说明其一部分的结构与上述结构例子2-1不同的晶体管的结构例子。此外，以下有时省略与上述结构例子2-1重复的部分的说明。此外，在以下所示的附图中，关于具有与上述结构例子2-1相同的功能的部分使用相同的阴影线，而有时不附加附图标记。
图5A是晶体管100A的俯视图，图5B是晶体管100B的沟道长度方向的截面图，图5C是沟道宽度方向的截面图。
晶体管100A与结构例子2-1所示的晶体管100的主要不同之处在于绝缘层116上有导电层120a及导电层120b。
导电层120a具有隔着绝缘层116及绝缘层114与半导体层108重叠的区域。
在晶体管100A中，导电层104用作第一栅电极(也称为底栅电极)，导电层120a用作第二栅电极(也称为顶栅电极)。另外，绝缘层116及绝缘层114的一部分用作第二栅极绝缘层。
另外，如图5C所示，导电层120a也可以通过设置于绝缘层116、绝缘层114及绝缘层106中的开口部142b与导电层104电连接。由此，可以对导电层120a和导电层104施加相同的电位，从而可以实现通态电流高的晶体管。
如图5A和图5C所示，优选在沟道宽度方向上导电层104及导电层120a与半导体层108的端部相比向外侧突出。这里，如图5C所示，半导体层108的在整个沟道宽度方向上都被导电层104及导电层120a覆盖。
通过采用上述结构，可以使半导体层108被由一对栅电极产生的电场电围绕。在此，尤其优选对导电层104和导电层120a施加相同的电位。由此，可以对半导体层108有效地施加用来引起沟道的电场，而可以增大晶体管100A的通态电流。由此，可以使晶体管100A微型化。
此外，也可以采用导电层104不与导电层120a连接的结构。这里，可以对一对栅电极中的一方提供恒电位，对另一方提供用来驱动晶体管100A的信号。这里，可以利用对一个栅电极提供的电位来控制利用另一个栅电极驱动晶体管100A时的阈值电压。
导电层120b通过设置于绝缘层116及绝缘层114中的开口部142a与导电层112b电连接。导电层120b可以用作布线或电极。例如，当用于显示装置时，可以将导电层120b用作像素电极或者用来与像素电极连接的布线。
以上是对结构例子2-2的说明。
〔结构例子2-3〕
图6A及图6B所示的晶体管100B与上述结构例子2-2所示的晶体管100A的主要不同之处在于在沟道长度方向的截面中绝缘层106b的端部与导电层112a的端部或导电层112b的端部大致整齐。另外，在沟道宽度方向的截面中，晶体管100B的绝缘层106b的端部与半导体层108的端部大致整齐。
绝缘层106a在与半导体层108、导电层112a或导电层112b重叠的区域中包括与绝缘层106b接触的区域。另外，绝缘层106a在不与半导体层108、导电层112a和导电层112b中的任一个重叠的区域中包括与绝缘层114接触的区域。
在形成导电层112a及导电层112b时，绝缘层106a优选用作蚀刻停止层。例如，当作为绝缘层106b使用氧化硅、氧氮化硅等氧化物膜时，绝缘层106a可以适当地使用氧化铝、氧氮化铝、氧化铪、氧氮化铪、氧化镓、氧氮化镓、氧化钇、氧氮化钇等氧化物膜或者氮化硅、氮氧化硅、氮化铝、氮氧化铝等氮化物膜。
通过将绝缘层106a用作蚀刻停止层，导电层112a及导电层112b的端部的台阶变小且形成在导电层112a及导电层112b上的层(例如绝缘层114)的台阶覆盖性得到提高并且可以抑制在该层中发生断开或空洞等问题。
注意，虽然在图6A及图6B中不与半导体层108、导电层112a及导电层112b中的任一个重叠的区域的绝缘层106a的膜厚度和与半导体层108、导电层112a或导电层112b重叠的区域的绝缘层106a的膜厚度相同，但是不局限于此，膜厚度也可以不同。例如，不与半导体层108、导电层112a及导电层112b中的任一个重叠的区域的绝缘层106a的膜厚度也可以薄于与半导体层108、导电层112a或导电层112b重叠的区域的绝缘层106a的膜厚度
以上是对结构例子2-3的说明。
〔结构例子2-4〕
图7A及图7B所示的晶体管100C与上述结构例子2-2所示的晶体管100A的主要不同之处在于在沟道长度方向的截面中绝缘层106b的端部与半导体层108的端部大致整齐。另外，在沟道宽度方向的截面中，晶体管100B的绝缘层106b的端部与半导体层108的端部大致整齐。
绝缘层106a在与半导体层108重叠的区域中包括与绝缘层106b接触的区域。另外，绝缘层106a在不与半导体层108、导电层112a和导电层112b中的任一个重叠的区域中包括与绝缘层114接触的区域。
在形成半导体层108时，绝缘层106a优选用作蚀刻停止层。通过将绝缘层106a用作蚀刻停止层，半导体层108的端部的台阶变小且形成在半导体层108上的层(例如导电层112a及导电层112b)的台阶覆盖性得到提高并且可以抑制在该层中发生断开或空洞等问题。
注意，虽然在图7A及图7B中不与半导体层108重叠的区域的绝缘层106a的膜厚度和与半导体层108重叠的区域的绝缘层106a的膜厚度相同，但是不局限于此，膜厚度也可以不同。例如，不与半导体层108重叠的区域的绝缘层106a的膜厚度也可以薄于与半导体层108重叠的区域的绝缘层106a的膜厚度。
以上是对结构例子2-4的说明。
<制造方法例1>
以下参照附图对本发明的一个方式的半导体装置的制造方法进行说明。在此，以上述结构例子2-2示出的晶体管100A为例进行说明。
构成半导体装置的薄膜(绝缘膜、半导体膜、导电膜等)可以利用溅射法、化学气相沉积(CVD：Chemical Vapor Deposition)法、真空蒸镀法、脉冲激光沉积(PLD：PulsedLaser Deposition)法、原子层沉积(ALD：Atomic Layer Deposition)法等形成。作为CVD法有等离子体增强化学气相沉积(PECVD：Plasma Enhanced CVD)法、热CVD法等。此外，作为热CVD法之一，有有机金属化学气相沉积(MOCVD：Metal Organic CVD)法。
另外，构成半导体装置的薄膜(绝缘膜、半导体膜、导电膜等)可以利用旋涂法、浸渍法、喷涂法、喷墨法、分配器法、丝网印刷法、胶版印刷法等方法、刮刀(doctor knife)、狭缝式涂布、辊涂、帘式涂布、刮刀式涂布等工具形成。
当对构成半导体装置的薄膜进行加工时，可以利用光刻法等进行加工。除了上述方法以外，还可以利用纳米压印法、喷砂法、剥离法等对薄膜进行加工。此外，可以利用金属掩模等遮蔽掩模的成膜方法直接形成岛状的薄膜。
光刻法典型地有如下两种方法。一个是在要进行加工的薄膜上形成抗蚀剂掩模，通过蚀刻等对该薄膜进行加工，并去除抗蚀剂掩模的方法。另一个是在形成感光性薄膜之后，进行曝光及显影来将该薄膜加工为所希望的形状的方法。
在光刻法中，作为用于曝光的光，例如可以使用i线(波长为365nm)、g线(波长为436nm)、h线(波长为405nm)或将这些光混合而成的光。另外，还可以使用紫外光、KrF激光或ArF激光等。另外，也可以利用液浸曝光技术进行曝光。作为用于曝光的光，也可以使用极紫外(EUV：Extreme Ultra-violet)光或X射线。另外，也可以使用电子束代替用于曝光的光。当使用极紫外光、X射线或电子束时，可以进行极其微细的加工，所以是优选的。另外，在通过电子束等光束的扫描进行曝光时，不需要光掩模。
作为薄膜的蚀刻方法，可以利用干蚀刻法、湿蚀刻法及喷砂法等。
图8至图12所示的各图是说明晶体管100A的制造方法的一个例子的图。在各图中，左侧示出沟道长度方向的截面，右侧示出沟道宽度方向的截面。
〔导电层104的形成〕
在衬底102上形成导电膜，在该导电膜上利用光刻工序形成抗蚀剂掩模之后对导电膜进行蚀刻形成用作栅电极的导电层104。
〔绝缘层106的形成〕
接着，形成覆盖导电层104及衬底102的绝缘层106(图8A)。绝缘层106例如可以利用PECVD法等形成。
另外，也可以在形成绝缘层106之后进行加热处理。通过进行加热处理，可以使水或氢从绝缘层106的表面及膜中脱离。
加热处理的温度优选为150℃以上且低于衬底的应变点，更优选为250℃以上且450℃以下，进一步优选为300℃以上且450℃以下。可以在包含稀有气体、氮和氧中的一个以上的气氛下进行加热处理。作为含氮气氛或含氧气氛，也可以使用干燥空気(CDA：CleanDry Air)。注意，该气氛中氢或水等的含量优选为尽可能少。作为该气氛，优选使用露点为-60℃以下，优选为-100℃以下的高纯度气体。通过使用氢或水等的含量尽可能少的气氛，可以尽可能地防止氢或水等被绝缘层106吸收。此外，该加热处理可以使用烘箱、快速热退火(RTA：Rapid Thermal Annealing)装置等。通过使用RTA装置，可以缩短加热处理时间。
接着，也可以对绝缘层106进行供氧处理。作为供氧处理，可以利用离子掺杂法、离子注入法、等离子体处理等对绝缘层106供应氧自由基、氧原子、氧原子离子、氧分子离子等。另外，在绝缘层106上形成抑制氧释放的膜之后，也可以隔着该膜对绝缘层106添加氧。优选在进行完氧添加之后去除该膜。作为上述抑制氧脱离的膜，可以使用含有铟、锌、镓、锡、铝、铬、钽、钛、钼、镍、铁、钴或钨的一种以上的导电膜或半导体膜。
〔半导体层108的形成〕
接着，在绝缘层106上形成金属氧化物膜108af与金属氧化物膜108bf的叠层(图8B)。
金属氧化物膜108af及金属氧化物膜108bf优选分别通过使用金属氧化物靶材的溅射法形成。
另外，在形成金属氧化物膜108af及金属氧化物膜108bf时，也可以混合氧气体和惰性气体(例如氦气体、氩气体、氙气体等)。另外，占形成金属氧化物膜时的成膜气体整体的氧气体的比率(以下也称为氧流量比)可以在0％以上且100％以下的范围内。
通过降低氧流量比形成结晶性较低的金属氧化物膜，可以得到导电性高的金属氧化物膜。另一方面，通过增高氧流量比形成结晶性较高的金属氧化物膜，可以得到蚀刻耐性高且电稳定的金属氧化物膜。
在此，位于用作栅电极的导电层104一侧的金属氧化物膜108af使用结晶性低的膜，位于背沟道一侧的金属氧化物膜108bf使用结晶性高的膜，可以实现可靠性高且场效应迁移率高的晶体管。
例如，作为金属氧化物膜108af及金属氧化物膜108bf的形成条件，可以将衬底温度设定为室温以上且200℃以下，优选将衬底温度设定为室温以上且140℃以下。形成金属氧化物膜时的衬底温度例如优选为室温以上且低于140℃，由此可以提高生产率。
更具体而言，形成金属氧化物膜108af时的氧流量优选为0％以上且低于50％，更优选为5％以上且30％以下，进一步优选为5％以上且20％以下，典型为10％。另外，形成金属氧化物膜108bf时的氧流量比优选为50％以上且100％以下，更优选为60％以上且100％以下，进一步优选为70％以上且100％以下，进一步优选为80％以上且100％以下，典型为100％。
金属氧化物膜108af和金属氧化物膜108bf可以使用组成相同或大致相同的膜。由于金属氧化物膜108af和金属氧化物膜108bf可以使用相同的溅射靶材形成，所以可以降低制造成本。另外，当使用相同的溅射靶材时，由于可以使用同一成膜装置在真空中连续形成金属氧化物膜108af及金属氧化物膜108bf，所以可以抑制半导体层108a和半导体层108b的边界吸收杂质。此外，虽然也可以使形成金属氧化物膜108af与金属氧化物膜108bf时的压力、温度、功率等条件不同，但是由于通过使氧流量比以外的条件相同可以缩短形成工序所需的时间，所以是优选的。
另外，金属氧化物膜108af和金属氧化物膜108bf的组成也可以互不相同。这里，当金属氧化物膜108af及金属氧化物膜108bf都使用In-Ga-Zn氧化物时，金属氧化物膜108bf优选使用比金属氧化物膜108af的In含有比率高的氧化物靶材。
在形成金属氧化物膜108af和金属氧化物膜108bf之后，在金属氧化物膜108bf上形成抗蚀剂掩模，并通过对金属氧化物膜108af及金属氧化物膜108bf进行蚀刻而进行加工之后去除抗蚀剂掩模，可以形成层叠有半导体层108a和半导体层108b的岛状半导体层108(图8C)。
将湿蚀刻法和干蚀刻法中的一方或双方用于金属氧化物膜108af及金属氧化物膜108bf的加工即可。
注意，在形成半导体层108时，有时不与半导体层108重叠的区域的绝缘层106的膜厚度薄于与半导体层108重叠的区域的绝缘层106的膜厚度。
另外，也可以在形成金属氧化物膜108af及金属氧化物膜108bf后或在加工半导体层108后进行加热处理。通过进行加热处理，可以去除金属氧化物膜108af及金属氧化物膜108bf或半导体层108的表面及膜中的氢或水。此外，通过进行加热处理，金属氧化物膜108af及金属氧化物膜108bf或半导体层108的蚀刻速度变慢，从而可以抑制在后面的工序(例如，形成导电层112a及导电层112b)半导体层108消失。
加热处理的温度优选为150℃以上且低于衬底的应变点，更优选为250℃以上且450℃以下，进一步优选为300℃以上且450℃以下。可以在包含稀有气体和氮中的一个以上的气氛下进行加热处理。或者，也可以在该气氛下进行加热之后在含氧的气氛下进行加热。作为含氮气氛或含氧气氛，也可以使用超干燥空気(CDA)。注意，该气氛中氢或水等的含量优选为尽可能少。作为该气氛，优选使用露点为-60℃以下，优选为-100℃以下的高纯度气体。通过使用氢或水等的含量尽可能少的气氛，可以尽可能地防止氢或水等被半导体层108吸收。加热处理可以使用烘箱、快速热退火(RTA)装置等。通过使用RTA装置，可以缩短加热处理时间。
〔导电层112a、导电层112b的形成〕
接着，覆盖绝缘层106及半导体层108形成导电膜113af、导电膜113bf及导电膜113cf的叠层。
导电膜113bf是之后成为导电层113b的膜，优选含有铜、银、金或铝。另外，导电膜113af及导电膜113cf分别是之后成为导电层113a、导电层113b的膜，优选分别独立地含有钛、钨、钼、铬、钽、锌、铟、铂及钌等。
导电膜113af、导电膜113bf及导电膜113cf优选利用溅射法、蒸镀法或电镀法等形成方法形成。
接着，在导电膜113cf上形成抗蚀剂掩模140(图9A)。
接着，作为抗蚀剂掩模140，通过对导电膜113cf、导电膜113bf及导电膜113af进行蚀刻，可以形成具有层叠有导电层113a、导电层113b及导电层113c的结构的导电层112a及导电层112b(图9B)。
导电层112a及导电层112b优选如图9B所示地以在半导体层108的沟道形成区域上分开的方式进行加工。换言之，优选以导电层112a及导电层112b的相对的端部与导电层104及半导体层108的双方重叠的方式进行加工。由此，可以提高晶体管的通态电流。
注意，在形成导电层112a及导电层112b时，有时不与导电层112a及导电层112b重叠的区域的半导体层108的膜厚度薄于与导电层112a及导电层112b重叠的区域的半导体层108的膜厚度。与此相同，有时不与导电层112a及导电层112b重叠的区域的绝缘层106的膜厚度薄于与导电层112a及导电层112b重叠的区域的绝缘层106的膜厚度。
导电膜113cf、导电膜113bf及导电膜113af可以利用湿蚀刻或干蚀刻等进行蚀刻。另外，可以在一个工序中一次性地对三个层进行蚀刻，也可以分别利用不同工序依次进行蚀刻。
〔第一洗涤处理〕
接着，优选进行洗涤处理(以下记作第一洗涤处理)。作为第一洗涤处理，有使用洗涤液等的湿式洗涤、使用等离子体的等离子体处理或者使用加热处理的洗涤等，也可以适当地组合上述洗涤方法。
在形成导电膜113cf、导电膜113bf及导电膜113af时以及形成导电层112a及导电层112b时，有时半导体层108的表面受到损伤。有时在受到损伤的半导体层108形成VO，并且半导体层108中的氢进入VO从而形成VOH。通过在形成导电层112a及导电层112b后进行第一洗涤处理，可以去除受到损伤的层。另外，通过进行第一洗涤处理，可以去除在形成导电层112a及导电层112b时附着于半导体层108的表面的金属、有机物等。作为第一洗涤处理，可以适当地使用湿式洗涤。
在作为第一洗涤处理使用湿式洗涤时，优选使用与半导体层108的蚀刻速度相比导电层112a及导电层112b的蚀刻速度更慢的洗涤液。就是说，如果使用氧化力强的洗涤液，有时导电层112a及导电层112b被蚀刻。因此，优选使用氧化力弱的洗涤液。通过使用氧化力弱的洗涤液，可以在抑制在第一洗涤工序中导电层112a及导电层112b被蚀刻的同时，去除半导体层108的受到损伤的层及附着于半导体层108的金属、有机物等。作为第一洗涤处理，例如优选使用包含磷酸、草酸和盐酸中的一个以上的洗涤液。作为第一洗涤处理，尤其可以适当地使用包含磷酸的洗涤液。考虑半导体层108的蚀刻速度决定洗涤液的浓度。例如，当作为第一洗涤处理使用包含磷酸的洗涤液时，磷酸浓度优选为0.01wt％以上且5wt％以下，更优选为0.02wt％以上且4wt％以下，进一步优选为0.05wt％以上且3wt％以下，进一步优选为0.1wt％以上且2wt％以下，进一步优选为0.15wt％以上且1wt％以下。通过采用上述浓度范围，可以抑制半导体层108消失，并且可以高效率地去除半导体层108的受到损伤的层及附着于半导体层108的金属、有机物等。
另外，上述洗涤液还可以包含与导电层112a及导电层112b所含有的金属形成配合物的化合物(以下也记作添加剂)。作为第一洗涤处理，例如可以适当地使用包含磷酸及添加剂的洗涤液。
添加剂具有与导电层112a及导电层112b所含有的金属配位键合并形成配合物的功能。通过使用包含添加剂的洗涤液，从导电层112a及导电层112b流出到洗涤液中的金属与该添加剂键合而成为配合物。由于该配合物可以稳定地存在于洗涤液中，所以可以抑制金属从洗涤液再次附着于半导体层108。此外，即使金属附着于半导体层108，该金属与添加剂键合成为配合物。并且，由于该配合物溶解于洗涤液，所以可以有效地去除附着于半导体层108的金属。
以作为导电层112a及导电层112b使用含铜的导电材料为例进行说明。在形成导电层112a及导电层112b的工序、第一洗涤工序等中，有时铜从导电层112a及导电层112b流出并附着于半导体层108。在此，作为第一洗涤处理，优选进行使用包含形成铜配合物的添加物的洗涤液的湿式洗涤。作为第一洗涤处理，例如可以适当地使用包含形成铜配合物的添加物及磷酸的洗涤液。作为形成铜配合物的添加物，例如可以使用氨、酞菁、甘氨酸、乙二胺、二乙基乙二胺和乙二胺四乙酸(EDTA)中的一个以上。通过使用包含形成铜配合物的添加物的洗涤液，铜成为四氨合铜、酞菁铜、双甘氨酸铜、乙二胺铜、二乙基乙二胺铜及乙二胺四乙酸铜等的配合物。因此，可以抑制铜再次附着于半导体层108，并且可以有效地去除附着于半导体层108的铜。
作为形成铜配合物的化合物，特别可以适当地使用酞菁、甘氨酸、乙二胺、二乙基乙二胺和乙二胺四乙酸(EDTA)等的螯合剂。通过使用螯合剂铜成为螯合配合物,由于该螯合配合物可以非常稳定地存在，所以可以抑制铜再次附着于半导体层108，并且可以有效地去除附着于半导体层108的铜。作为第一洗涤处理，例如可以适当地使用包含乙二胺四乙酸(EDTA)及磷酸的洗涤液。
注意，在本说明书等中，螯合剂是指在一个分子中具有多个配位的物质。
洗涤液的添加剂浓度优选为10ppm(wt)以上，更优选为20ppm(wt)以上，进一步优选为50ppm(wt)以上，进一步优选为100ppm(wt)以上，进一步优选为200ppm(wt)以上，进一步优选为300ppm(wt)以上。通过采用上述添加剂浓度范围，可以抑制金属从洗涤液再次附着于半导体层108，并且可以有效地去除附着于半导体层108的金属。
洗涤液的添加剂浓度的上限优选为添加剂在洗涤液中的溶解度。例如，根据国际化学品安全卡(ICSC：International Chemical Safety Card)，乙二胺四乙酸(EDTA)在100ml的水中的溶解度在20℃下为0.05g。就是说，乙二胺四乙酸(EDTA)的溶解度的浓度约为500ppm(wt)。注意，当使用溶解了达到溶解度的量的添加剂的洗涤液时，有时会在洗涤液中析出添加剂。当洗涤液中有析出物时，有可能发生用于第一洗涤处理的装置的管道堵塞等问题。因此，也可以使洗涤液的添加剂浓度低于添加剂的溶解度。例如，洗涤液的添加剂浓度优选为添加剂的溶解度的90％左右以下。当作为添加剂使用乙二胺四乙酸(EDTA)时，乙二胺四乙酸(EDTA)的浓度也可以为450ppm(wt)以下。
如图9B所示，优选在抗蚀剂掩模140覆盖导电层112a及导电层112b的顶面的状态下进行第一洗涤处理。通过在抗蚀剂掩模140覆盖导电层112a及导电层112b的顶面的状态下进行第一洗涤处理，例如可以抑制导电层113c消失。另外，通过在抗蚀剂掩模140覆盖导电层112a及导电层112b的顶面的状态下进行第一洗涤处理，由于可以减小第一洗涤处理时露出的导电层112a及导电层112b的面积，所以可以抑制导电层112a及导电层112b的成分附着于半导体层108。
接着，去除抗蚀剂掩模140(图10A)。
注意，也可以在去除抗蚀剂掩模140后进行第一洗涤处理。
〔第二洗涤处理〕
接着，优选进行洗涤处理(以下记作第二洗涤处理)。作为第二洗涤处理，有使用洗涤液等的湿式洗涤、使用等离子体的等离子体处理(第一等离子体处理)或者使用加热处理的洗涤等，也可以适当地组合上述洗涤方法。作为第二洗涤处理可以适当地使用等离子体处理。图10B示意性地示出半导体层108、导电层112a、导电层112b及绝缘层106的表面暴露于等离子体130的状态。
在第二洗涤处理进行第一等离子体处理的情况下，第一等离子体处理特别优选使用包含氧化性气体及还原性气体的混合气体。通过将氧化性气体及还原性气体用于第一等离子体处理，可以在抑制导电层112a及导电层112b被氧化的同时有效地去除吸附于半导体层108的表面的水、氢、有机物等。作为氧化性气体可以使用上述气体。作为还原性气体可以使用上述气体。
第一等离子体处理中的氧化性气体与还原性气体的比率可以对应导电层113a、导电层113b及导电层113c的易氧化性进行设定，但是优选至少使还原性气体的流量为氧化性气体的流量以下。当相对于氧化性气体的流量的还原性气体的流量过少时，导电层113b等的表面的氧化反应占优势，表面容易形成氧化物。另一方面，当相对于氧化性气体的流量的还原性气体的流量过多时，有可能导致半导体层108的表面被还原或者半导体层108被供应还原性气体的成分(例如氢)。
在第一等离子体处理中，相对于氧化性气体的流量的还原性气体的流量优选为上述范围。在进行第一等离子体处理时，虽然导电层113c、导电层113b及导电层113a的表面暴露于等离子体130，但是由于用于第一等离子体处理的气体包含还原性气体，所以即使表面被氧化也会立刻被还原，其结果是可以抑制氧化物的形成。由此，例如即使将铜或铝等容易被氧化的材料用于导电层113b，也可以在抑制导电层113b被氧化的同时有效地去除吸附于半导体层108的表面的水、氢、有机物等。
在此，对用于第一等离子体处理的气体不包含还原性气体的情况进行说明。当不包含还原性气体时，如果导电层113b暴露于等离子体，则有时在导电层113b的一部分上形成氧化物。当导电层113a或导电层113c也使用易氧化材料时，其表面上也形成有氧化物。如果导电层113a、导电层113b和导电层113c中的一个以上被氧化则电阻变高，有时对晶体管的电特性或可靠性造成不良影响。另外，有时形成在导电层113a、导电层113b或导电层113c的表面上的氧化物在进行第一等离子体处理时或者在后面形成绝缘层114时发生部分飞散并污染半导体层108b的表面。由于附着于半导体层108b的氧化物可以用作供体或受体，有可能对晶体管的电特性或可靠性造成不良影响。例如，当铜元素扩散到半导体层108中时，铜元素可能成为载流子陷阱而可能使晶体管的电特性或可靠性受损。
另一方面，在用于第一等离子体处理的气体包含还原性气体的情况下，即使露出导电层113c、导电层113b及导电层113a的表面，尤其是导电层113b的侧面，也可以抑制该表面被氧化。因此，可以在抑制导电层112a及导电层112b被氧化的同时有效地去除吸附于半导体层108的表面的水、氢、有机物等，从而可以得到可靠性高的晶体管。
再者，优选调整第一等离子体处理的处理时间。当第一等离子体处理的处理时间长时，由氧化性气体引起的氧化反应得到进展，有时导电层113a、导电层113b及导电层113c的表面被氧化。另外，当第一等离子体处理的处理时间长时，由第二气体引起的还原反应得到进展，有时半导体层108的表面被还原。在此，优选调整第一等离子体处理的处理时间，从而抑制导电层113a、导电层113b及导电层113c的表面被氧化以及半导体层108的表面被还原。第一等离子体处理的处理时间例如优选为5秒以上且180秒以下，更优选为10秒以上且120秒以下，进一步优选为15秒以上且60秒以下。通过采用上述处理时间，可以得到呈现良好的电特性且可靠性高的晶体管。
进行第一等离子体处理时的处理室内的压力优选为50Pa以上，更优选为100Pa以上，进一步优选为150Pa以上，进一步优选为200Pa以上，进一步优选为250Pa以上，进一步优选为300Pa以上。通过采用上述压力范围，可以抑制半导体层108受到损伤。另外，进行第一等离子体处理时的处理室内的压力的上限优选为稳定产生等离子体的压力。例如该压力优选为2000Pa以下，更优选为1500Pa以下，进一步优选为1300Pa以下，进一步优选为1000Pa以下，进一步优选为700Pa以下，进一步优选为500Pa以下。
优选将含氧的气体用于第一等离子体处理。通过使用含氧的气体，可以对半导体层108供氧。另外，通过该氧可以减少半导体层108中的氧空位(VO)及VOH(加氧化)。
〔绝缘层114的形成〕
接着，以覆盖导电层112a、导电层112b、半导体层108及绝缘层106的方式形成绝缘层114。
绝缘层114例如优选在含氧的气氛下形成。尤其是，优选在含氧的气氛下使用等离子体CVD法形成。由此，可以形成缺陷少的绝缘层114。另外，优选的是，绝缘层114的氨的释放多且氮氧化物的释放少。通过使用氨的释放多且氮氧化物的释放少的绝缘层114，可以抑制晶体管的阈值电压的变动，从而可以减少晶体管的电特性的变动。
作为绝缘层114，例如优选通过使用等离子体增强化学气相沉积装置(也称为PECVD装置或等离子体CVD装置)形成氧化硅膜或氧氮化硅膜等氧化物膜。在此情况下，作为源气体，优选使用包含含硅的沉积气体及氧化性气体的混合气体。再者，源气体优选包含氨。通过使用包含氨气体的混合气体形成绝缘层114，可以形成氨的释放多的绝缘层114。作为含硅的沉积气体，可以使用上述气体。作为氧化性气体，可以使用上述气体。
例如当作为绝缘层114使用氧氮化硅时，例如可以使用包含甲硅烷、一氧化二氮及氨的混合气体形成绝缘层114。
在形成绝缘层114时，相对于沉积气体的流量的氧化性气体的流量优选为上述范围。另外，相对于氧化性气体的流量的氨气体的流量优选为上述范围。通过采用上述流量范围，可以形成氨的释放多的绝缘层114，由于来自绝缘层114的氮氧化物的释放变少，所以可以得到阈值电压变动小的晶体管。另外，通过采用上述气体流量，即使在处理室内的压力较高的情况下，也可以得到缺陷少的绝缘层114。
形成绝缘层114时的处理室内的压力优选为上述范围。通过采用上述压力范围，可以形成氮氧化物的释放少且缺陷量少的绝缘层114。
形成绝缘层114时的衬底温度优选为150℃以上且400℃以下，更优选为160℃以上且350℃以下，进一步优选为180℃以上且300℃以下，进一步优选为200℃以上且250℃以下。通过采用上述衬底温度范围，可以减少被形成面的半导体层108受到的损伤。
另外，绝缘层114也可以通过利用微波的PECVD法形成。微波是指300MHz至300GHz的频率域。微波的电子温度低，并且其电子能量小。此外，在被供应的电力中用于电子的加速的比率小而能够用于更多的分子离解及电离，可以激发密度高的等离子体(高密度等离子体)。因此，对被形成面及沉积物造成的等离子体损伤少，由此能够形成缺陷少的绝缘层114。
优选在进行上述第一等离子体处理后以半导体层108的表面不暴露于大气的方式连续形成绝缘层114。例如，第一等离子体处理优选在绝缘层114的成膜装置中进行。这里，优选在形成绝缘层114的处理室内进行第一等离子体处理。或者，也可以采用在通过闸阀等与该处理室连接的处理室中进行第一等离子体处理之后在不暴露于大气的减压下搬送至绝缘层114的处理室的结构。另外，当在同一装置的同一处理室内连续进行第一等离子体处理及绝缘层114的形成时，优选在同一温度下进行第一等离子体处理及绝缘层114的形成。
以使用等离子体增强化学气相沉积装置进行第一等离子体处理及绝缘层114的形成的情况为例进行说明。在此，绝缘层114为氧氮化硅。
在第一等离子体处理中，可以使用包含作为氧化性气体的一氧化二氮(N2O)及作为还原性气体的氨的混合气体，在绝缘层114的形成中，可以使用包含作为沉积气体的甲硅烷、作为氧化性气体的一氧化二氮(N2O)及氨的混合气体。在此，在第一等离子体处理及绝缘层114的形成中，可以共同使用一氧化二氮(N2O)及氨。就是说，通过使用一氧化二氮(N2O)及氨进行第一等离子体处理，然后供应甲硅烷气体，可以形成绝缘层114。如上所述，由于可以在同一处理室连续进行第一等离子体处理及绝缘层114的形成，所以能够减少半导体层108与绝缘层114的界面的杂质，从而得到良好的界面。
另外，也可以在形成绝缘层114之后进行对绝缘层114供氧的处理。供氧处理可以采用与上述绝缘层106同样的方法。
〔绝缘层116的形成〕
接着，以覆盖绝缘层114的方式形成绝缘层116(图11A)。
绝缘层116优选使用与绝缘层114相比更不易使氧、氢、水等扩散的绝缘膜。通过使绝缘层116不易使氧扩散可以防止半导体层108中的氧经由绝缘层114脱离到外部。另外，由于绝缘层116不易使氢扩散，所以可以防止氢、水等从外部扩散至半导体层108等中。
形成绝缘层116时的衬底温度优选为150℃以上且400℃以下，更优选为160℃以上且350℃以下，进一步优选为180℃以上且300℃以下，进一步优选为200℃以上且250℃以下。通过采用上述范围的衬底温度，可以得到氧、氢、水等不易扩散的绝缘膜。
优选在形成绝缘层116后进行加热处理。通过进行加热处理，绝缘层114及绝缘层116中的氧扩散到半导体层108，可以减少因该氧导致的半导体层108中的氧空位(VO)及VOH(加氧化)。具体而言，扩散到半导体层108的氧填补氧空位(VO)。此外，扩散到半导体层108的氧从VOH夺取氢而作为水分子(H2O)脱离，被夺取氢的VOH成为氧空位(VO)。再者，因氢被从VOH夺取而生成的氧空位(VO)被到达半导体层108的其他氧填补。通过减少半导体层108中的氧空位(VO)及VOH，可以得到可靠性高的晶体管。
扩散到半导体层108的氧与半导体层108中残留的氢起反应作为水分子(H2O)脱离。就是说，可以从半导体层108去除氢(脱水化、脱氢化)。由此，可以抑制半导体层108中残留的氢与氧空位(VO)键合生成VOH。
通过进行加热处理，可以去除绝缘层116及绝缘层114中的氢或水。此外，通过加热处理，可以减少绝缘层116及绝缘层114中的缺陷。
再者，通过进行加热处理，绝缘层114及绝缘层116中的氮氧化物与绝缘层114中的氨起反应而绝缘层114及绝缘层116中的氮氧化物减少。通过减少氮氧化物，可以抑制晶体管的阈值电压的变动，从而可以减少晶体管的电特性的变动。关于加热处理可以参照上述记载，所以省略详细说明。
〔绝缘层118的形成〕
接着，以覆盖绝缘层116的方式形成绝缘层118(图11B)。
绝缘层118优选使用与绝缘层114及绝缘层116相比更不易使氧、氢、水等扩散的绝缘膜。通过使绝缘层118不易使氧扩散，可以防止绝缘层116、绝缘层114及半导体层108中的氧脱离到外部。另外，由于绝缘层118不易使氢扩散，所以可以抑制氢、水等从外部扩散至半导体层108等中。作为绝缘层118，尤其可以适当地使用氮化硅。
〔导电层120a、导电层120b的形成〕
接着，通过对绝缘层118、绝缘层116及绝缘层114进行部分蚀刻，形成到达导电层112b的开口部142a及到达导电层104的开口部142b。
接着，以覆盖开口部142a及开口部142b的方式形成导电膜之后，对该导电膜进行加工，可以形成导电层120a及导电层120b(图12)。
通过上述工序，可以制造晶体管100A。
<制造方法例2>
对与上述<制造方法例1>所示的晶体管100A的制造方法不同的制造方法进行说明。注意，省略与上述重复的内容，而对不同的内容进行说明。
首先，与<制造方法例1>同样地进行至第一等离子体处理。由于到第一等离子体处理为止可以参照图8A至图10B的说明，所以省略详细说明。
〔绝缘层114的形成〕
接着，以覆盖导电层112a、导电层112b、半导体层108及绝缘层106的方式形成绝缘层114(图13A)。由于关于绝缘层114的形成可以参照上述<制造方法例1>的记载，所以省略详细说明。
优选在进行上述第一等离子体处理后以衬底102不暴露于大气的方式连续形成绝缘层114。例如，第一等离子体处理优选在绝缘层114的成膜装置中进行。这里，优选在形成绝缘层114的处理室内进行第一等离子体处理。或者，也可以采用在通过闸阀等与该处理室连接的处理室中进行第一等离子体处理之后在不暴露于大气的减压下搬送至绝缘层114的处理室的结构。另外，当在同一装置的同一处理室内连续进行第一等离子体处理及绝缘层114的形成时，优选在同一温度下进行第一等离子体处理及绝缘层114的形成。
以使用等离子体增强化学气相沉积装置进行第一等离子体处理及绝缘层114的形成的情况为例进行说明。在此，绝缘层114为氧氮化硅。
在第一等离子体处理中，可以使用包含作为氧化性气体的一氧化二氮(N2O)及作为还原性气体的氨的混合气体，在绝缘层114的形成中，可以使用包含作为沉积气体的甲硅烷、作为氧化性气体的一氧化二氮(N2O)及氨的混合气体。在此，在第一等离子体处理及绝缘层114的形成中，可以共同使用一氧化二氮(N2O)及氨。就是说，通过使用一氧化二氮(N2O)及氨进行第一等离子体处理，然后供应甲硅烷气体，可以形成绝缘层114。如上所述，由于可以在同一处理室连续进行第一等离子体处理及绝缘层114的形成，所以能够减少半导体层108与绝缘层114的界面的杂质，从而得到良好的界面。此外，可以提高生产率。
当在同一装置连续进行第一等离子体处理及绝缘层114的形成时，优选在同一处理室进行第一等离子体处理及绝缘层114的形成。或者，也可以采用在通过闸阀等与该处理室连接的处理室中进行第一等离子体处理之后在不暴露于大气的减压下搬送至形成绝缘层114的处理室的结构。另外，当在同一装置的同一处理室内连续进行第一等离子体处理及绝缘层114的形成时，优选在同一温度下进行第一等离子体处理及绝缘层114的形成。
〔第二等离子体处理〕
接着，进行第二等离子体处理(图13B)。图13B示意性地示出绝缘层114的表面暴露于等离子体132的状态。第二等离子体处理优选使用含氧的气体。可以在包含氧化性气体的气氛下进行第二等离子体处理。作为氧化性气体可以使用上述气体。
通过将含氧的气体用于第二等离子体处理，可以对绝缘层114供氧。后面进行的加热工序使供应到绝缘层114的氧向半导体层108扩散，该氧可以减少半导体层108中的氧空位(VO)及VOH(加氧化)。注意，当在第二等离子体处理中对衬底102加热时，有时在第二等离子体处理时供应到绝缘层114的氧向半导体层108扩散并且VO及VOH减少。此外，通过第二等离子体处理，有时直接向半导体层108供氧。
更优选的是，第二等离子体处理使用除了氧化性气体以外还包含氨气体的混合气体。例如，通过使用氧化性气体进行第二等离子体处理，有时在绝缘层114中生成氮氧化物。在此，通过使用包含氧化性气体及氨气体的混合气体进行第二等离子体处理，可以抑制在绝缘层114中生成氮氧化物。因此，可以抑制晶体管的阈值电压的变动，从而可以减少晶体管的电特性的变动。注意，当在第二等离子体处理中对衬底102加热时，有时在第二等离子体处理时绝缘层114中的氮氧化物与绝缘层114中的氨起反应而氮氧化物减少。
虽然第二等离子体处理中的氧化性气体与氨气体的流量的比率可以根据供应到绝缘层114的氧的量及在绝缘层114中生成的氮氧化物的量而设定，但优选的是，氨气体的流量至少为氧化性气体的流量以下。如果相对于氧化性气体的流量的氨气体的流量过少，则从绝缘层114释放的氨变少而绝缘层114中的氮氧化物变多。另一方面，如果相对于氧化性气体的流量的氨气体的流量过多，则有可能供应到绝缘层114的氧的量变少而减少半导体层108中的氧空位(VO)及VOH的效果变低。
在第二等离子体处理中，相对于氧化性气体流量的氨气体流量优选为0.001倍以上且1倍以下，更优选为0.002倍以上且0.5倍以下，进一步优选为0.003倍以上且0.1倍以下，进一步优选为0.004倍以上且0.05倍以下，进一步优选为0.005倍以上且0.02倍以下。通过采用上述气体流量，可以有效地对绝缘层114供氧，并且可以得到氨的释放多的绝缘层114。通过对绝缘层114供氧，可以减少半导体层108中的氧空位(VO)及VOH。另外，通过实现氨的释放多的绝缘层114，绝缘层114中的氮氧化物变少，从而可以得到阈值电压变动小的晶体管。
进行第二等离子体处理时的处理室内的压力优选为50Pa以上，更优选为100Pa以上，进一步优选为150Pa以上，进一步优选为200Pa以上，进一步优选为250Pa以上，进一步优选为300Pa以上。通过采用上述压力范围，可以得到氮氧化物的释放少且缺陷量少的绝缘层114。此外，由于进行第二等离子体处理时的处理室的压力的上限可以参照上述第一等离子体处理的记载，所以省略详细说明。
优选在形成绝缘层114后以衬底102不暴露于大气的方式连续进行第二等离子体处理。例如，第二等离子体处理优选在绝缘层114的成膜装置中进行。这里，优选在形成绝缘层114的处理室内进行第二等离子体处理。或者，也可以采用在通过闸阀等与该处理室连接的处理室中形成绝缘层114之后在不暴露于大气的减压下搬送至进行第二等离子体处理的处理室的结构。另外，当在同一装置的同一处理室内连续进行绝缘层114的形成及第二等离子体处理时，优选在同一温度下进行绝缘层114的形成及第二等离子体处理。
以使用等离子体增强化学气相沉积装置进行绝缘层114的形成及第二等离子体处理的情况为例进行说明。在此，绝缘层114为氧氮化硅。
在绝缘层114的形成中，可以使用包含作为沉积气体的甲硅烷、作为氧化性气体的一氧化二氮(N2O)及氨的混合气体，在第二等离子体处理中，可以使用包含作为氧化性气体的一氧化二氮(N2O)及氨的混合气体。在此，在绝缘层114的形成和第二等离子体处理中，可以共同使用一氧化二氮(N2O)及氨。就是说，通过使用甲硅烷、一氧化二氮(N2O)及氨形成绝缘层114，然后停止供应甲硅烷气体，可以进行第二等离子体处理。如上所述，由于可以在同一处理室连续进行绝缘层114的形成及第二等离子体处理，所以可以提高生产率。
再者，优选以衬底102不暴露于大气的方式连续进行第一等离子体处理、绝缘层114的形成及第二等离子体处理。例如，第一等离子体处理及第二等离子体处理优选在绝缘层114的成膜装置中进行。通过在同一成膜装置中连续进行第一等离子体处理、绝缘层114的形成及第二等离子体处理，可以提高生产率。此时，第一等离子体处理及第二等离子体处理优选在形成绝缘层114的处理室中进行。或者，也可以采用在通过闸阀等与该处理室连接的处理室中进行第一等离子体处理之后在不暴露于大气的减压下搬送至形成绝缘层114的处理室的结构。或者，也可以采用形成绝缘层114之后在不暴露于大气的减压下搬送至进行第二等离子体处理的处理室的结构。另外，当在同一装置的同一处理室内连续进行第一等离子体处理、绝缘层114的形成及第二等离子体处理时，优选在同一温度下进行第一等离子体处理、绝缘层114的形成及第二等离子体处理。
此外，作为用于第二等离子体处理的混合气体，也可以使用除了氧化性气体、氨气体以外还包含氩等稀有气体的混合气体。
通过进行第二等离子体处理，可以抑制水吸附于绝缘层114的表面。在水等杂质吸附于绝缘层114的情况下，有时该杂质会到达半导体层108并在半导体层108中形成VO、VOH等。通过对绝缘层114的表面进行第二等离子体处理，可以抑制水等杂质吸附于绝缘层114的表面，从而可以得到可靠性高的晶体管。作为第二等离子体处理，可以使用包含氧化性气体、氨气体、窒素气体和氩气体中的一个以上的气体。为了抑制水等杂质吸附于绝缘层114，作为第二等离子体处理尤其可以适当地使用氮。此外，优选以不暴露于大气的方式连续进行绝缘层114的形成及第二等离子体处理。
〔绝缘层116的形成〕
接着，以覆盖绝缘层114的方式形成绝缘层116(图14A)。由于关于绝缘层116的形成可以参照上述<制造方法例1>的记载，所以省略详细说明。
优选在进行上述第二等离子体处理后以绝缘层114的表面不暴露于大气的方式连续形成绝缘层116。例如，第二等离子体处理优选在绝缘层116的成膜装置中进行。这里，优选在形成绝缘层116的处理室内进行第二等离子体处理。或者，也可以采用在通过闸阀等与该处理室连接的处理室中进行第二等离子体处理之后在不暴露于大气的减压下搬送至绝缘层116的处理室的结构。另外，当在同一装置的同一处理室内连续进行第二等离子体处理及绝缘层116的形成时，优选在同一温度下进行第二等离子体处理及绝缘层116的形成。
以使用等离子体增强化学气相沉积装置进行第二等离子体处理及绝缘层116的形成的情况为例进行说明。在此，绝缘层116为氧氮化硅。
在第二等离子体处理中，可以使用包含作为氧化性气体的一氧化二氮(N2O)及氨的混合气体，在绝缘层116的形成中，可以使用包含作为沉积气体的甲硅烷及作为氧化性气体的一氧化二氮(N2O)的混合气体。在此，在第二等离子体处理及绝缘层116的形成中，可以共同使用一氧化二氮(N2O)。就是说，通过使用一氧化二氮(N2O)及氨进行第二等离子体处理，然后停止供应氨气体并供应甲硅烷气体，可以形成绝缘层116。如上所述，由于可以在同一处理室连续进行第二等离子体处理及绝缘层116的形成，所以能够提高生产率。
再者，优选以衬底102不暴露于大气的方式连续进行第一等离子体处理、绝缘层114的形成、第二等离子体处理及绝缘层116的形成。例如，优选使用同一成膜装置形成绝缘层114及绝缘层116并在绝缘层114及绝缘层116的成膜装置中进行第一等离子体处理及第二等离子体处理。由于可以在同一成膜装置中连续进行第一等离子体处理、绝缘层114的形成、第二等离子体处理及绝缘层116的形成，所以能够减少半导体层108与绝缘层114的界面及绝缘层114与绝缘层116的界面的杂质，从而得到良好的界面。此外，可以提高生产率。
当在同一成膜装置中连续进行第一等离子体处理、绝缘层114的形成、第二等离子体处理及绝缘层116的形成的情况下，优选在同一处理室进行第一等离子体处理、绝缘层114的形成、第二等离子体处理及绝缘层116的形成。或者，也可以采用在进行第一等离子体处理之后在不暴露于大气的减压下搬送至形成绝缘层114的处理室的结构。进行第一等离子体处理的处理室和形成绝缘层114的处理室优选通过闸阀等连接。另外，也可以采用在形成绝缘层114之后在不暴露于大气的减压下搬送至进行第二等离子体处理的处理室的结构。另外，也可以采用在进行第二等离子体处理之后在不暴露于大气的减压下搬送至形成绝缘层116的处理室的结构。此外，当在同一装置的同一处理室内连续进行第一等离子体处理、绝缘层114的形成、第二等离子体处理及绝缘层116的形成时，优选在同一温度下进行第一等离子体处理、绝缘层114的形成、第二等离子体处理及绝缘层116的形成。
〔第三等离子体处理〕
接着，进行第三等离子体处理(图14B)。图14B示意性地示出绝缘层116的表面暴露于等离子体134的状态。第三等离子体处理优选使用含氧的气体。可以在包含氧化性气体的气氛下进行第三等离子体处理。作为氧化性气体可以使用上述气体。
通过将含氧的气体用于第三等离子体处理，可以对绝缘层116供氧。后面进行的加热工序使供应到绝缘层116的氧经由绝缘层114向半导体层108扩散，该氧可以减少半导体层108中的氧空位(VO)及VOH(加氧化)。注意，当在第三等离子体处理中对衬底102加热时，有时在第三等离子体处理时供应到绝缘层116的氧经由绝缘层114向半导体层108扩散并且VO及VOH减少。
更优选的是，第三等离子体处理使用除了氧化性气体以外还包含氨气体的混合气体。例如，通过使用氧化性气体进行第三等离子体处理，有时在绝缘层116中生成氮氧化物。在此，通过使用包含氧化性气体及氨气体的混合气体进行第三等离子体处理，可以抑制在绝缘层116中生成氮氧化物。因此，可以抑制晶体管的阈值电压的变动，从而可以减少晶体管的电特性的变动。注意，当在第三等离子体处理中对衬底102加热时，有时在第三等离子体处理时绝缘层116中的氮氧化物与绝缘层116中的氨起反应而氮氧化物减少。
虽然第三等离子体处理中的氧化性气体与氨气体的流量的比率可以根据供应到绝缘层116的氧的量及在绝缘层116中生成的氮氧化物的量而设定，但优选的是，氨气体的流量至少为氧化性气体的流量以下。如果相对于氧化性气体的流量的氨气体的流量过少，则从绝缘层116释放的氨变少而绝缘层116中的氮氧化物变多。另一方面，如果相对于氧化性气体的流量的氨气体的流量过多，则有可能供应到绝缘层116的氧的量变少而减少半导体层108中的氧空位(VO)及VOH的效果变低。
在第三等离子体处理中，相对于氧化性气体流量的氨气体流量优选为0.001倍以上且1倍以下，更优选为0.002倍以上且0.5倍以下，进一步优选为0.003倍以上且0.1倍以下，进一步优选为0.004倍以上且0.05倍以下，进一步优选为0.005倍以上且0.02倍以下。通过采用上述气体流量，可以有效地对绝缘层116供氧，并且可以得到氨的释放多的绝缘层116。通过对绝缘层116供氧，可以减少半导体层108中的氧空位(VO)及VOH。另外，通过实现氨的释放多的绝缘层116，绝缘层116中的氮氧化物变少，从而可以得到阈值电压变动小的晶体管。
进行第三等离子体处理时的处理室内的压力优选为50Pa以上，更优选为100Pa以上，进一步优选为150Pa以上，进一步优选为200Pa以上，进一步优选为250Pa以上，进一步优选为300Pa以上。通过采用上述压力范围，可以得到氮氧化物的释放少且缺陷量少的绝缘层116。此外，由于进行第三等离子体处理时的处理室的压力的上限可以参照上述第一等离子体处理的记载，所以省略其详细说明。
优选在形成绝缘层116后以绝缘层116的表面不暴露于大气的方式连续进行第三等离子体处理。例如，第三等离子体处理优选在绝缘层116的成膜装置中进行。这里，优选在形成绝缘层116的处理室中进行第三等离子体处理。或者，也可以采用在通过闸阀等与该处理室连接的处理室中形成绝缘层116之后在不暴露于大气的减压下搬送至进行第三等离子体处理的处理室的结构。另外，当在同一装置的同一处理室内连续进行绝缘层116的形成及第三等离子体处理时，优选在同一温度下进行绝缘层116的形成及第三等离子体处理。
以使用等离子体增强化学气相沉积装置进行绝缘层116的形成及第三等离子体处理的情况为例进行说明。在此，绝缘层116为氧氮化硅。
在绝缘层116的形成中，可以使用包含作为沉积气体的甲硅烷及作为氧化性气体的一氧化二氮(N2O)的混合气体，在第三等离子体处理中，可以使用包含作为氧化性气体的一氧化二氮(N2O)及氨的混合气体。在此，在绝缘层116的形成和第三等离子体处理中，可以共同使用一氧化二氮(N2O)。就是说，通过使用甲硅烷、一氧化二氮(N2O)形成绝缘层116，然后停止供应甲硅烷气体并供应氨气体，可以进行第三等离子体处理。如上所述，由于可以在同一处理室连续进行绝缘层116的形成及第三等离子体处理，所以可以提高生产率。
再者，优选以衬底102不暴露于大气的方式连续进行第一等离子体处理、绝缘层114的形成、第二等离子体处理、绝缘层116的形成及第三等离子体处理。例如，优选使用同一成膜装置形成绝缘层114及绝缘层116并在绝缘层114及绝缘层116的成膜装置中进行第一等离子体处理、第二等离子体处理及第三等离子体处理。通过在同一成膜装置内连续进行第一等离子体处理、绝缘层114的形成、第二等离子体处理、绝缘层116的形成及第三等离子体处理，可以提高生产率。
当在同一成膜装置中连续进行第一等离子体处理、绝缘层114的形成、第二等离子体处理、绝缘层116的形成及第三等离子体处理的情况下，优选在同一处理室进行第一等离子体处理、绝缘层114的形成、第二等离子体处理、绝缘层116的形成及第三等离子体处理。或者，也可以采用在通过闸阀等与该处理室连接的处理室中进行第一等离子体处理之后在不暴露于大气的减压下搬送至形成绝缘层114的处理室的结构。另外，也可以采用在形成绝缘层114之后在不暴露于大气的减压下搬送至第二等离子体处理的处理室的结构。另外，也可以采用在进行第二等离子体处理之后在不暴露于大气的减压下搬送至形成绝缘层116的处理室的结构。另外，也可以采用在形成绝缘层116之后在不暴露于大气的减压下搬送至第三等离子体处理的处理室的结构。此外，当在同一装置的同一处理室中进行第一等离子体处理、绝缘层114的形成、第二等离子体处理、绝缘层116的形成及第三等离子体处理时，优选在同一温度下进行第一等离子体处理、绝缘层114的形成、第二等离子体处理、绝缘层116的形成及第三等离子体处理。
此外，作为用于第三等离子体处理的混合气体，也可以使用除了氧化性气体、氨气体以外还包含氩等稀有气体的混合气体。
通过进行第三等离子体处理，可以抑制水吸附于绝缘层116的表面。在水吸附于绝缘层116的情况下，有时吸附水经由绝缘层114到达半导体层108并在半导体层108中形成VO、VOH等。通过对绝缘层116的表面进行第三等离子体处理，可以抑制水吸附于绝缘层116的表面，从而可以得到可靠性高的晶体管。第三等离子体处理可以使用氧化性气体、氨气体、氮气体、氩气体等。为了抑制水等杂质吸附于绝缘层116，作为第三等离子体处理尤其可以适当地使用氮。此外，优选以不暴露于大气的方式连续进行绝缘层116的形成及第三等离子体处理。
另外，也可以在第三等离子体处理后进行加热处理。通过进行加热处理，可以去除绝缘层116及绝缘层114中的氢或水。此外，通过加热处理，可以减少绝缘层116及绝缘层114中的缺陷。另外，通过进行加热处理，绝缘层114及绝缘层116中的氮氧化物与绝缘层114中的氨起反应而绝缘层114及绝缘层116中的氮氧化物减少。通过减少氮氧化物，可以抑制晶体管的阈值电压的变动，从而可以减少晶体管的电特性的变动。另外，通过进行加热处理，可以有效地从绝缘层114及绝缘层116向半导体层108供氧。
关于加热处理可以参照上述记载，所以省略详细说明。
接着，形成绝缘层118。由于形成绝缘层118之后的工序可以参照上述<制造方法例1>的记载，所以省略详细说明。
通过上述工序，可以制造晶体管100A。
<制造方法例3>
对与上述<制造方法例2>所示的晶体管100A的制造方法不同的制造方法进行说明。注意，省略与上述重复的内容，而对不同的内容进行说明。
首先，与<制造方法例2>同样地进行至第三等离子体处理。由于到第三等离子体处理为止可以参照图8A至图10B及图13A至图14B的说明，所以省略详细说明。
另外，也可以在第三等离子体处理之后进行加热处理。关于加热处理可以参照上述记载，所以省略详细说明。
〔第四等离子体处理〕
接着，进行第四等离子体处理(图15)。图15示意性地示出绝缘层116的表面暴露于等离子体136的状态。第四等离子体处理优选使用含氧的气体。可以在包含氧化性气体的气氛下进行第四等离子体处理。作为氧化性气体可以使用上述气体。
通过将含氧的气体用于第四等离子体处理，可以对绝缘层116供氧。后面进行的加热工序使供应到绝缘层116的氧经由绝缘层114向半导体层108扩散，该氧可以减少半导体层108中的氧空位(VO)及VOH(加氧化)。注意，当在第四等离子体处理中对衬底102加热时，有时在第四等离子体处理时供应到绝缘层116的氧经由绝缘层114向半导体层108扩散并且氧空位(VO)及VOH减少。
由于关于第四等离子体处理可以参照上述第三等离子体处理的记载，所以省略详细说明。
接着，形成绝缘层118。由于形成绝缘层118之后的工序可以参照上述记载，所以省略详细说明。
优选在第四等离子体处理之后以绝缘层116的表面不暴露于大气的方式连续形成绝缘层118。例如，第四等离子体处理优选在绝缘层118的成膜装置中进行。这里，优选在形成绝缘层118的处理室中进行第四等离子体处理进行。或者，也可以采用在通过闸阀等与该处理室连接的处理室中进行第四等离子体处理之后在不暴露于大气的减压下搬送至形成绝缘层118的处理室的结构。另外，当在同一装置的同一处理室内连续进行第四等离子体处理及绝缘层118的形成时，优选在同一温度下进行第四等离子体处理及绝缘层118的形成。
对向绝缘层114或绝缘层116供氧的工序进行说明。
作为向绝缘层114或绝缘层116供氧的工序，除了第四等离子体处理，可以使用上述第二等离子体处理和第三等离子体处理中的一个以上。另外，第二等离子体处理及第三等离子体处理可以与第一等离子体处理、绝缘层114的形成及绝缘层116的形成连续进行。就是说，可以依次进行第一等离子体处理、绝缘层114形成、第二等离子体处理、绝缘层116形成及第三等离子体处理。在此，将从上述第一等离子体处理至第三等离子体处理的一系列工序称为第一工序组。另一方面，第四等离子体处理可以与绝缘层118的形成连续进行。就是说，可以依次进行第四等离子体处理及绝缘层118的形成。在此，将第四等离子体处理及绝缘层118的形成的一系列工序称为第二工序组。
由于与第二工序组相比第一工序组的工序较多，所以有时处理时间变长。另外，虽然通过加长第二等离子体处理及第三等离子体处理的处理时间可以增加供应到绝缘层114或绝缘层116的氧量，但是会导致第一工序组的处理时间变长。
在本发明的一个方式中，通过进行第四等离子体处理，即使缩短第二等离子体处理及第三等离子体处理的处理时间，也可以确保供应到绝缘层114或绝缘层116的氧量。另外，通过缩短第二等离子体处理及第三等离子体处理的处理时间，可以缩短第一工序组的处理时间。
当不进行第四等离子体处理时，在第二工序组中仅进行绝缘层118的形成，而进行第四等离子体处理则使第二工序组的处理时间变长。但是，通过在进行第四等离子体处理的同时缩短第二等离子体处理及第三等离子体处理的处理时间，可以减小第一工序组与第二工序组的处理时间的差，也就是说可以平衡各工序组的处理时间。因此通过利用本发明的一个方式的制造方法，可以提高生产率。
注意，虽然以在第一工序组中进行第一等离子体处理、第二等离子体处理及第三等离子体处理为例进行说明，但是本发明的一个方式不局限于此。在第一工序组中也可以省略第一等离子体处理、第二等离子体处理和第三等离子体处理中的一个或多个。或者，在第一工序组中也可以省略第一等离子体处理、第二等离子体处理及第三等离子体处理。
以使用等离子体增强化学气相沉积装置进行第四等离子体处理及绝缘层118的形成的情况为例进行说明。在此，绝缘层118为氮化硅。
在第四等离子体处理中，可以使用包含作为氧化性气体的一氧化二氮(N2O)及氨的混合气体，在绝缘层118的形成中，可以使用包含作为沉积气体的甲硅烷、氮及氨的混合气体。在此，在第四等离子体处理及绝缘层118的形成中，可以共同使用氨。就是说，通过使用一氧化二氮(N2O)及氨进行第四等离子体处理，然后停止供应一氧化二氮(N2O)并供应甲硅烷及氮，可以形成绝缘层118。如上所述，由于可以在同一处理室连续进行第四等离子体处理及绝缘层118的形成，所以能够提高生产率。
此外，作为用于第四等离子体处理的混合气体，也可以使用除了氧化性气体、氨气体以外还包含氩等稀有气体的混合气体。
通过上述工序，可以制造晶体管100A。
<制造方法例4>
对与上述<制造方法例1>所示的晶体管100A的制造方法不同的制造方法进行说明。注意，省略与上述重复的内容，而对不同的内容进行说明。
首先，与<制造方法例1>同样地形成至绝缘层116。由于到绝缘层116的形成为止可以参照图8A至图11A的说明，所以省略详细说明。另外，优选在形成绝缘层116后进行加热处理。关于该加热处理可以参照上述<制造方法例1>的记载，所以省略详细说明。
接着，以覆盖绝缘层116的方式形成金属氧化物层150(图16A)。
金属氧化物层150由不容易使氧及氢透过的材料形成。金属氧化物层150具有抑制绝缘层114及绝缘层116中的氧扩散到半导体层108的相反一侧的功能。此外，金属氧化物层150具有抑制氢及水从外部扩散到绝缘层114及绝缘层116一侧的功能。金属氧化物层150优选使用至少与绝缘层114及绝缘层116相比不容易使氧及氢透过的材料。
金属氧化物层150既可以是绝缘层，也可以是导电层。
作为金属氧化物层150，优选使用其介电常数比氧化硅高的绝缘材料。例如，可以使用氧化铝膜、氧化铪膜或铝酸铪膜等。
作为金属氧化物层150，例如可以使用氧化铟、铟锡氧化物(ITO)或含硅的铟锡氧化物(ITSO)等导电氧化物。
此外，作为金属氧化物层150，优选使用包含一个以上的与半导体层108相同的元素的氧化物材料。尤其是，优选使用可应用于半导体层108的氧化物半导体材料。作为用来形成金属氧化物层150的溅射靶材，In的原子数比优选为元素M的原子数比以上。作为这种溅射靶材的金属元素的原子数比，可以举出In：M：Zn＝1：1：1、In：M：Zn＝1：1：1.2、In：M：Zn＝2：1：3、In：M：Zn＝3：1：2、In：M：Zn＝4：2：3、In：M：Zn＝4：2：4.1、In：M：Zn＝5：1：3、In：M：Zn＝5：1：6、In：M：Zn＝5：1：7、In：M：Zn＝5：1：8、In：M：Zn＝6：1：6、In：M：Zn＝5：2：5等。
作为金属氧化物层150，尤其可以适当地使用元素M为Ga的In-Ga-Zn氧化物(IGZO)。
此时，通过作为金属氧化物层150使用利用与半导体层108组成相同的溅射靶材而形成的金属氧化物膜，由于通过使用组成相同的溅射靶材可以共用使用制造装置及溅射靶材，所以是优选的。
此外，在半导体层108和金属氧化物层150的双方都使用包含铟及镓的金属氧化物材料的情况下，金属氧化物层150可以使用其镓组成(含有比率)高于用于半导体层108的材料。由于作为金属氧化物层150使用镓组成(含有比率)高的材料可以提高对氧的阻挡性，所以是优选的。此时，通过将其铟组成高于金属氧化物层150的材料用于半导体层108，可以提高晶体管100的场效应迁移率。
金属氧化物层150优选利用溅射装置形成。例如，在利用溅射装置形成氧化物膜时，通过在包含氧气体的气氛下形成该氧化物膜，可以适当地对绝缘层116、绝缘层114或半导体层108中供氧。
金属氧化物层150例如优选在含氧的气氛下形成。尤其是，优选在含氧的气氛下利用溅射法形成。由此，可以在形成金属氧化物层150时对绝缘层116、绝缘层114或半导体层108供氧。
在与半导体层108同样通过使用包含金属氧化物的氧化物靶材的溅射法形成金属氧化物层150的情况下，可以援用上述记载。
例如，也可以作为成膜气体使用氧，通过使用金属靶材的反应性溅射法形成金属氧化物层150。例如，在作为金属靶材使用铝的情况下，可以形成氧化铝膜。
当形成金属氧化物层150时，引入到成膜装置的处理室内的成膜气体的总流量中的氧流量的比率(氧流量比)或处理室内的氧分压越高，越可以增大供应给绝缘层116中的氧量。氧流量比或氧分压例如为50％以上且100％以下，优选为65％以上且100％以下，更优选为80％以上且100％以下，进一步优选为90％以上且100％以下。尤其是，优选将氧流量比设定为100％，来使氧分压尽量接近于100％。
如此，通过在含氧的气氛下利用溅射法形成金属氧化物层150，在形成金属氧化物层150时可以在对栅极绝缘层116供氧的同时防止氧从绝缘层116脱离。其结果是，可以将极多的氧封闭在绝缘层116中。并且，可以通过后面的加热处理对半导体层108供应较多的氧。其结果是，可以减少半导体层108中的氧缺陷，而可以实现可靠性高的晶体管。
接着，优选通过进行加热处理从绝缘层116对半导体层108供氧。例如，也可以在包含氮、氧、稀有气体中的一个以上的气氛下以200℃以上且400℃以下的温度进行加热处理。
通过在形成金属氧化物层150之后进行加热处理，可以有效地从金属氧化物层150对半导体层108供氧。
接着，去除金属氧化物层150(图16B)。注意，优选以上述加热处理的温度以下的温度进行去除金属氧化物层150后的工序。由此，可以抑制半导体层108中的氧脱离，并且可以抑制在半导体层108中形成氧空位。由此，可以提高晶体管的可靠性。
虽然对金属氧化物层150的去除方法没有特别的限制，但是可以适当地采用湿蚀刻。通过采用湿蚀刻，可以抑制金属氧化物层150和绝缘层116同时被蚀刻。因此，可以抑制绝缘层116的膜厚度变薄，并且可以使绝缘层116的膜厚度均匀。
接着，形成绝缘层118。由于形成绝缘层118之后的工序可以参照上述<制造方法例1>的记载，所以省略详细说明。
通过上述工序，可以制造晶体管100A。
<制造方法例5>
以下对上述结构例子2-3所示的晶体管100B的制造方法进行说明。注意，省略与上述重复的内容，而对不同的内容进行说明。
首先，与<制造方法例1>同样地形成至抗蚀剂掩模140。由于到抗蚀剂掩模140为止的形成可以参照图8A至图9A的说明，所以省略详细说明。
接着，将抗蚀剂掩模140作为掩模蚀刻导电膜113cf、导电膜113bf及导电膜113af。在该蚀刻中，还去除既不与抗蚀剂掩模140重叠也不与半导体层108重叠的区域的绝缘层106b(图17A)。
接着，优选进行第一洗涤处理。由于第一洗涤处理之后的工序可以参照上述<制造方法例1>的记载，所以省略详细说明。
通过上述工序，可以制造晶体管100B(图17B)。
<制造方法例6>
以下对上述结构例子2-4所示的晶体管100C的制造方法进行说明。注意，省略与上述重复的内容，而对不同的内容进行说明。
首先，与<制造方法例1>同样地形成至金属氧化物膜108af及金属氧化物膜108bf。由于到金属氧化物膜108af及金属氧化物膜108bf为止的形成可以参照图8A及图8B的说明，所以省略详细说明。
接着，在形成金属氧化物膜108af及金属氧化物膜108bf后，在金属氧化物膜108bf上形成抗蚀剂掩模，将该抗蚀剂掩模作为掩模蚀刻金属氧化物膜108af及金属氧化物膜108bf并形成半导体层108。在该蚀刻中，还去除不与该抗蚀剂掩模重叠的区域的绝缘层106b(图18A)。然后，去除该抗蚀剂掩模。
另外，也可以在形成金属氧化物膜108af及金属氧化物膜108bf后或加工半导体层108后进行加热处理。由于加热处理之后的工序可以参照上述<制造方法例1>的记载，所以省略详细说明。
通过上述工序，可以制造晶体管100C(图18B)。
根据在此所述的晶体管的制造方法，通过作为与半导体层108接触的绝缘层114使用氨的释放多且氮氧化物的释放少的膜，可以抑制晶体管的阈值电压的变动，从而可以制造实现良好的电特性及高可靠性的晶体管。
以上是晶体管的制造方法例的说明。
<结构例子的变形例子>
以下对上述所示的晶体管的结构例子的变形例子进行说明。
〔变形例子1〕
图19A及图19B所示的晶体管100D与上述结构例子2-1所示的晶体管100的主要不同之处在于导电层112a及导电层112b不包括叠层结构而是单层结构。
通过使导电层112a及导电层112b为单层结构可以简化制造工序并提高生产率。作为导电层112a及导电层112b，优选使用包含铜、银、金或铝的导电材料。
〔变形例子2〕
图19C及图19D所示的晶体管100E与上述结构例子2-1所示的晶体管100的主要不同之处在于除了导电层112a及导电层112b以外半导体层108也不包括叠层结构而是单层结构。
通过除了导电层112a及导电层112b以外半导体层108也为单层结构，可以进一步提高生产率。此时，作为半导体层108，优选使用具有结晶性的金属氧化物膜。
〔变形例3〕
图20A、图20B及图20C所示的晶体管100F与上述结构例子2-2所示的晶体管100A的主要不同之处在于导电层120a及导电层120b的位置不同。
导电层120a及导电层120b位于绝缘层116与绝缘层118之间。导电层120b通过设置在绝缘层114及绝缘层116中的开口部142a与导电层112b电连接。
通过采用这种结构可以缩短导电层120a与半导体层108间的距离，由此可以提高晶体管100F的电特性。
〔变形例4〕
图21A、图21B及图21C所示的晶体管100G与上述结构例子2-1所示的晶体管100的主要不同之处在于绝缘层114的结构不同。
绝缘层114被加工成覆盖半导体层108的沟道形成区域的岛状。此外，位于半导体层108上的导电层112a及导电层112b的端部位于绝缘层114上。因此，绝缘层114具有所谓的沟道保护层的功能，在进行导电层112a及导电层112b的蚀刻时，可以保护半导体层108的背沟道一侧。
在该情况下，在对导电层112a及导电层112b进行蚀刻之后，通过利用上述方法进行等离子体处理，可以在抑制导电层112a及导电层112b被氧化的同时对绝缘层114供氧并可以经由绝缘层114对半导体层108供氧。另外，也可以通过在进行完等离子体处理之后进行加热处理将绝缘层114中的氧供应至半导体层108。
〔变形例5〕
图22A、图22B及图22C所示的晶体管100H与上述变形例4所示的晶体管100G的主要不同之处在于绝缘层114的结构不同。
绝缘层114以覆盖半导体层108、绝缘层106等的方式设置。另外，绝缘层114在半导体层108与导电层112a或导电层112b连接的部分中设置有开口部142c。
通过采用这种结构可以实现比将绝缘层114加工为岛状时更微型的晶体管。
根据本发明的一个方式的制造方法，通过将氨的释放多且氮氧化物的释放少的膜用作与半导体层108接触的绝缘层114，可以抑制晶体管的阈值电压的变动，从而可以制造实现了良好的电特性及高可靠性的晶体管。
以上是对变形实例的说明。
<应用例>
下面对将上述晶体管用于显示装置的像素时的例子进行说明。
图23的各图是示出显示装置的子像素的一部分的俯视示意图。一个子像素至少包括一个晶体管和用作像素电极的导电层(在此为导电层120b)。注意，这里为了便于说明示出子像素的部分结构的例子，也可以根据用于子像素的显示元件的种类、像素的附加功能等设置其他的晶体管或电容器等。
在图23A中，导电层104的一部分具有栅极线(也称为扫描线)的功能，导电层112a的一部分具有源极线(也称为视频信号线)的功能，导电层112b的一部分具有使晶体管与导电层120b电连接的布线的功能。
在图23A中，导电层104具有一部分突出的顶面形状，该突出的部分上设置有半导体层108，由此构成晶体管。
图23B和图23C示出导电层104不具有突出的部分的例子。图23B是半导体层108的沟道长度方向与导电层104的延伸方向平行的例子，图23C是其半导体层108的沟道长度方向与导电层104的延伸方向直交的例子。
在图23D和图23E中导电层112b具有包括圆弧状或大致为圆弧状的部分的U字型顶面形状。导电层112a和导电层112b以在半导体层108上两者的距离一直保持等距离的方式配置。通过采用这种结构，可以增大晶体管的沟道宽度，从而可以使更大的电流流过。
本发明的一个方式的晶体管不仅可以用于显示装置还可以用于各种各样的电路或装置。例如，可以用于运算电路、存储电路、驱动电路及接口电路等安装于电子设备等中的IC芯片内的各种电路或使用液晶元件或有机EL元件等的显示器装置或触摸传感器、光学传感器、生体传感器等各种传感器装置中的驱动电路等。
以上是对应用例的说明。
<半导体装置的构成要素>
下面对本实施方式的半导体装置所包括的构成要素进行详细说明。
〔衬底〕
虽然对衬底102的材料等没有特别的限制，但是至少需要具有能够承受后续的加热处理的耐热性。例如，可以使用以硅或碳化硅为材料的单晶半导体衬底或多晶半导体衬底、硅锗等化合物半导体衬底、SOI衬底、玻璃衬底、陶瓷衬底、石英衬底、蓝宝石衬底等作为衬底102。另外，也可以将在上述衬底上设置有半导体元件的衬底用作衬底102。
另外，作为衬底102，也可以使用柔性衬底，并且在柔性衬底上直接形成晶体管100等。或者，也可以在衬底102与晶体管100等之间设置剥离层。当剥离层上制造半导体装置的一部分或全部，然后将其从衬底102分离并转置到其他衬底上时可以使用剥离层。此时，也可以将晶体管100等转置到耐热性低的衬底或柔性衬底上。
〔绝缘层106〕
绝缘层106例如可以使用氧化物绝缘膜或氮化物绝缘膜的单层或叠层形成。注意，为了提高绝缘层106与半导体层108的界面特性，绝缘层106中的至少与半导体层108接触的区域优选使用氧化物绝缘膜形成。另外，绝缘层106优选使用通过加热释放氧的膜。
绝缘层106例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧化铪、氧化镓或者Ga-Zn氧化物等，并且以叠层或单层设置。
另外，当在绝缘层106的与半导体层108接触的一侧使用氮化硅膜等氧化物膜以外的膜时，优选对与半导体层108接触的表面进行氧等离子体处理等预处理使该表面或表面附近氧化。
〔导电膜〕
作为用作栅电极的导电层104及导电层120a、用作布线的120b、用作源电极和漏电极中的一个的导电层112a及用作源电极和漏电极中的另一个的导电层112b等构成半导体装置的导电膜，可以使用选自铬、铜、铝、金、银、锌、钼、钽、钛、钨、锰、镍、铁、钴的金属元素或以上述金属元素为成分的合金或者组合上述金属元素的合金等来分别形成。
尤其是，用作源电极和漏电极中的一个的导电层112a及用作源电极和漏电极中的另一个的导电层112b优选使用含有铜、银、金或铝等的低电阻的导电材料。其中，铜或铝在量产性上尤其具有优势是优选的。
另外，作为构成半导体装置的上述导电膜，可以使用In-Sn氧化物、In-W氧化物、In-W-Zn氧化物、In-Ti氧化物、In-Ti-Sn氧化物、In-Zn氧化物、In-Sn-Si氧化物、In-Ga-Zn氧化物等的氧化物导电体或者金属氧化物膜。
在此，对氧化物导电体(OC：Oxide Conductor)进行说明。例如，通过在具有半导体特性的金属氧化物中形成氧缺陷并对该氧缺陷添加氢来在导带附近形成施主能级。由此，金属氧化物的导电性增高变为导电体，也可以将变为导电体的金属氧化物称为氧化物导电体。
另外，作为构成半导体装置的上述导电膜，也可以采用含有上述氧化物导电体(金属氧化物)的导电膜、含有金属或合金的导电膜的叠层结构。通过使用含有金属或合金的导电膜，可以降低布线电阻。此时，优选作为用作栅极绝缘层的绝缘层接触的一侧使用含有氧化物导电体的导电膜。
另外，作为导电层104、导电层112a、导电层112b也可以使用Cu-X合金膜(X为Mn、Ni、Cr、Fe、Co、Mo、Ta或Ti)。通过使用Cu-X合金膜，可以通过湿蚀刻工序进行加工，从而可以抑制制造成本。
〔绝缘层114、绝缘层116〕
作为设置在半导体层108上的绝缘层114，可以使用包括使用PECVD法、溅射法、ALD法等形成的氧化硅膜、氧氮化硅膜、氧化铝膜、氧化铪膜、氧化钇膜、氧化锆膜、氧化镓膜、氧化钽膜、氧化镁膜、氧化镧膜、氧化铈膜和氧化钕膜等中的一种以上的绝缘层。尤其是，优选使用通过等离子体CVD法形成的氧化硅膜或氧氮化硅膜。此外，绝缘层114也可以采用两层以上的叠层结构。
作为用作保护层的绝缘层116，可以使用包括利用PECVD法、溅射法、ALD法等形成的氮氧化硅膜、氮化硅膜、氮化铝膜、氮氧化铝膜等中的一种以上的绝缘层。此外，绝缘层116也可以采用两层以上的叠层结构。
〔半导体层108〕
当半导体层108为In-M-Zn氧化物时，优选用来形成In-M-Zn氧化物的溅射靶材中的In的原子个数比为元素M的原子个数比以上。作为这种溅射靶材的金属元素的原子个数比，可以举出In：M：Zn＝1：1：1、In：M：Zn＝1：1：1.2、In：M：Zn＝2：1：3、In：M：Zn＝3：1：2、In：M：Zn＝4：2：3、In：M：Zn＝4：2：4.1、In：M：Zn＝5：1：3、In：M：Zn＝5：1：6、In：M：Zn＝5：1：7、In：M：Zn＝5：1：8、In：M：Zn＝6：1：6、In：M：Zn＝5：2：5等。
作为半导体层108，尤其是可以适当地使用元素M为Ga的In-Ga-Zn氧化物(IGZO)。
作为溅射靶材优选使用含有多晶氧化物的靶材，由此可以易于形成具有结晶性的半导体层108。注意，所形成的半导体层108的原子个数比分别包含上述溅射靶材中的金属元素的原子个数比的±40％的范围内。例如，在被用于半导体层108的溅射靶材的组成为In：Ga：Zn＝4：2：4.1(原子个数比)时，所形成的半导体层108的组成有时为In：Ga：Zn＝4：2：3(原子个数比)或其附近。
当记载为原子个数比为In：Ga：Zn＝4：2：3或其附近时包括如下情况：In为4时，Ga为1以上且3以下，Zn为2以上且4以下。另外，当记载为原子个数比为In：Ga：Zn＝5：1：6或其附近时包括如下情况：In为5时，Ga大于0.1且为2以下，Zn为5以上且7以下。另外，当记载为原子个数比为In：Ga：Zn＝1：1：1或其附近时包括如下情况：In为1时，Ga大于0.1且为2以下，Zn大于0.1且为2以下。
半导体层108的能隙为2eV以上，优选为2.5eV以上。如此，通过使用能隙比硅宽的金属氧化物，可以减少晶体管的关态电流。
半导体层108优选具有非单晶结构。非单晶结构例如包括后述的CAAC结构、多晶结构、微晶结构或非晶结构。在非单晶结构中，非晶结构的缺陷能级密度最高，CAAC结构的缺陷能级密度最低。
下面对CAAC(c-axis aligned crystal)进行说明。CAAC表示结晶结构的一个例子。
CAAC结构是指包括多个纳米晶(最大直径小于10nm的结晶区域)的薄膜等的结晶结构之一，具有如下特征：各纳米晶的c轴在特定方向上取向，其a轴及b轴不具有取向性，纳米晶彼此不形成晶界而连续地连接。尤其是，在具有CAAC结构的薄膜中，各纳米晶的c轴容易在薄膜的厚度方向、被形成面的法线方向或者薄膜表面的法线方向上取向。
CAAC-OS(Oxide Semiconductor)是结晶性高的氧化物半导体。在CAAC-OS中观察不到明确的晶界，因此不容易发生起因于晶界的电子迁移率的下降。另外，氧化物半导体的结晶性有时因杂质的混入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧缺陷等)少的氧化物半导体。因此，包含CAAC-OS的氧化物半导体的物理性质稳定。因此，包含CAAC-OS的氧化物半导体具有高耐热性及高可靠性。
在此，在晶体学的单位晶格中，一般以构成单位晶格的a轴、b轴、c轴这三个轴(晶轴)中较特殊的轴为c轴。尤其是，在具有层状结构的结晶中，一般来说，与层的面方向平行的两个轴为a轴及b轴，与层交叉的轴为c轴。作为这种具有层状结构的结晶的典型例子，有分类为六方晶系的石墨，其单位晶格的a轴及b轴平行于劈开面，c轴正交于劈开面。例如，为层状结构的具有YbFe2O4型结晶结构的InGaZnO4的结晶可分类为六方晶系，其单位晶格的a轴及b轴平行于层的面方向，c轴正交于层(即，a轴及b轴)。
下面，对金属氧化物的结晶结构的一个例子进行说明。注意，以使用In-Ga-Zn氧化物靶材(In：Ga：Zn＝4：2：4.1<原子个数比>)且通过溅射法形成的金属氧化物为一个例子进行说明。使用上述靶材在衬底温度为100℃以上且130℃以下的条件下利用溅射法形成的金属氧化物易于具有nc(nano crystal)结构和CAAC结构中的任一方的结晶结构或其混在的结构。在衬底温度为室温(R.T.)的条件下利用溅射法形成的金属氧化物易于具有nc结晶结构。注意，这里的室温(R.T.)是指包括对衬底不进行加热时的温度。
以上是构成要素的说明。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
(实施方式2)
在本实施方式中对具有上述实施方式例示的晶体管的显示装置的一个例子进行说明。
<结构例子>
图24A示出显示装置700的俯视图。显示装置700包括利用密封材料712贴合在一起的第一衬底701和第二衬底705。在被第一衬底701、第二衬底705及密封材料712密封的区域中，第一衬底701上设置有像素部702、源极驱动电路部704及栅极驱动电路部706。像素部702设置有多个显示元件。
另外，第一衬底701的不与第二衬底705重叠的部分中设置有与FPC716(FPC：Flexible printed circuit柔性印刷电路)连接的FPC端子部708。利用FPC716通过FPC端子部708及信号线710分别对像素部702、源极驱动电路部704及栅极驱动电路部706提供各种信号等。
可以设置多个栅极驱动电路部706。另外，栅极驱动电路部706及源极驱动电路部704分别另行形成在半导体衬底等上，也可以采用被封装的IC芯片的方式。该IC芯片可以安装在第一衬底701上或安装到FPC716。
像素部702、源极驱动电路部704及栅极驱动电路部706包括的晶体管可以使用本发明的一个方式的半导体装置的晶体管。
作为设置在像素部702中的显示元件，可以举出液晶元件、发光元件等。作为液晶元件，可以采用透射型液晶元件、反射型液晶元件、半透射型液晶元件等。另外，作为发光元件可以举出LED(Light Emitting Diode：发光二极管)、OLED(Organic LED：有机LED)、QLED(Quantum-dot LED：量子点LED)、半导体激光器等自发光性的发光元件。另外，可以使用快门方式或光干涉方式的MEMS(Micro Electro Mechanical Systems：微电子机械系统)元件或采用微囊方式、电泳方式、电润湿方式或电子粉流体(注册商标)方式等的显示元件等。
图24B所示的显示装置700A是使用具有柔性的树脂层743代替第一衬底701的能够用作柔性显示器的显示装置的例子。
显示装置700A的像素部702不是矩形而是角部具有圆弧形的形状。另外，如图24B中的区域P1所示，像素部702及树脂层743的一部分具有切断的缺口部。一对栅极驱动电路部706夹着像素部702设置在两侧。栅极驱动电路部706在像素部702的角部沿着圆弧形的轮廓内侧设置。
树脂层743的设置有FPC端子部708的部分突出。树脂层743的包括FPC端子部708的一部分可以沿着图24B中的区域P2折到背面。通过将树脂层743的一部分折到背面，可以在FPC716与像素部702的背面重叠配置的状态下将显示装置700A安装到电子设备，由此可以节省电子设备的空间。
与显示装置700A连接的FPC716安装有IC717。IC717例如具有源极驱动电路的功能。这里，显示装置700A中的源极驱动电路部704可以采用至少包括保护电路、缓冲器电路、解复用器电路等中的一种的结构。
图24C所示的显示装置700B是适用于具有大画面的电子设备的显示装置。例如，显示装置700B适用于电视装置、显示器装置、个人计算机(包括笔记本型或台式)、平板终端、数字标牌等。
显示装置700B包括多个源极驱动器IC721和一对栅极驱动电路部722。
多个源极驱动器IC721分别安装在FPC723上。此外，多个FPC723的一个端子与第一衬底701连接，另一个端子与印刷电路板724连接。通过使FPC723弯曲，可以将印刷电路板724配置在像素部702的背面，安装在电子设备中，而可以减小用来设置电子设备的空间。
另一方面，栅极驱动电路部722形成在第一衬底701上。由此，可以实现窄边框的电子设备。
通过采用上述结构，可以实现大型且高分辨率的显示装置。例如，可以实现屏幕尺寸为对角线30英寸以上、40英寸以上、50英寸以上或60英寸以上的显示装置。此外，可以实现4K2K、8K4K等极为高分辨率的显示装置。
<截面结构例子>
下面参照图25至图29对作为显示元件使用液晶元件的结构及使用EL元件的结构进行说明。图25至图28是分别沿着图24A所示的点划线Q-R的截面图。图29是沿着图24B所示的点划线S-T的截面图。图25至图27是作为显示元件使用液晶元件的结构，图28及图29是使用EL元件的结构。
〔关于显示装置的共通部分的说明〕
图25至图29所示的显示装置包括引绕布线部711、像素部702、源极驱动电路部704及FPC端子部708。引绕布线部711包括信号线710。像素部702包括晶体管750及电容器790。源极驱动电路部704包括晶体管752。图26示出不设置电容器790的情况。
晶体管750及晶体管752可以使用实施方式1所示的晶体管。
本实施方式使用的晶体管包括高度纯化且氧空位的形成被抑制的氧化物半导体膜。该晶体管可以具有低关态电流。因此，可以延长图像信号等电信号的保持时间，可以延长图像信号的写入间隔。因此，可以降低刷新工作的频度，由此可以发挥降低功耗的效果。
因为在本实施方式中使用的晶体管可以得到较高的场效应迁移率，所以可以进行高速驱动。例如，通过将这种能够进行高速驱动的晶体管用于显示装置，可以在同一衬底上形成像素部的开关晶体管及用于驱动电路部的驱动晶体管。即，可以采用不采用由硅片等形成的驱动电路的结构，由此可以减少显示装置的构件数。另外，通过在像素部中也使用能够进行高速驱动的晶体管，可以提供高品质的图像。
图25、图28及图29所示的电容器790包括通过加工与晶体管750所包括的栅电极相同的膜而形成的下部电极及通过加工与源电极或漏电极相同的膜而形成的上部电极。另外，在下部电极与上部电极间设置被用作晶体管750的栅极绝缘层的绝缘膜的一部分。就是说，电容器790具有一对电极夹持被用作介电质的绝缘膜的叠层型的结构。
另外，晶体管750、晶体管752及电容器790上设置有平坦化绝缘膜770。
另外，像素部702所包括的晶体管750与源极驱动电路部704所包括的晶体管752也可以使用不同结构的晶体管。例如，可以采用其中一方使用顶栅极型晶体管而另一方使用底栅极型晶体管的结构。另外，上述栅极驱动电路部706也与源极驱动电路部704同样。
信号线710使用与晶体管750、752的源电极及漏电极等相同的导电膜而形成。此时，通过使用包含铜元素的材料等低电阻材料，起因于布线电阻的信号延迟等减少，从而可以实现大屏幕显示，所以是优选的。
FPC端子部708包括其一部分用作连接电极的布线760、各向异性导电膜780及FPC716。布线760通过各向异性导电膜780与FPC716的端子电连接。在此，布线760是由与晶体管750、752的源电极及漏电极等为同一导电膜的膜形成。
作为第一衬底701及第二衬底705，例如可以使用玻璃衬底或塑料衬底等具有柔性的衬底。当作为第一衬底701使用具有柔性的衬底时，优选在第一衬底701与晶体管750等之间设置对水或氢具有阻挡性的绝缘层。
另外，第二衬底705一侧设置有遮光层738、着色层736以及与它们接触的绝缘层734。
〔使用液晶元件的显示装置的结构例子〕
图25所示的显示装置700包括液晶元件775。液晶元件775包括导电层772、导电层774以及导电层772与导电层774之间的液晶层776。导电层774设置在第二衬底705一侧，用作公共电极。另外，导电层772与晶体管750所包括的源电极或漏电极电连接。导电层772形成在平坦化绝缘膜770上用作像素电极。
导电层772可以使用对可见光具有透光性的材料或具有反射性的材料。作为透光性材料，例如，可以使用含有铟、锌、锡等的氧化物材料。作为反射性材料，例如，可以使用含有铝、银等材料。
当作为导电层772使用反射性材料时，显示装置700为反射型液晶显示装置。当作为导电层772使用透光性材料时，显示装置700为透射型液晶显示装置。当为反射型液晶显示装置的情况下，在观看侧设置偏振片。当为透射型液晶显示装置的情况下，以夹着液晶元件的方式设置一对偏振片。
第一衬底701和第二衬底705之间设置有结构体778。结构体778是柱状的间隔物，用来控制第一衬底701与第二衬底705之间的距离(单元间隙)。此外，作为结构体778可以使用球状的间隔物。
图26所示的显示装置700示出使用横向电场方式(例如，FFS模式)的液晶元件775的例子。导电层772上隔着绝缘层773设置有用作公共电极的导电层774。可以通过导电层772与导电层774间产生的电场控制液晶层776的取向状态。
在图26中，可以以导电层774、绝缘层773、导电层772的叠层结构构成存储电容器。因此，不需要另外设置电容器，可以提高开口率。
另外，虽然图25及图26中没有进行图示，也可以采用设置与液晶层776接触的取向膜。另外，可以适当地设置偏振构件、相位差构件、抗反射构件等的光学构件(光学衬底)及背光、侧光等光源。
液晶层776可以使用热致液晶、低分子液晶、高分子液晶、高分子分散型液晶(PDLC：Polymer Dispersed Liquid Crystal)、高分子网络型液晶(PNLC：Polymer NetworkLiquid Crystal)、铁电液晶、反铁电液晶等。另外，在采用横向电场方式的情况下，也可以使用不需要取向膜的呈现蓝相的液晶。
另外，作为液晶元件的模式，可以采用TN(Twisted Nematic：扭曲向列)模式、VA(Vertical Alignment：垂直取向)模式、IPS(In-Plane-Switching：平面内转换)模式、FFS(Fringe Field Switching：边缘电场转换)模式、ASM(Axially Symmetric alignedMicro-cell：轴对称排列微单元)模式、OCB(Optically Compensated Birefringence：光学补偿弯曲)模式、ECB(Electrically Controlled Birefringence：电控双折射)模式、宾主模式等。
另外，液晶层776可以采用使用高分子分散型液晶、高分子网络型液晶等的散乱型液晶。此时，可以采用不设置着色层736进行黑白色显示的结构，也可以采用使用着色层736进行彩色显示的结构。
另外，作为液晶元件的驱动方法，可以应用利用继时加法混色法进行彩色显示的分时显示方式(也称为场序制列驱动方式)。在该情况下，可以采用不设置着色层736的结构。当采用分时显示方式的情况下，例如无需设置分别呈现R(红色)、G(绿色)、B(蓝色)的子像素，因此具有可以提高像素的开口率、分辨率等优点。
图27示出与图26所示的显示装置700不同的使用横向电场方式(例如，FFS模式)的液晶元件775的例子。
图27所示的显示装置700在第一衬底701和第二衬底705之间包括晶体管750、晶体管752、液晶元件775等。第一衬底701和第二衬底705由密封层732贴合。
液晶元件775包括导电层714、液晶层776及导电层713。导电层713设置在第一衬底701上。导电层713上设置有一个以上的绝缘层，该绝缘层上设置有导电层714。此外，液晶层776位于导电层714和第二衬底705之间。导电层713与布线728电连接，并被用作公共电极。导电层714与晶体管750电连接，并被用作像素电极。布线728被供应公共电位。
导电层714的俯视形状是梳齿状或具有狭缝的形状。在液晶元件775中，由产生在导电层714和导电层713之间的电场控制液晶层776的取向状态。
此外，使用导电层714、导电层713和被夹在它们之间的一个以上的绝缘层的叠层结构形成有被用作存储电容器的电容器790。因此，不需要另外设置电容器，可以提高开口率。
导电层714及导电层713都可以使用对可见光具有透光性的材料或具有反射性的材料。作为透光性材料，例如，可以使用含有铟、锌、锡等的氧化物材料。作为反射性材料，例如，可以使用含有铝、银等材料。
当作为导电层714和导电层713中的一个或两个使用反射性材料时，显示装置700为反射型液晶显示装置。当作为导电层714和导电层713都使用透光性材料时，显示装置700为透射型液晶显示装置。当为反射型液晶显示装置的情况下，在观看侧设置偏振片。当为透射型液晶显示装置的情况下，以夹着液晶元件的方式设置一对偏振片。
图27示出透射型液晶显示装置的例子。第一衬底701的外侧设置有偏振片755及光源757，并且第二衬底705的外侧设置有偏振片756。光源757被用作背光。
第二衬底705的第一衬底701一侧的面设置有遮光层738及着色层736。此外，覆盖遮光层738及着色层736地设置有被用作平坦化层的绝缘层734。绝缘层734的第一衬底701一侧的面设置有间隔物727。
液晶层776位于覆盖导电层714的取向膜725和覆盖绝缘层734的取向膜726之间。另外，如果不需要则可以不设置取向膜725及取向膜726。
此外，虽然图27未图示，但是可以在第二衬底705的外侧适当地设置相位差薄膜、防反射薄膜等光学构件(光学薄膜)、保护薄膜、防污薄膜等。作为防反射薄膜有AG(AntiGlare)薄膜、AR(Anti Reflection)薄膜等。
在图27所示的显示装置700中，不在被用作像素电极的导电层714及被用作公共电极的导电层713的被形成面一侧设置被用作平坦化层的有机绝缘膜。此外，作为显示装置700所包括的晶体管750等，使用比较能够缩短工序的底栅型晶体管。通过采用这样的结构，可以减少制造成本并提高制造成品率，从而可以廉价地提供可靠性高的显示装置。
〔使用发光元件的显示装置的结构例子〕
图28所示的显示装置700包括发光元件782。发光元件782包括导电层772、EL层786及导电膜788。EL层786具有有机化合物或量子点等的无机化合物。
作为可用于有机化合物的材料，可以举出荧光性材料或磷光性材料等。另外，可用于量子点的材料，可以举出胶状量子点材料、合金型量子点材料、核壳(Core Shell)型量子点材料、核型量子点材料等。
图28所示的显示装置700在平坦化绝缘膜770上设置有覆盖导电层772的一部分的绝缘膜730。在此，发光元件782包括透光性导电膜788为顶部发射型发光元件。另外，发光元件782也可以采用从导电层772侧射出光的底部发射型结构或者从导电层772一侧及导电膜788一侧的双方射出光的双面发射型结构。
另外，着色层736设置在与发光元件782重叠的位置，遮光层738设置在与绝缘膜730重叠的位置、引绕布线部711中及源极驱动电路部704中。另外，着色层736及遮光层738由绝缘层734覆盖。另外，发光元件782与绝缘层734之间由密封层732充填。另外，当通过在各像素中将EL层786形成为岛状或者在各像素列中将EL层786形成为条状，也就是说，通过分开涂布来形成EL层786时，也可以采用不设置着色层736的结构。
图29示出适用于柔性显示器的显示装置的结构。图29是沿着图24B所示的显示装置700A中的点划线S-T的截面图。
图29所示的显示装置700A采用支撑衬底745、粘合层742、树脂层743及绝缘层744的叠层结构代替图28所示的第一衬底701。晶体管750、电容器790等设置于形成在树脂层743上的绝缘层744上。
支撑衬底745是包含有机树脂、玻璃等的具有柔性的薄衬底。树脂层743是包含聚酰亚胺、丙烯酸树脂等的有机树脂的层。绝缘层744包含氧化硅膜、氧氮化硅膜、氮化硅膜等的无机绝缘膜。树脂层743与支撑衬底745通过粘合层742贴合在一起。树脂层743优选比支撑衬底745薄。
另外，图29所示的显示装置700包括保护层740代替图28所示的第二衬底705。保护层740与密封层732贴合在一起。保护层740可以使用玻璃衬底、树脂薄膜等。另外，保护层740也可以使用偏振片、散射板等光学构件、触摸传感器面板等输入装置或上述两个以上的叠层结构。
另外，发光元件782所包括的EL层786在绝缘膜730及导电层772上以岛状设置。通过以各子像素中的EL层786的发光颜色都不同的方式分开形成EL层786，可以在不使用着色层736的情况下实现彩色显示。另外，覆盖发光元件782设置有保护层741。保护层741可以防止水等杂质扩散到发光元件782中。保护层741优选使用无机绝缘膜。另外，更优选的是采用无机绝缘膜和有机绝缘膜各为一个以上的叠层结构。
另外，图29中示出能够折叠的区域P2。区域P2中包括不设置有支撑衬底745、粘合层742以及绝缘层744等无机绝缘膜的部分。另外，在区域P2中，覆盖布线760设置有树脂层746。通过不在能够折叠的区域P2中设置无机绝缘膜而采用仅层叠含有金属或合金的导电层、含有有机材料的层的结构，可以防止在使其弯曲时产生裂缝。另外，通过不在区域P2设置支撑衬底745，可以使显示装置700A的一部分以极小的曲率半径弯曲。
〔在显示装置中设置输入装置的结构例子〕
另外，也可以对图25至图29所示的显示装置设置输入装置。作为该输入装置，例如，可以举出触摸传感器等。
例如，作为传感器的方式，可以利用静电电容式、电阻膜式、表面声波式、红外线式、光学式、压敏式等各种方式。此外，可以组合使用上述方式中的两个以上。
另外，触摸面板有如下结构：输入装置形成在一对衬底之间的所谓的In-Cell型触摸面板；输入装置形成在显示装置上的所谓的On-Cell型触摸面板；与显示装置贴合的所谓的Out-Cell型触摸面板；等等。
本实施方式所示的结构例子及对应于这些例子的附图等的至少一部分可以与其他结构例子或附图等适当地组合而实施。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
(实施方式3)
在本实施方式中参照图30A至图30C对包括本发明的一个方式的半导体装置的显示装置进行说明。
图30A所示的显示装置包括像素部502、驱动电路部504、保护电路506及端子部507。注意，也可以采用不设置保护电路506的结构。
对像素部502或驱动电路部504所包括的晶体管可以使用本发明的一个方式的晶体管。此外，也可以对保护电路506使用本发明的一个方式的晶体管。
像素部502包括配置为X行Y列(X、Y为分别独立的2以上的自然数)的多个像素电路501。各像素电路501都包括驱动显示元件的电路。
驱动电路部504包括对栅极线GL_1至GL_X输出扫描信号的栅极驱动器504a、对数据线DL_1至DL_Y供应数据信号的源极驱动器504b等的驱动电路。栅极驱动器504a采用至少包括移位寄存器的结构即可。此外，源极驱动器504b例如由多个模拟开关等构成。此外，也可以由移位寄存器等构成源极驱动器504b。
端子部507是指设置有用来从外部的电路对显示装置输入电源、控制信号及图像信号等的端子的部分。
保护电路506是在自身所连接的布线被供应一定的范围之外的电位时使该布线与其他布线之间处于导通状态的电路。图30A所示的保护电路506例如与栅极驱动器504a和像素电路501之间的布线的栅极线GL_1至GL_X、或者与源极驱动器504b和像素电路501之间的布线的数据线DL_1至DL_Y等的各种布线连接。另外，在图30A中，为了区别保护电路506和像素电路501而对保护电路506附加阴影线。
此外，既可以采用栅极驱动器504a及源极驱动器504b各自设置在与像素部502相同的衬底上的结构，又可以采用形成有栅极驱动电路或源极驱动电路的衬底(例如，使用单晶半导体膜或多晶半导体膜形成的驱动电路板)以COG或TAB(Tape Automated Bonding：卷带自动结合)安装于衬底的结构。
此外，图30B及图30C示出可用于像素电路501的像素电路的结构的一个例子。
图30B所示的像素电路501包括液晶元件570、晶体管550及电容器560。此外，与像素电路501连接有数据线DL_n、栅极线GL_m及电位供应线VL等。
根据像素电路501的规格适当地设定液晶元件570的一对电极中的一个电极的电位。根据被写入的数据设定液晶元件570的取向状态。此外，也可以对多个像素电路501的每一个所具有的液晶元件570的一对电极中的一个电极供应公共电位。此外，也可以对各行的像素电路501的每一个所具有的液晶元件570的一对电极中的一个电极供应不同的电位。
此外，图30C所示的像素电路501包括晶体管552、554、电容器562以及发光元件572。此外，与像素电路501连接有数据线DL_n、栅极线GL_m、电位供应线VL_a及电位供应线VL_b等。
此外，电位供应线VL_a和电位供应线VL_b中的一方被施加高电源电位VDD，另一方被施加低电源电位VSS。根据晶体管554的栅极被施加的电位，流过发光元件572中的电流被控制，从而来自发光元件572的发光亮度被控制。
本实施方式所示的结构例子及对应于这些例子的附图等的至少一部分可以与其他结构例子或附图等适当地组合而实施。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
(实施方式4)
下面对备有用来校正像素所显示的灰度的存储器的像素电路以及具有该像素电路的显示装置进行说明。实施方式1中例示出的晶体管可以用于下文中例示出的像素电路所使用的晶体管。
<电路结构>
图31A示出像素电路400的电路图。像素电路400包括晶体管M1、晶体管M2、电容器C1及电路401。此外，像素电路400连接有布线S1、布线S2、布线G1及布线G2。
晶体管M1的栅极与布线G1连接，源极和漏极中的一个与布线S1连接，源极和漏极中的另一个与电容器C1的一个电极连接。晶体管M2的栅极与布线G2连接，源极和漏极中的一个与布线S2连接，源极和漏极中的另一个与电容器C1的另一个电极及电路401连接。
电路401至少包括一个显示元件。显示元件可以使用各种各样的元件，典型地有有机EL元件或LED元件等发光元件、液晶元件或MEMS(Micro Electro Mechanical Systems)元件等。
将连接晶体管M1与电容器C1的节点记作节点N1，将连接晶体管M2与电路401的节点记作节点N2。
像素电路400通过使晶体管M1变为关闭状态可以保持节点N1的电位。此外，通过使晶体管M2变为关闭状态可以保持节点N2的电位。此外，通过在晶体管M2处于关闭状态的状态下通过晶体管M1对节点N1写入规定的电位，由于通过电容器C1的电容耦合，可以使节点N2的电位对应节点N1的电位变化而发生改变。
在此，作为晶体管M1、晶体管M2中的一方或双方可以使用实施方式1中例示出的使用氧化物半导体的晶体管。由于该晶体管具有极小的关态电流，因此可以长时间地保持节点N1及节点N2的电位。此外，当各节点的电位保持期间较短时(具体而言，帧频为30Hz以上时等)也可以采用使用了硅等半导体的晶体管。
<驱动方法例>
接着，参照图31B对像素电路400的工作方法的一个例子进行说明。图31B是像素电路400的工作的时序图。注意，这里为了便于说明，不考虑布线电阻等各种电阻、晶体管或布线等的寄生电容及晶体管的阈值电压等的影响。
在图31B所示的工作中，将1个帧期间分为期间T1和期间T2。期间T1是对节点N2写入电位的期间，期间T2是对节点N1写入电位的期间。
〔期间T1〕
在期间T1，对布线G1和布线G2的双方供应使晶体管变为导通状态的电位。此外，对布线S1提供为恒定电位的电位Vref，对布线S2提供第一数据电位Vw。
节点N1通过晶体管M1从布线S1被供应电位Vref。此外，节点N2通过晶体管M2从布线S2被供应第一数据电位Vw。因此，电容器C1变为保持电位差Vw-Vref的状态。
〔期间T2〕
接着，在期间T2，布线G1被供应使晶体管M1变为导通状态的电位，布线G2被供应使晶体管M2变为关闭状态的电位，布线S1被供应第二数据电位Vdata。此外，可以对布线S2提供预定的恒电位或使成为浮动状态。
节点N1通过晶体管M1从布线S1被供应第二数据电位Vdata。此时，由于通过电容器C1的电容耦合，对应第二数据电位Vdata节点N2的电位发生变化，其变化量为电位dV。也就是说，电路401被输入将第一数据电位Vw和电位dV加在一起的电位。注意，虽然图31B示出电位dV为正的值，但是其也可以为负的值。也就是说，第二数据电位Vdata也可以比电位Vref低。
这里，电位dV基本由电容器C1的电容值及电路401的电容值决定。当电容器C1的电容值充分大于电路401的电容值时，电位dV成为接近第二数据电位Vdata的电位。
如上所述，由于像素电路400可以组合两种数据信号生成供应给包括显示元件的电路401的电位，所以可以在像素电路400内进行灰度校正。
此外，像素电路400可以生成超过可对布线S1及布线S2供应的最大电位的电位。例如，在使用发光元件的情况下，可以进行高动态范围(HDR)显示等。此外，在使用液晶元件的情况下，可以实现过驱动等。
<应用例>
〔使用液晶元件的例子〕
图31C所示的像素电路400LC包括电路401LC。电路401LC包括液晶元件LC及电容器C2。
液晶元件LC的一个电极与节点N2及电容器C2的一个电极连接，另一个电极与被供应电位Vcom2的布线连接。电容器C2的另一个电极与被供应电位Vcom1的布线连接。
电容器C2被用作存储电容器。此外，当不需要时可以省略电容器C2。
由于像素电路400LC可以对液晶元件LC提供高电压，所以例如可以通过过驱动实现高速显示，可以采用驱动电压高的液晶材料等。此外，通过对布线S1或布线S2提供校正信号，可以根据使用温度或液晶元件LC的劣化状态等进行灰度校正。
〔使用发光元件的例子〕
图31D所示的像素电路400EL包括电路401EL。电路401EL包括发光元件EL、晶体管M3及电容器C2。
晶体管M3的栅极与节点N2及电容器C2中的一个电极连接，源极和漏极中的一个与被供应电位VH的布线连接，源极和漏极中的另一个与发光元件EL的一个电极连接。电容器C2的另一个电极与被供应电位Vcom的布线连接。发光元件EL的另一个电极与被供应电位VL的布线连接。
晶体管M3具有控制对发光元件EL供应的电流的功能。电容器C2被用作存储电容器。不需要时也可以省略电容器C2。
此外，虽然这里示出发光元件EL的阳极一侧与晶体管M3连接的结构，但是也可以采用阴极一侧与晶体管M3连接的结构。此时，可以适当地改变电位VH与电位VL的值。
像素电路400EL可以通过对晶体管M3的栅极施加高电位使大电流流过发光元件EL，所以可以实现HDR显示等。此外，通过对布线S1或布线S2提供校正信号可以对晶体管M3及发光元件EL的电特性偏差进行校正。
此外，不局限于图31C及图31D所示的电路，也可以采用另外附加晶体管或电容器等的结构。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
(实施方式5)
在本实施方式中，对可以使用本发明的一个方式制造的显示模块进行说明。
图32A所示的显示模块6000在上盖6001与下盖6002之间包括与FPC6005连接的显示装置6006、框架6009、印刷电路板6010及电池6011。
例如，可以将使用本发明的一个方式制造的显示装置用作显示装置6006。通过利用显示装置6006，可以实现功耗极低的显示模块。
上盖6001及下盖6002可以根据显示装置6006的尺寸适当地改变其形状或尺寸。
显示装置6006也可以具有作为触摸面板的功能。
框架6009具有保护显示装置6006的功能、遮断因印刷电路板6010的工作而产生的电磁波的功能以及散热板的功能等。
印刷电路板6010具有电源电路以及用来输出视频信号及时钟信号的信号处理电路、电池控制电路等。
图32B是具备光学触摸传感器的显示模块6000的截面示意图。
显示模块6000包括设置在印刷电路板6010上的发光部6015及受光部6016。此外，由上盖6001与下盖6002围绕的区域设置有一对导光部(导光部6017a、导光部6017b)。
显示装置6006隔着框架6009与印刷电路板6010及电池6011重叠地设置。显示装置6006及框架6009固定在导光部6017a、导光部6017b。
从发光部6015发射的光6018经过导光部6017a、显示装置6006的顶部及导光部6017b到达受光部6016。例如，当光6018被指头或触屏笔等被检测体阻挡时，可以检测触摸操作。
例如，多个发光部6015沿着显示装置6006的相邻的两个边设置。多个受光部6016配置在与发光部6015对置的位置。由此，可以取得触摸操作的位置的信息。
作为发光部6015例如可以使用LED元件等光源，尤其是，优选使用发射红外线的光源。作为受光部6016可以使用接收发光部6015所发射的光且将其转换为电信号的光电元件。优选使用能够接收红外线的光电二极管。
通过使用使光6018透过的导光部6017a及导光部6017b，可以将发光部6015及受光部6016配置在显示装置6006中的下侧，可以抑制外光到达受光部6016而导致触摸传感器的错误工作。尤其优选使用吸收可见光且透过红外线的树脂，由此可以更有效地抑制触摸传感器的错误工作。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
(实施方式6)
在本实施方式中对能够使用本发明的一个方式的显示装置的电子设备的例子进行说明。
图33A所示的电子设备6500是可以用作智能手机的便携式信息终端设备。
电子设备6500的框体6501中包括显示部6502、电源按钮6503、按钮6504、扬声器6505、麦克风6506、照相机6507及光源6508等。显示部6502具有触摸面板功能。
显示部6502可以使用本发明的一个方式的显示装置。
图33B是包括框体6501的麦克风6506一侧的端部的截面示意图。
框体6501的显示面一侧设置有具有透光性的保护构件6510，被框体6501及保护构件6510包围的空间内设置有显示面板6511、光学构件6512、触摸传感器面板6513、印刷电路板6517、电池6518等。
显示面板6511、光学构件6512及触摸传感器面板6513使用没有图示的粘合层固定到保护构件6510。
在显示部6502外侧的区域中，显示面板6511的一部分被折叠。此外，该被折叠的部分与FPC6515连接。FPC6515安装有IC6516。此外，FPC6515与设置于印刷电路板6517的端子连接。
显示面板6511可以使用本发明的一个方式的柔性显示器面板。由此，可以实现极轻量的电子设备。此外，由于显示面板6511极薄，所以可以在抑制电子设备的厚度的情况下搭载大容量的电池6518。此外，通过折叠显示面板6511的一部分以在像素部的背面设置与FPC6515的连接部，可以实现窄边框的电子设备。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
(实施方式7)
在本实施方式中对包括使用本发明的一个方式制造的显示装置的电子设备进行说明。
以下所例示的电子设备是在显示部中包括本发明的一个方式的显示装置的电子设备，因此是可以实现高清晰的电子设备。此外，可以同时实现高清晰及大屏幕的电子设备。
在本发明的一个方式的电子设备的显示部上例如可以显示具有全高清、4K2K、8K4K、16K8K或更高的分辨率的影像。
作为电子设备，例如除了电视装置、笔记本型个人计算机、显示器装置、数字标牌、弹珠机、游戏机等大型的具有比较大的屏幕的电子设备之外，还可以举出数码相机、数码摄像机、数码相框、移动电话机、便携式游戏机、便携式信息终端、声音再现装置等。
使用了本发明的一个方式的电子设备可以沿着房屋或楼的内壁或外壁、汽车等的内部装饰或外部装饰等的平面或曲面组装。
图34A示出电视装置的一个例子。电视装置7100的显示部7500被组装在框体7101中。在此示出利用支架7103支撑框体7101的结构。
可以通过利用框体7101所具备的操作开关或另外提供的遥控操作机7111进行图34A所示的电视装置7100的操作。此外，也可以将触摸面板应用于显示部7500，通过用手指等触摸显示部7500可以进行电视装置7100的操作。此外，遥控操作机7111也可以除了操作按钮以外还具备显示部。
此外，电视装置7100也可以具备电视广播的接收机或用来连接到通信网络的通信设备。
图34B示出笔记型个人计算机7200。笔记型个人计算机7200包括框体7211、键盘7212、指向装置7213、外部连接端口7214等。在框体7211中组装有显示部7500。
图34C及图34D示出数字标牌(Digital Signage)的一个例子。
图34C所示的数字标牌7300包括框体7301、显示部7500及扬声器7303等。此外，还可以包括LED灯、操作键(包括电源开关或操作开关)、连接端子、各种传感器以及麦克风等。
图34D示出设置于圆柱状柱子7401上的数字标牌7400。数字标牌7400包括沿着柱子7401的曲面设置的显示部7500。
显示部7500越大，一次能够提供的信息量越多，并且容易吸引人的注意，由此例如可以提高广告宣传效果。
优选将触摸面板用于显示部7500，使得使用者能够操作。由此，不仅可以用于广告，还可以用于提供路线信息或交通信息、商用设施的指南等使用者需要的信息。
如图34C和图34D所示，数字标牌7300或数字标牌7400优选通过无线通信可以与使用者所携带的智能手机等信息终端设备7311联动。例如，显示在显示部7500上的广告的信息可以显示在信息终端设备7311的屏幕，并且通过操作信息终端设备7311，可以切换显示部7500的显示。
可以在数字标牌7300或数字标牌7400上以信息终端设备7311为操作单元(控制器)执行游戏。由此，不特定多个使用者可以同时参加游戏，享受游戏的乐趣。
本发明的一个方式的显示装置可以应用于图34A至图34D所示的显示部7500。
虽然本实施方式的电子设备采用具有显示部的结构，但是本发明的一个实施方式也可以用于不具有显示部的电子设备。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
[实施例1]
在本实施例中，对从绝缘膜释放的氨的量进行评价。
在评价中，使用形成在玻璃衬底上的厚度为100nm的绝缘膜的样品(A1至A10、B1至B9及C1至C8)。作为绝缘膜使用利用等离子体CVD法形成的氧氮化硅并使各样品的形成条件不同。
表1及表2示出各样品的绝缘膜的形成条件。在表1及表2中，将硅烷气体的流量记作SiH4，将一氧化二氮气体的流量记作N2O，将氨气体的流量记作NH3，将RF功率记作Power，将处理室内的压力记作Pressure。在此，本发明的一个方式的B1至B9及C1至C8将硅烷、一氧化二氮及氨用于形成绝缘膜。使B1至B9的各样品的RF功率及压力不同。使C1至C8的各样品的氨气体的流量及RF功率不同。另一方面，对比样品A1至A10将硅烷及一氧化二氮用于形成绝缘膜。使A1至A10的各样品的RF功率及压力不同。每个样品的形成绝缘膜时的衬底温度均为200℃。
[表1]
Figure BDA0003199858660001101
[表2]
Figure BDA0003199858660001102
<TDS分析>
利用热脱附谱分析(TDS)评价从各样品脱离的气体。在TDS测量中，在衬底温度的升温速度为30℃/分的条件下使衬底温度从50℃左右提升到520℃左右。
图35示出样品A1至A6及B1至B6的TDS分析结果。图36示出样品A7至A10及B7至B9的TDS分析结果。图37示出样品C1至C8的TDS分析结果。在图35至图37中，横轴表示衬底温度(Tsub)，纵轴表示质荷比17(m/z＝17)的检测强度(Intensity)。质荷比17(m/z＝17)的气体主要有氨分子。注意，图35至图37示出从质荷比17(m/z＝17)的检测强度去除来自H2O(M/z＝18)的碎片OH(m/z＝17)的检测强度。
图38A示出样品A1至A10及B1至B9的氨分子的脱离量。图38B示出样品C1至C8的氨分子的脱离量。在图38A及图38B中，横轴表示绝缘膜的形成条件，纵轴表示氨分子的脱离量(NH3 desorption)。注意，在图38A中，将在形成绝缘膜时没有使用氨的样品A1至A10记作without NH3，将在形成绝缘膜时使用氨的样品B1至B9记作with NH3。此外，在图38A及图38B中，将在TDS分析中为检测下限以下的样品记作DL。
如图35、图36、图37、图38A及图38B所示，可知本发明的一个方式的样品B1至B9及C1至C8的氨从绝缘膜脱离。另外，可知形成绝缘膜时的功率越高，从绝缘膜的氨脱离量越少。可知形成绝缘膜时的压力越高，从绝缘膜的氨脱离量越少。此外，具有如下趋势：形成绝缘膜时的氨气体的流量越多，从绝缘膜的氨脱離量越多。注意，在氨气体的流量较多的条件(例如500sccm以上)中，在衬底温度高的区域中确认到氨脱離量变多的趋势。另一方面，对比样品的A1至A10的从绝缘膜的氨脱离量较少。
如上所示，可知本发明的一个方式的样品B1至B9及C1至C8通过在形成绝缘膜时使用氨气体可以得到经过加热处理氨脱离的绝缘膜。
[实施例2]
在本实施例中，对绝缘膜的自旋密度进行评价。
在评价中，使用在石英衬底上依次层叠厚度为100nm的金属氧化物膜、厚度为10nm的第一绝缘膜及厚度为400nm的第二绝缘膜而形成的样品(D1至D10、E1至E9及F1至F8)。作为第一绝缘膜及第二绝缘膜使用利用等离子体CVD法形成的氧氮化硅。另外，使各样品的第一绝缘膜的形成条件不同。
<制造样品>
首先，在衬底上形成金属氧化物膜。
作为金属氧化物膜的形成，使用金属元素的原子数比为In：Ga：Zn＝4：2：4.1[原子数比]的金属氧化物靶材并将氩气体与氧气体的混合气体用作成膜气体。
接着，在金属氧化物膜上形成第一绝缘膜。在此，使各样品的第一绝缘膜的形成条件不同。表3及表4示出各样品的第一绝缘膜的形成条件。在表3及表4中，将硅烷气体的流量记作SiH4，将一氧化二氮气体的流量记作N2O，将氨气体的流量记作NH3，将RF功率记作Power，将处理室内的压力记作Pressure。在此，本发明的一个方式的样品E1至E9及F1至F8将硅烷、一氧化二氮及氨用于形成绝缘膜。使样品E1至E9的各样品的RF功率及压力不同。使样品F1至F8的各样品的氨气体的流量及RF功率不同。另一方面，对比样品D1至D10将硅烷及一氧化二氮用于形成绝缘膜。使样品D1至D10的各样品的RF功率及压力不同。每个样品的形成第一绝缘膜时的衬底温度均为200℃。
[表3]
Figure BDA0003199858660001131
[表4]
Figure BDA0003199858660001132
注意，在样品D1至D10中使用的第一绝缘膜的形成条件分别与实施例1所示的样品A1至A10中使用的绝缘膜的形成条件相同。在样品E1至E9中使用的第一绝缘膜的形成条件分别与实施例1所示的样品B1至B9中使用的绝缘膜的形成条件相同。在样品F1至F8中使用的第一绝缘膜的形成条件分别与实施例1所示的样品C1至C8中使用的绝缘膜的形成条件相同。
接着，在形成上述第一绝缘膜后以不暴露于大气的方式在第一绝缘膜上连续形成第二绝缘膜。
第二绝缘膜通过使用流量为160sccm的硅烷气体与流量为4000sccm的氮气体的混合气体的PECVD法形成。形成第二绝缘时的压力为200Pa，功率为1500W，衬底温度为200℃。
接着，在氧气体与氮气体的混合气体的气氛下以370℃进行1小时的加热处理。
<ESR分析>
对上述样品D1至D10、E1至E9及F1至F8分别进行电子自旋共振法(ESR：ElectronSpin Resonance)分析。在进行ESR分析时，测量温度为85K，9.2GHz的高频率功率(微波功率)为10mW，磁场方向平行于样品的膜表面。检测下限为3.5×1017spins/cm3。
图39A示出样品D1至D10及E1至E9的自旋密度。图39B示出样品F1至F8的自旋密度。在图39A及图39B中，横轴表示第一绝缘膜的形成条件，纵轴表示起因于二氧化氮(NO2)的自旋密度(Spin density)。观察到起因于二氧化氮(NO2)的信号因氮的核自旋分裂成三个信号，三个信号的g值分别在2.04附近、2.00附近、1.96附近。另外，自旋密度表示第一绝缘膜的每体积的自旋数，通过将利用ESR分析得到的自旋数除以用于ESR分析的第一绝缘膜的体积而算出该自旋密度。注意，在图39A中，将在形成绝缘膜时没有使用氨的样品D1至D10记作without NH3，将在形成绝缘膜时使用氨的E1至E9记作with NH3。此外，在图39A及图39B中，将在ESR分析中为检测下限以下的样品记作DL。
如图39A及图39B所示，与对比样品D1至D10相比，可知本发明的一个方式的样品E1至E9及F1至F8的起因于二氧化氮(NO2)的自旋密度低。
如以上所示，可知由于在形成绝缘膜时使用氨气体，本发明的一个方式的样品E1至E9及F1至F8的起因于二氧化氮(NO2)的自旋密度低。
图40示出起因于本实施例所示的二氧化氮(NO2)的自旋密度与实施例1所示的NH3释放量的相关。在图40中，横轴表示氨分子的脱离量(NH3 desorption)，纵轴表示起因于二氧化氮(NO2)的自旋密度(Spin density)。
如图40所示，可确认到如下趋势：氨分子的脱离量越多，起因于二氧化氮(NO2)的自旋密度越低。就是说，可知通过在形成绝缘膜时使用氨气体，从绝缘膜的氨分子的脱离量增多并且可以减少绝缘膜所包含的氮氧化物。
[实施例3]
在本实施例中，利用本发明的一个方式的制造方法制造晶体管并测量其电特性。
<制造样品>
作为所制造的晶体管的结构，可以援用实施方式1及图3中例示出的晶体管100的说明。
首先，利用溅射法在玻璃衬底上形成厚度大约为100nm的钨膜，对其进行加工得到栅电极。
接着，作为栅极绝缘层利用等离子体CVD法形成厚度大约为400nm的氮化硅膜和厚度大约为5nm的氧氮化硅膜的叠层膜。
接着，在栅极绝缘层上形成厚度大约为20nm的金属氧化物膜并对其加工得到半导体层。作为金属氧化物膜，依次形成厚度大约为10nm的第一金属氧化物膜和厚度大约为10nm的第二金属氧化物。第一金属氧化物膜及第二金属氧化物膜都通过使用In-Ga-Zn氧化物靶材(In：Ga：Zn＝4：2：4.1[原子数比])的溅射法形成。注意，通过使用In：Ga：Zn＝4：2：4.1[原子个数比]的组成的靶材形成的金属氧化物膜的组成大致为In：Ga：Zn＝4：2：3[原子个数比]。形成第一金属氧化物膜时的压力为0.6Pa，电源功率为2.5kW，衬底温度为130℃。作为成膜气体使用氧气体及氩气体的混合气体，氧流量比为10％。形成第二金属氧化物膜时的压力为0.6Pa，电源功率为2.5kW，衬底温度为130℃。作为成膜气体使用氧气体(氧流量比为100％)。
接着，在氮气氛下以350℃进行1小时的加热处理，然后在氧和氮的混合气氛下以350℃进行1小时的加热处理。
接着，利用溅射法分别形成厚度大约为5nm的钨膜、厚度大约为200nm的铜膜及厚度大约为8nm左右的钨膜，并利用干蚀刻法及湿蚀刻法对各膜进行加工，由此形成源电极及漏电极。
接着，进行洗涤处理。在洗涤处理中，作为洗涤液使用包含磷酸及乙烯二胺四醋酸(EDTA)的水溶液。洗涤液的磷酸浓度为0.85wt％。具体而言，首先将85wt％的磷酸稀释至100倍，制造0.85wt％的磷酸水溶液。接着对150L的该磷酸水溶液添加15g的EDTA进行搅拌制造混合液。然后对该混合液进行过滤并去除没有溶解的EDTA，从而得到洗涤液。可认为该洗涤液的EDTA浓度为几十ppm。洗涤处理的洗涤液的温度为室温，处理时间为15秒。
接着，进行等离子体处理。等离子体处理使用流量为10000sccm的一氧化二氮气体和流量为500sccm的氨气体的混合气体，压力为200Pa，功率为150W，衬底温度为200℃，处理时间为30秒。
接着，在上述等离子体处理后以不暴露于大气的方式连续依次层叠厚度大约为10nm的第一氧氮化硅膜和厚度大约为400nm的第二氧氮化硅膜。在此，制造使第一氧氮化硅膜的形成条件不同的四种样品(G1至G4)。注意，在PECVD装置中的同一处理室进行等离子体处理、第一氧氮化硅膜的形成及第二氧氮化硅膜的形成。
表5示出各样品的第一氧氮化硅膜的形成条件。在表5中，将硅烷气体的流量记作SiH4，将一氧化二氮气体的流量记作N2O，将氨气体的流量记作NH3，将RF功率记作Power，将处理室内的压力记作Pressure。在此，本发明的一个方式的样品G2至G4将硅烷、一氧化二氮及氨用于形成绝缘膜。使各样品的氨气体的流量及RF功率不同。另一方面，对比样品G1将硅烷及一氧化二氮用于形成绝缘膜。每个样品的形成第一氧氮化硅膜时的衬底温度均为200℃。
[表5]
Figure BDA0003199858660001171
接着，在氮和氧的混合气体的气氛下以350℃进行1小时的加热处理。
接着，在第二氧氮化硅膜上通过在含氧的气氛下利用溅射法形成金属氧化物膜，对第一氧氮化硅膜及第二氧氮化硅膜供氧。然后，去除该金属氧化物膜。
接着，利用等离子体CVD法形成厚度大约为100nm的氮化硅膜。
通过上述工序得到形成在玻璃衬底上的晶体管。
<晶体管的ID-VG特性>
接着，对上述制造的晶体管的ID-VG特性进行测量。
作为晶体管的ID-VG特性的测量条件，施加到栅电极的电压(以下也称为栅极电压(VG))从-15V每隔0.25V变化到+20V。另外，将施加到源电极的电压(以下也称为源极电压(VS))设为0V(comm)，将施加到漏电极的电压(以下也称为漏电压(VD))设为0.1V及15V。
图41示出样品G1的ID-VG特性。图42示出样品G2的ID-VG特性。图43示出样品G3的ID-VG特性。图44示出样品G4的ID-VG特性。图41至图44示出第一氧氮化硅膜的形成条件。另外，图41至图44示出在纵向上晶体管的沟道长度不同的条件下的ID-VG特性，其中示出沟道长度为3μm、4μm、6μm且沟道宽度为50μm的三种晶体管。在图41至图44中，横轴表示栅极电压(VG)，左纵轴表示漏极电流(ID)，右纵轴表示Vd＝15V时的饱和迁移率(μFE)。此外，分别对每个样品测量了20个晶体管的ID-VG特性。图41至图44重叠地示出20个晶体管的ID-VG特性结果。此外，在图41至图44中，示出在与第一氧氮化硅膜相同的条件下形成的绝缘膜的氨分子的脱离量(NH3desorption)及自旋密度(Spin density)(参照图38A、图38B、图39A及图39B)。
<晶体管的可靠性>
接着，对样品G1至G3的可靠性进行评价。
作为可靠性评价，进行了栅极偏置应力测试(GBT测试)。在本实施例中，进行PBTS(Positive Bias Temperature Stress)测试。在PBTS测试中，将形成有晶体管的衬底保持为70℃，对晶体管的源极和漏极施加0V、对栅极施加30V或-30V的电压并保持该状态1小时。采用昏暗的测试环境。将沟道长度为3μm且沟道宽度为50μm的晶体管用于PBTS测试。
图45示出PBTS测试前后的阈值电压的变动量。在图45中，横轴表示第一氧氮化硅膜的形成条件，纵轴表示阈值电压的变动量(ΔVth)。另外，在图45中，将没有进行PBTS测试的样品G4记作no data。
可确认氨气体的添加量越多，PBTS测试前后的阈值电压的变动量越小。但是，如果氨气体的添加量过多，ID-VG曲线则具有向VG的负方向漂移的趋势。
由此，可确认到本发明的一个方式的晶体管具有良好的电特性及高可靠性。
[实施例4]
在本实施例中，对进行等离子体处理的绝缘膜的自旋密度进行评价。
在评价中，使用在石英衬底上依次层叠厚度为100nm的金属氧化物膜及厚度为10nm的绝缘膜并进行等离子体处理的样品(H1至H6)。作为绝缘膜使用利用等离子体CVD法形成的氧氮化硅。另外，使各样品的等离子体处理的条件不同。
<制造样品>
首先，在石英衬底上形成厚度大约为100nm的金属氧化物膜。
金属氧化物膜通过使用In-Ga-Zn氧化物靶材(In：Ga：Zn＝4：2：4.1[原子数比])的溅射法形成。注意，通过使用In：Ga：Zn＝4：2：4.1[原子个数比]的组成的靶材形成的金属氧化物膜的组成大致为In：Ga：Zn＝4：2：3[原子个数比]。形成金属氧化物膜时的压力为0.6Pa、电源功率为2.5kW，衬底温度为130℃。作为成膜气体使用氧气体及氩气体的混合气体，氧流量比为10％。
接着，在氮气氛下以350℃进行1小时的加热处理，然后在氧和氮的混合气氛下以350℃进行1小时的加热处理。
接着，进行第一等离子体处理。第一等离子体处理使用流量为10000sccm的一氧化二氮气体和流量为500sccm的氨气体的混合气体，压力为200Pa，功率为150W，衬底温度为200℃，处理时间为15秒。
接着，在金属氧化物膜上形成厚度大约为10nm的绝缘膜。作为绝缘膜使用氧氮化硅膜，在第一等离子体处理后以不暴露于大气的方式连续形成绝缘膜。
绝缘膜通过使用流量为50sccm的硅烷气体、流量为4000sccm的一氧化二氮气体与流量为200sccm的氨气体的混合气体的PECVD法形成。形成时的压力为100Pa，功率为300W，衬底温度为200℃。
接着，进行第二等离子体处理。在此，使各样品的第二等离子体处理的条件不同。表6示出各样品的第二等离子体处理(2nd plasma treatment)的条件。在表6中，将等离子体处理时的一氧化二氮气体的流量记作N2O，将氨气体的流量记作NH3，将RF功率记作Power，将处理室内的压力记作Pressure。使样品H2至H6的一氧化二氮气体的流量、氨气体的流量、RF功率及压力各不相同。此外，样品H2至H6的第二等离子体处理时的衬底温度均为200℃，处理时间均为60秒。另一方面，对比样品H1没有进行第二等离子体处理(在表6中记作without)。
[表6]
Figure BDA0003199858660001211
<ESR分析>
对上述样品H1至H6分别使用电子自旋共振法(ESR：Electron Spin Resonance)进行分析。在进行ESR分析时，测量温度为85K，9.2GHz的高频率功率(微波功率)为10mW，磁场方向平行于样品的膜表面。检测下限为3.67×1016spins/cm3。
图46示出样品H1至H6的自旋密度。在图46中，横轴表示第二等离子体处理的条件，纵轴表示起因于二氧化氮(NO2)的自旋密度(Spin density)。观察到起因于二氧化氮(NO2)的信号因氮的核自旋分裂成三个信号，三个信号的g值分别在2.04附近、2.00附近、1.96附近。另外，自旋密度表示绝缘膜的每体积的自旋数，通过将利用ESR分析得到的自旋数除以用于ESR分析的绝缘膜的体积而算出该自旋密度。在图46中，将进行第二等离子体处理(2ndplasma treatment)的样品记作with，将没有进行第二等离子体处理的样品记作without。
如图46所示，与对比样品H1相比，进行第二等离子体处理的样品H2至H6的起因于二氧化氮(NO2)的自旋密度变高。另外，与作为第二等离子体处理没有使用氨气体的样品H2相比，可确认到使用氨气体的样品H3至H6的起因于二氧化氮(NO2)的自旋密度变低。特别是与压力为100Pa的样品H3及H4相比，压力为300Pa的样品H5及H6具有起因于二氧化氮(NO2)的自旋密度变低的趋势。可知通过在第二等离子体处理添加氨，可以减少绝缘膜中的氮氧化物。
[实施例5]
在本实施例中，对金属氧化物膜的电阻进行评价。
在评价中，使用在玻璃衬底上依次层叠厚度为20nm的金属氧化物膜和厚度为10nm的绝缘膜的样品(J1至J6)。作为绝缘膜使用利用等离子体CVD法形成的氧氮化硅。另外，是否形成绝缘膜以及等离子体处理的条件根据各样品而不同。此外。作为对比样品，还制造形成在玻璃衬底上的厚度为20nm的金属氧化物膜的样品(J0)。
<制造样品>
首先，在玻璃衬底上形成厚度大约为20nm的金属氧化物膜。
作为金属氧化物膜，依次形成厚度大约为10nm的第一金属氧化物膜和厚度大约为10nm的第二金属氧化物。由于关于第一金属氧化物膜及第二金属氧化物膜的形成可以参照上述实施例3中的记载，所以省略详细说明。
接着，在氮气氛下以350℃进行1小时的加热处理，然后在氧和氮的混合气氛下以350℃进行1小时的加热处理。
接着，对样品J1至J6进行第一等离子体处理。第一等离子体处理使用流量为10000sccm的一氧化二氮气体和流量为500sccm的氨气体的混合气体，压力为200Pa，功率为150W，衬底温度为200℃，处理时间为15秒。另一方面，没有对样品J0进行第一等离子体处理。
接着，在样品J1至J6的金属氧化物膜上形成厚度大约为10nm的绝缘膜。作为绝缘膜使用氧氮化硅膜，在第一等离子体处理后以不暴露于大气的方式连续形成绝缘膜。另一方面，样品J0没有形成绝缘膜。
绝缘膜通过使用流量为50sccm的硅烷气体、流量为4000sccm的一氧化二氮气体及流量为200sccm的氨气体的混合气体的PECVD法形成。形成时的压力为100Pa，功率为300W，衬底温度为200℃。
接着，对样品J2至J6进行第二等离子体处理。表7示出各样品是否包括绝缘膜(Insulating film)以及第二等离子体处理(2nd plasma treatment)的条件。在表7中，将等离子体处理时的一氧化二氮气体的流量记作N2O，将氨气体的流量记作NH3，将RF功率记作Power，将处理室内的压力记作Pressure。使样品J2至J6的各样品的一氧化二氮气体的流量、氨气体的流量、RF功率及压力不同。另外，样品J2至J6的第二等离子体处理时的衬底温度均为200℃，处理时间均为60秒。注意，在形成绝缘膜后以不暴露于大气的方式连续进行第二等离子体处理。没有对样品J0及J1进行第二等离子体处理(在表7中记作without)。
[表7]
Figure BDA0003199858660001241
接着，在绝缘膜形成到达金属氧化物膜的开口并设置端子。
<薄层电阻评价>
分别测量上述样品J0至J6金属氧化物膜的薄层电阻。
图47示出样品J0至J6的薄层电阻的值。在图47中，横轴表示样品，纵轴表示金属氧化物膜的薄层电阻(Sheet resistance)。在图47中，将形成绝缘膜(Insulating film)的样品记作with，将没有形成绝缘膜的样品记作without。在图47中，将进行第二等离子体处理(2nd plasma treatment)的样品记作with，将没有进行第二等离子体处理的样品记作without。
如图47所示，与没有形成绝缘膜的样品J0相比，形成绝缘膜的样品J1的金属氧化物膜的电阻变低。另外，可确认到与没有进行第二等离子体处理的样品J1相比，进行第二等离子体处理的样品J3至J6的金属氧化物膜的电阻变高。可认为通过进行本发明的一个方式的第二等离子体处理，氧被供应到金属氧化物膜而金属氧化物膜中的VO及VOH减少，也就是说载流子浓度减少。
[实施例6]
在本实施例中，利用本发明的一个方式的制造方法制造晶体管并测量其电特性。
<制造样品>
作为所制造的晶体管的结构，可以援用实施方式1及图3中例示出的晶体管100的说明。
首先，利用溅射法在玻璃衬底上形成厚度大约为100nm的钨膜，对其进行加工得到栅电极。
接着，作为栅极绝缘层利用等离子体CVD法形成厚度大约为400nm的氮化硅膜和厚度大约为5nm的氧氮化硅膜的叠层膜。
接着，在栅极绝缘层上形成厚度大约为20nm的金属氧化物膜并对其加工得到半导体层。作为金属氧化物膜，依次形成厚度大约为10nm的第一金属氧化物膜和厚度大约为10nm的第二金属氧化物。由于关于第一金属氧化物膜及第二金属氧化物膜的形成可以参照上述实施例3中的记载，所以省略其详细说明。
接着，在氮气氛下以350℃进行1小时的加热处理，然后在氧和氮的混合气氛下以350℃进行1小时的加热处理。
接着，利用溅射法分别形成厚度大约为5nm的钨膜、厚度大约为200nm的铜膜及厚度大约为8nm左右的钨膜，并利用干蚀刻法及湿蚀刻法对各膜进行加工，由此形成源电极及漏电极。
接着，进行第一洗涤处理。在第一洗涤处理中，作为洗涤液使用包含磷酸及乙烯二胺四醋酸(EDTA)的水溶液。洗涤液的磷酸浓度为0.85wt％。由于关于洗涤液可以参照上述实施例3中的记载，所以省略详细说明。第一洗涤处理的洗涤液的温度为室温，处理时间为15秒。
接着，进行第二洗涤处理。作为第二洗涤处理进行第一等离子体处理。在第一等离子体处理中，每个样品都使用流量为10000sccm的一氧化二氮气体和流量为500sccm的氨气体的混合气体，压力为200Pa，功率为150W，衬底温度为200℃，处理时间为15秒。
接着，在第一等离子体处理后以不暴露于大气的方式连续形成厚度大约为10nm的第一氧氮化硅膜。每个样品的第一氧氮化硅膜都通过使用流量为50sccm的硅烷气体、流量为4000sccm的一氧化二氮气体及流量为200sccm的氨气体的混合气体的PECVD法形成。形成时的压力为100Pa，功率为300W，衬底温度为200℃。
接着，在形成第一氧氮化硅膜后以不暴露于大气的方式连续进行第二等离子体处理。表8示出各样品的第二等离子体处理(2nd plasma treatment)的条件。在表8中，将一氧化二氮气体的流量记作N2O，将氨气体的流量记作NH3，将RF功率记作Power，将处理室内的压力记作Pressure。使样品K2及K3的氨气体的流量不同。另外，样品K2及K3的第二等离子体处理时的衬底温度均为200℃，处理时间均为60秒。样品K1没有进行第二等离子体处理(在表8中记作without)。
[表8]
Figure BDA0003199858660001261
接着，在第二等离子体处理后以不暴露于大气的方式连续形成厚度大约为400nm的第二氧氮化硅膜。每个样品的第二氧氮化硅膜都通过使用流量为200sccm的硅烷气体和流量为18000sccm的一氧化二氮气体的混合气体的PECVD法形成。形成时的压力为300Pa，功率为2000W，衬底温度为200℃。
接着，在形成第二氧氮化硅膜后以不暴露于大气的方式连续进行第三等离子体处理。在第三等离子体处理中，每个样品都使用流量为3000sccm的氮气体，压力为100Pa，功率为1500W，衬底温度为200℃，处理时间为60秒。
注意，在PECVD装置中的同一处理室进行第一等离子体处理、第一氧氮化硅膜的形成、第二等离子体处理、第二氧氮化硅膜的形成及第三等离子体处理。
接着，在氮和氧的混合气体的气氛下以350℃进行1小时的加热处理。
接着，利用等离子体CVD法形成厚度大约为100nm的氮化硅膜。
通过上述工序得到形成在玻璃衬底上的晶体管。
<晶体管的ID-VG特性>
接着，对上述制造的晶体管的ID-VG特性进行测量。
作为晶体管的ID-VG特性的测量条件，施加到栅电极的电压(VG)从-15V每隔0.25V变化到+20V。另外，将施加到源电极的电压(VS)设为0V(comm)，将施加到漏电极的电压(VD)设为0.1V及15V。
图48示出样品K1的ID-VG特性。图49示出样品K2的ID-VG特性。图50示出样品K3的ID-VG特性。图48至图50示出第二等离子体处理的条件。另外，图48至图50示出在纵向上晶体管的沟道长度及沟道宽度不同的条件下的ID-VG特性，其中示出沟道长度为3μm且沟道宽度为5μm、沟道长度为3μm且沟道宽度为50μm、沟道长度为6μm且沟道宽度为50μm的三种晶体管。另外，在图48至图50中，横轴表示栅极电压(VG)，左纵轴表示漏极电流(ID)，右纵轴表示Vd＝15V时的饱和迁移率(μFE)。此外，分别对每个样品测量了20个晶体管的ID-VG特性。图48至图50重叠地示出20个晶体管的ID-VG特性结果。
<晶体管的可靠性>
接着，评价所制造的上述晶体管的可靠性。
作为可靠性评价，进行了栅极偏置应力测试(GBT测试)。在本实施例中，进行PBTS测试及NBTIS(Negative Bias Temperature Illumination Stress)测试。
在PBTS测试中，将形成有晶体管的衬底保持为70℃并对晶体管的源极和漏极施加0V、对栅极施加30V或-30V的电压，保持该状态1小时。采用昏暗的测试环境。在NBTIS测试中，将形成有晶体管的衬底保持为70℃，在照射33000lx的白色LED光的状态下对晶体管的源极和漏极施加0V、对栅极施加30V或-30V的电压，并保持该状态1小时。从玻璃衬底一侧照射白色LED光。将沟道长度为3μm且沟道宽度为5μm的晶体管用于PBTS测试及NBTIS测试。
图51示出PBTS测试前后及NBTIS测试前后的阈值电压的变动量。在图51中，横轴表示第二等离子体处理的条件，纵轴表示阈值电压的变动量(ΔVth)。
如图48至图50所示，与对比样品K1相比，可确认到进行第二等离子体处理的样品K2及K3的电特性波动较小且呈现良好的晶体管特性。另外，如图51所示，与样品K1相比，作为第二等离子体处理使用一氧化二氮气体的样品K2在PBTS测试中的阈值电压的变动量增大。另一方面，可确认到作为第二等离子体处理使用一氧化二氮气体和氨气体的混合气体的样品K3在PBTS测试中的阈值电压的变动量较小。可认为通过在第二等离子体处理添加氨，绝缘膜中的氮氧化物减少而晶体管的阈值电压的变动得到抑制。
由此，可确认到本发明的一个方式的晶体管具有良好的电特性及高可靠性。
[实施例7]
在本实施例中，利用本发明的一个方式的制造方法制造晶体管并测量其电特性。
<制造样品>
作为所制造的晶体管的结构，可以援用实施方式1及图3中例示出的晶体管100的说明。在本实施例中，制造第二等离子体处理及第四等离子体处理的条件不同的三种样品(L1至L3)。
首先，利用溅射法在玻璃衬底上形成厚度大约为100nm的钨膜，对其进行加工得到栅电极。
接着，作为栅极绝缘层利用等离子体CVD法形成厚度大约为400nm的氮化硅膜和厚度大约为5nm的氧氮化硅膜的叠层膜。
接着，在栅极绝缘层上形成厚度大约为20nm的金属氧化物膜并对其加工得到半导体层。作为金属氧化物膜，依次形成厚度大约为10nm的第一金属氧化物膜和厚度大约为10nm的第二金属氧化物。由于关于第一金属氧化物膜及第二金属氧化物膜的形成可以参照上述实施例3中的记载，所以省略详细说明。
接着，在氮气氛下以350℃进行1小时的加热处理，然后在氧和氮的混合气氛下以350℃进行1小时的加热处理。
接着，利用溅射法分别形成厚度大约为5nm的钨膜、厚度大约为200nm的铜膜及厚度大约为8nm左右的钨膜，并利用干蚀刻法及湿蚀刻法对各膜进行加工，由此形成源电极及漏电极。
接着，进行第一洗涤处理。由于关于第一洗涤处理可以参照上述实施例6中的记载，所以省略其详细说明。
接着，进行第二洗涤处理。作为第二洗涤处理进行第一等离子体处理。在第一等离子体处理中，每个样品都使用流量为10000sccm的一氧化二氮气体和流量为500sccm的氨气体的混合气体，压力为200Pa，功率为150W，衬底温度为200℃，处理时间为15秒。
接着，在第一等离子体处理后以不暴露于大气的方式连续形成厚度大约为10nm的第一氧氮化硅膜。由于关于第一氧氮化硅膜的形成可以参照上述实施例6中的记载，所以省略其详细说明。
接着，在形成第一氧氮化硅膜后以不暴露于大气的方式连续进行第二等离子体处理。在第二等离子体处理中，每个样品都使用流量为10000sccm的一氧化二氮气体和流量为100sccm的氨气体的混合气体，压力为300Pa，功率为1000W，衬底温度为200℃。在此，使各样品的第二等离子体处理的处理时间不同。样品L1及L3的第二等离子体处理的处理时间为60秒。样品L2的第二等离子体处理的处理时间为120秒。
接着，在第二等离子体处理后以不暴露于大气的方式连续形成厚度大约为200nm的第二氧氮化硅膜。由于关于第二氧氮化硅膜的形成可以参照上述记载，所以省略其详细说明。
接着，在形成第二氧氮化硅膜后以不暴露于大气的方式连续进行第三等离子体处理。在第三等离子体处理中，每个样品都使用流量为3000sccm的氮气体，压力为100Pa，功率为1500W，衬底温度为200℃，处理时间为60秒。
注意，在PECVD装置中的同一处理室进行第一等离子体处理、第一氧氮化硅膜的形成、第二等离子体处理、第二氧氮化硅膜的形成及第三等离子体处理。
接着，在氮和氧的混合气体的气氛下以350℃进行1小时的加热处理。
接着，进行第四等离子体处理。在第四等离子体处理中，每个样品都使用流量为10000sccm的一氧化二氮气体和流量为100sccm的氨气体的混合气体，压力为300Pa，功率为1000W，衬底温度为240℃。在此，是否进行第四等离子体处理根据各样品而不同。样品L3的第四等离子体处理的处理时间为60秒。样品L1及L2没有进行第四等离子体处理。
接着，在第四等离子体处理后以不暴露于大气的方式连续形成厚度大约为100nm的氮化硅膜。每个样品的氮化硅膜都通过使用流量为50sccm的硅烷气体、流量为5000sccm的氮气体及流量为100sccm的氨气体的混合气体的PECVD法形成。形成時的压力为200Pa，成膜功率为1500W。形成时的衬底温度为240℃。
通过上述工序得到形成在玻璃衬底上的晶体管。
<晶体管的ID-VG特性>
接着，对上述制造的晶体管的ID-VG特性进行测量。
作为晶体管的ID-VG特性的测量条件，施加到栅电极的电压(VG)从-15V每隔0.25V变化到+20V。另外，将施加到源电极的电压(VS)设为0V(comm)，将施加到漏电极的电压(VD)设为0.1V及15V。
图52示出样品L1至L3的ID-VG特性。图52示出样品、第二等离子体处理的处理时间(记作2nd)及第四等离子体处理的处理时间(记作4th)。另外，示出沟道长度为3μm且沟道宽度为5μm的晶体管。另外，在图52中，横轴表示栅极电压(VG)，纵轴表示漏极电流(ID)。此外，分别对每个样品测量了20个晶体管的ID-VG特性。图52重叠地示出20个晶体管的ID-VG特性结果。
如图52所示，可确认到与样品L1相比，第二等离子体处理的处理时间较长的样品L2的电特性波动小。可认为通过加长第二等离子体处理，供应到半导体层的氧量变多而VO及VOH减少。此外，可确认到与样品L2相比，进行第四等离子体处理的样品L3的电特性波动小。第二等离子体处理时的衬底温度为200℃而第四等离子体处理时的衬底温度为240℃，因此可认为通过第四等离子体处理进一步促进了VO及VOH的减少。
由此，可确认到本发明的一个方式的晶体管具有良好的电特性。
[符号说明]
C1：电容器、C2：电容器、DL_Y：数据线、DL_1：数据线、G1：布线、G2：布线、GL_X：栅极线、GL_1：栅极线、M1：晶体管、M2：晶体管、M3：晶体管、N1：节点、N2：节点、P1：区域、P2：区域、S1：布线、S2：布线、T1：期间、T2：期间、10：晶体管、10A：晶体管、10B：晶体管、10C：晶体管、100：晶体管、100A：晶体管、100B：晶体管、100C：晶体管、100D：晶体管、100E：晶体管、100F：晶体管、100G：晶体管、100H：晶体管、102：衬底、104：导电层、106：绝缘层、106a：绝缘层、106a1：绝缘层、106a2：绝缘层、106a3：绝缘层、106b：绝缘层、108：半导体层、108a：半导体层、108af：金属氧化物膜、108b：半导体层、108bf：金属氧化物膜、112a：导电层、112b：导电层、113a：导电层、113af：导电膜、113b：导电层、113bf：导电膜、113c：导电层、113cf：导电膜、114：绝缘层、116：绝缘层、118：绝缘层、120：导电层、120a：导电层、120b：导电层、130：等离子体、132：等离子体、134：等离子体、136：等离子体、140：抗蚀剂掩模、142a：开口部、142b：开口部、142c：开口部、150：金属氧化物层、400：像素电路、400EL：像素电路、400LC：像素电路、401：电路、401EL：电路、401LC：电路、501：像素电路、502：像素部、504：驱动电路部、504a：栅极驱动器、504b：源极驱动器、506：保护电路、507：端子部、550：晶体管、552：晶体管、554：晶体管、560：电容器、562：电容器、570：液晶元件、572：发光元件、700：显示装置、700A：显示装置、700B：显示装置、701：衬底、702：像素部、704：源极驱动电路部、705：衬底、706：栅极驱动电路部、708：FPC端子部、710：信号线、711：布线部、712：密封材料、713：导电层、714：导电层、716：FPC、717：IC、721：源极驱动器IC、722：栅极驱动电路部、723：FPC、724：印刷电路板、725：取向膜、726：取向膜、727：间隔物、728：布线、730：绝缘膜、732：密封层、734：绝缘层、736：着色层、738：遮光层、740：保护层、741：保护层、742：粘合层、743：树脂层、744：绝缘层、745：支撑衬底、746：树脂层、750：晶体管、752：晶体管、755：偏振片、756：偏振片、757：光源、760：布线、770：平坦化绝缘膜、772：导电层、773：绝缘层、774：导电层、775：液晶元件、776：液晶层、778：结构体、780：各向异性导电膜、782：发光元件、786：EL层、788：导电膜、790：电容器、6000：显示模块、6001：上盖、6002：下盖、6005：FPC、6006：显示装置、6009：框架、6010：印刷电路板、6011：电池、6015：发光部、6016：受光部、6017a：导光部、6017b：导光部、6018：光、6500：电子设备、6501：框体、6502：显示部、6503：电源按钮、6504：按钮、6505：扬声器、6506：麦克风、6507：照相机、6508：光源、6510：保护构件、6511：显示面板、6512：光学构件、6513：触摸传感器面板、6515：FPC、6516：IC、6517：印刷电路板、6518：电池、7100：电视装置、7101：框体、7103：支架、7111：遥控操作机、7200：笔记本型个人计算机、7211：框体、7212：键盘、7213：指向装置、7214：外部连接端口、7300：数字标牌、7301：框体、7303：扬声器、7311：信息终端设备、7400：数字标牌、7401：柱子、7500：显示部。

Claims (18)

1.一种半导体装置的制造方法，包括如下工序：
形成包含金属氧化物的半导体层的工序；
在所述半导体层上形成在所述半导体层上彼此分开的第一导电层及第二导电层的工序；
使用包含第一氧化性气体及还原性气体的混合气体对露出所述半导体层的区域进行第一等离子体处理的工序；
在所述半导体层上、所述第一导电层上及所述第二导电层上形成第一绝缘层的工序；以及
在所述第一绝缘层上形成第二绝缘层的工序，
其中，利用使用混合气体的等离子体增强化学气相沉积法形成所述第一绝缘层，该混合气体包含含硅的第一气体、第二氧化性气体及第一氨气体，
在所述第一等离子体处理后以不暴露于大气的方式连续形成所述第一绝缘层，
利用使用混合气体的等离子体增强化学气相沉积法形成所述第二绝缘层，该混合气体包含含硅的第二气体及第三氧化性气体，
并且，在形成所述第一绝缘层后以不暴露于大气的方式连续形成所述第二绝缘层。
2.根据权利要求1所述的半导体装置的制造方法，
其中在形成所述第一绝缘层时，相对于所述第二氧化性气体的流量的所述第一氨气体的流量为0.01倍以上且1倍以下。
3.根据权利要求1或权利要求2所述的半导体装置的制造方法，
其中在所述第一等离子体处理中，相对于所述第一氧化性气体的流量的所述还原性气体的流量为0.005倍以上且1倍以下。
4.根据权利要求1至权利要求3中任一项所述的半导体装置的制造方法，
其中所述还原性气体为氨。
5.根据权利要求1至权利要求4中任一项所述的半导体装置的制造方法，
其中所述第一氧化性气体、所述第二氧化性气体及所述第三氧化性气体为一氧化二氮。
6.根据权利要求1至权利要求5中任一项所述的半导体装置的制造方法，
其中在形成所述第一绝缘层的工序和形成所述第二绝缘层的工序之间还包括进行第二等离子体处理的工序，
并且使用包含第四氧化性气体的混合气体进行所述第二等离子体处理。
7.根据权利要求6所述的半导体装置的制造方法，
其中使用除了所述第四氧化性气体以外还包含第二氨气体的混合气体进行所述第二等离子体处理，
并且相对于所述第四氧化性气体的流量的所述第二氨气体的流量为0.001倍以上且1倍以下。
8.根据权利要求6或权利要求7所述的半导体装置的制造方法，
其中所述第四氧化性气体为一氧化二氮。
9.根据权利要求1至权利要求8中任一项所述的半导体装置的制造方法，
其中在形成所述第二绝缘层的工序之后还包括进行第三等离子体处理的工序，
并且使用包含第五氧化性气体的混合气体进行所述第三等离子体处理。
10.根据权利要求9所述的半导体装置的制造方法，
其中使用除了所述第五氧化性气体以外还包含第三氨气体的混合气体进行所述第三等离子体处理，
并且相对于所述第五氧化性气体的流量的所述第三氨气体的流量为0.001倍以上且1倍以下。
11.根据权利要求9或权利要求10所述的半导体装置的制造方法，
其中所述第五氧化性气体为一氧化二氮。
12.根据权利要求1至权利要求11中任一项所述的半导体装置的制造方法，还包括如下工序：
对所述第二绝缘层进行第四等离子体处理的工序以及在所述第二绝缘层上形成第三绝缘层的工序，
其中，使用包含第六氧化性气体的混合气体进行所述第四等离子体处理，
利用等离子体增强化学气相沉积法形成所述第三绝缘层，
并且，在所述第四等离子体处理之后以不暴露于大气的方式连续形成所述第三绝缘层。
13.根据权利要求12所述的半导体装置的制造方法，
其中使用除了所述第六氧化性气体以外还包含第四氨气体的混合气体进行所述第四等离子体处理，
并且相对于所述第六氧化性气体的流量的所述第四氨气体的流量为0.001倍以上且1倍以下。
14.根据权利要求12或权利要求13所述的半导体装置的制造方法，
其中所述第六氧化性气体为一氧化二氮。
15.根据权利要求1至权利要求14中任一项所述的半导体装置的制造方法，
其中在形成所述第一导电层及所述第二导电层的工序与进行所述第一等离子体处理的工序之间还包括进行洗涤处理的工序，
进行所述洗涤处理的工序使用含有磷酸及添加剂的洗涤液，
并且所述添加剂具有与所述第一导电层及所述第二导电层所包含的金属配位键合并制造配合物的功能。
16.根据权利要求15所述的半导体装置的制造方法，
其中作为所述洗涤液，所述添加剂的浓度为10ppm以上。
17.根据权利要求1至权利要求16中任一项所述的半导体装置的制造方法，
其中所述第一导电层及所述第二导电层各自具有第一导电膜、所述第一导电膜上的第二导电膜以及所述第二导电膜上的第三导电膜的叠层结构，
所述第二导电膜包含铜、银或铝，
所述第一导电膜及所述第三导电膜包含与所述第二导电膜不同的元素，
并且所述第一导电膜及所述第三导电膜各自包含钛、钨、钼、铬、钽、锌、铟、铂及钌中的一个以上。
18.根据权利要求1至权利要求17中任一项所述的半导体装置的制造方法，
其中所述半导体层具有第一金属氧化物膜与所述第一金属氧化物膜上的第二金属氧化物膜的叠层结构，
并且形成所述第二金属氧化物膜时的相对于成膜气体整体的氧气体的流量比率高于形成所述第一金属氧化物膜时的相对于成膜气体整体的氧气体的流量比率。
CN202080013106.9A 2019-02-15 2020-02-06 半导体装置的制造方法 Pending CN113396483A (zh)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
JP2019025757 2019-02-15
JP2019-025757 2019-02-15
JP2019-053163 2019-03-20
JP2019053163 2019-03-20
JP2019095023 2019-05-21
JP2019-095023 2019-05-21
PCT/IB2020/050941 WO2020165698A1 (ja) 2019-02-15 2020-02-06 半導体装置の作製方法

Publications (1)

Publication Number Publication Date
CN113396483A true CN113396483A (zh) 2021-09-14

Family

ID=72044751

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080013106.9A Pending CN113396483A (zh) 2019-02-15 2020-02-06 半导体装置的制造方法

Country Status (5)

Country Link
US (1) US20220102534A1 (zh)
JP (1) JPWO2020165698A1 (zh)
KR (1) KR20210127183A (zh)
CN (1) CN113396483A (zh)
WO (1) WO2020165698A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114171641A (zh) * 2021-11-30 2022-03-11 北京燕东微电子科技有限公司 氧化钒薄膜的刻蚀方法与半导体器件的制造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI309675B (en) * 2002-10-22 2009-05-11 Ekc Technology Inc Aqueous phosphoric acid compositions for cleaning semiconductor devices
JP5708910B2 (ja) 2010-03-30 2015-04-30 ソニー株式会社 薄膜トランジスタおよびその製造方法、並びに表示装置
US20130207111A1 (en) * 2012-02-09 2013-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including semiconductor device, electronic device including semiconductor device, and method for manufacturing semiconductor device
CN104284997B (zh) * 2012-03-09 2016-08-17 气体产品与化学公司 在薄膜晶体管器件上制备含硅膜的方法
US10861978B2 (en) * 2012-04-02 2020-12-08 Samsung Display Co., Ltd. Display device
JP6059566B2 (ja) * 2012-04-13 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102071545B1 (ko) 2012-05-31 2020-01-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2015186602A1 (ja) * 2014-06-03 2015-12-10 シャープ株式会社 半導体装置およびその製造方法
US9818880B2 (en) * 2015-02-12 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
US9941324B2 (en) * 2015-04-28 2018-04-10 Nlt Technologies, Ltd. Semiconductor device, method of manufacturing semiconductor device, photodiode array, and imaging apparatus
CN114068723A (zh) * 2016-01-29 2022-02-18 株式会社半导体能源研究所 半导体装置以及晶体管
CN110383493B (zh) * 2017-03-09 2023-06-02 夏普株式会社 有源矩阵基板及其制造方法
KR102105977B1 (ko) * 2017-03-29 2020-05-04 (주)디엔에프 실릴아민 화합물, 이를 포함하는 실리콘 함유 박막증착용 조성물 및 이를 이용하는 실리콘 함유 박막의 제조방법
CN107256898B (zh) * 2017-05-18 2018-08-03 广东爱旭科技股份有限公司 管式perc双面太阳能电池及其制备方法和专用设备
CN107689345B (zh) * 2017-10-09 2020-04-28 深圳市华星光电半导体显示技术有限公司 Tft基板及其制作方法与oled面板及其制作方法
US11282965B2 (en) * 2018-01-19 2022-03-22 Semiconductor Energy Laboratory Co., Ltd. Fabrication method of semiconductor device
KR20200072407A (ko) * 2018-12-12 2020-06-22 에스케이트리켐 주식회사 금속막 형성용 전구체 조성물, 이를 이용한 금속막 형성 방법 및 상기 금속막을 포함하는 반도체 소자.

Also Published As

Publication number Publication date
US20220102534A1 (en) 2022-03-31
WO2020165698A1 (ja) 2020-08-20
JPWO2020165698A1 (zh) 2020-08-20
KR20210127183A (ko) 2021-10-21

Similar Documents

Publication Publication Date Title
JP7278354B2 (ja) 半導体装置の作製方法
TWI661542B (zh) 顯示裝置
JP6478666B2 (ja) 半導体装置
KR102443720B1 (ko) 반도체 장치 및 발광 장치
KR102318728B1 (ko) 반도체 장치와 이를 가지는 표시 장치
US10290656B2 (en) Semiconductor device with oxide semiconductor film electrical characteristic change of which is inhibited
US20160155759A1 (en) Semiconductor device and display device including the same
WO2020089726A1 (ja) 半導体装置
JP2015195372A (ja) 半導体装置、該半導体装置を有する表示装置、該表示装置を有する表示モジュール、並びに該半導体装置、該表示装置、及び該表示モジュールを有する電子機器
CN112514079A (zh) 半导体装置
KR102588958B1 (ko) 반도체 장치의 제작 방법
US11374117B2 (en) Method for manufacturing semiconductor device
CN113519065A (zh) 半导体装置
WO2020165698A1 (ja) 半導体装置の作製方法
US20220367723A1 (en) Semiconductor device
WO2020178651A1 (ja) 半導体装置
KR102660589B1 (ko) 반도체 장치의 제작 방법
US20160155803A1 (en) Semiconductor Device, Method for Manufacturing the Semiconductor Device, and Display Device Including the Semiconductor Device
CN112242448A (zh) 半导体装置
CN112805838A (zh) 半导体装置
US20240014218A1 (en) Semiconductor device and method of fabricating the semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination