JP2012134498A5 - - Google Patents

Claims (34)

1. 内部電極の設けられた誘電体シートが積層され、該内部電極と並列接続する外部端子電極が両端部に設けられた積層セラミックキャパシタの回路基板への実装構造であって、
   前記積層セラミックキャパシタの内部電極層と前記回路基板とは、互いに水平方向になるように配置されて、前記外部端子電極と前記回路基板のランドとを導電接続し、
   前記外部端子電極と前記ランドとを導電接続する導電材の高さ（Ｔ_ｓ）は、前記積層セラミックキャパシタの厚さ（Ｔ_ＭＬＣＣ）の１／３未満である積層セラミックキャパシタの回路基板実装構造。
2. 前記積層セラミックキャパシタは、水平方向に実装されるようにテーピング処理され、その幅（Ｗ_ＭＬＣＣ）及び厚さ（Ｔ_ＭＬＣＣ）が同一または類似である請求項１に記載の積層セラミックキャパシタの回路基板実装構造。
3. 前記積層セラミックキャパシタの誘電体層の層数は、２００層以上である請求項１または２に記載の積層セラミックキャパシタの回路基板実装構造。
4. 前記積層セラミックキャパシタの誘電体層の誘電体の厚さは、３μｍ以下である請求項１または２に記載の積層セラミックキャパシタの回路基板実装構造。
5. 前記積層セラミックキャパシタの誘電体層は、層数が２００層以上で、誘電体の厚さは、３μｍ以下である請求項１または２に記載の積層セラミックキャパシタの回路基板実装構造。
6. 内部電極の設けられた誘電体シートが積層され、前記内部電極と並列接続する外部端子電極が両端部に設けられた積層セラミックキャパシタの回路基板への実装方法であって、
   前記積層セラミックキャパシタの内部電極層と前記回路基板が互いに水平方向になるように配置されて前記外部端子電極と前記回路基板のランドとを導電接続し、
   前記外部端子電極と前記ランドとを導電接続する導電材の高さ（Ｔ_ｓ）は、前記積層セラミックキャパシタの厚さ（Ｔ_ＭＬＣＣ）の１／３未満である積層セラミックキャパシタの回路基板実装方法。
7. 前記積層セラミックキャパシタは、水平方向に実装されるように整列するテーピング処理され、その幅（Ｗ_ＭＬＣＣ）及び厚さ（Ｔ_ＭＬＣＣ）が同一または類似である請求項６に記載の積層セラミックキャパシタの回路基板実装方法。
8. 前記積層セラミックキャパシタの誘電体層の層数は、２００層以上である請求項６または７に記載の積層セラミックキャパシタの回路基板実装方法。
9. 前記積層セラミックキャパシタの誘電体層の誘電体の厚さは、３μｍ以下である請求項６または７に記載の積層セラミックキャパシタの回路基板実装方法。
10. 前記積層セラミックキャパシタの誘電体層の誘電体の厚さは、３μｍ以下である請求項６または７に記載の積層セラミックキャパシタの回路基板実装方法。
11. 内部電極の設けられた誘電体シートが積層され、前記内部電極と並列接続する外部端子電極が両端部に設けられた積層セラミックキャパシタの回路基板への実装方法であって、
    前記回路基板の表面に前記積層セラミックキャパシタが実装されるランドを設け、
    前記積層セラミックキャパシタの内部電極層と前記回路基板が互いに水平方向になるように配置して前記外部端子電極と前記回路基板のランドとを導電接続し、
    前記ランドは、前記積層セラミックキャパシタの外部端子電極の設けられた個所に対応するように離間されて前記回路基板の表面に複数個設けられ、
    前記積層セラミックキャパシタの幅をＷ_ＭＬＣＣ、長さをＬ_ＭＬＣＣとして定義し、前記離間された各ランドのうちのいずれか一方のランドの外側縁と他方のランドの外側縁とを基準として、基板で占める幅をＷ_{ＬＡＮＤ（ａ）}、長さをＬ_{ＬＡＮＤ（ａ）}として定義すると、
    Ｗ_ＭＬＣＣ、Ｌ_ＭＬＣＣ、Ｗ_{ＬＡＮＤ（ａ）}及びＬ_{ＬＡＮＤ（ａ）}の関係は、下式、
    ０＜Ｌ_{ＬＡＮＤ（ａ）}／Ｌ_ＭＬＣＣ≦１．２
    ０＜Ｗ_{ＬＡＮＤ（ａ）}／Ｍ_ＬＣＣＣ≦１．２
    を満たす積層セラミックキャパシタの回路基板実装方法。
12. 内部電極の設けられた誘電体シートが積層され、前記内部電極と並列接続する外部端子電極が両端部に設けられた積層セラミックキャパシタの回路基板への実装方法であって、
    前記回路基板の表面に前記積層セラミックキャパシタが実装されるランドを設け、
    前記積層セラミックキャパシタの内部電極層と前記回路基板とが互いに水平方向になるように配置して前記外部端子電極と前記回路基板のランドとを導電接続し、
    前記ランドは、ハンダ付け量の減少のために、前記積層セラミックキャパシタの外部端子電極の設けられた縁部に対応するように離間されて前記回路基板の表面に複数個設けられる、積層セラミックキャパシタの回路基板実装方法。
13. 前記積層セラミックキャパシタの幅をＷ_ＭＬＣＣ、長さをＬ_ＭＬＣＣとして定義し、前記離間された各ランドのうちのいずれか一方の外側縁と他方のランドの外側縁とを基準として、基板で占める幅をＷ_{ＬＡＮＤ（ｂ）}、長さをＬ_{ＬＡＮＤ（ｂ）}として定義すると、
    Ｗ_ＭＬＣＣ、Ｌ_ＭＬＣＣ、Ｗ_{ＬＡＮＤ（ｂ）}及びＬ_{ＬＡＮＤ（ｂ）}の関係は、下式、
    ０＜Ｌ_{ＬＡＮＤ（ｂ）}／Ｌ_ＭＬＣＣ≦１．２
    ０＜Ｗ_{ＬＡＮＤ（ｂ）}／Ｗ_ＭＬＣＣ≦１．２
    を満たす請求項１２に記載の積層セラミックキャパシタの回路基板実装方法。
14. 前記外部端子電極と前記ランドとを導電接続する導電材の高さ（Ｔ_ｓ）は、前記積層セラミックキャパシタの厚さ（Ｔ_ＭＬＣＣ）の１／３未満である請求項１１〜１３のうちのいずれか一つに記載の積層セラミックキャパシタの回路基板実装方法。
15. 前記積層セラミックキャパシタは、水平方向に実装されるように整列するテーピング処理され、その幅（Ｗ_ＭＬＣＣ）及び厚さ（Ｔ_ＭＬＣＣ）が同一または類似である請求項１２に記載の積層セラミックキャパシタの回路基板実装方法。
16. 前記積層セラミックキャパシタは、水平方向に実装されるように整列するテーピング処理され、その幅（Ｗ_ＭＬＣＣ）及び厚さ（Ｔ_ＭＬＣＣ）が同一または類似である請求項１４に記載の積層セラミックキャパシタの回路基板実装方法。
17. 内部電極の設けられた誘電体シートが積層され、前記内部電極と並列接続する外部端子電極が両端部に設けられた積層セラミックキャパシタが実装される回路基板上のランドパターンであって、
    前記ランドパターンは、前記積層セラミックキャパシタの外部端子電極の設けられた個所に対応するように離間されて前記回路基板の表面に複数個設けられ、
    前記積層セラミックキャパシタの幅をＷ_ＭＬＣＣ、長さをＬ_ＭＬＣＣとして定義し、前記離間された各ランドのうちのいずれか一方のランドの外側縁と他方のランドの外側縁とを基準として、基板で占める幅をＷ_{ＬＡＮＤ（ａ）}、長さをＬ_{ＬＡＮＤ（ａ）}として定義すると、
    Ｗ_ＭＬＣＣ、Ｌ_ＭＬＣＣ、Ｗ_{ＬＡＮＤ（ａ）}及びＬ_{ＬＡＮＤ（ａ）}の関係は、下式、
    ０＜Ｌ_{ＬＡＮＤ（ａ）}／Ｌ_ＭＬＣＣ≦１．２
    ０＜Ｗ_{ＬＡＮＤ（ａ）}／Ｗ_ＭＬＣＣ≦１．２
    を満たす回路基板上のランドパターン。
18. 内部電極の設けられた誘電体シートが積層され、前記内部電極と並列接続する外部端子電極が両端部に設けられた積層セラミックキャパシタが実装される回路基板上のランドパターンであって、
    前記ランドパターンは、ハンダ付け量の減少のために、前記積層セラミックキャパシタの外部端子電極の設けられた縁部に対応するように離間されて前記回路基板の表面に複数個設けられ、
    前記積層セラミックキャパシタの幅をＷ_ＭＬＣＣ、長さをＬ_ＭＬＣＣとして定義し、前記離間された各ランドのうちのいずれか一方の外側縁と他方のランドの外側縁とを基準として、基板で占める幅をＷ_{ＬＡＮＤ（ｂ）}、長さをＬ_{ＬＡＮＤ（ｂ）}として定義すると、
    Ｗ_{ＭＬＣＣ、}Ｌ_ＭＬＣＣ、Ｗ_{ＬＡＮＤ（ｂ）}及びＬ_{ＬＡＮＤ（ｂ）}の関係は、下式、
    ０＜Ｌ_{ＬＡＮＤ（ｂ）}／Ｌ_ＭＬＣＣ≦１．２
    ０＜Ｗ_{ＬＡＮＤ（ｂ）}／Ｗ_ＭＬＣＣ≦１．２
    を満たす回路基板上のランドパターン。
19. 内部電極の設けられた誘電体シートが積層され、前記内部電極と並列接続する外部端子電極が両端部に設けられた積層セラミックキャパシタと、
    前記積層セラミックキャパシタが収納される収納部が設けられる包装シートと、を含み、
    前記内部電極は、前記収納部の底面を基準に水平に配置されるように整列され、前記積層セラミックキャパシタが整列された包装シートがリール形態に巻き取られた積層セラミックキャパシタの包装体。
20. 前記包装シートに結合され、前記積層セラミックキャパシタを覆う包装膜をさらに含む請求項１９に記載の積層セラミックキャパシタの包装体。
21. 前記積層セラミックキャパシタは、水平方向に実装されるように整列するテーピング処理され、その幅（Ｗ_ＭＬＣＣ）及び厚さ（Ｔ_ＭＬＣＣ）が同一または類似である請求項１９または２０に記載の積層セラミックキャパシタの包装体。
22. 幅（Ｗ_ＭＬＣＣ）及び厚さ（Ｔ_ＭＬＣＣ）が同一または類似な積層セラミックキャパシタの水平方向整列方法であって、
    前記積層セラミックキャパシタを連続して移送すると共に、前記積層セラミックキャパシタの一定に整列されている一対のガイド部が設けられた移送部に実装して、該積層セラミックキャパシタが連続して移送されるようにするステップと、
    前記移送部によって移送される前記積層セラミックキャパシタに磁場を印加し、内部電極層が該磁場及び磁気抵抗が減る方向に整列されるようにする磁場印加ステップと、を含む積層セラミックキャパシタの水平方向整列方法。
23. 前記磁場印加ステップを経った前記積層セラミックキャパシタの前記内部電極層は、前記移送部の進行方向を基準に水平に配置される請求項２２に記載の積層セラミックキャパシタの水平方向整列方法。
24. 前記一対のガイド部間の間隔ｇは、前記積層セラミックキャパシタの幅をＷ_ＭＬＣＣ、厚さを_{ＴＭＬＣＣ、}長さをＬ_ＭＬＣＣとして定義すると、下式、
    √（Ｗ^２ _ＭＬＣＣ＋Ｔ^２ _ＭＬＣＣ）＜ｇ＜ｍｉｎ〔√（Ｌ^２ _ＭＬＣＣ＋Ｔ^２ _ＭＬＣＣ），√（Ｌ^２ _ＭＬＣＣ＋Ｗ^２ _ＭＬＣＣ）〕
    を満足する請求項２２に記載の積層セラミックキャパシタの水平方向整列方法。
25. 前記外部端子電極と前記ランドとを導電接続する前記導電材の高さ（Ｔ _ｓ ）は、前記積層セラミックキャパシタの厚さ（Ｔ _ＭＬＣＣ ）の１／５未満である請求項６に記載の積層セラミックキャパシタの回路基板実装方法。
26. 前記外部端子電極と前記ランドとを導電接続する前記導電材の高さ（Ｔ _ｓ ）は、前記積層セラミックキャパシタの厚さ（Ｔ _ＭＬＣＣ ）の１／５未満である請求項６に記載の積層セラミックキャパシタの回路基板実装方法。
27. 前記Ｗ _ＭＬＣＣ 、Ｌ _ＭＬＣＣ 、Ｗ _{ＬＡＮＤ（ａ）} 及びＬ _{ＬＡＮＤ（ａ）} 間の関係は、下式、０．８＜Ｌ _{ＬＡＮＤ（ａ）} ／Ｌ _ＭＬＣＣ ≦１．１０．６＜Ｗ _{ＬＡＮＤ（ａ）} ／Ｍ _ＬＣＣＣ ≦１．０を満たす請求項１１に記載の積層セラミックキャパシタの回路基板実装方法。
28. 前記Ｗ _ＭＬＣＣ 、Ｌ _ＭＬＣＣ 、Ｗ _{ＬＡＮＤ（ａ）} 及びＬ _{ＬＡＮＤ（ａ）} 間の関係は、下式、０．８＜Ｌ _{ＬＡＮＤ（ａ）} ／Ｌ _ＭＬＣＣ ≦１．１０．６＜Ｗ _{ＬＡＮＤ（ａ）} ／Ｍ _ＬＣＣＣ ≦１．０を満たす請求項１７に記載の回路基板上のランドパターン。
29. 前記積層セラミックキャパシタの幅（Ｗ _ＭＬＣＣ ）に対する厚さ（Ｔ _ＭＬＣＣ ）の比（Ｔ _ＭＬＣＣ ／Ｗ _ＭＬＣＣ ）は０．７５≦Ｔ _ＭＬＣＣ ／Ｗ _ＭＬＣＣ ≦１．２５である請求項１９または２０に記載の積層セラミックキャパシタ包装体。
30. 前記積層セラミックキャパシタの幅（Ｗ _ＭＬＣＣ ）に対する厚さ（Ｔ _ＭＬＣＣ ）の比（Ｔ _ＭＬＣＣ ／Ｗ _ＭＬＣＣ ）は、０．９≦Ｔ _ＭＬＣＣ ／Ｗ _ＭＬＣＣ ≦１．１である請求項２９に記載の積層セラミックキャパシタ包装体。
31. 前記積層セラミックキャパシタの幅（Ｗ _ＭＬＣＣ ）に対する厚さ（Ｔ _ＭＬＣＣ ）の比（Ｔ _ＭＬＣＣ ／Ｗ _ＭＬＣＣ ）は、０．９５≦Ｔ _ＭＬＣＣ ／Ｗ _ＭＬＣＣ ≦１．０５である請求項３０に記載の積層セラミックキャパシタ包装体。
32. 前記積層セラミックキャパシタの誘電体層の層数は、２００層以上である請求項１９または２０に記載の積層セラミックキャパシタ包装体。
33. 前記積層セラミックキャパシタの誘電体層の誘電体厚さは、３μｍ以下である請求項１９または２０に記載の積層セラミックキャパシタ包装体。
34. 前記積層セラミックキャパシタの誘電体層は、層数が２００層以上で、誘電体の厚さは３μｍ以下である請求項１９または２０に記載の積層セラミックキャパシタ包装体。