JP2007088461A5

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Publication number: JP2007088461A5
Application number: JP2006249133A
Authority: JP
Filing date: 2006-09-14
Publication date: 2007-05-24
Anticipated expiration: 2026-09-14

Claims

第１の犠牲基板から移された第１の導電性フィルムによる第１の導電性パターンと、
第２犠牲基板から移された第２の導電性フィルムによる第２の導電性パターンと、および、
第１及び第２の導電性パターンの間の第１の誘電性フィルムとを備え、
第１の導電性パターンと第２の導電性パターンは、第１の誘電性フィルムの対向する面から、第１の誘電性フィルム内へ固定され、そして、第１の誘電性フィルムの一部が第１の導電性パターンと第２の導電性パターンとの間で積層されることを特徴とするキャパシタデバイスは、
第１および第２の犠牲基板の少なくとも一方は、導電性パターンを形成し、そして、導電性フィルム固定プロセスを通じて、その導電性パターンを第１の誘電性フィルム内に埋め込むために備えられた金属基板を備える請求項１記載のキャパシタデバイス。
第１および第２の導電性の層の少なくとも一方は、導電性フィルム固定プロセスを通じて、第１の誘電性フィルム内に埋め込まれる請求項１記載のキャパシタデバイス。
第１および第２の導電性パターンの少なくとも一方は、銅を備え、そして第１および第２の導電性フィルムの少なくとも一方は、少なくとも５マイクロメータの厚さを持つ請求項１記載のキャパシタデバイス。
第１の導電性フィルムは、少なくとも１０の誘電率を持つ有機誘電性フィルムを備える請求項１記載のキャパシタデバイス。
第１の組みのキャパシタと、第２の組みのキャパシタと、第１および第２の組みのキャパシタの間の中間層の誘電性フィルムとを備える埋め込みキャパシタコアであり、
第１の組みのキャパシタは、
少なくとも２つの導電性電極を備える第１の導電性パターンと、
第１の導電性パターンの２つの電極に対応する少なくとも２つの導電性電極を備える第２の導電性パターンと、
第１の導電性パターンと第２の導電性パターンの間の第１の誘電性フィルムとを備え、
第１の導電性パターンおよび第２の導電性パターンは、第１の誘電性フィルム内に固定され、そして、第１の誘電性フィルムの一部は、第１の導電性パターンと第２の導電性パターンとの間に積層され、
第２の組みのキャパシタは、
少なくとも２つの導電性電極を備える第３の導電性パターンと、
第３の導電性パターンの２つの電極に対応する少なくとも２つの導電性電極を備える第４の導電性パターンと、
第３の導電性パターンと第４の導電性パターンの間の第２の誘電性フィルムとを備え、
第３の導電性パターンおよび第４の導電性パターンは、第２の誘電性フィルム内に固定され、そして、第２の誘電性フィルムの一部は、第３の導電性パターンと第４の導電性パターンとの間に積層され、
埋め込みキャパシタコアは、回路基板内に埋め込まれ、そして、第１または第２の導電性パターンの少なくとも一方の導電性電極は、第３または第４の導電性パターンの少なくとも一方の導電性電極に電気的に結合されることを特徴とする組み込みキャパシタコア。
埋め込み減結合キャパシタを提供するために、プリント回路基板内に組み込まれる請求項６記載の組み込みキャパシタコア。
プリント回路基板の中央の層、または前記層近傍においてプリント回路基板内に組み込まれる請求項６記載の組み込みキャパシタコア。
プリント回路基板は、埋め込みキャパシタコアに接近または近傍の位置するパワー配線層およびグランド配線層を持つ請求項８記載の組み込みキャパシタコア。
請求項６記載の埋め込みキャパシタであり、そのような埋め込みキャパシタコアの２つは、プリント回路基板内に組み込まれ、第１のものは、プリント回路基板のトップ部の近くにあり、第２のものは、プリント回路基板の底部の近くにある組み込みキャパシタコア。
第１、第２、第３および第４の導電性パターンは銅を備える請求項６記載の組み込みキャパシタコア。
第１および第２の誘電性フィルムの少なくとも一方は、少なくとも１０の誘電率を持つ請求項６記載の組み込みキャパシタコア。
第１および第２の誘電性フィルムの少なくとも一方は、BaTO₃含有のエポキシ材料を備える請求項６記載の組み込みキャパシタコア。
中間層の誘電性フィルムは、少なくとも３の誘電率を持つ結合層を備える請求項６記載の組み込みキャパシタコア。
第１の組みのキャパシタと、第２の組みのキャパシタと、第１および第２の組みのキャパシタの間の中間層の誘電性フィルムとを備える埋め込みキャパシタコアを備えるプリント回路基板であり、
第１の組みのキャパシタは、
少なくとも２つの導電性電極を備える第１の導電性パターンと、
第１の導電性パターンの２つの電極に対応する少なくとも２つの導電性電極を備える第２の導電性パターンと、
第１の導電性パターンと第２の導電性パターンの間の第１の誘電性フィルムとを備え、
第１の導電性パターンおよび第２の導電性パターンは、第１の誘電性フィルム内に固定され、そして、第１の誘電性フィルムの一部は、第１の導電性パターンと第２の導電性パターンとの間に積層され、
第２の組みのキャパシタは、
少なくとも２つの導電性電極を備える第３の導電性パターンと、
第３の導電性パターンの２つの電極に対応する少なくとも２つの導電性電極を備える第４の導電性パターンと、
第３の導電性パターンと第４の導電性パターンの間の第２の誘電性フィルムとを備え、
第３の導電性パターンおよび第４の導電性パターンは、第２の誘電性フィルム内に固定され、そして、第１の誘電性フィルムの一部は、第１の導電性パターンと第２の導電性パターンとの間に積層され、
埋め込みキャパシタコアは、回路基板内に埋め込まれ、そして、第１または第２の導電性パターンの少なくとも一方の導電性電極は、第３または第４の導電性パターンの少なくとも一方の導電性電極に電気的に結合されることを特徴とするプリント回路基板。
プリント回路基板の中央の層、または前記層近傍においてプリント回路基板内に組み込まれる請求項１５記載のプリント回路基板。
プリント回路基板は、埋め込みキャパシタコアに接近または近傍に位置するパワー配線層およびグランド配線層を持つ請求項１６記載のプリント回路基板。
プリント回路基板内に組み込まれる第２の組み込みキャパシタコアを更に備え、第１の埋め込みキャパシタコアは、プリント回路基板のトップ部の近くにあり、第２の埋め込みキャパシタは、プリント回路基板の底部の近くにある請求項１５記載のプリント回路基板。
少なくとも１つの埋め込みキャパシタコアを備え、各埋め込みキャパシタコアは、請求項１から５のいずれか一つに基づくキャパシタデバイスを形成し、そして導電性パターンの多くの層を含み、その導電性パターンの各々は、多数の導電性電極を持ち、そして、少なくとも誘電性の層内に固定され、導電性パターンの多くの層は、少なくとも前記キャパシタデバイスを形成するために一緒にスタックにされることを特徴とするプリント回路基板。
キャパシタデバイスを形成するための方法であり、
第１のメタル基板を備える第１のキャリアを与えるステップと、
第１のメタル基板の一部の上に第１の導電性パターンを形成するステップと、
第２のメタル基板を備える第２のキャリアを与えるステップと、
第２のメタル基板の一部の上に第２の導電性パターンを形成するステップと、
少なくとも第１の導電性パターンと第２の導電性パターンとの間で、第１のキャリアと第２のキャリアとを第１の誘電性フィルムで結合するステップと、および、
キャパシタデバイスを得るために、第１のキャリアと第２のキャリアを除去するステップとを備え、
前記第１の導電性パターンは、第１のメタル基板より薄く、前記第２の導電性パターンは、第２のメタル基板より薄いことを特徴とする方法。
第１の導電性パターンは、第１のキャリア上に少なくとも２つの導電性電極を備える請求項２０に記載の方法。
第２の導電性パターンは、第２のキャリア上に少なくとも２つの導電性電極を備える請求項２０に記載の方法。
埋め込み減結合キャパシタを提供するために、キャパシタデバイスをプリント回路基板内に組み込むステップを更に備える請求項２０に記載の方法。
第１および第２のキャリアの少なくとも一方、および第１および第２の導電性パターンは、銅を備える請求項２０に記載の方法。
埋め込まれたキャパシタコアを形成するための方法であり、
第１のキャリア上に少なくとも２つの導電性電極を備える第１の導電性パターンを形成するステップと、
第２のキャリア上に少なくとも２つの導電性電極を備える第２の導電性パターンを形成するステップと、
少なくとも第１の導電性パターンと第２の導電性パターンとの間で、第１のキャリアと第２のキャリアとを第１の誘電層フィルムで結合するステップと、
第１のキャリアと第２のキャリアとを除去するステップと、
少なくとも２つの導電性電極を備える第３の導電性パターンを、第３のキャリア上に形成するステップと、
少なくとも２つの導電性電極を備える第４の導電性パターンを、第４のキャリア上に形成するステップと、
少なくとも第３の導電性パターンと第４の導電性パターンとの間で、第３のキャリアと第４のキャリアとを第２の誘電層フィルムで結合するステップと、
第３のキャリアと第４のキャリアとを除去するステップと、
第１、第２、第３および第４の導電性パターンを結合するステップとを備え、
第２の導電性パターンの２つの導電性電極は、第１の導電性パターンの２つの導電性電極に対応し、
第４の導電性パターンの２つの導電性電極は、第３の導電性パターンの２つの導電性電極に対応し、
第２の導電性パターンおよび第３の導電性パターンは、それらの間に誘電性フィルム層を有し、
埋め込みキャパシタコアは、回路基板内に埋め込まれ、そして、第１または第２の導電性パターンの少なくとも一方は、第３または第４の導電性パターンの少なくとも一方に電気的に結合される方法。
埋め込み減結合キャパシタを提供するために、埋め込みキャパシタコアをプリント回路基板内に組み込むステップを更に備える請求項２５に記載の方法。
第１、第２、第３および第４の導電性パターンの少なくとも一つは銅を備える請求項２５に記載の方法。
第１および第２の誘電性フィルムの少なくとも一つは、少なくとも１０の誘電率を持つ請求項２５に記載の方法。
第１および第２の誘電性フィルムの少なくとも一つは、BaTO₃含有のエポキシ材料を備える請求項２５に記載の方法。
中間層の誘電性フィルムの少なくとも一つは、１０以上の誘電率を持つ結合層を備える請求項２５に記載の方法。