DE202013104987U1 - Vorrichtung zum Vereinzeln von Halbleiter-Dies - Google Patents

Vorrichtung zum Vereinzeln von Halbleiter-Dies Download PDF

Info

Publication number
DE202013104987U1
DE202013104987U1 DE202013104987U DE202013104987U DE202013104987U1 DE 202013104987 U1 DE202013104987 U1 DE 202013104987U1 DE 202013104987 U DE202013104987 U DE 202013104987U DE 202013104987 U DE202013104987 U DE 202013104987U DE 202013104987 U1 DE202013104987 U1 DE 202013104987U1
Authority
DE
Germany
Prior art keywords
wafer
substrate
layer
carrier
carrier tape
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE202013104987U
Other languages
English (en)
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Components Industries LLC
Original Assignee
Semiconductor Components Industries LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Components Industries LLC filed Critical Semiconductor Components Industries LLC
Publication of DE202013104987U1 publication Critical patent/DE202013104987U1/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B28—WORKING CEMENT, CLAY, OR STONE
    • B28D—WORKING STONE OR STONE-LIKE MATERIALS
    • B28D5/00—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor
    • B28D5/0005—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor by breaking, e.g. dicing
    • B28D5/0017—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor by breaking, e.g. dicing using moving tools
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/477—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67092—Apparatus for mechanical treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67132—Apparatus for placing on an insulating substrate, e.g. tape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67144—Apparatus for mounting on conductive members, e.g. leadframes or conductors on insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P80/00—Climate change mitigation technologies for sector-wide applications
    • Y02P80/30—Reducing waste in manufacturing processes; Calculations of released waste quantities
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T225/00—Severing by tearing or breaking
    • Y10T225/30—Breaking or tearing apparatus
    • Y10T225/304—Including means to apply thermal shock to work
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T225/00—Severing by tearing or breaking
    • Y10T225/30—Breaking or tearing apparatus
    • Y10T225/371—Movable breaking tool
    • Y10T225/379—Breaking tool intermediate spaced work supports
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T225/00—Severing by tearing or breaking
    • Y10T225/30—Breaking or tearing apparatus
    • Y10T225/371—Movable breaking tool
    • Y10T225/379—Breaking tool intermediate spaced work supports
    • Y10T225/386—Clamping supports

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Dicing (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Die Bonding (AREA)

Abstract

Vorrichtung zum Trennen eines Dies von einem Wafer, die umfasst: einen Aufbau zum Halten des Wafers auf einem Trägersubstrat, wobei der Halbleiter-Wafer eine Vielzahl von Vereinzelungslinien aufweist, die in Nachbarschaft zu einer Materialschicht auf dem Wafer enden, und einen Aufbau zum Ausüben eines lokalisierten Drucks auf den Wafer durch das Trägersubstrat.

Description

  • Querverweis auf verwandte Anmeldung
  • Die vorliegende Anmeldung beansprucht den Vorteil der Priorität der gleichzeitig anhängigen vorläufigen US-Anmeldung Nr. 61/723,548 vom 7. November 2012 und schließt diese hier unter Bezugnahme ein. Die vorliegende Anmeldung beansprucht weiterhin den Vorteil der Priorität der gleichzeitig anhängigen vorläufigen US-Anmeldung Nr. 61/750,520 vom 9. Januar 2013 und schließt diese hier unter Bezugnahme ein. Die vorliegende Anmeldung beansprucht weiterhin den Vorteil der Priorität der gleichzeitig anhängigen vorläufigen US-Anmeldung Nr. 61/774,081 vom 7. März 2013 und schließt diese hier unter Bezugnahme ein.
  • Hintergrund
  • Die vorliegende Erfindung betrifft allgemein elektronische Einrichtungen und insbesondere Vorrichtungen zum Herstellen von Halbleitern.
  • In der Halbleiterbranche werden verschiedene Verfahren und Vorrichtungen zum Vereinzeln von einzelnen Halbleiter-Dies von einem Halbleiter-Wafer, auf dem die Dies hergestellt wurden, verwendet. Gewöhnlich wird eine als Scribing (Ritzen) oder Dicing bezeichnete Technik verwendet, um den Wafer mit einem Diamant-Schneiderad entlang von Ritzrastern oder Vereinzelungslinien, die zuvor auf dem Wafer zwischen den einzelnen Dies ausgebildet wurden, teilweise oder vollständig zu schneiden. Um die Ausrichtung und die Breite des Dicing-Rads zu berücksichtigen, weist jedes Ritzraster gewöhnlich eine große Breite von allgemein ungefähr 150 Mikrometer auf, wodurch ein großer Teil des Halbleiterwafers verbraucht wird. Außerdem kann die für das Ritzen jeder Trennlinie auf dem Halbleiterwafer benötigte Zeit eine Stunde oder mehr betragen. Durch diesen Zeitaufwand werden der Durchsatz und die Herstellungskapazität einer Herstellungseinrichtung reduziert.
  • Andere Verfahren wie etwa eine Thermolasertrennung (TLS), ein Laserablations-Dicing und ein Plasma-Dicing wurden als Alternativen zu dem Scribing geprüft. Das Plasma-Dicing ist ein vielversprechender Prozess im Vergleich zu dem Scribing und anderen alternativen Prozessen, weil es schmälere Ritzlinien unterstützt, einen höheren Durchsatz aufweist und eine Vereinzelung von Dies in verschiedenen, flexiblen Mustern ermöglicht. Bei dem Plasma-Dicing stellen sich jedoch bestimmte Herausforderungen für eine Implementierung in einer Produktionsumgebung. Dazu gehören eine mangelnde Kompatibilität mit Wafer-Rückseitenschichten wie etwa Rückmetallschichten, weil der Ätzprozess die Rückseitenschichten nicht effektiv von den Vereinzelungslinien entfernen oder abtrennen kann. Es müssen also die Rückseitenschichten von den Ritzlinien entfernt oder abgetrennt werden, um eine weitere Verarbeitung wie etwa Aufgreif- und Montageprozesse zu ermöglichen.
  • Deshalb ist es wünschenswert, ein Verfahren zum Vereinzeln von Dies von einem Halbleiter-Wafer anzugeben, das die Rückseitenschichten in den Vereinzelungslinien entfernt oder abtrennt. Es wäre vorteilhaft, wenn das Verfahren kosteneffizient ist und Beschädigungen oder Verunreinigungen der getrennten Dies minimieren kann.
  • Kurzbeschreibung der Zeichnungen
  • 1 zeigt eine verkleinerte Draufsicht auf eine Ausführungsform eines Wafers gemäß der vorliegenden Erfindung.
  • 2–5 sind Teilquerschnittansichten einer Ausführungsform eines Wafers von 1 in verschiedenen Stufen eines Prozesses zum Vereinzeln von Dies von dem Wafer gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 6 ist eine Querschnittansicht des Wafers von 1 in einer Verarbeitungsstufe in einer Vorrichtung gemäß einer anderen Ausführungsform der vorliegenden Erfindung.
  • 7 ist eine Teilquerschnittansicht einer Ausführungsform des Wafers von 5 oder 6 in einer späteren Verarbeitungsstufe gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 8 ist eine Querschnittansicht eines Wafers gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
  • 9 ist eine Draufsicht auf die zweite Ausführungsform nach einer folgenden Verarbeitung gemäß der vorliegenden Erfindung.
  • 10 ist eine Querschnittansicht der zweiten Ausführungsform nach einer folgenden Verarbeitung gemäß der vorliegenden Erfindung.
  • 11 ist eine Querschnittansicht der zweiten Ausführungsform nach einer zusätzlichen Verarbeitung gemäß der vorliegenden Erfindung.
  • 12 ist eine Querschnittansicht der zweiten Ausführungsform nach einer weiteren Verarbeitung gemäß der vorliegenden Erfindung.
  • 13 ist eine Querschnittansicht der zweiten Ausführungsform in einer späteren Herstellungsstufe gemäß der vorliegenden Erfindung.
  • 14 ist eine Querschnittansicht der zweiten Ausführungsform gemäß einem alternativen Herstellungsprozess.
  • 15 zeigt den Wafer von 10 gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 16 ist eine Querschnittansicht der weiteren Ausführungsform nach einer weiteren Verarbeitung gemäß der vorliegenden Erfindung.
  • 17 ist eine Querschnittansicht der weiteren Ausführungsform in einer späteren Herstellungsstufe gemäß der vorliegenden Erfindung.
  • 18 ist ein Flussdiagramm eines Prozesses zum Vereinzeln eines Rückschichtmaterials.
  • Um die Darstellung zu vereinfachen und zu verdeutlichen, sind die Elemente in den Figuren nicht notwendigerweise maßstabsgetreu gezeigt. In den verschiedenen Figuren werden durchgehend gleiche Bezugszeichen verwendet, um einander entsprechende Elemente anzugeben. Der Einfachheit halber wird auf die Beschreibung von Details von wohlbekannten Schritten und Elementen verzichtet. Der Deutlichkeit halber werden bestimmte Bereiche von Bauelementstrukturen wie etwa dotierte Bereiche oder dielektrische Bereiche mit allgemein geradlinigen Kanten und präzise gewinkelten Ecken gezeigt. Dem Fachmann sollte jedoch deutlich sein, dass aufgrund der Diffusion und Aktivierung von Dotierungsmitteln oder der Ausbildung von Schichten die Kanten derartiger Bereiche unter Umständen keine geraden Linien sind und die Ecken unter Umständen keine präzisen Winkel aufweisen. Weiterhin ist unter einer „Hauptfläche” in Bezug auf einen Halbleiterbereich, einen Wafer oder ein Substrat die Fläche des Halbleiterbereichs, des Wafers oder des Substrats zu verstehen, die eine Schnittfläche zu einem anderen Material wie etwa einem Dielektrikum, einem Isolator, einem Leiter oder einem polykristallinen Halbleiter bildet. Die Hauptfläche kann eine Topografie aufweisen, die in den x-, y- und z-Richtungen variiert.
  • Ausführliche Beschreibung der Zeichnungen
  • 1 ist eine verkleinerte Draufsicht, die schematisch einen Wafer 10 in einer späteren Herstellungsstufe zeigt. In einer Ausführungsform kann der Wafer 10 ein Halbleitersubstrat sein. Der Wafer 10 enthält eine Vielzahl von Halbleiter-Dies wie etwa den Dies 12, 14, 16 und 18, die auf oder als Teil eines Halbleiter-Wafers 10 ausgebildet sind. Die Dies 12, 14, 16 und 18 sind durch Abstände, in denen Trennlinien wie etwa die Ritzlinien oder Vereinzelungslinien 13, 15, 17 und 19 auszubilden oder zu definieren sind, auf dem Wafer 10 voneinander beabstandet. Wie aus dem Stand der Technik wohlbekannt ist, sind alle Halbleiter-Dies auf dem Wafer 10 allgemein auf allen Seiten durch Bereiche voneinander getrennt, in denen Ritzlinien oder Vereinzelungslinien wie etwa die Vereinzelungslinien 13, 15, 17 und 19 auszubilden sind. Die Dies 12, 14, 16 und 18 können beliebige elektronische Bauelemente einschließlich von Halbleiterbauelementen wie etwa Dioden, Transistoren, diskrete Bauelemente, Sensorbauelemente, optische Bauelemente, integrierte Schaltungen oder andere dem Fachmann bekannte Bauelemente sein. In einer Ausführungsform wurde auf dem Wafer 10 eine Waferverarbeitung einschließlich der Ausbildung einer Rückseitenschicht wie nachfolgend beschrieben ausgeführt.
  • 2 ist eine vergrößerte Querschnittansicht des Wafers 10 in einer frühen Stufe eines Verfahrens zum Vereinzeln von Dies gemäß einer ersten Ausführungsform. In einer Ausführungsform ist der Wafer 10 an einem Trägersubstrat, einem Transportband oder einem Trägerband 30 angebracht, wodurch das Halten der Vielzahl von Dies nach der Vereinzelung vereinfacht wird. Derartige Trägerbänder sind dem Fachmann wohlbekannt. In einer Ausführungsform kann das Trägerband 30 an einem Rahmen 40 befestigt werden, der wiederum Rahmenteile 401 und 402 umfassen kann. Wie gezeigt, kann das Trägerband 30 an einer Fläche 4010 des Rahmenteils 401 und an einer Fläche 4020 des Rahmenteils 402 befestigt sein.
  • In dem gezeigten Querschnitt kann der Wafer 10 ein Bulksubstrat 11 wie etwa ein Siliciumsubstrat enthalten, das gegenüberliegende Hauptflächen 21 und 22 aufweist. In anderen Ausführungsformen kann das Bulksubstrat 11 andere Halbleitermaterialien wie etwa Heteroübergangs-Halbleitermaterialien umfassen. In einer Ausführungsform können Kontaktpads 24 entlang von, in, an oder über Teilen der Hauptfläche 21 ausgebildet sein, um einen elektrischen Kontakt zwischen den in dem Substrat 11 ausgebildeten Strukturen und benachbarten Ebenen in der Anordnung oder externen Elementen vorzusehen. Zum Beispiel können Kontaktpads 24 ausgebildet sein, um Bondingdrähte oder Clips aufzunehmen, die dann an den Kontaktpads 24 befestigt werden können. Die Kontaktpads 24 können aber auch ausgebildet sein, um eine Lotkugel, einen Buckel oder einen anderen Typ von Befestigungsaufbau aufzunehmen. Die Kontaktspads 24 können allgemein aus einem Metall oder einem anderen leitenden Material ausgebildet sein. Gewöhnlich kann ein dielektrisches Material 26 wie etwa eine deckend deponierte dielektrische Schicht auf oder über der Hauptfläche 21 ausgebildet sein, um als eine Passivierungsschicht für den Wafer 10 zu dienen. In einer Ausführungsform kann das dielektrische Material 26 ein Material sein, das mit einer niedrigeren Rate als das Substrat 11 geätzt wird. In einer Ausführungsform kann das dielektrische Material 26 ein Siliciumoxid, ein Siliciumnitrid oder ein Polyimid sein, wenn das Substrat 11 aus Silicium ist.
  • In einer Ausführungsform können Öffnungen in dem dielektrischen Material 26 (und in anderen dielektrischen Schichten unterhalb des dielektrischen Materials 26) ausgebildet sein, um darunter liegende Flächen der Kontaktpads 24 und der Flächen des Substrats 11 freizulegen, wo die Vereinzelungslinien 13, 15, 17 und 19 auszubilden sind. In einer Ausführungsform kann eine gemusterte Photoresistschicht für die Öffnungen unter Verwendung eines Ätzprozesses verwendet werden. Wie in 2 gezeigt, enthält der Wafer 10 gemäß der vorliegenden Ausführungsform eine Materialschicht 28, die an oder über der Hauptfläche 22 des Wafers 10 ausgebildet ist. In einer Ausführungsform kann die Schicht 28 eine leitende Rückmetallschicht sein. In einer Ausführungsform kann die Schicht 28 ein Mehrschicht-Metallsystem aus etwa Titan/Nickel/Silber, Titan/Nickel/Silber/Wolfram, Chrom/Nickel/Gold, Kupfer, Kupferlegierungen, Gold oder anderen dem Fachmann bekannten Materialien sein. In einer anderen Ausführungsform kann die Schicht 28 ein Wafer-Rückseiten-Beschichtungsfilm (WBC-Film) wie etwa eine Beschichtung oder ein Film zum Befestigen von Dies sein. In einer Ausführungsform kann die Schicht 28 mit Zwischenräumen oder Kanälen zwischen wenigstens einigen der benachbarten Dies versehen sein. In einer weiteren Ausführungsform sind die Zwischenräume im Wesentlichen mit entsprechenden Zwischenräumen auf der gegenüberliegenden Seite des Wafers 10 dort ausgerichtet, wo die Vereinzelungslinien 13, 15, 17, 19 ausgebildet werden. In einer anderen Ausführungsform ist die Schicht 28 von den Kanten wenigstens einiger der Dies getrennt.
  • 3 ist eine vergrößerte Querschnittansicht eines Wafers 10 in einem folgenden Schritt während eines Vereinzelungsprozesses. In 3 wird ein Vereinzelungsprozess mit einem Plasmaätzen oder Trockenätzen gezeigt. Es ist zu beachten, dass auch andere Vereinzelungsprozesse verwendet werden können. In einer Ausführungsform kann der Wafer 10 an einem Trägerband oder Trägerfilm 30 montiert werden und dann in einer Ätzvorrichtung 300 wie etwa einer Plasmaätzvorrichtung platziert werden. In einer Ausführungsform kann das Substrat 11 durch die Öffnungen hindurch geätzt werden, um Vereinzelungslinien oder Öffnungen 13, 15, 17 und 19, die sich von der Hauptfläche 21 erstrecken, auszubilden oder zu definieren. Der Ätzprozess kann unter Verwendung einer chemischen Substanz (allgemein durch die Pfeile 31 wiedergegeben) durchgeführt werden, die selektiv Silicium mit einer viel höheren Rate als dielektrische Materialien und/oder Metalle ätzt. In einer Ausführungsform kann der Wafer 10 unter Verwendung eines allgemein als Bosch-Prozess bezeichneten Prozesses geätzt werden. In einer Ausführungsform kann der Wafer 10 unter Verwendung des Bosch-Prozesses in einem Tief-Reaktionsionen-Ätzsystem geätzt werden. In einer Ausführungsform kann die Breite der Vereinzelungslinien 13, 15, 17 und 19 von ungefähr 5 bis ungefähr 20 Mikrometer betragen. Eine derartige Breite reicht aus, um sicherzustellen, dass die Öffnungen, die die Vereinzelungslinien 13, 15, 17 und 19 bilden, vollständig durch das Substrat 11 hindurch ausgebildet werden können und aufgrund der Ätzselektivität wie in 4 gezeigt in Nachbarschaft zu oder an der Schicht 28 stoppen. In einer Ausführungsform kann die Schicht 28 als eine Stoppschicht für den Plasmaätz-Vereinzelungsprozess verwendet werden. In einer Ausführungsform können die Vereinzelungslinien 13, 15, 17 und 19 in ungefähr fünf bis zwanzig Minuten unter Verwendung des Bosch-Prozesses ausgebildet werden.
  • 5 zeigt eine Querschnittansicht des Wafers 10 in einem folgenden Verarbeitungsschritt. In einer Ausführungsform kann der Rahmen 40 auf einer Halteeinrichtung 63 oder einem Halteaufbau 63 platziert werden. In einer Ausführungsform kann der Halteaufbau 63 Füße oder Abstandsteile 631 umfassen die konfiguriert sind, um einen Zwischenraum 632, eine Vertiefung 632, einen Schacht 632 oder einen anderen Aufbau vorzusehen, damit sich der Wafer 10 und das Band 30 während der folgenden Verarbeitung dehnen können, ohne den Halteaufbau 63 zu kontaktieren. In einer Ausführungsform kann der Rahmen 40 reversibel an dem Halteaufbau 63 unter Verwendung eines Vakuums oder eines Klemmaufbaus angebracht werden.
  • In einer Ausführungsform wird die Schicht 28 durch eine mechanische Einrichtung 61 wie etwa eine Nadel 610 oder ein Drehrad 620 wie in 5 gezeigt abgetrennt. In einer Ausführungsform schwebt die Fläche 21 frei (z. B. ist der Schacht 632 ein Luftspalt) wie in 5 gezeigt. In einer anderen Ausführungsform kann die Fläche 21 in Kontakt mit einem flexiblen Halteaufbau sein, der etwa aus Polyimid oder einer beliebigen Anzahl von flexiblen Polymeren besteht. In einer Ausführungsform ist die mechanische Einrichtung 61 konfiguriert, um eine reduzierte Fläche oder einen lokalisierten Druckpunkt 623 auf dem Wafer 10 vorzusehen. In einer Ausführungsform kann die mechanische Einrichtung 61 mit einem Radius konfiguriert sein, der ungefähr gleich halben Breite der Dies 12, 14, 16 und 19 ist. In einer anderen Ausführungsform kann die mechanische Einrichtung 61 mit einem Radius konfiguriert sein, der ungefähr gleich der Breite der Dies 12, 14, 16 und 19 ist. In einer Ausführungsform kann der Radius der mechanischen Einrichtung 61 derart gewählt sein, dass er ungefähr doppelt so groß wie die Dies 12, 14, 16 und 19 oder noch größer ist. Die mechanische Einrichtung 61 kann mit einer Druck-, Geschwindigkeits- und Ausrichtungssteuerung konfiguriert sein. Weiterhin kann die mechanische Einrichtung 61 mit einer Schnelltrennungseinrichtung 611 konfiguriert sein, um eine vereinfachte Entfernung der mechanischen Einrichtung 61 von einer Hauptvorrichtung zu gestatten, wodurch die Prozessflexibilität erhöht wird. Die mechanische Einrichtung 61 kann aus Metall, Kautschuk, einem organischen, soliden Material (zum Beispiel einem Kunststoff), Keramik, einem Verbundmaterial, Kombinationen derselben oder anderen dem Fachmann bekannten Materialien bestehen. In der gezeigten Ausführungsform kann das Drehrad 620 entlang des Bands 30 mit einem ausreichenden Druck geführt werden, um die Schicht 28 abzutrennen, während gleichzeitig schädliche Effekte für die Dies 12, 14, 16 und 19 minimiert werden. In einer Ausführungsform können mehr als eine mechanische Einrichtung 61 verwendet werden, um die Schicht 28 abzutrennen.
  • 6 ist eine Querschnittansicht eines Wafers 10 in einem folgenden Prozessschritt in einer alternativen Ausführungsform zu 5. In einer Ausführungsform können mehrere mechanische Einrichtungen 71 auf einem Plattenaufbau 710 ausgebildet sein. Die mechanischen Einrichtungen 71 können den mechanischen Einrichtungen 61 ähnlich sein. In einer Ausführungsform können die mechanischen Einrichtungen 71 Nadeln sein, die konfiguriert sind, um lokalisierte Druckpunkte auf dem Wafer 10 vorzusehen. In einer Ausführungsform kann der Plattenaufbau 710 gegen das Band 30 platziert werden, wobei ein ausreichender Druck ausgeübt wird, um die Schicht 28 abzutrennen. In einer Ausführungsform kann der Plattenaufbau 710 wie durch den Pfeil 712 angegeben gedreht werden. In einer anderen Ausführungsform kann der Rahmen 40 wie durch den Pfeil 714 angegeben über dem Plattenaufbau 710 gedreht werden oder wie durch die Pfeile 716 und 718 angegeben über dem Plattenaufbau 710 horizontal hin und her bewegt werden, um die Schicht 28 abzutrennen. In einem folgenden Schritt können die Dies 12, 14, 16 und 18 von dem Trägerband 30 für eine weitere Montageverarbeitung entfernt werden, in der zum Beispiel eine allgemein in 7 gezeigte Aufgreif- und Platzierungsvorrichtung 81 verwendet wird. In einer Ausführungsform kann das Trägerband 30 vor dem Aufgreif- und Platzierungsschritt einer UV-Lichtquelle ausgesetzt werden, um die Haftung des Bands zu reduzieren.
  • 8 ist eine Teilquerschnittansicht eines Wafers 100 gemäß einer zweiten Ausführungsform. In einer Ausführungsform kann das Substrat 100 ein Halbleiter-Wafer sein, der dem Haltleiter-Wafer 10 ähnlich ist und eine Vielzahl von Dies oder Halbleiter-Dies 12, 14, 16 und 18 aufweisen kann. Die Dies 12, 14, 16 und 18 sind auf dem Substrat 100 durch Abstände voneinander beabstandet, in denen Vereinzelungslinien wie etwa die Ritzlinien oder Vereinzelungslinien 13, 15, 17 und 19 auszubilden oder zu definieren sind. Die Dies 12, 14, 16 und 18 können beliebige elektronische Einrichtungen einschließlich von Halbleiterbauelementen wie etwa Dioden, Transistoren, diskrete Bauelemente, Sensorbauelemente, optische Bauelemente, integrierte Schaltungen oder andere dem Fachmann bekannte Bauelemente sein.
  • In einer Ausführungsform wurde auf dem Wafer 100 eine Waferverarbeitung einschließlich der Ausbildung einer Rückseitenschicht 281 durchgeführt. In einer Ausführungsform ist die Rückseitenschicht 281 ein kontinuierlicher Film. Das Verfahren gemäß der vorliegenden Ausführungsform ist konfiguriert, um Wafer mit dickeren Schichten oder Materialien auf der Rückseite des Wafers 100 zu verarbeiten. Es hat sich herausgestellt, dass sich bei einigen Wafern mit dickeren Rückseitenmaterialien während des Trennungsprozesses erzeugte Risse unvorteilhaft fortpflanzen oder in die aktiven Bereiche des Dies wandern, was zu Bauelementausfällen führen kann. In einer Ausführungsform kann die Schicht 281 eine Wafer-Rückseiten-Beschichtung (WBC) sein, die zum Beispiel unter Verwendung einer Schablone, eines Siebdruckens und/oder von Aufschleudertechniken ausgebildet wird. Zum Beispiel kann die WBC ein Klebermaterial mit einer Dicke von 5 bis 50 Mikrometer für die Anbringung an einem Die sein. In einer Ausführungsform kann die WBC ein Klebematerial mit einer Dicke von ungefähr 20 Mikrometer für die Anbringung an einem Die sein. Die Schicht 281 kann konfiguriert sein, um die Anbringung der Dies 12, 14, 16 und 18 etwa an einem Rahmen oder einer Leiterplatte in einer nächsten Montagestufe zu bewerkstelligen. In einer anderen Ausführungsform kann die Schicht 281 eine Rückmetallschicht mit einer Dicke von mehr als ungefähr 2 oder 3 Mikrometer sein. In einer Ausführungsform kann die Schicht 281 ein Titan/Nickel/Gold/Zinn(Ti/Ni/Au/Sn)-Rückmetallaufbau mit einer Dicke von mehr als ungefähr 3 Mikrometer sein. Wie dem Fachmann deutlich sein sollte, hängen die Verwendungsmöglichkeiten der vorliegenden Erfindung nicht nur von der Dicke der verwendeten Materialien, sondern auch von den Arten der verwendeten Materialien ab. In einer Ausführungsform kann die Schicht 281 mit Zwischenräumen oder Kanälen zwischen wenigstens einigen der benachbarten Dies ausgebildet sein. In einer weiteren Ausführungsform können die Zwischenräume im Wesentlichen mit entsprechenden Zwischenräumen auf der gegenüberliegenden Seite des Wafers 10 ausgerichtet sein, wo Vereinzelungslinien 13, 15, 17, 19 ausgebildet werden. In einer anderen Ausführungsform ist die Schicht 281 von den Kanten wenigstens einiger der Dies getrennt.
  • 9 ist eine Draufsicht auf den Wafer 100 nach einer folgenden Verarbeitung, in der Vereinzelungslinien oder Öffnungen 13, 15, 17 und 19 ausgebildet werden. In einer Ausführungsform kann der Wafer 100 auf dem Trägerband 30 mit der Schicht 281 gegen das Trägerband 30 montiert werden. In einer Ausführungsform wird das Trägerband 30 an dem Rahmen 40 montiert. Der Wafer 100 kann dann in der Ätzvorrichtung wie in 3 beschrieben platziert werden, um Vereinzelungslinien 13, 15, 17 und 19 auszubilden oder zu definieren. 10 ist eine Querschnittansicht des Wafers 100, nachdem die Vereinzelungslinien 13, 15, 17 und 19 definiert wurden. In einer Ausführungsform enden die Vereinzelungslinien 13, 15, 17 und 19 in Nachbarschaft zu oder an der Schicht 281.
  • 11 ist eine Querschnittansicht des Wafers 100 nach einer weiteren Verarbeitung. In einer Ausführungsform wird ein Trägerfilm oder ein Substrat 310 über der vorderen Fläche oder der Fläche gegenüber der Schicht 281 platziert. In einer Ausführungsform kann der Trägerfilm 310 ein Trägerband mit ähnlichen Eigenschaften wie das Trägerband 30, ein Trägerband mit einem leichteren Kleber als bei dem Trägerband 30, ein Schutzfilm oder ein anderes dem Fachmann bekanntes Material sein. In einer Ausführungsform überlappt der Trägerfilm 310 den Träger 40 wie in 11 gezeigt. Das Trägerband 30 kann entfernt werden, um die Schicht 281 zu freizulegen. In einem optionalen Schritt kann ein mechanisches Werkzeug 365 wie etwa ein Ritzwerkzeug verwendet werden, um Ritzlinien 267 auszubilden, die allgemein mit den Vereinzelungslinien 13, 15, 17 und 19 ausgerichtet sind.
  • 12 ist eine Querschnittansicht des Wafers 100 in einem folgenden Verarbeitungsschritt. In einer Ausführungsform kann der Rahmen 40 auf einer Halteeinrichtung 63 oder einem Halteaufbau 63 platziert werden. In einer Ausführungsform kann der Halteaufbau 63 Füße oder Abstandsglieder 631 aufweisen, die konfiguriert sind, um einen Zwischenraum 632, eine Vertiefung 632, einen Schacht 632 oder einen anderen Aufbau vorzusehen, damit sich der Wafer 100 und der Film 310 während einer folgenden Verarbeitung dehnen können, ohne den Halteaufbau 63 zu kontaktieren. In einer Ausführungsform kann der Rahmen 40 reversibel an dem Halteaufbau 63 unter Verwendung eines Vakuums oder eines Klemmaufbaus angebracht werden.
  • In einer Ausführungsform wird die Schicht 281 durch eine mechanische Einrichtung 61 wie etwa eine Nadel 610 oder ein Drehrad 620 wie in 12 gezeigt getrennt. In einer Ausführungsform ist die Schicht 281 wie in 12 gezeigt frei schwebend. In einer anderen Ausführungsform kann die Oberfläche 281 in Kontakt mit einem flexiblen Halteaufbau aus Polyimid oder einer beliebigen Anzahl von flexiblen Polymeren sein. In einer Ausführungsform ist die mechanische Einrichtung 61 konfiguriert, um eine reduzierte Fläche oder einen lokalisierten Druckpunkt 623 auf dem Wafer 10 vorzusehen. In einer Ausführungsform kann die mechanische Einrichtung 61 mit einem Radius konfiguriert sein, der ungefähr der halben Breite der Dies 12, 14, 16 und 19 entspricht. In einer anderen Ausführungsform kann die mechanische Einrichtung 61 mit einem Radius konfiguriert sein, der ungefähr gleich der Breite der Dies 12, 14, 16 und 19 ist. In einer Ausführungsform kann der Radius der mechanischen Einrichtung 61 derart gewählt werden, dass er ungefähr doppelt so groß wie die Dies 12, 14, 16 und 19 ist. Die mechanische Einrichtung 61 kann mit einer Druck-, Geschwindigkeits- und Ausrichtungssteuerung konfiguriert sein. Weiterhin kann die mechanische Einrichtung 61 mit einer Schnelltrennungseinrichtung 611 konfiguriert sein, um eine vereinfachte Entfernung der mechanischen Einrichtung 61 von einer Hauptvorrichtung zu bewerkstelligen, wodurch die Prozessflexibilität erhöht wird. Die mechanische Einrichtung 61 kann aus Metall, Kautschuk, einem organischen, soliden Material (zum Beispiel einem Kunststoff), Keramik, einem Verbundmaterial oder Kombinationen aus denselben ausgebildet sein. In der gezeigten Ausführungsform kann ein Drehrad 620 entlang des Bands 301 geführt werden, wobei ein ausreichender Druck ausgeübt wird, um die Schicht 281 abzutrennen, während gleichzeitig nachteilige Effekte für die Dies 12, 14, 16 und 19 minimiert werden. In einer Ausführungsform können mehr als eine mechanische Einrichtung 61 verwendet werden, um die Schicht 281 abzutrennen.
  • 13 ist eine Querschnittansicht des Wafers 100 in einem folgenden Herstellungsschritt. In einer Ausführungsform wird ein Trägerband 320 an der Rückfläche oder der Fläche neben der Schicht 281 platziert und kann der Trägerfilm 310 von der gegenüberliegenden Seite entfernt werden. In einer Ausführungsform überlappt das Trägerband 320 den Rahmen 40. In einer Ausführungsform kann der Rahmen 40 mit dem Trägerband 320 und dem Wafer 100 in einer mechanischen Einrichtung platziert werden, die dabei hilft, das Trägerband 320 zu glätten oder zu dehnen, damit zum Beispiel ein Aufgreif- und Platzierungsschritt besser durchgeführt werden kann. In einer Ausführungsform kann der Rahmen 40 zwischen den Klemmteilen 816 und 818 wie allgemein in 13 gezeigt platziert werden. In einer Ausführungsform können Füße oder Abstandsglieder 821 an den Klemmteilen 818 platziert oder angebracht werden, um einen Aufbau zum Dehnen des Trägerbands 320 vorzusehen. Durch das Dehnen kann die Distanz zwischen benachbarten Dies an dem Wafer 100 vergrößert werden, um das Entfernen der einzelnen Dies von dem Trägerband 320 zu vereinfachen. In einer Ausführungsform kann das Trägerband 320 einem UV-Licht ausgesetzt werden, um die Haftungseigenschaften des Bands zu reduzieren und das Entfernen der Dies zu vereinfachen.
  • 14 ist eine perspektivische Querschnittansicht des Wafers 100 in einem folgenden Verarbeitungsschritt gemäß einer alternativen Ausführungsform zu 12. In einer Ausführungsform können mehrere mechanische Einrichtungen 71 auf einem Plattenaufbau 710 ausgebildet sein. Die mechanischen Einrichtungen 71 können den mechanischen Einrichtungen 61 ähnlich sein. In einer Ausführungsform können die mechanischen Einrichtungen 71 Nadeln sein, die konfiguriert sind, um lokalisierte Druckpunkte auf dem Wafer 100 vorzusehen. In einer Ausführungsform kann ein Plattenaufbau 710 gegen den Film 310 platziert werden, wobei ein ausreichender Druck ausgeübt wird, um die Schicht 281 abzutrennen. In einer Ausführungsform kann sich der Plattenaufbau 710 wie durch den Pfeil 712 angegeben drehen. In einer anderen Ausführungsform kann der Rahmen 40 wie durch den Pfeil 714 angegeben über dem Plattenaufbau 710 gedreht werden oder wie durch die Pfeile 716 und 718 angegeben über dem Plattenaufbau 710 horizontal hin und her bewegt werden, um die Schicht 281 abzutrennen. In einem folgenden Schritt können die Dies 12, 14, 16 und 18 von dem Trägerband für eine weitere Montageverarbeitung entfernt werden, in der zum Beispiel das in 13 beschriebene und allgemein gezeigte Verfahren verwendet wird. In einer Ausführungsform kann das Trägerband vor dem Aufgreif- und Platzierungsschritt einer UV-Lichtquelle ausgesetzt werden, um die Haftung des Bands zu reduzieren. Es ist zu beachten, dass vor dem Aufgreifen und Platzieren ein zusätzliches Trägerband neben der Schicht 281 platziert werden kann und der Trägerfilm 310 entfernt werden kann.
  • 15 ist eine Querschnittansicht des Wafers 100 in einer alternativen Ausführungsform nach der mit Bezug auf 10 beschriebenen Verarbeitung. In einer Ausführungsform wird der Trägerfilm 310 über der vorderen Fläche oder der Fläche gegenüber der Schicht 281 platziert. In einer Ausführungsform überlappt der Trägerfilm 310 den Träger 40 wie in 15 gezeigt. In der vorliegenden Ausführungsform wird das Trägerband 30 für eine weitere Verarbeitung positioniert gelassen. Es ist zu beachten, dass 15 ein idealisiertes Bild zeigt und dass der Trägerfilm 310 und der das Trägerband 30 in einen Kontakt miteinander kommen können, wobei optional eine zusätzliche Trennschicht (nicht gezeigt) zwischen dem Trägerfilm 310 und dem Trägerband 30 hinzugefügt sein kann.
  • 16 ist eine Querschnittansicht des Wafers 100 in einem folgenden Prozessschritt. In einer Ausführungsform kann der Rahmen 40 auf einer Halteeinrichtung 731 oder einem Halteaufbau 731 platziert werden. In einer Ausführungsform kann der Halteaufbau 631 konfiguriert sein, um einen Zwischenraum 732, eine Vertiefung 732, einen Schacht 732 oder einen anderen Aufbau vorzusehen, damit sich der Wafer 100 und das Band 30 während der folgenden Verarbeitung dehnen können, ohne den Halteaufbau 731 zu kontaktieren. Der Halteaufbau 631 kann erwärmt oder gekühlt werden, um die Schicht 30 zu erwärmen oder zu kühlen. Der Halteaufbau 631 kann ein einstellbares Vakuum oder einen einstellbaren Luftdruck gegen die Schicht 30 aufweisen. In einer Ausführungsform kann der Rahmen 40 unter Verwendung eines Vakuums oder eines Klemmaufbaus reversibel an dem Halteaufbau 731 angebracht werden. In einer optionalen Ausführungsform kann eine Kompressionsschicht 733 in dem Schacht 732 platziert werden, um eine zusätzliche elastische, resistive oder reaktive kraft während der Vereinzelung der Schicht 281 vorzusehen. In einer Ausführungsform kann die Kompressionsschicht 733 ein Kautschukpad oder ein unter Druck gesetzter Membranaufbau sein.
  • In einer Ausführungsform wird die Schicht 281 durch die mechanische Einrichtung 81 wie etwa eine in 16 gezeigte Nadel 810 abgetrennt, die auf die Vorderseite des Wafers 100 durch den Film 310 angewendet wird. Gemäß der vorliegenden Ausführungsform wird die Vereinzelung der Schicht 281 durchgeführt, während der Wafer 100 zwischen dem Band 30 und dem Film 310 platziert ist. Die mechanische Einrichtung 81 ist konfiguriert, um eine mechanische Kraft entlang der Vorderseite des Wafers 100 vorzusehen, die ausreicht, um Trennlinien oder Risse innerhalb der Vereinzelungslinien 13, 15, 17 und 19 fortzupflanzen. In einer Ausführungsform ist die mechanische Einrichtung 81 konfiguriert, um eine reduzierte Fläche oder einen lokalisierten Druckpunkt 823 auf dem Wafer 100 vorzusehen. In einer Ausführungsform kann die Nadel 810 mit einem Radius konfiguriert sein, der ungefähr der halben Breite der Dies 12, 14, 16 und 18 entspricht. In einer anderen Ausführungsform kann die Nadel 810 mit einem Radius konfiguriert sein, der ungefähr gleich der Breite der Dies 12, 14, 16 und 18 ist. In einer Ausführungsform kann der Radius der Nadel 810 derart gewählt werden, dass er ungefähr doppelt so groß wie die Formen 12, 14, 16 und 18 oder noch größer ist. Die mechanische Einrichtung 81 kann mit einer Druck-, Geschwindigkeits- und Ausrichtungssteuerung konfiguriert sein. Weiterhin kann die mechanische Einrichtung 81 mit einer Schnelltrennungseinrichtung 811 konfiguriert sein, um eine vereinfachte Entfernung der mechanischen Einrichtung 81 von einer Hauptvorrichtung zu ermöglichen, wodurch die Prozessflexibilität erhöht wird. Die mechanische Einrichtung 81 kann aus Metall, Kautschuk, einem organischen, soliden Material (zum Beispiel einem Kunststoff), Keramik, einem Verbundmaterial, Kombinationen derselben oder anderen dem Fachmann bekannten Materialien ausgebildet sein. In einer Ausführungsform können mehr als eine mechanische Einrichtung 81 verwendet werden, um die Schicht 281 abzutrennen.
  • 17 ist eine Querschnittansicht des Wafers 100 in einem folgenden Herstellungsschritt. In einer Ausführungsform kann der Trägerfilm 310 von der Vorderseite des Wafers 100 entfernt werden, wobei das Trägerband 30 in Position gelassen wird. In einer Ausführungsform können der Rahmen 40 mit dem Trägerband 30 und der Wafer 100 in einer mechanischen Einrichtung platziert werden, die dabei hilft, das Trägerband 30 zu glätten oder zu dehnen, damit zum Beispiel ein Aufgreif- und Platzierungsschritt besser durchgeführt werden kann. In einer Ausführungsform kann der Rahmen 40 zwischen den Klemmteilen 816 und 818 wie allgemein in 17 gezeigt platziert werden. In einer Ausführungsform können Füße oder Abstandsglieder 821 an den Klemmteilen 818 platziert oder angebracht werden, um einen Aufbau zum Dehnen des Trägerbands 320 vorzusehen. Durch das Dehnen kann die Distanz zwischen benachbarten Dies auf dem Wafer 100 vergrößert werden, um das Entfernen der einzelnen Dies von dem Trägerband 30 zu vereinfachen. In einer Ausführungsform kann das Trägerband 30 einem UV-Licht ausgesetzt werden, um die Haftungseigenschaften des Bands zu reduzieren und das Entfernen der Dies zu vereinfachen.
  • 18 ist ein Flussdiagramm, das eine Vereinzelung eines dicken Rückseitenmaterials gemäß einer anderen Ausführungsform zeigt. 18 wird mit Bezug auf die Ausführungsform des Wafers 100 ab 10 nach der Vereinzelung des Wafers 100 beschrieben. Es ist zu beachten, dass für eine derartige Vereinzelung ein beliebiges Verfahren verwendet werden kann, in dem die Vereinzelung in Nachbarschaft zu der Rückseitenschicht 281 endet. In dem Schritt 1300 wird der Trägerfilm 310 an der Vorderseite des Wafers 100 mit dem Trägerband 30 neben der Schicht 281 angebracht. In der vorliegenden Ausführungsform kann der Trägerfilm 310 derart ausgewählt werden, dass er eine größere Haftungsstärke zwischen dem Trägerfilm 310 und dem Wafer 100 im Vergleich zu der Haftungsstärke zwischen dem Trägerband 30 und dem Wafer 100 aufweist. In einer Ausführungsform kann die Differenz zwischen den Haftungsstärken derart gewählt werden, dass das Die besser in Position gehalten werden kann, wobei das Trägerband 30 dann entfernt wird, nachdem die Schicht 281 vereinzelt oder abgetrennt wurde. Das Trägerband 30 wird mit einer Haftungsstärke vorgesehen, die ausreicht, um das Material von den Vereinzelungslinien zu entfernen, ohne das Die von dem Trägerfilm 310 abzuziehen oder die verbleibende Materialschicht 281 an dem einzelnen Die zu beschädigen.
  • In einem optionalen Schritt 1301 wird ein lokalisierter Druck auf wenigstens eine Seite des Wafers 100 ausgeübt, um Risse, Risslinien oder Trennlinien in der Schicht 281 innerhalb der Vereinzelungslinien einzuleiten. In einer Ausführungsform kann eine Nadel 611 verwendet werden. In einer anderen Ausführungsform kann eine unter Druck gesetzte Flüssigkeit oder ein unter Druck gesetztes Gas verwendet werden. In einer Ausführungsform kann der lokalisierte Druck auf die Vorderseite des Wafers 100 ausgeübt werden. In einer anderen Ausführungsform kann der lokalisierte Druck auf die Rückseite des Wafers 100 ausgeübt werden. In einer weiteren Ausführungsform kann der lokalisierte Druck auf beide Seiten des Wafers 100 ausgeübt werden.
  • In Schritt 1302 kann das Trägerband 30 optional einer UV-Lichtquelle ausgesetzt werden, wobei dann der Wafer 100 entfernt wird. In einer Ausführungsform wird durch das Entfernen des Trägerbands 30 während des Schritts 1302 Material von den Vereinzelungslinien 13, 15, 17 und 19 entfernt, was durch die Differenzen in den Haftungsstärken zwischen dem Trägerfilm 310 und dem Trägerband 30 unterstützt wird. In einer Ausführungsform kann das Entfernen des Materials bewerkstelligt werden, ohne dass hierfür das Trägerband gedehnt wird oder die Nadel zum Abtrennen des Rückmetalls oder der Rückschicht verwendet wird, wobei jedoch eine geringere Haftungskraft für die Entfernung des Metalls erforderlich ist, wenn die Abtrennung mittels der Nadel durchgeführt wird, bevor das Trägerband 30 entfernt wird.
  • In Schritt 1303 kann ein neues Trägerband an der Rückseite des Wafers 100 vorgesehen werden, wobei dann in Schritt 1304 der Trägerfilm 310 von der Vorderseite des Wafers 100 entfernt wird. Der Wafer 100 kann dann einer weiteren Verarbeitung unterworfen werden.
  • Es hat sich herausgestellt, dass die vorliegenden Ausführungsformen bessere Ergebnisse erzielen als die Verfahren, in denen Trägerbänder nur auf einer Seite des Wafers verwendet werden. Gemäß der vorliegenden Ausführungsform werden Trägerbandschichten auf beiden Seiten des Wafers während der Vereinzelung des Rückseitenmaterials platziert. Die vorliegende Ausführungsform verbessert die Qualität des vereinzelten Rückmaterials und reduziert Ausbeuteverluste, die durch eine Fortpflanzung von Vereinzelungslinien in die aktiven Bereich der Dies verursacht werden.
  • Aus den vorstehenden Erläuterungen kann der Fachmann entnehmen, dass gemäß einer Ausführungsform ein Verfahren zum Vereinzeln eines Wafers (zum Beispiel der Elemente 10, 100) das Vorsehen eines Wafers umfasst, der eine Vielzahl von Dies (zum Beispiel die Elemente 12, 14, 16, 18) aufweist, die auf dem Wafer ausgebildet sind und durch Abstände voneinander getrennt sind, wobei der Wafer eine erste und eine gegenüberliegende zweite Hauptfläche (zum Beispiel die Elemente 21, 22) aufweist und wobei eine Materialschicht (zum Beispiel die Elemente 28, 281) entlang der zweiten Hauptfläche ausgebildet ist. Das Verfahren umfasst das Platzieren des Wafers auf einem ersten Trägersubstrat (zum Beispiel dem Element 30), wobei die Materialschicht dem ersten Trägersubstrat benachbart ist. Das Verfahren umfasst das Vereinzeln des Wafers durch die Abstände, um Vereinzelungslinien (zum Beispiel die Elemente 13, 15, 17, 19) zu bilden, wobei das Vereinzeln das Stoppen in Nachbarschaft zu der Materialschicht umfasst. Das Verfahren umfasst das Ausüben eines lokalisierten Drucks (zum Beispiel mittels der Elemente 61, 71, 710, 81) auf die erste Hauptfläche und/oder die zweite Hauptfläche, um die Materialschicht in den Vereinzelungslinien abzutrennen.
  • Aus dem vorstehenden Erläuterungen kann der Fachmann entnehmen, dass gemäß einer anderen Ausführungsform ein Verfahren zum Vereinzeln von Dies von einem Wafer (zum Beispiel der Elemente 10, 100) das Vorsehen eines Wafers umfasst, der eine Vielzahl von Dies (zum Beispiel die Elemente 12, 14, 16, 18) aufweist, die auf dem Wafer ausgebildet sind und durch Abstände voneinander getrennt sind, wobei der Wafer eine erste und eine gegenüberliegende zweite Hauptfläche (zum Beispiel die Elemente 21, 22 aufweist und wobei eine Materialschicht (zum Beispiel die Elemente 28, 281) entlang der zweiten Hauptfläche ausgebildet ist. Das Verfahren umfasst das Platzieren des Wafers auf einem ersten Trägersubstrat (zum Beispiel dem Element 30), wobei die Materialschicht dem ersten Trägersubstrat benachbart ist, und das Vereinzeln des Wafers durch die Abstände, um Vereinzelungslinien (zum Beispiel die Elemente 13, 15, 17, 19) zu bilden, wobei die Vereinzelungslinien enden, bevor sie die Materialschicht vollständig durchdringen. Das Verfahren umfasst das Platzieren des Wafers auf einem zweiten Trägersubstrat (zum Beispiel dem Element 310), wobei die Materialschicht dem zweiten Trägersubstrat gegenüberliegt. Das Verfahren umfasst das Bewegen einer mechanischen Einrichtung entlang des zweiten Trägersubstrats, um die Materialschicht in den Vereinzelungslinien abzutrennen.
  • In einer Ausführungsform des vorstehend beschriebenen Verfahrens kann das Platzieren des Wafers auf dem ersten Trägersubstrat das Platzieren des Wafers auf einem ersten Trägerband umfassen und kann das Platzieren des Wafers auf dem zweiten Trägersubstrat das Platzieren des Wafers auf einem zweiten Trägerband umfassen. In einer anderen Ausführungsform kann das Bewegen der mechanischen Einrichtung das Bewegen wenigstens einer Nadel umfassen. In einer weiteren Ausführungsform kann das Vorsehen des Wafers das Vorsehen eines Halbleiter-Wafers mit einer Wafer-Rückseiten-Beschichtung über der zweiten Hauptfläche umfassen. In einer weiteren Ausführungsform kann das Vereinzeln des Wafers ein Plasmaätzen des Wafers umfassen.
  • Aus den vorstehenden Erläuterungen kann der Fachmann entnehmen, dass gemäß einer weiteren Ausführungsform ein Verfahren zum Vereinzeln eines Substrats (zum Beispiel der Elemente 10, 100) das Vorsehen eines Substrats umfasst, das eine Vielzahl von Dies (zum Beispiel die Elemente 12, 14, 16, 18) aufweist, die auf dem Substrat ausgebildet sind und durch Abstände voneinander getrennt sind, wobei das Substrat eine erste und eine gegenüberliegende zweite Hauptfläche (zum Beispiel die Elemente 21, 22) aufweist und wobei eine Materialschicht (zum Beispiel die Elemente 28, 281) über der zweiten Hauptfläche ausgebildet ist. Das Verfahren umfasst das Platzieren eines Trägerbands (zum Beispiel des Elements 30) auf der Materialschicht. Das Verfahren umfasst ein Plasmaätzen des Substrats durch die Abstände, um Vereinzelungslinien (zum Beispiel die Elemente 13, 15, 17, 19) zu bilden, wobei die Vereinzelungslinien in Nachbarschaft zu der Materialschicht enden. Das Verfahren umfasst das Platzieren eines Trägerfilms (zum Beispiel des Elements 310) auf dem Substrat gegenüber der Materialschicht. Das Verfahren umfasst das Ausüben eines lokalisierten Drucks auf die erste Hauptfläche unter Verwendung einer mechanischen Einrichtung, um die Materialschicht abzutrennen.
  • In einer Ausführungsform des vorstehenden Verfahrens kann das Ausüben eines lokalisierten Drucks das Ausüben eines lokalisierten Drucks mittels wenigstens einer Nadel umfassen. In einer anderen Ausführungsform umfasst das Vorsehen des Substrats das Vorsehen eines Halbleiter-Wafers, der eine Wafer-Rückseiten-Beschichtung aufweist, die über der zweiten Hauptfläche ausgebildet ist.
  • Aus den vorstehenden Erläuterungen kann der Fachmann entnehmen, dass gemäß einer weiteren Ausführungsform ein Verfahren zum Ausbilden eines elektronischen Bauelements das Vorsehen eines Wafers (zum Beispiel der Elemente 10, 100) umfasst, der eine Vielzahl von Dies (zum Beispiel die Elemente 12, 14, 16, 18) aufweist, die auf dem Wafer ausgebildet sind und durch Abstände voneinander getrennt sind, wobei der Wafer eine erste und eine gegenüberliegende zweite Hauptfläche (zum Beispiel die Elemente 21, 22) aufweist, wobei eine Materialschicht (zum Beispiel die Elemente 28, 281) entlang der zweiten Hauptfläche ausgebildet ist und wobei die Materialschicht auf einem ersten Trägersubstrat platziert ist. Das Verfahren umfasst das Vereinzeln des Wafers durch die Abstände, um Vereinzelungslinien (zum Beispiel die Elemente 13, 15, 17, 19) zu bilden. Das Verfahren umfasst das Platzieren des Wafers auf einem zweiten Trägersubstrat (zum Beispiel dem Element 310), wobei die Materialschicht dem zweiten Trägersubstrat gegenüberliegt. Das Verfahren umfasst das Bewegen einer mechanischen Einrichtung entlang des ersten oder zweiten Trägersubstrats, um die Materialschicht in den Vereinzelungslinien abzutrennen.
  • In einer Ausführungsform des vorstehend beschriebenen Verfahrens kann das Platzieren des Wafers auf dem ersten Trägersubstrat das Platzieren des Wafers auf einem ersten Trägerband umfassen und kann das Platzieren des Wafers auf dem zweiten Trägersubstrat das Platzieren des Wafers auf einem zweiten Trägerband umfassen. In einer anderen Ausführungsform kann das Bewegen der mechanischen Einrichtung das Bewegen der mechanischen Einrichtung, wobei das erste Trägersubstrat und das zweite Trägersubstrat an dem Wafer angebracht sind, umfassen. In einer weiteren Ausführungsform kann das Bewegen der mechanischen Einrichtung das Bewegen wenigstens eines Trägersubstrats umfassen. In einer weiteren Ausführungsform kann das Bewegen der mechanischen Einrichtung das Bewegen wenigstens einer Nadel entlang des zweiten Trägersubstrats umfassen. In einer weiteren Ausführungsform kann das Bewegen der mechanischen Einrichtung das Bewegen der mechanischen Einrichtung, während das erste Trägerband gegen eine Kompressionsschicht platziert ist, umfassen. In einer weiteren Ausführungsform kann das Platzieren des Wafers auf dem zweiten Trägersubstrat das Platzieren des Wafers auf dem zweiten Trägersubstrat, wobei das zweite Trägersubstrat eine höhere Haftungsstärke aufweist als das erste Trägersubstrat, umfassen. In einer weiteren Ausführungsform können eines oder mehrere der vorstehend beschriebenen Verfahren weiterhin das Entfernen des ersten Trägersubstrats nach dem Bewegen der mechanischen Einrichtung, wobei das Entfernen des ersten Trägersubstrats Teile der Materialschicht in den Vereinzelungslinien entfernt, umfassen. In einer Ausführungsform kann das Entfernen des ersten Trägersubstrats das Entfernen des ersten Trägersubstrats ohne eine Dehnung des ersten oder des zweiten Trägerbands vor dem Entfernen des ersten Trägerbands umfassen.
  • Aus den vorstehenden Erläuterungen kann der Fachmann entnehmen, dass gemäß einer weiteren Ausführungsform eine Vorrichtung zum Trennen von Dies (zum Beispiel der Elemente 12, 14, 16, 18) von einem Wafer (zum Beispiel den Elementen 10, 100) umfasst: einen Aufbau zum Halten des Wafers auf einem Trägersubstrat, wobei der Halbleiter-Wafer eine Vielzahl von Vereinzelungslinien aufweist, die in Nachbarschaft zu einer Materialschicht auf dem Wafer enden; und einen Aufbau zum Ausüben eines lokalisierten Drucks (zum Beispiel die Elemente 61, 71, 81) auf den Wafer durch das Trägersubstrat.
  • In einer Ausführungsform der vorstehend beschriebenen Vorrichtung weist der Halbleiter-Wafer eine Vielzahl von Vereinzelungslinien auf, die durch den Halbleiter-Wafer geätzt sind. In einer anderen Ausführungsform sind die Vereinzelungslinien durch den Halbleiter-Wafer plasmageätzt. In einer weiteren Ausführungsform kann der Aufbau zum Ausüben des lokalisierten Drucks konfiguriert sein, um sich in Bezug auf den Wafer zu bewegen. In einer weiteren Ausführungsform kann der Aufbau zum Ausüben des lokalisierten Drucks konfiguriert sein, um sich zu drehen. In einer weiteren Ausführungsform kann der Aufbau zum Ausüben des lokalisierten Drucks mehr als eine Nadel umfassen. In einer Ausführungsform kann der Aufbau zum Halten eine Kompressionsschicht (zum Beispiel das Element 733) umfassen. In einer weiteren Ausführungsform umfasst die Kompressionsschicht einen unter Druck gesetzten Membranenaufbau.
  • Aus den vorstehenden Erläuterungen kann der Fachmann entnehmen, dass gemäß einer anderen Ausführungsform ein Verfahren zum Vereinzeln eines Substrats das Vorsehen eines Substrats (zum Beispiel der Elemente 10, 100) umfasst, das eine Vielzahl von Dies (zum Beispiel die Elemente 12, 14, 16, 18) aufweist, die auf dem Substrat ausgebildet sind und durch Abstände voneinander getrennt sind, wobei das Substrat eine erste und eine gegenüberliegende zweite Hauptfläche (zum Beispiel die Elemente 21, 22) aufweist und wobei eine Materialschicht (zum Beispiel die Elemente 28, 281) über der zweiten Hauptfläche ausgebildet sind. Das Verfahren umfasst das Platzieren eines Trägerbands (zum Beispiel des Elements 30) auf der Materialschicht. Das Verfahren umfasst das Plasmaätzen des Substrats durch die Abstände, um Vereinzelungslinien (zum Beispiel die Elemente 13, 15, 17, 19) zu bilden, wobei die Vereinzelungslinien in Nachbarschaft zu der Materialschicht enden. Das Verfahren umfasst das Ausüben eines lokalisierten Drucks auf die zweite Hauptfläche unter Verwendung einer mechanischen Einrichtung (zum Beispiel der Elemente 61, 71, 81), um die Materialschicht abzutrennen.
  • Aus den vorstehenden Erläuterungen kann der Fachmann entnehmen, dass gemäß einer weiteren Ausführungsform ein Verfahren zum Vereinzeln eines Substrats das Vorsehen eines Substrats (zum Beispiel der Elemente 10, 100) umfasst, das eine Vielzahl von Dies (zum Beispiel die Elemente 12, 14, 16, 18) aufweist, die auf dem Substrat ausgebildet sind und durch Abstände voneinander getrennt sind, wobei das Substrat eine erste und eine gegenüberliegende zweite Hauptfläche (zum Beispiel die Elemente 21, 22) aufweist und wobei eine Materialschicht (zum Beispiel die Elemente 28, 281) über der zweiten Hauptfläche ausgebildet ist. Das Verfahren umfasst das Platzieren eines ersten Trägerbands (zum Beispiel des Elements 30) auf der Materialschicht. Das Verfahren umfasst ein Plasmaätzen des Substrats durch die Abstände, um Vereinzelungslinien (zum Beispiel die Elemente 13, 15, 17, 19) zu bilden, wobei die Vereinzelungslinien in Nachbarschaft zu der Materialschicht enden. Das Verfahren umfasst das Platzieren eines zweiten Trägerbands (zum Beispiel des Elements 310) auf dem Substrat gegenüber der Materialschicht und das Entfernen des ersten Trägerbands, um die Materialschicht in den Vereinzelungslinien abzutrennen.
  • Aus den vorstehenden Erläuterungen kann der Fachmann entnehmen, dass gemäß einer weiteren Ausführungsform ein Verfahren zum Vereinzeln eines Substrats das Vorsehen eines Substrats (zum Beispiel der Elemente 10, 100) umfasst, das eine Vielzahl von Dies (zum Beispiel die Elemente 12, 14, 16, 18) aufweist, die auf dem Substrat ausgebildet sind und durch Abstände voneinander getrennt sind, wobei das Substrat eine erste und eine gegenüberliegende zweite Hauptfläche (zum Beispiel die Elemente 21, 22) aufweist und wobei eine Materialschicht (zum Beispiel die Elemente 28, 281) über der zweiten Hauptfläche ausgebildet ist. Das Verfahren umfasst das Platzieren eines ersten Trägerbands (zum Beispiel des Elements 30) auf der Materialschicht. Das Verfahren umfasst ein Plasmaätzen des Substrats durch die Abstände, um Vereinzelungslinien (zum Beispiel die Elemente 13, 15, 17, 19) zu bilden, wobei die Vereinzelungslinien in Nachbarschaft zu der Materialschicht enden. Das Verfahren umfasst das Platzieren eines zweiten Trägerbands (zum Beispiel des Elements 310) auf dem Substrat gegenüber der Materialschicht. Das Verfahren umfasst das Ausüben eines lokalisierten Drucks auf eine Hauptfläche des Substrats unter Verwendung einer mechanischen Einrichtung (zum Beispiel 61, 71, 81), um die Materialschicht in den Vereinzelungslinien abzutrennen, während das Substrat an den ersten und zweiten Trägerbändern angebracht ist.
  • Aus den vorstehenden Erläuterungen kann der Fachmann entnehmen, dass gemäß einer weiteren Ausführungsform ein Verfahren zum Vereinzeln eines Substrats das Vorsehen eines Substrats (zum Beispiel der Elemente 10, 100) umfasst, das eine Vielzahl von Dies (zum Beispiel die Elemente 12, 14, 16, 18) aufweist, die auf dem Substrat ausgebildet sind und durch Abstände voneinander getrennt sind, wobei das Substrat eine erste und eine gegenüberliegende zweite Hauptfläche (zum Beispiel die Elemente 21, 22) aufweist und wobei eine Materialschicht (zum Beispiel die Elemente 28, 281) über der zweiten Hauptfläche ausgebildet ist. Das Verfahren umfasst das Platzieren eines ersten Trägerbands (zum Beispiel des Elements 30) auf der Materialschicht. Das Verfahren umfasst ein Plasmaätzen des Substrats durch die Abstände, um Vereinzelungslinien zu bilden, wobei die Vereinzelungslinien in Nachbarschaft zu der Materialschicht enden. Das Verfahren umfasst das Platzieren eines zweiten Trägerbands (zum Beispiel des Elements 310) auf dem Substrat gegenüber der Materialschicht. Das Verfahren umfasst das Entfernen des ersten Trägerbands, um die Materialschicht in den Vereinzelungslinien abzutrennen.
  • Aus den vorstehenden Erläuterungen geht hervor, dass ein neuartiges Verfahren und eine neuartige Vorrichtung angegeben werden. Zu den Merkmalen derselben gehören das Platzieren eines Substrats, das eine Materialschicht auf einer Hauptfläche des Substrats aufweist, auf einem Trägerband und das Ausbilden von Vereinzelungslinien durch das Substrat, um Teile der Materialschicht in den Vereinzelungslinien freizulegen. Ein zweites Trägerband wird auf der Vorderseite des Substrats vorgesehen, wobei eine mechanische Einrichtung, die einen lokalisierten Druck auf die Vorderseite des Substrats ausübt, verwendet wird, um die Materialschicht von der Rückseite des Substrats abzutrennen, während das Substrat Trägerbandschichten auf beiden Seiten aufweist. Das Verfahren sieht unter anderem einen effizienten, zuverlässigen und kosteneffektiven Prozess zum Vereinzeln von Substraten vor, die Rückschichten wie etwa dickere Rückmetallschichten oder WBC-Schichten aufweisen.
  • Der Gegenstand der Erfindung wurde vorstehend anhand von bevorzugten Ausführungsformen und beispielhaften Ausführungsformen beschrieben, wobei die Zeichnungen und die Beschreibung lediglich typische Ausführungsformen des Gegenstands darstellen und den Erfindungsumfang nicht einschränken. Es sollte deutlich sein, dass der Fachmann viele Alternativen und Variationen an den hier beschriebenen Ausführungsformen vornehmen kann. Zum Beispiel können andere Formen von entfernbaren Haltematerialien anstelle der Trägerbänder verwendet werden.
  • Wie durch die nachfolgenden Ansprüche definiert, können erfinderische Aspekte durch weniger als alle Merkmalen einer einzelnen der vorstehend beschriebenen Ausführungsformen realisiert werden. Die nachfolgenden Ansprüche sind deshalb ausdrücklich in dieser detaillierten Beschreibung mit Bezug auf die Zeichnungen eingeschlossen, wobei jeder Anspruch als eine separate Ausführungsform der Erfindung zu verstehen ist. Weiterhin sollte dem Fachmann deutlich sein, dass einige der hier beschriebenen Ausführungsformen einige, aber nicht alle der in anderen Ausführungsformen beschriebenen Merkmale enthalten und dass Kombinationen von Merkmalen der verschiedenen Ausführungsformen innerhalb des Erfindungsumfangs enthalten sind und weitere Ausführungsformen bilden können.

Claims (9)

  1. Vorrichtung zum Trennen eines Dies von einem Wafer, die umfasst: einen Aufbau zum Halten des Wafers auf einem Trägersubstrat, wobei der Halbleiter-Wafer eine Vielzahl von Vereinzelungslinien aufweist, die in Nachbarschaft zu einer Materialschicht auf dem Wafer enden, und einen Aufbau zum Ausüben eines lokalisierten Drucks auf den Wafer durch das Trägersubstrat.
  2. Vorrichtung nach Anspruch 1, wobei der Aufbau zum Ausüben des lokalisierten Drucks eine oder mehr als eine Nadel umfasst.
  3. Vorrichtung nach Anspruch 1, wobei der Aufbau zum Ausüben des lokalisierten Drucks ein Rad umfasst.
  4. Vorrichtung nach Anspruch 1 bis 3, wobei der Halbleiter-Wafer eine Vielzahl von Vereinzelungslinien aufweist, die durch den Halbleiter-Wafer geätzt sind.
  5. Vorrichtung nach Anspruch 1 bis 4, wobei die Vereinzelungslinien durch den Halbleiter-Wafer plasmageätzt sind.
  6. Vorrichtung nach Anspruch 1 bis 5, wobei der Aufbau zum Ausüben des lokalisierten Drucks konfiguriert ist, um sich in Bezug auf den Wafer zu bewegen.
  7. Vorrichtung nach Anspruch 6, wobei der Aufbau zum Ausüben des lokalisierten Drucks konfiguriert ist, um sich zu drehen.
  8. Vorrichtung nach Anspruch 1 bis 7, wobei der Aufbau zum Halten eine Kompressionsschicht umfasst.
  9. Vorrichtung nach Anspruch 8, wobei die Kompressionsschicht einen unter Druck gesetzten Membranaufbau umfasst.
DE202013104987U 2012-11-07 2013-11-06 Vorrichtung zum Vereinzeln von Halbleiter-Dies Expired - Lifetime DE202013104987U1 (de)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
US201261723548P 2012-11-07 2012-11-07
US61/723,548 2012-11-07
US201361750520P 2013-01-09 2013-01-09
US61/750,520 2013-01-09
US201361774081P 2013-03-07 2013-03-07
US61/774,081 2013-03-07
US14/057,756 2013-10-18
US14/057,756 US9136173B2 (en) 2012-11-07 2013-10-18 Singulation method for semiconductor die having a layer of material along one major surface

Publications (1)

Publication Number Publication Date
DE202013104987U1 true DE202013104987U1 (de) 2013-11-26

Family

ID=50622736

Family Applications (1)

Application Number Title Priority Date Filing Date
DE202013104987U Expired - Lifetime DE202013104987U1 (de) 2012-11-07 2013-11-06 Vorrichtung zum Vereinzeln von Halbleiter-Dies

Country Status (6)

Country Link
US (6) US9136173B2 (de)
KR (2) KR102206705B1 (de)
CN (2) CN103811419B (de)
DE (1) DE202013104987U1 (de)
PH (1) PH12013000318A1 (de)
TW (3) TWI601194B (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107464779A (zh) * 2016-06-02 2017-12-12 半导体元件工业有限责任公司 分离具有背层的电子设备的方法和装置

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9484260B2 (en) * 2012-11-07 2016-11-01 Semiconductor Components Industries, Llc Heated carrier substrate semiconductor die singulation method
US9136173B2 (en) * 2012-11-07 2015-09-15 Semiconductor Components Industries, Llc Singulation method for semiconductor die having a layer of material along one major surface
US9219011B2 (en) * 2013-08-29 2015-12-22 Infineon Technologies Ag Separation of chips on a substrate
JP6251574B2 (ja) * 2014-01-14 2017-12-20 株式会社ディスコ 切削方法
US9165832B1 (en) * 2014-06-30 2015-10-20 Applied Materials, Inc. Method of die singulation using laser ablation and induction of internal defects with a laser
JP5959069B2 (ja) * 2014-07-14 2016-08-02 国立研究開発法人産業技術総合研究所 半導体プロセス用キャリア
US10529614B2 (en) * 2014-08-05 2020-01-07 Uniqarta, Inc. Setting up ultra-small or ultra-thin discrete components for easy assembly
JP6407056B2 (ja) * 2015-02-20 2018-10-17 株式会社ディスコ 分割装置と分割方法
JP6490459B2 (ja) * 2015-03-13 2019-03-27 古河電気工業株式会社 ウェハ固定テープ、半導体ウェハの処理方法および半導体チップ
JP6265175B2 (ja) * 2015-06-30 2018-01-24 日亜化学工業株式会社 半導体素子の製造方法
JP2017055012A (ja) * 2015-09-11 2017-03-16 株式会社東芝 デバイスの製造方法
JP6631782B2 (ja) * 2015-11-16 2020-01-15 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US20170287768A1 (en) * 2016-03-29 2017-10-05 Veeco Precision Surface Processing Llc Apparatus and Method to Improve Plasma Dicing and Backmetal Cleaving Process
US10056297B1 (en) 2016-06-20 2018-08-21 Paul C. Lindsey, Jr. Modified plasma dicing process to improve back metal cleaving
US11075118B2 (en) 2016-06-22 2021-07-27 Semiconductor Components Industries, Llc Semiconductor die singulation methods
US10403544B2 (en) * 2016-06-22 2019-09-03 Semiconductor Components Industries, Llc Semiconductor die singulation methods
JP2018120915A (ja) * 2017-01-24 2018-08-02 株式会社ディスコ 板状物の加工方法
JP2018181929A (ja) * 2017-04-05 2018-11-15 株式会社ディスコ 加工方法
US10373869B2 (en) 2017-05-24 2019-08-06 Semiconductor Components Industries, Llc Method of separating a back layer on a substrate using exposure to reduced temperature and related apparatus
JP6782215B2 (ja) * 2017-10-18 2020-11-11 古河電気工業株式会社 プラズマダイシング用マスク材、マスク一体型表面保護テープおよび半導体チップの製造方法
TWI631606B (zh) * 2017-11-01 2018-08-01 恆勁科技股份有限公司 擴張晶粒間距之方法
US10283388B1 (en) * 2017-11-13 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Detaping machine and detaping method
TWI699837B (zh) * 2017-12-20 2020-07-21 旺矽科技股份有限公司 多晶粒選取方法
JP7030006B2 (ja) * 2018-04-12 2022-03-04 株式会社ディスコ 拡張方法及び拡張装置
US11171031B2 (en) 2018-07-23 2021-11-09 Texas Instruments Incorporated Die matrix expander with partitioned subring
US20200075386A1 (en) 2018-08-30 2020-03-05 Texas Instruments Incorporated Subring for semiconductor dies
US10658240B1 (en) * 2018-12-31 2020-05-19 Texas Instruments Incorporated Semiconductor die singulation
US10818551B2 (en) * 2019-01-09 2020-10-27 Semiconductor Components Industries, Llc Plasma die singulation systems and related methods
WO2021016384A1 (en) * 2019-07-22 2021-01-28 Massachusetts Institute Of Technology Flexing semiconductor structures and related techniques
US20210296176A1 (en) * 2020-03-23 2021-09-23 Semiconductor Components Industries, Llc Structure and method for electronic die singulation using alignment structures and multi-step singulation
CN111509107B (zh) * 2020-04-24 2021-06-04 湘能华磊光电股份有限公司 一种将led晶圆分离n份的倒膜的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050074921A1 (en) * 2003-10-02 2005-04-07 Sony Corporation Method of producing semiconductor package, apparatus for producing semiconductor package, and adhesive film
US20050202651A1 (en) * 2004-03-10 2005-09-15 Salman Akram Methods and apparatus relating to singulating semiconductor wafers and wafer scale assemblies
US20100041210A1 (en) * 2008-08-12 2010-02-18 Disco Corporation Method of processing optical device wafer

Family Cites Families (129)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4820377A (en) 1987-07-16 1989-04-11 Texas Instruments Incorporated Method for cleanup processing chamber and vacuum process module
US5075253A (en) 1989-04-12 1991-12-24 Advanced Micro Devices, Inc. Method of coplanar integration of semiconductor IC devices
US5166097A (en) 1990-11-26 1992-11-24 The Boeing Company Silicon wafers containing conductive feedthroughs
US5300461A (en) 1993-01-25 1994-04-05 Intel Corporation Process for fabricating sealed semiconductor chip using silicon nitride passivation film
JP3197788B2 (ja) * 1995-05-18 2001-08-13 株式会社日立製作所 半導体装置の製造方法
US5753418A (en) 1996-09-03 1998-05-19 Taiwan Semiconductor Manufacturing Company Ltd 0.3 Micron aperture width patterning process
US5937296A (en) 1996-12-20 1999-08-10 Siemens Aktiengesellschaft Memory cell that includes a vertical transistor and a trench capacitor
US6030885A (en) 1997-04-18 2000-02-29 Vlsi Technology, Inc. Hexagonal semiconductor die, semiconductor substrates, and methods of forming a semiconductor die
US5982018A (en) 1997-05-23 1999-11-09 Micron Technology, Inc. Thin film capacitor coupons for memory modules and multi-chip modules
US5863813A (en) 1997-08-20 1999-01-26 Micron Communications, Inc. Method of processing semiconductive material wafers and method of forming flip chips and semiconductor chips
KR100278137B1 (ko) * 1997-09-04 2001-01-15 가나이 쓰도무 반도체소자의 탑재방법 및 그 시스템, 반도체소자 분리장치 및ic카드의 제조방법
US6140151A (en) 1998-05-22 2000-10-31 Micron Technology, Inc. Semiconductor wafer processing method
US6465329B1 (en) 1999-01-20 2002-10-15 Amkor Technology, Inc. Microcircuit die-sawing protector and method
US6214703B1 (en) 1999-04-15 2001-04-10 Taiwan Semiconductor Manufacturing Company Method to increase wafer utility by implementing deep trench in scribe line
KR100338768B1 (ko) 1999-10-25 2002-05-30 윤종용 산화막 제거방법 및 산화막 제거를 위한 반도체 제조 장치
WO2001056063A2 (en) 2000-01-26 2001-08-02 Tru-Si Technologies, Inc. Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners
DE10031252A1 (de) 2000-06-27 2002-01-10 Bosch Gmbh Robert Verfahren zur Zertrennung eines Substratwafers in eine Anzahl von Substratchips
EP1319252B1 (de) 2000-09-21 2012-02-15 Cambridge Semiconductor Limited Halbleiterbauelement und dessen herstellungsverfahren
US6686225B2 (en) 2001-07-27 2004-02-03 Texas Instruments Incorporated Method of separating semiconductor dies from a wafer
US6642127B2 (en) 2001-10-19 2003-11-04 Applied Materials, Inc. Method for dicing a semiconductor wafer
US7332819B2 (en) 2002-01-09 2008-02-19 Micron Technology, Inc. Stacked die in die BGA package
GB0130870D0 (en) 2001-12-21 2002-02-06 Accentus Plc Solid-state antenna
US6919646B2 (en) 2002-03-12 2005-07-19 Nec Electronics Corporation Semiconductor device with contacting electrodes
US6849554B2 (en) 2002-05-01 2005-02-01 Applied Materials, Inc. Method of etching a deep trench having a tapered profile in silicon
JP3923368B2 (ja) 2002-05-22 2007-05-30 シャープ株式会社 半導体素子の製造方法
US6713366B2 (en) * 2002-06-12 2004-03-30 Intel Corporation Method of thinning a wafer utilizing a laminated reinforcing layer over the device side
JP2004055860A (ja) * 2002-07-22 2004-02-19 Renesas Technology Corp 半導体装置の製造方法
US20040058478A1 (en) 2002-09-25 2004-03-25 Shafidul Islam Taped lead frames and methods of making and using the same in semiconductor packaging
US6897128B2 (en) 2002-11-20 2005-05-24 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device, plasma processing apparatus and plasma processing method
US20040102022A1 (en) 2002-11-22 2004-05-27 Tongbi Jiang Methods of fabricating integrated circuitry
JP4013753B2 (ja) 2002-12-11 2007-11-28 松下電器産業株式会社 半導体ウェハの切断方法
JP3991872B2 (ja) 2003-01-23 2007-10-17 松下電器産業株式会社 半導体装置の製造方法
JP2006523949A (ja) 2003-03-13 2006-10-19 ピー・デイ・エフ　ソリユーシヨンズ　インコーポレイテツド 非長方形状のダイを有する半導体ウェハ
KR20040086869A (ko) 2003-03-22 2004-10-13 삼성전자주식회사 다양한 형태의 반도체 칩을 제조하기 위한 웨이퍼 절단 방법
US7339110B1 (en) 2003-04-10 2008-03-04 Sunpower Corporation Solar cell and method of manufacture
US6982211B2 (en) * 2003-12-02 2006-01-03 Disco Corporation Water jet processing method
EP1557875A1 (de) 2003-12-29 2005-07-27 STMicroelectronics S.r.l. Verfahren zur Bildung von Gräben mit abgeschrägtem Profil in einem dielektrischen Material
US7098077B2 (en) 2004-01-20 2006-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor chip singulation method
JP2005244198A (ja) * 2004-01-26 2005-09-08 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US7129144B2 (en) 2004-04-30 2006-10-31 Lite-On Semiconductor Corp. Overvoltage protection device and manufacturing process for the same
DE102004022178B4 (de) 2004-05-05 2008-03-20 Atmel Germany Gmbh Verfahren zur Herstellung einer Leiterbahn auf einem Substrat und Bauelement mit einer derart hergestellten Leiterbahn
JP4677758B2 (ja) * 2004-10-14 2011-04-27 日立化成工業株式会社 ダイボンドダイシングシート及びその製造方法、並びに、半導体装置の製造方法
JP2006041005A (ja) 2004-07-23 2006-02-09 Matsushita Electric Ind Co Ltd 半導体素子形成領域の配置決定方法及び装置、半導体素子形成領域の配置決定用プログラム、並びに半導体素子の製造方法
JP4018088B2 (ja) 2004-08-02 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法及び半導体素子の製造方法
US7288489B2 (en) 2004-08-20 2007-10-30 Semitool, Inc. Process for thinning a semiconductor workpiece
US20070148807A1 (en) 2005-08-22 2007-06-28 Salman Akram Microelectronic imagers with integrated optical devices and methods for manufacturing such microelectronic imagers
US7335576B2 (en) 2004-10-08 2008-02-26 Irvine Sensors Corp. Method for precision integrated circuit die singulation using differential etch rates
JP4288229B2 (ja) 2004-12-24 2009-07-01 パナソニック株式会社 半導体チップの製造方法
US20060154388A1 (en) 2005-01-08 2006-07-13 Richard Lewington Integrated metrology chamber for transparent substrates
GB0500393D0 (en) 2005-01-10 2005-02-16 Univ Warwick Microheaters
JP4624813B2 (ja) * 2005-01-21 2011-02-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体製造装置
US7253477B2 (en) 2005-02-15 2007-08-07 Semiconductor Components Industries, L.L.C. Semiconductor device edge termination structure
WO2006090199A1 (en) 2005-02-28 2006-08-31 Infineon Technologies Ag Semiconductor package, a panel and methods of assembling the same
JP4275095B2 (ja) 2005-04-14 2009-06-10 パナソニック株式会社 半導体チップの製造方法
SG126885A1 (en) 2005-04-27 2006-11-29 Disco Corp Semiconductor wafer and processing method for same
JP4285455B2 (ja) 2005-07-11 2009-06-24 パナソニック株式会社 半導体チップの製造方法
DE102005053274A1 (de) 2005-09-30 2007-04-12 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen einer Mehrzahl von Halbleiterchips und Halbleiterbauelement
US8153464B2 (en) 2005-10-18 2012-04-10 International Rectifier Corporation Wafer singulation process
WO2007055010A1 (ja) * 2005-11-10 2007-05-18 Renesas Technology Corp. 半導体装置の製造方法および半導体装置
US20070132034A1 (en) 2005-12-14 2007-06-14 Giuseppe Curello Isolation body for semiconductor devices and method to form the same
JP2007294612A (ja) 2006-04-24 2007-11-08 Oki Data Corp 半導体装置、半導体装置の製造方法、半導体製造装置、ｌｅｄヘッド、および画像形成装置
JP5023614B2 (ja) 2006-08-24 2012-09-12 パナソニック株式会社 半導体チップの製造方法及び半導体ウエハの処理方法
JP4544231B2 (ja) 2006-10-06 2010-09-15 パナソニック株式会社 半導体チップの製造方法
JP4879702B2 (ja) * 2006-10-20 2012-02-22 リンテック株式会社 ダイソート用シートおよび接着剤層を有するチップの移送方法
US7935568B2 (en) 2006-10-31 2011-05-03 Tessera Technologies Ireland Limited Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
JP2008159985A (ja) 2006-12-26 2008-07-10 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
US7569409B2 (en) 2007-01-04 2009-08-04 Visera Technologies Company Limited Isolation structures for CMOS image sensor chip scale packages
JP4840174B2 (ja) * 2007-02-08 2011-12-21 パナソニック株式会社 半導体チップの製造方法
JP5166899B2 (ja) * 2007-02-13 2013-03-21 株式会社ディスコ ウエーハの分割方法
US7651925B2 (en) 2007-03-01 2010-01-26 Delphi Technologies, Inc. Vacuum expansion of integrated circuits at sort
JP5196838B2 (ja) * 2007-04-17 2013-05-15 リンテック株式会社 接着剤付きチップの製造方法
JP4853872B2 (ja) * 2007-05-24 2012-01-11 ラピスセミコンダクタ株式会社 チップの製造方法
US7923349B2 (en) * 2007-06-19 2011-04-12 Vertical Circuits, Inc. Wafer level surface passivation of stackable integrated circuit chips
US7989319B2 (en) 2007-08-07 2011-08-02 Semiconductor Components Industries, Llc Semiconductor die singulation method
US8012857B2 (en) 2007-08-07 2011-09-06 Semiconductor Components Industries, Llc Semiconductor die singulation method
JP4985199B2 (ja) 2007-08-07 2012-07-25 パナソニック株式会社 半導体ウェハの個片化方法
US8859396B2 (en) * 2007-08-07 2014-10-14 Semiconductor Components Industries, Llc Semiconductor die singulation method
US7781310B2 (en) 2007-08-07 2010-08-24 Semiconductor Components Industries, Llc Semiconductor die singulation method
DE102007041885B4 (de) 2007-09-04 2009-12-24 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleiterschaltungsanordnung
US20090075459A1 (en) * 2007-09-06 2009-03-19 Kabushiki Kaisha Shinkawa Apparatus and method for picking-up semiconductor dies
US7705440B2 (en) 2007-09-07 2010-04-27 Freescale Semiconductor, Inc. Substrate having through-wafer vias and method of forming
JP5353703B2 (ja) * 2007-10-09 2013-11-27 日立化成株式会社 接着フィルム付き半導体チップの製造方法及びこの製造方法に用いられる半導体用接着フィルム、並びに、半導体装置の製造方法
MY151354A (en) * 2007-10-09 2014-05-15 Hitachi Chemical Co Ltd Method for producing semiconductor chip with adhesive film, adhesive film for semiconductor used in the method, and method for producing semiconductor device
US20100240196A1 (en) * 2007-10-16 2010-09-23 Takeshi Saito Adhesive, adhesive sheet, multi-layered adhesive sheet, and production method for an electronic part
TW200935506A (en) 2007-11-16 2009-08-16 Panasonic Corp Plasma dicing apparatus and semiconductor chip manufacturing method
JP4717086B2 (ja) * 2008-01-18 2011-07-06 日東電工株式会社 ダイシング・ダイボンドフィルム
JP2009272421A (ja) * 2008-05-07 2009-11-19 Disco Abrasive Syst Ltd デバイスの製造方法
JP2010056544A (ja) * 2008-08-01 2010-03-11 Nitto Denko Corp ダイシング・ダイボンドフィルム
EP2151860A2 (de) * 2008-08-04 2010-02-10 Nitto Denko Corporation Klebefilm zum Schneiden von Halbleiterchips
JP2010129699A (ja) * 2008-11-26 2010-06-10 Nitto Denko Corp ダイシング・ダイボンドフィルム及び半導体装置の製造方法
JP5519971B2 (ja) * 2008-11-26 2014-06-11 日東電工株式会社 ダイシング・ダイボンドフィルム及び半導体装置の製造方法
JP4810565B2 (ja) * 2008-11-26 2011-11-09 日東電工株式会社 ダイシング・ダイボンドフィルム及び半導体装置の製造方法
JP2010129700A (ja) * 2008-11-26 2010-06-10 Nitto Denko Corp ダイシング・ダイボンドフィルム及び半導体装置の製造方法
JP2010206044A (ja) * 2009-03-05 2010-09-16 Toshiba Corp 半導体装置の製造方法
US8609512B2 (en) * 2009-03-27 2013-12-17 Electro Scientific Industries, Inc. Method for laser singulation of chip scale packages on glass substrates
JP2010263041A (ja) * 2009-05-01 2010-11-18 Nitto Denko Corp ダイアタッチフィルム付きダイシングテープおよび半導体装置の製造方法
CN101924056A (zh) * 2009-06-15 2010-12-22 日东电工株式会社 半导体背面用切割带集成膜
JP2011108979A (ja) * 2009-11-20 2011-06-02 Disco Abrasive Syst Ltd 被加工物の切削方法
JP2011151362A (ja) * 2009-12-24 2011-08-04 Nitto Denko Corp ダイシングテープ一体型半導体裏面用フィルム
US9165833B2 (en) 2010-01-18 2015-10-20 Semiconductor Components Industries, Llc Method of forming a semiconductor die
US9299664B2 (en) 2010-01-18 2016-03-29 Semiconductor Components Industries, Llc Method of forming an EM protected semiconductor die
TWI512897B (zh) * 2010-01-18 2015-12-11 Semiconductor Components Ind 半導體晶片分割方法
US20110175209A1 (en) 2010-01-18 2011-07-21 Seddon Michael J Method of forming an em protected semiconductor die
US8384231B2 (en) 2010-01-18 2013-02-26 Semiconductor Components Industries, Llc Method of forming a semiconductor die
JP2011174042A (ja) * 2010-02-01 2011-09-08 Nitto Denko Corp 半導体装置製造用フィルム及び半導体装置の製造方法
TWI519620B (zh) * 2010-03-11 2016-02-01 Furukawa Electric Co Ltd A wafer for processing a wafer, and a method for manufacturing a semiconductor device using a wafer processing wafer
JP5495876B2 (ja) * 2010-03-23 2014-05-21 株式会社ディスコ 光デバイスウエーハの加工方法
JP2011204806A (ja) * 2010-03-24 2011-10-13 Nitto Denko Corp ウエハの加工方法
CN102947930B (zh) * 2010-04-20 2016-08-10 日东电工株式会社 倒装芯片型半导体背面用膜、半导体背面用切割带集成膜、半导体器件的生产方法和倒装芯片型半导体器件
TWI431092B (zh) * 2010-05-07 2014-03-21 Furukawa Electric Co Ltd Wafer processing tape
JP2011243906A (ja) * 2010-05-21 2011-12-01 Disco Abrasive Syst Ltd ウエーハの加工方法
JP5623791B2 (ja) * 2010-06-01 2014-11-12 株式会社ディスコ サファイア基板の加工方法
JP5641641B2 (ja) * 2010-07-29 2014-12-17 日東電工株式会社 ダイシングテープ一体型半導体裏面用フィルム及び半導体装置の製造方法
JP5580701B2 (ja) * 2010-09-13 2014-08-27 日東電工株式会社 ダイシング・ダイボンドフィルム
JP2012069586A (ja) * 2010-09-21 2012-04-05 Nitto Denko Corp ダイシング・ダイボンドフィルム、ダイシング・ダイボンドフィルムの製造方法、及び、半導体装置の製造方法
WO2012042869A1 (ja) * 2010-09-30 2012-04-05 三井化学株式会社 拡張性フィルム、ダイシングフィルム、および半導体装置の製造方法
JP2012079936A (ja) * 2010-10-01 2012-04-19 Nitto Denko Corp ダイシング・ダイボンドフィルム、及び、半導体装置の製造方法
US8946058B2 (en) * 2011-03-14 2015-02-03 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
US8802545B2 (en) * 2011-03-14 2014-08-12 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
JP5755043B2 (ja) * 2011-06-20 2015-07-29 株式会社ディスコ 半導体ウエーハの加工方法
CN102842512A (zh) * 2011-06-22 2012-12-26 日东电工株式会社 半导体装置的制造方法
JP2013021105A (ja) * 2011-07-11 2013-01-31 Nitto Denko Corp ダイシング用粘着シート、及び、ダイシング用粘着シートを用いた半導体装置の製造方法
EP2737522A4 (de) * 2011-07-29 2015-03-18 Henkel IP & Holding GmbH Schneidevorgang vor einem schleifvorgang nach einem beschichtungsvorgang
JP5798834B2 (ja) * 2011-08-08 2015-10-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN103165474A (zh) * 2011-12-16 2013-06-19 日东电工株式会社 半导体装置的制造方法
JP5964580B2 (ja) * 2011-12-26 2016-08-03 株式会社ディスコ ウェーハの加工方法
KR20130081949A (ko) * 2012-01-10 2013-07-18 삼성전자주식회사 웨이퍼 다이싱 방법 및 이를 사용하는 발광 소자 칩의 제조 방법
US20130264686A1 (en) * 2012-04-05 2013-10-10 Texas Instruments Incorporated Semiconductor wafer processing
US9136173B2 (en) * 2012-11-07 2015-09-15 Semiconductor Components Industries, Llc Singulation method for semiconductor die having a layer of material along one major surface

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050074921A1 (en) * 2003-10-02 2005-04-07 Sony Corporation Method of producing semiconductor package, apparatus for producing semiconductor package, and adhesive film
US20050202651A1 (en) * 2004-03-10 2005-09-15 Salman Akram Methods and apparatus relating to singulating semiconductor wafers and wafer scale assemblies
US20100041210A1 (en) * 2008-08-12 2010-02-18 Disco Corporation Method of processing optical device wafer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107464779A (zh) * 2016-06-02 2017-12-12 半导体元件工业有限责任公司 分离具有背层的电子设备的方法和装置

Also Published As

Publication number Publication date
US20200118878A1 (en) 2020-04-16
TW201421560A (zh) 2014-06-01
US9564365B2 (en) 2017-02-07
CN103811419A (zh) 2014-05-21
US10269642B2 (en) 2019-04-23
KR20210011035A (ko) 2021-01-29
US10014217B2 (en) 2018-07-03
PH12013000318B1 (en) 2015-06-01
US20140127880A1 (en) 2014-05-08
US20150332969A1 (en) 2015-11-19
TWI645466B (zh) 2018-12-21
CN109037122B (zh) 2022-03-01
TW201916153A (zh) 2019-04-16
US20190214301A1 (en) 2019-07-11
CN103811419B (zh) 2018-11-09
US20170103922A1 (en) 2017-04-13
PH12013000318A1 (en) 2015-06-01
US10770350B2 (en) 2020-09-08
TWI601194B (zh) 2017-10-01
TW201738951A (zh) 2017-11-01
US10553491B2 (en) 2020-02-04
KR102206705B1 (ko) 2021-01-25
US9136173B2 (en) 2015-09-15
US20180269104A1 (en) 2018-09-20
CN109037122A (zh) 2018-12-18
KR20140059140A (ko) 2014-05-15

Similar Documents

Publication Publication Date Title
DE202013104987U1 (de) Vorrichtung zum Vereinzeln von Halbleiter-Dies
DE102006042026B4 (de) Vorrichtung zum Halten eines Substrats und Verfahren zur Behandlung eines Substrats
DE112013007505B4 (de) Halbleiterelement-Fertigungsverfahren
DE102014114932B4 (de) Verfahren zum Ausbilden einer gedünnten, gekapselten Chip- oder Halbleiterstruktur mit Dünnung nach Häusung unter Verwendung von Trennstruktur als Stopp
DE102010000400B4 (de) Verfahren zum Herstellen eines Arrays von Halbleiterbauelementen, Verfahren zum Platzieren eines Arrays von Chips und eine Einrichtung zum Halten mehrerer Chips
DE102012109355B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit einem Prüfprozess
DE10013067A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen von dieser durch Chipvereinzelung
EP1192657B1 (de) Verfahren zum vereinzeln eines wafers
US9773689B2 (en) Semiconductor die singulation method using varied carrier substrate temperature
DE102009038701A1 (de) Verfahren zum Herstellen eines Halbleiterbauelements
DE112012006692B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE102008045747A1 (de) Verfahren zum Herstellen einer integrierten Schaltung einschliesslich dem Vereinzeln eines Halbleiter-Wafers
DE102013112797B4 (de) Anordnung mit halbleitervorrichtung einschliesslich eines chipträgers, halbleiterwafer und verfahren zum herstellen einer halbleitervorrichtung
DE102014114517A1 (de) Verfahren zum Bearbeiten eines Wafers und Waferstruktur
EP0999583A2 (de) Stabilisierung eines Substrats mittels Trägerelement
DE112016005452B4 (de) Umgebungsschutzbarriere für einen Chip
DE102014101283A1 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE102013111540B4 (de) Höckergehäuse und Verfahren zu seiner Herstellung
DE102012111520A1 (de) Chipgehäuse und Verfahren zum Bilden eines Chipgehäuses
DE102005039479B3 (de) Halbleiterbauteil mit gedünntem Halbleiterchip und Verfahren zur Herstellung des gedünnten Halbleiterbauteils
DE102011018295B4 (de) Verfahren zum Schneiden eines Trägers für elektrische Bauelemente
DE102020103732A1 (de) Verfahren mit mechanischem Dicing-Prozess zur Herstellung von MEMS-Bauelementen
DE102012106431A1 (de) Elektronisches Bauteil
DE102020215016A1 (de) Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiter-Bauelement

Legal Events

Date Code Title Description
R163 Identified publications notified
R207 Utility model specification

Effective date: 20141030

R150 Utility model maintained after payment of first maintenance fee after three years
R151 Utility model maintained after payment of second maintenance fee after six years
R152 Utility model maintained after payment of third maintenance fee after eight years
R071 Expiry of right