DE102010000400B4 - Verfahren zum Herstellen eines Arrays von Halbleiterbauelementen, Verfahren zum Platzieren eines Arrays von Chips und eine Einrichtung zum Halten mehrerer Chips - Google Patents

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Abstract

Verfahren zum Herstellen eines Arrays von Halbleiterbauelementen (100), mit den folgenden Schritten: Bereitstellen eines ersten Trägers (101), der mehrere Chipausrichtungsregionen (102) aufweist; Platzieren mehrerer Chips (104) über den mehreren Chipausrichtungsregionen (102); Ausrichtenlassen der mehreren Chips (104) auf die mehreren Chipausrichtungsregionen (102); Platzieren der ausgerichteten mehreren Chips (104) auf einem zweiten Träger (110); Ablösen des ersten Trägers (101) von den ausgerichteten mehreren Chips (104); Aufbringen eines Einkapselungsmaterials (120) auf die ausgerichteten mehreren Chips (104), um ein eingekapseltes Array von Halbleiterbauelementen (140) zu bilden; und Ablösen des zweiten Trägers (110) von dem eingekapselten Array von Halbleiterbauelementen (140).

Description

  • Die Erfindung betrifft ein Verfahren zum Herstellen eines Arrays von Halbleiterbauelementen, ein Verfahren zum Platzieren eines Array von Chips auf einem Träger und eine Einrichtung zum Halten mehrerer Chips.
  • Die Erfindung liegt auf dem Gebiet der Halbleiterherstellungstechnologie und bezweckt u. a. die Verbesserung des Produktionsdurchsatzes in Halbleiterbauelemente-Aufbauprozessen.
  • Halbleiterwafer werden zu Halbleiterchips getrennt und die Chips werden dann durch vielfältige Techniken aufgebaut, um Halbleiterbauelemente zu bilden. Während des Aufbaus müssen die Chips auf einen Träger platziert und ausgerichtet werden. Die Aufbaukosten hängen stark von der erforderlichen Chipausrichtungsgenauigkeit, der Aufbaugeschwindigkeit, der Aufbautechnik und anderen Faktoren ab. Im Allgemeinen sind sequentielle Einchip-Aufbau- und -Ausrichtprozesse langsamer und kostspieliger als parallele Mehrchip-Aufbau- und -Ausrichttechniken.
  • US 2009/0023243 A1 beschreibt einen Mehrchip-Träger, an welchem Chips durch Anlegen eines Unterdrucks angeheftet bzw. von dem sie gelöst werden können. Eine Ausrichtung der Halbleiterchips wird dabei durch Unterteilungswände bewirkt.
  • US 2005/0233504 A1 beschreibt ein Verfahren zum Transferieren von Halbleiterbauelementen, die auf einem temporären Haltesubstrat angeordnet sind. Dabei wird ein Transfersubstrat mit einer druckempfindlichen Klebeschicht auf die Halbleiterbauelemente aufgebracht, wodurch die Halbleiterbauelemente in die Klebeschicht eingebettet werden. Nach einem Aushärten der druckempfindlichen Klebeschicht können die Bauelemente von dem temporären Haltesubstrat abgehoben werden.
  • DE 10 2004 044 179 A1 beschreibt ein Verfahren zur Montage von Halbleiterchips. Jeder Halbleiterchip wird in einen Tropfen einer Flüssigkeit eingebracht, der auf einem Träger positioniert wird. Nach dem Trocknen der Flüssigkeit kann der Halbleiterchip über leitfähige Strukturen auf dem Träger elektrisch kontaktiert werden.
  • Eine der Erfindung zugrundeliegende Aufgabe kann somit darin gesehen werden, ein Verfahren und eine Vorrichtung zum Aufbau von Chips bereitzustellen, das geringe Aufbaukosten mit hoher Chipausrichtungsgenauigkeit vereint.
  • Die der Erfindung zugrundeliegende Aufgabenstellung wird durch die Merkmale der unabhängigen Ansprüche gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind Gegenstand der abhängigen Ansprüche.
  • Die beigefügten Zeichnungen sind vorgesehen, um ein weiteres Verständnis von Ausführungsformen zu gewährleisten. Die Zeichnungen zeigen Ausführungsformen und dienen zusammen mit der Beschreibung zur Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen werden ohne weiteres ersichtlich, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verständlich werden.
  • 1A bis 1G zeigen schematisch eine beispielhafte Ausführungsform eines Verfahrens zum Herstellen eines Arrays bzw. einer Anordnung von Halbleiterbauelementen.
  • 2A bis 2B zeigen schematisch eine beispielhafte Ausführungsform eines Verfahrens zum Anbringen einer elektrischen Verdrahtung an einem Array von Halbleiterbauelementen.
  • 2C zeigt schematisch eine beispielhafte Ausführungsform eines Verfahrens zum Anbringen einer elektrischen Verdrahtung an einem Array von Halbleiterbauelementen.
  • 3A zeigt schematisch eine Draufsicht eines in 1A gezeigten Trägers.
  • 3B zeigt schematisch eine Draufsicht eines in 1B gezeigten Trägers.
  • 3C zeigt schematisch eine Draufsicht eines in 1C gezeigten Trägers.
  • 4A bis 4E zeigen schematisch eine beispielhafte Ausführungsform eines Verfahrens zum Herstellen eines Arrays von Halbleiterbauelementen.
  • 5A bis 5C zeigen schematisch eine beispielhafte Ausführungsform eines Verfahrens und eine Einrichtung zum Halten und Ausrichten mehrerer Chips.
  • 5D ist eine Draufsicht einer beispielhaften Implementierung einer Chipausrichtungsregion, die mit einer Niederdruckeinrichtung ausgestattet ist.
  • 6 zeigt schematisch eine beispielhafte Ausführungsform eines Verfahrens zum Herstellen eines Halbleiterbauelements, das aus einer Vielzahl gestapelter Chips besteht.
  • 7A bis 7G zeigen schematisch eine beispielhafte Ausführungsform eines Verfahrens zum Herstellen eines ausgerichteten Arrays von Chips.
  • 8 zeigt schematisch eine Ausführungsform einer Chipausrichtungsregion auf einem Träger.
  • 9A und 9B zeigen schematisch beispielhafte Ausführungsformen expandierbarer Träger.
  • Im Folgenden werden Ausführungsformen der Erfindung mit Bezug auf die Zeichnungen beschrieben, in denen im Allgemeinen durchweg gleiche Bezugszahlen verwendet werden, um gleiche Elemente zu kennzeichnen, und wobei die verschiedenen Strukturen nicht unbedingt maßstabsgetreu gezeichnet sind. In der folgenden Beschreibung werden zur Erläuterung zahlreiche Einzelheiten dargelegt, um ein umfassendes Verständnis eines oder mehrerer Aspekte von Ausführungsformen der Erfindung zu gewährleisten. Für Fachleute ist jedoch erkennbar, dass ein oder mehrere Aspekte der Ausführungsformen der Erfindung mit einem geringeren Grad dieser spezifischen Einzelheiten ausgeübt werden können. Darüber hinaus können Merkmale, die nur mit Bezug auf eine spezifische Ausführungsform beschrieben werden, auch in anderen Ausführungsformen implementiert werden, wenn es unter technischen Betrachtungen möglich ist. Die folgende Beschreibung ist deshalb nicht im einschränkenden Sinne aufzufassen.
  • In der folgenden ausführlichen Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, in denen zur Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgeübt werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa ”oben”, ”unten”, ”links”, ”rechts”, ”vorne”, ”hinten” usw. mit Bezug auf die Orientierung der beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsformen in einer Anzahl verschiedener Orientierungen positioniert werden können, wird die Richtungsterminologie zur Veranschaulichung verwendet und ist auf keinerlei Weise einschränkend. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle und logische Änderungen vorgenommen werden können, ohne von dem Konzept der vorliegenden Erfindung abzuweichen.
  • In der vorliegenden Beschreibung sollen die Ausdrücke ”gekoppelt” und/oder ”elektrisch gekoppelt” und/oder ”angeschlossen” nicht bedeuten, dass die Elemente direkt aneinander gekoppelt oder angeschlossen sein müssen; es können dazwischen tretende Elemente zwischen den ”gekoppelten” oder ”elektrisch gekoppelten” oder ”angeschlossenen” Elementen vorgesehen sein.
  • Die nachfolgend weiter beschriebenen Halbleiterwafer und -chips können von verschiedener Art sein, können durch verschiedene Technologien hergestellt werden und können zum Beispiel integrierte elektrische Schaltungen, elektrooptische Schaltungen, elektromechanische Schaltungen wie etwa MEMS (mikroelektromechanische Systeme) und/oder Passiva umfassen. Die Halbleiterchips können zum Beispiel als Leistungshalbleiterchips wie etwa Leistungs-MOSFET (Metalloxid-Halbleiterfeldeffekttransistoren) IGBT (Bipolartransistoren mit isoliertem Gate), JFET (Sperrschicht-Gate-Feldeffekttransistoren), Leistungs-Bipolartransistoren oder Leistungsdioden ausgelegt sein. Ferner können die Halbleiterwafer und -chips Steuerschaltungen, Mikroprozessoren oder mikroelektromechanische Komponenten enthalten. Insbesondere können Halbleiterchips vorkommen, die eine Vertikalstruktur aufweisen, d. h., dass die Halbleiterchips so hergestellt werden können, dass elektrische Ströme in einer zu den Hauptoberflächen der Halbleiterchips senkrechten Richtung fließen können. Ein Halbleiterwafer oder -chip mit einer Vertikalstruktur kann insbesondere auf seinen beiden Hauptoberflächen, d. h., auf seiner Vorderseite und Rückseite, Kontaktelemente aufweisen. Insbesondere können Leistungshalbleiterchips und entsprechende Wafer eine Vertikalstruktur aufweisen. Beispielsweise können sich die Sourceelektrode und die Gateelektrode eines Leistungs-MOSFET auf einer Hauptoberfläche befinden, während die Drainelektrode des Leistungs-MOSFET auf der anderen Hauptoberfläche angeordnet ist. Ferner können die nachfolgend beschriebenen Bauelemente integrierte Schaltungen zum Steuern der integrierten Schaltungen anderer Halbleiterchips, zum Beispiel der integrierten Schaltungen von Leistungshalbleiterchips, enthalten. Die Halbleiterwafer und -chips müssen nicht aus einem spezifischen Halbleitermaterial, zum Beispiel Si, SiC, SiGe, GaAs, hergestellt werden und können ferner anorganische und/oder organische Materialien enthalten, die nicht Halbleiter sind, wie zum Beispiel Isolatoren, Kunststoffe oder Metalle.
  • Bei mehreren Ausführungsformen werden Schichten oder Schichtstapel aneinander angebracht, oder es werden Materialien auf Schichten aufgebracht oder abgeschieden. Es versteht sich, dass beliebige Ausdrücke wie ”aufgebracht” oder ”abgeschieden” praktisch alle Arten und Techniken des Aufbringens von Schichten aufeinander abdecken sollen. Insbesondere sollen sie Techniken abdecken, bei denen Schichten auf einmal als Ganzes aufgebracht werden, wie zum Beispiel Laminierungstechniken sowie Techniken, bei denen Schichten auf sequenzielle Weise abgeschieden werden, wie zum Beispiel Sputtern, Plattieren, Gießen, CVD (chemische Aufdampfung) usw.
  • Ferner können die nachfolgend beschriebenen Halbleiterwafer und -chips auf einer oder mehreren ihrer äußeren Oberflächen Kontaktelemente oder Kontaktstellen aufweisen, wobei die Kontaktelemente zum elektrischen Kontaktieren der Halbleiterchips oder anderer in dem Halbleiterwafer integrierter Schaltungen dienen. Die Kontaktelemente können die Form von Anschlußflächen oder auch von Augen aufweisen, d. h. flache Kontaktschichten auf einer äußeren Oberfläche des Halbleiterwafers oder Halbleiterchips. Die Metallschicht(en), aus denen die Kontaktelemente bestehen, können mit einer beliebigen gewünschten Materialzusammensetzung hergestellt werden. Die Metallschicht(en) können zum Beispiel in Form einer einen Bereich überdeckenden Schicht vorliegen. Es kann jedes gewünschte Metall oder jede gewünschte Metalllegierung als Material verwendet werden, zum Beispiel Aluminium, Titan, Gold, Silber, Kupfer, Palladium, Platin, Nickel, Chrom- oder Nickelvanadium. Die Metallschicht(en) müssen nicht homogen oder aus nur einem Material hergestellt sein, d. h., es sind verschiedene Zusammensetzungen und Konzentrationen der in der Metallschicht bzw. den Metallschichten enthaltenen Materialien möglich. Die Kontaktelemente können sich auf den aktiven Hauptoberflächen der Halbleiterchips oder auf anderen Oberflächen der Halbleiterchips befinden.
  • Im Folgenden wird die Ausrichtung von Chips auf Chipausrichtungsregionen auf Trägern beschrieben. Die Ausrichtung kann durch fluidische Ausrichtungsprozesse erreicht werden, bei denen Flüssigkeiten in beliebiger Form, wie z. B. wässrige oder auf Harz basierende Flüssigkeiten, Kleber, organische Lösungsmittel, Wasser usw. verwendet werden, um die Chips auf einer strukturierten Oberfläche eines Trägers mit spezifischen Benetzungseigenschaften auszurichten. Der Ausrichtungsprozess kann ein Selbstausrichtungsprozess sein, der durch das Anwenden von externer Energie wie etwa Vibrationsenergie, Schallenergie, elektrischer oder magnetischer Felder usw. gefördert werden kann.
  • Die Chipausrichtungsregionen auf einem Träger, auf die sich die Chips ausrichten, können aus einem Material bestehen, das spezifische Benetzungsfähigkeitseigenschaften aufweist, z. B. aus einem Material, das benetzbarer oder hydrophiler als das Material des Bereichs ist, der die Chipausrichtungsregionen umgibt. Das Material, aus dem die Chipausrichtungsregionen bestehen, kann ein isolierendes Material wie z. B. Siliziumdioxid sein oder kann ein leitfähiges Material wie etwa ein Metall, z. B. Kupfer, sein. Im ersten Fall kann der Träger beispielsweise eine Siliziumdioxidoberfläche umfassen, die mit einer Polymerschicht wie z. B. einer Fotoresistschicht strukturiert wird, um den Umriss der Siliziumdioxid-Oberflächenchipausrichtungsregionen zu definieren. Im zweiten Fall kann der Träger beispielsweise eine dielektrische Schicht wie z. B. eine Polyimidschicht umfassen, die metallgemantelte Anschlußflächen oder Augen umfasst, um benetzbarere oder hydrophilere Chipausrichtungsregionen zu gewährleisten. Ferner können die Chipausrichtungsregionen durch Oberflächentopologie wie etwa Stufen auf der Oberfläche des Trägers definiert oder unterstützt werden.
  • 1A bis 1G zeigen schematisch eine beispielhafte Ausführungsform eines Verfahrens zum Herstellen eines Arrays bzw. einer Anordnung von Halbleiterbauelementen 100. 1A zeigt eine Querschnittsansicht eines ersten Trägers 101 mit mehreren Chipausrichtungsregionen 102, die sich auf einer Vorderseite 105 des ersten Trägers 101 befinden. Der erste Träger 101 kann aus einem beliebigen geeigneten Material bestehen, zum Beispiel aus einem Material mit einem CTE (Wärmeausdehnungskoeffizienten), der dem CTE des Materials (z. B. Silizium oder einem anderen Material) eines zweiten Trägers 110 (1D) ähnlich ist, auf dem die Chips anzubringen sind. Die Chipausrichtungsregionen 102 können durch Oberflächenregionen auf der Vorderseite 105 repräsentiert werden, die benetzbarer als die Oberflächenregionen 103 auf der Vorderseite 105 außerhalb der Chipausrichtungsregionen 102 sind. Als Ergebnis wird der erste Träger 101 mit einer oberflächenenergiestrukturierten Oberfläche auf der Vorderseite 105 ausgestattet. Es gibt viele Möglichkeiten zum Bereitstellen verschiedener Arten von oberflächenenergiestrukturierten Oberflächen, die für Chipausrichtungszwecke benutzbar sind. Wie oben beschrieben und in Verbindung mit 8 veranschaulicht wird, können verschiedene Materialien und/oder Topologien in der Chipausrichtungsregion 102 und außerhalb der Chipausrichtungsregion 102 (d. h. der Region 103) verwendet werden.
  • Der erste Träger 101 kann z. B. eine scheibenförmige Platte mit einem Durchmesser D von z. B. 200 oder 300 mm sein, siehe 3A, oder kann eine beliebige andere Form aufweisen, wie etwa eine polygonale Form mit denselben oder anderen seitlichen Abmessungen. Mindestens zwei, aber typischerweise einige zehn oder mehr als hundert Chipausrichtungsregionen 102 befinden sich auf der Vorderseite 105 des ersten Trägers 101. Die Ausrichtungsregionen 102 müssen nicht dieselbe Form aufweisen oder in einem regelmäßigen Muster angeordnet sein, da verschiedene Chips und verschiedene Bauelemente, die möglicherweise mehr als einen Chip enthalten, auf der Basis des Musters der Chipausrichtungsregionen 102 eingerichtet werden könnten.
  • Wie in 1B gezeigt, werden Chips 104 auf der Vorderseite 105 des ersten Trägers 101 platziert. Die Chips 104 können in einem sequenziellen einzeln durchgeführten Chipplatzierungsprozess platziert werden, der in der Technik als ”Pick-and-Place” bekannt ist. Wie später ausführlicher in Verbindung mit 7A bis 7G beschrieben werden wird, ist es auch möglich, ein paralleles Chipplatzierungsverfahren mit hohem Durchsatz zu verwenden.
  • Die Chips 104 können nach oben zeigend oder nach unten zeigend auf der Vorderseite 105 des ersten Trägers 101 platziert werden. Die nach oben zeigende Platzierung bezieht sich auf eine Chiporientierung, bei der die aktive Oberfläche der Chips 104 dem ersten Träger 101 abgewandt ist. Die nach unten zeigende Platzierung bezieht sich auf eine Chiporientierung, bei der die aktive Oberfläche der Chips 104 dem ersten Träger 101 zugewandt ist.
  • Nachdem sie auf dem ersten Träger 101 platziert wurden, werden die Chips 104 typischerweise nur grob auf die Chipausrichtungsregionen 102 ausgerichtet. Dies ist in 1B und 3B gezeigt (wobei in 3B als Beispiel nur ein fehlausgerichteter Chip 104 abgebildet ist). Die Genauigkeit der anfänglichen Ausrichtung richtet sich nach dem für die Platzierung verwendeten Gerät und Verfahren. Wenn herkömmliche Pick-and-Place-Geräte verwendet werden, wird jeder Chip 104 mechanisch auf dem ersten Träger 101 ausgerichtet. Wenn eine Platzierungsgenauigkeit von einigen wenigen Mikrometern oder weniger erwünscht wäre, so wie es ohne Nachplatzierungsausrichtung der Fall sein würde, wären kostspielige Geräte notwendig und jeder Platzierungsprozess würde typischerweise mehr als 1 Sekunde dauern. Wenn dagegen eine niedrige Chipplatzierungsgenauigkeit toleriert werden kann, können Geräte verwendet werden, die wesentlich schneller arbeiten. Wenn beispielsweise eine Abweichung von ±30 μm von der Idealposition toleriert werden kann, kann jeder Platzierungsprozess typischerweise in weniger als 0,1 Sekunden erzielt werden, was zu stark verringerten Herstellungskosten führt. Hierbei ist die anfängliche Ausrichtung nicht kritisch, weil es ausreicht, dass man eine Überlappung zwischen dem platzierten Chip 104 und der Chipausrichtungsregion 102 erhält. Deshalb können billige und schnelle Chipplatzierungsgeräte verwendet werden, die eine Abweichung von mehr als ±10 μm oder sogar ±30 μm erlauben.
  • Nach der Platzierung der mehreren Chips 104 auf dem ersten Träger 101 werden die Chips 104 auf die Chipausrichtungsregionen 102 ausgerichtet. Die Ausrichtung kann durch verschiedene Verfahren erzielt werden. Gemäß einer Ausführungsform wird wie oben angegeben ein fluidischer Selbstausrichtungsprozess verwendet. Bei einem fluidischen Selbstausrichtungsprozess wird ein kleines Volumen einer Flüssigkeit vor dem Chipplatzierungsprozess auf jede Chipausrichtungsregion 102 aufgebracht. Wie oben erwähnt, kann die Flüssigkeit eine wässrige Flüssigkeit, ein Harz, eine Nanopaste wie z. B. eine Silber-, Gold- oder Kupfer-Nanopaste, oder Lot usw. sein. Nach dem groben Platzieren der Chips 104 auf den Chipausrichtungsregionen 102 werden die Chips 104 mittels der Oberflächenspannung der Flüssigkeit unmittelbar auf die Chipausrichtungsregionen 102 ausgerichtet. Die Genauigkeit und Dauer der Ausrichtung richtet sich nach der Art der verwendeten Flüssigkeit. Wenn zum Beispiel eine wässrige Flüssigkeit verwendet wird, kann Ausrichtung innerhalb von 0,1 Sekunden erhalten werden, und es kann eine Ausrichtungsgenauigkeit von weniger als 1 μm erzielt werden. Wenn eine Harzlösung verwendet wird, ist die Ausrichtungsgeschwindigkeit niedriger, aber die Ausrichtungsgenauigkeit verbessert. Wie bereits erwähnt, kann die Ausrichtung durch die Anwendung externer Energie gefördert werden. 1C und 3C zeigen den ersten Träger 101 nach der Chipausrichtung (in 3C ist als Beispiel nur ein Chip 104 abgebildet). Nach der Ausrichtung kann die Flüssigkeit z. B. durch Verdampfung entfernt werden.
  • Gemäß einer weiteren Ausführungsform können die Chips 104 ohne Verwendung einer Flüssigkeit auf die Chipausrichtungsregionen 102 ausgerichtet werden. Die Ausrichtung kann durch die Anwendung von magnetischen oder elektrostatischen Kräften erzielt und durch die Anwendung von zusätzlicher Energie, wie etwa Vibrationsenergie, Schallenergie usw., gefördert werden. In diesem Fall können die Chips 104 mit einem magnetischen oder leitfähigen Element ausgestattet werden, das mit dem für die Ausrichtung verwendeten magnetischen oder elektrostatischen Feld in Wechselwirkung tritt.
  • Der temporäre erste Träger 101 ist dafür ausgelegt, ausgerichtete Chips 104 an einen zweiten Träger 110 abzulösen. Gemäß einer Ausführungsform ist der erste Träger 101 dafür ausgelegt, einen Unterdruck auf die mehreren Chips 104 einwirken zu lassen, um sie an dem ersten Träger 101 zu befestigen, und den Unterdruck aufzuheben, um die Chips 104 von dem ersten Träger 101 zu lösen. Beispielsweise kann der erste Träger 101 dafür ausgelegt werden, eine Vielzahl von (nicht gezeigten) Durchgangslöchern aufzuweisen, die sich von der Rückseite 106 des ersten Trägers 101 zu der Vorderseite 105 erstrecken und sich in die Chipausrichtungsregionen 102 auf der Vorderseite 105 öffnen. In diesem Fall kann ein Unterdruck auf die Vielzahl von Durchgangslöchern von der Rückseite 106 des ersten Trägers 101 aus einwirken bzw. erzeugt werden. Somit wirken die Durchgangslöcher als Unterdruckräume, die sich in Kontakt mit den Chips 104 befinden und diese an dem ersten Träger 101 ansaugen, nachdem die Ausrichtung erzielt wurde. Es kann eine Vielzahl von Durchgangslöchern pro Chipausrichtungsregion 102 geben. Die Durchgangslöcher können z. B. durch ein für den ersten Träger 101 verwendetes poröses Material oder durch den ersten Träger 101 durchdringende Bohrungen implementiert werden. Eine ausführlichere Beschreibung des ersten Trägers 101 und der Verwendung von Vakuumtechnologie, um die Chips 104 an ihrer Stelle zu halten, wird in Verbindung mit 5A bis 5C gegeben.
  • Der zweite Träger 110 kann starr oder bis zu einem gewissen Grad flexibel sein und kann aus Materialien wie Metallen, Metalllegierungen, Keramiken oder Kunststoffen hergestellt werden. Der zweite Träger 110 kann elektrisch leitfähig oder isolierend sein. Auf der Vorderseite 115 des zweiten Trägers 110 kann ein (nicht gezeigtes) Klebeband laminiert sein. Das Klebeband kann ein doppelseitiges Klebeband sein. Als Alternative kann ein Klebmaterial oder ein beliebiges anderes klebendes Material oder ein mechanisches Befestigungsmittel (wie etwa eine Klemmeinrichtung oder ein Unterdruckgenerator) mit dem zweiten Träger 110 assoziiert werden.
  • Die Anbringung der Chips 104 an dem zweiten Träger 110 und die Ablösung des ersten Trägers 101 sind in 1D und 1E gezeigt. Der zweite Träger 110 kann in einer dem ersten Träger 101 gegenüber liegenden Position platziert werden. Zu diesem Zweck wird entweder der erste Träger 101 umgedreht und dann wie in 1D gezeigt auf den zweiten Träger 110 heruntergebracht, oder der zweite Träger 110 wird auf den ersten Träger 101 heruntergebracht, wobei die Chips 104 auf der Vorderseite 105 des ersten Trägers 101 in der aufrechten Richtung orientiert sind. Die Chips 104 werden durch einen Batch-Prozess, d. h. parallel, an dem zweiten Träger 110 angebracht. Beim Andrücken des ersten Trägers 101 an den zweiten Träger 110 fixiert das (nicht gezeigte) Klebeband auf der Vorderseite 115 des zweiten Trägers 110 die ausgerichteten Chips 104 auf dem zweiten Träger 110 an ihren Stellen. Wie bereits erwähnt, kann der CTE des zweiten Trägers 110 mit dem CTE des ersten Trägers 101 übereinstimmen. Der zweite Träger 110 könnte z. B. ein Wafer oder eine durch eine Folie überdeckte Metallplatte sein.
  • Vor der Chipanbringung an dem zweiten Träger 110 können der erste Träger 101 und der zweite Träger 110 mit hoher Positionsgenauigkeit aufeinander ausgerichtet werden. Die Positionsgenauigkeit richtet sich nach der beabsichtigten Anwendung und kann z. B. durch optische Erkennung und gesteuerte Positionierung erzielt werden.
  • Nachdem die Chips 104 an dem zweiten Träger 110 angebracht sind, wird der erste Träger 101 abgelöst. Wenn die Chips 104 durch Anwendung bzw. Erzeugung oder Anlegen eines Vakuums an dem ersten Träger 101 befestigt werden, wird das Vakuum zerstört. Bei einer anderen Implementierung können die Chips 104 durch einen Kleber, der beispielsweise bei Verdampfung einer für die Ausrichtung verwendeten Flüssigkeit wirksam werden kann, an dem ersten Träger 101 befestigt werden. In diesem Fall können die Chips 104 von dem ersten Träger 101 abgelöst werden, indem man der Grenzfläche zwischen der Vorderseite 105 des ersten Trägers 101 und der Rückseite der Chips 104 ein chemisches Lösungsmittel zuführt. Nach der Ablösung des ersten Trägers 101 werden die Chips 104 in derselben ausgerichteten Beziehung mit Bezug aufeinander wie auf dem ersten Träger 101 erhalten auf dem zweiten Träger 110 angeordnet. Somit werden die Chips 104 präzise auf dem zweiten Träger 110 aufeinander ausgerichtet, ohne dass kostspielige Hochgenauigkeits-Pick-and-Place-Ausrichtungswerkzeuge verwendet werden müssen.
  • Auf die Halbleiterchips 104 und den zweiten Träger 110 kann ein elektrisch isolierendes Gussmaterial 120 aufgebracht werden, siehe 1F. Das Gussmaterial 120 kann verwendet werden, um die Halbleiterchips 104 mit Ausnahme ihrer Oberflächen, die durch den zweiten Träger 110 überdeckt werden, einzukapseln. Das Gussmaterial 120 kann ein in der derzeitigen Halbleiterkapselungstechnologie verwendetes Epoxid- oder anderes geeignetes Material sein. Es kann auch ein Fotoresist wie etwa SU8 sein, der auf Epoxidharz basiert. Das Gussmaterial 120 kann aus einem beliebigen geeigneten thermoplastischen oder thermisch härtenden Material zusammengesetzt sein. Nach der Aushärtung gibt das Gussmaterial 120 dem Array von Halbleiterchips 104 Stabilität. Es können verschiedene Techniken verwendet werden, um die Halbleiterchips 104 mit dem Gussmaterial 120 zu überdecken, zum Beispiel Formpressen oder Spritzguss.
  • Beispielsweise wird bei einem Formpressprozess das flüssige Gussmaterial 120 in eine offene untere Gusshälfte abgegeben, von der der zweite Träger 110 den Boden bildet. Nach dem Abgeben des flüssigen Gussmaterials 120 wird dann eine obere Gusshälfte nach unten bewegt und verteilt das flüssige Gussmaterial 120, bis ein Hohlraum zwischen dem zweiten Träger 110, der den Boden der unteren Gusshälfte bildet, und der oberen Gusshälfte vollständig gefüllt ist. Dieser Prozess kann durch die Anwendung von Wärme und Druck begleitet werden. Nach der Aushärtung ist das Gussmaterial 120 starr und bildet einen vergossenen Körper 140. Je größer die seitliche Größe des vergossenen Körpers 140 und die Anzahl der eingebetteten Chips 104 ist, desto kosteneffizienter wird er typischerweise sein. Der vergossene Körper 140 kann die Form einer Scheibe oder Platte haben, die eine seitliche Abmessung von mehr als 0,2 oder sogar 0,3 m aufweisen kann. Solche vergossenen Körper 140, auf denen eine Vielzahl von beabstandeten umverteilten Halbleiterchips untergebracht wird, werden in der Technik oft als ”vergossener rekonfigurierter Wafer” bezeichnet.
  • Wie aus 1F zu sehen ist, können die Halbleiterchips 104 durch das Gussmaterial 120 vollständig übergossen, d. h. vollständig überdeckt werden. Beispielsweise kann der vergossene Körper 140 in 1F eine Dicke (in der Höhenrichtung) von etwa einigen wenigen hundert Mikrometern aufweisen, z. B. mehr als 200 μm, 500 μm oder sogar mehr als 1000 μm. Eine kleine Dicke des vergossenen Korpers 140 lässt sich erhalten, indem man gegebenenfalls den vergossenen Körper 140 durch Verwendung von Schleif- oder Läppmaschinen, die mit den für das Schleifen oder Läppen von Halbleiterwafern in der Frontend-Technologie verwendeten Maschinen identisch oder diesen ähnlich sind, auf die gewünschte Abmessung schleift. Der vergossene Körper 140 kann identische Chips 104 enthalten oder verschiedene Arten von Chips 104 einbetten, die später miteinander verbunden werden könnten, siehe z. B. 2B oder 2C, um SiPs (Systems-in-Package) zu bilden.
  • In 1G wird der vergossene Körper 140 (”rekonfigurierte Wafer”) von dem zweiten Träger 110 gelöst. Zu diesem Zweck kann das (nicht gezeigte) Klebeband thermolösende Eigenschaften aufweisen, die die Entfernung des Klebebands während einer Wärmebehandlung erlauben. Die Entfernung des Klebebands von dem vergossenen Körper 140 einschließlich der Halbleiterchips 104 wird bei einer geeigneten Temperatur ausgeführt, die sich nach den thermolösenden Eigenschaften des Klebebands richtet und gewöhnlich höher als 150°C, insbesondere ungefähr 200°C, ist.
  • 2A und 2B zeigen eine beispielhafte Ausführungsform eines Verfahrens zum Anbringen einer elektrischen Verdrahtung an den Chips 104, die in dem vergossenen Körper 140 untergebracht sind. Bei einer Implementierung können die aktiven Oberflächen 108 der Chips 104 die nicht überdeckten unteren Oberflächen sein. Auf dieser Oberfläche können sich Kontaktstellen 107 befinden. Die Kontaktstellen 107 können während des Gussprozesses freigelegt bleiben. Die aktiven Oberflächen 108 der Chips 104 können mit der unteren Oberfläche 141 des vergossenen Körpers 140 bündig liegen. Über der aus den aktiven Oberflächen 108 der Chips 104 und der unteren Oberfläche 141 des vergossenen Körpers 140 zusammengesetzten Ebene kann eine elektrische Umverdrahtungsstruktur 130 gebildet werden, die eine erste dielektrische Schicht 131, eine Metallumverdrahtungsschicht 132 und eine zweite dielektrische Schicht 133 enthält, vgl. 2B. Die zweite obere dielektrische Schicht 133 kann als ein Lötstopp dienen, wenn gegebenenfalls Lotkugeln 134 auf die freigelegten Regionen der Metallumverdrahtungsschicht 132 aufgebracht werden. Die Trennungslinie zwischen der zweiten dielektrischen Schicht 133 und der ersten dielektrischen Schicht 131 ist durch eine gestrichelte Linie dargestellt.
  • Die erste und zweite dielektrische Schicht 131, 133 und die Metallumverdrahtungsschicht 132 können in Dünnfilmtechnologie unter Verwendung fotolithografischer Strukturierungstechniken hergestellt werden. Jeder dieser Strukturierungsprozesse kann an dem gesamten vergossenen Körper 140 (”rekonfigurierten Wafer”) ausgeführt werden, d. h. durch Freilegen des gesamten rekonfigurierten Wafers 140 durch einen globalen Maskenprozess, statt die einzelnen Chips 104 individuell durch einen Maskenprozess auf sequenzielle Weise, d. h. der Reihe nach freizulegen. Die Orte der Chips 104 in dem vergossenen Körper 140 sollten deshalb so genau wie möglich den beabsichtigten Orten entsprechen, die für den Entwurf der Maske oder Masken für die Dünnfilm-Strukturierungsprozesse verwendet werden. Die Abweichung zwischen den tatsächlichen Chiporten und den erwarteten (d. h. maskenimplementierten) Chiporten sollte weniger als etwa einige wenige Mikrometer betragen, um eine ordnungsgemäße Ausrichtung zwischen den Chips 104 und der elektrischen Umverdrahtungsstruktur 130 zu garantieren. Wie oben erläutert, lässt sich ein solcher Genauigkeitsgrad leicht durch die auf dem ersten Träger 101 ausgeführte und auf den zweiten Träger 110 übertragene Chipausrichtung erreichen.
  • Der vergossene Körper 140 kann wie durch die vertikalen gestrichelten Linien in 2B angegeben in einzelne oder Mehrfach-Chipbauelemente zerschnitten werden. Es können Kapselungen des Fan-out-Typs erzeugt werden. Kapselungen des Fan-out-Typs sind Kapselungen, die einen Chip 104 einbetten, wobei mindestens bestimmte der Kapselungsanschlüsse (z. B. Lothügel 132) und/oder leitfähigen Leitungen der Umverdrahtungsschicht 132, die den Chip 104 mit den Kapselungsanschlüssen verbinden, seitlich außerhalb des Umrisses des Chips 104 angeordnet sind oder zumindest den Umriss des Chips 104 schneiden. Bei Kapselungen des Fan-out-Typs wird somit typischerweise (zusätzlich) ein bezüglich Peripherie äußerer Teil der Kapselung des Chips 104 zum elektrischen Bonden der Kapselung an externe Anwendungen wie z. B. Anwendungs-Boards usw. verwendet. Dieser äußere Teil der Kapselung, der den Chip 104 umschließt, vergrößert effektiv den Kontaktbereich der Kapselung in Bezug auf die Grundfläche des Chips 104 und führt somit zu gelockerten Einschränkungen hinsichtlich Kapselungskontaktstellengröße und Rasterabstand mit Bezug auf spätere Verarbeitung, z. B. Aufbau der zweiten Ebene.
  • 2C zeigt eine beispielhafte Ausführungsform eines Verfahrens zum Anbringen einer elektrischen Verdrahtung an einem Array von Halbleiterbauelementen. Wie in 2A und 2B bereits dargestellt wurde, kann eine elektrische Umverdrahtungsstruktur 130 auf dem vergossenen Körper 140 erzeugt werden, die eine erste dielektrische Schicht 131, eine Metallumverdrahtungsschicht 132 und eine zweite dielektrische Schicht 133 enthält. Bei dieser Implementierung können die aktiven Oberflächen 108 der Chips 104 die Oberflächen der Chips 104 sein, die durch Gussmaterial 120 überdeckt werden. In diesem Fall muss elektrische Konnektivität von den aktiven Oberflächen 108 der Chips 104 zu der Metallumverdrahtungsschicht 132 bereitgestellt werden. Gemäß einer Implementierung, die in 2C veranschaulicht ist, kann diese Konnektivität durch (leitfähige) Durchkontaktierungen 109, die die Chips 104 durchdringen, implementiert werden. Siliziumchips 104 mit solchen Durchkontaktierungen werden in der Technik als TSV-Chips (Through-Si-Via) bezeichnet. Die Durchkontaktierungen 109 können während der Waferverabeitung hergestellt werden. Gemäß einer anderen Implementierung (nicht gezeigt) kann die Konnektivität zwischen den aktiven Oberflächen 108 der Chips 104 und der Metallumverdrahtungsschicht 132 durch leitfähige Elemente implementiert werden, die durch den vergossenen Körper 140 verlaufen. Diese Elemente können seitlich jedes Chips 104 angeordnet sein und können durch Bohrungen in dem vergossenen Körper 140 realisiert werden, die mit einem leitfähigen Material, z. B. einem Metall, gefüllt werden. Nach dem Aufbringen der Umverdrahtungsstruktur 130 kann der vergossene Körper 140 entlang der gestrichelten vertikalen Linien zu diskreten Halbleiterbauelementen, die einen oder mehrere Chips 104 aufweisen, zerteilt werden.
  • Anders ausgedrückt, zeigen 1 und 2 verschiedene Ausführungsformen zum Erzeugen von Kapselungen des Fan-out-Typs durch Anwendung der Technologie eingebetteter Bauelemente auf der Basis eines vergossenen rekonfigurierten Wafers. Diese Technologie der Kapselung eingebetteter Bauelemente auf Waferebene (eWLP = ”embedded device Wafer Level Packaging”) wurde aus Standardkapselungstechnologie auf Waferebene (WLP = ”Wafer Level Packaging”) entwickelt. Standard-WLP-Technologie ist so definiert, dass praktisch alle Technologieschritte auf Waferebene ausgeführt werden. Folglich sind Standard-WLP immer Fan-in-Lösungen. Im Gegensatz zur WLP-Technologie wird bei der eWLP-Technologie der Frontendverarbeitete und geprüfte Wafer zuerst zerteilt, um die einzelnen Chips 104 zu erhalten. Die Chips 104 werden dann auf beabstandete arrayartige Weise in das Gussmaterial 120 eingebettet, um den rekonfigurierten Wafer (vergossenen Körper 140) zu bilden, wobei die Ausrichtung der Chips 104 durch die Verwendung eines (ersten) Hilfsträgers 101 wie oben beschrieben erreicht wird. Dieser rekonfigurierte Wafer (vergossene Körper 140) wird dann gemäß WLP-Backendtechnologie verarbeitet, z. B. durch Aufbringen der elektrischen Umverdrahtungsstruktur 130 und/oder externer Anschlüsse wie z. B. Lothügel 134.
  • 4A bis 4E zeigen eine Ausführungsform eines Verfahrens zum Herstellen eines Arrays von Halbleiterbauelementen 200. 4A zeigt eine Schnittansicht eines Trägers 201 mit mehreren Chipausrichtungsregionen 202, die sich auf einer Vorderseite 205 des Trägers 201 befinden. Der Träger 201 kann aus denselben Materialien, wie bereits in Bezug auf den ersten Träger 101 und/oder den zweiten Träger 110 beschrieben, bestehen. Ferner können die Chipausrichtungsregionen 202 so implementiert und ausgelegt werden, dass die mit den oben beschriebenen Chipausrichtungsregionen 102 identisch sind. Insbesondere können diese Chipausrichtungsregionen 202 als Selbstausrichtungsstrukturen implementiert werden, die eine dazwischen tretende Flüssigkeit verwenden, die auf einer Oberfläche angeordnet wird, die benetzbarer als die Oberfläche außerhalb der Chipausrichtungsregionen 202 ist. Zusätzlich oder als Alternative können die Chipausrichtungsregionen 202 wie oben beschrieben durch Trockenausrichtungstechniken implementiert werden. Zum Beispiel lässt sich Trockenausrichtung durch Bereitstellung eines Luftkissens zwischen den Chips 104 und den Chipausrichtungsregionen 202 erreichen, wie später ausführlicher erläutert werden wird. Auf jeden Fall definiert der Träger 201 ein Array ausgerichteter Positionen, gemäß denen die Chips 104 zu justieren sind.
  • Gemäß 4B werden die Chips 104 auf der Vorderseite 205 des Trägers 201 platziert. Die Platzierung der Chips 104 kann auf dieselbe Weise, wie in Verbindung mit 1B beschrieben, erreicht werden, z. B. in einem sequenziellen oder in einem parallelen Prozess.
  • Die Chipplatzierung kann in nach oben oder nach unten zeigender Orientierung durchgeführt werden. Somit können alle Arten von Chips 104 und beide Orientierungen dieser verwendet werden. Wieder wird der Kürze halber auf die obige Beschreibung verwiesen.
  • 4C zeigt die in 4B gezeigte Anordnung nach der Chipausrichtung. Die Chips 104 sind auf die Chipausrichtungsregionen 202 ausgerichtet. Alle Beschreibungs- und Abmessungsgrößen bezüglich Chipausrichtung in zuvor beschriebenen Ausführungsformen gelten für die in 4A bis 4E gezeigte Ausführungsform.
  • Nach der Ausrichtung können die Chips 104, die auf dem Träger 201 platziert werden, vollständig übergossen werden, um einen vergossenen Körper 140 zu bilden. Alle Maßnahmen zum Übergießen von Chips 104, die in Verbindung mit vorherigen Ausführungsformen beschrieben wurden, sind anwendbar. Nach dem Aushärten des Gussmaterials 120 erhält man den vergossenen Körper 140 (”rekonfigurierten Wafer”). Alle Schritte in Bezug auf diesen Prozess können wie bereits beschrieben erzielt werden.
  • Somit ist anzumerken, dass der Träger 201 die Funktionalitäten des ersten Trägers 101 und des zweiten Trägers 110 kombiniert. Einerseits stellt der Träger 201 ein Ausrichtungswerkzeug bereit und andererseits stellt der Träger 201 eine Halterung oder Plattform zum Übergießen der Chips 104 zur Bildung des vergossenen Körpers 140 bereit.
  • Die Chips 104 müssen während des Übergießens an ihrer Stelle bleiben. Dies lässt sich durch Verwendung eines Ausrichtungsverfahrens erzielen, das gleichzeitig ein enges Bonden der Chips 104 auf dem Träger 201 gewährleistet. Wenn zum Beispiel eine wässrige Flüssigkeit für fluidische Ausrichtung verwendet wird, kann die Bondstärke durch Zusatz einer HF-Lösung zu der Flüssigkeit verstärkt werden. Gemäß einer anderen Möglichkeit können Harzlösungen, die einen Klebeharz und/oder organische Lösungsmittel umfassen, für hohe Klebestärken nach der Ausrichtung vorgesehen werden. Das Bonden an den Träger 201 kann somit einfach durch Verdampfung oder Aushärtung der für fluidische Ausrichtung verwendeten Flüssigkeit erreicht werden. Es gibt jedoch auch andere Möglichkeiten zum Fixieren der Chips 104 an ihrer Position nach der Ausrichtung. Zum Beispiel ist es nach der Ausrichtung möglich, die Chips 104 durch Abscheidung einer Schicht, die die Oberfläche 205 des Trägers 201 und die Chips 104 überdeckt, um die Chips auf dem Träger 201 an ihrer Stelle zu halten, an den Träger 201 zu bonden. Die Schicht kann z. B. aus einem dielektrischen Material bestehen, das durch einen CVD-Prozess (”Chemical Vapor Deposition” = chemische Aufdampfung) oder einen PVD-Prozess (”Physical Vapor Deposition” = physikalische Aufdampfung) abgeschieden wird.
  • 4E entspricht 1G und zeigt den vergossenen Körper 140 bei Ablösung von dem Träger 201. Nach dem Vergießen wird der vergossene Körper 140 von dem Träger 201 getrennt. Die Trennung kann durch Anwendung von externer Energie wie etwa seitlichem Druck, Vibrationsenergie, Schallenergie, Wärme oder einer Kombination dieser Energieformen erreicht werden. Wenn zum Beispiel ein Klebeharz oder eine dielektrische Schicht zum Bonden der Chips 104 an den Träger 201 verwendet wurden, kann die Anwendung von Wärme die Bondkraft wesentlich schwächen, um eine leichte Ablösung des Trägers 201 von dem vergossenen Körper 140 zu erlauben.
  • Der in 4E gezeigte vergossene Körper 140 ist dem in 1G gezeigten vergossenen Körper 140 ähnlich und kann identische Chips oder SiPs enthalten. Dementsprechend können alle weiteren Verarbeitungsschritte folgen, wie ausführlich in Bezug auf die 2A bis 2C erläutert. Um Wiederholungen zu vermeiden, wird auf die entsprechende vorliegende Beschreibung verwiesen.
  • Die 5A bis 5C zeigen eine Ausführungsform eines Verfahrens zum Halten und Ausrichten mehrerer Chips 104. Ferner wird ein Träger 301 zum Halten und Ausrichten von Chips 104 veranschaulicht. Der Träger 301 umfasst eine obere Oberfläche 305 und auf dieser Oberfläche 305 angeordnete Chipausrichtungsregionen 302. Die Oberfläche 305 und die Chipausrichtungsregionen 302 können mit der Oberfläche 105 und den Chipausrichtungsregionen 102 wie zuvor beschrieben identisch sein. Ferner kann der Träger 301 mit dem Träger 101 wie oben beschrieben identisch sein. Insbesondere kann der Träger 301 aus denselben Materialien, wie in Bezug auf den ersten Träger 101 erwähnt, bestehen.
  • Der Träger 301 ist mit einer Unterdruck- oder Vakuumhalteeinrichtung ausgestattet. Zu diesem Zweck umfasst der Träger 301 Räume oder Leer- oder Hohlräume 306, die sich in die Chipausrichtungsregionen 302 öffnen und durch geeignete Geräte unter Druck gesetzt oder gelüftet werden können. Zum Beispiel können die Räume bzw. Leervolumina 306 als Durchgangslöcher, die sich von der Oberfläche 305 zu der gegenüberliegenden Oberfläche 307 des Trägers 301 erstrecken, entworfen sein. Beispielsweise kann eine (nicht gezeigte) Druckkammer an die Oberfläche 307 des Trägers 301 angebracht und mit den Räumen (z. B. Durchgangslöchern) 306 verbunden werden.
  • Durch Verringern des Drucks in der (nicht gezeigten) Druckkammer auf der Rückseite des Trägers 301 wird der Druck in den Räumen 306 herabgesetzt und somit kann ein Chip 104, der die Öffnung 306a des Raums 306 an der Oberfläche 305 überdeckt, an den Träger 301 angesaugt werden. Es ist anzumerken, dass ein oder eine Vielzahl von Räumen oder Durchgangslöchern 306 pro Chipausrichtungsregion 302 bereitgestellt werden können. Ferner kann gemäß einer Implementierung der gesamte Träger 301 aus einem porösen Material, z. B. einem Keramikmaterial, bestehen, so dass ein an die Rückseite (Oberfläche 307) des Trägers 301 angelegter Druck auf der vorderen Oberfläche 305 des Trägers 301 und insbesondere in den Chipausrichtungsregionen 302 dieser wirksam verfügbar ist.
  • Die Chipplatzierung und Chipausrichtung in 5B und 5C werden auf dieselbe Weise wie zuvor beschrieben ausgeführt. Gegebenenfalls kann die Chipausrichtung durch Anwenden eines Drucks auf die Räume 306 gefördert oder ermöglicht werden. Der Druck kann als ein Luftkissen für die Ausrichtung dienen oder kann verhindern, dass für die Ausrichtung verwendete Flüssigkeit in den Räumen 306 verschwindet. Nach der Chipausrichtung (5C) werden die Chips 104 durch Verringern des Drucks in den Räumen 306 gemäß den Pfeilen an den Träger 301 angesaugt. Mit Unterdruck in den Räumen 306 werden die Chips 104 sicher an ihren ausgerichteten Positionen auf dem Träger 301 gehalten. Der Träger 301 kann dann manipuliert werden, z. B. an einen anderen Ort gebracht oder umgedreht werden. Wenn der Träger 301 zu seinem Zielort gebracht wurde, können die Räume 306 gelüftet werden (siehe Pfeile), so dass die Chips 104 von dem Träger 301 gelöst werden. Wie bereits in Verbindung mit 1D und 1E beschrieben wurde, können die Chips 104 dann in einer ausgerichteten Beziehung auf einer beliebigen Art von Träger 110, z. B. einem Wafer, einer Metall- oder Metalllegierungsplatte, einer Keramikplatte oder einem Laminat, platziert werden. Umgekehrt ist anzumerken, dass diese Technik (Ausrichtung und Vakuumanwendung) in den in 1C bis 1E gezeigten Verfahrensschritten verwendet werden kann. Anders ausgedrückt, kann der erste Träger 101, der dafür ausgelegt sein kann, die Chips 104 auszurichten und sicher auf den zweiten Träger 110 zu bringen, mit einer Vakuum- oder Unterdruckeinrichtung, wie in Verbindung mit 5A bis 5C beschrieben, implementiert werden.
  • 5D ist eine Draufsicht einer beispielhaften Implementierung einer Chipausrichtungsregion 302, die mit einer Unterdruckeinrichtung verbunden ist. Die Öffnung 306a des Leerraums 306 öffnet sich an der Oberfläche 305 in der Chipausrichtungsregion 302, z. B. in deren Mitte, und kann mit flachen Gräben 306b verbunden werden, die sich z. B. zu den Ecken der Chipausrichtungsregion 302 erstrecken, oder kann in einem anderen Muster über die Chipausrichtungsregion 302 verteilt werden. Die flachen Gräben 306b können eine Tiefe von nur etwa 10 bis 30 μm aufweisen, um zu vermeiden, dass sich große Mengen Flüssigkeit darin sammeln. Andererseits sollten sich die Gräben 306b entlang wesentlicher Teile der Abmessungen der Chipausrichtungsregion 302 erstrecken, um effektiv zu sein.
  • 6 zeigt eine Ausführungsform eines Halbleiterbauelements 300, das aus einem Array vertikal gestapelter Chips 104 besteht. Die vertikal gestapelten Chips 104 werden auf einem Träger 310 eingerichtet, der als Montageplattform dient. Der Träger 310 kann aus einem Halbleiterwafer oder einem beliebigen anderen Substrat bestehen, wie z. B. einem Systemträger, einer PCB (”Printed Circuit Board” = Leiterplatte), einem SBU-Laminatsubstrat (”Sequential Build-Up” = Sequentieller Aufbau), einem Keramiksubstrat, einer Formmasse, z. B. MID (”Molded Interconnect Device” = Gegossene Verbindungseinrichtung) usw. Die Chips 104 können aus verschiedenen Materialien, verschiedenen Größen und verschiedenen Funktionalitäten bestehen. Zum Beispiel kann, wie in der obigen Beschreibung erwähnt, jeder der Chips 104 einer der folgenden Gruppe angehören: ein MEMS-Chip (”Micro-Electro-Mechanical Systems” = Mikro Elektro-Mechanische Systeme = MEMS), ein Sensorchip, ein HF-Chip, ein Leistungschip, ein Logikchip, ein Mikroprozessor- oder Speicherchip, wie z. B. ein Flash-Speicherchip, ein SRAM-Speicherchip oder ein DRAM-Speicherchip. Das Array gestapelter Chips 104 kann ausschließlich KGDs (”Known Good Dies” = bekannte brauchbare Chipplättchen) enthalten. Die aktive Oberfläche der Chips 104 kann sich entweder auf der unteren Seite oder auf der Oberseite befinden. Die Chips 104 können durch TSV-Technologie (”Through-Silicon-Via” = TSV = Silizium Durchkontaktierung) entworfen werden, um elektrisch jeden Chip 104 zu den benachbarten unteren und oberen Chips 104 zu kontaktieren. Einige der Chips 104 können auch eine Vertikalstruktur mit auf beiden Seiten des Chips 104 vorgesehenen Elektroden aufweisen.
  • 6 zeigt die Anbringung oberer Chips 104, die durch den Träger 301 (siehe 5C) gehalten werden, an einem bereits hergestellten Array gestapelter Chips 104. Zu diesem Zweck wird der die ausgerichteten Chips 104 (z. B. durch Vakuumtechnologie) haltende Träger 301 präzise auf den Träger 310 ausgerichtet und auf das bereits hergestellte Array gestapelter Chips 104, das darauf montiert ist, herabgebracht. Die Genauigkeit der Ausrichtung zwischen den gestapelten Chips 104 kann beträchtlich hoch sein (z. B. weniger als etwa 3 μm), um zu garantieren, dass die (nicht gezeigten) Kontaktstellen angrenzender Chips 104 bezüglich Position übereinstimmen. Andernfalls könnte das Halbleiterbauelement 300 nicht zuverlässig verdrahtet werden. Deshalb wird eine hochgenaue Selbstausrichtung auf dem Träger 301 und eine hochgenaue Ausrichtung zwischen dem Träger 301 und dem Träger 310 verwendet.
  • Nach dem Bonden der obersten Chips 104 mit dem bereits hergestellten Array gestapelter Chips 104 wird der Träger 301 von dem Array von Chips 104 abgelöst. Zu diesem Zweck werden die die Chips 104 an den Träger 301 ansaugenden Räume 306 gelüftet. Der Träger 301 kann dann verwendet werden, um eine neue Schicht von Chips 104 auf das bereits hergestellte Array gestapelter Chips 104 auszurichten und zu transferieren. Wieder könnten als KGD geprüfte Chips aus verschiedenen Wafern auf dem Träger 301 angeordnet werden, um die nächste Bauschicht des Bauelements 300 zu bilden.
  • Wenn die letzte Bauschicht von Chips 104 an dem Bauelement 300 angebracht worden ist, kann das Bauelement 300 danach in eine Formmasse eingekapselt und durch ein geeignetes Zerteilungsverfahren wie etwa mechanisches Zerteilen (”mechanical dicing”) oder Laserzerteilen (”laser dicing”) zu einzelnen Bauelementen (d. h. Spalten gestapelter Chips 104) zertrennt werden.
  • Es ist anzumerken, dass die gestapelten Chips 104 einer Spalte (oder gegebenenfalls aller Spalten) dieselben seitlichen Größen aufweisen können. Ferner kann der Abstand zwischen angrenzenden Spalten von Chips 104 in 6 die Abmessung der Breite einer Zerteilungsstraße aufweisen. Das heißt, der Träger 310 kann ein Wafer sein, der vorverarbeitete integrierte Schaltungen enthält, die in einer herkömmlichen beabstandeten Beziehung verteilt sind, um so Platz zum Zerteilen zwischen den integrierten Schaltungen zu lassen, und die Chips 104 werden auf diesen in dem unteren Wafer 310 bereitgestellten integrierten Schaltungen gestapelt. Somit kann der Abstand zwischen angrenzenden Spalten von Chips 104 in 6 z. B. sogar nur 50 bis 100 μm betragen. Dann wird Spaltentrennung durch Zerteilen des unteren Wafers 310 wie oben angegeben erreicht. Auf diese Weise könnten z. B. DRAM-Chipspalten oder eine Anzahl verschiedener integrierter Schaltungen enthaltender Chipspalten auf Waferebene erzeugt werden.
  • Bei allen Ausführungsformen in der obigen Beschreibung könnte das Beladen des Trägers 101, 201, 301, der für die Chipausrichtung verwendet wird, auf eine sequenzielle Weise (z. B. durch Aufnehmen von KGD-Chips von einem oder vielen Wafern und Platzieren dieser auf den Trägern 101, 201, 301) oder in einem parallelen Platzierungsprozess erreicht werden.
  • 7A bis 7F zeigen eine Ausführungsform eines parallelen Platzierungsprozesses für einen Chipausrichtungsträger 401. Der Chipausrichtungsträger 401 kann einer der Träger 101, 201, 301 oder eine beliebige andere Art von Ausrichtungsträger sein, der Chipausrichtungsregionen 402 aufweist, die den oben beschriebenen Chipausrichtungsregionen 102, 202, 302 entsprechen.
  • Als erstes wird ein Halbleiterwafer 410 bereitgestellt, siehe 7A. Der Halbleiterwafer 410 kann durch Frontend-Verarbeitung hergestellt werden und kann eine beliebige Art von integrierten Bauelementen wie zuvor erwähnt enthalten.
  • Der Halbleiterwafer 410 wird dann an einen expandierbaren Träger 420 (7B) angebracht. Der expandierbare Träger 420 kann ein expandierbares Band, eine expandierbare Folie oder ein expandierbares Blatt aus einem beliebigen geeigneten Material wie z. B. einem elastischen Polymermaterial, einem Gummimaterial usw. sein.
  • Gemäß 7C wird der Halbleiterwafer 410 dann zu getrennten Chips 104 zerteilt. Die Zerteilung kann durch ein herkömmliches Zerteilungsverfahren, z. B. durch Zersägen oder durch Laserzerteilung erreicht werden. Beispielsweise kann ein verdeckter Zerteilungsprozess (”Stealth dicing process”) verwendet werden, bei dem ein Laserstrahl verwendet wird, um eine geschwächte Zone entlang der Schneidelinien in dem Halbleiterwafer 410 zu erzeugen. Im Gegensatz zu anderen Zerteilungsverfahren, bei denen die Chips 104 bereits während des Zerteilens physisch zertrennt werden, bleibt der Halbleiterwafer 410 während der verdeckten Zerteilung weiterhin integral, d. h. als Ganzes erhalten.
  • 7D zeigt die Chiptrennung durch Expansion des Trägers 420. Während der Trägerexpansion wird der Raum zwischen den Chips 104 vergrößert. Wenn der Halbleiterwafer 410 nach der Zerteilung immer noch ganzheitlich ist (wie z. B. bei der verdeckten Zerteilung), dient die Expansion des Trägers 420 zusätzlich zum Trennen des Halbleiterwafers 410 in einzelne Chips 104. Die Expansion des Trägers 420 ist in 7D durch Pfeile angegeben.
  • Nach der Expansion des Trägers 420 sind die Chips 104 über die Oberfläche des expandierten Trägers 420 verteilt. Die Verteilung ist möglicherweise nicht ideal regelmäßig, so dass der Abstand zwischen angrenzenden Chips 104 variieren kann, siehe 7D.
  • Bei einigen Ausführungsformen sollten die mittleren Abstände zwischen den expandierten Chips 104 auf dem expandierten Träger oder der expandierten Folie 420 größer als die Abstände sein, die typischerweise durch Expansion herkömmlicher Waferanbringungsbänder verfügbar sind. Um die Expansionsfähigkeit des Trägers 420 zu vergrößern, werden verschiedene Ansätze vorgeschlagen. Eine erste Möglichkeit ist die Verwendung eines Trägermaterials wie z. B. eines thermoplastischen Materials, das expandierbarer als gewöhnlich für expandierbare Träger verwendete Materialien (d. h. Chipanbringungsbänder) ist. Zweitens kann ein Träger 420 verwendet werden, der eine hohe Dicke von mehr als 300 oder 500 μm aufweist. Je dicker der expandierbare Träger 420 ist, desto höher ist die Expansionsfähigkeit des Trägers 420. Drittens kann ein mehrschichtiger expandierbarer Träger 420, wie in 9A gezeigt, verwendet werden. Der expandierbare Träger 420 kann eine obere Klebeschicht 421, eine untere Expansionsschicht 423 und eine Zwischenschicht 422 umfassen. Beispielsweise kann die obere Klebeschicht 421 aus einem Acrylmaterial bestehen, und die Zwischenschicht 422 kann aus einem herkömmlicherweise für Anbringungsbänder verwendeten Material, wie etwa PVC, PET oder PO, bestehen. Die untere Expansionsschicht 423 kann aus einem thermoplastischen Material und/oder einem auf Silikon basierenden Material mit einer höheren Elastizität und/oder Expansionsfähigkeit als die Zwischenschicht 422 bestehen. Während der Waferzerteilung werden die obere Klebeschicht 421 und die Zwischenschicht 422 entlang der Zerteilungsstraße 430 getrennt. Die hochelastische und/oder expandierbare untere Schicht 423 wird jedoch erhalten. Bei der Expansion des Trägers 420 wirkt die hochelastische und/oder expandierbare untere Schicht 423 dahingehend, um die Chips 104 weit auseinander zu beabstanden, d. h., einen weiten Abstand zwischen den Chips 104 zu schaffen. Die Dicke der Schichten 421, 422, 423 kann jeweils im Bereich zwischen 10 bis 100 μm liegen. Eine weitere Moglichkeit zum Verbessern der Trennbarkeit der Chips 104 ist die Verwendung einer mehrstufigen UV-Belichtungstechnik zum Lösen der Chips 104 von dem expandierbaren Träger 420. 9B ist eine Draufsicht des Umrisses eines Chips 104 auf dem expandierbaren Träger 420 nach dem Zerteilen und vor der Expansion, vgl. 7C. In einem ersten Schritt wird die Rückseite des expandierbaren Trägers 420 außerhalb der mittleren Region 440 durch UV-Licht belichtet, was dazu führt, dass der Kleber auf der Vorderseite des expandierbaren Trägers 420 in dem freigelegten Bereich außerhalb der mittleren Region 440 deaktiviert oder unwirksam wird. Somit bleiben die Chips 104 nur in der mittleren Region 440 an den expandierbaren Träger 420 angeklebt. Die Rückseite des expandierbaren Trägers 420 kann in einem Muster belichtet werden, um die gleichmäßige Verteilung der Positionen der Chips 104 nach der Expansion zu unterstützen. Dann wird der expandierbare Träger 420 expandiert. Mit Ausnahme der mittleren Regionen 440 kann der expandierbare Träger 420 über den gesamten Bereich expandieren, sogar in dem durch UV-Licht freigelegten Bereich unter den Chips 104. Der expandierbare Bereich des Trägers 420 wird somit durch den ersten UV-Belichtungsschritt vergrößert, was zu verbesserter Chiptrennung führt. Nach der Expansion wird eine zweite UV-Belichtung der gesamten Rückseite des (expandierten) Trägers 420 verwendet, um die Chips 104 von dem Träger 420 zu lösen.
  • Es ist anzumerken, dass zwei oder mehr der obigen Ansätze zum Vergrößern des mittleren Abstands zwischen angrenzenden Chips 104 nach der Expansion gegebenenfalls kombiniert werden können. Im Allgemeinen kann eine Ausdehnung von 1000% oder mehr erzielt werden.
  • Mit Bezug auf 7E werden die Chips 104 auf dem expandierten Träger 420 dann zusammen auf einem Ausrichtungsträger 401 platziert, der wie oben erläutert Chipausrichtungsregionen 402 aufweist. Die Orte der Chipausrichtungsregionen 402 auf der Oberfläche 405 des Ausrichtungsträgers 401 sind dafür ausgelegt, mit den erwarteten Positionen der Chips 104 auf dem expandierten Träger 410 übereinzustimmen. Gemäß einer Implementierung können die erwarteten Positionen der Chips 104 auf dem expandierten Träger 420 in einem regelmäßigen Array verteilt werden, d. h. in einem Array mit gleichen Abständen zwischen jeder erwarteten Chipposition. In diesem Fall werden die Chipausrichtungsregionen 402 auf dem Träger 401 auch in einem regelmäßigen Array mit demselben Abstand zwischen angrenzenden Chipausrichtungsregionen 402 ausgelegt. Gemäß einer weiteren Implementierung kann die Expansion des Trägers 420 nicht konform sein, was dazu führt, dass die erwarteten Abstände zwischen angrenzenden Chips 104 auf dem expandierten Träger 420 eine Funktion der Anfangsposition des Chips 104 in dem Wafer 410 (d. h. auf dem Träger 410) vor der Expansion (7C) sind. Beispielsweise können benachbarte Chips 104 in der Nähe des Rands des Halbleiterwafers 410 um einen größeren Abstand als Chips 104 in der Umgebung der Mitte des Halbleiterwafers 410 beabstandet sein. In diesem Fall werden die Chipausrichtungsregionen 402 auf dem Ausrichtungsträger 401 so ausgelegt, dass sie mit den erwarteten Chippositionen nach der Trägerexpansion auf der Basis der Expansionseigenschaften des expandierbaren Trägers 420 übereinstimmen. Anders ausgedrückt, können systematische Schwankungen der Abstände zwischen angrenzenden Chips 104 nach der Expansion beim Entwurf des Ausrichtungsträgers 401 berücksichtigt werden. Die Expansion des Trägers 420 wird jedoch gewöhnlich zu zusätzlichen Positionierungstoleranzen der Chips 104 führen, die vor der Expansion des Trägers 420 unbekannt sind und beim Entwurf des Musters der Chipausrichtungsregionen 402 auf dem Träger 401 nicht berücksichtigt werden können.
  • Wie in 7E gezeigt, werden die Chips 104 auf dem expandierten Träger 420 dann auf den Ausrichtungsträger 401 übertragen und auf seiner Oberfläche 405 platziert. Zu diesem Zweck wird entweder der expandierte Träger 420 mit den Chips 104 umgedreht und auf den Ausrichtungsträger 401 heruntergebracht oder der Ausrichtungsträger 401 wird umgedreht und auf den die Chips 104 tragenden expandierten Träger 420 heruntergebracht. Die Übertragung der Chips 104 von dem expandierten Träger 420 zu dem Ausrichtungsträger 401 kann durch den gesamten Wafer (d. h. alle Chips 104 auf einem Wafer 410 werden übertragen) oder durch geeignete Teile des Halbleiterwafers 410 erfolgen. Es werden jedoch mindestens zwei Chips 104 parallel (zusammen) auf dem Ausrichtungsträger 401 platziert. Wie in 7E gezeigt, sollte die anfängliche (wenig genaue) Ausrichtung zwischen den Chips 104 auf dem expandierten Träger 420 und den Chipausrichtungsregionen 402 auf dem Chipausrichtungsträger 401 mindestens so gut sein, dass eine Überlappung zwischen der Grundfläche jedes Chips 104 und der entsprechenden Chipausrichtungsregion 402 gewährleistet wird.
  • Der expandierte Träger 420 wird dann durch einen beliebigen geeigneten Prozess abgelöst, z. B. unter Anwendung externer Energie wie etwa Wärme oder UV-Licht, um die Bondstärke zwischen den Chips 104 und dem expandierten Träger 420 zu schwächen oder zu neutralisieren. Der expandierte Träger 420 kann dann entfernt werden, und die mehreren Chips 104 werden mittels der Chipausrichtungsregionen 402 gemäß einem beliebigen der oben beschriebenen Prozesse ausgerichtet. Nach der Ausrichtung kann der Ausrichtungsträger 401 in einer beliebigen der oben beschriebenen Ausführungsformen verwendet werden, z. B. als Transferträger ähnlich wie die Träger 101, 301 oder als Chipträger, der zum Übergießen der Chips 104 in der eWLB-Technologie (”embedded Wafer Level Ball Grid Array”), wie zum Beispiel durch den Träger 201 repräsentiert, verwendet wird.
  • Es ist anzumerken, dass in allen Ausführungsformen anfängliche Platzierungstoleranzen, die etwa nahezu die Größe der seitlichen Chipabmessung (d. h. mehr als 100 μm) betragen könnten, durch den hier beschriebenen Ausrichtungsprozess auf Positionstoleranzen von weniger als 1 μm verringert werden können. In einigen Fällen, wie z. B. bei eWLB-Anwendungen, können jedoch Positionstoleranzen von mehr als 3, 5 oder sogar 10 μm akzeptabel sein, so dass die Anforderungen an die Positionsgenauigkeit signifikant geringer als bei dem in 6 gezeigten gestapelten Chipbauelement 300 sein können.
  • 8 zeigt eine Schnittansicht des Trägers 401, der mit einer Chipausrichtungsregion 402 ausgestattet ist. Der Träger 401 kann durch eine dielektrische Schicht 401a überdeckt werden, die z. B. aus einem Polymermaterial wie etwa Polyimid hergestellt wird. Die Chipausrichtungsregionen 402 können aus einer dünnen SiO2-Schicht mit z. B. rechteckiger Form bestehen. Die dünne SiO2-Schicht kann durch plasmaverstärkte chemische Aufdampfung (PECVD) erzeugt werden. Die Chipausrichtungsregion 402 ist stark benetzbar oder hydrophil. Die Chipausrichtungsregion 402 wird von weniger benetzbaren oder hydrophoben Bereichen 403 umgeben, die aus einem Polymermaterial bestehen können. Die Chipausrichtungsregion 402 und die umgebenden Bereiche 403 können auf der dielektrischen Schicht 401a fotolithografisch strukturiert werden, und somit lassen sich ihre Abmessungen genau definieren.

Claims (24)

  1. Verfahren zum Herstellen eines Arrays von Halbleiterbauelementen (100), mit den folgenden Schritten: Bereitstellen eines ersten Trägers (101), der mehrere Chipausrichtungsregionen (102) aufweist; Platzieren mehrerer Chips (104) über den mehreren Chipausrichtungsregionen (102); Ausrichtenlassen der mehreren Chips (104) auf die mehreren Chipausrichtungsregionen (102); Platzieren der ausgerichteten mehreren Chips (104) auf einem zweiten Träger (110); Ablösen des ersten Trägers (101) von den ausgerichteten mehreren Chips (104); Aufbringen eines Einkapselungsmaterials (120) auf die ausgerichteten mehreren Chips (104), um ein eingekapseltes Array von Halbleiterbauelementen (140) zu bilden; und Ablösen des zweiten Trägers (110) von dem eingekapselten Array von Halbleiterbauelementen (140).
  2. Verfahren nach Anspruch 1, wobei der erste Träger (101) vor dem Aufbringen des Einkapselungsmaterials (120) abgelöst wird.
  3. Verfahren nach Anspruch 1 oder 2, ferner mit dem folgenden Schritt: Erzeugen einer elektrischen Umverdrahtungsschicht (130) über dem eingekapselten Array von Halbleiterbauelementen (140).
  4. Verfahren nach einem der Ansprüche 1 bis 3, ferner mit dem folgenden Schritt: Ablösbares Befestigen der mehreren Chips (104) an dem ersten Träger (101) nach der Ausrichtung.
  5. Verfahren nach einem der Ansprüche 1 bis 4, ferner mit dem folgenden Schritt: Anlegen eines Unterdrucks an die mehreren Chips (104) zum ablösbaren Befestigen derselben an dem ersten Träger (101).
  6. Verfahren nach einem der Ansprüche 1 bis 5, wobei die mehreren Chips (104) über den mehreren Chipausrichtungsregionen (102) des ersten Trägers (101) in einer Orientierung platziert werden, in der aktive Oberflächen (108) der mehreren Chips (104) dem ersten Träger (101) abgewandt sind.
  7. Verfahren nach einem der Ansprüche 1 bis 6, wobei die mehreren Chipausrichtungsregionen (102) Oberflächenregionen des ersten Trägers (101) sind, die benetzbarer als Oberflächenregionen (103) außerhalb der mehreren Chipausrichtungsregionen (102) sind.
  8. Verfahren nach einem der Ansprüche 1 bis 7, ferner mit dem folgenden Schritt: Aufbringen einer Flüssigkeit auf dem ersten Träger (101) vor dem Platzieren der mehreren Chips (104) über den mehreren Chipausrichtungsregionen (102).
  9. Verfahren nach einem der Ansprüche 1 bis 8, wobei die mehreren Chips Durchkontaktierungen (109) umfassen, die sich von aktiven Oberflächen (108) der mehreren Chips (104) zu gegenüberliegenden Oberflächen (130) der mehreren Chips (104) erstrecken.
  10. Verfahren nach einem der Ansprüche 1 bis 9, wobei die mehreren Chips (104) parallel über den mehreren Chipausrichtungsregionen (102) platziert werden.
  11. Verfahren nach einem der Ansprüche 1 bis 10, ferner mit den folgenden Schritten: Bereitstellen eines Halbleiterwafers (410); Anbringen des Halbleiterwafers (410) auf einem expandierbaren Träger (420); Zerteilen des Halbleiterwafers (410) in mehrere Chips (104); Expandieren des expandierbaren Trägers (420), um die mehreren Chips (104) in Abstand zu bringen; und Platzieren der in Abstand gebrachten mehreren Chips (104) parallel über den mehreren Chipausrichtungsregionen (102) des ersten Trägers (101).
  12. Verfahren zum Herstellen eines Arrays von Halbleiterbauelementen (200), mit den folgenden Schritten: Bereitstellen eines Trägers (201), der mehrere Chipausrichtungsregionen (202) aufweist; Platzieren von mehreren Chips (104) über den mehreren Chipausrichtungsregionen (202); Ausrichtenlassen der mehreren Chips (104) auf die mehreren Chipausrichtungsregionen (202); Aufbringen eines Einkapselungsmaterials (120) auf die ausgerichteten mehreren Chips (104), um ein eingekapseltes Array von Halbleiterbauelementen (140) zu bilden; und Ablösen des Trägers (201) von den mehreren Chips (104).
  13. Verfahren nach Anspruch 12, wobei der Träger (201) abgelöst wird, nachdem das Einkapselungsmaterial (120) aufgebracht wurde.
  14. Verfahren nach Anspruch 12 oder 13, wobei der Träger (201) von dem eingekapselten Array von Halbleiterbauelementen (140) abgelöst wird.
  15. Verfahren nach einem der Ansprüche 12 bis 14, ferner mit dem folgenden Schritt: Erzeugen einer elektrischen Umverdrahtungsschicht (130) über dem eingekapselten Array von Halbleiterbauelementen (140).
  16. Verfahren zum Platzieren eines Arrays von Chips (104) auf einem Träger (310), mit den folgenden Schritten: Bereitstellen eines ersten Trägers (301), der mehrere Chipausrichtungsregionen (302) aufweist; Platzieren mehrerer Chips (104) über den mehreren Chipausrichtungsregionen (302); Ausrichtenlassen der mehreren Chips (104) auf die mehreren Chipausrichtungsregionen (302) durch Anwendung eines fluidischen Selbstausrichtungsprozesses oder durch die Anwendung von magnetischen oder elektrostatischen Kräften ohne Verwendung einer Flüssigkeit; Anlegen eines Unterdrucks an die ausgerichteten mehreren Chips (104) zum ablösbaren Befestigen derselben an dem ersten Träger (301); Platzieren der ausgerichteten mehreren Chips (104) auf einem zweiten Träger (310); Lösen des Unterdrucks, um die ausgerichteten mehreren Chips (104) von dem ersten Träger (301) zu lösen; und Ablösen des ersten Trägers (301) von den ausgerichteten mehreren Chips (104).
  17. Verfahren nach Anspruch 16, wobei der zweite Träger (310) ein Array gestapelter integrierter Schaltungen (104) oder eine Metalllegierung oder eine Keramikplatte oder ein Laminat umfasst.
  18. Verfahren zum Herstellen eines ausgerichteten Arrays von Chips, mit den folgenden Schritten: Bereitstellen eines Halbleiterwafers (410); Anbringen des Halbleiterwafers (410) an einem expandierbaren Träger (420); Zerteilen des Halbleiterwafers (410) in mehrere Chips (104); Expandieren des expandierbaren Trägers (420), um die mehreren Chips (104) in Abstand zu bringen; Platzieren der in Abstand gebrachten mehreren Chips (104) parallel über mehrere Chipausrichtungsregionen (402), die sich auf einem zweiten Träger (401) befinden; und Ausrichtenlassen der mehreren Chips (104) auf die mehreren Chipausrichtungsregionen (402).
  19. Verfahren nach Anspruch 18, wobei der expandierbare Träger (420) eine expandierbare Folie ist.
  20. Verfahren nach Anspruch 18 oder 19, wobei der expandierbare Träger (420) aus einer ersten Schicht (421), einer zweiten Schicht (422) und einer dritten Schicht (423) besteht, wobei die erste Schicht (421) eine Klebeschicht ist und die dritte Schicht (423) eine höhere Elastizität als die zweite Schicht (422) aufweist.
  21. Verfahren nach einem der Ansprüche 18 bis 20, ferner mit dem folgenden Schritt: Anlegen eines Unterdrucks an die mehreren Chips (104) zum ablösbaren Befestigen derselben an dem zweiten Träger (401).
  22. Einrichtung (300) zum Halten mehrerer Chips (104), umfassend: einen Träger (301), der eine erste Hauptseite (305) aufweist, wobei die erste Hauptseite (305) mehrere Chipausrichtungsregionen (302) umfasst, die benetzbarer als Regionen der ersten Hauptseite (305) außerhalb der mehreren Chipausrichtungsregionen (302) sind, und Räume (306), in denen Unterdruck erzeugt werden kann, wobei die Räume (306) Öffnungen (306a) in den Chipausrichtungsregionen (302) auf der ersten Hauptseite (305) aufweisen.
  23. Einrichtung nach Anspruch 22, wobei der Träger (301) eine der ersten Hauptseite (305) gegenüberliegende zweite Hauptseite (307) aufweist und wobei die Räume (306) Durchgangslöcher sind, die sich von der zweiten Hauptseite (307) zu der ersten Hauptseite (305) des Trägers (301) erstrecken.
  24. Einrichtung nach Anspruch 22 oder 23, ferner umfassend: eine Unterdruckkammer, die mit den Durchgangslöchern (306) auf der zweiten Hauptseite (307) des Trägers (301) verbunden ist.
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