TW201738951A - 半導體晶粒之分割方法及裝置 - Google Patents

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Abstract

在一項實施例中,藉由以下方式自具有一背部層之一晶圓分割晶粒:將該晶圓放置至一第一載體基板上,其中該背部層毗鄰該載體基板;透過該晶圓形成分割線,以在該等分割線內曝露該背部層;及使用一機械器件來將局域化壓力施加至該晶圓,以在該等分割線中分離該背部層。可透過接近於該背部層之該第一載體基板來施加該局域化壓力,或可透過附接至該晶圓之與該背部層相對之一前側之一第二載體基板來施加該局域化壓力。

Description

半導體晶粒之分割方法及裝置
本發明一般而言係關於電子器件,更特定而言係關於用於形成半導體之方法及裝置。 在過去,半導體工業利用各種方法及設備來自在其上製造晶粒之一半導體晶圓分割個別半導體晶粒。通常,使用稱作劃割或切分之一技術來藉助一金剛石切割輪沿著形成於晶圓上在個別晶粒之間的劃割柵格或分割線部分地或完全地切割穿過晶圓。為允許切分輪之對準及寬度,每一劃割柵格通常具有消耗掉半導體晶圓之一大部分之一大的寬度,通常大約一百五十(150)微米。另外,在半導體晶圓上劃割每一分割線所需之時間可能耗費超過一個小時或更多時間。此時間減小一生產設施之生產量及製造能力。 已探索出已包含熱雷射分離(TLS)、雷射剝蝕切分及電漿切分之其他方法作為劃割之替代方案。與劃割及其他替代程序相比電漿切分係一有前景之程序,此乃因其支援較窄劃割線,已增加生產量,且可以各種各樣及撓性圖案分割晶粒。然而,電漿切分已具有製造實施挑戰。此等挑戰已包含與晶圓背側層(諸如背部金屬層)之不相容性,此乃因蝕刻程序已無法自分割線有效地移除或分離該等背側層。自該等劃割線移除或分離該等背側層對於促進隨後處理(諸如拾放及組裝程序)係必要的。 因此,期望具有一種自分割線內移除或分離背側層之自一半導體晶圓分割晶粒之方法。方法具成本效益且最小化對經分離晶粒之任何損壞或污染將係有益的。
相關申請案之交叉參考 本申請案主張2012年11月7日提出申請之第61/723,548號美國臨時申請案之優先權之權益,該美國臨時申請案當前同在申請中,且完全併入本文中。本申請案亦主張2013年1月9日提出申請之第61/750,520號美國臨時申請案之優先權之權益,該美國臨時申請案當前同在申請中,且完全併入本文中。本申請案進一步主張2013年3月7日提出申請之第61/774,081號美國臨時申請案之優先權之權益,該美國臨時申請案當前同在申請中,且完全併入本文中。 圖1係以圖形方式圖解說明在一稍後製作步驟處之一晶圓10之一縮減平面圖。在一項實施例中,晶圓10可係一半導體基板。晶圓10包含形成於半導體晶圓10上或作為半導體晶粒10之一部分之複數個半導體晶粒,諸如晶粒12、14、16及18。藉由其中將形成或界定分割線(諸如劃割線或分割線13、15、17及19)之空間使晶粒12、14、16及18在晶圓10上彼此間隔開。如此項技術中眾所周知,藉由其中將形成劃割線或分割線(諸如分割線13、15、17及19)之區使晶圓10上之所有半導體晶粒通常在所有側上彼此分離。晶粒12、14、16及18可係包含諸如以下各項之半導體器件之任何種類之電子器件:二極體、電晶體、離散器件、感測器器件、光學器件、積體電路或熟習此項技術者習知之其他器件。在一項實施例中,晶圓10已完成晶圓處理,包含在下文闡述之一背側層之形成。 圖2圖解說明根據一第一實施例之在一晶粒分割方法中之一早期步驟處之晶圓10之一放大剖面圖。在一項實施例中,晶圓10附接至在分割複數個晶粒之後促進支撐該等晶粒之一載體基板、轉移膠帶或載體膠帶30。此等載體膠帶對於熟習此項技術者係眾所周知的。在一項實施例中,載體膠帶30可附接至可包含框架部分或部分401及402之一框架40。如所圖解說明,載體膠帶30可附接至框架部分401之表面4010及框架部分402之表面4020。 在所圖解說明之剖面中,晶圓10可包含諸如一矽基板之一塊狀基板11,該塊狀基板可包含相對主要表面21及22。在其他實施例中,塊狀基板11可包括其他半導體材料,諸如異質接面半導體材料。在一項實施例中,接觸墊24可沿著主要表面21之部分、在該等部分中、在該等部分上或在該等部分上方形成以提供形成於基板11內之結構與下一位準之總成或外部元件之間的電接觸。舉例而言,接觸墊24可經形成以接納可隨後附接至接觸墊24之接合導線或接合夾,或接觸墊24可經形成以接納一焊料球、凸塊或其他類型之附接結構。接觸墊24通常可係一金屬或其他導電材料。通常,一介電材料26 (諸如,一毯式沈積之介電層)可形成於主要表面21上或上覆於主要表面21上以用作晶圓10之一鈍化層。在一項實施例中,介電材料26可係以比基板11之速率慢之一速率蝕刻之一材料。在一項實施例中,當基板11係矽時介電材料26可係一氧化矽、氮化矽或聚醯亞胺。 在一項實施例中,開口可形成於介電材料26 (及可形成於介電材料26下面之其他介電層)中以曝露接觸墊24之下伏表面及其中將形成分割線13、15、17及19的基板11之表面。在一項實施例中,可使用一蝕刻程序針對該等開口使用一經圖案化光阻劑層。如圖2中所圖解說明且根據本實施例,晶圓10進一步包含形成於晶圓10之主要表面22上或上覆於該主要表面上之一材料層28。在一項實施例中,層28可係一導電背部金屬層。在一項實施例中,層28可係一多層金屬系統,諸如鈦/鎳/銀、鈦/鎳/銀/鎢、鉻/鎳/金、銅、銅合金、金或熟習此項技術者習知之其他材料。在另一實施例中,層28可係一晶圓背側塗層(WBC)膜,諸如一晶粒附接塗層或膜。在一項實施例中,層28可經形成而在至少某些毗鄰晶粒之間具有或具備間隙、空間或通道。在又一實施例中,該等間隙與其中將形成分割線13、15、17、19之在晶圓10之相對側上之對應空間實質上對準。在另一實施例中,自至少某些晶粒之邊緣分離層28。 圖3圖解說明在一分割程序期間之一隨後步驟處之晶圓10之一放大剖面圖。在圖3中,圖解說明一電漿或乾式蝕刻分割程序。應理解,可使用其他分割程序。在一項實施例中,可將晶圓10安裝於載體膠帶或膜30上且然後可將其放置於一蝕刻裝置300 (諸如一電漿蝕刻裝置)內。在一項實施例中,可透過開口蝕刻基板11以形成或界定自主要表面21延伸之分割線或開口13、15、17及19。可使用以比介電質及/或金屬之速率高得多之一速率選擇性地蝕刻矽之一化學過程(通常表示為箭頭31)執行蝕刻程序。在一項實施例中,可使用通常稱作波希法之一程序蝕刻晶圓10。在一項實施例中,可在一深度反應離子蝕刻系統中使用波希法蝕刻晶圓10。在一項實施例中,分割線13、15、17及19之寬度可係自大約5微米至大約20微米。此一寬度足以確保形成分割線13、15、17及19之開口可完全地穿過基板11而形成,從而由於蝕刻敏感性而接近於層28或在層28上停止,如圖4中大體圖解說明。在一項實施例中,層28可用作電漿蝕刻分割程序之一停止層。在一項實施例中,可使用波希法在大約5分鐘至大約30分鐘內形成分割線13、15、17及19。 圖5圖解說明在一隨後程序步驟處之晶圓10之一剖面圖。在一項實施例中,可將框架40放置至一固持器件63或支撐結構63上。在一項實施例中,支撐結構63可包含經組態以提供一間隙632、凹陷部632或井632之台座或支座631或允許晶圓10及膠帶30在隨後處理期間擴張而不接觸支撐結構63之另一結構。在一項實施例中,可使用真空或一夾緊結構將框架40可逆地附接至支撐結構63。 在一項實施例中,藉由一機械器件61 (諸如如圖5中所圖解說明之一觸針610或一旋轉輪620)分離層28。在一項實施例中,表面21係自由浮動的(亦即,井632係一氣隙),如圖5中所圖解說明。在另一實施例中,表面21可與諸如聚醯亞胺或任何數目種撓性聚合物之一撓性支撐結構接觸。在一項實施例中,機械器件61經組態以將一縮減區或局域化壓力點623提供至晶圓10上。在一項實施例中,機械器件61可經組態以具有係晶粒12、14、16及18之寬度之大約一半之一半徑。在另一實施例中,機械器件61可經組態以具有大約等於晶粒12、14、16及18之一寬度之一半徑。在一項實施例中,機械器件61之半徑可經選擇為晶粒12、14、16及18之大小之大約兩倍或更大。機械器件61可組態有壓力、速度、對準控制件。此外,機械器件61可組態有一快速切斷連接器件611以允許機械器件61自一主要裝置之簡化移除,此改良程序撓性。機械器件61可由一金屬、橡膠、有機固體材料(舉例而言,一塑膠)、陶瓷、複合材料、其組合或熟習此項技術者習知之其他材料製成。在所圖解說明之實施例中,旋轉輪620可沿著膠帶30經過,其中施加充分壓力以分離層28同時最小化對晶粒12、14、16及18之任何有害效應。在一項實施例中,可使用一個以上機械器件61來分離層28。 圖6圖解說明作為圖5之一替代實施例之在隨後程序步驟處之晶圓10之一剖面圖。在一項實施例中,多個機械器件71可形成於一板結構710上。機械器件71可類似於機械器件61。在一項實施例中,機械器件71可經組態以將局域化壓力點提供至晶圓10上之觸針。在一項實施例中,可抵靠膠帶30放置板結構710,其中施加充分壓力以分離層28。在一項實施例中,板結構710可旋轉,如由箭頭712所圖解說明。在另一實施例中,框架40可在板結構710上方旋轉(如由箭頭714所圖解說明)或在板結構710上方前後地水平移動(如由箭頭716及718所圖解說明)以分離層28。在一隨後步驟中,可使用(舉例而言)如圖7中大體圖解說明之一拾放裝置81自載體膠帶30移除晶粒12、14、16及18作為一進一步組裝程序的一部分。在一項實施例中,可在拾放步驟之前將載體膠帶30曝露至一UV光源以減小膠帶的黏合性。 圖8圖解說明根據一第二實施例之一晶圓100之一部分剖面圖。在一項實施例中,基板100可係類似於半導體晶圓10之一半導體晶圓,且可具有複數個晶粒或半導體晶粒12、14、16及18。藉由其中將形成或界定分割線(諸如劃割線或分割線13、15、17及19)的空間,使晶粒12、14、16及18在基板100上彼此間隔開。晶粒12、14、16及18可係包含諸如以下各項之半導體器件之任何種類的電子器件:二極體、電晶體、離散器件、感測器器件、光學器件、積體電路或熟習此項技術者習知的其他器件。 在一項實施例中,晶圓100已完成晶圓處理,包含一背側層281之形成。在一項實施例中,背側層281係一連續膜。根據本實施例之方法經組態以用於處理在晶圓100之背側上具有較厚層或材料的晶圓。在具有較厚背側材料之某些晶圓中發現,於分離程序期間形成之裂縫可能不期望地擴展或遷移至晶粒的作用區中,此可導致器件失敗。在一項實施例中,層281可係使用(舉例而言)模板、絲網印刷及/或旋塗技術形成之一晶圓背側塗層或WBC。藉由實例之方式,WBC可係具有自大約5微米至大約50微米之一厚度之一晶粒附接黏合材料。在一項實施例中,該WBC可係具有大約20微米之一厚度之一晶粒附接黏合材料。層281可經組態以促進將晶粒12、14、16及18附接至一下一位準之總成,諸如一引線框或一印刷電路板。在另一實施例中,層281可係具有大於大約2微米或3微米之一厚度之一背部金屬層。在一項實施例中,層281可係具有大於大約3微米之一厚度之一鈦/鎳/金/錫(Ti/Ni/Au/Sn)背部金屬結構。如熟習此項技術者瞭解,是否使用本實施例可不僅取決於當前材料之厚度,且亦取決於當前材料之種類。在一項實施例中,層281可經形成而在至少某些毗鄰晶粒之間具有或具備間隙、空間或通道。在又一實施例中,該等間隙與其中將形成分割線13、15、17、19之在晶圓10的相對側上的對應空間實質上對準。在另一實施例中,自至少某些晶粒的邊緣來分離層281。 圖9圖解說明在其中形成分割線或開口13、15、17及19之隨後處理之後之晶圓100之一俯視圖。在一項實施例中,可將晶圓100安裝於載體膠帶30上,其中層281抵靠載體膠帶30。在一項實施例中,將載體膠帶30安裝至框架40。然後可將晶圓100放置至如圖3中所闡述之蝕刻裝置中以形成或界定分割線13、15、17及19。圖10圖解說明在界定分割線13、15、17及19之後之晶圓100之一剖面圖。在一項實施例中,分割線13、15、17及19毗鄰或接近於層281結束或終止或在層281上停止。 圖11圖解說明在額外處理之後之晶圓100之一剖面圖。在一項實施例中,一載體膜或基板310經放置而上覆於前部表面或與層281相對之表面上。在一項實施例中,載體膜310可係具有類似於載體膠帶30之特性之一載體膠帶、具有與載體膠帶30相比較輕之黏合劑之一載體膠帶、一保護膜或如熟習此項技術者習知之其他材料。在一項實施例中,載體膜310上覆至載體40上,如圖11中所圖解說明。可移除載體膠帶30以曝露層281。在一選用步驟中,可使用一機械工具265 (諸如一劃割)來形成劃割線267,該等劃割線與分割線13、15、17及19大體對準。 圖12圖解說明在一隨後程序步驟處之晶圓100之一剖面圖。在一項實施例中,可將框架40放置至一固持器件63或支撐結構63上。在一項實施例中,支撐結構63可包含經組態以提供一間隙632、凹陷部632或井632之台座或支座631或允許晶圓100及膜310在隨後處理期間擴張而不接觸支撐結構63之另一結構。在一項實施例中,可使用真空或一夾緊結構將框架40可逆地附接至支撐結構63。 在一項實施例中,藉由一機械器件61 (諸如如圖12中所圖解說明之一觸針610或一旋轉輪620)分離層281。在一項實施例中,層281係自由浮動的,如圖12中所圖解說明。在另一實施例中,表面281可與諸如聚醯亞胺或任何數目種撓性聚合物之一撓性支撐結構接觸。在一項實施例中,機械器件61經組態以將一縮減區或局域化壓力點623提供至晶圓10上。在一項實施例中,機械器件61可經組態以具有係晶粒12、14、16及18之寬度之大約一半之一半徑。在另一實施例中,機械器件61可經組態以具有大約等於晶粒12、14、16及18之一寬度之一半徑。在一項實施例中,機械器件61之半徑可經選擇為晶粒12、14、16及18之大小之大約兩倍。機械器件61可組態有壓力、速度及對準控制件。此外,機械器件61可組態有一快速切斷連接器件611以允許機械器件61自一主要裝置之簡化移除,此改良程序撓性。機械器件61可由一金屬、橡膠、有機固體材料(舉例而言,一塑膠)、陶瓷、複合材料或其組合製成。在所圖解說明之實施例中,旋轉輪620可沿著膠帶301經過,其中施加充分壓力以分離層281同時最小化對晶粒12、14、16及18之任何有害效應。在一項實施例中,可使用一個以上機械器件61來分離層281。 圖13圖解說明在一隨後製作步驟處之晶圓100之一剖面圖。在一項實施例中,將一載體膠帶320放置於背部表面或毗鄰層281之表面上且可自相對側移除載體膜310。在一項實施例中,載體膠帶320上覆至框架40上。在一項實施例中,可將具有載體膠帶320及晶圓100之框架40放置於幫助展開或擴張載體膠帶320以較佳地促進(舉例而言)一拾放步驟之一機械器件內。在一項實施例中,可將框架40放置於夾具部分816與818之間,如圖13大體圖解說明。在一項實施例中,可將臺階或支座部分821放置或附接至夾具部分818上以提供用於擴張或拉伸載體膠帶320之一結構。此擴張效應可增加晶圓100上之毗鄰晶粒之間的距離以較佳地促進個別晶粒自載體膠帶320之移除。在一項實施例中,可將載體膠帶320曝露至UV光以減小膠帶之黏合特性以使晶粒之移除更容易。 圖14圖解說明作為圖12之一替代實施例之在隨後程序步驟處之晶圓100之一剖面及透視圖。在一項實施例中,多個機械器件71可形成於一板結構710上。機械器件71可類似於機械器件61。在一項實施例中,機械器件71可係經組態以將局域化壓力點提供至晶圓100上之觸針。在一項實施例中,可抵靠膜310放置板結構710,其中施加充分壓力以分離層281。在一項實施例中,板結構710可旋轉,如由箭頭712所圖解說明。在另一實施例中,框架40可在板結構710上方旋轉(如由箭頭714所圖解說明)或在板結構710上方前後地水平移動(如由箭頭716及718所圖解說明)以分離層281。在一隨後步驟中,可使用(舉例而言)圖13中所闡述及大體圖解說明之方法自載體膠帶移除晶粒12、14、16及18作為一進一步組裝程序之一部分。在一項實施例中,可在拾放步驟之前將載體膠帶曝露至一UV光源以減小膠帶之黏合性。應理解,在拾放之前,可毗鄰層281放置一額外載體膠帶且可移除載體膜310。 圖15圖解說明在結合圖10一起闡述之處理之後作為一替代實施例之晶圓100之一剖面圖。在一項實施例中,載體膜310經放置而上覆於前部表面或與層281相對之表面上。在一項實施例中,載體膜310上覆至載體40上,如圖15中所圖解說明。在本實施例中,將載體膠帶30留在適當位置處以用於額外處理。應注意,圖15表示一理想化形象且載體膜310與載體膠帶30可彼此接觸;視情況,可在載體膜310與載體膠帶30之間添加一額外釋放層(未展示)。 圖16圖解說明在一隨後程序步驟處之晶圓100之一剖面圖。在一項實施例中,可將框架40放置至一固持器件731或支撐結構731上。在一項實施例中,支撐結構731可經組態以包含一間隙732、凹陷部732或井732或允許晶圓100及膠帶30在隨後處理期間擴張而不接觸支撐結構731之另一結構。可加熱或冷卻支撐結構731以加熱或冷卻層30。支撐結構731可具有抵靠層30之可調整真空或氣壓。在一項實施例中,可使用真空或一夾緊結構將框架40可逆地附接至支撐結構731。在一選用實施例中,可將一壓縮層733放置於井732內以在層281之分割期間提供額外彈性、抵抗或反作用力。在一項實施例中,壓縮層733可係一橡膠墊或一經加壓隔膜結構。 在一項實施例中,藉由透過膜310施加至晶圓100之前側之機械器件81 (諸如如圖16中所圖解說明之一觸針810)分離層281。根據本實施例,在晶圓100放置於膠帶30與膜310之間之情況下實施層281之分割。機械器件81經組態以沿著晶圓100之前側提供足以在分割線13、15、17及19內擴展分離線或裂縫之一機械力。在一項實施例中,機械器件81經組態以將一縮減區或局域化壓力點823提供至晶圓100上。在一項實施例中,觸針810可經組態以具有係晶粒12、14、16及18之寬度之大約一半之一半徑。在另一實施例中,觸針810可經組態以具有大約等於晶粒12、14、16及18之一寬度之一半徑。在一項實施例中,觸針810之半徑可經選擇為晶粒12、14、16及18之大小之大約兩倍或更大。機械器件81可組態有壓力、速度及對準控制件。此外,機械器件81可組態有一快速切斷連接器件811以允許機械器件81自一主要裝置之簡化移除,此改良程序撓性。機械器件81可由一金屬、橡膠、有機固體材料(舉例而言,一塑膠)、陶瓷、複合材料、其組合或如熟習此項技術者習知之其他材料製成。在一項實施例中,可使用一個以上機械器件81來分離層281。 圖17圖解說明在一隨後製作步驟處之晶圓100之一剖面圖。在一項實施例中,可自晶圓100之前側移除載體膜310,從而將載體膠帶30留在適當位置處。在一項實施例中,可將具有載體膠帶30及晶圓100之框架40放置至幫助展開或擴張載體膠帶30以較佳地促進(舉例而言)一拾放步驟之一機械器件中。在一項實施例中,可將框架40放置於夾具部分816與818之間,如圖17中大體圖解說明。在一項實施例中,可將臺階或支座部分821放置或附接至夾具部分818上以提供用於擴張或拉伸載體膠帶320之一結構。此擴張效應可增加晶圓100上之毗鄰晶粒之間的距離以較佳地促進個別晶粒自載體膠帶30之移除。在一項實施例中,可將載體膠帶30曝露至UV光以減小膠帶之黏合特性以使晶粒之移除更容易。 圖18圖解說明根據另一實施例之用於分割厚背側材料之一流程圖。將使用在已分割晶圓100之後之圖10處開始之晶圓100實施例闡述圖18。應理解,此分割可係藉由其中分割接近於背側層281終止之任何方法。在步驟1300中,將載體膜310施加或附接至晶圓100之前側,其中載體膠帶30毗鄰於層281。在本實施例中,載體膜310可經選擇以具有在載體膜310與晶圓100之間的一較高黏合強度(與在載體膠帶30與晶圓100之間的黏合強度相比)。在一項實施例中,黏合強度之差異可經選擇以當在分割或分離層281之後隨後移除載體膠帶30時較佳地將晶粒維持於適當位置處。載體膠帶30經選擇以具有足以自分割線移除材料而不將晶粒自載體膜310拉走或損壞個別晶粒上之剩餘層281材料之一黏合強度。 在選用步驟1301中,將一局域化壓力施加至晶圓100之至少一側以在分割線內起始層281中之裂縫、裂縫線或分離線。在一項實施例中,可使用觸針610。在另一實施例中,可使用一經加壓液體或氣體。在一項實施例中,可將局域化壓力施加至晶圓100之前側。在另一實施例中,可將局域化壓力施加至晶圓100之背側。在又一實施例中,可將局域化壓力施加至晶圓100之兩側。 在步驟1302中,可視情況將載體膠帶30曝露至一UV光源且然後自晶圓100移除該載體膠帶。在一項實施例中,在步驟1302期間之載體膠帶30之移除自分割線13、15、17及19移除材料,此係藉由載體膜310與載體膠帶30之間的黏合強度之差異來促成的。在一項實施例中,可促成材料之移除而不必須拉伸載體膠帶或使用觸針來分離背部金屬或背部層,儘管若在載體膠帶30之移除之前藉由觸針分離則金屬之移除將需要較少黏合力。 在步驟1303中,可將一新的載體膠帶施加至晶圓100之背側,且然後在步驟1304中可自晶圓100之前側移除載體膜310。然後可使晶圓100受到進一步處理。 據發現,與僅在晶圓之一側上使用載體膠帶之方法相比,本實施例產生經改良結果。根據本實施例,在背側材料之分割期間將載體膠帶層放置於晶圓之兩側上。本實施例由於擴展至晶粒作用區中之分割線而改良經分割背側材料之品質且減小成品率損失。 依據前述內容之全部,熟習此項技術者可判定,根據一項實施例,分割一晶圓(舉例而言,元件10、100)之一方法包括提供具有形成於其上且藉由空間彼此分離之複數個晶粒(舉例而言,元件12、14、16、18)之一晶圓,其中該晶圓具有第一及第二相對主要表面(舉例而言,元件21、22),且其中沿著該第二主要表面形成一材料層(舉例而言,元件28、281)。該方法包含將該晶圓放置至一第一載體基板(舉例而言,元件30)上,其中該材料層毗鄰該第一載體基板。該方法包含透過該等空間分割該晶圓以形成分割線(舉例而言,元件13、15、17、19),其中分割包含接近於該材料層停止。該方法包含將一局域化壓力(舉例而言,元件61、71、710、81)施加至該第一主要表面或該第二主要表面中之至少一者以在該等分割線中分離該材料層。 依據前述內容之全部,熟習此項技術者可判定,根據另一實施例,自一晶圓(舉例而言,元件10、100)分割晶粒之一方法包括提供具有形成於其上且藉由空間彼此分離之複數個晶粒(舉例而言,元件12、14、16、18)之一晶圓,其中該晶圓具有第一及第二相對主要表面(舉例而言,元件21、22),且其中沿著該第二主要表面形成一材料層(舉例而言,元件28、281)。該方法包含將晶圓放置至一第一載體基板(舉例而言,元件30)上,其中該材料層毗鄰該第一載體基板;透過該等空間分割該晶圓以形成分割線(舉例而言,元件13、15、17、19),其中該等分割線在完全穿透經過該材料層之前終止。該方法包含將該晶圓放置至一第二載體基板(舉例而言,元件310)上,其中該材料層與該第二載體基板相對。該方法包含使一機械器件沿著該第二載體基板移動以在該等分割線中分離該材料層。 在前述方法之一項實施例中,將該晶圓放置至該第一載體基板上可包含將該晶圓放置至一第一載體膠帶上,且將該晶圓放置至該第二載體基板上可包含將該晶圓放置至一第二載體膠帶上。在另一實施例中,使該機械器件移動可包含使至少一個觸針移動。在一額外實施例中,提供該晶圓可包含提供具有上覆於該第二主要表面上之一晶圓背側塗層之一半導體晶圓。在又一實施例中,分割該晶圓可包含電漿蝕刻該晶圓。 依據前述內容之全部,熟習此項技術者可判定,根據一額外實施例,分割一基板(舉例而言,元件10、100)之一方法包括提供具有形成於其上且藉由空間彼此分離之複數個晶粒(舉例而言,元件12、14、16、18)之一基板,其中該基板具有第一及第二相對主要表面(舉例而言,元件21、22),且其中上覆於該第二主要表面上形成一材料層(舉例而言,元件28、281)。該方法包含將一載體膠帶(舉例而言,元件30)放置至該材料層上。該方法包含透過該等空間來電漿蝕刻該基板以形成分割線(舉例而言,元件13、15、17、19),其中該等分割線在接近該材料層終止。該方法包含將一載體膜(舉例而言,元件310)與該材料層相對地放置至該基板上。該方法包含使用一機械器件將一局域化壓力施加至該第一主要表面以分離該材料層。 在前述方法之一項實施例中,施加一局域化壓力可包含藉助至少一個觸針施加一局域化壓力。在另一實施例中,提供該基板包含提供具有上覆於該第二主要表面上形成之一晶圓背側塗層之一半導體晶圓。 依據前述內容之全部,熟習此項技術者可判定,根據進一步實施例,形成一電子器件之一方法包括提供具有形成於其上且藉由空間彼此分離之複數個晶粒(舉例而言,元件12、14、16、18)之一晶圓(舉例而言,元件10、100),其中該晶圓具有第一及第二相對主要表面(舉例而言,元件21、22),且其中沿著該第二主要表面形成一材料層(舉例而言,元件28、281),且其中將該材料層放置於一第一載體基板上。該方法包含透過該等空間分割該晶圓以形成分割線(舉例而言,元件13、15、17、19)。該方法包含將該晶圓放置至一第二載體基板(舉例而言,元件310)上,其中該材料層與該第二載體基板相對。該方法包含使一機械器件沿著該第一載體基板或該第二載體基板中之一者移動以在該等分割線中分離該材料層。 在前述方法之一項實施例中,將該晶圓放置至該第一載體基板上可包含將該晶圓放置至一第一載體膠帶上,且將該晶圓放置至該第二載體基板上可包含將該晶圓放置至一第二載體膠帶上。在另一實施例中,使該機械器件移動可包含在該第一載體基板及該第二載體基板兩者附接至該晶圓之情況下使該機械器件移動。在一額外實施例中,使該機械器件移動可包含使至少一個載體基板移動。在又一實施例中,使該機械器件移動可包含使至少一個觸針沿著該第二載體基板移動。在再一實施例中,使該機械器件移動可包含在第一載體膠帶抵靠一壓縮層放置時使該機械器件移動。在另一實施例中,將該晶圓放置至該第二載體基板上可包含將該晶圓放置至該第二載體基板上,其中該第二載體基板具有高於該第一載體基板之一黏合強度。在一額外實施例中,前述方法中之一或多者可進一步包含在使該機械器件移動之後移除該第一載體基板,其中移除該第一載體基板在該等分割線中移除該材料層之部分。在一項實施例中,移除該第一載體基板可包含在移除該第一載體膠帶之前不拉伸該第一載體膠帶或該第二載體膠帶之情況下移除該第一載體基板。 依據前述內容之全部,熟習此項技術者可判定,根據再一實施例,用於自一晶圓(舉例而言,元件10、100)分離晶粒(舉例而言,元件12、14、16、18)之一裝置包括:用於將該晶圓固持於一載體基板上之一結構,其中該半導體晶圓具有接近於該晶圓上之一材料層終止之複數個分割線;及用於透過該載體基板將一局域化壓力施加至該晶圓之一結構(舉例而言,元件61、71、81)。 在前述裝置之一項實施例中,半導體晶圓具有透過該半導體晶圓蝕刻之複數個分割線。在另一實施例中,透過該半導體晶圓電漿蝕刻該等分割線。在一額外實施例中,用於施加該局域化壓力之該結構可經組態以相對於該晶圓移動。在又一實施例中,用於施加該局域化壓力之該結構可經組態以旋轉。在再一實施例中,用於施加該局域化壓力之該結構包括一個以上觸針。在一項實施例中,用於固持之該結構可包含一壓縮層(舉例而言,元件733)。在另一實施例中,該壓縮層包括一經加壓隔膜結構。 依據前述內容之全部,熟習此項技術者可判定,根據另一實施例,分割一基板之一方法包括提供具有形成於其上且藉由空間彼此分離之複數個晶粒(舉例而言,元件12、14、16、18)之一基板(舉例而言,元件10、100),其中該基板具有第一及第二相對主要表面(舉例而言,元件21、22),且其中上覆於該第二主要表面上形成一材料層(舉例而言,元件28、281)。該方法包含將一載體膠帶(舉例而言,元件30)放置至該材料層上。該方法包含透過該等空間電漿蝕刻該基板以形成分割線(舉例而言,元件13、15、17、19),其中該等分割線接近於該材料層終止。該方法包含使用一機械器件(舉例而言,元件61、71、81)將一局域化壓力施加至該第二主要表面以分離該材料層。 依據前述內容之全部,熟習此項技術者可判定,根據一額外實施例,分割一基板之一方法包括提供具有形成於其上且藉由空間彼此分離之複數個晶粒(舉例而言,元件12、14、16、18)之一基板(舉例而言,元件10、100),其中該基板具有第一及第二相對主要表面(舉例而言,元件21、22),且其中上覆於該第二主要表面上形成一材料層(舉例而言,元件28、281)。該方法包含將一第一載體膠帶(舉例而言,元件30)放置至該材料層上。該方法包含透過該等空間電漿蝕刻該基板以形成分割線(舉例而言,元件13、15、17、19),其中該等分割線接近於該材料層終止。該方法包含將一第二載體膠帶(舉例而言,元件310)與該材料層相對地放置至該基板上;及移除該第一載體膠帶以在分割線中分離該材料層。 依據前述內容之全部,熟習此項技術者可判定,根據進一步實施例,分割一基板之一方法包括提供具有形成於其上且藉由空間彼此分離之複數個晶粒(舉例而言,元件12、14、16、18)之一基板(舉例而言,元件10、100),其中該基板具有第一及第二相對主要表面(舉例而言,元件21、22),且其中上覆於該第二主要表面上形成一材料層(舉例而言,元件28、281)。該方法包含將一第一載體膠帶(舉例而言,元件30)放置至該材料層上。該方法包含透過該等空間電漿蝕刻該基板以形成分割線(舉例而言,元件13、15、17、19),其中該等分割線接近於該材料層終止。該方法包含將一第二載體膠帶(舉例而言,元件310)與該材料層相對地放置至該基板上。該方法包含在將基板附接至第一及第二載體膠帶兩者時使用一機械器件(舉例而言,61、71、81)將一局域化壓力施加至該基板之一個主要表面以在該等分割線中分離該材料層。 依據前述內容之全部,熟習此項技術者可判定,根據再一實施例,分割一基板之一方法包括提供具有形成於其上且藉由空間彼此分離之複數個晶粒(舉例而言,元件12、14、16、18)之一基板(舉例而言,元件10、100),其中該基板具有第一及第二相對主要表面(舉例而言,元件21、22),且其中上覆於該第二主要表面上形成一材料層(舉例而言,元件28、281)。該方法包含將一第一載體膠帶(舉例而言,元件30)放置至該材料層上。該方法包含透過該等空間電漿蝕刻該基板以形成分割線,其中該等分割線接近於該材料層終止。該方法包含將一第二載體膠帶(舉例而言,元件310)與該材料層相對地放置至該基板上。該方法包含移除第一載體膠帶以在分割線中分離該材料層。 鑒於上文之全部,明顯地,揭示一種新穎方法及裝置。除其他特徵之外亦包含將在其之一主要表面上具有一材料層之一基板放置至一載體膠帶上及透過該基板形成分割線以在分割線內曝露材料層之部分。將一第二載體膠帶施加至該基板之前側,且當基板在兩側上具有載體膠帶層時使用將一局域化壓力提供至該基板之前側之一機械器件來自該基板之背側分離該材料層。除其他之外,該方法亦提供用於分割包含背部層(諸如較厚背部金屬層或WBC層)之基板之一高效、可靠且具成本效益之程序。 儘管藉助特定較佳實施例及實例性實施例闡述本發明之標的物,但前述圖式及其說明僅繪示標的物之典型實施例,且因此不應被認為限制其範疇。明顯地,熟習此項技術者將明瞭諸多替代方案及變化。舉例而言,可替代載體膠帶而使用其他形式之可移除支撐材料。 如下文申請專利範圍反映:發明性態樣可在於少於一單個前述所揭示實施例之所有特徵。因此,下文中所表達之申請專利範圍據此明確地併入至本[實施方式]中,其中每一請求項獨立地作為本發明之一單獨實施例。此外,儘管本文中所闡述之某些實施例包含某些特徵但不包含其他實施例中所包含之其他特徵,但不同實施例之特徵之組合意欲在本發明之範疇內且意欲形成不同實施例,如熟習此項技術者將理解。
10‧‧‧晶圓/半導體晶圓/元件 11‧‧‧塊狀基板/基板 12‧‧‧晶粒/元件 13‧‧‧劃割線/分割線/開口/元件 14‧‧‧晶粒/元件 15‧‧‧劃割線/分割線/開口/元件 16‧‧‧晶粒/元件 17‧‧‧劃割線/分割線/開口/元件 18‧‧‧晶粒/元件 19‧‧‧劃割線/分割線/開口/元件 21‧‧‧主要表面/表面/元件 22‧‧‧主要表面/元件 24‧‧‧接觸墊 26‧‧‧介電材料 28‧‧‧材料層/層/元件 30‧‧‧載體基板/轉移膠帶/載體膠帶/膜/膠帶/層/元件 31‧‧‧載體 40‧‧‧框架/載體 61‧‧‧機械器件/元件 63‧‧‧固持器件/支撐結構 71‧‧‧機械器件/元件 81‧‧‧拾放裝置/機械器件/元件 100‧‧‧晶圓/基板/元件 265‧‧‧機械工具 267‧‧‧劃割線 281‧‧‧背側層/層/表面/元件 300‧‧‧蝕刻裝置 310‧‧‧載體膜/基板/膜/元件 320‧‧‧載體膠帶 401‧‧‧框架部分/部分 402‧‧‧框架部分/部分 610‧‧‧觸針 611‧‧‧快速切斷連接器件 620‧‧‧旋轉輪 623‧‧‧縮減區或局域化壓力點 631‧‧‧台座/支座 632‧‧‧間隙/凹陷部/井 710‧‧‧板結構/元件 712‧‧‧箭頭 714‧‧‧箭頭 716‧‧‧箭頭 718‧‧‧箭頭 731‧‧‧固持器件/支撐結構 732‧‧‧間隙/凹陷部/井 733‧‧‧壓縮層/元件 810‧‧‧觸針 811‧‧‧快速切斷連接器件 816‧‧‧夾具部分 818‧‧‧夾具部分 821‧‧‧臺階/支座部分 823‧‧‧縮減區或局域化壓力點 4010‧‧‧表面 4020‧‧‧表面
圖1圖解說明根據本發明之一晶圓之一實施例之一縮減平面圖; 圖2至圖5圖解說明根據本發明之一實施例之在自晶圓分割晶粒之一程序中之各種階段處之圖1之晶圓之一實施例之部分剖面圖; 圖6圖解說明根據本發明之另一實施例之在一裝置內之一處理階段處之圖1之晶圓之一剖面圖; 圖7圖解說明根據本發明之一實施例之在一稍後處理階段處之圖5或圖6之晶圓之一實施例之一部分剖面圖; 圖8圖解說明根據本發明之一第二實施例之一晶圓之一剖面圖; 圖9圖解說明根據本發明之在隨後處理之後之第二實施例之一俯視圖; 圖10圖解說明根據本發明之在隨後處理之後之第二實施例之一剖面圖; 圖11圖解說明根據本發明之在額外處理之後之第二實施例之一剖面圖; 圖12圖解說明根據本發明之在進一步處理之後之第二實施例之一剖面圖; 圖13圖解說明根據本發明之在一稍後製作階段處之第二實施例之一剖面圖; 圖14圖解說明根據一替代製造程序之第二實施例之一剖面圖; 圖15圖解說明根據本發明之一額外實施例之圖10之晶圓; 圖16圖解說明根據本發明之在進一步處理之後之額外實施例之一剖面圖; 圖17圖解說明根據本發明之在一稍後製作階段處之額外實施例之一剖面圖;及 圖18圖解說明根據本發明之又一實施例之用於分割背部層材料之一程序之一流程圖。 為圖解說明之簡單及清晰起見,各圖中之元件未必按比例繪製,且不同圖中之相同參考編號指示相同元件。另外,為說明之簡單起見,省略眾所周知之步驟及元件之說明及細節。為圖式之清晰起見,可將器件結構之特定區域(諸如經摻雜區域或介電區域)圖解說明為具有大體直線邊緣及精確角度隅角。然而,熟習此項技術者理解,此等區域之邊緣通常可能由於摻雜劑之擴散及活化與層之形成而並非直線且隅角可能並非精確角度。此外,術語「主要表面」在結合一半導體區域、晶圓或基板使用時意指該半導體區域、晶圓或基板之與另一材料(諸如一介電質、一絕緣體、一導體或一多晶半導體)形成一界面之表面。該主要表面可具有沿x方向、y方向及z方向改變之一形貌。
10‧‧‧晶圓/半導體晶圓/元件
16‧‧‧晶粒/元件
18‧‧‧晶粒/元件
21‧‧‧主要表面/表面/元件
28‧‧‧材料層/層/元件
30‧‧‧載體基板/轉移膠帶/載體膠帶/膜/膠帶/層/元件
40‧‧‧框架/載體
61‧‧‧機械器件/元件
63‧‧‧固持器件/支撐結構
401‧‧‧框架部分/部分
402‧‧‧框架部分/部分
610‧‧‧觸針
611‧‧‧快速切斷連接器件
620‧‧‧旋轉輪
623‧‧‧縮減區或局域化壓力點
631‧‧‧台座/支座
632‧‧‧間隙/凹陷部/井

Claims (10)

  1. 一種自一晶圓分割晶粒之方法,其包括: 提供具有形成為該晶圓之部分且藉由空間彼此分離之複數個晶粒之一晶圓,其中該晶圓具有第一及第二相對主要表面,且其中沿著該第二主要表面形成一材料層; 將該晶圓放置至一第一載體基板上,其中該材料層毗鄰該第一載體基板; 當該晶圓耦接至該第一載體基板時透過該等空間分割該晶圓以形成多個分割線,其中該等分割線在完全穿透過該材料層之前終止; 將一基板放置毗鄰該第一主要表面,其中該晶圓插入於(interposed)該基板及該第一載體基板之間;及 使一機械器件沿著該基板移動以分離該等分割線中之該材料層。
  2. 如請求項1之方法,其進一步包括施加熱到至少該第一載體基板。
  3. 如請求項1之方法,其進一步包括在使該機械器件移動之步驟期間拉伸該第一載體基板。
  4. 如請求項1之方法,其中使該機械器件移動包括使至少一觸針移動。
  5. 一種分割一晶圓之方法,其包括: 提供具有形成為該晶圓之部分且藉由空間彼此分離之複數個晶粒之一晶圓,其中該晶圓具有第一及第二相對主要表面,且其中沿著該第二主要表面形成一材料層; 將該晶圓放置至一載體膠帶上,其中該材料層毗鄰該載體膠帶; 透過該等空間分割該晶圓以形成多個分割線,其中分割包含在接近該材料層停止; 將一基板放置毗鄰該晶圓之該第一主要表面,使得該晶圓插入於該載體膠帶及該基板之間;及 使一機械器件在大體上平行且貼近(adjoin)該載體膠帶或該基板之其中一者的方向上移動以分離該等分割線中之該材料層。
  6. 如請求項5之方法,其進一步包括: 施加熱到至少該載體膠帶;及 拉伸該載體膠帶,其中: 分割包括電漿蝕刻分割耦接至該載體膠帶之該晶圓;及 使該機械器件移動包括施加大體上垂直於該第一主要表面及該第二主要表面之一壓力。
  7. 一種分割一晶圓之方法,其包括: 提供一晶圓,該晶圓具有第一及第二相對主要表面、毗鄰該第一主要表面形成之複數個晶粒、沿著該第二主要表面之一材料層,該複數個晶粒藉由在接近該材料層中止之多個分割線分離,及提供貼近該材料層之一第一載體基板,其中該材料層包括一導電材料; 將一基板放置毗鄰該晶圓之該第一主要表面,使得該晶圓插入於該第一載體基板及該基板之間;及 使一機械器件在大體上平行且貼近該第一載體基板或該基板之其中一者的方向上移動以分離該等分割線中之該材料層。
  8. 如請求項7之方法,其進一步包括在使該機械器件移動之步驟之至少一部份期間施加熱到至少該第一載體基板。
  9. 一種分割一晶圓之方法,其包括: 提供一晶圓,該晶圓具有第一及第二相對主要表面、毗鄰該第一主要表面形成之複數個晶粒、沿著該第二主要表面之一材料層,該複數個晶粒藉由在接近該材料層中止之多個分割線分離,及提供貼近該材料層之一第一載體基板; 將一基板放置毗鄰該晶圓之該第一主要表面,使得該晶圓插入於該第一載體基板及該基板之間; 使一機械器件在大體上平行且貼近該第一載體基板或該基板之其中一者的方向上移動以分離該等分割線中之該材料層;及 在該移動步驟期間將該第一載體基板放置與一壓縮層實體接觸。
  10. 如請求項9之方法,其中使該機械器件移動包括施加大體上垂直於該基板之一壓力。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10283388B1 (en) 2017-11-13 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Detaping machine and detaping method
TWI699837B (zh) * 2017-12-20 2020-07-21 旺矽科技股份有限公司 多晶粒選取方法

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9484260B2 (en) 2012-11-07 2016-11-01 Semiconductor Components Industries, Llc Heated carrier substrate semiconductor die singulation method
US9136173B2 (en) * 2012-11-07 2015-09-15 Semiconductor Components Industries, Llc Singulation method for semiconductor die having a layer of material along one major surface
US9219011B2 (en) * 2013-08-29 2015-12-22 Infineon Technologies Ag Separation of chips on a substrate
JP6251574B2 (ja) * 2014-01-14 2017-12-20 株式会社ディスコ 切削方法
US9165832B1 (en) * 2014-06-30 2015-10-20 Applied Materials, Inc. Method of die singulation using laser ablation and induction of internal defects with a laser
JP5959069B2 (ja) * 2014-07-14 2016-08-02 国立研究開発法人産業技術総合研究所 半導体プロセス用キャリア
KR102240810B1 (ko) * 2014-08-05 2021-04-15 유니카르타, 인크. 쉬운 조립을 위한 초소형 또는 초박형 개별 컴포넌트의 구성
JP6407056B2 (ja) * 2015-02-20 2018-10-17 株式会社ディスコ 分割装置と分割方法
JP6490459B2 (ja) * 2015-03-13 2019-03-27 古河電気工業株式会社 ウェハ固定テープ、半導体ウェハの処理方法および半導体チップ
JP6265175B2 (ja) * 2015-06-30 2018-01-24 日亜化学工業株式会社 半導体素子の製造方法
JP2017055012A (ja) * 2015-09-11 2017-03-16 株式会社東芝 デバイスの製造方法
JP6631782B2 (ja) * 2015-11-16 2020-01-15 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US20170287768A1 (en) * 2016-03-29 2017-10-05 Veeco Precision Surface Processing Llc Apparatus and Method to Improve Plasma Dicing and Backmetal Cleaving Process
US10366923B2 (en) * 2016-06-02 2019-07-30 Semiconductor Components Industries, Llc Method of separating electronic devices having a back layer and apparatus
US10056297B1 (en) 2016-06-20 2018-08-21 Paul C. Lindsey, Jr. Modified plasma dicing process to improve back metal cleaving
US11075118B2 (en) 2016-06-22 2021-07-27 Semiconductor Components Industries, Llc Semiconductor die singulation methods
US10403544B2 (en) * 2016-06-22 2019-09-03 Semiconductor Components Industries, Llc Semiconductor die singulation methods
JP2018120915A (ja) * 2017-01-24 2018-08-02 株式会社ディスコ 板状物の加工方法
JP2018181929A (ja) * 2017-04-05 2018-11-15 株式会社ディスコ 加工方法
US10373869B2 (en) 2017-05-24 2019-08-06 Semiconductor Components Industries, Llc Method of separating a back layer on a substrate using exposure to reduced temperature and related apparatus
JP6782215B2 (ja) * 2017-10-18 2020-11-11 古河電気工業株式会社 プラズマダイシング用マスク材、マスク一体型表面保護テープおよび半導体チップの製造方法
TWI631606B (zh) * 2017-11-01 2018-08-01 恆勁科技股份有限公司 擴張晶粒間距之方法
JP7030006B2 (ja) * 2018-04-12 2022-03-04 株式会社ディスコ 拡張方法及び拡張装置
US11171031B2 (en) 2018-07-23 2021-11-09 Texas Instruments Incorporated Die matrix expander with partitioned subring
US20200075386A1 (en) 2018-08-30 2020-03-05 Texas Instruments Incorporated Subring for semiconductor dies
US10658240B1 (en) * 2018-12-31 2020-05-19 Texas Instruments Incorporated Semiconductor die singulation
US10818551B2 (en) * 2019-01-09 2020-10-27 Semiconductor Components Industries, Llc Plasma die singulation systems and related methods
US20220270925A1 (en) * 2019-07-22 2022-08-25 Massachusetts Institute Of Technology Flexing semiconductor structures and related techniques
US20210296176A1 (en) * 2020-03-23 2021-09-23 Semiconductor Components Industries, Llc Structure and method for electronic die singulation using alignment structures and multi-step singulation
CN111509107B (zh) * 2020-04-24 2021-06-04 湘能华磊光电股份有限公司 一种将led晶圆分离n份的倒膜的方法

Family Cites Families (132)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4820377A (en) 1987-07-16 1989-04-11 Texas Instruments Incorporated Method for cleanup processing chamber and vacuum process module
US5075253A (en) 1989-04-12 1991-12-24 Advanced Micro Devices, Inc. Method of coplanar integration of semiconductor IC devices
US5166097A (en) 1990-11-26 1992-11-24 The Boeing Company Silicon wafers containing conductive feedthroughs
US5300461A (en) 1993-01-25 1994-04-05 Intel Corporation Process for fabricating sealed semiconductor chip using silicon nitride passivation film
JP3197788B2 (ja) * 1995-05-18 2001-08-13 株式会社日立製作所 半導体装置の製造方法
US5753418A (en) 1996-09-03 1998-05-19 Taiwan Semiconductor Manufacturing Company Ltd 0.3 Micron aperture width patterning process
US5937296A (en) 1996-12-20 1999-08-10 Siemens Aktiengesellschaft Memory cell that includes a vertical transistor and a trench capacitor
US6030885A (en) 1997-04-18 2000-02-29 Vlsi Technology, Inc. Hexagonal semiconductor die, semiconductor substrates, and methods of forming a semiconductor die
US5982018A (en) 1997-05-23 1999-11-09 Micron Technology, Inc. Thin film capacitor coupons for memory modules and multi-chip modules
US5863813A (en) 1997-08-20 1999-01-26 Micron Communications, Inc. Method of processing semiconductive material wafers and method of forming flip chips and semiconductor chips
KR100278137B1 (ko) * 1997-09-04 2001-01-15 가나이 쓰도무 반도체소자의 탑재방법 및 그 시스템, 반도체소자 분리장치 및ic카드의 제조방법
US6140151A (en) 1998-05-22 2000-10-31 Micron Technology, Inc. Semiconductor wafer processing method
US6465329B1 (en) 1999-01-20 2002-10-15 Amkor Technology, Inc. Microcircuit die-sawing protector and method
US6214703B1 (en) 1999-04-15 2001-04-10 Taiwan Semiconductor Manufacturing Company Method to increase wafer utility by implementing deep trench in scribe line
KR100338768B1 (ko) 1999-10-25 2002-05-30 윤종용 산화막 제거방법 및 산화막 제거를 위한 반도체 제조 장치
EP1266399B1 (en) 2000-01-26 2012-08-29 ALLVIA, Inc. Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners
DE10031252A1 (de) 2000-06-27 2002-01-10 Bosch Gmbh Robert Verfahren zur Zertrennung eines Substratwafers in eine Anzahl von Substratchips
RU2276429C2 (ru) 2000-09-21 2006-05-10 Кембридж Семикондактор Лимитед Полупроводниковое устройство и способ формирования полупроводникового устройства
US6686225B2 (en) 2001-07-27 2004-02-03 Texas Instruments Incorporated Method of separating semiconductor dies from a wafer
US6642127B2 (en) 2001-10-19 2003-11-04 Applied Materials, Inc. Method for dicing a semiconductor wafer
US7332819B2 (en) 2002-01-09 2008-02-19 Micron Technology, Inc. Stacked die in die BGA package
GB0130870D0 (en) 2001-12-21 2002-02-06 Accentus Plc Solid-state antenna
US6919646B2 (en) 2002-03-12 2005-07-19 Nec Electronics Corporation Semiconductor device with contacting electrodes
US6849554B2 (en) 2002-05-01 2005-02-01 Applied Materials, Inc. Method of etching a deep trench having a tapered profile in silicon
JP3923368B2 (ja) 2002-05-22 2007-05-30 シャープ株式会社 半導体素子の製造方法
US6713366B2 (en) * 2002-06-12 2004-03-30 Intel Corporation Method of thinning a wafer utilizing a laminated reinforcing layer over the device side
JP2004055860A (ja) * 2002-07-22 2004-02-19 Renesas Technology Corp 半導体装置の製造方法
US20040058478A1 (en) 2002-09-25 2004-03-25 Shafidul Islam Taped lead frames and methods of making and using the same in semiconductor packaging
US6897128B2 (en) 2002-11-20 2005-05-24 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device, plasma processing apparatus and plasma processing method
US20040102022A1 (en) 2002-11-22 2004-05-27 Tongbi Jiang Methods of fabricating integrated circuitry
JP4013753B2 (ja) 2002-12-11 2007-11-28 松下電器産業株式会社 半導体ウェハの切断方法
JP3991872B2 (ja) 2003-01-23 2007-10-17 松下電器産業株式会社 半導体装置の製造方法
WO2004081992A2 (en) 2003-03-13 2004-09-23 Pdf Solutions, Inc. Semiconductor wafer with non-rectangular shaped dice
KR20040086869A (ko) 2003-03-22 2004-10-13 삼성전자주식회사 다양한 형태의 반도체 칩을 제조하기 위한 웨이퍼 절단 방법
US7339110B1 (en) 2003-04-10 2008-03-04 Sunpower Corporation Solar cell and method of manufacture
JP3933118B2 (ja) * 2003-10-02 2007-06-20 ソニー株式会社 半導体装置の製造方法および半導体装置の製造装置
US6982211B2 (en) * 2003-12-02 2006-01-03 Disco Corporation Water jet processing method
EP1557875A1 (en) 2003-12-29 2005-07-27 STMicroelectronics S.r.l. Process for forming tapered trenches in a dielectric material
US7098077B2 (en) 2004-01-20 2006-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor chip singulation method
JP2005244198A (ja) * 2004-01-26 2005-09-08 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US7129114B2 (en) 2004-03-10 2006-10-31 Micron Technology, Inc. Methods relating to singulating semiconductor wafers and wafer scale assemblies
US7129144B2 (en) 2004-04-30 2006-10-31 Lite-On Semiconductor Corp. Overvoltage protection device and manufacturing process for the same
DE102004022178B4 (de) 2004-05-05 2008-03-20 Atmel Germany Gmbh Verfahren zur Herstellung einer Leiterbahn auf einem Substrat und Bauelement mit einer derart hergestellten Leiterbahn
JP4677758B2 (ja) * 2004-10-14 2011-04-27 日立化成工業株式会社 ダイボンドダイシングシート及びその製造方法、並びに、半導体装置の製造方法
JP2006041005A (ja) 2004-07-23 2006-02-09 Matsushita Electric Ind Co Ltd 半導体素子形成領域の配置決定方法及び装置、半導体素子形成領域の配置決定用プログラム、並びに半導体素子の製造方法
JP4018088B2 (ja) 2004-08-02 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法及び半導体素子の製造方法
US7288489B2 (en) 2004-08-20 2007-10-30 Semitool, Inc. Process for thinning a semiconductor workpiece
US20070148807A1 (en) 2005-08-22 2007-06-28 Salman Akram Microelectronic imagers with integrated optical devices and methods for manufacturing such microelectronic imagers
US7335576B2 (en) 2004-10-08 2008-02-26 Irvine Sensors Corp. Method for precision integrated circuit die singulation using differential etch rates
JP4288229B2 (ja) 2004-12-24 2009-07-01 パナソニック株式会社 半導体チップの製造方法
US20060154388A1 (en) 2005-01-08 2006-07-13 Richard Lewington Integrated metrology chamber for transparent substrates
GB0500393D0 (en) 2005-01-10 2005-02-16 Univ Warwick Microheaters
JP4624813B2 (ja) * 2005-01-21 2011-02-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体製造装置
US7253477B2 (en) 2005-02-15 2007-08-07 Semiconductor Components Industries, L.L.C. Semiconductor device edge termination structure
US7956459B2 (en) 2005-02-28 2011-06-07 Infineon Technologies Ag Semiconductor device and method of assembly
JP4275095B2 (ja) 2005-04-14 2009-06-10 パナソニック株式会社 半導体チップの製造方法
SG126885A1 (en) 2005-04-27 2006-11-29 Disco Corp Semiconductor wafer and processing method for same
JP4285455B2 (ja) 2005-07-11 2009-06-24 パナソニック株式会社 半導体チップの製造方法
DE102005053274A1 (de) 2005-09-30 2007-04-12 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen einer Mehrzahl von Halbleiterchips und Halbleiterbauelement
US8153464B2 (en) 2005-10-18 2012-04-10 International Rectifier Corporation Wafer singulation process
WO2007055010A1 (ja) * 2005-11-10 2007-05-18 Renesas Technology Corp. 半導体装置の製造方法および半導体装置
US20070132034A1 (en) 2005-12-14 2007-06-14 Giuseppe Curello Isolation body for semiconductor devices and method to form the same
JP2007294612A (ja) 2006-04-24 2007-11-08 Oki Data Corp 半導体装置、半導体装置の製造方法、半導体製造装置、ledヘッド、および画像形成装置
JP5023614B2 (ja) 2006-08-24 2012-09-12 パナソニック株式会社 半導体チップの製造方法及び半導体ウエハの処理方法
JP4544231B2 (ja) 2006-10-06 2010-09-15 パナソニック株式会社 半導体チップの製造方法
JP4879702B2 (ja) * 2006-10-20 2012-02-22 リンテック株式会社 ダイソート用シートおよび接着剤層を有するチップの移送方法
US7935568B2 (en) 2006-10-31 2011-05-03 Tessera Technologies Ireland Limited Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
JP2008159985A (ja) 2006-12-26 2008-07-10 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
US7569409B2 (en) 2007-01-04 2009-08-04 Visera Technologies Company Limited Isolation structures for CMOS image sensor chip scale packages
JP4840174B2 (ja) * 2007-02-08 2011-12-21 パナソニック株式会社 半導体チップの製造方法
US7858902B2 (en) * 2007-02-13 2010-12-28 Disco Corporation Wafer dividing method and laser beam processing machine
US7651925B2 (en) 2007-03-01 2010-01-26 Delphi Technologies, Inc. Vacuum expansion of integrated circuits at sort
JP5196838B2 (ja) * 2007-04-17 2013-05-15 リンテック株式会社 接着剤付きチップの製造方法
JP4853872B2 (ja) * 2007-05-24 2012-01-11 ラピスセミコンダクタ株式会社 チップの製造方法
WO2008157722A1 (en) * 2007-06-19 2008-12-24 Vertical Circuits, Inc. Wafer level surface passivation of stackable integrated circuit chips
US7781310B2 (en) 2007-08-07 2010-08-24 Semiconductor Components Industries, Llc Semiconductor die singulation method
US7989319B2 (en) 2007-08-07 2011-08-02 Semiconductor Components Industries, Llc Semiconductor die singulation method
US8012857B2 (en) 2007-08-07 2011-09-06 Semiconductor Components Industries, Llc Semiconductor die singulation method
JP4985199B2 (ja) 2007-08-07 2012-07-25 パナソニック株式会社 半導体ウェハの個片化方法
US8859396B2 (en) 2007-08-07 2014-10-14 Semiconductor Components Industries, Llc Semiconductor die singulation method
DE102007041885B4 (de) 2007-09-04 2009-12-24 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleiterschaltungsanordnung
US20090075459A1 (en) * 2007-09-06 2009-03-19 Kabushiki Kaisha Shinkawa Apparatus and method for picking-up semiconductor dies
US7705440B2 (en) 2007-09-07 2010-04-27 Freescale Semiconductor, Inc. Substrate having through-wafer vias and method of forming
MY151354A (en) * 2007-10-09 2014-05-15 Hitachi Chemical Co Ltd Method for producing semiconductor chip with adhesive film, adhesive film for semiconductor used in the method, and method for producing semiconductor device
EP2200074A4 (en) * 2007-10-09 2011-12-07 Hitachi Chemical Co Ltd METHOD FOR MANUFACTURING SEMICONDUCTOR CHIP WITH ADHESIVE FILM, SEMICONDUCTOR ADHESIVE FILM USED IN THE METHOD, AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD
US20100240196A1 (en) * 2007-10-16 2010-09-23 Takeshi Saito Adhesive, adhesive sheet, multi-layered adhesive sheet, and production method for an electronic part
TW200935506A (en) 2007-11-16 2009-08-16 Panasonic Corp Plasma dicing apparatus and semiconductor chip manufacturing method
JP4717086B2 (ja) * 2008-01-18 2011-07-06 日東電工株式会社 ダイシング・ダイボンドフィルム
JP2009272421A (ja) * 2008-05-07 2009-11-19 Disco Abrasive Syst Ltd デバイスの製造方法
EP2149900A2 (en) * 2008-08-01 2010-02-03 Nitto Denko Corporation Dicing die-bonding film
EP2151860A2 (en) * 2008-08-04 2010-02-10 Nitto Denko Corporation Dicing die-bonding film
JP2010045151A (ja) * 2008-08-12 2010-02-25 Disco Abrasive Syst Ltd 光デバイスウエーハの加工方法
JP2010129699A (ja) * 2008-11-26 2010-06-10 Nitto Denko Corp ダイシング・ダイボンドフィルム及び半導体装置の製造方法
JP4810565B2 (ja) * 2008-11-26 2011-11-09 日東電工株式会社 ダイシング・ダイボンドフィルム及び半導体装置の製造方法
JP2010129700A (ja) * 2008-11-26 2010-06-10 Nitto Denko Corp ダイシング・ダイボンドフィルム及び半導体装置の製造方法
JP5519971B2 (ja) * 2008-11-26 2014-06-11 日東電工株式会社 ダイシング・ダイボンドフィルム及び半導体装置の製造方法
JP2010206044A (ja) * 2009-03-05 2010-09-16 Toshiba Corp 半導体装置の製造方法
US8609512B2 (en) * 2009-03-27 2013-12-17 Electro Scientific Industries, Inc. Method for laser singulation of chip scale packages on glass substrates
JP2010263041A (ja) * 2009-05-01 2010-11-18 Nitto Denko Corp ダイアタッチフィルム付きダイシングテープおよび半導体装置の製造方法
CN101924056A (zh) * 2009-06-15 2010-12-22 日东电工株式会社 半导体背面用切割带集成膜
JP2011108979A (ja) * 2009-11-20 2011-06-02 Disco Abrasive Syst Ltd 被加工物の切削方法
JP2011151362A (ja) * 2009-12-24 2011-08-04 Nitto Denko Corp ダイシングテープ一体型半導体裏面用フィルム
US9165833B2 (en) 2010-01-18 2015-10-20 Semiconductor Components Industries, Llc Method of forming a semiconductor die
TWI601242B (zh) * 2010-01-18 2017-10-01 半導體組件工業公司 半導體晶片分割方法
US9299664B2 (en) 2010-01-18 2016-03-29 Semiconductor Components Industries, Llc Method of forming an EM protected semiconductor die
US8384231B2 (en) 2010-01-18 2013-02-26 Semiconductor Components Industries, Llc Method of forming a semiconductor die
US20110175209A1 (en) 2010-01-18 2011-07-21 Seddon Michael J Method of forming an em protected semiconductor die
JP2011174042A (ja) * 2010-02-01 2011-09-08 Nitto Denko Corp 半導体装置製造用フィルム及び半導体装置の製造方法
TWI519620B (zh) * 2010-03-11 2016-02-01 Furukawa Electric Co Ltd A wafer for processing a wafer, and a method for manufacturing a semiconductor device using a wafer processing wafer
JP5495876B2 (ja) * 2010-03-23 2014-05-21 株式会社ディスコ 光デバイスウエーハの加工方法
JP2011204806A (ja) * 2010-03-24 2011-10-13 Nitto Denko Corp ウエハの加工方法
KR20130056863A (ko) * 2010-04-20 2013-05-30 닛토덴코 가부시키가이샤 플립칩형 반도체 이면용 필름, 다이싱 테이프 일체형 반도체 이면용 필름, 반도체 장치의 제조방법, 및 플립칩형 반도체 장치
TWI431092B (zh) * 2010-05-07 2014-03-21 Furukawa Electric Co Ltd Wafer processing tape
JP2011243906A (ja) * 2010-05-21 2011-12-01 Disco Abrasive Syst Ltd ウエーハの加工方法
JP5623791B2 (ja) * 2010-06-01 2014-11-12 株式会社ディスコ サファイア基板の加工方法
JP5641641B2 (ja) * 2010-07-29 2014-12-17 日東電工株式会社 ダイシングテープ一体型半導体裏面用フィルム及び半導体装置の製造方法
JP5580701B2 (ja) * 2010-09-13 2014-08-27 日東電工株式会社 ダイシング・ダイボンドフィルム
JP2012069586A (ja) * 2010-09-21 2012-04-05 Nitto Denko Corp ダイシング・ダイボンドフィルム、ダイシング・ダイボンドフィルムの製造方法、及び、半導体装置の製造方法
CN102986007B (zh) * 2010-09-30 2015-06-10 三井化学东赛璐株式会社 扩张性膜、切割膜以及半导体装置的制造方法
JP2012079936A (ja) * 2010-10-01 2012-04-19 Nitto Denko Corp ダイシング・ダイボンドフィルム、及び、半導体装置の製造方法
US8802545B2 (en) * 2011-03-14 2014-08-12 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
US8946058B2 (en) * 2011-03-14 2015-02-03 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
JP5755043B2 (ja) * 2011-06-20 2015-07-29 株式会社ディスコ 半導体ウエーハの加工方法
CN102842512A (zh) * 2011-06-22 2012-12-26 日东电工株式会社 半导体装置的制造方法
JP2013021105A (ja) * 2011-07-11 2013-01-31 Nitto Denko Corp ダイシング用粘着シート、及び、ダイシング用粘着シートを用いた半導体装置の製造方法
CN103999203A (zh) * 2011-07-29 2014-08-20 汉高知识产权控股有限责任公司 在涂布后研磨前切割
JP5798834B2 (ja) * 2011-08-08 2015-10-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN103165474A (zh) * 2011-12-16 2013-06-19 日东电工株式会社 半导体装置的制造方法
JP5964580B2 (ja) * 2011-12-26 2016-08-03 株式会社ディスコ ウェーハの加工方法
KR20130081949A (ko) * 2012-01-10 2013-07-18 삼성전자주식회사 웨이퍼 다이싱 방법 및 이를 사용하는 발광 소자 칩의 제조 방법
US20130264686A1 (en) * 2012-04-05 2013-10-10 Texas Instruments Incorporated Semiconductor wafer processing
US9136173B2 (en) * 2012-11-07 2015-09-15 Semiconductor Components Industries, Llc Singulation method for semiconductor die having a layer of material along one major surface

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10283388B1 (en) 2017-11-13 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Detaping machine and detaping method
TWI685891B (zh) * 2017-11-13 2020-02-21 台灣積體電路製造股份有限公司 膠帶移除機及膠帶移除方法
TWI699837B (zh) * 2017-12-20 2020-07-21 旺矽科技股份有限公司 多晶粒選取方法

Also Published As

Publication number Publication date
US10553491B2 (en) 2020-02-04
CN103811419B (zh) 2018-11-09
US10014217B2 (en) 2018-07-03
TWI601194B (zh) 2017-10-01
KR20140059140A (ko) 2014-05-15
US20170103922A1 (en) 2017-04-13
US20150332969A1 (en) 2015-11-19
US10269642B2 (en) 2019-04-23
US20180269104A1 (en) 2018-09-20
US20200118878A1 (en) 2020-04-16
TW201421560A (zh) 2014-06-01
US20140127880A1 (en) 2014-05-08
US9136173B2 (en) 2015-09-15
US9564365B2 (en) 2017-02-07
US20190214301A1 (en) 2019-07-11
KR20210011035A (ko) 2021-01-29
CN109037122A (zh) 2018-12-18
PH12013000318A1 (en) 2015-06-01
TW201916153A (zh) 2019-04-16
PH12013000318B1 (en) 2015-06-01
US10770350B2 (en) 2020-09-08
TWI645466B (zh) 2018-12-21
DE202013104987U1 (de) 2013-11-26
KR102206705B1 (ko) 2021-01-25
CN103811419A (zh) 2014-05-21
CN109037122B (zh) 2022-03-01

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