KR20210011035A - 반도체 다이 싱귤레이션 방법 및 장치 - Google Patents

반도체 다이 싱귤레이션 방법 및 장치 Download PDF

Info

Publication number
KR20210011035A
KR20210011035A KR1020210005667A KR20210005667A KR20210011035A KR 20210011035 A KR20210011035 A KR 20210011035A KR 1020210005667 A KR1020210005667 A KR 1020210005667A KR 20210005667 A KR20210005667 A KR 20210005667A KR 20210011035 A KR20210011035 A KR 20210011035A
Authority
KR
South Korea
Prior art keywords
wafer
substrate
singulating
mechanical device
carrier substrate
Prior art date
Application number
KR1020210005667A
Other languages
English (en)
Inventor
고든 엠. 그리브나
Original Assignee
세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨 filed Critical 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
Publication of KR20210011035A publication Critical patent/KR20210011035A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B28—WORKING CEMENT, CLAY, OR STONE
    • B28D—WORKING STONE OR STONE-LIKE MATERIALS
    • B28D5/00—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor
    • B28D5/0005—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor by breaking, e.g. dicing
    • B28D5/0017—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor by breaking, e.g. dicing using moving tools
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/477—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67092—Apparatus for mechanical treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67132—Apparatus for placing on an insulating substrate, e.g. tape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67144—Apparatus for mounting on conductive members, e.g. leadframes or conductors on insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P80/00—Climate change mitigation technologies for sector-wide applications
    • Y02P80/30—Reducing waste in manufacturing processes; Calculations of released waste quantities
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T225/00—Severing by tearing or breaking
    • Y10T225/30—Breaking or tearing apparatus
    • Y10T225/304—Including means to apply thermal shock to work
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T225/00—Severing by tearing or breaking
    • Y10T225/30—Breaking or tearing apparatus
    • Y10T225/371—Movable breaking tool
    • Y10T225/379—Breaking tool intermediate spaced work supports
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T225/00—Severing by tearing or breaking
    • Y10T225/30—Breaking or tearing apparatus
    • Y10T225/371—Movable breaking tool
    • Y10T225/379—Breaking tool intermediate spaced work supports
    • Y10T225/386—Clamping supports

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Dicing (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Die Bonding (AREA)

Abstract

하나의 실시예에서, 다이는 캐리어 기판에 인접한 후면 층(back layer)과 함께 제 1 캐리어 기판 상에 웨이퍼를 배치시키고, 싱귤레이션 라인들 내에 후면 층을 노출시키도록 웨이퍼를 통해 싱귤레이션 라인들을 형성하고, 싱귤레이션 라인들로 후면 층을 분리하도록 웨이퍼에 국소적 압력을 인가하기 위해 기계 디바이스를 사용하여 후면 층을 가진 웨이퍼로부터 싱귤레이트된다. 국소적 압력은 후면 층에 가장 가까운 제 1 캐리어 기판을 통해 인가될 수 있거나 또는 후면 층 맞은 편의 웨이퍼의 정면 측면에 부착된 제 2 캐리어 기판을 통해 인가될 수 있다.

Description

반도체 다이 싱귤레이션 방법 및 장치{SEMICONDUCTOR DIE SINGULATION METHOD AND APPARATUS}
본 출원은 2012년 11월 7일에 출원되었던, 미국 가출원 제 61/723,548호로부터 우선권의 이득을 주장하고, 현재 계류 중이며, 여기서 완전히 포함된다. 본 출원은 2013년 1월 9일에 출원되었던, 미국 가출원 제 61/750,520호로부터 우선권의 이득을 또한 주장하고, 현재 계류 중이며, 여기서 완전히 포함된다. 본 출원은 2013년 3월 7일에 출원되었던, 미국 가출원 제 61/774,081호로부터 우선권의 이득을 또한 주장하고, 현재 계류 중이며, 여기서 완전히 포함된다.
본 발명은 일반적으로 전자 장치, 더 구체적으로, 반도체들을 형성하는 방법들 및 장치에 관한 것이다.
과거에, 반도체 산업은 다이가 제작되었던 반도체 웨이퍼로부터 각각의 반도체 다이를 싱귤레이트(singulate)하도록 다양한 방법들과 장비를 이용했다. 일반적으로, 스크라이빙(scribing) 또는 다이싱(dicing)으로 불리는 기술은 각각의 다이 사이의 웨이퍼 상에 형성되었던 싱귤레이션 라인들 또는 스크라이브 그리드들(scribe grid)을 따라 다이아몬드 컷팅 휠(diamond cutting wheel)로 웨이퍼를 통해 부분적으로 또는 완전히 절단되도록 사용되었다. 다이싱 휠의 정렬과 폭을 허용하도록 각각의 스크라이브 그리드는 보통 반도체 웨이퍼의 많은 부분을 소비하는(consume), 일반적으로 약 150 미크론의 큰 폭을 가졌다. 게다가, 반도체 웨이퍼 상의 각각의 싱귤레이션 라인을 스크라이브(scribe)하도록 요구되는 시간은 1시간 이상 걸릴 수 있다. 이 시간은 생산 공장의 처리량과 제작 수용력을 감소시켰다.
열 레이저 분리(TLS), 레이저 어블레이션 다이싱(laser ablation dicing) 및 플라즈마 다이싱을 포함했던 다른 방법들은 스크라이빙에 대한 대안들로서 조사되었다. 플라즈마 다이싱은 보다 좁은 스크라이브 라인들을 지지하고, 처리량을 증가시켰고, 다양하고 융통성 있는 패턴들의 다이를 싱귤레이트할 수 있기 때문에 스크라이빙과 다른 대안적인 프로세스들과 비교하여 유망한 프로세스이다. 그러나, 플라즈마 다이싱은 제작 구현 과제들을 가져왔다. 이러한 과제들은 에칭 프로세스(etch process)가 싱귤레이션 라인들로부터 후면 층들을 효과적으로 제거하거나 또는 분리하도록 할 수 없기 때문에, 후면 금속 층들과 같은, 웨이퍼 후면 층들과의 비-호환성을 포함했다. 스크라이브 라인들로부터 후면 층들을 제거하거나 또는 분리하는 것은 픽-앤드-플레이스(pick-and-place) 및 어셈블리 프로세스들과 같은, 이후의 프로세싱을 가능하게 하는 데 필수적이다.
따라서, 싱귤레이션 라인들 내로부터 후면 층들을 제거하거나 또는 분리하는 반도체 웨이퍼로부터 다이를 싱귤레이트(singulate)하는 방법을 갖는 것이 바람직하다. 방법이 비용 효과적이고 분리된 다이의 오염 또는 어떤 손상을 최소화하는 것이 유익할 것이다.
도 1은 본 발명에 따른 웨이퍼의 하나의 실시예의 축소된 평면도.
도 2 내지 도 5는 본 발명의 하나의 실시예에 따라 웨이퍼로부터 다이를 싱귤레이트하는 프로세스의 다양한 단계들에서의 도 1의 웨이퍼의 하나의 실시예의 부분 단면도들.
도 6은 본 발명의 다른 실시예에 따른 장치 내의 프로세싱의 단계에서의 도 1의 웨이퍼의 단면도.
도 7은 본 발명의 하나의 실시예에 따른 프로세싱의 나중 단계에서의 도 5 또는 도 6의 웨이퍼의 하나의 실시예의 부분 단면도.
도 8은 본 발명의 제 2 실시예에 따른 웨이퍼의 단면도.
도 9는 본 발명에 따른 이후의 프로세싱 후의 제 2 실시예의 상면도.
도 10은 본 발명에 따른 이후의 프로세싱 후의 제 2 실시예의 단면도.
도 11은 본 발명에 따른 추가의 프로세싱 후의 제 2 실시예의 단면도.
도 12는 본 발명에 따른 추가의 프로세싱 후의 제 2 실시예의 단면도.
도 13은 본 발명에 따른 제작의 나중 단계에서의 제 2 실시예의 단면도.
도 14는 대안적인 제작 프로세스에 따른 제 2 실시예의 단면도.
도 15는 본 발명의 추가의 실시예에 따른 도 10의 웨이퍼를 도시한 도면.
도 16은 본 발명에 따른 다른 프로세싱 이후의 추가의 실시예의 단면도.
도 17은 본 발명에 따른 제작의 나중 단계에서의 추가의 실시예의 단면도.
도 18은 본 발명의 추가의 실시예에 따른 후면 층 재료를 싱귤레이트하는 프로세스의 흐름도.
도면의 간략함과 명확성을 위해, 도면들의 요소들은 반드시 크기 조정되어 도시될 필요는 없고, 다른 도면들의 동일한 참조 번호들은 동일한 요소들을 표기한다. 게다가, 잘 알려진 단계들과 요소들의 설명들 및 상세 사항들은 설명의 간략함을 위해 생략된다. 도면들의 명확성을 위해, 도핑 영역들(doped region) 또는 유전체 영역들과 같은, 디바이스 구조들의 특정한 영역들은 일반적으로 직선 에지들과 정확한 각 코너들을 가진 것으로서 도시될 수 있다. 그러나, 기술 분야의 숙련자들은 확산과 도펀트들의 활성화 또는 층들의 형성 때문에, 이러한 영역들의 에지들이 일반적으로 직선이 아닐 수 있고 코너들이 정확한 각들일 수 없다는 것을 이해한다. 게다가, 반도체 영역, 웨이퍼 또는 기판과 함께 사용될 때 용어 "주면"은 유전체, 절연체, 전도체 또는 다결정 반도체와 같은, 다른 재료와의 인터페이스를 형성하는 반도체 영역, 웨이퍼 또는 기판의 표면을 의미한다. 주면은 x, y 및 z 방향들에서 변하는 토포그래피(topography)를 가질 수 있다.
도 1은 제작의 나중 단계에서 웨이퍼(10)를 그래픽으로 도시한 축소된 평면도이다. 하나의 실시예에서, 웨이퍼(10)는 반도체 기판일 수 있다. 웨이퍼(10)는 반도체 웨이퍼(10)의 부분으로서 또는 반도체 웨이퍼(10) 상에 형성되는 다이(12, 14, 16 및 18)와 같은, 복수의 반도체 다이를 포함한다. 다이(12, 14, 16 및 18)는 싱귤레이션 라인들이 스크라이브 라인들 또는 싱귤레이션 라인들(13, 15, 17 및 19)과 같이, 형성되거나 또는 규정될 공간들을 두고 웨이퍼(10) 상에서 서로로부터 이격되어 있다. 기술 분야에 잘 공지된 바와 같이, 웨이퍼(10) 상의 모든 반도체 다이는 일반적으로 싱귤레이션 라인들(13, 15, 17 및 19)과 같은, 스크라이브 라인들 또는 싱귤레이션 라인들이 형성될 영역들에 의해 모든 측면들 상에서 서로로부터 분리된다. 다이(12, 14, 16 및 18)는 다이오드들, 트랜지스터들, 분리된 디바이스들, 센서 디바이스들, 광학 디바이스들, 집적 회로들 또는 기술 분야의 숙련자에게 알려진 다른 디바이스들과 같은 반도체 디바이스들을 포함한 임의의 종류의 전자 디바이스일 수 있다. 하나의 실시예에서, 웨이퍼(10)는 추후에 설명되는 후면 층의 형성을 포함한 웨이퍼 프로세싱을 완료했다.
도 2는 제 1 실시예에 따른 다이 싱귤레이션 방법의 초기 단계에서의 웨이퍼(10)의 확대된 단면도를 도시한다. 하나의 실시예에서, 웨이퍼(10)는 그것들이 싱귤레이트된 후에 복수의 다이를 지지하는 것을 용이하게 하는 캐리어 기판, 트랜스퍼 테이프(transfer tape) 또는 캐리어 테이프(30)에 부착된다. 이러한 캐리어 테이프들은 기술 분야의 숙련자들에게 잘 알려져 있다. 하나의 실시예에서, 캐리어 테이프(30)는 프레임 부분들 또는 부분들(401 및 402)을 포함할 수 있는, 프레임(40)에 부착될 수 있다. 도시된 바와 같이, 캐리어 테이프(30)는 프레임 부분(401)의 표면(4010)과 프레임 부분(402)의 표면(4020)에 부착될 수 있다.
도시된 단면에서, 웨이퍼(10)는 대향하는 주면들(21 및 22)을 포함할 수 있는, 실리콘 기판과 같은, 벌크 기판(11)을 포함할 수 있다. 다른 실시예들에서, 벌크 기판(11)은 헤테로 접합(heterojunction) 반도체 재료들과 같은 다른 반도체 재료들을 포함할 수 있다. 하나의 실시예에서, 콘택트 패드들(contact pad; 24)은 기판(11) 내에 형성된 구조들 및 어셈블리 또는 외부 요소들의 다음 레벨들 사이의 전기 접촉을 제공하도록 주면(21)의 부분들을 따라, 부분들 내에, 부분들 상에 또는 부분들 위에 형성될 수 있다. 예를 들어, 콘택트 패드들(24)은 콘택트 패드들(24)에 나중에 부착될 수 있는 본딩 와이어들(bonding wire) 또는 클립들을 수용하도록 형성될 수 있거나 또는 콘택트 패드들(24)은 솔더 볼(solder ball), 범프(bump) 또는 부착 구조의 다른 형태를 수용하도록 형성될 수 있다. 콘택트 패드들(24)은 일반적으로 금속 또는 다른 전도성 재료일 수 있다. 일반적으로, 블랭킷 증착 유전체층(blanket deposited dielectric layer)과 같은 유전체 재료(26)는 웨이퍼(10)에 대해 패시베이션 층(passivation layer)으로서 기능하도록 주면(21) 상에 형성될 수 있거나 또는 주면 위에 가로놓일 수 있다. 하나의 실시예에서, 유전체 재료(26)는 기판(11)에서의 에칭 속도보다 느린 속도로 에칭하는 재료일 수 있다. 하나의 실시예에서, 유전체 재료(26)는 기판(11)이 실리콘일 때 실리콘 산화물, 실리콘 질화물 또는 폴리이미드일 수 있다.
하나의 실시예에서, 개구들은 콘택트 패드들(24)의 밑에 있는 표면들 및 싱귤레이션 라인들(13, 15, 17 및 19)이 형성될 기판(11)의 표면들을 노출시키도록 유전체 재료(26)(및 유전체 재료(26) 밑에 형성될 수 있는 다른 유전체 층들)에 형성될 수 있다. 하나의 실시예에서, 패턴형 포토레지스트 층(patterned photoresist layer)은 에칭 프로세스를 사용하여 개구들을 위해 사용될 수 있다. 도 2에 도시된 바와 같이 본 실시예에 따라, 웨이퍼(10)는 웨이퍼(10)의 주면(22) 위에 형성되거나 주면(22) 위에 가로놓이는 재료 층(28)을 또한 포함한다. 하나의 실시예에서, 층(28)은 전도성 후면 금속 층일 수 있다. 하나의 실시예에서, 층(28)은 티타늄/니켈/은, 티타늄/니켈/은/텅스텐, 크롬/니켈/금, 구리, 구리 합금들, 금, 또는 기술 분야의 숙련자들에게 알려진 다른 재료들과 같은, 다층 금속 시스템일 수 있다. 다른 실시예에서, 층(28)은 다이-부착 코팅 또는 필름과 같은, 웨이퍼 후면 코팅(WBC) 필름일 수 있다. 하나의 실시예에서, 층(28)은 적어도 몇몇의 인접한 다이 사이의 갭들(gap), 공간들 또는 채널들을 갖거나 또는 그것들과 함께 제공되어 형성될 수 있다. 다른 실시예에서, 갭들은 싱귤레이션 라인들(13, 15, 17, 19)이 형성될 웨이퍼(10)의 맞은 편 상의 대응하는 공간들과 실질적으로 정렬된다. 다른 실시예에서, 층(28)은 적어도 몇몇의 다이의 에지들로부터 분리된다.
도 3은 싱귤레이션 프로세스 동안 다음의 단계에서의 웨이퍼(10)의 확대된 단면도를 도시한다. 도 3에서, 플라즈마 또는 건식 에칭 싱귤레이션 프로세스가 도시된다. 다른 싱귤레이션 프로세스들이 사용될 수 있다는 것이 이해된다. 하나의 실시예에서, 웨이퍼(10)는 캐리어 테이프 또는 필름(30) 상에 장착될 수 있고 따라서 플라즈마 에칭 장치와 같은, 에칭 장치(300) 내에 배치될 수 있다. 하나의 실시예에서, 기판(11)은 주면(21)으로부터 연장하는 싱귤레이션 라인들 또는 개구들(13, 15, 17 및 19)을 형성하거나 또는 규정하도록 개구들을 통해 에칭될 수 있다. 에칭 프로세스는 유전체들 및/또는 금속들에서의 속도보다 훨씬 빠른 속도로 실리콘을 선택적으로 에칭하는 화학 반응(일반적으로 화살표들(31)로 표시됨)을 사용하여 실행될 수 있다. 하나의 실시예에서, 웨이퍼(10)는 흔히 보슈 프로세스(Bosch process)로서 지칭되는 프로세스를 사용하여 에칭될 수 있다. 하나의 실시예에서, 웨이퍼(10)는 심도 반응성 이온 에칭 시스템(deep reactive ion etch system)에서 보슈 프로세스를 사용하여 에칭될 수 있다. 하나의 실시예에서, 싱귤레이션 라인들(13, 15, 17 및 19)의 폭은 약 5 미크론 내지 약 20 미크론일 수 있다. 이러한 폭은 싱귤레이션 라인들(13, 15, 17 및 19)을 형성하는 개구들이 일반적으로 도 4에 도시된 바와 같이 에칭 선택성 때문에 층(28)에 가깝게 또는 층(28) 상에 정지하는 기판(11)을 통해 완전히 형성될 수 있다는 것을 보장하는 데 충분하다. 하나의 실시예에서, 층(28)은 플라즈마 에칭 싱귤레이션 프로세스를 위한 정지 층으로서 사용될 수 있다. 하나의 실시예에서, 싱귤레이션 라인들(13, 15, 17 및 19)은 보슈 프로세스를 사용하여 약 5 내지 약 30분 동안 형성될 수 있다.
도 5는 다음의 프로세스 단계에서 웨이퍼(10)의 단면도를 도시한다. 하나의 실시예에서, 프레임(40)은 홀딩 디바이스(holding device; 63) 또는 지지 구조(63) 상에 배치될 수 있다. 하나의 실시예에서, 지지 구조(63)는 웨이퍼(10)와 테이프(30)가 다음의 프로세싱 동안 지지 구조(63)와의 접촉 없이 확장하도록 하는 갭(632), 함몰부(632) 또는 웰(well; 632) 또는 다른 구조를 제공하도록 구성되는 페데스탈(들)(pedestal) 또는 스탠드오프(들)(standoff; 631)를 포함할 수 있다. 하나의 실시예에서, 프레임(40)은 진공 또는 클램핑(clamping) 구조를 사용하여 지지 구조(63)에 거꾸로 부착될 수 있다.
하나의 실시예에서, 층(28)은 도 5에 도시된 바와 같이 스타일러스(stylus; 610) 또는 회전 휠(620)과 같은, 기계 디바이스(61)에 의해 분리된다. 하나의 실시예에서, 표면(21)은 도 5에 도시된 바와 같이 자유롭게 움직인다(즉, 웰(632)이 공기 갭임). 다른 실시예에서, 표면(21)은 폴리이미드 또는 임의의 수의 유연한 폴리머들과 같은 유연한 지지 구조와 접촉할 수 있다. 하나의 실시예에서, 기계 디바이스(61)는 웨이퍼(10) 상에 감소된 영역 또는 국소적 압력 포인트(623)를 제공하도록 구성된다. 하나의 실시예에서, 기계 디바이스(61)는 다이(12, 14, 16 및 19) 폭의 약 절반인 반경을 갖도록 구성될 수 있다. 다른 실시예에서, 기계 디바이스(61)는 다이(12, 14, 16 및 19) 폭과 대략 동일한 반경을 갖도록 구성될 수 있다. 하나의 실시예에서, 기계 디바이스(61)의 반경은 다이(12, 14, 16 및 19) 크기의 약 2배 또는 그 이상이 되도록 선택될 수 있다. 기계 디바이스(61)는 압력, 속도 및 정렬 제어로 구성될 수 있다. 또한 기계 디바이스(61)는 프로세스 융통성을 개선하는, 주요 장치로부터 기계 디바이스(61)의 간단한 제거를 허용하도록 신속한 연결 해제 디바이스(611)로 구성될 수 있다. 기계 디바이스(61)는 금속, 고무, 유기 고체 재료(예를 들어, 플라스틱), 세라믹, 복합 재료, 그들의 조합들 또는 기술 분야의 숙련자들에게 알려진 다른 재료들로 구성될 수 있다. 도시된 실시예에서, 회전 휠(620)은 다이(12, 14, 16 및 19)에 대한 임의의 해로운 효과들을 최소화하면서 분리된 층(28)에 인가된 충분한 압력으로 테이프(30)를 따라 나아갈 수 있다. 하나의 실시예에서, 하나 이상의 기계 디바이스(61)는 분리된 층(28)에 사용될 수 있다.
도 6은 도 5에 대한 대안적인 실시예로서 다음의 프로세스 단계에서의 웨이퍼(10)의 단면도를 도시한다. 하나의 실시예에서, 복수의 기계 디바이스들(71)은 평판 구조(710) 상에서 형성될 수 있다. 기계 디바이스들(71)은 기계 디바이스들(61)과 유사할 수 있다. 하나의 실시예에서, 기계 디바이스들(71)은 웨이퍼(10) 상에 국소적 압력 포인트들(point)을 제공하도록 구성된 스타일러스들(styluse)일 수 있다. 하나의 실시예에서, 평판 구조(710)는 분리된 층(28)에 인가된 충분한 압력으로 테이프(30)에 대해 배치될 수 있다. 하나의 실시예에서, 평판 구조(710)는 화살표(712)에 의해 도시된 바와 같이 회전할 수 있다. 다른 실시예에서, 프레임(40)은 화살표(714)에 의해 도시된 바와 같이 평판 구조(710)에 걸쳐 회전될 수 있거나 또는 분리된 층(28)으로 화살표들(716 및 718)에 의해 도시된 바와 같이 평판 구조(710)에 걸쳐 왔다갔다 수평으로 이동될 수 있다. 다음의 단계에서, 다이(12, 14, 16 및 18)는 도 7에 일반적으로 도시된 바와 같이 예를 들어, 픽-앤드-플레이스 장치(81)를 사용하여 추가의 어셈블리 프로세스의 부분으로서 캐리어 테이프(30)로부터 제거될 수 있다. 하나의 실시예에서, 캐리어 테이프(30)는 테이프의 접착성을 감소시키도록 픽-앤드-플레이스 단계 전에 UV 광원에 노출될 수 있다.
도 8은 제 2 실시예에 따라 웨이퍼(100)의 부분 단면도를 도시한다. 하나의 실시예에서, 기판(100)은 반도체 웨이퍼(10)와 유사한 반도체 웨이퍼일 수 있고, 복수의 다이 또는 반도체 다이(12, 14, 16 및 18)를 가질 수 있다. 다이(12, 14, 16 및 18)는 스크라이브 라인들 또는 싱귤레이션 라인들(13, 15, 17 및 19)과 같은, 싱귤레이션 라인들이 형성되거나 또는 규정될 공간들을 두고 기판(100) 상에서 서로로부터 이격되어 간격을 둔다. 다이(12, 14, 16 및 18)는 다이오드들, 트랜지스터들, 각각의 디바이스들, 센서 디바이스들, 광학 디바이스들, 집적 회로들 또는 기술 분야의 숙련자에게 알려진 다른 디바이스들과 같은 반도체 디바이스들을 포함한 전자 디바이스들의 어떤 종류일 수 있다.
하나의 실시예에서, 웨이퍼(100)는 후면 층(281)의 형성을 포함한 웨이퍼 프로세싱을 완료했다. 하나의 실시예에서, 후면 층(281)은 연속적인 필름이다. 본 실시예에 따른 방법은 웨이퍼(100)의 후면 상의 보다 두꺼운 층들 또는 재료들을 가진 웨이퍼들을 프로세싱하기 위해 구성된다. 보다 두꺼운 후면 재료들을 가진 몇몇의 웨이퍼들에서 분리 프로세스 동안 형성되는 크랙들이 디바이스 실패들을 초래할 수 있는, 다이의 활성 영역들로 바람직하지 않게 전파되거나 또는 배회할 수 있다는 것이 밝혀졌다. 하나의 실시예에서, 층(281)은 웨이퍼 후면 코팅 또는 예를 들어, 스텐실(stencil), 스크린 프린팅 및/또는 스핀 코팅 기술들을 사용하여 형성된 WBC일 수 있다. 예로써, WBC는 약 5 미크론 내지 약 50 미크론 범위의 두께를 가진 다이 부착 접착성 재료일 수 있다. 하나의 실시예에서, WBC는 약 20 미크론의 두께를 가진 다이 부착 접착성 재료일 수 있다. 층(281)은 리드프레임(leadframe) 또는 인쇄 회로 기판과 같은, 어셈블리의 다음 레벨에 다이(12, 14, 16 및 18)의 부착을 용이하게 하도록 구성될 수 있다. 다른 실시예에서, 층(281)은 약 2 미크론 또는 3 미크론보다 두꺼운 두께를 가진 후면 금속 층일 수 있다. 하나의 실시예에서, 층(281)은 약 3 미크론보다 두꺼운 두께를 가진 티타늄/니켈/금/주석(Ti/Ni/Au/Sn) 후면 금속 구조일 수 있다. 기술 분야의 숙련자들이 이해하는 바와 같이, 본 실시예가 사용되는지의 여부는 존재하는 재료들의 두께뿐만 아니라, 존재하는 재료들의 종류들에 의존할 수 있다. 하나의 실시예에서, 층(281)은 적어도 몇몇의 인접한 다이 사이에 갭들, 공간들 또는 채널들을 갖거나 또는 제공하여 형성될 수 있다. 다른 실시예에서, 갭들은 싱귤레이션 라인들(13, 15, 17, 19)이 형성될 웨이퍼(10)의 맞은 편의 대응하는 공간들과 실질적으로 정렬된다. 다른 실시예에서, 층(281)은 적어도 몇몇의 다이의 에지들로부터 분리된다.
도 9는 싱귤레이션 라인들 또는 개구들(13, 15, 17 및 19)이 형성되는 다음의 프로세싱 이후의 웨이퍼(100)의 상면도를 도시한다. 하나의 실시예에서, 웨이퍼(100)는 캐리어 테이프(30)에 대해 층(281)과 함께 캐리어 테이프(30) 상에 장착될 수 있다. 하나의 실시예에서, 캐리어 테이프(30)는 프레임(40)에 장착된다. 따라서 웨이퍼(100)는 싱귤레이션 라인들(13, 15, 17 및 19)을 형성하거나 또는 규정하도록 도 3에 설명된 바와 같이 에칭 장치 내로 배치될 수 있다. 도 10은 싱귤레이션 라인들(13, 15, 17 및 19)이 규정된 후의 웨이퍼(100)의 단면도를 도시한다. 하나의 실시예에서, 싱귤레이션 라인들(13, 15, 17 및 19)은 층(281)에 인접하여 또는 층(281)에 가장 가까이서 종료하거나 또는 종결되거나 또는 층(281) 상에서 정지한다.
도 11은 추가의 프로세싱 후의 웨이퍼(100)의 단면도를 도시한다. 하나의 실시예에서, 캐리어 필름 또는 기판(310)은 층(281) 맞은 편의 정면 또는 표면 위에 가로 놓여 배치된다. 하나의 실시예에서, 캐리어 필름(310)은 캐리어 테이프(30)와 유사한 특성들을 가진 캐리어 테이프, 캐리어 테이프(30)에 비교하여 약한 접착성을 가진 캐리어 테이프, 보호 필름 또는 기술 분야의 숙련자들에게 알려진 바와 같은 다른 재료들일 수 있다. 하나의 실시예에서, 캐리어 필름(310)은 도 11에 도시된 바와 같이 캐리어(40) 상에서 겹쳐진다. 캐리어 테이프(30)는 층(281)을 노출하도록 제거될 수 있다. 선택 단계에서, 스크라이브와 같은, 기계 수단(365)은 일반적으로 싱귤레이션 라인들(13, 15, 17 및 19)과 정렬되는, 스크라이브 라인들(267)을 형성하도록 사용될 수 있다.
도 12는 다음의 프로세스 단계에서의 웨이퍼(100)의 단면도를 도시한다. 하나의 실시예에서, 프레임(40)은 홀딩 디바이스(63) 또는 지지 구조(63) 상에 배치될 수 있다. 하나의 실시예에서, 지지 구조(63)는 다음의 프로세싱 동안 웨이퍼(100) 및 필름(310)이 지지 구조(63)와 접촉하는 일 없이 확장하도록 하는 갭(632), 함몰부(632) 또는 웰(well; 632) 또는 다른 구조를 제공하도록 구성되는 페디스털(들)(pedestal) 또는 스탠드오프(들)(standoff)(631)를 포함할 수 있다. 하나의 실시예에서, 프레임(40)은 진공 또는 클램핑 구조를 사용하여 지지 구조(63)에 거꾸로 부착될 수 있다.
하나의 실시예에서, 층(281)은 도 12에 도시된 바와 같이 스타일러스(610) 또는 회전 휠(620)과 같은, 기계 디바이스(61)에 의해 분리된다. 하나의 실시예에서, 층(281)은 도 12에 도시된 바와 같이 자유롭게 움직인다. 다른 실시예에서, 표면(281)은 폴리이미드 또는 임의의 수의 유연한 폴리머들과 같은 유연한 지지 구조와 접촉할 수 있다. 하나의 실시예에서, 기계 디바이스(61)는 웨이퍼(10) 상에 감소된 영역 또는 국소적 압력 포인트(623)를 제공하도록 구성된다. 하나의 실시예에서, 기계 디바이스(61)는 다이(12, 14, 16 및 19) 폭의 대략 절반인 반경을 갖도록 구성될 수 있다. 다른 실시예에서, 기계 디바이스(61)는 다이(12, 14, 16 및 19) 폭과 대략 동일한 반경을 갖도록 구성될 수 있다. 하나의 실시예에서, 기계 디바이스(61)의 반경은 다이(12, 14, 16 및 19)의 크기의 대략 2배가 되도록 선택될 수 있다. 기계 디바이스(61)는 압력, 속도 및 정렬 제어로 구성될 수 있다. 또한, 기계 디바이스(61)는 프로세스 융통성을 향상시키는, 주요 장치로부터 기계 디바이스(61)의 간단한 제거를 허용하는 신속한 연결 해제 디바이스(611)로 구성될 수 있다. 기계 디바이스(61)는 금속, 고무, 유기 고체 재료(예를 들어, 플라스틱), 세라믹, 복합 재료 또는 그것들의 조합들로 구성될 수 있다. 도시된 실시예에서, 회전 휠(620)은 다이(12, 14, 16 및 19)에 대한 임의의 해로운 효과들을 최소화하면서 분리된 층(281)에 인가된 충분한 압력으로 테이프(301)를 따라 나아갈 수 있다. 하나의 실시예에서, 하나 이상의 기계 디바이스(61)는 분리된 층(281)에 사용될 수 있다.
도 13은 다음의 제작 단계에서의 웨이퍼(100)의 단면도를 도시한다. 하나의 실시예에서, 캐리어 테이프(320)는 후면 또는 표면 인접한 층(281) 상에 배치되고 캐리어 필름(310)은 맞은 편으로부터 제거될 수 있다. 하나의 실시예에서, 캐리어 테이프(320)는 프레임(40) 상에서 겹쳐진다. 하나의 실시예에서, 캐리어 테이프(320)와 웨이퍼(100)를 가진 프레임(40)은 예를 들어, 픽 앤드 플레이스 단계를 더 용이하게 하도록 캐리어 테이프(320)를 더 널리 퍼지게 하거나 확장하는 것을 돕는 기계 디바이스 내에 배치될 수 있다. 하나의 실시예에서, 프레임(40)은 일반적으로 도 13에 도시된 바와 같이 클램프 부분들(816 및 818) 사이에 배치될 수 있다. 하나의 실시예에서, 스텝(step) 또는 스탠드-오프 부분들(821)은 캐리어 테이프(320)를 확장시키거나 또는 늘리기 위한 구조를 제공하도록 클램프 부분들(818) 상에 배치될 수 있거나 또는 부착될 수 있다. 이 확장 효과는 캐리어 테이프(320)로부터 각각의 다이의 제거를 더 용이하게 하도록 웨이퍼(100) 상의 인접한 다이 사이의 거리를 증가시킬 수 있다. 하나의 실시예에서, 캐리어 테이프(320)는 다이의 제거를 용이하게 하도록 테이프의 접착 특성들을 감소시키기 위해 UV광에 노출될 수 있다.
도 14는 도 12에 대한 대안적인 실시예로서 다음의 프로세스 단계에서의 웨이퍼(100)의 단면도 및 사시도를 도시한다. 하나의 실시예에서, 복수의 기계 디바이스들(71)은 평판 구조(710) 상에 형성될 수 있다. 기계 디바이스들(71)은 기계 디바이스들(61)과 유사할 수 있다. 하나의 실시예에서, 기계 디바이스들(71)은 웨이퍼(100) 상에 국소적 압력 포인트들을 제공하도록 구성된 스타일러스들일 수 있다. 하나의 실시예에서, 평판 구조(710)는 분리된 층(281)에 인가된 충분한 압력으로 필름(310)에 대해 배치될 수 있다. 하나의 실시예에서, 평판 구조(710)는 화살표(712)에 의해 도시된 바와 같이 회전할 수 있다. 다른 실시예에서, 프레임(40)은 화살표(714)에 의해 도시된 바와 같이 평판 구조(710)에 걸쳐 회전될 수 있거나 또는 분리된 층(281)으로 화살표들(716 및 718)에 의해 도시된 바와 같이 평판 구조(710)에 걸쳐 왔다갔다 수평으로 이동될 수 있다. 다음의 단계에서, 다이(12, 14, 16 및 18)는 예를 들어, 도 13에 설명되고 일반적으로 도시된 방법을 사용하여 추가의 어셈블리 프로세스의 부분으로서 캐리어 테이프로부터 제거될 수 있다. 하나의 실시예에서, 캐리어 테이프는 테이프의 접착성을 감소시키도록 픽-앤드-플레이스 단계 전에 UV 광원에 노출될 수 있다. 픽 앤드 플레이스 전에 추가의 캐리어 테이프가 층(281)에 인접하여 배치될 수 있고 캐리어 필름(310)이 제거될 수 있다는 것이 이해된다.
도 15는 도 10과 함께 설명된 프로세싱 후의 대안적인 실시예로서 웨이퍼(100)의 단면도를 도시한다. 하나의 실시예에서, 캐리어 필름(310)은 정면 또는 층(281) 맞은 편의 표면 위에 가로 놓여 배치된다. 하나의 실시예에서, 캐리어 필름(310)은 도 15에 도시된 바와 같이 캐리어(40) 상에서 겹쳐진다. 본 실시예에서, 캐리어 테이프(30)는 추가의 프로세싱에 대한 위치에서 왼쪽에 있다. 도 15가 이상적인 이미지를 표현하고 캐리어 필름(310)과 캐리어 테이프(30)가 서로 접촉할 수 있고; 선택적으로 추가의 방출 층(도시되지 않음)이 캐리어 필름(310)과 캐리어 테이프(30) 사이에 추가될 수 있다는 것을 유념해야한다.
도 16은 다음의 프로세스 단계에서의 웨이퍼(100)의 단면도를 도시한다. 하나의 실시예에서, 프레임(40)은 홀딩 디바이스(731) 또는 지지 구조(731) 상에 배치될 수 있다. 하나의 실시예에서, 지지 구조(631)는 웨이퍼(100)와 테이프(30)가 다음의 프로세싱 동안 지지 구조(731)와의 접촉 없이 확장하도록 하는 갭(732), 함몰부(732) 또는 웰(732) 또는 다른 구조를 포함하도록 구성될 수 있다. 지지 구조(631)는 가열 또는 냉각 층(30)에 의해 가열되거나 또는 냉각될 수 있다. 지지 구조(631)는 층(30)에 대해 조정가능한 진공 또는 공기 압력을 가질 수 있다. 하나의 실시예에서, 프레임(40)은 진공 또는 클램핑 구조를 사용하여 지지 구조(731)에 거꾸로 부착될 수 있다. 선택적인 실시예에서, 압축 층(733)은 층(281)의 싱귤레이션 동안 추가의 탄성력, 저항력 또는 반작용 힘을 제공하도록 웰(732) 내에 배치될 수 있다. 하나의 실시예에서, 압축 층(733)은 고무 패드 또는 가압된 멤브레인(membrane) 구조일 수 있다.
하나의 실시예에서, 층(281)은 필름(310)을 통해 웨이퍼(100)의 정면에 인가되는, 도 16에 도시된 바와 같은 스타일러스(810)와 같은, 기계 디바이스(81)에 의해 분리된다. 본 실시예에 따라, 층(281)의 싱귤레이션은 테이프(30)와 필름(310) 사이에 위치된 웨이퍼(100)와 함께 운반된다. 기계 디바이스(81)는 싱귤레이션 라인들(13, 15, 17 및 19) 내의 분리 라인들 또는 크랙들을 전파하는 데 충분한 웨이퍼(100)의 정면을 따라 기계력을 제공하도록 구성된다. 하나의 실시예에서, 기계 디바이스(81)는 감소된 영역 또는 국소적 압력 포인트(823)를 웨이퍼(100) 상에 제공하도록 구성된다. 하나의 실시예에서, 스타일러스(810)는 다이(12, 14, 16 및 18) 폭의 대략 절반인 반경을 갖도록 구성될 수 있다. 다른 실시예에서, 스타일러스(810)는 다이(12, 14, 16 및 18) 폭과 대략 동일한 반경을 갖도록 구성될 수 있다. 하나의 실시예에서, 스타일러스(810)의 반경은 다이(12, 14, 16 및 18)의 크기보다 약 2배 이상이 되도록 선택될 수 있다. 기계 디바이스(81)는 압력, 속도 및 정렬 제어로 구성될 수 있다. 또한, 기계 디바이스(81)는 프로세스 융통성을 향상시키는, 주요 장치로부터 기계 디바이스(81)의 간단한 제거를 허용하는 신속한 연결 해제 디바이스(811)로 구성될 수 있다. 기계 디바이스(81)는 금속, 고무, 유기 고체 재료(예를 들어, 플라스틱), 세라믹, 복합 재료 또는 그것들의 조합들 또는 기술 분야의 숙련자들에게 잘 알려진 바와 같은 다른 재료들로 구성될 수 있다. 하나의 실시예에서, 하나 이상의 기계 디바이스(81)는 분리된 층(281)에 사용될 수 있다.
도 17은 다음의 제작 단계에서의 웨이퍼(100)의 단면도를 도시한다. 하나의 실시예에서, 캐리어 필름(310)은 캐리어 테이프(30)를 제자리에 놓은 웨이퍼(100)의 정면으로부터 제거될 수 있다. 하나의 실시예에서, 캐리어 테이프(30)와 웨이퍼(100)를 가진 프레임(40)은 예를 들어, 픽 앤드 플레이스 단계를 더 용이하게 하도록 캐리어 테이프(30)를 더 널리 퍼지게 하거나 확장하는 것을 돕는 기계 디바이스 내에 배치될 수 있다. 하나의 실시예에서, 프레임(40)은 일반적으로 도 17에 도시된 바와 같이 클램프 부분들(816 및 818) 사이에 배치될 수 있다. 하나의 실시예에서, 스텝 또는 스탠드-오프 부분들(821)은 캐리어 테이프(320)를 확장시키거나 또는 늘리기 위한 구조를 제공하도록 클램프 부분들(818) 상에 배치될 수 있거나 또는 부착될 수 있다. 이 확장 효과는 캐리어 테이프(30)로부터 각각의 다이의 제거를 더 용이하게 하도록 웨이퍼(100) 상의 인접한 다이 사이의 거리를 증가시킬 수 있다. 하나의 실시예에서, 캐리어 테이프(30)는 다이의 제거를 용이하게 하도록 테이프의 접착 특성들을 감소시키기 위해 UV광에 노출될 수 있다.
도 18은 다른 실시예에 따라 두꺼운 후면 재료를 싱귤레이트하기 위한 흐름도를 도시한다. 도 18은 웨이퍼(100)가 싱귤레이트된 후에 도 10에서 시작하는 웨이퍼(100) 실시예를 사용하여 설명될 것이다. 이러한 싱귤레이션은 싱귤레이션이 후면 층(281)에 가장 가깝게 종결되는 임의의 방법에 의한 것일 수 있다는 것이 이해된다. 단계 1300에서 캐리어 필름(310)은 층(281)에 인접한 캐리어 테이프(30)와 함께 웨이퍼(100)의 정면에 적용되거나 또는 부착된다. 본 실시예에서, 캐리어 필름(310)은 캐리어 테이프(30)와 웨이퍼(100) 사이의 접착 강도와 비교할 때 캐리어 필름(310)과 웨이퍼(100) 사이의 더 높은 접착 강도를 갖도록 선택될 수 있다. 하나의 실시예에서, 접착 강도들에서의 차이는 캐리어 테이프(30)가 층(281)이 싱귤레이트되거나 또는 분리된 후에 결과적으로 제거되면서 다이를 제자리에 더 유지시키도록 선택될 수 있다. 캐리어 테이프(30)는 캐리어 필름(310)으로부터 다이를 당기는 일 없이 또는 각각의 다이 상의 남아있는 층(281) 재료를 손상시키는 일 없이 싱귤레이션 라인들로부터 재료를 제거하는 데 충분한 접착 강도를 갖도록 선택된다.
선택 단계 1301에서, 국소적 압력은 싱귤레이션 라인들 내에서 층(281)의 크랙들, 크랙 라인들 또는 분리 라인들을 개시하도록 웨이퍼(100)의 적어도 하나의 면에 인가된다. 하나의 실시예에서, 스타일러스(611)가 사용될 수 있다. 다른 실시예에서, 가압된 액체 또는 기체가 사용될 수 있다. 하나의 실시예에서, 국소적 압력은 웨이퍼(100)의 정면에 인가될 수 있다. 다른 실시예에서, 국소적 압력은 웨이퍼(100)의 후면에 인가될 수 있다. 또 다른 실시예에서, 국소적 압력은 웨이퍼(100)의 양면들에 인가될 수 있다.
단계 1302에서, 캐리어 테이프(30)는 UV 광원에 선택적으로 노출될 수 있고 따라서 웨이퍼(100)에서 제거될 수 있다. 하나의 실시예에서, 단계 1302 동안 캐리어 테이프(30)의 제거는 캐리어 필름(310)과 캐리어 테이프(30) 사이의 접착 강도들에서의 차이들에 의해 가능하게 되는, 싱귤레이션 라인들(13, 15, 17 및 19)로부터 재료를 제거한다. 하나의 실시예에서, 재료의 제거는 금속의 제거가 캐리어 테이프(30)의 제거 전에 스타일러스에 의해 분리된다면 덜 센 접착력을 필요로 할 것임에도 불구하고, 캐리어 테이프를 늘리는 일 없이 또는 후면 금속 또는 후면 층을 분리하도록 스타일러스를 사용하는 일 없이 용이하게 될 수 있다.
단계 1303에서, 신규한 캐리어 테이프는 웨이퍼(100)의 후면에 적용될 수 있고, 따라서 캐리어 필름(310)은 단계 1304에서 웨이퍼(100)의 정면으로부터 제거될 수 있다. 따라서 웨이퍼(100)는 다음의 프로세싱을 받기 쉬울 수 있다.
본 실시예들은 웨이퍼의 하나의 면 상에만 캐리어 테이프들을 사용한 방법들과 비교하여 향상된 결과들을 생성한다는 것을 알 수 있었다. 본 실시예에 따라, 캐리어 테이프 층들은 후면 재료의 싱귤레이션 동안 웨이퍼의 양면들 상에 배치된다. 본 실시예는 싱귤레이트된 후면 재료의 품질을 향상시키고 다이 활성 영역들로 전파하는 싱귤레이션 라인들에 기인한 수량 감소를 감소시킨다.
앞서 말한 모든 것들로부터, 기술 분야의 숙련자는 하나의 실시예에 따라, 웨이퍼(예를 들어, 요소들(10, 100))를 싱귤레이트하는 방법이 웨이퍼 상에 형성되고 간격들에 의해 서로로부터 분리된 복수의 다이(예를 들어, 요소들(12, 14, 16, 18))를 갖는 웨이퍼를 제공하는 단계를 포함하는 것을 결정할 수 있고, 웨이퍼는 제 1 및 제 2 대향하는 주면들(예를 들어, 요소들(21, 22))을 갖고, 재료 층(예를 들어, 요소들(28, 281))이 제 2 주면을 따라 형성된다. 방법은 제 1 캐리어 기판(예를 들어, 요소(30)) 상에 웨이퍼를 배치하는 단계를 포함하고, 재료 층은 제 1 캐리어 기판에 인접한다. 방법은 싱귤레이션 라인들(예를 들어, 요소들(13, 15, 17, 19))을 형성하도록 공간들을 통해 웨이퍼를 싱귤레이트하는 단계를 포함하고, 싱귤레이트는 재료 층에 근접하여 정지하는 것을 포함한다. 방법은 싱귤레이션 라인들로 재료 층을 분리하도록 제 1 주면 또는 제 2 주면 중 적어도 하나에 국소적 압력(예를 들어, 요소(61, 71, 710, 81))을 인가하는 단계를 포함한다.
앞서 말한 모든 것들로부터, 기술 분야의 숙련자는 다른 실시예에 따라, 웨이퍼(예를 들어, 요소들(10, 100))로부터 다이를 싱귤레이트하는 방법이 웨이퍼 상에 형성되고 간격들에 의해 서로로부터 분리된 복수의 다이(예를 들어, 요소들(12, 14, 16, 18))를 갖는 웨이퍼를 제공하는 단계를 포함하는 것을 결정할 수 있고, 웨이퍼는 제 1 및 제 2 대향하는 주면들(예를 들어, 요소들(21, 22))을 갖고, 재료 층(예를 들어, 요소들(28, 281))이 제 2 주면을 따라 형성된다. 방법은 제 1 캐리어 기판(예를 들어, 요소(30)) 상에 웨이퍼를 배치하는 단계로서, 재료 층은 제 1 캐리어 기판과 인접하는 상기 배치 단계와; 싱귤레이션 라인들(예를 들어, 요소들(13, 15, 17, 19))을 형성하도록 공간들을 통해 웨이퍼를 싱귤레이트하는 단계로서, 싱귤레이션 라인들은 재료 층을 통해 완전히 관통하기 전에 종결되는, 상기 싱귤레이트하는 단계를 포함한다. 방법은 제 2 캐리어 기판(예를 들어, 요소(310)) 상에 웨이퍼를 배치하는 단계로서, 재료 층은 제 2 캐리어 기판의 맞은 편에 있는, 상기 배치 단계를 포함한다. 방법은 싱귤레이션 라인들로 재료 층을 분리하도록 제 2 캐리어 기판을 따라 기계 디바이스를 이동시키는 단계를 포함한다.
상술한 방법의 하나의 실시예에서, 제 1 캐리어 기판 상에 웨이퍼를 배치하는 단계는 제 1 캐리어 테이프 상에 웨이퍼를 배치하는 단계를 포함할 수 있고, 제 2 캐리어 기판 상에 웨이퍼를 배치하는 단계는 제 2 캐리어 테이프 상에 웨이퍼를 배치하는 단계를 포함할 수 있다. 다른 실시예에서, 기계 디바이스를 이동시키는 단계는 적어도 하나의 스타일러스를 이동시키는 단계를 포함할 수 있다. 추가의 실시예에서, 웨이퍼를 제공하는 단계는 제 2 주면 위에 가로 놓인 웨이퍼 후면 코팅 층을 가진 반도체 웨이퍼를 제공하는 단계를 포함할 수 있다. 다른 실시예에서, 웨이퍼를 싱귤레이트하는 단계는 웨이퍼를 플라즈마 에칭하는 단계를 포함할 수 있다.
앞서 말한 모든 것들로부터, 기술 분야의 숙련자는 추가의 실시예에 따라, 기판(예를 들어, 요소들(10, 100))을 싱귤레이트하는 방법이 기판 상에 형성되고 간격들에 의해 서로로부터 분리된 복수의 다이(예를 들어, 요소들(12, 14, 16, 18))를 갖는 기판을 제공하는 단계를 포함하는 것을 결정할 수 있고, 기판은 제 1 및 제 2 대향하는 주면들(예를 들어, 요소들(21, 22))을 갖고, 재료 층(예를 들어, 요소들(28, 281))이 제 2 주면 위에 가로 놓여 형성된다. 방법은 재료 층 상에 캐리어 테이프(예를 들어, 요소(30))를 배치하는 단계를 포함한다. 방법은 싱귤레이션 라인들(예를 들어, 요소들(13, 15, 17, 19))을 형성하도록 공간들을 통해 기판을 플라즈마 에칭하는 단계를 포함하고, 싱귤레이션 라인들은 재료 층에 근접하여 종결된다. 방법은 재료 층의 맞은 편의 기판 상에 캐리어 필름(예를 들어, 요소(310))을 배치하는 단계를 포함한다. 방법은 재료 층을 분리하도록 기계 디바이스를 사용하여 제 1 주면에 국소적 압력을 인가하는 단계를 포함한다.
상술한 방법의 하나의 실시예에서, 국소적 압력을 인가하는 단계는 적어도 하나의 스타일러스로 국소적 압력을 인가하는 단계를 포함할 수 있다. 다른 실시예에서 기판을 제공하는 단계는 제 2 주면 위에 가로 놓여 형성된 웨이퍼 후면 코팅 층을 가진 반도체 웨이퍼를 제공하는 단계를 포함한다.
앞서 말한 모든 것들로부터, 기술 분야의 숙련자는 다른 실시예에 따라, 전자 디바이스를 형성하는 방법이 웨이퍼 상에 형성되고 간격들에 의해 서로로부터 분리된 복수의 다이(예를 들어, 요소들(12, 14, 16, 18))를 갖는 웨이퍼(예를 들어, 요소들(10, 100))를 제공하는 단계를 포함하는 것을 결정할 수 있고, 웨이퍼는 제 1 및 제 2 대향하는 주면들(예를 들어, 요소들(21, 22))을 갖고, 재료 층(예를 들어, 요소들(28, 281))이 제 2 주면을 따라 형성되고, 재료 층이 제 1 캐리어 기판 상에 배치된다. 방법은 싱귤레이션 라인들(예를 들어, 요소들(13, 15, 17, 19))을 형성하도록 공간들을 통해 웨이퍼를 싱귤레이트하는 단계를 포함한다. 방법은 제 2 캐리어 기판(예를 들어, 요소(310)) 상에 웨이퍼를 배치하는 단계를 포함하고, 재료 층은 제 2 캐리어 기판의 맞은 편에 있다. 방법은 싱귤레이션 라인들로 재료 층을 분리하도록 제 1 또는 제 2 캐리어 기판들 중 하나에 따라 기계 디바이스를 이동시키는 단계를 포함한다.
상술한 방법의 하나의 실시예에서, 제 1 캐리어 기판 상에 웨이퍼를 배치하는 단계는 제 1 캐리어 테이프 상에 웨이퍼를 배치하는 단계를 포함할 수 있고, 제 2 캐리어 기판 상에 웨이퍼를 배치하는 단계는 제 2 캐리어 테이프 상에 웨이퍼를 배치하는 단계를 포함할 수 있다. 다른 실시예에서, 기계 디바이스를 이동시키는 단계는 웨이퍼에 부착된 제 1 캐리어 기판 및 제 2 캐리어 기판 둘 다와 함께 기계 디바이스를 이동시키는 단계를 포함할 수 있다. 추가의 실시예에서, 기계 디바이스를 이동시키는 단계는 적어도 하나의 캐리어 기판을 이동시키는 단계를 포함할 수 있다. 다른 실시예에서, 기계 디바이스를 이동시키는 단계는 제 2 캐리어 기판을 따라 적어도 하나의 스타일러스를 이동시키는 단계를 포함할 수 있다. 또 다른 실시예에서, 기계 디바이스를 이동시키는 단계는 제 1 캐리어 테이프가 압축 층에 대해 배치되면서 기계 디바이스를 이동시키는 단계를 포함할 수 있다. 다른 실시예에서, 웨이퍼를 제 2 캐리어 기판 상에 배치하는 단계는 제 2 캐리어 기판 상에 웨이퍼를 배치하는 단계를 포함할 수 있고, 제 2 캐리어 기판은 제 1 캐리어 기판보다 높은 접착 강도를 갖는다. 추가의 실시예에서, 하나 이상의 상술한 방법들은 기계 디바이스를 이동시킨 후에 제 1 캐리어 기판을 제거하는 단계를 또한 포함할 수 있고, 제 1 캐리어 기판을 제거하는 단계는 싱귤레이션 라인들의 재료 층의 부분들을 제거한다. 하나의 실시예에서, 제 1 캐리어 기판을 제거하는 단계는 제 1 캐리어 테이프가 제거되기 전에 제 1 또는 제 2 캐리어 테이프들 중 하나를 늘리는 일 없이 제 1 캐리어 기판을 제거하는 단계를 포함할 수 있다.
앞서 말한 모든 것들로부터, 기술 분야의 숙련자는 또 다른 실시예에 따라, 웨이퍼(예를 들어, 요소들(10, 100))로부터 다이(예를 들어, 요소들(12, 14, 16, 18))를 분리하는 장치가 캐리어 기판 상에 웨이퍼를 홀딩하기 위한 구조를 포함하는 것을 결정할 수 있고, 반도체 웨이퍼는 웨이퍼 상의 재료 층에 근접하여 종결하는 복수의 싱귤레이션 라인들과; 캐리어 기판을 통해 웨이퍼에 국소적 압력(예를 들어, 요소들(61, 71, 81))을 인가하기 위한 구조를 갖는다.
상술한 장치의 하나의 실시예에서 반도체 웨이퍼는 반도체 웨이퍼를 통해 에칭된 복수의 싱귤레이션 라인들을 갖는다. 다른 실시예에서, 싱귤레이션 라인들은 반도체 웨이퍼를 통해 플라즈마 에칭된다. 추가의 실시예에서, 국소적 압력을 인가하기 위한 구조는 웨이퍼와 관련하여 이동되도록 구성될 수 있다. 다른 실시예에서, 국소적 압력을 인가하기 위한 구조는 회전하도록 구성될 수 있다. 또 다른 실시예에서, 국소적 압력을 인가하기 위한 구조는 하나 이상의 스타일러스를 포함한다. 하나의 실시예에서, 홀딩하기 위한 구조는 압축 층(예를 들어, 요소(733))을 포함할 수 있다. 다른 실시예에서, 압축 층은 가압된 멤브레인 구조를 포함한다.
앞서 말한 모든 것들로부터, 기술 분야의 숙련자는 다른 실시예에 따라, 기판을 싱귤레이트하는 방법이 기판 상에 형성되고 간격들에 의해 서로로부터 분리된 복수의 다이(예를 들어, 요소들(12, 14, 16, 18))를 갖는 기판(예를 들어, 요소들(10, 100))을 제공하는 단계를 포함하는 것을 결정할 수 있고, 기판은 제 1 및 제 2 대향하는 주면들(예를 들어, 요소들(21, 22))을 갖고, 재료 층(예를 들어, 요소들(28, 281))이 제 2 주면 위에 가로 놓여 형성된다. 방법은 재료 층 상에 캐리어 테이프(예를 들어, 요소(30))를 배치하는 단계를 포함한다. 방법은 싱귤레이션 라인들(예를 들어, 요소들(13, 15, 17, 19))을 형성하도록 공간들을 통해 기판을 플라즈마 에칭하는 단계를 포함하고, 싱귤레이션 라인들은 재료 층에 근접하여 종결된다. 방법은 재료 층을 분리하도록 기계 디바이스(예를 들어, 요소들(61, 71, 81))를 사용하여 제 2 주면에 국소적 압력을 인가하는 단계를 포함한다.
앞서 말한 모든 것들로부터, 기술 분야의 숙련자는 추가의 실시예에 따라, 기판을 싱귤레이트하는 방법이 기판 상에 형성되고 간격들에 의해 서로로부터 분리된 복수의 다이(예를 들어, 요소들(12, 14, 16, 18))를 갖는 기판(예를 들어, 요소들(10, 100))을 제공하는 단계를 포함하는 것을 결정할 수 있고, 기판은 제 1 및 제 2 대향하는 주면들(예를 들어, 요소들(21, 22))을 갖고, 재료 층(예를 들어, 요소들(28, 281))이 제 2 주면 위에 가로 놓여 형성된다. 방법은 재료 층 상에 제 1 캐리어 테이프(예를 들어, 요소(30))를 배치하는 단계를 포함한다. 방법은 싱귤레이션 라인들(예를 들어, 요소들(13, 15, 17, 19))을 형성하도록 공간들을 통해 기판을 플라즈마 에칭하는 단계를 포함하고, 싱귤레이션 라인들은 재료 층에 근접하여 종결된다. 방법은 재료 층의 맞은 편의 기판 상에 제 2 캐리어 테이프(예를 들어, 요소(310))를 배치하는 단계와; 싱귤레이션 라인들로 재료 층을 분리하도록 제 1 캐리어 테이프를 제거하는 단계를 포함한다.
앞서 말한 모든 것들로부터, 기술 분야의 숙련자는 다른 실시예에 따라, 기판을 싱귤레이트하는 방법이 기판 상에 형성되고 간격들에 의해 서로로부터 분리된 복수의 다이(예를 들어, 요소들(12, 14, 16, 18))를 갖는 기판(예를 들어, 요소들(10, 100))을 제공하는 단계를 포함하는 것을 결정할 수 있고, 기판은 제 1 및 제 2 대향하는 주면들(예를 들어, 요소들(21, 22))을 갖고, 재료 층(예를 들어, 요소들(28, 281))이 제 2 주면 위에 가로 놓여 형성된다. 방법은 재료 층 상에 제 1 캐리어 테이프(예를 들어, 요소(30))를 배치하는 단계를 포함한다. 방법은 싱귤레이션 라인들(예를 들어, 요소들(13, 15, 17, 19))을 형성하도록 공간들을 통해 기판을 플라즈마 에칭하는 단계를 포함하고, 싱귤레이션 라인들은 재료 층에 근접하여 종결된다. 방법은 재료 층의 맞은 편의 기판 상에 제 2 캐리어 테이프(예를 들어, 요소(310))를 배치하는 단계를 포함한다. 방법은 기판이 제 1 및 제 2 캐리어 테이프들 둘 다에 부착되면서 싱귤레이션 라인들로 재료 층을 분리하도록 기계 디바이스(예를 들어, 61, 71, 81)를 사용하여 기판의 하나의 주면에 국소적 압력을 인가하는 단계를 포함한다.
앞서 말한 모든 것들로부터, 기술 분야의 숙련자는 또 다른 실시예에 따라, 기판을 싱귤레이트하는 방법이 기판 상에 형성되고 간격들에 의해 서로로부터 분리된 복수의 다이(예를 들어, 요소들(12, 14, 16, 18))를 갖는 기판(예를 들어, 요소들(10, 100))을 제공하는 단계를 포함하는 것을 결정할 수 있고, 기판은 제 1 및 제 2 대향하는 주면들(예를 들어, 요소들(21, 22))을 갖고, 재료 층(예를 들어, 요소들(28, 281))이 제 2 주면 위에 가로 놓여 형성된다. 방법은 재료 층 상에 제 1 캐리어 테이프(예를 들어, 요소(30))를 배치하는 단계를 포함한다. 방법은 싱귤레이션 라인들을 형성하도록 공간들을 통해 기판을 플라즈마 에칭하는 단계를 포함하고, 싱귤레이션 라인들은 재료 층에 근접하여 종결된다. 방법은 재료 층의 맞은 편의 기판 상에 제 2 캐리어 테이프(예를 들어, 요소(310))를 배치하는 단계를 포함한다. 방법은 싱귤레이션 라인들로 재료 층을 분리하도록 제 1 캐리어 테이프를 제거하는 단계를 포함한다.
상기의 것들을 고려하여, 새로운 방법과 장비가 개시된다는 것이 명확하다. 다른 특징들 사이에서, 캐리어 테이프 상에 기판의 주면 상의 재료 층을 가진 기판을 배치하는 단계, 싱귤레이션 라인들 내의 재료 층의 부분들을 노출하도록 기판을 통해 싱귤레이션 라인들을 형성하는 단계가 포함된다. 제 2 캐리어 테이프는 기판의 정면에 적용되고, 기판의 정면에 국소적 압력을 제공하는 기계 디바이스는 기판이 양면들 상의 캐리어 테이프 층들을 가지면서 기판의 후면으로부터 재료 층을 분리하도록 사용된다. 방법은 더 두꺼운 후면 금속 층들 또는 WBC 층들과 같은, 후면 층들을 포함하는 기판들을 싱귤레이트하는 효율적인, 신뢰가 가는, 비용 효과적인 프로세스를 다른 것들 사이에서 제공한다.
본 발명의 주제가 특정한 바람직한 실시예들과 예시적인 실시예들로 설명되는 반면, 본 발명의 상술한 도면들과 설명들이 주제의 일반적인 실시예들만 서술하고 따라서 본 발명의 범주를 제한하는 것으로서 고려되어서는 안 된다. 많은 대안들과 변형들이 기술 분야의 숙련자들에게 명백할 것이라는 것이 명확하다. 예를 들어, 제거 가능한 지지 재료들의 다른 형태들은 캐리어 테이프들 대신에 사용될 수 있다.
이하에 청구항들이 반영될 때, 발명의 양태들은 단일 상술한 개시된 실시예의 모든 특징들보다 덜 있을 수 있다. 따라서, 이하에 나타낸 청구항들은 이 도면들의 상세한 설명에 분명히 포함되고, 각각의 청구항은 본 발명의 각각의 실시예로서 그 자체에 기초한다. 게다가, 여기에 설명된 몇몇의 실시예들이 몇몇을 포함하지만 다른 실시예들에 포함된 다른 특징들을 포함하지 않는 반면, 다른 실시예들의 특징들의 조합들은 본 발명의 범주 내에 있도록 의도되고 기술 분야의 숙련자들에 이해되는 바와 같이 다른 실시예들을 형성하도록 의도된다.

Claims (20)

  1. 웨이퍼를 싱귤레이트(singulating)하는 방법에 있어서,
    대향하는 제 1 및 제 2 주면들과, 웨이퍼의 일부로 형성된 복수의 다이와, 제 2 주면을 따른 재료와, 상기 재료에 인접한 제 1 캐리어 기판을 포함하고, 상기 복수의 다이는 상기 재료에 인접하게 종결된 싱귤레이션 라인들에 의해 분리되는, 웨이퍼를 제공하는 단계;
    웨이퍼가 기판과 제 1 캐리어 기판 사이에 개재되도록 웨이퍼의 제 1 주면에 인접하게 기판을 배치하는 단계;
    압축 층을 제공하는 단계;
    기계 디바이스를 제공하는 단계;
    압축 층과 기계 디바이스 사이에 웨이퍼를 배치하는 단계; 및
    싱귤레이션 라인들의 재료를 분리하기 위해 제 1 캐리어 기판 또는 기판 중 하나에 거의 평행한 방향으로 및 인접하게 기계 디바이스를 이동시키는 단계를 포함하는, 웨이퍼를 싱귤레이트하는 방법.
  2. 제 1 항에 있어서,
    상기 웨이퍼를 배치하는 단계는, 압축 층에 인접하게 제 1 캐리어 기판을 배치하는 단계를 포함하는, 웨이퍼를 싱귤레이트하는 방법.
  3. 제 2 항에 있어서,
    상기 웨이퍼를 배치하는 단계는, 압축 층에 물리적으로 접하도록 제 1 캐리어 기판을 배치하는 단계를 포함하는, 웨이퍼를 싱귤레이트하는 방법.
  4. 제 1 항에 있어서,
    상기 웨이퍼를 제공하는 단계는, 도전체를 포함하는 재료를 제공하는 단계를 포함하는, 웨이퍼를 싱귤레이트하는 방법.
  5. 제 1 항에 있어서,
    상기 기판을 배치하는 단계는, 캐리어 테이프를 배치하는 단계를 포함하는, 웨이퍼를 싱귤레이트하는 방법.
  6. 제 1 항에 있어서,
    기계 디바이스를 이동시키는 단계의 적어도 일부동안 적어도 제 1 캐리어 기판을 가열하는 단계를 더 포함하는, 웨이퍼를 싱귤레이트하는 방법.
  7. 제 1 항에 있어서,
    기계 디바이스를 이동시키는 단계의 적어도 일부동안 적어도 제 1 캐리어 기판을 냉각하는 단계를 더 포함하는, 웨이퍼를 싱귤레이트하는 방법.
  8. 제 1 항에 있어서,
    기계 디바이스를 이동시키는 단계의 적어도 일부동안 제 1 캐리어 기판을 늘이는 단계를 더 포함하는, 웨이퍼를 싱귤레이트하는 방법.
  9. 제 1 항에 있어서,
    상기 기계 디바이스를 이동시키는 단계는, 롤러 구조를 이동시키는 단계를 포함하는, 웨이퍼를 싱귤레이트하는 방법.
  10. 제 1 항에 있어서,
    상기 기계 디바이스를 이동시키는 단계는, 기판에 거의 수직하게 압축력을 인가하는 단계를 포함하는, 웨이퍼를 싱귤레이트하는 방법.
  11. 웨이퍼를 싱귤레이트하는 방법에 있어서,
    제 1 주면과, 제 1 주면과 대향하는 제 2 주면과, 제 1 주면에 인접하게 형성된 복수의 다이와, 제 2 주면 상의 재료와, 재료와 인접한 제 1 캐리어 기판을 포함하고, 상기 복수의 다이는 재료에 인접하게 종결된 싱귤레이션 라인들에 의해 분리되고, 상기 재료는 도전성 재료를 포함하는, 웨이퍼를 제공하는 단계; 및
    싱귤레이션 라인들의 재료를 분리하기 위해 하나 이상의 제 1 주면 또는 제 2 주면에 평판 구조로 압력을 인가하는 단계로서, 상기 평판 구조는 압력을 인가하는 단계동안 웨이퍼와 횡으로 중첩되는, 상기 압력을 인가하는 단계를 포함하는, 웨이퍼를 싱귤레이트하는 방법.
  12. 제 11 항에 있어서,
    평판 구조를 배치하는 단계가 평판 구조와 웨이퍼 사이에 배치된 복수의 스타일러스 구조들을 포함하는 평판 구조를 배치하는 단계를 포함하고,
    스타일러스 구조들 각각은 웨이퍼 상에 국소적 압력을 제공하도록 구성된, 웨이퍼를 싱귤레이트하는 방법.
  13. 제 11 항에 있어서,
    상기 평판 구조로 압력을 인가하는 단계는, 제 1 주면 및 제 2 주면에 거의 수직하게 압축력을 인가하는 단계를 포함하는, 웨이퍼를 싱귤레이트하는 방법.
  14. 제 11 항에 있어서,
    웨이퍼가 기판과 제 1 캐리어 기판 사이에 개재되도록 웨이퍼의 제 1 주면에 인접하게 기판을 배치하는 단계를 더 포함하는, 웨이퍼를 싱귤레이트하는 방법.
  15. 제 14 항에 있어서,
    상기 기판을 배치하는 단계는, 캐리어 테이프를 배치하는 단계를 포함하는, 웨이퍼를 싱귤레이트하는 방법.
  16. 제 11 항에 있어서,
    압력을 인가하는 단계의 적어도 일부동안 제 1 캐리어 기판을 늘이는 단계를 더 포함하는, 웨이퍼를 싱귤레이트하는 방법.
  17. 제 11 항에 있어서,
    상기 압력을 인가하는 단계는, 기판에 거의 수직하게 압축력을 인가하기 위해 평판 구조를 이동시키는 단계를 포함하는, 웨이퍼를 싱귤레이트하는 방법.
  18. 제 11 항에 있어서,
    압력을 인가하는 단계동안 제 1 캐리어 기판을 늘이는 단계를 더 포함하는, 웨이퍼를 싱귤레이트하는 방법.
  19. 제 11 항에 있어서,
    평판 구조를 이동시키는 단계를 더 포함하는, 웨이퍼를 싱귤레이트하는 방법.
  20. 제 19 항에 있어서,
    상기 평판 구조를 이동시키는 단계는, 평판 구조를 회전시키는 단계를 포함하는, 웨이퍼를 싱귤레이트하는 방법.
KR1020210005667A 2012-11-07 2021-01-15 반도체 다이 싱귤레이션 방법 및 장치 KR20210011035A (ko)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
US201261723548P 2012-11-07 2012-11-07
US61/723,548 2012-11-07
US201361750520P 2013-01-09 2013-01-09
US61/750,520 2013-01-09
US201361774081P 2013-03-07 2013-03-07
US61/774,081 2013-03-07
US14/057,756 2013-10-18
US14/057,756 US9136173B2 (en) 2012-11-07 2013-10-18 Singulation method for semiconductor die having a layer of material along one major surface

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020130134047A Division KR102206705B1 (ko) 2012-11-07 2013-11-06 반도체 다이 싱귤레이션 방법 및 장치

Publications (1)

Publication Number Publication Date
KR20210011035A true KR20210011035A (ko) 2021-01-29

Family

ID=50622736

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020130134047A KR102206705B1 (ko) 2012-11-07 2013-11-06 반도체 다이 싱귤레이션 방법 및 장치
KR1020210005667A KR20210011035A (ko) 2012-11-07 2021-01-15 반도체 다이 싱귤레이션 방법 및 장치

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020130134047A KR102206705B1 (ko) 2012-11-07 2013-11-06 반도체 다이 싱귤레이션 방법 및 장치

Country Status (6)

Country Link
US (6) US9136173B2 (ko)
KR (2) KR102206705B1 (ko)
CN (2) CN109037122B (ko)
DE (1) DE202013104987U1 (ko)
PH (1) PH12013000318B1 (ko)
TW (3) TWI601194B (ko)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9484260B2 (en) 2012-11-07 2016-11-01 Semiconductor Components Industries, Llc Heated carrier substrate semiconductor die singulation method
US9136173B2 (en) * 2012-11-07 2015-09-15 Semiconductor Components Industries, Llc Singulation method for semiconductor die having a layer of material along one major surface
US9219011B2 (en) * 2013-08-29 2015-12-22 Infineon Technologies Ag Separation of chips on a substrate
JP6251574B2 (ja) * 2014-01-14 2017-12-20 株式会社ディスコ 切削方法
US9165832B1 (en) * 2014-06-30 2015-10-20 Applied Materials, Inc. Method of die singulation using laser ablation and induction of internal defects with a laser
JP5959069B2 (ja) * 2014-07-14 2016-08-02 国立研究開発法人産業技術総合研究所 半導体プロセス用キャリア
KR102240810B1 (ko) * 2014-08-05 2021-04-15 유니카르타, 인크. 쉬운 조립을 위한 초소형 또는 초박형 개별 컴포넌트의 구성
JP6407056B2 (ja) * 2015-02-20 2018-10-17 株式会社ディスコ 分割装置と分割方法
JP6490459B2 (ja) * 2015-03-13 2019-03-27 古河電気工業株式会社 ウェハ固定テープ、半導体ウェハの処理方法および半導体チップ
JP6265175B2 (ja) * 2015-06-30 2018-01-24 日亜化学工業株式会社 半導体素子の製造方法
JP2017055012A (ja) * 2015-09-11 2017-03-16 株式会社東芝 デバイスの製造方法
JP6631782B2 (ja) * 2015-11-16 2020-01-15 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US20170287768A1 (en) * 2016-03-29 2017-10-05 Veeco Precision Surface Processing Llc Apparatus and Method to Improve Plasma Dicing and Backmetal Cleaving Process
US10366923B2 (en) * 2016-06-02 2019-07-30 Semiconductor Components Industries, Llc Method of separating electronic devices having a back layer and apparatus
US10056297B1 (en) 2016-06-20 2018-08-21 Paul C. Lindsey, Jr. Modified plasma dicing process to improve back metal cleaving
US11075118B2 (en) 2016-06-22 2021-07-27 Semiconductor Components Industries, Llc Semiconductor die singulation methods
US10403544B2 (en) * 2016-06-22 2019-09-03 Semiconductor Components Industries, Llc Semiconductor die singulation methods
JP2018120915A (ja) * 2017-01-24 2018-08-02 株式会社ディスコ 板状物の加工方法
JP2018181929A (ja) * 2017-04-05 2018-11-15 株式会社ディスコ 加工方法
US10373869B2 (en) 2017-05-24 2019-08-06 Semiconductor Components Industries, Llc Method of separating a back layer on a substrate using exposure to reduced temperature and related apparatus
JP6782215B2 (ja) * 2017-10-18 2020-11-11 古河電気工業株式会社 プラズマダイシング用マスク材、マスク一体型表面保護テープおよび半導体チップの製造方法
TWI631606B (zh) * 2017-11-01 2018-08-01 恆勁科技股份有限公司 擴張晶粒間距之方法
US10283388B1 (en) * 2017-11-13 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Detaping machine and detaping method
TWI699837B (zh) * 2017-12-20 2020-07-21 旺矽科技股份有限公司 多晶粒選取方法
JP7030006B2 (ja) * 2018-04-12 2022-03-04 株式会社ディスコ 拡張方法及び拡張装置
US11171031B2 (en) 2018-07-23 2021-11-09 Texas Instruments Incorporated Die matrix expander with partitioned subring
US20200075386A1 (en) 2018-08-30 2020-03-05 Texas Instruments Incorporated Subring for semiconductor dies
US10658240B1 (en) * 2018-12-31 2020-05-19 Texas Instruments Incorporated Semiconductor die singulation
US10818551B2 (en) * 2019-01-09 2020-10-27 Semiconductor Components Industries, Llc Plasma die singulation systems and related methods
US20220270925A1 (en) * 2019-07-22 2022-08-25 Massachusetts Institute Of Technology Flexing semiconductor structures and related techniques
US20210296176A1 (en) * 2020-03-23 2021-09-23 Semiconductor Components Industries, Llc Structure and method for electronic die singulation using alignment structures and multi-step singulation
CN111509107B (zh) * 2020-04-24 2021-06-04 湘能华磊光电股份有限公司 一种将led晶圆分离n份的倒膜的方法

Family Cites Families (132)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4820377A (en) 1987-07-16 1989-04-11 Texas Instruments Incorporated Method for cleanup processing chamber and vacuum process module
US5075253A (en) 1989-04-12 1991-12-24 Advanced Micro Devices, Inc. Method of coplanar integration of semiconductor IC devices
US5166097A (en) 1990-11-26 1992-11-24 The Boeing Company Silicon wafers containing conductive feedthroughs
US5300461A (en) 1993-01-25 1994-04-05 Intel Corporation Process for fabricating sealed semiconductor chip using silicon nitride passivation film
JP3197788B2 (ja) * 1995-05-18 2001-08-13 株式会社日立製作所 半導体装置の製造方法
US5753418A (en) 1996-09-03 1998-05-19 Taiwan Semiconductor Manufacturing Company Ltd 0.3 Micron aperture width patterning process
US5937296A (en) 1996-12-20 1999-08-10 Siemens Aktiengesellschaft Memory cell that includes a vertical transistor and a trench capacitor
US6030885A (en) 1997-04-18 2000-02-29 Vlsi Technology, Inc. Hexagonal semiconductor die, semiconductor substrates, and methods of forming a semiconductor die
US5982018A (en) 1997-05-23 1999-11-09 Micron Technology, Inc. Thin film capacitor coupons for memory modules and multi-chip modules
US5863813A (en) 1997-08-20 1999-01-26 Micron Communications, Inc. Method of processing semiconductive material wafers and method of forming flip chips and semiconductor chips
KR100278137B1 (ko) * 1997-09-04 2001-01-15 가나이 쓰도무 반도체소자의 탑재방법 및 그 시스템, 반도체소자 분리장치 및ic카드의 제조방법
US6140151A (en) 1998-05-22 2000-10-31 Micron Technology, Inc. Semiconductor wafer processing method
US6465329B1 (en) 1999-01-20 2002-10-15 Amkor Technology, Inc. Microcircuit die-sawing protector and method
US6214703B1 (en) 1999-04-15 2001-04-10 Taiwan Semiconductor Manufacturing Company Method to increase wafer utility by implementing deep trench in scribe line
KR100338768B1 (ko) 1999-10-25 2002-05-30 윤종용 산화막 제거방법 및 산화막 제거를 위한 반도체 제조 장치
EP1266399B1 (en) 2000-01-26 2012-08-29 ALLVIA, Inc. Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners
DE10031252A1 (de) 2000-06-27 2002-01-10 Bosch Gmbh Robert Verfahren zur Zertrennung eines Substratwafers in eine Anzahl von Substratchips
RU2276429C2 (ru) 2000-09-21 2006-05-10 Кембридж Семикондактор Лимитед Полупроводниковое устройство и способ формирования полупроводникового устройства
US6686225B2 (en) 2001-07-27 2004-02-03 Texas Instruments Incorporated Method of separating semiconductor dies from a wafer
US6642127B2 (en) 2001-10-19 2003-11-04 Applied Materials, Inc. Method for dicing a semiconductor wafer
US7332819B2 (en) 2002-01-09 2008-02-19 Micron Technology, Inc. Stacked die in die BGA package
GB0130870D0 (en) 2001-12-21 2002-02-06 Accentus Plc Solid-state antenna
US6919646B2 (en) 2002-03-12 2005-07-19 Nec Electronics Corporation Semiconductor device with contacting electrodes
US6849554B2 (en) 2002-05-01 2005-02-01 Applied Materials, Inc. Method of etching a deep trench having a tapered profile in silicon
JP3923368B2 (ja) 2002-05-22 2007-05-30 シャープ株式会社 半導体素子の製造方法
US6713366B2 (en) * 2002-06-12 2004-03-30 Intel Corporation Method of thinning a wafer utilizing a laminated reinforcing layer over the device side
JP2004055860A (ja) * 2002-07-22 2004-02-19 Renesas Technology Corp 半導体装置の製造方法
US20040058478A1 (en) 2002-09-25 2004-03-25 Shafidul Islam Taped lead frames and methods of making and using the same in semiconductor packaging
US6897128B2 (en) 2002-11-20 2005-05-24 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device, plasma processing apparatus and plasma processing method
US20040102022A1 (en) 2002-11-22 2004-05-27 Tongbi Jiang Methods of fabricating integrated circuitry
JP4013753B2 (ja) 2002-12-11 2007-11-28 松下電器産業株式会社 半導体ウェハの切断方法
JP3991872B2 (ja) 2003-01-23 2007-10-17 松下電器産業株式会社 半導体装置の製造方法
WO2004081992A2 (en) 2003-03-13 2004-09-23 Pdf Solutions, Inc. Semiconductor wafer with non-rectangular shaped dice
KR20040086869A (ko) 2003-03-22 2004-10-13 삼성전자주식회사 다양한 형태의 반도체 칩을 제조하기 위한 웨이퍼 절단 방법
US7339110B1 (en) 2003-04-10 2008-03-04 Sunpower Corporation Solar cell and method of manufacture
JP3933118B2 (ja) * 2003-10-02 2007-06-20 ソニー株式会社 半導体装置の製造方法および半導体装置の製造装置
US6982211B2 (en) * 2003-12-02 2006-01-03 Disco Corporation Water jet processing method
EP1557875A1 (en) 2003-12-29 2005-07-27 STMicroelectronics S.r.l. Process for forming tapered trenches in a dielectric material
US7098077B2 (en) 2004-01-20 2006-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor chip singulation method
JP2005244198A (ja) * 2004-01-26 2005-09-08 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US7129114B2 (en) 2004-03-10 2006-10-31 Micron Technology, Inc. Methods relating to singulating semiconductor wafers and wafer scale assemblies
US7129144B2 (en) 2004-04-30 2006-10-31 Lite-On Semiconductor Corp. Overvoltage protection device and manufacturing process for the same
DE102004022178B4 (de) 2004-05-05 2008-03-20 Atmel Germany Gmbh Verfahren zur Herstellung einer Leiterbahn auf einem Substrat und Bauelement mit einer derart hergestellten Leiterbahn
JP4677758B2 (ja) * 2004-10-14 2011-04-27 日立化成工業株式会社 ダイボンドダイシングシート及びその製造方法、並びに、半導体装置の製造方法
JP2006041005A (ja) 2004-07-23 2006-02-09 Matsushita Electric Ind Co Ltd 半導体素子形成領域の配置決定方法及び装置、半導体素子形成領域の配置決定用プログラム、並びに半導体素子の製造方法
JP4018088B2 (ja) 2004-08-02 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法及び半導体素子の製造方法
US7288489B2 (en) 2004-08-20 2007-10-30 Semitool, Inc. Process for thinning a semiconductor workpiece
US20070148807A1 (en) 2005-08-22 2007-06-28 Salman Akram Microelectronic imagers with integrated optical devices and methods for manufacturing such microelectronic imagers
US7335576B2 (en) 2004-10-08 2008-02-26 Irvine Sensors Corp. Method for precision integrated circuit die singulation using differential etch rates
JP4288229B2 (ja) 2004-12-24 2009-07-01 パナソニック株式会社 半導体チップの製造方法
US20060154388A1 (en) 2005-01-08 2006-07-13 Richard Lewington Integrated metrology chamber for transparent substrates
GB0500393D0 (en) 2005-01-10 2005-02-16 Univ Warwick Microheaters
JP4624813B2 (ja) * 2005-01-21 2011-02-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体製造装置
US7253477B2 (en) 2005-02-15 2007-08-07 Semiconductor Components Industries, L.L.C. Semiconductor device edge termination structure
US7956459B2 (en) 2005-02-28 2011-06-07 Infineon Technologies Ag Semiconductor device and method of assembly
JP4275095B2 (ja) 2005-04-14 2009-06-10 パナソニック株式会社 半導体チップの製造方法
SG126885A1 (en) 2005-04-27 2006-11-29 Disco Corp Semiconductor wafer and processing method for same
JP4285455B2 (ja) 2005-07-11 2009-06-24 パナソニック株式会社 半導体チップの製造方法
DE102005053274A1 (de) 2005-09-30 2007-04-12 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen einer Mehrzahl von Halbleiterchips und Halbleiterbauelement
US8153464B2 (en) 2005-10-18 2012-04-10 International Rectifier Corporation Wafer singulation process
WO2007055010A1 (ja) * 2005-11-10 2007-05-18 Renesas Technology Corp. 半導体装置の製造方法および半導体装置
US20070132034A1 (en) 2005-12-14 2007-06-14 Giuseppe Curello Isolation body for semiconductor devices and method to form the same
JP2007294612A (ja) 2006-04-24 2007-11-08 Oki Data Corp 半導体装置、半導体装置の製造方法、半導体製造装置、ｌｅｄヘッド、および画像形成装置
JP5023614B2 (ja) 2006-08-24 2012-09-12 パナソニック株式会社 半導体チップの製造方法及び半導体ウエハの処理方法
JP4544231B2 (ja) 2006-10-06 2010-09-15 パナソニック株式会社 半導体チップの製造方法
JP4879702B2 (ja) * 2006-10-20 2012-02-22 リンテック株式会社 ダイソート用シートおよび接着剤層を有するチップの移送方法
US7935568B2 (en) 2006-10-31 2011-05-03 Tessera Technologies Ireland Limited Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
JP2008159985A (ja) 2006-12-26 2008-07-10 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
US7569409B2 (en) 2007-01-04 2009-08-04 Visera Technologies Company Limited Isolation structures for CMOS image sensor chip scale packages
JP4840174B2 (ja) * 2007-02-08 2011-12-21 パナソニック株式会社 半導体チップの製造方法
US7858902B2 (en) * 2007-02-13 2010-12-28 Disco Corporation Wafer dividing method and laser beam processing machine
US7651925B2 (en) 2007-03-01 2010-01-26 Delphi Technologies, Inc. Vacuum expansion of integrated circuits at sort
JP5196838B2 (ja) * 2007-04-17 2013-05-15 リンテック株式会社 接着剤付きチップの製造方法
JP4853872B2 (ja) * 2007-05-24 2012-01-11 ラピスセミコンダクタ株式会社 チップの製造方法
WO2008157722A1 (en) * 2007-06-19 2008-12-24 Vertical Circuits, Inc. Wafer level surface passivation of stackable integrated circuit chips
US7781310B2 (en) 2007-08-07 2010-08-24 Semiconductor Components Industries, Llc Semiconductor die singulation method
US7989319B2 (en) 2007-08-07 2011-08-02 Semiconductor Components Industries, Llc Semiconductor die singulation method
US8012857B2 (en) 2007-08-07 2011-09-06 Semiconductor Components Industries, Llc Semiconductor die singulation method
JP4985199B2 (ja) 2007-08-07 2012-07-25 パナソニック株式会社 半導体ウェハの個片化方法
US8859396B2 (en) 2007-08-07 2014-10-14 Semiconductor Components Industries, Llc Semiconductor die singulation method
DE102007041885B4 (de) 2007-09-04 2009-12-24 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleiterschaltungsanordnung
US20090075459A1 (en) * 2007-09-06 2009-03-19 Kabushiki Kaisha Shinkawa Apparatus and method for picking-up semiconductor dies
US7705440B2 (en) 2007-09-07 2010-04-27 Freescale Semiconductor, Inc. Substrate having through-wafer vias and method of forming
MY151354A (en) * 2007-10-09 2014-05-15 Hitachi Chemical Co Ltd Method for producing semiconductor chip with adhesive film, adhesive film for semiconductor used in the method, and method for producing semiconductor device
EP2200074A4 (en) * 2007-10-09 2011-12-07 Hitachi Chemical Co Ltd METHOD FOR MANUFACTURING SEMICONDUCTOR CHIP WITH ADHESIVE FILM, SEMICONDUCTOR ADHESIVE FILM USED IN THE METHOD, AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD
US20100240196A1 (en) * 2007-10-16 2010-09-23 Takeshi Saito Adhesive, adhesive sheet, multi-layered adhesive sheet, and production method for an electronic part
TW200935506A (en) 2007-11-16 2009-08-16 Panasonic Corp Plasma dicing apparatus and semiconductor chip manufacturing method
JP4717086B2 (ja) * 2008-01-18 2011-07-06 日東電工株式会社 ダイシング・ダイボンドフィルム
JP2009272421A (ja) * 2008-05-07 2009-11-19 Disco Abrasive Syst Ltd デバイスの製造方法
EP2149900A2 (en) * 2008-08-01 2010-02-03 Nitto Denko Corporation Dicing die-bonding film
EP2151860A2 (en) * 2008-08-04 2010-02-10 Nitto Denko Corporation Dicing die-bonding film
JP2010045151A (ja) * 2008-08-12 2010-02-25 Disco Abrasive Syst Ltd 光デバイスウエーハの加工方法
JP2010129699A (ja) * 2008-11-26 2010-06-10 Nitto Denko Corp ダイシング・ダイボンドフィルム及び半導体装置の製造方法
JP4810565B2 (ja) * 2008-11-26 2011-11-09 日東電工株式会社 ダイシング・ダイボンドフィルム及び半導体装置の製造方法
JP2010129700A (ja) * 2008-11-26 2010-06-10 Nitto Denko Corp ダイシング・ダイボンドフィルム及び半導体装置の製造方法
JP5519971B2 (ja) * 2008-11-26 2014-06-11 日東電工株式会社 ダイシング・ダイボンドフィルム及び半導体装置の製造方法
JP2010206044A (ja) * 2009-03-05 2010-09-16 Toshiba Corp 半導体装置の製造方法
US8609512B2 (en) * 2009-03-27 2013-12-17 Electro Scientific Industries, Inc. Method for laser singulation of chip scale packages on glass substrates
JP2010263041A (ja) * 2009-05-01 2010-11-18 Nitto Denko Corp ダイアタッチフィルム付きダイシングテープおよび半導体装置の製造方法
CN101924056A (zh) * 2009-06-15 2010-12-22 日东电工株式会社 半导体背面用切割带集成膜
JP2011108979A (ja) * 2009-11-20 2011-06-02 Disco Abrasive Syst Ltd 被加工物の切削方法
JP2011151362A (ja) * 2009-12-24 2011-08-04 Nitto Denko Corp ダイシングテープ一体型半導体裏面用フィルム
US9165833B2 (en) 2010-01-18 2015-10-20 Semiconductor Components Industries, Llc Method of forming a semiconductor die
TWI601242B (zh) * 2010-01-18 2017-10-01 半導體組件工業公司 半導體晶片分割方法
US9299664B2 (en) 2010-01-18 2016-03-29 Semiconductor Components Industries, Llc Method of forming an EM protected semiconductor die
US8384231B2 (en) 2010-01-18 2013-02-26 Semiconductor Components Industries, Llc Method of forming a semiconductor die
US20110175209A1 (en) 2010-01-18 2011-07-21 Seddon Michael J Method of forming an em protected semiconductor die
JP2011174042A (ja) * 2010-02-01 2011-09-08 Nitto Denko Corp 半導体装置製造用フィルム及び半導体装置の製造方法
TWI519620B (zh) * 2010-03-11 2016-02-01 Furukawa Electric Co Ltd A wafer for processing a wafer, and a method for manufacturing a semiconductor device using a wafer processing wafer
JP5495876B2 (ja) * 2010-03-23 2014-05-21 株式会社ディスコ 光デバイスウエーハの加工方法
JP2011204806A (ja) * 2010-03-24 2011-10-13 Nitto Denko Corp ウエハの加工方法
KR20130056863A (ko) * 2010-04-20 2013-05-30 닛토덴코 가부시키가이샤 플립칩형 반도체 이면용 필름, 다이싱 테이프 일체형 반도체 이면용 필름, 반도체 장치의 제조방법, 및 플립칩형 반도체 장치
TWI431092B (zh) * 2010-05-07 2014-03-21 Furukawa Electric Co Ltd Wafer processing tape
JP2011243906A (ja) * 2010-05-21 2011-12-01 Disco Abrasive Syst Ltd ウエーハの加工方法
JP5623791B2 (ja) * 2010-06-01 2014-11-12 株式会社ディスコ サファイア基板の加工方法
JP5641641B2 (ja) * 2010-07-29 2014-12-17 日東電工株式会社 ダイシングテープ一体型半導体裏面用フィルム及び半導体装置の製造方法
JP5580701B2 (ja) * 2010-09-13 2014-08-27 日東電工株式会社 ダイシング・ダイボンドフィルム
JP2012069586A (ja) * 2010-09-21 2012-04-05 Nitto Denko Corp ダイシング・ダイボンドフィルム、ダイシング・ダイボンドフィルムの製造方法、及び、半導体装置の製造方法
CN102986007B (zh) * 2010-09-30 2015-06-10 三井化学东赛璐株式会社 扩张性膜、切割膜以及半导体装置的制造方法
JP2012079936A (ja) * 2010-10-01 2012-04-19 Nitto Denko Corp ダイシング・ダイボンドフィルム、及び、半導体装置の製造方法
US8802545B2 (en) * 2011-03-14 2014-08-12 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
US8946058B2 (en) * 2011-03-14 2015-02-03 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
JP5755043B2 (ja) * 2011-06-20 2015-07-29 株式会社ディスコ 半導体ウエーハの加工方法
CN102842512A (zh) * 2011-06-22 2012-12-26 日东电工株式会社 半导体装置的制造方法
JP2013021105A (ja) * 2011-07-11 2013-01-31 Nitto Denko Corp ダイシング用粘着シート、及び、ダイシング用粘着シートを用いた半導体装置の製造方法
CN103999203A (zh) * 2011-07-29 2014-08-20 汉高知识产权控股有限责任公司 在涂布后研磨前切割
JP5798834B2 (ja) * 2011-08-08 2015-10-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN103165474A (zh) * 2011-12-16 2013-06-19 日东电工株式会社 半导体装置的制造方法
JP5964580B2 (ja) * 2011-12-26 2016-08-03 株式会社ディスコ ウェーハの加工方法
KR20130081949A (ko) * 2012-01-10 2013-07-18 삼성전자주식회사 웨이퍼 다이싱 방법 및 이를 사용하는 발광 소자 칩의 제조 방법
US20130264686A1 (en) * 2012-04-05 2013-10-10 Texas Instruments Incorporated Semiconductor wafer processing
US9136173B2 (en) * 2012-11-07 2015-09-15 Semiconductor Components Industries, Llc Singulation method for semiconductor die having a layer of material along one major surface

Also Published As

Publication number Publication date
US10553491B2 (en) 2020-02-04
CN103811419B (zh) 2018-11-09
US10014217B2 (en) 2018-07-03
TWI601194B (zh) 2017-10-01
KR20140059140A (ko) 2014-05-15
US20170103922A1 (en) 2017-04-13
US20150332969A1 (en) 2015-11-19
US10269642B2 (en) 2019-04-23
US20180269104A1 (en) 2018-09-20
US20200118878A1 (en) 2020-04-16
TW201421560A (zh) 2014-06-01
US20140127880A1 (en) 2014-05-08
US9136173B2 (en) 2015-09-15
US9564365B2 (en) 2017-02-07
US20190214301A1 (en) 2019-07-11
TW201738951A (zh) 2017-11-01
CN109037122A (zh) 2018-12-18
PH12013000318A1 (en) 2015-06-01
TW201916153A (zh) 2019-04-16
PH12013000318B1 (en) 2015-06-01
US10770350B2 (en) 2020-09-08
TWI645466B (zh) 2018-12-21
DE202013104987U1 (de) 2013-11-26
KR102206705B1 (ko) 2021-01-25
CN103811419A (zh) 2014-05-21
CN109037122B (zh) 2022-03-01

Similar Documents

Publication Publication Date Title
US10770350B2 (en) Method of separating a back layer on a singulated semiconductor wafer attached to carrier substrate
US9773689B2 (en) Semiconductor die singulation method using varied carrier substrate temperature
US10950503B2 (en) Method of separating electronic devices having a back layer and apparatus
EP2701188B1 (en) A method of singulating semiconductor die from a semiconductor wafer
US9847219B2 (en) Semiconductor die singulation method

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E601 Decision to refuse application