CN107464779A - 分离具有背层的电子设备的方法和装置 - Google Patents
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Abstract
本发明涉及分离具有背层的电子设备的方法和装置。一种分割晶片的方法,包括提供具有被形成为晶片的一部分并且通过间隙彼此分离的多个管芯的晶片。其中该晶片具有第一和第二相对的主表面并且材料层沿着第二主表面部署。该方法包括将晶片放置在载体衬底上并且通过间隙蚀刻以形成分割线,其中蚀刻包括在材料层的顶上停止。该方法包括提供包含加压结构、支撑结构和被配置为向材料层施加高频机械振动的换能器系统的装置。该方法包括将晶片和载体衬底放置在支撑结构上,并且,在一个实施例中,向晶片施加压力和机械振动以分离分割线中的材料层。
Description
技术领域
本申请要求于2016年6月2日提交的美国临时专利申请No.62/344,725的优先权,该申请通过引用被整体结合于此。
本发明大体上涉及电子产品,并且更特别地,涉及用于形成电子设备(诸如半导体管芯(die))的结构和方法。
背景技术
过去,半导体工业利用各种方法和装备来从管芯在其上制造的半导体晶片分割(singulate)单独的半导体管芯。通常,使用称为划片(dicing)或划割(scribing)的技术沿着在晶片上的单独的管芯之间形成的划割网格或分割线用金刚石切割轮部分或全部切割穿过晶片。为了允许划片轮的对准和宽度,每个划割网格通常具有大宽度,通常约为一百五十(150)微米,这消耗了半导体晶片的大部分。此外,在半导体晶片上划割每个分割线所需要的时间可以花费一个多小时或更多。这个时间降低了产量和生产设施的制造能力。
包括热激光分离(TLS),激光烧蚀(ablation)切片和等离子体切片的其他方法已经被开发为划割的替代品。与划割以及其他替代工艺相比,等离子体切片是一种有前景的工艺,因为它支持更窄的划割线,增大了产量,并且可以以变化的和灵活的模式分割管芯。但是,等离子体切片具有制造实现的挑战。这样的挑战包括与晶片背面层(诸如背面金属层)的不兼容性,因为蚀刻(etch)工艺不能从分割线有效地移除或分离背面层。从划割线移除或分离背面层对于促进后续处理(诸如拾放和组装工艺)是必须的。
从而,期望具有从晶片分割管芯的装置和方法,该装置和方法从分割线内移除、折断(break)或分离背面层。该方法是成本有效的并且使对管芯分离的破坏或污染最小化,这将是有利的。
附图说明
图1示出根据本发明的晶片的实施例的缩小的平面图;
图2示出根据本发明的实施例的被安装到载体衬底的图1的晶片的截面视图;
图3示出图2的实施例的顶部视图;
图4-图5示出根据本发明的实施例的在从晶片分割管芯的工艺中的各个阶段处的图1的晶片的部分截面视图;
图6示出根据本发明的实施例的在分割的后续阶段处图1的晶片的截面视图;
图7示出根据图6的实施例的在进一步处理之后图1的晶片的截面视图;
图8示出根据本发明的另一实施例的在分割的后续阶段处图1的晶片的截面视图;
图9示出根据本发明的进一步的实施例的在分割的后续阶段处图1的晶片的截面视图;
图10示出图9中所示的实施例的一部分的部分截面视图;
图11示出根据本发明的另一实施例的在分割的后续阶段处图1的晶片的截面视图;
图12示出根据本发明的实施例的在进一步的制造阶段处在分割和背层分离之后图1的晶片;及
图13示出根据本发明的实施例的批量分割方法的流程图;
图14示出根据本发明的进一步的实施例的在分割的后续阶段处图1的晶片的截面视图;及
图15示出根据图14的实施例的在进一步的处理之后图1的晶片的截面视图。
为了使图示简洁和清楚,图中的元件不一定按比例绘制,并且不同的图中的相同附图标记表示相同的元件。此外,为了描述的简洁,省略了众所周知的步骤和元件的描述和细节。如本文使用的,词语和/或包括相关联的列出的项目中的一个或多个的任何和全部组合。此外,本文使用的术语仅是为了描述特定的实施例的目的并且不意图限制本公开。如本文使用的,除非上下文另外清楚地指示,否则单数形式也意图包括复数形式。将进一步理解,当在该说明书中使用时,词语包括、包括、包含和/或包含指定所声明的特征、数字、步骤、操作、元件和/或部件的存在,但是不排除一个或多个其他特征、数字、步骤、操作、元件、部件和/或其群组的存在或添加。将理解,虽然词语第一、第二等在本文可以用来描述各种构件、元件、区域、层和/或区段,但是这些构件、元件、区域、层和/或区段不应被这些词语限制。这些词语仅用来将一个构件、元件、区域、层和/或区段与另一个区分。因而,例如,下面讨论的第一构件、第一元件、第一区域、第一层和/或第一区段可以被称为第二构件、第二元件、第二区域、第二层和/或第二区段而不违背本公开的教导。对“一个实施例”或“实施例”的引用意味着结合该实施例描述的特定的特征、结构或特性被包括在本发明的至少一个实施例中。因而,短语“在一个实施例中”或“在实施例中”贯穿本说明书在各种地方的出现不一定全部引用相同的实施例,但是在某些情况下它可以引用相同的实施例。此外,如本领域的技术人员中的一个将清楚的,特定的特征、结构或特性可以在一个或多个实施例中以任何合适的方式组合。此外,词语在...时意味着某一动作至少在起始动作的持续时间的某一部分内发生。单词关于、近似或基本上的使用意味着元件的值被期待为接近声明值或位置。但是,正如在本领域众所周知的,总是存在防止值或位置被准确声明的微小变化。除非另外指定,否则本文所使用的单词上方或上面包括指定的元件可以直接或间接物理接触的定向、布局或关系。进一步理解,在下文中合适地示出和描述的实施例可以具有缺少本文中没有具体公开的任何元件的实施例和/或在缺少本文中没有具体公开的任何元件的情况下而被实践。
具体实施方式
图1是用图形示出在后面的加工步骤中的晶片10的缩小的平面图。在一个实施例中,晶片10可以是半导体晶片10或半导体衬底10。晶片10包括形成在晶片10上或形成为晶片10的一部分的多个半导体管芯或电子管芯(诸如管芯12、14、16和18)。管芯12、14、16和18在晶片10上被空隙彼此间隔开,分割线(诸如划割线或分割线13、15、17和19)要被形成或限定在该空隙中。如在本领域中众所周知的,一般地,晶片10上的管芯的全部通过区域或间隙在全部侧面彼此分离,其中划割线或分割线(诸如分割线13、15、17和19)要形成在该区域或间隙处。管芯12、14、16和18可以是任何种类的电子设备,该电子设备包括半导体设备(诸如二极管、晶体管、分立设备、集成电路、传感器设备、光学设备或本领域的技术人员知道的其他设备)。在一个实施例中,晶片10具有完整的晶片处理,该晶片处理包括背面层的形成或在晶片10的第二主表面上布置(depose)的材料层的形成,这将在后面描述。
图2示出根据实施例的在管芯分割方法中的早期步骤处的晶片10的放大的截面视图。在一个实施例中,晶片10被附接到载体衬底30、传送带30或载体带30,该载体衬底30、传送带30或载体带30在管芯被分割之后便于在晶片10上支撑多个管芯。这样的载体带对于本领域的技术人员是众所周知的。在一个实施例中,载体带30可以被附接到框架40,该框架40可以包括框架部分或部分401和402。在一个实施例中,框架40由刚性材料(诸如不锈钢)制成。正如示出的,可以使用例如载体带30的粘合侧将载体带30附接到框架部分401的表面4010和框架部分402的表面4020。
在示出的截面中,晶片10可以包括体衬底(bulk substrate)11(诸如硅衬底),该体衬底11可以包括相对的主表面21和22。在其他实施例中,体衬底11可以包括其他半导体材料(诸如异质结半导体材料)或者衬底11可以是绝缘材料(诸如陶瓷材料)或其他介电材料(诸如绝缘体上半导体(SOI)材料)。在一个实施例中,接触垫(contact pad)24可以沿着主表面21的部分、在主表面21的部分中、在主表面21的部分的上或在主表面21的部分的上方被形成以提供在衬底11内形成的结构与接下来的层级的组件或外部元件之间的电接触。例如,接触垫24可以被形成以接收结合(bonding)线或夹,该结合线或夹随后可以被附接到接触垫24,或者接触垫24可以被形成以接收焊球、凸块或其他类型的附接结构。接触垫24一般可以是金属或其他导电材料。通常,介电材料26(诸如毯式沉积介电层)可以被形成在主表面21上或覆盖主表面21以充当晶片10的钝化层。在一个实施例中,介电材料26可以是以比衬底11的蚀刻速率慢的速率蚀刻的材料。在一个实施例中,当衬底11是硅时,介电材料26可以是氧化硅,氮化硅,聚酰亚胺或类似材料。还应注意,分离的聚合物保护层(诸如图案化保护层)可以用来保护在随后的处理期间不意图被蚀刻的区域。在一个实施例中,图案化的保护层可以是图案化的光阻层。这样的保护层的示例在后面描述的图4中被注明为元件35。
在一个实施例中,开口可以被形成在介电材料26(和可以被形成在介电材料26上方或下方的其他介电层)中以暴露接触垫24的下垫面(underlying surface)和衬底11的要形成分割线13、15、17和19的表面。在一个实施例中,可以用蚀刻工艺使用先前描述的图案化的光阻层来形成开口。在其他实施例中,开口可以由数个其他手段制成(诸如激光烧蚀、穿过保护涂层的激光烧蚀或锯切工艺)。如图2中所示,并且根据本实施例,晶片10进一步包括在晶片10的主表面22顶上、上或覆盖该主表面的材料层28或背层28。在一个实施例中,层28可以是导电背金属层。在另一实施例中,层28可以是(一个或多个)导电或非导电粘合剂。层28可以是适合用于电子技术的任何合适的导电材料。在一个实施例中,层28可以是多层金属系统(诸如钛/镍/银、钛/镍/银/钨、铬/镍/金、铜、铜合金、金或本领域的技术人员已知的其他材料)。在一些实施例中,层28在厚度上大于约一微米。在其他实施例中,层28在厚度上大于约两微米。在其他的实施例中,层28在厚度上大于约三微米。在另一实施例中,层28可以是晶片背面涂层(WBC)膜或管芯附着涂层或膜(DAF)。在一个实施例中,层28可以被形成为具有或设置有在至少一些相邻的管芯之间的凹槽、间隔、间隙或通道。在另外的实施例中,间隔与晶片10的对侧上的将形成分割线13、15、17和19的对应间隙基本上对准。在另一实施例中,层28从管芯中的至少一些的边缘分离。
图3示出了在晶片10可以被安装在载体带30上之后根据图2的截面视图的晶片10的顶视图,其中层28抵靠载体带30。在一个实施例中,载体带30被安装到框架40,如图3中所示。如图3中所示,框架40可以被配置有对准部分或凹口(notch)以更好地辅助将框架40放置到处理装备(诸如下文描述的装备)中。
图4示出了根据实施例的在分割工艺期间的后续步骤处晶片10的放大的截面视图。在图4中,示出了等离子体或干蚀刻分割工艺。应理解,可以使用其他分割工艺。在一个实施例中,安装在载体带或膜30上的晶片10然后被放置在蚀刻装置300(诸如等离子体蚀刻装置)内。在一个实施例中,衬底11可以被蚀刻穿过开口从而形成或限定从主表面21延伸的分割线或开口13、15、17和19。蚀刻工艺可以使用化学法(一般被表示为箭头31)来执行,该化学法以比电介质和/或金属的速率高得多的速率来选择性地蚀刻硅。在一个实施例中,可以使用被普遍称为Bosch工艺的工艺来蚀刻晶片10。在一个实施例中,可以在深反应离子蚀刻(deep reactive ion etch)系统中使用Bosch工艺来蚀刻晶片10。在一个实施例中,分割线13、15、17和19的宽度可以从约五微米到约二十微米。这样的宽度足以确保形成分割线13、15、17和19的开口可以被形成为完全穿过衬底11,从而由于蚀刻选择性而靠近层28、邻近层28、在层28顶上、邻接层28或在层28上停止,如图5中一般性地示出的。在一个实施例中,层28可以用作等离子体蚀刻分割工艺的停止层。在一个实施例中,可以使用Bosch工艺在约五分钟至约三十分钟内形成分割线13、15、17和19。合适的蚀刻装置可以从美国佛罗里达州圣彼得堡的Plasma-Therm获得。
图6示出了根据第一实施例的背层分离装置60或分离装置60的截面视图,该装置可以被配置为用载体带30保持晶片10、包括框架40。根据本实施例,装置60被配置为整个晶片加压(compression)或背层分离工具或系统。在一个实施例中,分离装置60可以被配置为处理单个晶片并且提供背层分离工艺,其中与一次仅分离层28的局部部分的其他工艺相比,晶片10上的层28可以基本上同时被分离(即,批量分离)。在其他实施例中,分离装置60可以被配置为各自以批量配置来处理多个晶片。
装置60可以包括尺寸适于(accommodate to)根据这样的结构的任何各种尺寸的晶片10和框架40的腔室62。例如,腔室62可以被配置为适于各种晶片直径,包括100毫米(mm)、150mm、200mm、300mm、450mm等。在一个实施例中,腔室62通过一般是垂直的侧壁63被在全部侧面被限定边界,该侧壁63一般从下腔室唇或表面64向上延伸。腔室62进一步包括上腔室壁或表面68,该上腔室壁或表面68可以包括开口69以适于加压结构70,在本发明中,该加压结构70包括加压板71或压力板71以及压力传送容器73。在替代实施例中,开口69可以用来提供用于承压流体的入口,该承压流体被配置为向压力板71、压力传送容器73中的一个或多个提供压力,或直接向保护膜83(在下面进一步描述)提供压力。在一个实施例中,转轴(shaft)714与加压板71接合(engage)或附接到加压板71,并且,如将用图7另外详细说明的,转轴714可以作为螺旋压力机或液压机构的一部分被接合,该螺旋压力机或液压机构被配置用于使加压板71朝向晶片10移动。腔室62可以是适合用于处理晶片10和框架40以及其他保持结构的任何合适的形状。在大多数实施例中,腔室62包括刚性材料(诸如金属、复合材料或本领域技术人员已知的其他合适的材料)。在一个优选实施例中,腔室62包括不锈钢。
根据本发明,装置60进一步包括部署在晶片10下方或在加压板71的对侧的支撑结构67。支撑结构67被配置为提供对介入支撑结构67和晶片10之间的衬底结构91的支撑。根据本实施例,衬底结构91在截面视图中不具有均一(uniform)的轮廓。在一个实施例中,衬底结构91在截面视图中具有弯曲的或穹顶状的轮廓,其中该弯曲的轮廓具有部署在面向晶片10的表面上的凹形状使得该弯曲的轮廓在衬底结构91的中心部分更厚,如在图6中一般性地示出的。该轮廓优选地朝向晶片10的外周(outer perimeter)逐渐减小厚度。该轮廓或曲率(curvature)可以依赖于管芯12、14、16和18的尺寸而被修改。在一个实施例中,曲率的范围可以随着尺寸的减小而增大。在另一实施例中,衬底结构91的曲率可以是可调节的或可变的并且在从加压板71施加压力之后形成该结构的曲率。
在一个实施例中,加压板71与腔室62可移动地相关联或附接到腔室62内并且适用于通过压力传送容器73向晶片10施加受控压力,该压力传送容器73包含材料74(诸如流体74)。在一个实施例中,容器73可以是填充有流体的容器(诸如填充有流体的囊状物(bladder)),该容器定向在晶片10和加压板71之间。在一个实施例中,容器73包括表现出高弹性变形的交联聚合物材料(诸如本领域技术人员已知的橡胶或其他材料或气体)以提供跨晶片10基本上均一的压力。在一个实施例中,容器73是压力气球。在进一步的实施例中,容器73可以是填充有流体的管,当加压板71抵靠晶片10对容器73加压时,该管扩张以覆盖晶片10。
根据本实施例,加压板71被配置有凸形状的前沿表面710、弯曲表面710或向内弯曲的表面710,该表面710面向容器73。在一个实施例中,正如在图6的截面视图中一般性地示出的,加压板71的外缘部分711比加压板71的中心部分712厚使得以预先确定的方式抵靠晶片10施加力。根据一个实施例,在示出的配置中,随着力被施加到加压板71、容器73和晶片10,层28的分离或折断在晶片10的中心部分中起始并且然后向外朝向晶片10的周边边缘前进。在大多数实施例中,加压板71包括刚性材料(诸如金属、复合材料或本领域技术人员已知的其他材料)。在一个实施例中,加压板71包括不锈钢。
在一些实施例中,保护膜83或保护垫83被放置在晶片10和容器73之间以在层28的分离期间保护和/或缓冲晶片10。在一个实施例中,保护膜83是非粘性膜或低粘性膜,其中粘性强度被选择以便使在层28的分离发生之后单独的管芯被从载体带30移除的发生最小化。在其他实施例中,如果期望使分离的管芯粘附至保护膜83例如用于晶片10的背面的附加处理,则保护膜83可以具有高粘性强度(即,比载体带30的粘性强度高)。在另一实施例中,保护膜83包括聚酯片材。保护膜83可以是被配置为保护晶片10并且辅助向晶片10提供基本上均一的压力传送的单层或多层。根据本实施例,腔室62被配置为夹在框架40和衬底91顶上的地方中以保持各种部件固定(stationary)。
根据本实施例,材料74可以是流体74,诸如一种或多种流体、一种或多种气体、其组合或可以流动和/或能够将施加到容器73的压力传送到晶片10的其他材料。在一个实施例中,容器73内的流体74可以包括水。在一个实施例中,流体74可以是无氧水(即,具有低溶解氧含量或已经脱氧的水)。在其他实施例中,流体74可以是具有比水高的粘度(viscosity)的流体。在一些实施例中,流体74可以是液晶材料。在还有的其他实施例中,容器73可以填充有可以将压力从加压板71施予或传送到保护衬底83和晶片10而不破坏晶片10的固体材料74’(诸如合成微球,碳纳米管,石墨烯或其他固体或固体样材料)。在一些实施例中,容器73可以填充有气体(诸如空气、氮气和/或氩气)。根据本实施例并且如图6中所示,容器73具有至少靠近或邻近晶片10的水平宽度,该水平宽度大于晶片10的水平宽度或直径以便促进晶片10的划割线13、15、17和19中的、层28的批量分割或分离。即,容器73被配置为或适用于沿着或跨层28和晶片10的全部来施加压力以提供层28在划割线中的批量分离或折断。
应理解,装置60可以包括为了方便理解本发明的实施例而未在图6中示出的其他密封设备、加载/卸载系统以及测量和控制系统。而且,应理解,在替代实施例中,闸阀可以被插入开口69中并且高压流体可以用来推动保护膜83抵靠层28以促进层28在包括划割线13、15、17和19的划割线中的分离。
图7示出了具有抵靠保护膜83和晶片10被向上推动的加压板71和容器73的装置60的截面视图。在一个实施例中,螺旋压力机构可以与转轴714和加压板71接合以用于以受控方式将容器73移动为与保护膜83和晶片10接触以在包括划割线13、15、17和19的划割线内折断、分割或分离层28。在一些实施例中,使用例如驱动附接到加压板71的螺纹转轴(threaded shaft)的步进电机通过加压板71施加受控的向下的压力(由箭头701和702表示)。在另一实施例中,流体(一般由箭头706表示)可以用来通过转轴714中的端口向容器73施加压力。以示例的方式,流体716可以是气体或液体。在其他实施例中,可以使用液压或气动技术来调节加压板。在一些实施例中,加压板71可以被手动操作。在一些实施例中,加压板71被以从约5000磅每平方英寸(PSI)直到约20000PSI(约34000千帕斯卡(kPa)直到约138000kPa)的范围内的压强抵靠容器73而按压,该压强通过容器73被传送到晶片10以将层28在分割线中分离或折断。
在一个优选实施例中,加压板71和容器73在第一分离步骤中在第一定向上抵靠保护衬底83和晶片10而推动以在第一方向上分离或折断层28。接下来,加压板71和容器73可以被撤回以远离保护衬底83和晶片10并且保护衬底83和晶片10中的一个或多个可以被相对于彼此例如近似90度旋转,并且然后在第二定向上抵靠保护衬底83和晶片10被再次推动以进一步在第二方向上分离或折断层28,作为第二分离步骤的一部分。在其他实施例中,可以使用具有加压板71和晶片10的附加旋转的附加分离步骤。这些附加步骤可以是例如管芯尺寸和层28的厚度的函数。
装置60在图7中被进一步示出为包括温度变化系统731和732。在一个实施例中,温度变化系统731可以与加压板71和容器73中的一个或多个接合并且被配置为改变流体74的温度,这可以被传送到保护衬底83和晶片10。在一些实施例中,流体74可以被加热到室温以上。在一些实施例中,流体74可以被加热到从约35摄氏度到约65摄氏度的范围内的温度。在一个实施例中,流体74可以被加热到从约45摄氏度到约55摄氏度的范围内的温度。在另一实施例中,流体74可以被冷却到低于约25摄氏度的温度。在进一步的实施例中,流体74可以被冷却到低于或等于约15摄氏度的温度。在另一实施例中,流体716可以被加热和/或冷却,并且以这种方式可以用来加热和/或冷却流体74和保护衬底83以及晶片10。
在一个实施例中,温度变化系统732可以与支撑结构67与衬底结构91中的一个或多个接合,并且被配置为改变这些结构的温度,该温度可以被传送以改变载体带30与晶片10的温度。可以使用相似的温度范围来加热或冷却支撑结构67和/或衬底结构91。在一些实施例中,温度变化系统731与732二者都可以被使用,并且两个系统可以被设置在相同的温度范围处或者可以被设置在不同的温度范围处。温度变化系统的非限制性示例包括电阻性加热结构、灯加热结构、液体或空气冷却装置、液氮或本领域技术人员已知的其它加热和冷却技术。
根据本实施例,装置60在图7中被进一步示为包括一个或多个换能器系统736和737。在一个实施例中,换能器系统736可以例如与加压板71接合,并且换能器系统737可以与支撑结构67接合。根据本实施例,换能器系统736和737被配置为向层28提供循环荷载、压力波、或剪切波(由箭头735部分地表示),从而使层28的位于晶片10的分割线(例如,分割线13、15、17与19)中的那些部分疲劳。换句话说,换能器系统736与737可以被配置为向层28施加高频机械振动,使得层28在分割线中的那些部分由于快速疲劳失效或破裂而从与管芯(包括管芯12、14、16和18)相邻的背层28的其他部分分离或断裂。也就是说,换能器系统736与737被配置为将额定荷载施加到背层28以及从背层28移除(即,施加多个加载-卸载循环)由此使在晶片10的分割线(包括分割线13、15、17和19)内的背层28疲劳和断裂。
在一些实施例中,换能器系统736与737可以被配置为产生振动,其中该振动具有在从大约1000赫兹(Hz)到大约100000赫兹的范围中的一个或多个频率并且具有在从大约0.00254毫米(mm)英寸到大约2.54毫米的范围中的幅度,以便形成非常高的峰值加速度,该峰值加速度例如在至少9806米/平方秒的数量级。在一个实施例中,换能器系统736和737可以被配置为产生振动,其中该振动具有在从大约10000赫兹到大约30000赫兹的范围中的一个或多个频率。换能器系统736与737可以包括机电换能器或固态换能器,诸如压电设备或磁致伸缩设备。
图8示出了根据另一实施例的背层分离装置80的截面图,装置80可以被配置为保持包括具有载体带30的框架40的晶片10。根据本实施例,装置80被配置作为全晶片加压或背层分离工具或系统。在一个实施例中,装置80包括加压结构800,加压结构800可以包括具有腔部812的外壳结构810。在一个实施例中,加压结构800还包括位于腔部812内的加压板871或者说压板871,加压板871与外壳结构810可移动地接合以提供对材料填充的容器830(或者说流体填充的容器830、压力传送容器830)的向下压力。在一个实施例中,加压结构800包括杆872,杆872可以与加压板871机械地接合以朝晶片10移动加压板871从而创建向下或者垂直的压力,该压力被容器830传送到载体带30和晶片10。该施加的向下压力使位于晶片10的分割线(包括例如分割线13、15、17、19)内的背层28分离或断裂。在一些实施例中,使用液压机来移动加压板871。在其他实施例中,可以使用螺杆活塞。在大多数实施例中,外壳结构810包括刚性材料,诸如金属、复合材料或者本领域技术人员已知的其他合适的材料。在一个优选实施例中,外壳结构810包括不锈钢。
可以类似于容器73对容器830进行配置,并且容器830可以被配置为保持如先前描述的流体(例如,(一种或多种)液体和/或(一种或多种)气体)840。在替代性实施例中,容器830可以用固体材料840’填充,诸如合成微球、碳纳米管、石墨烯、其他固体或类固体材料,或本领域技术人员已知的可以将压力从加压板871基本上均匀地传递或传送到载体带30而不会损坏晶片10的类似材料。在一个实施例中,容器830的直径大于晶片10的直径。根据本实施例,诸如O形环密封件之类的密封件824附接于外壳结构810的面向晶片10的表面,该密封件824可以被配置为在容器830推挤载体带30时提供容器830的额外的密封。除其他的以外,密封件824还有利地起作用以在压力被施加到容器830时进一步地将容器830包含在外壳结构810内。
装置80还包括支撑结构867或者说基座结构867、平台867。在一个实施例中,支撑结构867包括刚性材料,诸如金属、复合材料或者本领域技术人员已知的其他材料。在一个实施例中,支撑结构867设置有位于中心的凹槽868,凹槽868优选地具有大于晶片10的直径的宽度或直径。在一个实施例中,材料869被放置在凹槽868内,材料869在向下的压力被施加到晶片10时压缩。在一个实施例中,材料869包括多孔陶瓷材料、类泡沫材料或本领域技术人员已知的类似材料。在一些实施例中,保护层831位于支撑结构867的面向晶片10的表面上,并且被配置为在分离过程期间保护晶片10的前表面或者说相邻表面。在一个实施例中,保护层831可以是聚酯膜或本领域技术人员已知的类似材料。在一个优选的实施例中,支撑结构867的上部的外周凹进以接合框架40。在操作期间,外壳结构810降低使得密封件824压挤载体带30和保护层831以提供相对支撑结构867的密封。在一些实施例中,加压板871以在大约5000磅每平方英寸(PSI)直到大约20000磅每平方英寸(大约34000千帕(kPa)直到大约13800千帕))的范围中的压强压挤容器830,该压强通过容器830传送到晶片10从而使分割线中的层28分离或断裂。换句话说,对容器830的压力是通过加压板871产生的,加压板871可以例如由螺杆活塞驱动。
类似装置60,在一些实施例中,装置80设置有如先前描述的温度变化系统731和732中的一个或多个,和/或设置有如先前描述的换能器系统736和737中的一个或多个。在一个实施例中,换能器系统736可以与外壳结构810和加压板871中的一个或多个接合,从而向层28提供循环荷载、压力波或者剪切波(由箭头735部分地表示)。在一个实施例中,换能器系统737可以与支撑结构867接合,从而向层28提供循环荷载、压力波或者剪切波(由箭头735部分地表示)。在一个实施例中,温度变化系统731可以与加压板871、外壳结构810以及容器830中的一个或多个接合。在进一步的实施例中,温度变化系统732可以与支撑结构867接合。
图9示出了根据另一个实施例的背层分离装置90的截面图,装置90可以被配置为保持包括具有载体带30的框架40的晶片10。根据本实施例,装置90被配置作为全晶片加压或背层分离工具或系统。装置90与装置80类似,并且以下将只描述差别。在一个实施例中,装置90包括加压结构900,加压结构900包括具有腔部912的外壳结构910,腔部912被配置以用于通过位于外壳结构910的表面中的端口或开口913接纳加压流体922以及将压力施加到流体填充的容器830。在一个优选的实施例中,在流体922被引进到腔部912中之前,流体922被置于高压力下。在另一个实施例中,流体922可以被直接引进到容器830中。在大多数实施例中,外壳结构910包括刚性材料,诸如金属、复合材料或本领域技术人员已知的其他合适的材料。在一个实施例中,外壳结构910包括不锈钢。
在一个实施例中,高压调节器914与端口913接合,并且被用于调节加压流体源到腔部912中的流动。在一个实施例中,高压气体源与高压调节器914接合,并且被配置用于提供在大约10000PSI与大约20000PSI之间的诸如源气体之类的加压流体922。在一个实施例中,使用以大约15000PSI的压强提供的氮气。尽管没有示出,但是排气装置可以与腔912接合,以用于在背层28被分离之后排出源气体。
根据本实施例,设置有流体输送系统921,并且流体输送系统921与高压调节器914接合。在一个实施例中,流体输送系统921包括高压气缸,其中该高压气缸能够将压强在从大约10000PSI到大约20000PSI范围中的加压气体922输送到腔912中。流体922提供作用于容器830上(由箭头835一般地表示)的压力(由箭头923一般地表示)。容器830将所施加的压力传送到载体带30和晶片10以使分割线(包括晶片10的分割线13、15、17和19)中的背层28分离或断裂。在本实施例中,外壳结构910被示为在流体922施加压力时推挤载体衬底30和保护层830使得密封件824提供对包含容器830的紧密密封。
类似于装置60,在一些实施例中,装置90设置有如先前描述的一个或多个温度变化系统731和732和/或设置有如先前描述的一个或多个换能器系统736和737。在一个实施例中,换能器系统736可以与外壳结构910接合以向层28提供循环荷载、压力波或剪切波(由箭头735部分地表示)。在一个实施例中,换能器系统737可以与支撑结构867接合以向层28提供循环荷载、压力波或剪切波(由箭头735部分地表示)。在一个实施例中,温度变化系统731可以与加压结构871、外壳结构910以及容器830中的一个或多个接合。在一个实施例中,温度变化系统732可以与支撑结构867接合。
图10示出了图9的装置90和晶片10的一部分的放大的部分截面图。在图10中,载体带30被放大以示出分割膜部分301以及粘合膜部分302这二者,其中粘合膜部分302位于分割膜部分301与晶片10上的层28之间。在一些实施例中,分割膜部分301可以具有从大约70微米到大约90微米的厚度,并且粘合膜部分302可以具有从大约20微米到大约40微米的厚度。根据一些实施例,从流体922施加到具有流体840的容器830的压力被传送到载体带30,如由箭头923、835及703一般地表示的那样。施加到载体带30的向下的力挤压管芯12、14、16和18之间的划割线13、15、17和19中的粘合膜部分,从而使层28在划割线中的部分281分离、断裂或分割,如图10中一般地示出的那样。
在进一步的实施例中,换能器系统736与737(图10中仅示出了换能器系统737)可以与装置90接合以提供纵向和/或剪切压力波(例如由箭头1135表示的)从而辅助层28的分离或断裂。在其他的进一步的实施例中,温度变化系统731和732(图10中仅示出了温度变化系统732)可以与装置90接合以在层28的分离中提供温度诱导的辅助。根据本实施例,换能器系统736和737以及温度变化系统731和732使得能够使用较小的由压力传送容器830施加到背层28的压力。
现在转向图11,以截面图示出了另一个实施例的全晶片加压或背层分离装置1000。根据本实施例,装置1000被配置作为全晶片加压或背层分离工具或系统。根据本实施例,装置1000可以被配置为保持包括框架40与载体带30的晶片10。在一个实施例中,分离装置1000可以被配置为处理单个晶片以及提供背层分离过程,与一次仅分离层28的局部部分的其他过程相比,在所述背层分离过程中晶片10上的层28基本上被同时分离(即,批量分离)。在其他实施例中,分离装置1000可以被配置为以批量配置处理多个晶片。
装置1000包括腔1002,腔1002的大小被确定为容纳晶片10以及框架40以及加压结构1004。在一个实施例中,腔1002由侧壁部分1063界定,侧壁部分1063大体上从支撑表面1067向上延伸。腔1002还包括上腔壁1068,上腔壁1068被配置具有开口1069以容纳加压结构1004。在一个实施例中,加压结构1004可以与杆1006接合,杆1006被配置为相对于晶片10可移动地调整或定位加压结构1004。在一个实施例中,杆1006与螺旋压力机、液压机或如本领域技术人员已知的其他机械运动装置接合。加压结构1004与装置1000可移动地相关联,并且适于向晶片10施加基本均匀且受控的压力。在一个实施例中,在晶片10和支撑结构1067之间插入保护膜1083。在一个实施例中,保护膜1083可以是与载体带30相比具有相同或不同的粘合特性的载体带。
根据本实施例,装置1000还设置有换能器系统736与换能器系统737中的一个或多个。在一个实施例中,换能器系统736与加压结构1004结合,并且被配置为向晶片10提供纵向和剪切超声波或压力波中的一个或多个(由箭头1027一般地表示)。在一个实施例中,换能器系统737与支撑结构1067接合,并且被配置为向晶片10提供纵向和剪切超声波或压力波中的一个或多个(由箭头1028一般地表示)。在一个实施例中,当换能器系统736与737两者都被使用时,换能器系统可以被配置为相对于彼此提供附加性输出或抵消性输出。根据本实施例,换能器系统736和/或737使得要由加压结构1004施加的压力能够较小,并且换能器系统736和/或737被配置为使背层28疲劳由此使晶片10的分割线(包括分割线13、15、17及19)中的背层28断裂。
在一个实施例中,温度变化系统731可以与加压结构1004和腔1002中的一个或多个接合以加热或冷却腔1002。在一个实施例中,加压结构1004和/或腔1002可以被加热到高于室温的温度。在一个实施例中,加压结构1004和/或腔1002可以被加热到在从大约35摄氏度到大约65摄氏度的范围中的温度。在一个实施例中,加压结构1004和/或腔1002可以被加热到在从大约45摄氏度到大约55摄氏度的范围中的温度。在另一个实施例中,加压结构1004和/或腔1002可以被冷却到低于大约25摄氏度的温度。在进一步的实施例中,加压结构1004和/或腔1002可以被冷却到低于或等于大约15摄氏度的温度。
在进一步的实施例中,温度变化系统732可以与支撑结构1067接合,并且被配置为改变支撑结构1067的温度,该温度可以被传送以改变保护膜1083以及晶片10的温度。如先前描述的,可以使用相似的温度范围来加热或冷却支撑结构1067。在一些实施例中,温度变化系统731和732二者都可以被使用,并且两个系统可以被设置在相同的温度范围处或者可以被设置在不同的温度范围处。
图12示出了在进一步的制造阶段处的晶片10的截面图。在一个实施例中,作为进一步的组装过程的一部分,可以使用例如图12中一般地示出的取放装置81将管芯12、14、16和18从载体带30移除。如图12中所示,与层28分离的部分281保留在载体带30上。在一个实施例中,管芯12、14、16及18可以附接于导电引线框架或衬底、电连接到用于迹线的引线、以及用塑料模制化合物封装。在一个实施例中,在取放步骤之前,载体带30可以被暴露于UV光源以降低载体带30的粘性。
图13示出了根据实施例的批量分割背层的流程图。在步骤1300中,晶片10可以被放置在诸如载体带30之类的载体膜上,如图2中一般地示出的那样。根据本实施例,晶片10包括诸如材料层28或层28之类的背层。在一些实施例中,层28是导电金属材料。在其他实施例中,层28可以是晶片背覆(WBC)膜或管芯附接膜(DAF),诸如管芯附接的涂层或膜或者不同膜的组合。在步骤1301中,从划割线13、15、17和19移除诸如半导体材料之类的材料,如图5中一般地示出的那样。半导体材料可以被移除以暴露划割线13、15、17和19中的层28,或者少量的材料可以遗留在划割线13、15、17和19中,如图5中一般地示出的那样。换句话说,移除足够量的材料,使得在后续步骤中层28可以在划割线13、15、17和19中有效地分离。在步骤1302中,载体带30上的晶片10被放置在全晶片加压装置(诸如图6和图7中示出的装置60、图8中示出的装置80、图9中示出的装置90或者图11中示出的装置1000)中。在一些实施例中,晶片10被放置为前侧或设备侧向下而背层28和载体带30面朝上,如图8、9、10和11中示出的那样。在其他的实施例中,晶片10被放置为前侧向上而背层28和载体带30面朝下,如图6和图7中示出的那样。应当理解的是,晶片10可以在替代性的方法中的各种装置实施例中被翻转。
在步骤1303中,全晶片加压装置被用来利用施加到层28的压力使层28的各部分分离或断裂。在一个实施例中,压力是与凹形加压板(例如图6和图7中示出的加压板71)、弯曲的衬底结构(例如图6和图7中示出的衬底结构91、图14-图15中示出的可调节的柱塞结构1469)、循环荷载(例如图6-图11以及图14-图15中示出的换能器系统736、737)和/或温度变化(例如图6-图11以及图14-图15中示出的温度变化系统731、732)中的一个或多个组合施加的。在一些实施例中,加压装置可以不止一次地应用于晶片10,并且在每次应用之间加压装置和/或晶片10可以旋转。在一些实施例中,压力、机械振动以及温度变化可以以各种组合在每个晶片的一个或多个分离步骤中使用。
图14示出了根据进一步实施例的背层分离装置140的截面图,装置140可以被配置为保持具有载体带30的框架的晶片10。图15示出了根据本实施例的在制造的后续步骤处的装置140和晶片10的截面图。根据本实施例,装置140被配置作为全晶片加压或背层工具或系统。在一个实施例中,装置140可以与加压结构800或900(仅示出了压力传送容器830、外壳结构810/910的部分以及密封件824)一起使用。这里将不再重复加压结构800和900的附加细节。在其他实施例中,加压结构70与装置140一起使用。
在一个实施例中,装置140还包括与层28相邻并且与板结构1471相邻的保护膜1472。在一些实施例中,保护膜1472可以是设置在辊上的一次性聚酯膜。在一些实施例中,板结构1471优选地包括弹簧钢或本领域技术人员已知的(一种或多种)类似材料。
根据本实施例,装置140还包括具有通道1468(或者说通过支撑结构1467的孔部1468)的支撑结构1467。通道1468被设置以使得可调节的板结构1469(或者说可调节的柱塞结构1469、板结构1469)能够可移动地通过支撑结构1467。更具体而言,板结构1469可移动地接合(由箭头1480表示)在通道1468内以在加压结构800/900推挤晶片10的一侧时推挤晶片10的相反侧。在一个实施例中,杆1470与板结构1469接合以相对晶片10移动板结构1469。可调节的板结构1469被称为可调节的,这是因为板结构1469包括上表面1474,其中上表面1474是可成形的、可成型的或者如图15中所示的以预定方式改变或调整它的上部轮廓。在一个实施例中,上部表面1474形成为具有如图15中一般地示出的截面图中的凸形,这使得容器830的表面8300具有截面图中的凹形。根据本实施例,并且如图15中所示的,加压结构800/900以及可调节的板结构1469向上推挤晶片10以使晶片10的分割线(包括分割线13、15、17和19)内的层28分割、分离和/或断裂。尽管层28被示为与可调节的板结构1469相邻,但是在其他实施例中,晶片10可以被翻转使得层28与容器830相邻。根据本实施例,可调节的板结构1469比晶片10的直径宽。在一些实施例中,可调节的板结构1469包括弹簧钢。尽管层28被示为与可调节的板结构1469相邻,但是在其他实施例中,晶片10可以被翻转使得层28与容器30相邻。
与装置60、80和90类似,在一些实施例中,装置140设置有如先前描述的温度变化系统731和732中的一个或多个,和/或设置有如先前描述的换能器系统736与737中的一个或多个。在一个实施例中,换能器系统736可以与加压结构800/900的部分接合以向层28提供循环荷载、压力波或剪切波(由箭头735部分地表示)。在一个实施例中,换能器系统737可以与支撑结构1467和可调节的板结构1469中的一个或多个接合,以向层28提供循环荷载、压力波或剪切波(由箭头735部分地表示)。在一个实施例中,温度变化系统731可以与加压结构800/900的部分接合。在进一步的实施例中,温度变化系统732可以与支撑结构1467和可调节的板结构1469中的一个或多个接合。
根据前面所有内容,本领域技术人员可以确定,根据一个实施例,一种分割晶片(例如,元件10)的方法包括提供具有形成在晶片上并且彼此以间隔分离的多个管芯(例如,元件12、14、16、18)的晶片(例如,元件10),其中晶片具有相对的第一和第二主表面(例如,元件21、22),并且其中材料层(例如,元件28)沿第二主表面形成。该方法包括将晶片放置在载体衬底(例如,元件30)上。该方法包括通过间隔分割晶片以形成分割线(例如,元件13、15、17、19),其中分割包括停止在材料层附近。该方法包括提供包括加压装置、支撑装置(例如,元件67、867、1067)以及换能器系统(例如,元件726、737)的装置(例如,元件60、80、90、1000),其中换能器系统被配置为将高频机械振动施加到材料层。该方法包括将晶片和载体衬底邻近支撑结构放置。该方法包括将压力和机械振动施加到晶片以使分割线中的材料层分离。
根据前面所有内容,本领域技术人员可以确定,根据另一个实施例,一种用于分割半导体晶片的方法包括提供具有形成为半导体晶片的一部分并且彼此由间距分离的多个管芯(例如,元件12、14、16、18)的半导体晶片(例如,元件10),其中半导体晶片具有相对的第一和第二主表面(例如,元件21、22),并且其中材料层(例如,元件28)沿第二主表面形成。该方法包括将半导体晶片放置到载体衬底(例如,元件30)上。该方法包括通过间隔蚀刻半导体晶片以形成分割线(例如,元件13、15、17、19)以及暴露材料层在分割线中的部分。该方法包括将半导体晶片和载体衬底放置在支撑结构(例如,元件67、867、1067)顶上。该方法包括靠近半导体晶片设置压力传送容器(例如,元件73、830),其中压力传送容器包含流体(例如,元件74、840)。该方法包括相对压力传送容器移动结构(例如,元件71、871),由此将压力施加到材料层以使分割线中的材料层分离,其中该结构比半导体晶片宽并且该结构在截面图中具有凸形(例如,元件710)。
根据前面所有内容,本领域技术人员可以确定,根据附加的实施例,一种分割晶片的方法包括提供具有形成为晶片的一部分并且彼此由间距分离的多个管芯(例如,元件12、14、16和18)的晶片(例如,元件10),其中晶片具有第一和第二相对的主表面,并且其中材料层(例如,元件28)沿第二主表面形成。该方法包括将晶片放置到载体衬底(例如,元件30)上,以及通过间隔分割晶片以形成分割线(例如,元件13、15、17、19),其中分割包括在分割线内遗留材料层的至少一部分。该方法包括将半导体晶片和载体衬底邻接(例如,元件67、867、1067)支撑结构放置以及设置具有大于晶片横向宽度的横向宽度的加压结构(例如,元件71、73、871、830、1004)。该方法包括使用加压结构将压力施加到第二主表面以是分割线中的材料层分离。该方法包括在使用加压结构的步骤的至少一部分期间将机械振动(例如,元件736、737、1027、1028、1135)施加到材料层。
根据前面所有内容,本领域技术人员可以确定,在另一个实施例中,放置半导体晶片可以包括将半导体晶片放置在载体带上。在进一步的实施例中,放置半导体晶片和载体衬底到支撑结构顶上可以包括将半导体晶片靠近在横截面中具有凸形的支撑结构放置。在还有的进一步的实施例中,方法还可以包括针对移动结构的步骤的至少一部分,向材料层施加具有在从大约10000赫兹到大约30000赫兹的范围中的一个或多个频率的机械振动。在另一个实施例中,该方法还可以包括针对移动结构的步骤的至少一部分,改变半导体晶片的温度。在进一步的实施例中,将半导体晶片放置在载体衬底上可以包括放置在附接于框架的载体带上。在还有的进一步的实施例中,相对于压力传送容器移动结构由此施加压力包括施加在从34000千帕直到大约138000千帕的范围中的压力。
根据前述所有内容,本领域技术人员可以确定,在另一个实施例中,设置加压结构包括设置包含流体的压力传送容器。在进一步的实施例中,设置加压结构可以包括设置与压力传送容器相邻的加压板。在还有的进一步的实施例中,加压板可以被配置为提供压力传送容器上的向下的压力。在另一个实施例中,加压板可以带有在截面图中具有凸形的表面。在进一步的实施例中,压力传送容器可以与具有凸形的表面相邻。在还有的进一步的实施例中,方法还可以包括在使用加压结构的步骤的至少一部分期间改变半导体晶片的温度。
从以上所有内容来看,明显的是,公开了一种新颖的方法和装置。在其他特征以外,还包括了设置全晶片分离装置,该装置包括凸形加压结构、弯曲的衬底结构、循环荷载以及温度变化中的一个或多个以使部分分割的晶片上的材料层批量分离。除其他的以外,该方法还提供了用于批量分割包括背层(诸如较厚的背金属层或WBC层或DAF层)的衬底的高效、可靠并且经济的过程。
尽管使用具体的优选实施例和示例实施例描述了本发明的主题,但是前述附图及其描述仅描绘了本主题的典型实施例,并且不因此被认为限制其范围。明显的是,许多替代方案和变型对本领域技术人员而言是明显的。例如,可以使用其他形式的可移除支撑材料而不是载体带。附加地,在各种全晶片加压实施例中晶片10的取向可以相对于所示出的取向翻转。
如以下的权利要求所反映的,发明方面可以存在于少于单个前述公开的实施例的所有特征的特征中。因此,以下表述的权利要求书明确地并入本附图的具体实施方式中,其中每个权利要求独立地作为本发明的单独实施例。此外,虽然本文所描述的一些实施例包括一些特征并且不包括其他实施例中包括的其它特征,但是不同实施例的特征的组合旨在处于本发明的范围内,并且旨在形成本领域技术人员将理解的不同实施例。
Claims (13)
1.一种分割晶片的方法,包括:
提供具有被形成为晶片的一部分并且通过间隙彼此分离的多个管芯的晶片,其中该晶片具有相对的第一和第二主表面,并且其中材料层沿着第二主表面被形成;
将晶片放置在载体衬底上;
通过间隙移除晶片的部分以形成分割线,其中蚀刻包括停止在材料层的顶上;
提供包括被配置为向材料层施加高频机械振动的换能器系统、支撑结构和加压结构的装置;
临近支撑结构放置晶片和载体衬底;及
向晶片施加压力和机械振动以分离分割线中的材料层。
2.如权利要求1所述的方法,其中提供所述装置包括提供加压结构,该加压结构包括包含流体的压力传送容器。
3.如权利要求2所述的方法,其中提供所述装置包括提供进一步包括以下各项的装置:
外壳结构,该外壳结构在截面视图中具有包含压力传送容器的侧壁部分;及
密封件,与外壳结构的面向晶片的表面接合,其中该密封件被配置为在施加压力和机械振动的步骤期间还包含压力传送容器。
4.如权利要求3所述的方法,其中:
提供加压结构包括提供具有腔室部分的外壳结构;及
施加压力包括将承压流体引入腔室部分中以抵靠晶片推动压力传送容器。
5.如权利要求3所述的方法,其中:
提供加压结构包括在腔室部分内提供加压板;及
施加压力包括抵靠压力传送容器移动加压板。
6.如权利要求2所述的方法,其中提供加压结构包括临近压力传送容器提供加压板,其中加压板在截面视图中包括凸形状。
7.如权利要求1所述的方法,其中提供所述装置包括使换能器系统与加压结构和支撑结构中的一个或多个接合。
8.如权利要求1所述的方法,其中:
提供所述装置包括提供被配置用于加热和冷却晶片中的一个或者多个的温度变化系统;
施加机械振动包括提供具有从约10000Hz到约30000Hz的范围内的频率的机械振动;及
提供加压结构包括提供比晶片更宽的加压板以及被配置用于相对于晶片定位加压板的与加压板接合的转轴。
9.一种分割半导体晶片的方法,包括:
提供具有被形成为半导体晶片的一部分并且通过间隙彼此分离的多个管芯的半导体晶片,其中该半导体晶片具有相对的第一和第二主表面,并且其中材料层沿着第二主表面被形成;
将半导体晶片放置在载体衬底上;
通过间隙蚀刻以形成分割线以暴露分割线中的材料层的部分;
将半导体晶片和载体衬底放置在支撑结构的顶上;
靠近半导体晶片提供压力传送容器,其中该压力传送容器包含流体;及
抵靠压力传送容器移动结构,由此向材料层施加压力以分离分割线中的材料层,其中:
该结构比半导体晶片更宽;及
该结构在截面视图中具有凸形状。
10.一种分割晶片的方法,包括:
提供具有被形成为晶片的一部分并且通过间隙彼此分离的多个管芯的晶片,其中该晶片具有相对的第一和第二主表面,并且其中材料层沿着第二主表面被形成;
将晶片放置在载体衬底上;
通过间隙分割晶片以形成分割线,其中分割包括将材料层的至少一部分保留在分割线内;及
临近支撑结构放置晶片和载体衬底;
提供具有大于晶片的横向宽度的横向宽度的加压结构;
使用加压结构以向第二主表面施加压力以分离分割线中的材料层;及
在使用加压结构的步骤中的至少一部分期间向材料层施加机械振动。
11.如权利要求10所述的方法,其中提供加压结构包括提供包含流体的压力传送容器。
12.如权利要求11所述的方法,其中:
提供加压结构包括提供邻接压力传送容器的加压板;
加压板被配置为对压力传送容器提供向下的压力;
加压板在截面视图中具有带有凸形状的表面;及
压力传送容器邻接具有凸形状的表面。
13.如权利要求10所述的方法,还包括在使用加压结构的步骤的至少一部分期间使半导体晶片的温度变化。
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DE102020125246A1 (de) * | 2020-09-28 | 2022-03-31 | Lapmaster Wolters Gmbh | Doppel- oder Einseiten-Bearbeitungsmaschine |
CN115172229B (zh) * | 2022-09-07 | 2022-11-18 | 西北电子装备技术研究所(中国电子科技集团公司第二研究所) | 一种从激光改质后的晶体上剥离晶片的全自动装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050101109A1 (en) * | 2003-10-27 | 2005-05-12 | Chin Oi F. | Controlled fracture substrate singulation |
DE202013104987U1 (de) * | 2012-11-07 | 2013-11-26 | Semiconductor Components Industries, Llc | Vorrichtung zum Vereinzeln von Halbleiter-Dies |
CN103633022A (zh) * | 2012-08-20 | 2014-03-12 | 半导体元件工业有限责任公司 | 半导体芯片分离方法 |
CN104934374A (zh) * | 2014-03-21 | 2015-09-23 | 半导体元件工业有限责任公司 | 电子管芯单体化方法 |
Family Cites Families (76)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4820377A (en) | 1987-07-16 | 1989-04-11 | Texas Instruments Incorporated | Method for cleanup processing chamber and vacuum process module |
US5075253A (en) | 1989-04-12 | 1991-12-24 | Advanced Micro Devices, Inc. | Method of coplanar integration of semiconductor IC devices |
US5166097A (en) | 1990-11-26 | 1992-11-24 | The Boeing Company | Silicon wafers containing conductive feedthroughs |
US5300461A (en) | 1993-01-25 | 1994-04-05 | Intel Corporation | Process for fabricating sealed semiconductor chip using silicon nitride passivation film |
US5753418A (en) | 1996-09-03 | 1998-05-19 | Taiwan Semiconductor Manufacturing Company Ltd | 0.3 Micron aperture width patterning process |
US5937296A (en) | 1996-12-20 | 1999-08-10 | Siemens Aktiengesellschaft | Memory cell that includes a vertical transistor and a trench capacitor |
US6030885A (en) | 1997-04-18 | 2000-02-29 | Vlsi Technology, Inc. | Hexagonal semiconductor die, semiconductor substrates, and methods of forming a semiconductor die |
US5982018A (en) | 1997-05-23 | 1999-11-09 | Micron Technology, Inc. | Thin film capacitor coupons for memory modules and multi-chip modules |
US5863813A (en) | 1997-08-20 | 1999-01-26 | Micron Communications, Inc. | Method of processing semiconductive material wafers and method of forming flip chips and semiconductor chips |
US6140151A (en) | 1998-05-22 | 2000-10-31 | Micron Technology, Inc. | Semiconductor wafer processing method |
US6465329B1 (en) | 1999-01-20 | 2002-10-15 | Amkor Technology, Inc. | Microcircuit die-sawing protector and method |
US6214703B1 (en) | 1999-04-15 | 2001-04-10 | Taiwan Semiconductor Manufacturing Company | Method to increase wafer utility by implementing deep trench in scribe line |
KR100338768B1 (ko) | 1999-10-25 | 2002-05-30 | 윤종용 | 산화막 제거방법 및 산화막 제거를 위한 반도체 제조 장치 |
JP2003521120A (ja) | 2000-01-26 | 2003-07-08 | トル−シ・テクノロジーズ・インコーポレイテッド | ドライエッチングを用いた半導体ウェーハのシンニング及びダイシング、並びに半導体チップの底部のエッジ及び角を丸める方法 |
DE10031252A1 (de) | 2000-06-27 | 2002-01-10 | Bosch Gmbh Robert | Verfahren zur Zertrennung eines Substratwafers in eine Anzahl von Substratchips |
US6686225B2 (en) | 2001-07-27 | 2004-02-03 | Texas Instruments Incorporated | Method of separating semiconductor dies from a wafer |
US6642127B2 (en) | 2001-10-19 | 2003-11-04 | Applied Materials, Inc. | Method for dicing a semiconductor wafer |
US7332819B2 (en) | 2002-01-09 | 2008-02-19 | Micron Technology, Inc. | Stacked die in die BGA package |
GB0130870D0 (en) | 2001-12-21 | 2002-02-06 | Accentus Plc | Solid-state antenna |
US6919646B2 (en) | 2002-03-12 | 2005-07-19 | Nec Electronics Corporation | Semiconductor device with contacting electrodes |
US6849554B2 (en) | 2002-05-01 | 2005-02-01 | Applied Materials, Inc. | Method of etching a deep trench having a tapered profile in silicon |
JP3923368B2 (ja) | 2002-05-22 | 2007-05-30 | シャープ株式会社 | 半導体素子の製造方法 |
US20040058478A1 (en) | 2002-09-25 | 2004-03-25 | Shafidul Islam | Taped lead frames and methods of making and using the same in semiconductor packaging |
US6897128B2 (en) | 2002-11-20 | 2005-05-24 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing semiconductor device, plasma processing apparatus and plasma processing method |
US20040102022A1 (en) | 2002-11-22 | 2004-05-27 | Tongbi Jiang | Methods of fabricating integrated circuitry |
JP4013753B2 (ja) | 2002-12-11 | 2007-11-28 | 松下電器産業株式会社 | 半導体ウェハの切断方法 |
JP3991872B2 (ja) | 2003-01-23 | 2007-10-17 | 松下電器産業株式会社 | 半導体装置の製造方法 |
US20060278956A1 (en) | 2003-03-13 | 2006-12-14 | Pdf Solutions, Inc. | Semiconductor wafer with non-rectangular shaped dice |
KR20040086869A (ko) | 2003-03-22 | 2004-10-13 | 삼성전자주식회사 | 다양한 형태의 반도체 칩을 제조하기 위한 웨이퍼 절단 방법 |
US7339110B1 (en) | 2003-04-10 | 2008-03-04 | Sunpower Corporation | Solar cell and method of manufacture |
US6982211B2 (en) | 2003-12-02 | 2006-01-03 | Disco Corporation | Water jet processing method |
EP1557875A1 (en) | 2003-12-29 | 2005-07-27 | STMicroelectronics S.r.l. | Process for forming tapered trenches in a dielectric material |
US7098077B2 (en) | 2004-01-20 | 2006-08-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor chip singulation method |
US7129114B2 (en) | 2004-03-10 | 2006-10-31 | Micron Technology, Inc. | Methods relating to singulating semiconductor wafers and wafer scale assemblies |
DE102004022178B4 (de) | 2004-05-05 | 2008-03-20 | Atmel Germany Gmbh | Verfahren zur Herstellung einer Leiterbahn auf einem Substrat und Bauelement mit einer derart hergestellten Leiterbahn |
JP4018088B2 (ja) | 2004-08-02 | 2007-12-05 | 松下電器産業株式会社 | 半導体ウェハの分割方法及び半導体素子の製造方法 |
US7288489B2 (en) | 2004-08-20 | 2007-10-30 | Semitool, Inc. | Process for thinning a semiconductor workpiece |
US20070148807A1 (en) | 2005-08-22 | 2007-06-28 | Salman Akram | Microelectronic imagers with integrated optical devices and methods for manufacturing such microelectronic imagers |
US7335576B2 (en) | 2004-10-08 | 2008-02-26 | Irvine Sensors Corp. | Method for precision integrated circuit die singulation using differential etch rates |
JP4288229B2 (ja) | 2004-12-24 | 2009-07-01 | パナソニック株式会社 | 半導体チップの製造方法 |
US20060154388A1 (en) | 2005-01-08 | 2006-07-13 | Richard Lewington | Integrated metrology chamber for transparent substrates |
GB0500393D0 (en) | 2005-01-10 | 2005-02-16 | Univ Warwick | Microheaters |
US7253477B2 (en) | 2005-02-15 | 2007-08-07 | Semiconductor Components Industries, L.L.C. | Semiconductor device edge termination structure |
WO2006090199A1 (en) | 2005-02-28 | 2006-08-31 | Infineon Technologies Ag | Semiconductor package, a panel and methods of assembling the same |
JP4275095B2 (ja) | 2005-04-14 | 2009-06-10 | パナソニック株式会社 | 半導体チップの製造方法 |
SG126885A1 (en) | 2005-04-27 | 2006-11-29 | Disco Corp | Semiconductor wafer and processing method for same |
JP4285455B2 (ja) | 2005-07-11 | 2009-06-24 | パナソニック株式会社 | 半導体チップの製造方法 |
DE102005053274A1 (de) | 2005-09-30 | 2007-04-12 | Osram Opto Semiconductors Gmbh | Verfahren zum Herstellen einer Mehrzahl von Halbleiterchips und Halbleiterbauelement |
US8153464B2 (en) | 2005-10-18 | 2012-04-10 | International Rectifier Corporation | Wafer singulation process |
US7662668B2 (en) * | 2005-11-16 | 2010-02-16 | Denso Corporation | Method for separating a semiconductor substrate into a plurality of chips along with a cutting line on the semiconductor substrate |
US20070132034A1 (en) | 2005-12-14 | 2007-06-14 | Giuseppe Curello | Isolation body for semiconductor devices and method to form the same |
JP2007294612A (ja) | 2006-04-24 | 2007-11-08 | Oki Data Corp | 半導体装置、半導体装置の製造方法、半導体製造装置、ledヘッド、および画像形成装置 |
JP5023614B2 (ja) | 2006-08-24 | 2012-09-12 | パナソニック株式会社 | 半導体チップの製造方法及び半導体ウエハの処理方法 |
JP4544231B2 (ja) | 2006-10-06 | 2010-09-15 | パナソニック株式会社 | 半導体チップの製造方法 |
US7935568B2 (en) | 2006-10-31 | 2011-05-03 | Tessera Technologies Ireland Limited | Wafer-level fabrication of lidded chips with electrodeposited dielectric coating |
JP2008159985A (ja) | 2006-12-26 | 2008-07-10 | Matsushita Electric Ind Co Ltd | 半導体チップの製造方法 |
US7569409B2 (en) | 2007-01-04 | 2009-08-04 | Visera Technologies Company Limited | Isolation structures for CMOS image sensor chip scale packages |
JP4840174B2 (ja) | 2007-02-08 | 2011-12-21 | パナソニック株式会社 | 半導体チップの製造方法 |
US7651925B2 (en) | 2007-03-01 | 2010-01-26 | Delphi Technologies, Inc. | Vacuum expansion of integrated circuits at sort |
US7781310B2 (en) | 2007-08-07 | 2010-08-24 | Semiconductor Components Industries, Llc | Semiconductor die singulation method |
JP4985199B2 (ja) | 2007-08-07 | 2012-07-25 | パナソニック株式会社 | 半導体ウェハの個片化方法 |
US8859396B2 (en) | 2007-08-07 | 2014-10-14 | Semiconductor Components Industries, Llc | Semiconductor die singulation method |
US7989319B2 (en) | 2007-08-07 | 2011-08-02 | Semiconductor Components Industries, Llc | Semiconductor die singulation method |
US8012857B2 (en) | 2007-08-07 | 2011-09-06 | Semiconductor Components Industries, Llc | Semiconductor die singulation method |
DE102007041885B4 (de) | 2007-09-04 | 2009-12-24 | Infineon Technologies Ag | Verfahren zum Herstellen einer Halbleiterschaltungsanordnung |
US7705440B2 (en) | 2007-09-07 | 2010-04-27 | Freescale Semiconductor, Inc. | Substrate having through-wafer vias and method of forming |
TW200935506A (en) | 2007-11-16 | 2009-08-16 | Panasonic Corp | Plasma dicing apparatus and semiconductor chip manufacturing method |
US9299664B2 (en) | 2010-01-18 | 2016-03-29 | Semiconductor Components Industries, Llc | Method of forming an EM protected semiconductor die |
US8384231B2 (en) | 2010-01-18 | 2013-02-26 | Semiconductor Components Industries, Llc | Method of forming a semiconductor die |
US20110175209A1 (en) | 2010-01-18 | 2011-07-21 | Seddon Michael J | Method of forming an em protected semiconductor die |
US9165833B2 (en) | 2010-01-18 | 2015-10-20 | Semiconductor Components Industries, Llc | Method of forming a semiconductor die |
US9111215B2 (en) * | 2012-07-03 | 2015-08-18 | Brain Corporation | Conditional plasticity spiking neuron network apparatus and methods |
US9484260B2 (en) * | 2012-11-07 | 2016-11-01 | Semiconductor Components Industries, Llc | Heated carrier substrate semiconductor die singulation method |
US8906745B1 (en) | 2013-09-12 | 2014-12-09 | Micro Processing Technology, Inc. | Method using fluid pressure to remove back metal from semiconductor wafer scribe streets |
US9337098B1 (en) * | 2015-08-14 | 2016-05-10 | Semiconductor Components Industries, Llc | Semiconductor die back layer separation method |
US20170179041A1 (en) * | 2015-12-22 | 2017-06-22 | Intel Corporation | Semiconductor package with trenched molding-based electromagnetic interference shielding |
-
2017
- 2017-04-04 US US15/478,839 patent/US10366923B2/en active Active
- 2017-05-12 PH PH12017000152A patent/PH12017000152A1/en unknown
- 2017-05-19 MY MYPI2017000747A patent/MY182498A/en unknown
- 2017-06-02 CN CN201710411207.1A patent/CN107464779A/zh active Pending
-
2019
- 2019-06-12 US US16/438,870 patent/US10796961B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050101109A1 (en) * | 2003-10-27 | 2005-05-12 | Chin Oi F. | Controlled fracture substrate singulation |
CN103633022A (zh) * | 2012-08-20 | 2014-03-12 | 半导体元件工业有限责任公司 | 半导体芯片分离方法 |
DE202013104987U1 (de) * | 2012-11-07 | 2013-11-26 | Semiconductor Components Industries, Llc | Vorrichtung zum Vereinzeln von Halbleiter-Dies |
CN103811419A (zh) * | 2012-11-07 | 2014-05-21 | 半导体元件工业有限责任公司 | 半导体片芯单颗化方法和装置 |
CN104934374A (zh) * | 2014-03-21 | 2015-09-23 | 半导体元件工业有限责任公司 | 电子管芯单体化方法 |
Also Published As
Publication number | Publication date |
---|---|
US20170352593A1 (en) | 2017-12-07 |
PH12017000152A1 (en) | 2019-01-21 |
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US10366923B2 (en) | 2019-07-30 |
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