KR20060088081A - 웨이퍼 레벨 패키지의 제조 방법 - Google Patents

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KR20060088081A
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Abstract

본 발명은 예비 시험(PT) 및 최종 시험(FT)이 실시되는 웨이퍼 레벨 패키지 및 그 웨이퍼 레벨 패키지를 이용한 반도체 장치의 제조 방법에 관한 것이며, 제조 효율의 향상 및 제조 원가의 절감을 도모하는 것을 과제로 한다.
복수의 반도체 칩 회로 형성 영역(12)(회로 영역) 내에 복수의 칩 단자(13)가 형성되는 반도체 웨이퍼(11)와, 칩 단자를 칩 단자 형성 위치와 다른 위치로 인출함과 동시에 외부 접속 단자(14)가 형성되는 재배선(15)과, 외부 접속 단자(14)가 외부로 노출하도록 설치됨과 동시에 재배선을 피복하는 봉지 수지(22)를 구비하는 웨이퍼 레벨 패키지에 관한 것이다. 그리고 상기 칩 단자(13) 중에서 시험 실시 시에 이용되는 칩 단자(13A)를 상기 재배선(15)에 의해 회로 영역(12)의 외부 위치로 인출하고, 또한 인출된 이 재배선(15)과 접속하도록 시험 단자(16)를 설치함과 동시에, 이 시험 단자(16)가 봉지 수지(22)로부터 노출하도록 구성한다.
예비 시험, 최종 시험, 칩 단자

Description

웨이퍼 레벨 패키지의 제조 방법{METHOD OF FABRICATING WAFER-LEVEL PACKAGE}
도1은 본 발명의 제1실시예인 웨이퍼 레벨 패키지의 부분 확대 평면도.
도2는 본 발명의 제1실시예인 웨이퍼 레벨 패키지의 부분 확대 단면도.
도3은 본 발명의 제1실시예인 웨이퍼 레벨 패키지의 전체 평면도.
도4는 본 발명의 제2실시예인 웨이퍼 레벨 패키지의 부분 확대 단면도.
도5는 본 발명의 제3실시예인 웨이퍼 레벨 패키지의 부분 확대한 평면도.
도6은 본 발명의 제4실시예인 웨이퍼 레벨 패키지의 부분 확대한 평면도.
도7은 본 발명의 제5실시예인 웨이퍼 레벨 패키지의 부분 확대한 평면도.
도8은 본 발명의 제6실시예인 웨이퍼 레벨 패키지의 부분 확대한 평면도.
도9는 본 발명의 제7실시예인 웨이퍼 레벨 패키지의 부분 확대한 평면도.
도10은 본 발명의 제8실시예인 웨이퍼 레벨 패키지의 부분 확대한 평면도.
도11은 본 발명의 제9실시예인 웨이퍼 레벨 패키지의 부분 확대한 평면도.
도12는 본 발명의 제10실시예인 웨이퍼 레벨 패키지의 부분 확대한 평면도.
도13은 본 발명의 제11실시예인 웨이퍼 레벨 패키지의 전체 평면도.
도14는 본 발명의 제12실시예인 웨이퍼 레벨 패키지의 부분 확대한 평면도.
도15는 본 발명의 제13실시예인 웨이퍼 레벨 패키지의 부분 확대한 평면도.
도16은 본 발명의 하나의 실시예인 웨이퍼 레벨 패키지를 이용한 반도체 장치의 제조 방법의 공정도.
도17은 본 발명의 하나의 실시예인 웨이퍼 레벨 패키지를 이용한 반도체 장치의 제조 방법을 설명하기 위한 도면(패키지 제조 공정)．
도18은 본 발명의 하나의 실시예인 웨이퍼 레벨 패키지를 이용한 반도체 장치의 제조 방법을 설명하기 위한 도면(시험 공정)．
도19는 본 발명의 하나의 실시예인 웨이퍼 레벨 패키지를 이용한 반도체 장치의 제조 방법을 설명하기 위한 도면(스크라이브 공정)．
도20은 본 발명의 제14 실시예인 웨이퍼 레벨 패키지의 부분 확대 단면도.
[부호의 설명]
10A∼10N 웨이퍼 레벨 패키지 11 반도체 웨이퍼
12, 12A, 12B 회로 영역 13, 13B∼13D 칩 단자
13A 시험용 칩 단자 14 외부 접속 단자
15, 15A, 15B 재배선 16 시험 단자
17 절연층 18 외부 영역
19 재배선층 22 봉지 수지
23 내부 재배선 24 퓨즈
25 공통 배선 26 연락 배선
27 시험 패드 28 로직부
29 RAM부 30 내부 배선
31 메인 회로부 32 BIST
32A BI 전용 회로 33 시험 이력 기록부
34 액세스 단자 35 기록용 배선
36 시험 지원 소자 37 식별 영역
38 더미 단자 39 다이싱 소(dicing saw)
40 반도체 장치 41 시험용 콘택트
본 발명은 웨이퍼 레벨 패키지 및 그 웨이퍼 레벨 패키지를 이용한 반도체 장치의 제조 방법에 관한 것이며, 특히 예비 시험(Preliminaly Test : 이하 PT로 약칭함) 및 최종 시험(Final Test : 이하 FT로 약칭함)이 실시되는 웨이퍼 레벨 패키지 및 그 웨이퍼 레벨 패키지를 이용한 반도체 장치의 제조 방법에 관한 것이다.
근년에, 반도체 웨이퍼를 웨이퍼 상태 그대로 풀 테스트(PT, FT를 포함함)를 실시함으로써 반도체 장치의 제조 공정 및 시험 공정의 효율화를 구하는 요구가 있다. 이와 같이, 반도체 웨이퍼를 웨이퍼 상태 그대로 풀 테스트하는 구성에 의하면, 종래와 같이 반도체 웨이퍼를 절단 처리하고 개체화한 상태의 반도체 장치에 대해 개개의 시험을 행하는 구성에 비하여, ① 취급 효율이 좋고, ② 설비의 공유화를 꾀하고(웨이퍼 사이즈가 같으면 취급 설비는 공용 가능), ③ 공간 절약화를 꾀할 수 있는(개체의 LSI는 트레이(tray) 등의 용기에 수납하기 때문에 보관 영역 이나 설비 면적이 커지게 됨) 등의 장점이 있다.
한편, 고밀도 실장화를 도모하기 위해, KGD(Known Good Die : 양품이 보장된 반도체 칩), 리얼 칩 사이즈 패키지(반도체 칩과 동일한 크기를 갖는 패키지)의 요구가 높아지고 있다. 그런데 KGD, 리얼 칩 사이즈 패키지에 대응하고 있지 않은 종래의 반도체 장치의 패키지 구조에서는, 패키지의 면적이 반도체 칩의 면적보다 크기 때문에 어딘가에서 개체로 분리할 필요가 있다. 이 때문에 종래의 패키지 구조에서는, 반도체 웨이퍼 그대로 제조에서부터 시험까지 일관해 처리를 행할 수 없었다.
그런데 KGD, 리얼 칩 사이즈 패키지에서는, 최종적인 패키지 형태가 반도체 칩의 면적과 일치하기 때문에 반도체 웨이퍼의 형태 그대로 제조에서부터 시험까지 일관해 처리를 행하는 것이 가능해서, 상기한 장점을 향유할 수 있다.
근년에, 반도체 웨이퍼 그대로 제조에서부터 시험까지 일관해 처리를 할 수 있는 패키지 구조로서 웨이퍼 레벨 패키지가 주목되고 있다. 이 웨이퍼 레벨 패키지는, 개략적으로 반도체 웨이퍼 상에 칩 단자가 형성되는 복수의 반도체 칩 회로, 외부 접속되는 외부 접속 단자, 이 외부 접속 단자와 칩 단자를 접속하는 재배선, 및 반도체 칩 회로 및 재배선을 보호하기 위해서 형성된 봉지 수지 등의 절연재를 갖는 구성으로 되어 있다(또한 절연재를 배설하지 않은 구성의 것도 있음).
이 웨이퍼 레벨 패키지는, 웨이퍼 상태 그대로(즉 절단을 행하지 않은 상태) 반도체 장치로서 기능시키는 구성으로 하여도 좋고, 또 각 반도체 칩 회로 단위로 절단하여 개체화함으로써 반도체 장치로서 사용하는 구성으로 하여도 좋다.
여기서, 상기 구성으로 된 웨이퍼 레벨 패키지에 대한 시험에 대해서 고찰한다. 웨이퍼 레벨 패키지에서도, 다른 패키지 형태의 반도체 장치와 같이, 그 제조 공정 내에 시험 공정을 갖는다. 이 시험 공정으로 실시하는 시험은, 예비 시험(PT)과 최종시험(FT)으로 대별된다.
PT는 절연재의 배설 전에 실시되는 시험이고, 배선의 도통 시험 등의 주로 반도체 칩 회로 자체의 동작을 포함하지 않는 개략적인 시험이다(일부, 동작 시험을 행하는 경우도 있음). 상기와 같이, PT는 절연재의 배설 전에 실시되는 시험이기 때문에 반도체 칩 회로에 형성된 칩 단자를 사용하여 시험을 행할 수 있다.
이 PT의 실시는 특히 KGD, 리얼 칩 사이즈 패키지에 대응하지 않는 종래의 반도체 장치의 패키지 구조(이하 종래 구조의 패키지라고 함)에 적용한 경우, 그 이익이 컸었다. 즉 종래 구조의 패키지의 제조 방법에서는, PT실시 후에 반도체 웨이퍼를 개체화하는 절단 처리(다이싱 처리)가 실시되고, PT로 양품이라고 판단된 칩에만 절연재의 배설 및 FT가 실시되었다. 이 때문에 PT로 불량이라고 판단된 칩에 대해서는 절연재의 배설 및 FT는 실시되지 않으므로 제조 효율의 향상을 도모할 수 있다.
한편, FT는 절연재의 배설 후에 실시되는 시험이며, 반도체 칩 회로의 동작을 포함하여 실시되는 종합적인 시험이다. 상기와 같이, FT는 절연재의 배설 후에 실시되는 시험이기 때문에 사용할 수 있는 단자는 절연재로부터 노출한 외부 접속 단자뿐이다. 즉 일반적으로 사용자가 사용하는 단자 이외의 단자(칩 단자는 이 단자에 상당함)는 외부로 꺼낼 수 없다. 따라서 FT를 행할 때, 절연재에 의해 봉지되 어 버리는 칩 단자에 대해서는, 이것을 이용해 FT를 행할 수 없다.
이 때문에 종래의 웨이퍼 레벨 패키지에 대한 시험은, 먼저 절연재를 배설하는 절연재 배설 공정을 실시하기 전에, 또 절연재로 덮이지 않는 칩 단자를 이용해 PT를 실시하고, 그 후에 절연재 배설 공정을 실시하고, 그 후에 절연재로부터 노출한 외부 접속 단자를 이용해 FT를 행하는 구성으로 되어 있었다.
그런데 종래의 시험 방법에서는, PT를 실시하는 목적이, 불량 칩에 대한 절연재의 배설 및 FT의 실시를 삭제하여 제조 효율의 향상을 도모하는 점에 있었기 때문에 FT를 실시하기 전에 미리 PT를 행하는 것에 의의가 있었다. 이에 반하여, 불량 칩도 포함해 모든 반도체 칩 회로에 대해 절연재의 배설 및 FT의 실시를 행하는 웨이퍼 레벨 패키지의 경우, PT를 실시하기 전에 PT를 행하는 것의 필연성은 적다.
또 상기한 것처럼 웨이퍼 레벨 패키지는, 반도체 웨이퍼 그대로의 형태로 제조에서부터 시험까지를 일관해 처리하여 제조 공정의 간략화 등을 도모하는 것을 목적으로 하고 있기 때문에 더욱 제조 공정의 간략화를 도모하기 위해, 종래에는 2공정으로 나누어 실시되던 PT와 FT를 1개의 시험 공정으로 모으는 것이 고려된다.
PT와 FT를 1개의 시험 공정으로 모아 실시할 때, 이 시험 공정을 절연재의 배설 전에 실시하는 경우(종래의 PT를 행하는 타이밍)와, 절연재의 배설 후에 실시하는 경우(종래의 FT를 행하는 타이밍)와의 2개의 경우가 고려된다. 그런데 절연재의 배설 전에 PT 및 FT를 일괄적으로 행하는 구성으로 하면, 그 후에 실시되는 절 연재의 배설 공정에서 반도체 칩 회로에 발생한 이상에 대해서는 시험에 의해 발견할 수 없다. 따라서 시험 공정은 반도체 장치의 제조 공정에서, 마지막에 가까운 공정으로서 실시하는 것이 요망되고 있다.
그런데 절연재의 배설 후에 PT 및 FT를 일괄적으로 행하는 구성에서는, 시험 장치(반도체 테스터 등)에 접속할 수 있는 단자는 절연재로부터 노출하고 있는 외부 접속 단자뿐이다. 즉 칩 단자에는, 외부 접속 단자로서는 기능하지 않지만, 반도체 칩 회로에 대해 시험을 행할 때에는 사용하고자 하는 칩 단자(이하 이 칩 단자를 시험 칩 단자라고 함)가 존재한다. 그러나, 시험용 칩 단자는 절연재를 배설함으로써 덮이기 때문에 절연재를 배설 한 뒤에는 시험용 칩 단자를 이용한 시험을 실시할 수 없다.
또 이것을 해결하기 위해서, 반도체 칩 회로 영역에 외부 접속 단자와 같이 절연재로부터 노출한 구성을 가짐과 동시에 상기한 시험용 칩 단자와 접속한 구성의 시험 단자를 설치하는 것이 고려된다. 이 시험 단자 를 설치함으로써 절연재를 배설한 뒤에 PT 및 FT의 모든 시험(풀 테스트) 을 실시하는 것이 가능해진다.
그런데 시험 단자는 시험 공정이 종료된 뒤는 사용하지 않기 때문 에, 패키지에서는 소용없는 단자가 된다. 이와 같이 시험 공정에만 사용하 는 단자를 반도체 칩 영역에 형성한 구성에서는 시험 단자의 점유 면적분만큼 반도체 칩 영역이 대형화하여, 근년에 반도체 장치에 요구되고 있는 소형 화의 요구에 답할 수 없다.
또 반도체 칩을 기능시키기 위해서 사용되는 외부 접속 단자와 근접 한 위치에 시험 단자가 존재하면, 잘못하여 이 시험 단자도 실장 기판에 실장 해 버리는 우려가 있어, 이 경우에는 오동작이 발생되는 일이 있다. 따라서 시험 단자를 절연재의 배설 후에까지 남기는 일은 피해야 한다.
또한 PT자체를 실시하지 않는(즉 모든 시험을 FT로 실시함) 구성으로 하는 것도 고려되지만, 상기와 같이 FT로는 시험 칩 단자의 모두를 이용할 수 없기 때문에 PT만으로 실시되던 시험은 실시할 수 없다 (예를 들면, RAM 회로와 로직 회로가 혼재되어 있는 경우에는, RAM회로의 단독 시험은 할 수 없음). 한편, 근년에는 반도체 장치에 대해 높은 신뢰 성이 요구되고 있어, 그에 따라 제조 공정의 간략화만을 위해서 PT를 제거할 수 없다.
상기한 각각의 이유로 인해, 종래에는 PT와 FT를 일괄적으로 행하지 않고, 절연재를 배설하기 전에 먼저 PT를 실시하고, 그 후에 절연재를 배설하고, 다시 그 후에 FT를 실시하였다. 이 때문에 웨이퍼 레벨 패키지의 제조 공정이 복잡화되어, 제조 효율이 저하함과 동시에 제조 원가가 상승하는 문제점이 있었다.
본 발명은 상기의 점에 비추어 이루어진 것으로서, 제조 효율의 향상 및 제조 비용의 저감을 도모할 수 있는 웨이퍼 레벨 패키지 및 웨이퍼 레벨 패키지를 이용한 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
상기의 과제를 해결하기 위해서 본 발명에서는, 다음에 언급하는 각 수단을 강구한 것을 특징으로 하는 것이다.
제1 본원 발명은,
복수의 반도체 칩 회로 형성 영역 내에 복수의 칩 단자가 형성되는 반도체 웨이퍼와,
상기 반도체 웨이퍼 상에 형성되어 있고, 상기 칩 단자를 칩 단자 형성 위치와 다른 위치로 인출함과 동시에 외부 접속 단자가 형성되는 재배선을 구비하는 웨이퍼 레벨 패키지에 있어서,
상기 칩 단자 중에서 시험 실시 시에 이용되는 칩 단자를 상기 재배선에 의해 상기 반도체 칩 회로 형성 영역의 외부 위치로 인출하고,
또한 인출된 상기 재배선과 접속하도록 시험 단자를 설치한 것을 특징으로 하는 것이다.
제2 본원 발명은,
복수의 반도체 칩 회로 형성 영역 내에 복수의 칩 단자가 형성되는 반도체 웨이퍼와,
상기 반도체 웨이퍼 상에 형성되어 있고, 상기 칩 단자를 칩 단자 형성 위치와 다른 위치로 인출함과 동시에 외부 접속 단자가 형성되는 재배선과,
상기 외부 접속 단자가 외부로 노출하도록, 또한 적어도 상기 재배선을 피복하도록 형성된 절연재를 구비하는 웨이퍼 레벨 패키지에 있어서,
상기 칩 단자 중에서 시험 실시 시에 이용되는 칩 단자를 상기 재배선에 의해 상기 반도체 칩 회로 형성 영역의 외부 위치로 인출하고,
또한 인출된 상기 재배선과 접속하도록 시험 단자를 설치함과 동시에 상기 시험 단자가 상기 절연재로부터 노출하도록 구성한 것을 특징으로 하는 것이다.
또 제3 본원 발명은,
상기 제1 또는 제2 본원 발명의 웨이퍼 레벨 패키지에 있어서,
상기 칩 단자와 상기 시험 단자 사이에 과잉 급전을 방지하는 소자를 배설하고, 또한 상기 소자의 배설 위치를 상기 반도체 칩 회로 형성 영역의 외부 위치에 설정한 것을 특징으로 하는 것이다.
또 제4 본원 발명은,
상기 제1 내지 제3 중 어느 하나의 본원발명의 웨이퍼 레벨 패키지에 있어서,
상기 복수의 반도체 칩 회로 형성 영역에 대응해 복수 형성된 상기 시험 단자가 상기 반도체 칩 회로 형성 영역의 외부 위치에 형성된 공통 배선에 의해 접속되어 있는 것을 특징으로 하는 것이다.
또 제5 본원 발명은,
상기 제2 또는 제3 본원발명의 웨이퍼 레벨 패키지에 있어서,
상기 반도체 칩 회로 형성 영역의 외부 위치에 공통 배선을 형성함과 동시에 상기 복수의 반도체 칩 회로 형성 영역으로부터 외부로 인출된 상기 재배선을 상기 공통 배선에 접속하고,
또한 상기 공통 배선의 일부에 시험 패드를 상기 절연재로부터 노출하도록 형성한 것을 특징으로 하는 것이다.
또 제6 본원 발명은,
상기 제1 내지 제5 중 어느 하나의 본원 발명의 웨이퍼 레벨 패키지에 있어서,
상기 반도체 칩 회로 형성 영역 내에 기능이 다른 복수의 유니트를 혼재하고,
또한 단독의 상기 유니트로부터, 또는 복수 조합된 상기 유니트로부터 상기 재배선을 상기 반도체 칩 회로 형성 영역의 외부로 인출하고, 상기 재배선에 상기 시험 단자를 형성한 것을 특징으로 하는 것이다.
또 제7 본원 발명은,
상기 제1 내지 제5 중 어느 하나의 본원 발명의 웨이퍼 레벨 패키지에 있어서,
상기 반도체 칩 회로 형성 영역 내에 상기 시험 전용 회로를 조립함과 동시에 상기 시험 전용 회로로부터 상기 재배선을 상기 반도체 칩 회로 형성 영역의 외부로 인출하고, 상기 재배선에 상기 시험 단자를 형성한 것을 특징으로 하는 것이다.
또 제8 본원 발명은,
상기 제l 내지 제5 중 어느 하나의 본원 발명의 웨이퍼 레벨 패키지에 있어서,
상기 반도체 웨이퍼 상의 상기 반도체 칩 회로 형성 영역의 외부에 상기 시험 전용 회로를 형성함과 동시에 상기 시험 전용 회로 상에 혹은 시험 전용 회로로부터 인출된 재배선에 상기 시험 단자를 형성한 것을 특징으로 하는 것이다.
또 제9 본원 발명은,
상기 제2 내지 제8 중 어느 하나의 본원 발명의 웨이퍼 레벨 패키지에 있어 서,
상기 반도체 웨이퍼 상의 상기 반도체 칩 회로 형성 영역의 외부에 상기 재배선과 접속된 시험 이력을 기억하는 시험 이력 기억부를 형성함과 동시에 상기 시험 이력 기억부에 대해 판독 및 기입을 행하는 입출력 단자를 상기 절연재로부터 노출하도록 형성한 것을 특징으로 하는 것이다.
또 제10 본원 발명은,
상기 제1 내지 제3 중 어느 하나의 본원 발명의 웨이퍼 레벨 패키지에 있어서,
상기 반도체 웨이퍼 상의 상기 반도체 칩 회로 형성 영역의 외부에 상기 반도체 칩 회로에 대해 시험을 행하는 시험용 소자를 배설함과 동시에 상기 재배선을 상기 시험용 소자에 접속한 것을 특징으로 하는 것이다.
또 제11 본원 발명은,
상기 제1 내지 제10 중 어느 하나의 본원 발명의 웨이퍼 레벨 패키지에 있어서,
상기 시험 단자의 배설 위치에 규칙성을 가지게 함으로써 상기 시험 단자의 배설 위치에 의해 상기 반도체 웨이퍼의 식별을 할 수 있도록 구성한 것을 특징으로 하는 것이다.
또 제12 본원 발명에 관계되는 웨이퍼 레벨 패키지를 이용한 반도체 장치의 제조 방법은,
상기 제1 내지 제11 중 어느 하나의 본원 발명의 웨이퍼 레벨 패키지를 제조 하는 웨이퍼 레벨 패키지 제조 공정과,
상기 시험 단자를 이용해 상기 웨이퍼 레벨 패키지에 형성되어 있는 상기 복수의 반도체 칩 회로에 대해 시험을 행하는 시험 공정과,
상기 시험 공정이 종료한 후, 상기 웨이퍼 레벨 패키지의 상기 반도체 칩 회로 형성 영역의 외부 위치를 절단함으로써 상기 반도체 칩 회로마다 개체화한 반도체 장치를 제조하는 절단 공정
을 갖는 것을 특징으로 하는 것이다.
또 제13 본원 발명은,
상기 제12 본원 발명의 웨이퍼 레벨 패키지를 이용한 반도체 장치의 제조 방법에 있어서,
상기 웨이퍼 레벨 패키지 제조 공정에서는, 상기 외부 접속 단자와 상기 시험 단자가 일괄적으로 형성되는 것을 특징으로 하는 것이다.
또한 제14 본원 발명은,
상기 제12 또는 제13 본원 발명의 웨이퍼 레벨 패키지를 이용한 반도체 장치의 제조 방법에 있어서,
상기 절단 공정에서는, 상기 반도체 칩 회로 형성 영역의 외부 위치에 형성된 구성물이 일괄적으로 제거되는 것을 특징으로 하는 것이다.
상기의 각 수단은 다음과 같이 작용한다.
제1 본원 발명에 의하면,
칩 단자 중에서 시험 실시 시에 이용되는 칩 단자를 재배선에 의해 반도체 칩 회로 형성 영역의 외부 위치로 인출함과 동시에 인출된 상기 재배선과 접속하도록 시험 단자를 설치함으로써 시험 단자를 설치해도 반도체 칩 회로 형성 영역이 커지는 일은 없다. 따라서 반도체 칩 회로 형성 영역에 시험 단자를 설치하는 구성에 비해, 개체화한 때의 반도체 장치의 형상을 소형화 할 수 있다.
또 시험 단자가 형성되는 반도체 칩 회로 형성 영역의 외부 위치는 웨이퍼 레벨 패키지가 절단되어 개개의 반도체 장치로 될 때에 제거되는 부위이기 때문에 반도체 장치가 개체화된 상태에서는, 시험 단자는 반도체 장치에 잔존하는 일이 없어, 웨이퍼 레벨 패키지에 시험 단자를 설치해도, 개체화한 상태의 반도체 장치의 사용 조건을 방해하는 일은 없다.
제2 및 제12 본원 발명에 의하면,
시험 실시 시에 이용되는 칩 단자를 재배선에 의해 반도체 칩 회로 형성 영역의 외부 위치로 인출하고, 이 인출된 상기 재배선과 접속하도록 시험 단자를 설치함과 동시에 시험 단자가 절연재로부터 노출하도록 구성함으로써 절연재(예를 들면 봉지 수지)의 배설 후에도 시험 단자를 이용하는 것이 가능해진다. 따라서 시험 실시 시에는 외부 접속 단자와 함께 시험 단자를 이용해 시험을 할 수 있기 때문에 종래의 절연재의 배설 전에 하던 예비 시험과, 절연재의 배설 후에 하던 최종 시험을 일괄적으로 할 수 있다(풀 테스트를 할 수 있다). 이에 의해, 종래에는 2공정으로 나누어 실시하던 시험 공정을 1회로 모아 실시할 수 있기 때문에 시험 공정의 간략화를 도모할 수 있다.
또 시험 단자는 재배선에 의해 반도체 칩 회로 형성 영역의 외부 위치에 형 성되어 있다. 따라서 시험 단자를 설치해도 반도체 칩 회로 형성 영역이 커지지 않는다. 또한 시험 단자가 형성되는 반도체 칩 회로 형성 영역의 외부 위치는 웨이퍼 레벨 패키지가 절단되어 개개의 반도체 장치로 될 때에 제거되는 부위이다. 따라서 반도체 장치가 개체화된 상태에서는, 시험 단자는 반도체 장치에 잔존하는 일이 없어, 웨이퍼 레벨 패키지에 시험 단자를 설치해도, 개체화한 상태의 반도체 장치의 사용 조건을 방해하는 일은 없다.
또 제3 본원 발명에 의하면,
칩 단자와 시험 단자 사이에 과잉 급전을 방지하는 소자를 배설함으로써 과잉 급전이 있던 경우는 이 소자에 의해 콘택터의 손상 혹은 주변 칩의 연소(손상)를 방지할 수 있다. 또 이 소자는 반도체 칩 회로 형성 영역의 외부 위치에 배설되어 있기 때문에 반도체 장치가 개체화된 상태에서 이 소자가 반도체 장치에 잔존하는 일이 없고, 따라서 이 소자를 설치해도 개체화한 상태의 반도체 장치의 사용 조건을 방해하는 일은 없다.
또 제4 본원 발명에 의하면,
복수의 반도체 칩 회로 형성 영역에 대응해 복수 형성된 시험 단자가 반도체 칩 회로 형성 영역의 외부 위치에 형성된 공통 배선에 의해 접속된 구성으로 되어 있기 때문에 1개의 시험 단자에 시험 신호를 공급함으로써 이 공통 배선을 이용해 복수의 시험 단자에 동시에 시험 신호를 공급할 수 있기 때문에 배선수의 삭감을 도모할 수 있다.
또 제5 본원 발명에 의하면,
복수의 반도체 칩 회로 형성 영역에 대응해 복수 형성된 재배선이 반도체 칩 회로 형성 영역의 외부 위치에 형성된 공통 배선에 접속된 구성으로 되어 있기 때문에 1개의 시험 단자에 시험 신호를 공급함으로써 이 공통 배선을 이용해 복수의 반도체 칩 회로에 동시에 시험 신호를 공급할 수 있다. 이에 의해, 배선수의 삭감을 도모할 수 있음과 동시에 시험 설비(특히 콘택터)의 간단화를 도모할 수 있다. 또 개개의 반도체 칩 회로형에 대응해 시험 단자를 설치할 필요도 없어진다.
또 제6 본원 발명에 의하면,
반도체 칩 회로 형성 영역 내에 기능이 다른 복수의 유니트를 혼재하고, 그 중의 단독의 유니트로부터, 또는 복수 조합된 유니트로부터 재배선을 반도체 칩 회로 형성 영역의 외부로 인출함과 동시에 이 재배선에 시험 단자를 형성함으로써 직접 외부 접속 단자와 접속되어 있지 않은 유니트에 대해 시험을 하는 것이 가능해진다.
즉 종래에는 복수의 유니트가 혼재된 구성의 웨이퍼 레벨 패키지에서는, 그 중의 특정한 유니트만을 독립해 시험할 수 없었다. 그런데 이 특정한 유니트로부터 재배선을 반도체 칩 회로 형성 영역의 외부로 인출하여, 이 재배선에 시험 단자를 형성함으로써 시험을 하는 것이 가능해진다.
따라서 종래에는 단독으로 시험을 할 수 없었던 유니트에 대해 시험을 할 수 있어서, 시험의 신뢰성을 향상시킬 수 있다. 또 재배선 및 시험 단자는 웨이퍼 레벨 패키지를 절단하여 반도체 장치로 개체화한 때에 제거되기 때문에 개체화한 상태의 반도체 장치의 사용 조건을 방해하는 일은 없다.
또 제7 본원 발명에 의하면,
반도체 칩 회로 형성 영역 내에 상기 시험 전용 회로를 조립함과 동시에 재배선을 반도체 칩 회로 형성 영역의 외부로 인출하고, 이 재배선에 시험 단자를 형성함으로써 시험 단자에 의해 절연 부재를 배선한 뒤에도 시험 전용 회로를 이용하는 것이 가능해져서, 보다 신뢰성이 높은 시험을 행할 수 있다. 또 시험 단자는 반도체 장치에 개체화 할 때에 제거되기 때문에 시험 단자가 개체화한 상태의 반도체 장치의 사용 조건을 방해하는 일은 없다.
또 제8 본원 발명에 의하면,
반도체 웨이퍼 상의 반도체 칩 회로 형성 영역의 외부에 상기 시험 전용 회로를 형성함과 동시에 이 시험 전용 회로 상에 혹은 이 시험 전용 회로로부터 인출된 재배선에 시험 단자를 형성함으로써 반도체 칩 회로 형성 영역 내에 상기 시험 전용 회로를 조립함과 동시에 재배선을 반도체 칩 회로 형성 영역의 외부로 인출하고, 이 재배선에 시험 단자를 형성함으로써 시험 단자에 의해 절연 부재를 배선한 뒤에도 시험 전용 회로를 이용하는 것이 가능해져서, 보다 신뢰성이 높은 시험을 행할 수 있다.
또 시험 전용 회로는 반도체 칩 회로 형성 영역의 외부에 설치되어 있기 때문에 시험 전용 회로를 설치해도 반도체 칩 회로 형성 영역의 면적은 변화하지 않기 때문에 웨이퍼 레벨 패키지에 상기 시험 전용 회로를 설치해도, 개체화된 반도체 장치가 대형화해 버리는 일은 없다.
또한 시험 전용 회로 및 시험 단자는 반도체 장치로 개체화할 때에 제거되기 때문에 시험 전용 회로 및 시험 단자가 개체화한 상태의 반도체 장치의 사용 조건을 방해하는 일은 없다.
또 제9 본원 발명에 의하면,
반도체 칩 회로 형성 영역의 외부에 재배선과 접속된 시험 이력 기억부를 형성함과 동시에 이 시험 이력 기억부에 대해 입출력 단자를 절연재로부터 노출하도록 형성함으로써 시험 이력 기억부에 입출력 단자를 통하여 액세스함으로써 시험 이력 정보를 얻는 것이 가능해진다. 절연재(예를 들면, 봉지 수지)를 배설한 상태의 웨이퍼 레벨 패키지는 외관을 식별하기가 곤란하고, 또 시험 이력 정보를 웨이퍼 레벨 패키지의 외주 부분에 부여하기가 곤란하다.
그런데 시험 이력 기억부를 형성함으로써 웨이퍼 레벨 패키지의 시험 이력을 용이하게 기입/판독할 수 있어, 시험 효율 및 시험 정밀도의 향상을 도모할 수 있다. 또 시험 이력 기억부는 반도체 칩 회로 형성 영역의 외부에 설치되어 있기 때문에 반도체 장치로 개체화할 때에 제거된다. 따라서 시험 이력 기억부가 개체화한 상태의 반도체 장치의 사용 조건을 방해하는 일은 없다.
또 제10 본원 발명에 의하면,
반도체 칩 회로 형성 영역의 외부로 재배선에 접속됨과 동시에 반도체 칩 회로에 대해 시험을 행하는 시험용 소자를 배설함으로써 반도체 웨이퍼 상에 시험 소자가 배설되기 때문에 보다 고정밀도의 시험을 행하는 것이 가능해진다. 특히, 시험용 소자와 칩 소자와의 배선 거리를 짧게 할 수 있기 때문에 고주파 시험 시에 이익이 크다.
또 제11 본원 발명에 의하면,
시험 단자의 배설 위치에 규칙성을 갖게하여, 이 시험 단자의 배설 위치에 의해 반도체 웨이퍼를 식별할 수 있도록 구성함으로써 외관을 식별하기가 곤란한 웨이퍼 레벨 패키지에서도, 이 시험 단자의 위치에 의해 웨이퍼 레벨 패키지의 식별을 행하는 것이 가능해진다. 또 이 식별 기능을 갖는 시험 단자도 반도체 장치로 개체화할 때에 제거되기 때문에 식별 기능을 갖는 시험 단자가 개체화한 상태의 반도체 장치의 사용 조건을 방해하는 일은 없다.
또 제13 본원 발명에 의하면,
웨이퍼 레벨 패키지 제조 공정에서 외부 접속 단자와 시험 단자를 일괄적으로 형성함으로써 각 단자를 별개로 형성하는 구성에 비해 제조 공정의 간략화를 도모하는 것이 가능해진다.
또한 제14 본원 발명에 의하면, 절단 공정에서 반도체 칩 회로 형성 영역의 외부 위치에 형성된 구성물(시험 단자 등)을 일괄적으로 제거함으로써 이 구성물을 제거하기 위한 공정을 별개로 설치하는 구성에 비해 제조 공정의 간략화를 도모하는 것이 가능해진다.
[발명의 실시 형태]
다음에, 본 발명의 실시 형태에 대해서 도면과 함께 설명한다.
도1 내지 도3은 본 발명의 제1실시예인 웨이퍼 레벨 패키지(10A)를 나타내고 있다. 도1은 웨이퍼 레벨 패키지(10A)의 부분 확대 평면도이고, 도2는 웨이퍼 레벨 패키지(10A)의 부분 확대 단면도이고, 도3은 웨이퍼 레벨 패키지(10A)의 전체 평면 도이다.
이 웨이퍼 레벨 패키지는 웨이퍼 상태 그대로 반도체 장치로서 기능시키는 것도, 또 각 반도체 칩 회로 단위로 절단하여 개체화함으로써 반도체 장치(40)(도19에 개체화된 반도체 장치(40)를 나타냄)로서 사용하는 것도 가능한 것이다.
도2에 나타낸 바와 같이, 웨이퍼 레벨 패키지(10A)는 대략 반도체 웨이퍼(11)의 상부에 외부 접속 단자(14), 재배선(15), 시험용 단자(16) 및 절연층(17)(절연재) 등을 배설한 구성으로 되어 있다.
반도체 웨이퍼(11)는 예를 들면 실리콘 기판 상에 복수의 반도체 칩 회로 형성 영역(12)(이하 회로 영역이라 함)이 형성되어 있다. 이 회로 영역(12) 내에는 반도체 칩 회로와 복수의 칩 단자(13)가 형성되어 있다. 이 칩 단자(13)는 반도체 칩 회로와 접속하고 있고, 그에 따라 칩 단자(13)에 신호 및 전원의 공급을 행함으로써 반도체 칩 회로가 동작한다.
또 복수개 설치되어 있는 칩 단자(13)는 대략 2개의 기능으로 분류된다. 그 하나는 반도체 칩 회로를 동작시키는데 직접 기여하는 칩 단자이다. 또 하나는 반도체 칩 회로에 대해 시험을 행할 때에만 이용하는 칩 단자이다. 이하의 설명에서는 특히 후자(반도체 칩 회로에 대해 시험을 행할 때에만 이용하는 칩 단자)를 특정해 말할 필요가 있을 경우에는 시험용 칩 단자(13A)라 하고, 시험용 칩 단자(13A) 이외의 단자를 칩 단자(13B)라 한다.
외부 접속 단자(14)는 웨이퍼 레벨 패키지(10A) 혹은 개체화된 반도체 장치(40)를 실장 기판(도시하지 않음)에 실장 할 때에 이용하는 단자이다. 본 실시예에 서는, 외부 접속 단자(14)는 칩 단자(13B) 상에 직접 형성된 구성으로 되어 있다. 따라서 본 실시예에서는 평면적으로 본 경우, 외부 접속 단자(14)의 형성 위치는 칩 단자(13B)의 형성 위치와 일치한다. 이 외부 접속 단자(14)는 후에 상술하는 바와 같이, 스퍼터링법, 증착법 혹은 도금법 등을 이용해 반도체 웨이퍼(11)의 상면으로부터 소정량 돌출하도록 형성되어 있다.
재배선(15)은 도전막이며, 반도체 웨이퍼(11) 상면에 소정의 패턴으로 형성되어 있다. 이 재배선(15)은 그 일단부가 칩 단자(13 ; 13A, 13B)에 접속됨과 동시에 타단부에 외부 접속 단자(14) 혹은 시험용 단자(16)가 형성된다. 이와 같이, 반도체 웨이퍼(11) 상에 재배선(15)을 형성함으로써 칩 단자(13)를 반도체 웨이퍼(11) 상의 임의의 위치까지 인출하고, 이 인출한 위치에 외부 접속 단자(14) 혹은 시험용 단자(16)를 형성하는 것이 가능해진다. 따라서 재배선(15)을 설치함으로써 단자 레이아웃의 자유도를 향상시킬 수 있다. 이 때, 재배선(15)에 의해 각 단자(14, 16)의 인출 위치는 회로 영역(12) 내에 한정되는 것이 아니라, 회로 영역(12)의 외부로 인출할 수도 있다(이하 회로 영역(12)의 외부의 영역을 외부 영역(18)이라고 한다).
또한 본 실시예에서는, 상기한 것처럼 외부 접속 단자(14)는 칩 단자(13B) 상에 직접 형성된 구성이기 때문에 재배선(15)은 시험용 칩 단자(13A)로부터만 인출된 구성으로 되어 있다. 또, 도시하지 않았지만, 회로 영역(12)의 상부에는 절연 박막이 형성되어 있고, 재배선(15)은 이 절연 박막 상에 형성되어 있다. 따라서 회로 영역(12)에 재배선(15)을 형성해도, 재배선(15)과 반도체 칩 회로가 합선되어 버리는 일은 없다.
시험용 단자(16)는 회로 영역 내에 형성된 반도체 칩 회로에 대해 시험을 행할 때에 이용되는 단자이고, 외부 접속 단자(14)와 같이 스퍼터링법, 증착법, 혹은 도금법 등을 이용해 반도체 웨이퍼(11)의 표면으로부터 소정량 돌출하도록 형성되어 있다. 또 도2에 나타낸 바와 같이, 시험용 단자(16)의 돌출 높이 및 그 형상은 외부 접속 단자(14)와 같아지도록 구성되어 있기 때문에 시험용 단자(16)를 외부 접속 단자(14)와 동등하게 취급할 수 있다. 이 시험용 단자(16)는 상기한 재배선(15)에 의해 회로 영역(12) 내의 시험용 칩 단자(13A)에 접속되어 있다. 따라서 시험용 단자(16)는 웨이퍼 레벨 패키지(10A)에 대해 시험을 행할 때에만 사용되는 단자가 된다.
절연층(17)은 예를 들면 Si02 등의 절연재를 소정의 막 두께로 형성한 것이고, 회로 영역(12)에 형성되어 있는 반도체 칩 회로, 칩 단자(13) 및 재배선(15) 등을 보호하는 기능을 발휘하는 것이다. 본 실시예에서는, 이 절연층(17)은 반도체 웨이퍼(11) 상의 전면에 형성되어 있지만, 상기한 외부 접속 단자(14) 및 시험용 단자(16)는 이 절연층(17)을 통하여 그 외부에 노출하도록(돌출하도록)구성되어 있다. 따라서 절연층(17)을 반도체 웨이퍼(11) 상에 형성한 뒤에도, 외부 접속 단자(14) 및 시험용 단자(16)를 이용해 반도체 칩 회로와 전기적인 도통을 도모할 수 있는 구성으로 되어 있다.
여기서, 상기 구성으로 된 웨이퍼 레벨 패키지(10A)에서, 시험용 단자(16)의 배설 위치에 주목한다. 상기한 바와 같이, 시험용 단자(16)는 재배선(15)에 의해 시험용 칩 단자(13A)에 접속되어 있다. 또 재배선(15)의 인출 위치는 회로 영역(12) 내에 한정되는 것이 아니라, 외부 영역(18)으로 인출할 수도 있다.
그래서, 본 실시예에서는, 재배선(15)을 회로 영역(12)의 외부 위치로 인출하고, 이 외부 영역(18)에 시험용 단자(16)를 배설한 구성으로 한 것을 특징으로 하고 있다. 또 웨이퍼 레벨 패키지(10A)를 개체화하여 반도체 장치(40)로서 사용하는 경우에는, 웨이퍼 레벨 패키지(10A)에 대해 절단 처리(스크라이브)가 행해지지만, 시험용 단자(16)의 형성 위치는 이 스크라이브가 되는 위치(스크라이브선) 상에 있도록 구성되어 있다. 또한 도3에 일점 쇄선으로 나타내는 위치가 스크라이브선이다.
상기와 같이 본 실시예에 관계되는 웨이퍼 레벨 패키지(10A)에서는 시험용 칩 단자(13A)를 재배선(15)에 의해 회로 영역(12)의 외부 위치(외부 영역(18))으로 인출하고, 이 외부 영역(18)으로 인출된 재배선(15)에 절연층(17)으로부터 노출한 시험 단자(16)를 설치한 구성으로 하고 있다. 이에 의해, 절연층(17)을 배설한 뒤에도 시험 단자(16)를 이용하는 것이 가능해진다.
따라서 시험 실시 시에는 외부 접속 단자(14)와 함께 시험 단자(16)를 이용해 시험을 할 수 있기 때문에 종래에는 절연층(17)을 배설하기 전에 하던 PT(예비 시험)과, 절연층(17)의 배설 후에 하던 FT(최종 시험)를 일괄적으로 하는 것이 가능해진다. 이와 같이 일괄적으로 풀 테스트를 하는 것이 가능해짐으로써, 종래에는 2공정으로 나누어 실시하던 시험 공정을 1회로 모아 실시할 수 있고, 그에 따라서 시험 공정(제조 공정)의 간략화 및 제조 비용의 저감을 도모할 수 있다.
또 시험 단자(16)는 재배선(15)을 배설함으로써 외부 영역(18)(회로 영역(12)의 외부)에 형성되어 있다. 따라서 시험 단자(16)를 설치해도 회로 영역(12)의 면적이 커지지 않는다. 따라서 반도체 장치(40)로서 이용하는 경우에는, 반도체 장치(40)의 소형화를 도모할 수 있다.
또한 시험 단자(16)가 형성되는 외부 영역(18)은 웨이퍼 레벨 패키지(10A)가 절단되어 개개의 반도체 장치(40)로 될 때에 제거되는 부분이다. 따라서 반도체 장치(40)가 개체화된 상태에서는, 시험 단자(16)는 외부 영역(18)과 함께 제거되어, 반도체 장치(40)로서 잔존하지 않는다. 따라서 웨이퍼 레벨 패키지(10A)에 시험 단자(16)를 설치해도, 개체화한 상태의 반도체 장치(40)의 사용 조건을 방해하는 일은 없다.
또한 상기한 실시예에서는 시험 단자(16)를 스크라이브선 상에 형성한 구성을 나타냈지만(도3 참조), 시험 단자(16)의 형성 위치는 반드시 스크라이브선 상에 한정되는 것이 아니라, 외부 영역(18)이면 스크라이브선 이외의 위치(예를 들면, 반도체 웨이퍼(11)의 외주 위치 등)에 설치한 구성으로 하여도 좋다.
계속하여, 본 발명의 제2실시예에 대해서 설명한다.
도4는 본 발명의 제2실시예인 웨이퍼 레벨 패키지(10B)를 나타내고 있다. 또한 도4에서, 먼저 도1 내지 도3을 이용해 설명한 제1실시예에 관계되는 웨이퍼 레벨 패키지(10A)의 구성과 대응하는 구성에 대해서는 동일 부호를 붙이고, 그 설명을 생략한다. 또 후에 도5 내지 도20을 이용해 설명하는 각 실시예에 대해서도 마 찬가지로 한다.
본 실시예에 관계되는 웨이퍼 레벨 패키지(10B)는 반도체 웨이퍼(11)의 상부에 먼저 재배선층(19)을 형성하고, 이 재배선층(19)의 상부에 외부 접속 단자(14), 시험 단자(16), 및 봉지 수지(22)(절연재)를 배설한 구성으로 하고 있다.
재배선층(19)은 재배선(15), 절연막(20) 및 관통공(21) 등으로 구성되어 있다. 절연막(20)은 예를 들면 Si02 등의 절연재로 되고, 그 상면에 재배선(15)이 소정의 패턴으로 형성되어 있다. 또 절연막(20)에는 관통공(21)이 형성되어 있고, 회로 영역(12)에 형성된 칩 단자(13)와 재배선(15)은 이 관통공(21)에 의해 전기적으로 접속된 구성으로 되어 있다.
봉지 수지(22)는 예를 들면 에폭시계의 수지이고, 예를 들면 금형을 이용한 몰드 법에 의해 반도체 웨이퍼(11)의 전면에 형성되어 있다. 또 상기한 외부 접속 단자(14) 및 시험 단자(16)는 이 봉지 수지(22)를 통하여 그 상부에 돌출하여, 외부와 전기적인 접속을 할 수 있는 구성으로 되어 있다.
상기 구성으로 된 웨이퍼 레벨 패키지(10B)에서도, 먼저 설명한 제l실시예에 관계되는 웨이퍼 레벨 패키지(10A)와 동등한 작용 효과를 실현할 수 있다. 또한 본 실시예에서는 반도체 웨이퍼(11)의 상부에 일반적으로 수지 패키지 재료로서 이용되는 에폭시계 수지로 되는 봉지 수지(22)를 형성했기 때문에 반도체 웨이퍼(11)(반도체 칩 회로, 배선층(15) 등)의 보호를 보다 확실하게 행할 수 있어서, 웨이퍼 레벨 패키지(10B)의 신뢰성의 향상을 도모할 수 있다. 또한 봉지 수지(22)의 재질 은 에폭시계 수지에 한정되는 것이 아니라, 예를 들면 폴리이미드 등의 다른 수지를 이용하는 것도 가능하다.
계속하여, 본 발명의 제3실시예에 대해서 설명한다.
도5는 본 발명의 제3실시예인 웨이퍼 레벨 패키지(10C)를 나타내고 있다. 먼저 도1 내지 도3을 이용해 설명한 제1실시예에 관계되는 웨이퍼 레벨 패키지(10A)에서는 외부 접속 단자(14)를 칩 단자(13B) 상에 직접 형성한 구성에 대해서 설명하였다. 이에 대해 본 실시예에서는, 회로 영역(12) 중에서부에 내부용 재배선(23)을 형성함으로써 칩 단자(13B) 의 형성 위치와 외부 접속 단자(14)의 형성 위치를 다르게 한 것을 특징으로 하는 것이다.
이와 같이, 외부 접속 단자(14)의 형성 위치는 반드시 칩 단자(13B)의 형성 위치와 일치시킬 필요는 없다. 또 외부 접속 단자(14)의 형성 위치와 칩 단자(13B)의 형성 위치를 다르게 함으로써 회로 영역(12) 내에서의 반도체 칩 회로의 회로 구성에 자유도를 갖게 할 수 있다.
계속하여, 본 발명의 제4실시예에 대해서 설명한다.
도6은 본 발명의 제4실시예인 웨이퍼 레벨 패키지(10D)를 나타내고 있다. 본 실시예에 관계되는 웨이퍼 레벨 패키지(10D)는 외부 영역(18)으로 인출된 재배선(15)의 도중 위치에 퓨즈(24)를 배설한 것을 특징으로 하는 것이다. 이 퓨즈(24)는 시험용 칩 단자(13A)와 시험 단자(16) 사이에 과잉 급전이 행해지는 것을 방지하는 기능을 발휘하는 것이다. 또한 시험용 칩 단자(13A)는 전원 공급 단자이고, 시험 단자(16)는 급전 배선(42)에 접속되어 있다.
예를 들면, 웨이퍼 레벨 패키지에 대해 빌트인 시험을 행하는 경우, 개개의 반도체 칩 회로에 독립해서 급전 배선을 설치하는 것이 어려운 경우가 많아서, 본 실시예와 같이, 급전 배선(42)을 복수의 반도체 칩 회로로 공유하면 염가로 빌트인 시험을 실시할 수 있다.
그런데 급전 배선(42)을 복수의 반도체 칩 회로로 공유한 경우, DC 불량(전원 쇼트 불량)의 반도체 칩 회로가 포함되어 있으면, 다른 정상적인 반도체 칩 회로에서 소손의 위험이 있다. 따라서 시험용 칩 단자(13A)와 시험 단자(16) 사이에 과잉 급전을 방지하는 퓨즈(24)를 설치함으로써 불량 반도체 칩 회로의 존재에 의해 과잉 급전이 있었다고 해도, 퓨즈(24)가 절단되어 정상적인 반도체 칩 회로가 손상되는 것을 방지하는 것이 가능해진다.
또 이 퓨즈(24)는 외부 영역(18)에 배설되어 있기 때문에 반도체 장치(40)가 개체화될 때에 퓨즈(24)는 제거되어, 이 퓨즈(24)가 반도체 장치(40)에 잔존하지 않는다. 따라서 퓨즈(24)를 설치해도 개체화한 상태의 반도체 장치(40)의 사용 조건을 방해하는 일은 없다.
계속하여, 본 발명의 제5실시예에 대해서 설명한다.
도7은 본 발명의 제5실시예인 웨이퍼 레벨 패키지(10E)를 나타내고 있다. 본 실시예에 관계되는 웨이퍼 레벨 패키지(10E)는 복수의 회로 영역(12)마다 형성되어 있는 시험 단자(16)가 외부 영역(18)에 형성된 공통 배선(25)에 의해 각각 접속되어 있는 것을 특징으로 하고 있다.
이 구성으로 함으로써 1개의 시험 단자(16)에 시험 신호를 공급함으로써 이 공통 배선(25)을 이용해 복수의 시험 단자(16)에 동시에 시험 신호를 공급할 수 있기 때문에 배선수의 삭감을 도모할 수 있다. 또 개개의 시험 단자(16)에 시험 신호를 개별로 공급하는 구성에 비하여, 시험 효율의 향상을 도모할 수 있다.
또 공통 배선(25)이 형성되는 외부 영역(18)은 웨이퍼 레벨 패키지(10E)가 절단되어 개개의 반도체 장치(40)로 될 때에 제거되는 부분이기 때문에 웨이퍼 레벨 패키지(10E)에 공통 배선(25)을 설치해도, 개체화한 상태의 반도체 장치(40)의 사용 조건을 방해하는 일은 없다.
계속하여, 본 발명의 제6실시예에 대해서 설명한다.
도8은 본 발명의 제6실시예인 웨이퍼 레벨 패키지(10F)를 나타내고 있다. 본 실시예에 관계되는 웨이퍼 레벨 패키지(10F)는 반도체 웨이퍼(11) 상에 복수 형성되어 있는 반도체 칩 회로에 형성되어 있는 칩 단자(13) 간을 연락 배선(26)으로 접속한 것을 특징으로 하는 것이다. 구체적으로는, 도8에 나타낸 예에서는, 회로 영역(12A)에 형성되어 있는 칩 단자(13C)와, 회로 영역(12B)에 형성되어 있는 칩 단자(13D)가 연락 배선(26)에 의해 접속된 구성을 나타내고 있다.
반도체 칩 회로에 형성되는 칩 단자(13)에는, 시험 실시 시에는 접속해 두는 편이 시험 효율의 향상 및 배선수의 저감을 도모할 수 있다. 따라서 이러한 칩 단자(13)(13C, 13D)를 연락 배선(26)을 이용해 접속해 둠으로써, 시험 효율의 향상 및 배선수의 저감을 도모할 수 있다.
또 연락 배선(26)이 형성되는 외부 영역(18)은 웨이퍼 레벨 패키지(10F)가 절단되어 개개의 반도체 장치(40)로 될 때에 제거되는 부분이기 때문에 웨이퍼 레 벨 패키지(10F)에 연락 배선(26)을 설치해도, 개체화한 상태의 반도체 장치(40)의 사용 조건을 방해하는 일은 없다.
계속하여, 본 발명의 제7실시예에 대해서 설명한다.
도9는 본 발명의 제7실시예인 웨이퍼 레벨 패키지(10G)를 나타내고 있다. 본 실시예에 관계되는 웨이퍼 레벨 패키지(10G)는 제6실시예와 같이 외부 영역(18)에 공통 배선(25)을 형성함과 동시에 복수의 회로 영역(12)으로부터 인출된 재배선(15)을 이 공통 배선(25)에 접속한 구성으로 되어 있다. 또 공통 배선(25)의 일부에 시험 패드(27)를 형성함과 동시에 이 시험 패드(27)가 절연층(17)(혹은, 봉지 수지(22))으로부터 노출하도록 형성한 것을 특징으로 하는 것이다.
이 구성에 의하면, 복수의 회로 영역(12)에 대응해 복수 형성된 재배선(15)이 공통 배선(25)에 접속된 구성으로 되어 있기 때문에 시험 패드(27)에 시험 신호를 공급함으로써 이 공통 배선(25)을 이용해 복수의 반도체 칩 회로에 동시에 시험 신호를 공급할 수 있기 때문에 배선수의 삭감을 도모할 수 있다. 또 개개의 반도체 칩 회로에 시험 단자(16)를 설치할 필요가 없어지기 때문에 웨이퍼 레벨 패키지(10G)의 구조의 간단화 및 제조 공정의 간략화를 도모할 수 있다.
계속하여, 본 발명의 제8실시예에 대해서 설명한다.
도10은 본 발명의 제8실시예인 웨이퍼 레벨 패키지(10H)를 나타내고 있다. 본 실시예에 관계되는 웨이퍼 레벨 패키지(10H)는 회로 영역(12) 내에 기능이 다른 복수의 유니트(28, 29)를 혼재한 구성으로 되어 있다. 그리고, 이 복수의 유니트(28, 29) 중의 단독의 유니트, 또는 복수 조합된 유니트로부터 재배선(15)을 외부 영역(18)으로 인출하여, 이 재배선(18)에 시험 단자(16)를 형성한 구성으로 되어 있다.
구체적으로는, 본 실시예에서는 회로 영역(12) 내에 로직부(LOGIC부)(28)와 랜덤 액세스 메모리부(RAM부)(29)를 갖는 구성으로 되어 있고, 이 LOGIC부(28)와 RAM부(29)는 내부 배선(30)에 의해 접속되어 있다. 또 LOGIC부(28)에는 칩 단자가 형성되어 있고, 이 칩 단자에는 외부 접속 단자(14)가 배설되어 있다.
이 RAM, LOGIC 등의 성질, 기능이 다른 유니트가 혼재된 반도체 장치는 시스템 LSI로 칭하고, 또 이 시스템 LSI는 반도체 장치의 고밀도화, 고성능화에 수반해서 증가하는 경향에 있다. 그런데 시스템 LSI에서는 내설되는 유니트를 개별로 단독으로 시험하기가 어렵다.
왜냐하면, 이들의 유니트는 동일한 회로 영역(12) 내에서 내부 배선(30)에 의해 결선되어 있고, 최종적으로는 외부 접속 단자(14)로부터 직접 액세스할 수 없는 유니트가 존재하기 때문이다. 예를 들면 본 실시예의 구성에서는 LOGIC부(28)와 RAM부(29)가 내부 배선(30)에 의해 접속되어 있기 때문에 외부 접속 단자(14)는 LOGIC부(28)에로의 액세스 단자로서 기능하고, 외부 접속 단자(14)에 의해 RAM부(29)에 직접 액세스할 수 없다.
이 시스템 LSI 전체의 기능으로서는, LOGIC부(28)는 내부 배선(30)을 경유해 RAM부(29)에 액세스하여, RAM부(29)의 데이터를 LOGIC부(28)가 받아서 이것을 처리하고, 그 다음에 외부 접속 단자(14)로부터 외부로 출력한다. 따라서 종래의 구성의 시스템 LSI에서는 RAM부(29)에 직접 액세스할 수 없고, 따라서 RAM부(29)를 단 독으로 시험할 수 없었다.
그런데 본 실시예의 구성에 의하면, 종래에는 단독으로 시험할 수 없었던 유니트인 RAM부(29)로부터 재배선(15)을 외부 영역(18)으로 인출함과 동시에 이 재배선(15)에 시험 단자(16)를 형성함으로써 외부 접속 단자(14)와 직접 접속되어 있지 않은 유니트인 RAM부(29)에 대해 시험을 하는 것이 가능해진다.
이와 같이, 종래에는 단독으로 시험을 할 수 없었던 RAM부(29)(유니트)에 대해 시험을 하는 것이 가능해짐으로써, 시험의 신뢰성을 향상시킬 수 있다. 또 재배선(15) 및 시험 단자(16)는 웨이퍼 레벨 패키지(10H)를 절단하여 반도체 장치(40)로 개체화할 때에 제거되기 때문에 개체화한 상태의 반도체 장치(40)의 사용 조건을 방해하는 일은 없다.
계속하여, 본 발명의 제9실시예에 대해서 설명한다.
도11은 본 발명의 제9실시예인 웨이퍼 레벨 패키지(101)을 나타내고 있다. 본 실시예에 관계되는 웨이퍼 레벨 패키지(101)는 회로 영역(12) 내에 빌트인 시험 전용 회로(32)(Built ln Self Test : 이하 BIST라고 함)를 조립함과 동시에 이 BIST(32)로부터 재배선(15)을 외부 영역(18)으로 인출하고, 이 인출한 위치에서 재배선(15)에 시험 단자(16)를 형성한 것을 특징으로 하는 것이다.
이 BIST(32)를 조립함으로써 메인 회로부(31)의 테스트를 BIST(32)가 실시하고, 그 결과만을 시험용 칩 단자(13A)로부터 꺼낼(판독)할 수 있다. 그러나, 이 BIST(32)의 입출력 단자가 되는 시험용 칩 단자(13A)는 웨이퍼 패케이징 후의 외부 접속 단자로서 남길 수 없기 때문에 오로지 PT만으로 사용되었다(FT로는 사용할 수 없었다.).
이에 대해 본 실시예에서는, 웨이퍼 패케이지 후에도 BIST(32)의 입출력 단자가 되는 시험용 칩 단자(13A)에 시험 단자(16) 및 재배선(15)을 통하여 액세스할 수 있기 때문에 FT로 BIST(32)를 사용한 시험이 가능해진다. 이에 의해, PT의 필요성은 적어지고, PT를 절단하여 FT만으로 시험(풀 테스트)하는 것이 가능해진다.
계속하여, 본 발명의 제10실시예에 대해서 설명한다.
도12는 본 발명의 제10실시예인 웨이퍼 레벨 패키지(10J)를 나타내고 있다. 본 실시예에 관계되는 웨이퍼 레벨 패키지(10J)는 외부 영역(18)에 빌트인 전용 회로(32A)(이하 BI 전용 회로(32A)라고 함)를 형성한 것을 특징으로 하고 있다.
구체적으로는, 회로 영역(12)에 형성된 시험용 칩 단자(13A)로부터 외부 영역(18)을 향하여 재배선(15)이 형성되어 있고, 이 재배선(15)에 BI 전용 회로(32A)가 접속되어 있다. 또 BI 전용 회로(32A)로부터 인출된 재배선(15)에는 시험 단자(16)가 형성되어 있다. 상기와 같이, BI 전용 회로(32A) 및 재배선(15)은 외부 영역(18)에 형성되어 있다. 또한 시험 단자(16)의 형성 위치는 BI 전용 회로(32A)의 상부에 직접 형성한 구성으로 하여도 좋다.
그런데 웨이퍼 레벨 패키지 및 통상의 웨이퍼(이하 웨이퍼 레벨 패키지와 통상의 웨이퍼를 총칭해 웨이퍼라고 함)는 웨이퍼 상태에서의 풀 테스트에 대해서는 거의 행해지고 있지 않았다. 그 이유의 하나에는, 특히 웨이퍼 상태에서는 빌트인 시험을 실시하기가 곤란한 것이 있다. 즉 현재의 콘택터 기술로는 웨이퍼에 형성된 각 반도체 칩 회로에 형성되어 있는 다수의 단자(외부 접속 단자(14) 및 시험 단자 (16))에 대하여, 그 모든 것에 일괄적으로 접촉하기가 어렵다. 이는 웨이퍼에 형성된 단자 수가 수만으로 방대하고 또한 단자 피치도 좁기 때문이다.
그래서, 이 문제점을 해결하기 위해서, BI 전용 회로(32A)를 회로 영역(12) 내에 조립하고, 수개의 단자(빌트인 전용 회로에 액세스하는 빌트인용 단자)에 접촉하는 방법의 실시가 진행되어 있다. 그런데 BI 전용 회로(32A)를 회로 영역(12) 내에 조립한다. 종래의 웨이퍼 레벨 패키지에서는 빌트인용 단자가 외부 접속 단자(14)와 함께 반도체 장치(40)에 잔존하게 되어, 상기한 비와 같은 문제점이 생긴다.
그런데 본 실시예의 구성에서는, BI 전용 회로(32A)로부터 재배선(15)을 외부 영역(18)으로 인출하고, 이 인출한 위치에서 재배선(15)에 시험 단자(16)(빌트인용 단자로서 기능한다)를 형성함으로써 시험 단자(16)를 통하여 BI 전용 회로(32A)에 액세스함으로써 절연층((17)(봉지 수지(22))을 배선한 뒤에도 BI 전용 회로(32A)를 이용하는 것이 가능해진다.
따라서 웨이퍼 레벨 패키지(101)에 대해 빌트인 시험을 행하는 것이 가능해져서, 보다 신뢰성이 높은 시험을 행할 수 있다. 또 시험 단자(16)는 반도체 장치(40)로 개체화 할 때에 제거되기 때문에 시험 단자(16)가 개체화한 상태의 반도체 장치(40)의 사용 조건을 방해하는 일은 없다.
계속하여, 본 발명의 제11실시예에 대해서 설명한다.
도13은 본 발명의 제11실시예인 웨이퍼 레벨 패키지(10K)를 나타내고 있다. 본 실시예에 관계되는 웨이퍼 레벨 패키지(10K)는 반도체 웨이퍼(11) 상의 외부 영 역(18)에 시험 이력 기록부(33)(시험 이력 기억부)를 형성한 것을 특징으로 하는 것이다.
이 시험 이력 기록부(33)는 외부 영역(18)에 형성된 기록용 재배선(35)에 의해 반도체 웨이퍼(11) 상에 형성되어 있는 모든 반도체 칩 회로에 접속되어 있다. 또 시험 이력 기록부(33)에는 액세스 단자(34)(입출력 단자)가 설치되어 있다.
이 액세스 단자(34)는 반도체 웨이퍼(11) 상에 형성된 절연층(17)(봉지 수지(22))의 상부에 돌출한 구성으로 되어 있고, 그에 따라 절연층(17)(봉지 수지(22))을 배설한 뒤에도 액세스 단자(34)에 의해 시험 이력 기록부(33)에 액세스할 수 있다. 따라서 시험 이력 기록부(33)에 액세스하면, 시험 이력, 불량 반도체 칩 회로의 위치 등의 시험 데이터를 기억/인출을 행할 수 있다.
그런데 절연층(17) 혹은 봉지 수지(22)를 배설한 상태의 웨이퍼 레벨 패키지(10K)는 반도체 웨이퍼(11) 전체가 수지(흑색 수지가 많음)로 되는 절연층(17) 혹은 봉지 수지(22)로 덮여 있기 때문에 외관을 식별하기가 곤란하다. 또 반도체 칩 회로는 반도체 웨이퍼(11) 상에 고밀도로 배설되어 있기 때문에 방대한 양의 시험 이력 정보를 문자, 기호 등에 의해 웨이퍼 레벨 패키지(10K)의 외주 부분에 인자, 날인 등하는 것은 곤란하다.
그런데 시험 이력 기록부(33)를 설치함으로써 웨이퍼 레벨 패키지(10K)의 시험 이력이 방대한 양이어도, 용이하게 이것을 기입/판독 할 수 있어서, 시험 효율 및 시험 정밀도의 향상을 도모할 수 있다. 또 시험 이력 기록부(33)는 외부 영역(18)에 설치되어 있기 때문에 반도체 장치(40)로 개체화할 때에 제거된다. 따라서 시험 이력 기록부(33)가 개체화한 상태의 반도체 장치(40)의 사용 조건을 방해하는 일은 없다.
계속하여, 본 발명의 제12실시예에 대해서 설명한다.
도14는 본 발명의 제12실시예인 웨이퍼 레벨 패키지(10L)를 나타내고 있다. 본 실시예에 관계되는 웨이퍼 레벨 패키지(10L)는 반도체 웨이퍼(11) 상의 외부 영역(18)에 반도체 칩 회로에 대해 시험을 행하는 시험 지원용 소자(36)를 배설함과 동시에 각 회로 영역(12)에 형성된 시험용 칩 소자(13A)에 접속된 재배선(15)을 공통 배선(25)을 통하여 시험 지원용 소자(36)에 접속한 구성으로 하고 있다.
시험 지원용 소자(36)는 예를 들면 시험 전용 LSI나 저항 등의 전기 부품이다. 이 시험 지원용 소자(36)를 설치함으로써 웨이퍼 레벨 시험을 효율화 할 수 있다. 또 시험 지원용 소자(36)와 시험용 칩 소자(13A)와의 배선 거리를 짧게 할 수 있기 때문에 특히 고주파 시험을 행할 때에 이익이 크다.
또 시험 지원용 소자(36) 및 공통 배선(35)은 외부 영역(18)에 형성되어 있기 때문에 반도체 장치(40)로 개체화할 때에 제거된다. 따라서 시험 지원용 소자(36) 및 공통 배선(35)은 개체화한 상태의 반도체 장치(40)의 사용 조건을 방해하는 일은 없다.
계속하여, 본 발명의 제13실시예에 대해서 설명한다.
도15는 본 발명의 제13실시예인 웨이퍼 레벨 패키지(10M)를 나타내고 있다. 본 실시예에 관계되는 웨이퍼 레벨 패키지(10M)는 식별 영역(37)에 시험 단자(16) 및 더미 단자(38)를 소정의 규칙성을 갖게 하여 배설함으로써 반도체 웨이퍼(11)의 식별을 할 수 있도록 구성한 것을 특징으로 하는 것이다.
이 식별 영역(37)은 반도체 웨이퍼(11)의 외부 영역(18)에 형성되어 있고, 또 시험 단자(16)는 재배선(15)에 의해 대응하는 각 회로 영역(12)에 접속되어 있다. 또 더미 단자(38)는 재배선(15)에 접속되어 있지 않지만, 그 형상은 시험 단자(16)와 동등하고, 절연층((17)(봉지 수지(22))으로부터 외부로 노출한 구성으로 되어 있다.
상기한 바와 같이, 절연층(17) 혹은 봉지 수지(22)를 배설한 상태의 웨이퍼 레벨 패키지(10K)는 외관을 식별하기가 곤란하다. 그런데 시험 단자(16) 및 더미 단자(38)는 반도체 웨이퍼(11)의 특성(예를 들면 인덱스 마크, 품종 기호, 로트 판별)을 나타내는 소정의 규칙성을 가지고 배치되어 있고, 또한 절연층((17)(봉지 수지(22))으로부터 외부로 노출한 구성으로 되어 있다. 따라서 이 시험 단자(16) 및 더미 단자(38)의 배치 위치를 봄으로써, 반도체 웨이퍼(11)를 식별할 수 있어서, 외관 식별이 곤란한 웨이퍼 레벨 패키지(10M)이라도, 식별 처리를 확실하게 행할 수 있다.
또한 이 식별 기능을 갖는 시험 단자(16) 및 더미 단자(38)도 반도체 장치(40)로 개체화 할 때에 제거되기 때문에 시험 단자(16) 및 더미 단자(38)가 개체화한 상태의 반도체 장치(40)의 사용 조건을 방해하는 일은 없다. 또 시험 단자(16)의 배치만으로 식별이 가능하면, 더미 단자(38)는 반드시 설치할 필요는 없다.
계속하여, 본 발명의 제14실시예에 대해서 설명한다.
도20은 본 발명의 제14실시예인 웨이퍼 레벨 패키지(10N)를 나타내고 있다. 상기한 각 실시예에 관계되는 웨이퍼 레벨 패키지(10A∼110M)에서는 재배선(15)의 상부에 절연층(17) 혹은 봉지 수지(22)가 배설되는 구성으로 되어 있었다. 이에 대하여, 본 실시예에 관계되는 웨이퍼 레벨 패키지(10N)는 재배선(15)의 상부에 절연재(절연층(17), 봉지 수지(22) 등)이 배설되어 있지 않은 것을 특징으로 하는 것이다(단, 반도체 칩 회로와 재배선(15) 사이에는, 절연용의 박막이 형성되어 있다).
이 구성에서는, 재배선(15)은 항상 외부에 노출한 상태로 되어 있다. 따라서 회로 영역(12) 상에 노출한 재배선(15)에 시험 단자(16)를 형성해 둠으로써, 웨이퍼 레벨 패키지(10N)가 제조된 뒤라도 각 반도체 칩 회로에 대해 시험을 실시할 수 있다.
그런데 상기한 바와 같이, 반도체 칩 회로가 형성된 회로 영역(12) 내에 사용자가 사용하지 않는 단자는 배설이 필요하지 않다. 그래서, 시험 단자(16) 대신에, 회로 영역(12) 내에 시험용 콘텍트(41)(도18 참조)가 접속가능한 평탄한 접속 패드를 형성하는 것도 고려된다. 시험용 콘텍트(41)가 적정하게 접속하기 위해서는 접속 패드가 어느 정도의 면적을 필요로 하기 때문에 이 구성으로는 회로 영역(12)의 면적이 커지고 만다.
이에 대해 본 실시예에 관계되는 웨이퍼 레벨 패키지(10N)는 시험 실시 시에 이용되는 칩 단자(13)를 재배선(15)에 의해 회로 영역(12)의 외부 위치로 인출하고, 또한 인출된 재배선(15)에 시험 단자(16)를 설치함으로써 시험 단자(16)를 설치해도 회로 영역(12)이 커지는 일은 없다. 따라서 회로 영역(12)에 시험 단자를 설치하는 구성에 비하여, 회로 영역(12)의 유효 이용을 꾀할 수 있고, 또 개체화한 때에는 각 반도체 장치(40)를 소형화 할 수 있다.
또 시험 단자(16)가 형성되는 위치는 웨이퍼 레벨 패키지(10N)가 절단되어 개개의 반도체 장치(40)로 될 때에 제거되는 부위이기 때문에 반도체 장치(40)가 개체화된 상태에서는, 시험 단자(16)가 반도체 장치에 잔존하지 않는다. 따라서 웨이퍼 레벨 패키지(10N)에 시험 단자(16)를 설치해도, 개체화한 상태의 반도체 장치(40)의 사용 조건을 방해하는 일은 없다.
계속하여, 본 발명의 하나의 실시예인 웨이퍼 레벨 패키지를 이용한 반도체 장치의 제조 방법(이하 반도체 장치 제조 방법이라고 함)에 대해서 설명한다.
도16 내지 도19는 반도체 장치 제조 방법을 설명하기 위한 도면이고, 도16은 반도체 장치 제조 방법의 공정도이고, 도17 내지 도19는 구체적인 제조 방법을 나타내는 도면이다. 또한 이하의 제조 방법의 설명에서는 먼저 도4를 이용해 설명한 제2실시예에 관계되는 웨이퍼 레벨 패키지(10B)로부터 반도체 장치(40)를 제조하는 방법을 예로 들어 설명한다.
도16에 나타낸 바와 같이, 본 실시예에 관계되는 반도체 장치 제조 방법은 개략적으로 패키지 제조 공정(스텝1), 시험 공정(스텝2) 및 절단 공정(스텝3)을 가지고 있다.
패키지 제조 공정(스텝1)은 도4에 나타낸 제2실시예에 관계되는 웨이퍼 레벨 패키지(10B)를 제조하는 공정이다. 또 시험 공정(스텝2)은 시험 단자(16) 및 외부 접속 단자(14)를 이용해 웨이퍼 레벨 패키지(10B)에 형성되어 있는 반도체 칩 회로에 대해 시험을 행하는 공정이다. 또한 절단 공정(스텝3)은 시험 공정이 종료한 후 에, 웨이퍼 레벨 패키지(10B)의 외부 영역(18)(스크라이브선)을 절단함으로써 개체화한 반도체 장치(40)를 제조하는 공정이다. 이하 각 공정에 대해서 상술한다.
도7은 웨이퍼 레벨 패키지(10B)를 제조하는 패키지 제조 공정(스텝1)을 나타낸다. 웨이퍼 레벨 패키지(10B)를 제조할 시에는, 먼저 도17a에 나타낸 바와 같이, 회로 영역(12)이 이미 형성된 반도체 웨이퍼(11)를 준비한다.
계속하여, 도17b에 나타낸 바와 같이, 반도체 웨이퍼(11)의 상부에 절연막(20)(Si02막)을 소정의 막 두께로 형성함과 동시에 포토그래피 기술을 이용해 관통공(21)이 되는 소공을 형성한다. 다음에, 예를 들면 도금법(스퍼터링법, 증착법 등의 다른 박막 형성 기술로도 가능)을 이용함으로써 절연막(20) 상에 도전막을 형성하고, 그 후 에칭 처리를 행함으로써 소정 패턴을 갖는 재배선(15)을 형성한다.
이 때, 상기의 소공 내에도 도전막이 되는 도전재는 도입되어, 관통공(21)이 형성된다. 또 이 관통공(21)은 그 하단이 회로 영역에 형성되어 있는 칩 단자(13 ; 13A, 13B)와 전기적으로 접속됨과 동시에 상단은 재배선(15)에 전기적으로 접속된다. 이에 의해, 반도체 웨이퍼(11)의 상부에 재배선층(19)이 형성된다.
상기와 같이 반도체 웨이퍼(11) 상에 재배선층(19)이 형성되면, 계속하여 도면17c에 나타낸 바와 같이, 외부 접속 단자(14) 및 시험 단자(16)의 형성 처리가 행해진다. 상기한 바와 같이, 외부 접속 단자(14) 및 시험 단자(16)는 동일 형상을 가지고 있기 때문에 일괄적으로 형성하는 것이 가능하다. 이 때문에 본 실시예에서는 외부 접속 단자(14)와 시험 단자(16)를 일괄적으로 형성하고 있다.
구체적으로는, 외부 접속 단자(14) 및 시험 단자(16)의 형성 위치로 개구부를 갖는 마스크를 이용하고, 도금법(스퍼터링법, 증착법 등으로도 가능)을 이용해 외부 접속 단자(14) 및 시험 단자(16)를 성장시킨다. 각 단자(14, 15)의 높이는 도금 시간을 제어함으로써 조정할 수 있다. 이와 같이 본 실시예에서는, 외부 접속 단자(14)와 시험 단자(16)를 일괄적으로 형성하기 때문에 각 단자(14, 15)를 별개로 형성하는 구성에 비해 제조 공정의 간략화를 도모하는 것이 가능해진다.
또한 본 실시예의 경우, 외부 접속 단자(14)는 반도체 칩 회로에 형성된 칩 단자(13B) 상에 직접 형성되고, 또 시험 단자(16)는 재배선(15)의 상부에 형성된다. 또 시험 단자(16)의 형성 위치는 반도체 칩 회로가 형성된 회로 영역(12)의 외부 위치, 즉 외부 영역(18)에 선정되어 있다.
상기와 같이, 외부 접속 단자(14)와 시험 단자(16)가 형성되면, 계속하여 반도체 웨이퍼(11)는 도시하지 않은 금형에 장착되어, 수지 몰드 처리가 행해진다. 이에 의해, 도17d에 나타낸 바와 같이, 반도체 웨이퍼(11)의 상부에는 봉지 수지(22)가 형성된다. 상기한 바와 같이, 이 봉지 수지(22)의 재료로는 에폭시계의 수지를 이용하는 것이 고려된다.
이 봉지 수지(22)를 형성할 때, 외부 접속 단자(14) 및 시험 단자(16)의 상부 소정 범위는 봉지 수지(22)로부터 노출하도록 몰드 처리가 행해진다. 따라서 봉지 수지(22)(절연재)가 배설된 뒤에도, 외부 접속 단자(14) 및 시험 단자(16)를 이용해 반도체 칩 회로에 액세스하는 것이 가능해진다. 이상 설명한 일련의 처리를 실시함으로써 웨이퍼 레벨 패키지(10B)가 제조된다.
상기한 패키지 제조 공정(스텝1)이 종료되면, 계속하여 시험 공정(스텝2)이 실시된다. 도18은 시험 공정을 나타내고 있다.
시험 공정에서는 봉지 수지(22)로부터 노출하고 있는 외부 접속 단자(14) 및 시험 단자(16)에 대하여, 반도체 장치 테스터(도시하지 않음)에 접속된 시험용 콘택터(41)를 접촉 도통시킨다. 그리고, 종래에는 2공정으로서 행해지던 PT(예비 시험)과 FT(최종 시험)를 일괄적으로 실시한다.
즉 본 실시예에 의하면, 봉지 수지(22)(절연재)의 형성 후에도 시험용 칩 단자(13A)에 접속된 시험 단자(16)를 이용하는 것이 가능하고, 그에 따라 시험 실시 시에는 외부 접속 단자(14)와 함께 시험 단자(16)를 이용해 시험을 할 수 있다. 이에 의해, 종래에는 봉지 수지(22)를 배설하기 전에 하던 PT와, 봉지 수지(22)의 배설 후에 하던 FT를 일괄적으로 할 수 있어서(풀 테스트를 할 수 있어서), 시험 공정의 간략화를 도모할 수 있다. 또 웨이퍼 그대로 행하던 PT보다 외부 접속 단자(14)의 배설 피치를 크게 할 수 있다. 따라서 시험 시에 외부 접속 단자(14)에 접속되는 콘택터의 정밀도를 좋게 할 수 있고, 용이하게 접촉하는 것이 가능해진다.
또한 도18에 나타낸 예에서는 외부 접속 단자(14) 및 시험 단자(16)에 접속하는 콘택터로서 탐침 형상의 것을 나타냈지만, 막형상의 콘택터를 이용한 구성으로 하여도 좋다.
또 상기 시험에 의해 얻어진 정보는 먼저 도13을 이용해 설명한 제11실시예에 관계되는 웨이퍼 레벨 패키지(10K)와 같이 시험 이력 기록부(33)를 설치하는 경우에는 이 시험 이력 기록부(33)에 기억된다.
또한 웨이퍼 레벨 패키지(10B)를 웨이퍼 상태로 반도체 장치로서 사용하는 경우에는, 후에 설명하는 절단 공정(스텝3)을 실시하지 않고, 웨이퍼 상태 그대로 실장 기판 등에 대해 실장 처리 등이 행해진다.
상기한 패키지 제조 공정(스텝1) 및 시험 공정(스텝2)이 종료되면, 계속하여 절단 공정(스텝3)이 실시된다. 이 절단 공정에서는 도19에 나타낸 바와 같이, 외부 영역(18)을 다이싱 소(39)으로 절단 제거함으로써 개체화된 반도체 장치(40)를 형성한다.
이 다이싱 소(39)의 절단 위치(스크라이브선)는 도3에 일점 쇄선으로 나타낸 것처럼 외부 영역(18)으로 되어 있다. 또 다이싱 소(39)에 의해 절단 처리를 행한 시점에서 반도체 장치(40)의 평면에서 본 상태의 크기는 회로 영역(12)의 크기와 거의 동일하게 되도록 구성되어 있다. 즉 제조되는 반도체 장치(40)는 리얼 칩 사이즈 패키지로 되어 있다.
이와 같이, 다이싱 소(39)에 의한 절단 위치는 외부 영역(18)으로 되어 있기 때문에 절단 공정을 실시함으로써 외부 영역(18)에 형성되어 있는 구성물(본 실시예의 경우는, 재배선(15), 시험 단자(16))도 일괄적으로 제거된다. 따라서 본 실시예의 구성에 의하면, 이 구성물(15, 16)을 제거하기 위한 공정을 별개로 설치하는 구성에 비해 제조 공정의 간략화를 도모하는 것이 가능해진다. 또 재배선(15) 및 시험 단자(16)는 개체화된 반도체 장치(40)에는 잔존하지 않기 때문에 반도체 장치(40)의 소형화를 도모할 수 있음과 동시에 재배선(15) 및 시험 단자(16)가 개체화한 상태의 반도체 장치(40)의 사용 조건을 방해하는 일도 없다.
또한 본 실시예에 관계되는 제조 방법에서는 웨이퍼 레벨 패키지(10B)의 제조 방법을 예로 들어 설명했지만, 상기한 제1 및 제3 내지 제13실시예에 관계되는 웨이퍼 레벨 패키지(10A, 10C∼110M)도 대략 동등한 제조 방법을 이용해 제조할 수 있고, 동등한 작용 효과를 실현할 수 있다.
또 각 실시예에 관계되는 웨이퍼 레벨 패키지(10A, 10C 110M)에서, 외부 영역(18)에 형성된 구성물은 절단 공정에서 일괄적으로 제거되기 때문에 이들의 구성물이 개체화한 상태의 반도체 장치(40)의 사용 조건을 방해하는 일은 없다.
상술과 같이 본 발명에 의하면, 다음에 기술하는 종류의 효과를 실현할 수 있다.
제1 본원 발명에 의하면, 시험 단자를 설치해도 반도체 칩 회로 형성 영역이 커지는 일도 없고, 따라서 반도체 칩 회로 형성 영역에 시험 단자를 설치하는 구성에 비하여, 개체화한 때의 반도체 장치의 형상을 소형화 할 수 있다. 또 반도체 장치가 개체화된 상태에서는 시험 단자는 반도체 장치에 잔존하는 일이 없어서, 웨이퍼 레벨 패키지에 시험 단자를 설치해도, 개체화한 상태의 반도체 장치의 사용 조건을 방해하는 일은 없다.
제2 및 제12 본원 발명에 의하면, 절연재(예를 들면 봉지 수지)의 배설 후에도 시험 단자를 이용할 수 있어서, 그에 따라 시험 실시 시에는 외부 접속 단자와 함께 시험 단자를 이용해 시험을 할 수 있기 때문에 종래의 절연재의 배설 전에 하던 예비 시험과, 절연재의 배설 후에 하던 최종 시험을 일괄적으로 할 수 있다(풀 테스트를 할 수 있다). 이에 의해, 종래에는 2공정으로 나누어 실시하던 시험 공정을 1회로 모아 실시할 수 있기 때문에 시험 공정의 간략화를 도모할 수 있다.
또 시험 단자는 재배선에 의해 반도체 칩 회로 형성 영역의 외부 위치에 형성되어 있기 때문에 시험 단자를 설치해도 반도체 칩 회로 형성 영역이 커지지 않는다.
또한 반도체 장치가 개체화된 상태에서는 시험 단자는 반도체 장치에 잔존하는 일이 없어, 웨이퍼 레벨 패키지에 시험 단자를 설치해도 개체화한 상태의 반도체 장치의 사용 조건을 방해하는 일은 없다.
또 제3 본원 발명에 의하면, 과잉 급전이 있던 경우에는 이 과잉 급전을 방지하는 소자에 의해, 테스트 장치 측의 콘택터의 손상 혹은 주변 칩의 연소(손상)를 방지할 수 있다. 또 이 소자는 반도체 칩 회로 형성 영역의 외부 위치에 배설되어 있기 때문에 반도체 장치가 개체화된 상태에서 이 소자가 반도체 장치에 잔존하는 일이 없고, 따라서 이 소자를 설치해도 개체화한 상태의 반도체 장치의 사용 조건을 방해하는 것 같은 일은 없다.
또 제4 및 제5 본원 발명에 의하면, 배선수의 삭감을 도모할 수 있다.
또 제6 본원 발명에 의하면, 종래에는 단독으로 시험을 할 수 없었던 유니트에 대해 시험할 수 있어서, 시험의 신뢰성을 향상시킬 수 있다. 또 재배선 및 시험 단자는 웨이퍼 레벨 패키지를 절단하고 반도체 장치를 개체화한 때에 제거되기 때문에 개체화한 상태의 반도체 장치의 사용 조건을 방해하는 일은 없다. 또한 테스트 장치(특히, 콘택터)의 간략화를 도모할 수 있다.
또 제7 본원 발명에 의하면, 시험 단자에 의해 절연 부재를 배선한 뒤에도 시험 전용 회로를 이용할 수 있어서, 보다 신뢰성이 높은 시험을 행할 수 있다. 또 시험 단자는 반도체 장치를 개체화할 때에 제거되기 때문에 시험 단자가 개체화한 상태의 반도체 장치의 사용 조건을 방해하는 일은 없다.
또 제8 본원 발명에 의하면, 절연 부재를 배선한 뒤에도 시험 단자를 통하여 시험 전용 회로를 이용할 수 있어서, 보다 신뢰성이 높은 시험을 행할 수 있다.
또 시험 전용 회로는 반도체 칩 회로 형성 영역의 외부에 설치되어 있기 때문에 웨이퍼 레벨 패키지에 상기 시험 전용 회로를 설치해도, 개체화된 반도체 장치가 대형화되고 마는 일은 없다.
또한 시험 전용 회로 및 시험 단자는 반도체 장치를 개체화할 때에 제거되기 때문에 시험 전용 회로 및 시험 단자가 개체화한 상태의 반도체 장치의 사용 조건을 방해하는 일은 없다.
또 제9 본원 발명에 의하면, 시험 이력 기억부에 입출력 단자를 통하여 액세스함으로써 시험 이력 정보를 얻을 수 있어서, 시험 효율 및 시험 정밀도의 향상을 도모할 수 있다. 또 시험 이력 기억부는 반도체 칩 회로 형성 영역의 외부에 설치되어 있어, 반도체 장치를 개체화할 때에 제거되기 때문에 시험 이력 기억부가 개체화한 상태의 반도체 장치의 사용 조건을 방해하는 일은 없다.
또 제10 본원 발명에 의하면, 반도체 웨이퍼 상에 시험 소자가 배설되기 때문에 보다 고정밀도의 시험을 행하는 것이 가능해진다.
또 제11 본원 발명에 의하면, 외관을 식별하기가 곤란한 웨이퍼 레벨 패키지 에서도, 이 시험 단자의 위치에 의해 웨이퍼 레벨 패키지의 식별을 행하는 것이 가능해진다. 또 이 식별 기능을 갖는 시험 단자도 반도체 장치를 개체화할 때에 제거되기 때문에 식별 기능을 갖는 시험 단자가 개체화한 상태의 반도체 장치의 사용 조건을 방해하는 일은 없다.
또한 제13 및 제14 본원 발명에 의하면, 제조 공정의 간략화를 도모할 수 있다.

Claims (2)

  1. 반도체 칩 회로 형성 영역 내에 복수의 칩 단자가 형성된 복수의 반도체 칩을 포함하는 반도체 웨이퍼를 준비하는 공정과,
    상기 반도체 웨이퍼 상에 절연층을 형성하는 공정과,
    상기 칩 단자의 위치의 상기 절연층 중에 관통공을 형성하는 공정과,
    상기 관통공 내 및 상기 절연층 상에 상기 칩 단자와 전기적으로 접속하고, 또한 상기 반도체 칩 회로 형성 영역 내에 연장되는 제1 배선을 형성하는 공정과,
    상기 관통공 내 및 상기 절연층 상에 상기 칩 단자와 전기적으로 접속하고, 또한 상기 반도체 칩 회로 형성 영역 외부로 연장되는 제2 배선을 형성하는 공정과,
    상기 제1 배선 상이고, 또한 상기 반도체 칩 회로 형성 영역 내에 외부 접속 단자를 형성하는 공정과,
    상기 제2 배선 상이고, 또한 상기 반도체 칩 회로 형성 영역 외부에 시험 단자를 형성하는 공정과,
    상기 반도체 웨이퍼를 덮도록 상기 절연층 위에 수지를 형성하는 공정을 포함하고,
    상기 수지는 상기 외부 접속 단자의 선단이 상기 반도체 칩 회로 형성 영역 내에서 상기 수지의 외부로 노출하고, 또한 상기 시험 단자의 선단이 상기 반도체 칩 회로 형성 영역의 외부에서 상기 수지의 외부로 노출하도록 형성되는 것을 특징 으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  2. 제 1 항에 있어서,
    상기 시험 단자를 사용하여 상기 반도체 웨이퍼에 형성되어 있는 상기 복수의 반도체 칩 회로에 대하여 시험을 행하는 시험 공정과,
    상기 시험 공정이 끝난 후에 상기 웨이퍼 레벨 패키지의 상기 반도체 칩 회로 형성 영역의 외부 위치를 절단함으로써, 상기 반도체 칩 회로마다 개편화한 반도체 장치를 제조하는 절단 공정을 갖는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
KR1020060049381A 1998-12-28 2006-06-01 웨이퍼 레벨 패키지의 제조 방법 KR100690549B1 (ko)

Applications Claiming Priority (2)

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