JP2001308061A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】化合物半導体チップの良品／不良品選別が簡便
に行える半導体装置のチップ分離の方法を提供する。 【解決手段】複数の半導体チップを有する半導体ウェー
ハの表面側を第１の接着材を用いて第１のウェーハ保持
用基板に張り付け半導体ウェーハの裏面を所望の厚さを
残して研削加工し、半導体ウェーハ裏面全面に第１の導
電層であるメッキ用金属膜３を被着させ更にその上に第
２の導電層を選択的に形成する。そして、第２の接着材
であるレジスト膜２を用い、第１の導電層および第２の
導電層に裏面側ガラス板１を張り付け、第１の接着材を
溶融し第１のウェーハ保持用基板を半導体ウェーハより
剥がして露出させる。そして、第１の導電層を接地電位
にして半導体素子４の電気特性を計測し半導体チップの
良品／不良品選別をする。
に行える半導体装置のチップ分離の方法を提供する。 【解決手段】複数の半導体チップを有する半導体ウェー
ハの表面側を第１の接着材を用いて第１のウェーハ保持
用基板に張り付け半導体ウェーハの裏面を所望の厚さを
残して研削加工し、半導体ウェーハ裏面全面に第１の導
電層であるメッキ用金属膜３を被着させ更にその上に第
２の導電層を選択的に形成する。そして、第２の接着材
であるレジスト膜２を用い、第１の導電層および第２の
導電層に裏面側ガラス板１を張り付け、第１の接着材を
溶融し第１のウェーハ保持用基板を半導体ウェーハより
剥がして露出させる。そして、第１の導電層を接地電位
にして半導体素子４の電気特性を計測し半導体チップの
良品／不良品選別をする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、ウェーハ状態で半導体デバイスの特
性評価を可能にする半導体装置のチップ分離の方法に関
する。
方法に関し、特に、ウェーハ状態で半導体デバイスの特
性評価を可能にする半導体装置のチップ分離の方法に関
する。
【０００２】
【従来の技術】ＧａＡｓのような化合物半導体は、Ｓｉ
に比べて高い電子易動度を有することから高周波特性に
優れ、半導体素子である電界効果トランジスタ（ＦＥ
Ｔ）、例えばショットキー接合ゲートによる高速用の電
界効果トランジスタ（以下、ＭＥＳＦＥＴという）ある
いは集積化したアナログ信号増幅回路、デジタル信号増
幅回路等の半導体集積回路への展開が進んでいる。そし
て、このような半導体デバイスとなる半導体素子あるい
は半導体集積回路はますますその高速化の度合いを高め
ている。このような半導体素子等の動作周波数は、現在
では１００ＧＨｚがその実用化の視野に入ってきてい
る。
に比べて高い電子易動度を有することから高周波特性に
優れ、半導体素子である電界効果トランジスタ（ＦＥ
Ｔ）、例えばショットキー接合ゲートによる高速用の電
界効果トランジスタ（以下、ＭＥＳＦＥＴという）ある
いは集積化したアナログ信号増幅回路、デジタル信号増
幅回路等の半導体集積回路への展開が進んでいる。そし
て、このような半導体デバイスとなる半導体素子あるい
は半導体集積回路はますますその高速化の度合いを高め
ている。このような半導体素子等の動作周波数は、現在
では１００ＧＨｚがその実用化の視野に入ってきてい
る。
【０００３】従来、上記のような半導体素子のチップ分
離の方法としては、種々のものが提案されている。その
中で量産の製造工程で広く使用されている技術には、例
えば、特開平２−０２２８４１号公報の中で先行技術と
して開示されたものがある。以下、図６と図７を参照し
て上記のような技術を説明する。図６は上記半導体ペレ
ット（以下、半導体チップともいう）の断面図であり、
図７は、この半導体ペレットの従来の製造工程順の断面
図である。
離の方法としては、種々のものが提案されている。その
中で量産の製造工程で広く使用されている技術には、例
えば、特開平２−０２２８４１号公報の中で先行技術と
して開示されたものがある。以下、図６と図７を参照し
て上記のような技術を説明する。図６は上記半導体ペレ
ット（以下、半導体チップともいう）の断面図であり、
図７は、この半導体ペレットの従来の製造工程順の断面
図である。
【０００４】初めに、半導体素子であるＭＥＳＦＥＴを
図６に従って概略説明する。ＧａＡｓ基板１０１上にゲ
ート電極１０２を挟んでソース電極１０３とドレイン電
極１０４が形成されている。そして、ゲート電極１０２
およびドレイン電極１０４は、層間絶縁膜１０５に設け
られた開口を通して、それぞれゲート引出電極１０６、
ドレイン引出電極１０７に接続される。これに対して、
ソース電極１０３は、ＧａＡｓ基板１０１の貫通孔（ヴ
ィアホ−ル）１０８を通して、ＧａＡｓ基板１０１の裏
面に積層して形成されるメッキ用金属層１０９と金メッ
キ層１１０に接続される。この積層するメッキ用金属層
１０９と金メッキ層１１０とはソース電極１０３の引出
電極となる。また、金メッキ層１１０はＰＨＳ（Ｐｌａ
ｔｅｄＨｅａｔ Ｓｉｎｋ：放熱板）として機能する。
このようにして半導体ペレット１１１が構成される。こ
こで、半導体ペレット１１１の寸法は、０．５ｍｍ〜２
ｍｍ程度である。
図６に従って概略説明する。ＧａＡｓ基板１０１上にゲ
ート電極１０２を挟んでソース電極１０３とドレイン電
極１０４が形成されている。そして、ゲート電極１０２
およびドレイン電極１０４は、層間絶縁膜１０５に設け
られた開口を通して、それぞれゲート引出電極１０６、
ドレイン引出電極１０７に接続される。これに対して、
ソース電極１０３は、ＧａＡｓ基板１０１の貫通孔（ヴ
ィアホ−ル）１０８を通して、ＧａＡｓ基板１０１の裏
面に積層して形成されるメッキ用金属層１０９と金メッ
キ層１１０に接続される。この積層するメッキ用金属層
１０９と金メッキ層１１０とはソース電極１０３の引出
電極となる。また、金メッキ層１１０はＰＨＳ（Ｐｌａ
ｔｅｄＨｅａｔ Ｓｉｎｋ：放熱板）として機能する。
このようにして半導体ペレット１１１が構成される。こ
こで、半導体ペレット１１１の寸法は、０．５ｍｍ〜２
ｍｍ程度である。
【０００５】次に、上記のような半導体素子のチップ分
離の方法を説明する。ここで、図６で説明したものと同
一のものは同一符号で示す。図７（ａ）に示すように、
ガラス板１１２に半導体素子の形成されたＧａＡｓウェ
ーハ１１３の表面側をガラス板１１２側に向けて低融点
ワックス１１４で張り付ける。そして、公知の方法でＧ
ａＡｓウェーハ１１３の薄層化（例えば４０μｍ）を行
い、上述した貫通孔１０８を所定の領域に形成し、Ｇａ
Ａｓウェーハ１１３の裏面全面にメッキ用金属膜１０９
ａを形成する。
離の方法を説明する。ここで、図６で説明したものと同
一のものは同一符号で示す。図７（ａ）に示すように、
ガラス板１１２に半導体素子の形成されたＧａＡｓウェ
ーハ１１３の表面側をガラス板１１２側に向けて低融点
ワックス１１４で張り付ける。そして、公知の方法でＧ
ａＡｓウェーハ１１３の薄層化（例えば４０μｍ）を行
い、上述した貫通孔１０８を所定の領域に形成し、Ｇａ
Ａｓウェーハ１１３の裏面全面にメッキ用金属膜１０９
ａを形成する。
【０００６】次に、図７（ｂ）に示すように、公知のフ
ォトレジストパターンを用いる選択的なメッキ法で金メ
ッキ層１１０を形成する。そして、この金メッキ層１１
０をマスクにしてメッキ用金属膜１０９ａをパターニン
グし上述したメッキ用金属層１０９を形成する。
ォトレジストパターンを用いる選択的なメッキ法で金メ
ッキ層１１０を形成する。そして、この金メッキ層１１
０をマスクにしてメッキ用金属膜１０９ａをパターニン
グし上述したメッキ用金属層１０９を形成する。
【０００７】更に、図７（ｃ）に示すように、上記金メ
ッキ層１１０をマスクにＧａＡｓウェーハ１１３をエッ
チングしチップ分離して半導体素子１１５を形成する。
そして、融点以上の温度で低融点ワックス１１４を溶融
した後、ガラス板１１２を半導体素子１１５から剥がし
有機洗浄する。
ッキ層１１０をマスクにＧａＡｓウェーハ１１３をエッ
チングしチップ分離して半導体素子１１５を形成する。
そして、融点以上の温度で低融点ワックス１１４を溶融
した後、ガラス板１１２を半導体素子１１５から剥がし
有機洗浄する。
【０００８】このようにして、図７（ｄ）に示すように
半導体素子１１５の裏面にメッキ用金属層１０９と金メ
ッキ層１１０形成された半導体ペレット１１１が形成さ
れるようになる。
半導体素子１１５の裏面にメッキ用金属層１０９と金メ
ッキ層１１０形成された半導体ペレット１１１が形成さ
れるようになる。
【０００９】そして、上記のようにチップ分離した後の
半導体ペレット１１１の高周波（ＲＦ）特性を全数測定
してその半導体素子若しくは半導体集積回路の良品，不
良品を選別する。
半導体ペレット１１１の高周波（ＲＦ）特性を全数測定
してその半導体素子若しくは半導体集積回路の良品，不
良品を選別する。
【００１０】
【発明が解決しようとする課題】上述したように従来の
技術では、チップ分離した後、半導体ペレットにある個
々の半導体素子１１１毎にＲＦ測定のような電気特性の
計測を行っていた。しかし、この方法では半導体チップ
の良品／不良品選別のための工数が増えて製造コストが
増大する。
技術では、チップ分離した後、半導体ペレットにある個
々の半導体素子１１１毎にＲＦ測定のような電気特性の
計測を行っていた。しかし、この方法では半導体チップ
の良品／不良品選別のための工数が増えて製造コストが
増大する。
【００１１】そこで、この問題を解決するために、チッ
プ分離したＧａＡｓウェーハ１１３上の全ペレットを測
定せずに、１枚のＧａＡｓウェーハから数個の半導体ペ
レットを抜き取り、このペレットの特性を測定して、Ｇ
ａＡｓウェーハ全体の良否を判定していた。この方法で
は不良の混入も大きく量産上実用的ではなかった。
プ分離したＧａＡｓウェーハ１１３上の全ペレットを測
定せずに、１枚のＧａＡｓウェーハから数個の半導体ペ
レットを抜き取り、このペレットの特性を測定して、Ｇ
ａＡｓウェーハ全体の良否を判定していた。この方法で
は不良の混入も大きく量産上実用的ではなかった。
【００１２】本発明の目的は、半導体素子の良品／不良
品の選別が簡便に行える半導体素子のチップ分離の方法
を提供することにある。
品の選別が簡便に行える半導体素子のチップ分離の方法
を提供することにある。
【００１３】
【課題を解決するための手段】このために、本発明の半
導体装置の製造方法は、複数の半導体チップを有する半
導体ウェーハの表面側を第１の接着材を用いて第１のウ
ェーハ保持用基板に張り付ける工程と、前記第１のウェ
ーハ保持用基板に張り付けた前記半導体ウェーハの裏面
を所望の厚さを残して研削加工する工程と、前記研削加
工後の半導体ウェーハ裏面全面に第１の導電層を被着さ
せ、更に前記第１の導電層上であって前記半導体チップ
に対応する領域に第２の導電層を選択的に形成する工程
と、前記第１の導電層および第２の導電層に第２の接着
材を用いて第２のウェーハ保持用基板を張り付ける工程
と、前記第１の接着材を溶融し前記第１のウェーハ保持
用基板を前記半導体ウェーハより剥がし前記半導体ウェ
ーハ表面を露出させる工程と、前記露出した表面より半
導体ウェーハを選択的にエッチングし前記第１の導電層
を部分的に露出させる工程と、前記第１の導電層を部分
的に露出させた後、前記半導体チップの良品／不良品選
別をする工程と、前記選択的にエッチングした半導体ウ
ェーハ側から前記第１の導電層を選択的にエッチングし
半導体チップを分離する工程と、前記第２の接着材を除
去して前記第２のウェーハ保持用基板を剥がす工程とを
含む。
導体装置の製造方法は、複数の半導体チップを有する半
導体ウェーハの表面側を第１の接着材を用いて第１のウ
ェーハ保持用基板に張り付ける工程と、前記第１のウェ
ーハ保持用基板に張り付けた前記半導体ウェーハの裏面
を所望の厚さを残して研削加工する工程と、前記研削加
工後の半導体ウェーハ裏面全面に第１の導電層を被着さ
せ、更に前記第１の導電層上であって前記半導体チップ
に対応する領域に第２の導電層を選択的に形成する工程
と、前記第１の導電層および第２の導電層に第２の接着
材を用いて第２のウェーハ保持用基板を張り付ける工程
と、前記第１の接着材を溶融し前記第１のウェーハ保持
用基板を前記半導体ウェーハより剥がし前記半導体ウェ
ーハ表面を露出させる工程と、前記露出した表面より半
導体ウェーハを選択的にエッチングし前記第１の導電層
を部分的に露出させる工程と、前記第１の導電層を部分
的に露出させた後、前記半導体チップの良品／不良品選
別をする工程と、前記選択的にエッチングした半導体ウ
ェーハ側から前記第１の導電層を選択的にエッチングし
半導体チップを分離する工程と、前記第２の接着材を除
去して前記第２のウェーハ保持用基板を剥がす工程とを
含む。
【００１４】あるいは、本発明の半導体装置の製造方法
は、複数の半導体チップを有する半導体ウェーハの表面
側を第１の接着材を用いて第１のウェーハ保持用基板に
張り付ける工程と、前記ウェーハ保持用基板に張り付け
た前記半導体ウェーハの裏面を所望の厚さを残して研削
加工する工程と、前記研削加工後の半導体ウェーハ裏面
全面に第１の導電層を被着させ、更に前記第１の導電層
上であって前記半導体チップに対応する領域に第２の導
電層を選択的に形成する工程と、前記選択的に形成した
第２の導電層をマスクにして前記第１の導電層を選択的
にエッチングする工程と、導電体である第２の接着材を
用いて前記第１の導電層および第２の導電層に第２のウ
ェーハ保持用基板を張り付ける工程と、前記第１の接着
材を溶融し前記第１のウェーハ保持用基板を前記半導体
ウェーハより剥がし前記半導体ウェーハ表面を露出させ
る工程と、前記露出した表面より半導体ウェーハを選択
的にエッチングし半導体チップを分離すると共に前記第
２の接着材表面を露出させる工程と、前記第２の接着材
表面を露出させた後、前記半導体チップの良品を選別す
る工程と、前記第２の接着材を除去して前記第２のウェ
ーハ保持用基板を剥がす工程とを含む。
は、複数の半導体チップを有する半導体ウェーハの表面
側を第１の接着材を用いて第１のウェーハ保持用基板に
張り付ける工程と、前記ウェーハ保持用基板に張り付け
た前記半導体ウェーハの裏面を所望の厚さを残して研削
加工する工程と、前記研削加工後の半導体ウェーハ裏面
全面に第１の導電層を被着させ、更に前記第１の導電層
上であって前記半導体チップに対応する領域に第２の導
電層を選択的に形成する工程と、前記選択的に形成した
第２の導電層をマスクにして前記第１の導電層を選択的
にエッチングする工程と、導電体である第２の接着材を
用いて前記第１の導電層および第２の導電層に第２のウ
ェーハ保持用基板を張り付ける工程と、前記第１の接着
材を溶融し前記第１のウェーハ保持用基板を前記半導体
ウェーハより剥がし前記半導体ウェーハ表面を露出させ
る工程と、前記露出した表面より半導体ウェーハを選択
的にエッチングし半導体チップを分離すると共に前記第
２の接着材表面を露出させる工程と、前記第２の接着材
表面を露出させた後、前記半導体チップの良品を選別す
る工程と、前記第２の接着材を除去して前記第２のウェ
ーハ保持用基板を剥がす工程とを含む。
【００１５】ここで、前記第１の導電層は前記半導体チ
ップ表面に形成した半導体素子の接地電極、例えばＭＥ
ＳＦＥＴのソース電極、に電気接続されており、前記半
導体チップの良品／不良品選別においては、前記選択的
にエッチングする以前の第１の導電層を接地電位にして
前記半導体素子の電気特性を計測する。
ップ表面に形成した半導体素子の接地電極、例えばＭＥ
ＳＦＥＴのソース電極、に電気接続されており、前記半
導体チップの良品／不良品選別においては、前記選択的
にエッチングする以前の第１の導電層を接地電位にして
前記半導体素子の電気特性を計測する。
【００１６】あるいは、前記第１の導電層は前記半導体
チップ表面に形成した半導体素子の接地電極、例えばＭ
ＥＳＦＥＴのソース電極、に電気接続されており、前記
半導体チップの良品／不良品選別においては、前記導電
体の第２の導電層を接地電位にして前記半導体素子の電
気特性を計測する。
チップ表面に形成した半導体素子の接地電極、例えばＭ
ＥＳＦＥＴのソース電極、に電気接続されており、前記
半導体チップの良品／不良品選別においては、前記導電
体の第２の導電層を接地電位にして前記半導体素子の電
気特性を計測する。
【００１７】ここで、前記ＭＥＳＦＥＴの電気特性は高
周波特性を含む。そして、導電体である前記第２の接着
材は銀ペーストのような導電ペーストである。また、前
記第１の接着材は低融点ワックスであり、前記第１のウ
ェーハ保持用基板あるいは第２のウェーハ保持用基板は
透明の基板であり、ガラス板、石英板あるいはサファイ
ア板で構成される。
周波特性を含む。そして、導電体である前記第２の接着
材は銀ペーストのような導電ペーストである。また、前
記第１の接着材は低融点ワックスであり、前記第１のウ
ェーハ保持用基板あるいは第２のウェーハ保持用基板は
透明の基板であり、ガラス板、石英板あるいはサファイ
ア板で構成される。
【００１８】このように本発明では、半導体ウェーハに
ある半導体素子の接地電極のインダクタンスを製品レベ
ルのそれと同程度になるように低減させる。この状態で
半導体チップの良品／不良品選別をし、それからチップ
分離を行う。
ある半導体素子の接地電極のインダクタンスを製品レベ
ルのそれと同程度になるように低減させる。この状態で
半導体チップの良品／不良品選別をし、それからチップ
分離を行う。
【００１９】このために、半導体デバイスのソース側の
インダクタンスが大幅に低減し、正しい高周波特性を測
定でき、半導体ウェーハの全ての半導体チップの良品／
不良品の選別が簡便になり量産適用が可能になる。
インダクタンスが大幅に低減し、正しい高周波特性を測
定でき、半導体ウェーハの全ての半導体チップの良品／
不良品の選別が簡便になり量産適用が可能になる。
【００２０】
【発明の実施の形態】以下、第１の実施の形態について
図１乃至図３に基づいて説明する。ここで、図１は、本
発明の半導体ペレットの製造工程での重要な点を示す斜
視断面図である。そして、図２と図３は、本発明の製造
工程順の斜視断面図である。この場合の特徴は、薄膜化
したＧａＡｓウェーハ裏面の全面に半導体素子の接地電
極に接続する第１の導電層を形成し、半導体素子をチッ
プ分離し上記第１の導電層を分離しない状態で、上記Ｇ
ａＡｓウェーハ上の全ての半導体素子を測定する点にあ
る。
図１乃至図３に基づいて説明する。ここで、図１は、本
発明の半導体ペレットの製造工程での重要な点を示す斜
視断面図である。そして、図２と図３は、本発明の製造
工程順の斜視断面図である。この場合の特徴は、薄膜化
したＧａＡｓウェーハ裏面の全面に半導体素子の接地電
極に接続する第１の導電層を形成し、半導体素子をチッ
プ分離し上記第１の導電層を分離しない状態で、上記Ｇ
ａＡｓウェーハ上の全ての半導体素子を測定する点にあ
る。
【００２１】以下の説明で、半導体素子は図６で説明し
たＭＥＳＦＥＴとする。初めに図１に基づいて説明す
る。裏面側ガラス板１上にレジスト膜２を挟んでメッキ
用金属膜３が形成される。ここで、メッキ用金属膜３は
半導体素子のソース電極に接続する上記の第１の導電層
であり、上記のレジスト膜２は接着材として機能してい
る。この状態で、半導体素子上のゲート引出電極、ドレ
イン引出電極にプローバの探針が接続され、そして、上
記のメッキ用金属膜３がＧＮＤに固定される。
たＭＥＳＦＥＴとする。初めに図１に基づいて説明す
る。裏面側ガラス板１上にレジスト膜２を挟んでメッキ
用金属膜３が形成される。ここで、メッキ用金属膜３は
半導体素子のソース電極に接続する上記の第１の導電層
であり、上記のレジスト膜２は接着材として機能してい
る。この状態で、半導体素子上のゲート引出電極、ドレ
イン引出電極にプローバの探針が接続され、そして、上
記のメッキ用金属膜３がＧＮＤに固定される。
【００２２】ここで、メッキ用金属膜３は広い範囲でＧ
ＮＤに接続できる。そして、このメッキ用金属膜３は半
導体素子のソース電極に接続されている。このために、
半導体素子の例えば高周波特性の測定において、半導体
素子のソース側のインダクタンスが安定して低減し、正
しい高周波特性を測定できる。このようにして、このよ
うな工程で、ＧａＡｓウェーハの全ての半導体素子の良
品／不良品選別が可能になる。
ＮＤに接続できる。そして、このメッキ用金属膜３は半
導体素子のソース電極に接続されている。このために、
半導体素子の例えば高周波特性の測定において、半導体
素子のソース側のインダクタンスが安定して低減し、正
しい高周波特性を測定できる。このようにして、このよ
うな工程で、ＧａＡｓウェーハの全ての半導体素子の良
品／不良品選別が可能になる。
【００２３】次に、図２と図３に基づいて、本発明をそ
の製造工程順に説明する。図２（ａ）に示すように、第
１のウェーハ保持用基板である肉厚が１ｍｍの透明な表
面側ガラス板５に半導体素子の形成されたＧａＡｓウェ
ーハの表面側を低融点ワックス７で張り付ける。この低
融点ワックス７が第１の接着材となる。そして、ＧａＡ
ｓウェーハ６の薄層化（例えば４０μｍ）を行う。さら
に、図示しないが、従来の技術で説明したように貫通孔
を所定の領域に形成し、図２（ｂ）に示すように、薄膜
化したＧａＡｓウェーハ６の裏面全面にメッキ用金属膜
３を形成する。ここで、メッキ用金属膜３は膜厚２０ｎ
ｍのチタン（Ｔｉ）と膜厚３００ｎｍの金（Ａｕ）をこ
の順に堆積する積層膜であり、第１の導電層である。
の製造工程順に説明する。図２（ａ）に示すように、第
１のウェーハ保持用基板である肉厚が１ｍｍの透明な表
面側ガラス板５に半導体素子の形成されたＧａＡｓウェ
ーハの表面側を低融点ワックス７で張り付ける。この低
融点ワックス７が第１の接着材となる。そして、ＧａＡ
ｓウェーハ６の薄層化（例えば４０μｍ）を行う。さら
に、図示しないが、従来の技術で説明したように貫通孔
を所定の領域に形成し、図２（ｂ）に示すように、薄膜
化したＧａＡｓウェーハ６の裏面全面にメッキ用金属膜
３を形成する。ここで、メッキ用金属膜３は膜厚２０ｎ
ｍのチタン（Ｔｉ）と膜厚３００ｎｍの金（Ａｕ）をこ
の順に堆積する積層膜であり、第１の導電層である。
【００２４】次に、図２（ｃ）に示すように、公知のフ
ォトレジストパターンを用いる選択的なメッキ法で金メ
ッキ層８を形成する。これが第２の導電層である。ここ
で、金メッキ層８の膜厚は２０μｍである。
ォトレジストパターンを用いる選択的なメッキ法で金メ
ッキ層８を形成する。これが第２の導電層である。ここ
で、金メッキ層８の膜厚は２０μｍである。
【００２５】そして、図２（ｄ）に示すように、第２の
接着材である膜厚が２０μｍ程度のレジスト膜２でもっ
て、図２（ｃ）状態の裏面側を透明な裏面側ガラス板１
に張り付ける。これが第２のウェーハ保持用基板であ
る。ここで、裏面側ガラス板１の厚さは０．５ｍｍ程度
である。このようにして、表面側ガラス板５上に低融点
ワックス７、ＧａＡｓウェーハ６、メッキ用金属膜３、
レジスト膜２、裏面側ガラス板１が積層して形成され
る。ここで、図２（ｃ）で示した金メッキ層８は、上記
レジスト膜２に埋め込まれる。
接着材である膜厚が２０μｍ程度のレジスト膜２でもっ
て、図２（ｃ）状態の裏面側を透明な裏面側ガラス板１
に張り付ける。これが第２のウェーハ保持用基板であ
る。ここで、裏面側ガラス板１の厚さは０．５ｍｍ程度
である。このようにして、表面側ガラス板５上に低融点
ワックス７、ＧａＡｓウェーハ６、メッキ用金属膜３、
レジスト膜２、裏面側ガラス板１が積層して形成され
る。ここで、図２（ｃ）で示した金メッキ層８は、上記
レジスト膜２に埋め込まれる。
【００２６】次に、低融点ワックス７の融点以上（１５
０〜１８０℃）の温度で低融点ワックス７を溶融した
後、表面側ガラス板５をＧａＡｓウェーハ６から剥が
し、表面を有機洗浄することにより、図３（ａ）のよう
にＧａＡｓウェーハ６の表面側を露出させる。そして、
ＧａＡｓウェーハ６表面をフォトレジスト膜をマスクに
エッチングし、半導体素子のチップ分離を行う。ここ
で、透明である裏面側ガラス板１を通して上記金メッキ
層８のパターンを目視し目合わせして、上記マスクとな
るパターニングしたフォトレジスト膜を形成することに
なる。このエッチングの工程では、上記のメッキ用金属
膜３のエッチングはしない。この状態で図面の上下をひ
っくり返した状態が図３（ｂ）に示される。なお、この
図３（ｂ）が図１に示されたものである。
０〜１８０℃）の温度で低融点ワックス７を溶融した
後、表面側ガラス板５をＧａＡｓウェーハ６から剥が
し、表面を有機洗浄することにより、図３（ａ）のよう
にＧａＡｓウェーハ６の表面側を露出させる。そして、
ＧａＡｓウェーハ６表面をフォトレジスト膜をマスクに
エッチングし、半導体素子のチップ分離を行う。ここ
で、透明である裏面側ガラス板１を通して上記金メッキ
層８のパターンを目視し目合わせして、上記マスクとな
るパターニングしたフォトレジスト膜を形成することに
なる。このエッチングの工程では、上記のメッキ用金属
膜３のエッチングはしない。この状態で図面の上下をひ
っくり返した状態が図３（ｂ）に示される。なお、この
図３（ｂ）が図１に示されたものである。
【００２７】次に、図１で説明したように、ＧａＡｓウ
ェーハ上の全ての半導体素子４の電気測定を行い良品／
不良品の選別を行う。そして、不良品にマーカをつけ
る。
ェーハ上の全ての半導体素子４の電気測定を行い良品／
不良品の選別を行う。そして、不良品にマーカをつけ
る。
【００２８】次に、上記金メッキ層をマスクにして、イ
オンミリング等の方法でメッキ用金属膜３をエッチング
し、図３（ｃ）に示すようにメッキ用金属層９を形成す
る。そして、レジスト膜２を露出させる。
オンミリング等の方法でメッキ用金属膜３をエッチング
し、図３（ｃ）に示すようにメッキ用金属層９を形成す
る。そして、レジスト膜２を露出させる。
【００２９】次に、有機溶剤を用いてレジスト膜２を溶
解させ、裏面側ガラス板１を剥がす。このようにして、
図３（ｄ）に示すように、半導体素子４の裏面にメッキ
用金属層９と金メッキ層８とを有する半導体ペレット１
０を得る。
解させ、裏面側ガラス板１を剥がす。このようにして、
図３（ｄ）に示すように、半導体素子４の裏面にメッキ
用金属層９と金メッキ層８とを有する半導体ペレット１
０を得る。
【００３０】このようにして、半導体素子のソース側の
インダクタンスが大幅に低減し、正しい高周波特性を測
定できる。そして、ＧａＡｓウェーハの全ての半導体素
子の良品／不良品の選別が簡便になり量産適用が可能に
なる。
インダクタンスが大幅に低減し、正しい高周波特性を測
定できる。そして、ＧａＡｓウェーハの全ての半導体素
子の良品／不良品の選別が簡便になり量産適用が可能に
なる。
【００３１】次に、本発明の第２の実施の形態を図４と
図５に基づいて説明する。図４と図５も本発明の製造工
程順の斜視断面図である。ここで、第１の実施の形態と
同一なものは同一の符号で示される。第２の実施の形態
の特徴は、第１の実施の形態で説明したメッキ用金属膜
３の機能を、ガラス板への張り合わせ接着材となる銀ペ
ーストのような導電性ペーストにもたせる点にある。
図５に基づいて説明する。図４と図５も本発明の製造工
程順の斜視断面図である。ここで、第１の実施の形態と
同一なものは同一の符号で示される。第２の実施の形態
の特徴は、第１の実施の形態で説明したメッキ用金属膜
３の機能を、ガラス板への張り合わせ接着材となる銀ペ
ーストのような導電性ペーストにもたせる点にある。
【００３２】以下、第１の実施の形態での説明と一部重
複するところがあるが、図４と図５に従って順に説明し
ていく。
複するところがあるが、図４と図５に従って順に説明し
ていく。
【００３３】図４（ａ）に示すように、肉厚が０．５ｍ
ｍの表面側ガラス板５にＧａＡｓウェーハ６の表面側を
低融点ワックス７で張り付ける。そして、ＧａＡｓウェ
ーハ６の薄層化（例えば２５μｍ）を行う。そして、図
示しないが、従来の技術で説明したように貫通孔を所定
の領域に形成し、図４（ｂ）に示すように、薄膜化した
ＧａＡｓウェーハ６の裏面全面にメッキ用金属膜３を形
成する。ここで、メッキ用金属膜３はチタン（Ｔｉ）と
金（Ａｕ）の積層膜である。
ｍの表面側ガラス板５にＧａＡｓウェーハ６の表面側を
低融点ワックス７で張り付ける。そして、ＧａＡｓウェ
ーハ６の薄層化（例えば２５μｍ）を行う。そして、図
示しないが、従来の技術で説明したように貫通孔を所定
の領域に形成し、図４（ｂ）に示すように、薄膜化した
ＧａＡｓウェーハ６の裏面全面にメッキ用金属膜３を形
成する。ここで、メッキ用金属膜３はチタン（Ｔｉ）と
金（Ａｕ）の積層膜である。
【００３４】次に、図４（ｃ）に示すように、公知のフ
ォトレジストパターンを用いる選択的なメッキ法で金メ
ッキ層８を形成する。ここで、金メッキ層８の膜厚は１
０μｍである。続いて、金メッキ層８をマスクにして、
メッキ用金属膜３をエッチングしメッキ用金属層９を形
成する。
ォトレジストパターンを用いる選択的なメッキ法で金メ
ッキ層８を形成する。ここで、金メッキ層８の膜厚は１
０μｍである。続いて、金メッキ層８をマスクにして、
メッキ用金属膜３をエッチングしメッキ用金属層９を形
成する。
【００３５】次に、図４（ｄ）に示すように、膜厚が２
０μｍ程度の銀ペースト１１でもって、図４（ｃ）状態
の裏面側を裏面側ガラス板１に張り付ける。この銀ペー
スト１１が導電体である第２の接着材である。ここで、
図４（ｃ）で示した金メッキ層８およびメッキ用金属層
９は、上記銀ペースト１１に埋め込まれるようにして接
続される。
０μｍ程度の銀ペースト１１でもって、図４（ｃ）状態
の裏面側を裏面側ガラス板１に張り付ける。この銀ペー
スト１１が導電体である第２の接着材である。ここで、
図４（ｃ）で示した金メッキ層８およびメッキ用金属層
９は、上記銀ペースト１１に埋め込まれるようにして接
続される。
【００３６】次に、低融点ワックス７の融点以上の温度
で低融点ワックス７を溶融した後、表面側ガラス板５を
ＧａＡｓウェーハ６から剥がし、表面を有機洗浄するこ
とにより、図５（ａ）のようにＧａＡｓウェーハ６の表
面側を露出させる。この状態で図面の上下をひっくり返
した状態が図５（ｂ）に示される。このようにして、図
５（ｂ）に示すように、裏面側ガラス板１上にチップ分
離された半導体ペレット１０が、銀ペースト１１を介し
て張り付けられた状態になる。
で低融点ワックス７を溶融した後、表面側ガラス板５を
ＧａＡｓウェーハ６から剥がし、表面を有機洗浄するこ
とにより、図５（ａ）のようにＧａＡｓウェーハ６の表
面側を露出させる。この状態で図面の上下をひっくり返
した状態が図５（ｂ）に示される。このようにして、図
５（ｂ）に示すように、裏面側ガラス板１上にチップ分
離された半導体ペレット１０が、銀ペースト１１を介し
て張り付けられた状態になる。
【００３７】次に、第１の実施の形態で説明したのと同
様に、ＧａＡｓウェーハ上の全ての半導体素子４の電気
測定を行い良品／不良品の選別を行う。そして、不良品
にマーカをつける。ここで、銀ペースト１１を全面でＧ
ＮＤ側に接続するために、半導体素子のソース側のイン
ダクタンスは大幅に低減する。
様に、ＧａＡｓウェーハ上の全ての半導体素子４の電気
測定を行い良品／不良品の選別を行う。そして、不良品
にマーカをつける。ここで、銀ペースト１１を全面でＧ
ＮＤ側に接続するために、半導体素子のソース側のイン
ダクタンスは大幅に低減する。
【００３８】次に、上記の銀ペースト１１を溶融させ除
去する。そして、裏面側ガラス板１を剥がす。このよう
にして、図５（ｃ）に示すように、半導体素子４の裏面
にメッキ用金属層９と金メッキ層８とを有する半導体ペ
レット１０を得る。この場合に生じる効果は、上述した
第１の実施の形態の場合よりも更にＭＥＳＦＥＴのソー
ス側のインダクタンスが低減することである。
去する。そして、裏面側ガラス板１を剥がす。このよう
にして、図５（ｃ）に示すように、半導体素子４の裏面
にメッキ用金属層９と金メッキ層８とを有する半導体ペ
レット１０を得る。この場合に生じる効果は、上述した
第１の実施の形態の場合よりも更にＭＥＳＦＥＴのソー
ス側のインダクタンスが低減することである。
【００３９】以上の実施の形態では、半導体素子がＭＥ
ＳＦＥＴの場合について詳細に説明している。本発明
は、ＭＥＳＦＥＴの場合に限定されるものでなく、ＨＥ
ＭＴ、ＨＦＥＴのようなＦＥＴさらには化合物半導体の
バイポーラトランジスタのような半導体素子の場合でも
同様に適用でき、そして同様の効果が生じる。
ＳＦＥＴの場合について詳細に説明している。本発明
は、ＭＥＳＦＥＴの場合に限定されるものでなく、ＨＥ
ＭＴ、ＨＦＥＴのようなＦＥＴさらには化合物半導体の
バイポーラトランジスタのような半導体素子の場合でも
同様に適用でき、そして同様の効果が生じる。
【００４０】なお、本発明は上記各実施の形態に限定さ
れず、本発明の技術思想の範囲内において、各実施の形
態が適宜変更され得ることは明らかである。
れず、本発明の技術思想の範囲内において、各実施の形
態が適宜変更され得ることは明らかである。
【００４１】
【発明の効果】上述したように、本発明では、ＧａＡｓ
のような化合物半導体に搭載する高速の半導体デバイス
の製造工程であるチップ分離において、半導体ウェーハ
にある半導体素子の接地電極のインダクタンスを製品レ
ベルのそれと同程度になるように低減させる。そして、
この状態で半導体素子の電気特性を計測し、良品／不良
品選別をして半導体のチップ分離を行う。
のような化合物半導体に搭載する高速の半導体デバイス
の製造工程であるチップ分離において、半導体ウェーハ
にある半導体素子の接地電極のインダクタンスを製品レ
ベルのそれと同程度になるように低減させる。そして、
この状態で半導体素子の電気特性を計測し、良品／不良
品選別をして半導体のチップ分離を行う。
【００４２】このために、半導体デバイスのソース電極
のような接地電極側のインダクタンスが大幅に低減し、
正しい高周波特性を測定でき、半導体ウェーハ上の全て
の半導体チップの良品／不良品の選別が簡便になり量産
適用が容易になる。
のような接地電極側のインダクタンスが大幅に低減し、
正しい高周波特性を測定でき、半導体ウェーハ上の全て
の半導体チップの良品／不良品の選別が簡便になり量産
適用が容易になる。
【００４３】本発明の効果は、ＭＥＳＦＥＴあるいは半
導体集積回路の駆動周波数の短波長化と共により顕著に
なる。そして、本発明は化合物半導体に形成するＭＥＳ
ＦＥＴ等の半導体素子の高性能化を更に促進するように
なる。
導体集積回路の駆動周波数の短波長化と共により顕著に
なる。そして、本発明は化合物半導体に形成するＭＥＳ
ＦＥＴ等の半導体素子の高性能化を更に促進するように
なる。
【図１】本発明の第１の実施の形態を説明するための斜
視断面図である。
視断面図である。
【図２】本発明の第１の実施の形態を説明するための製
造工程順の斜視断面図である。
造工程順の斜視断面図である。
【図３】本発明の第１の実施の形態を説明するための製
造工程順の斜視断面図である。
造工程順の斜視断面図である。
【図４】本発明の第２の実施の形態を説明するための製
造工程順の斜視断面図である。
造工程順の斜視断面図である。
【図５】本発明の第２の実施の形態を説明するための製
造工程順の斜視断面図である。
造工程順の斜視断面図である。
【図６】半導体ペレットの略断面図である。
【図７】従来の技術を説明するための製造工程順の斜視
断面図である。
断面図である。
１ 裏面側ガラス板 ２ レジスト膜 ３，１０９ａ メッキ用金属膜 ４，１１５ 半導体素子 ５ 表面側ガラス板 ６，１１３ ＧａＡｓウェーハ ７，１１４ 低融点ワックス ８，１１０ 金メッキ層 ９，１０９ メッキ用金属層 １０，１１１ 半導体ペレット １１ 銀ペースト １０１ ＧａＡｓ基板 １０２ ゲート電極 １０３ ソース電極 １０４ ドレイン電極 １０５ 層間絶縁膜 １０６ ゲート引出電極 １０７ ドレイン引出電極 １０８ 貫通孔 １１２ ガラス板
Claims (11)
- 【請求項１】 複数の半導体チップを有する半導体ウェ
ーハの表面側を第１の接着材を用いて第１のウェーハ保
持用基板に張り付ける工程と、前記第１のウェーハ保持
用基板に張り付けた前記半導体ウェーハの裏面を所望の
厚さを残して研削加工する工程と、前記研削加工後の半
導体ウェーハ裏面全面に第１の導電層を被着させ、更に
前記第１の導電層上であって前記半導体チップに対応す
る領域に第２の導電層を選択的に形成する工程と、前記
第１の導電層および第２の導電層に第２の接着材を用い
て第２のウェーハ保持用基板を張り付ける工程と、前記
第１の接着材を溶融し前記第１のウェーハ保持用基板を
前記半導体ウェーハより剥がし前記半導体ウェーハ表面
を露出させる工程と、前記露出した表面より半導体ウェ
ーハを選択的にエッチングし前記第１の導電層を部分的
に露出させる工程と、前記第１の導電層を部分的に露出
させた後、前記半導体チップの良品／不良品選別をする
工程と、前記選択的にエッチングした半導体ウェーハ側
から前記第１の導電層を選択的にエッチングし半導体チ
ップに分離する工程と、前記第２の接着材を除去して前
記第２のウェーハ保持用基板を剥がす工程と、を含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 複数の半導体チップを有する半導体ウェ
ーハの表面側を第１の接着材を用いて第１のウェーハ保
持用基板に張り付ける工程と、前記ウェーハ保持用基板
に張り付けた前記半導体ウェーハの裏面を所望の厚さを
残して研削加工する工程と、前記研削加工後の半導体ウ
ェーハ裏面全面に第１の導電層を被着させ、更に前記第
１の導電層上であって前記半導体チップに対応する領域
に第２の導電層を選択的に形成する工程と、前記選択的
に形成した第２の導電層をマスクにして前記第１の導電
層を選択的にエッチングする工程と、導電体である第２
の接着材を用いて前記第１の導電層および第２の導電層
に第２のウェーハ保持用基板を張り付ける工程と、前記
第１の接着材を溶融し前記第１のウェーハ保持用基板を
前記半導体ウェーハより剥がし前記半導体ウェーハ表面
を露出させる工程と、前記露出した表面より半導体ウェ
ーハを選択的にエッチングし半導体チップに分離すると
共に前記第２の接着材表面を露出させる工程と、前記第
２の接着材表面を露出させた後、前記半導体チップの良
品を選別する工程と、前記第２の接着材を除去して前記
第２のウェーハ保持用基板を剥がす工程と、を含むこと
を特徴とする半導体装置の製造方法。 - 【請求項３】 前記第１の導電層は前記半導体チップ表
面に形成した半導体素子の接地電極に電気接続されてお
り、前記半導体チップの良品／不良品選別においては、
前記選択的にエッチングする以前の第１の導電層を接地
電位にして前記半導体素子の電気特性を計測することを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記第１の導電層は前記半導体チップ表
面に形成した半導体素子の接地電極に電気接続されてお
り、前記半導体チップの良品／不良品選別においては、
前記第２の導電層を接地電位にして前記半導体素子の電
気特性を計測することを特徴とする請求項２記載の半導
体装置の製造方法。 - 【請求項５】 前記半導体素子は電界効果トランジスタ
（ＦＥＴ）であることを特徴とする請求項３または請求
項４記載の半導体装置の製造方法。 - 【請求項６】 前記ＦＥＴの電気特性が高周波特性を含
むことを特徴とする請求項５記載の半導体装置の製造方
法。 - 【請求項７】 導電体である前記第２の接着材は導電性
ペーストであることを特徴とする請求項２、請求項４、
請求項５または請求項６記載の半導体装置の製造方法。 - 【請求項８】 前記導電性ペーストは銀ペーストである
ことを特徴とする請求項７記載の半導体装置の製造方
法。 - 【請求項９】 前記第１の接着材は低融点ワックスであ
ることを特徴とする請求項１から請求項８のうち１つの
請求項に記載の半導体装置の製造方法。 - 【請求項１０】 前記第１のウェーハ保持用基板あるい
は第２のウェーハ保持用基板は透明の基板であることを
特徴とする請求項１から請求項９のうち１つの請求項に
記載の半導体装置の製造方法。 - 【請求項１１】 前記第１のウェーハ保持用基板あるい
は第２のウェーハ保持用基板はガラス板、石英板あるい
はサファイア板で形成されることを特徴とする請求項１
１記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000124721A JP2001308061A (ja) | 2000-04-25 | 2000-04-25 | 半導体装置の製造方法 |
| US09/840,578 US6432743B2 (en) | 2000-04-25 | 2001-04-23 | Method of manufacturing semiconductor device |
| KR1020010022131A KR20010105162A (ko) | 2000-04-25 | 2001-04-24 | 반도체장치의 제조방법 |
| TW090109845A TW486754B (en) | 2000-04-25 | 2001-04-24 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (1)
| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
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|---|---|
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| JP (1) | JP2001308061A (ja) |
| KR (1) | KR20010105162A (ja) |
| TW (1) | TW486754B (ja) |
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-
2000
- 2000-04-25 JP JP2000124721A patent/JP2001308061A/ja not_active Withdrawn
-
2001
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