JP2586127B2 - 電子回路基板およびその製造方法 - Google Patents
電子回路基板およびその製造方法Info
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- JP2586127B2 JP2586127B2 JP67389A JP67389A JP2586127B2 JP 2586127 B2 JP2586127 B2 JP 2586127B2 JP 67389 A JP67389 A JP 67389A JP 67389 A JP67389 A JP 67389A JP 2586127 B2 JP2586127 B2 JP 2586127B2
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- Japan
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- pattern
- wiring pattern
- circuit board
- electronic circuit
- insulating substrate
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- Liquid Crystal (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアクティブマトリクス液晶ディスプレイ等に
用いられる薄膜トランジスタアレイ基板等の電子回路基
板とその製造方法に関し、特にその端子部の改善に関す
る。
用いられる薄膜トランジスタアレイ基板等の電子回路基
板とその製造方法に関し、特にその端子部の改善に関す
る。
薄膜トランジスタアレイは、ガラス等の絶縁体上にア
モルファスシリコン等の半導体材料を用いた絶縁ゲート
FETをマトリクス状に多数個並べたものである。FETのゲ
ートライン（アドレス）及びドレインライン（データ）
は、チャージアップによる素子破壊を防止するため、電
気的に結合した形で工程を通し、工程終了後に不要部を
切断除去する方法がとられる。この各ラインをシャント
パターンと呼ばれる。
モルファスシリコン等の半導体材料を用いた絶縁ゲート
FETをマトリクス状に多数個並べたものである。FETのゲ
ートライン（アドレス）及びドレインライン（データ）
は、チャージアップによる素子破壊を防止するため、電
気的に結合した形で工程を通し、工程終了後に不要部を
切断除去する方法がとられる。この各ラインをシャント
パターンと呼ばれる。
従来、この種の薄膜トランジスタアレイ基板において
は、第４図に示されるように、ドレインパターン２間を
駆動回路との接続端子となる上層パターンによるシャン
トパターン８によって接続し、完成後基板切断線４で切
断して各ドレインパターン２を分離していた。
は、第４図に示されるように、ドレインパターン２間を
駆動回路との接続端子となる上層パターンによるシャン
トパターン８によって接続し、完成後基板切断線４で切
断して各ドレインパターン２を分離していた。
上述した従来の薄膜トランジスタアレイ等の回路基板
の端子部は、上層配線がパネル化工程切断部にあるた
め、切断時に上層配線の膜ハガレが生じ、接続端子パタ
ーン欠損，環境汚染（導電性異物の散乱）を生じるとい
う欠点がある。
の端子部は、上層配線がパネル化工程切断部にあるた
め、切断時に上層配線の膜ハガレが生じ、接続端子パタ
ーン欠損，環境汚染（導電性異物の散乱）を生じるとい
う欠点がある。
本発明によれば、終端部が駆動回路接続用端子として
形成され当該端子から内部に延在する配線部を有する上
層配線パターンが絶縁基板上に形成され、前記上層配線
パターンの前記駆動回路接続用端子の一部に前記駆動回
路接続用端子下に存在する絶縁膜に設けられたスルーホ
ールを介して接続され、前記絶縁基板の切断縁にまで延
在形成された下層配線パターンとを有することを特徴と
する電子回路基板を得る。
形成され当該端子から内部に延在する配線部を有する上
層配線パターンが絶縁基板上に形成され、前記上層配線
パターンの前記駆動回路接続用端子の一部に前記駆動回
路接続用端子下に存在する絶縁膜に設けられたスルーホ
ールを介して接続され、前記絶縁基板の切断縁にまで延
在形成された下層配線パターンとを有することを特徴と
する電子回路基板を得る。
また、本発明によれば、絶縁基板上にシャントパター
ンとしての下層配線パターンを形成する工程と、前記下
層配線パターン上に絶縁膜を形成する工程と、前記絶縁
膜に形成された複数のスルーホールを介して前記下層配
線パターンとそれぞれ接続された複数の上層配線パター
ンを前記絶縁膜上に形成する工程と、前記上層配線パタ
ーンを切断しないように前記シャントパターンを前記絶
縁基板とともに切断除去する工程とを有することを特徴
とする電子回路基板の製造方法をも得る。
ンとしての下層配線パターンを形成する工程と、前記下
層配線パターン上に絶縁膜を形成する工程と、前記絶縁
膜に形成された複数のスルーホールを介して前記下層配
線パターンとそれぞれ接続された複数の上層配線パター
ンを前記絶縁膜上に形成する工程と、前記上層配線パタ
ーンを切断しないように前記シャントパターンを前記絶
縁基板とともに切断除去する工程とを有することを特徴
とする電子回路基板の製造方法をも得る。
次に、図面を参照して本発明をより詳細に説明する。
第１図は本発明の一実施例を説明する平面図を、第２
図は第１図のＡ−Ａ断面図を示したものである。ゲート
パターンは１はシャントラインを形成している。上層配
線によるドレインパターン２は、駆動回路接続端子を形
成しており、基板完成後基板切断部で切断されてその外
部のシャントライン（ゲートパターン１）は除去されて
いる。このドレインパターン２とゲートパターン１はス
ルーホール３を介した配線で結合されている。１例とし
てゲートパターン１はガラス基板５上にCrを厚さ100nm
スパッタリングによって成膜し、フォトリソグラフィー
によりパターン化されて形成される。図示しない部分で
ゲートパターン１はゲート電極を形成しており、その上
にゲート絶縁膜としてはプラズマCVD法で形成された窒
化シリコン膜が厚さ300nmで形成され、アモルファスシ
リコンを更にその上に載置し、ソース・ドレインパター
ンが厚さ200nmのCrのスパッタリングによってアモルフ
ァスシリコン上のゲート電極の両側に形成されている。
図は第１図のＡ−Ａ断面図を示したものである。ゲート
パターンは１はシャントラインを形成している。上層配
線によるドレインパターン２は、駆動回路接続端子を形
成しており、基板完成後基板切断部で切断されてその外
部のシャントライン（ゲートパターン１）は除去されて
いる。このドレインパターン２とゲートパターン１はス
ルーホール３を介した配線で結合されている。１例とし
てゲートパターン１はガラス基板５上にCrを厚さ100nm
スパッタリングによって成膜し、フォトリソグラフィー
によりパターン化されて形成される。図示しない部分で
ゲートパターン１はゲート電極を形成しており、その上
にゲート絶縁膜としてはプラズマCVD法で形成された窒
化シリコン膜が厚さ300nmで形成され、アモルファスシ
リコンを更にその上に載置し、ソース・ドレインパター
ンが厚さ200nmのCrのスパッタリングによってアモルフ
ァスシリコン上のゲート電極の両側に形成されている。
第３図は本発明の他の実施例の縦断面図である。ドレ
インパターンによる接続端子６及び引き出し線７の下部
にもゲートパターン１によるパターンが設けられてい
る。この実施例では、上層配線と下層配線の結合領域が
ひろいため、上層配線の密着強度が増大し、又配線の２
層化により配線の信頼性が向上するという利点を有す
る。
インパターンによる接続端子６及び引き出し線７の下部
にもゲートパターン１によるパターンが設けられてい
る。この実施例では、上層配線と下層配線の結合領域が
ひろいため、上層配線の密着強度が増大し、又配線の２
層化により配線の信頼性が向上するという利点を有す
る。
以上説明したように本発明は、薄膜トランジスタアレ
イ基板のシャントパターンを下層配線で形成し、接続端
子（上層配線）とのスルーホール配線を行ない、基板切
断部に上層配線パターンをもうけないことにより、基板
切断による膜ハガレを防止することが可能であり、接続
端子の信頼性が向上する効果がある。
イ基板のシャントパターンを下層配線で形成し、接続端
子（上層配線）とのスルーホール配線を行ない、基板切
断部に上層配線パターンをもうけないことにより、基板
切断による膜ハガレを防止することが可能であり、接続
端子の信頼性が向上する効果がある。
第１図は本発明の一実施例を説明する平面図、第２図は
第１図のＡ−Ａ線での断面図、第３図は本発明の他の実
施例を説明する断面図、第４図は従来例の平面図であ
る。 １……ドレインパターン、２……ゲートパターン（シャ
ントパターン）、３……スルーホール、４……基板切断
線、５……ガラス基板、６……上層配線（接続端子）、
７……上層配線（引き出し線）。
第１図のＡ−Ａ線での断面図、第３図は本発明の他の実
施例を説明する断面図、第４図は従来例の平面図であ
る。 １……ドレインパターン、２……ゲートパターン（シャ
ントパターン）、３……スルーホール、４……基板切断
線、５……ガラス基板、６……上層配線（接続端子）、
７……上層配線（引き出し線）。
Claims (3)
- 【請求項１】絶縁基板上にシャントパターンとしての下
層配線パターンを形成する工程と、前記下層配線パター
ン上に絶縁膜を形成する工程と、前記絶縁膜に形成され
た複数のスルーホールを介して前記下層配線パターンと
それぞれ接続された複数の上層配線パターンを前記絶縁
膜上に形成する工程と、前記上層配線パターンを切断し
ないように前記シャントパターンを前記絶縁基板ととも
に切断除去する工程とを有することを特徴とする電子回
路基板の製造方法。 - 【請求項２】前記絶縁基板上には多数の薄膜トランジス
タが形成されており、前記下層配線は前記薄膜トランジ
スタのゲート電極に接続されており、かつ前記上層配線
は前記薄膜トランジスタのソースもしくはドレインに接
続されていることを特徴とする請求項２記載の電子回路
用基板の製造方法。 - 【請求項３】終端部が駆動回路接続用端子として形成さ
れ当該端子から内部に延在する配線部を有する上層配線
パターンが絶縁基板上に形成され、前記上層配線パター
ンの前記駆動回路接続用端子の一部に前記駆動回路接続
用端子下に存在する絶縁膜に設けられたスルーホールを
介して接続され、前記絶縁基板の切断縁にまで延在形成
された下層配線パターンとを有することを特徴とする電
子回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP67389A JP2586127B2 (ja) | 1989-01-04 | 1989-01-04 | 電子回路基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP67389A JP2586127B2 (ja) | 1989-01-04 | 1989-01-04 | 電子回路基板およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02180076A JPH02180076A (ja) | 1990-07-12 |
| JP2586127B2 true JP2586127B2 (ja) | 1997-02-26 |
Family
ID=11480263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP67389A Expired - Lifetime JP2586127B2 (ja) | 1989-01-04 | 1989-01-04 | 電子回路基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586127B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007125724A1 (ja) | 2006-04-28 | 2007-11-08 | Murata Manufacturing Co., Ltd. | 電子部品及びその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0814667B2 (ja) * | 1984-05-28 | 1996-02-14 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JPH0824187B2 (ja) * | 1986-08-11 | 1996-03-06 | ソニー株式会社 | 半導体装置の静電気破壊防止方法 |
-
1989
- 1989-01-04 JP JP67389A patent/JP2586127B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02180076A (ja) | 1990-07-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071205 Year of fee payment: 11 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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