KR101253419B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

(과제) 양호한 특성을 가지면서, 반도체 제조 공정에 있어서의 반도체 제조 장치와 반도체 장치에 대한 금속 오염을 억제하는 것과 같은 구조를 갖는 반도체 장치, 및 그 제조 방법을 제공한다.
(해결 수단) 본 발명의 반도체 장치는, nMOS SGT 이고, 제 1 평면 형상 실리콘층 상에 수직으로 배치된 제 1 기둥 형상 실리콘층 표면에 나란히 배치된, 제 1 n+ 형 실리콘층과, 금속을 함유하는 제 1 게이트 전극과, 제 2 n+ 형 실리콘층으로 구성된다. 그리고, 제 1 절연막이 제 1 게이트 전극과 제 1 평면 형상 실리콘층 사이에, 제 2 절연막이 제 1 게이트 전극의 상면에 배치되어 있다. 또한, 금속을 함유하는 제 1 게이트 전극이, 제 1 n+ 형 실리콘층, 제 2 n+ 형 실리콘층, 제 1 절연막, 및 제 2 절연막에 둘러싸여 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREFOR}
이 출원은, 2010년 6월 15일에 출원된 일본 특허 출원 제2010-136470호 명세서에 기초한다. 본 명세서 중에, 상기 출원의 명세서, 특허 청구의 범위, 도면 전체를 참조로서 도입하는 것으로 한다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 집적 회로, 그 중에서도 MOS 트랜지스터를 사용한 집적 회로는, 고집적화의 일로를 걷고 있다. 예를 들어, 집적 회로 중에서 사용되고 있는 MOS 트랜지스터는 나노 영역으로까지 미세화가 진행되어 있다. MOS 트랜지스터는, 미세화됨에 따라 리크 전류의 억제가 곤란해진다. 이 때문에, 보다 더한 미세화는 곤란하다. 이러한 문제를 해결하기 위해서, 기판에 대하여 소스, 게이트, 드레인이 수직 방향으로 배치되고, 게이트가 기둥 형상 반도체층을 둘러싸는 구조인 Surrounding Gate Transistor (SGT) 가 제안되어 있다.
SGT 에서는, 전력 절감화를 위해서, 소스, 게이트, 드레인의 저저항화가 요망되었다. 특히, 게이트 전극의 저저항화에 있어서는, 게이트 전극에 금속을 사용할 것이 요망되었다. 그러나, 금속에 의한 제조 장치의 오염, 나아가서는 그 제조 장치에 의해 제조된 반도체 장치의 오염은 바람직하지 않다. 따라서, 금속 게이트 전극을 형성한 후의 공정은, 항상 이러한 금속 오염을 억제하는 것과 같은 특별한 공정으로 할 필요가 있었다.
특허문헌 1 은, 이상과 같은 제(諸)조건을 어느 정도 만족시키는 SGT 의 제조 방법을 개시한다.
국제 공개 제2009/110049호
그러나, 특허문헌 1 에서는, 반도체 제조 장치 및 반도체 장치의 금속 오염에 대한 방어는 불완전하다. 예를 들어, 특허문헌 1 에서는, 게이트 전극은, 게이트재 금속을 CMP (Chemical Mechanical Polishing) 를 사용하여 평탄화하고, 에칭함으로써 형성된다. 이 때, 게이트재 금속은, 다른 소재로 피복되지 않고 노출되어 있다. 또한 마찬가지로, 질화막 하드 마스크 및 질화막 사이드 월을 웨트 에칭하는 공정에 있어서도 게이트재 금속은 노출되어 있다. 이 때문에, SGT 의 제조 과정에 있어서, CMP 장치, 게이트 에칭 장치, 질화막 웨트 에칭 장치가 금속에 의해 오염될 우려가 있다. 이로써, 이러한 금속 장치에 의해 제조된 반도체 장치가 금속에 오염될 가능성이 있다.
또한 특허문헌 1 에서는, 에칭에 의해 금속 반도체 화합물을 형성할 때, 게이트재 금속은 노출되어 있다. 그 때문에, 게이트재 금속은, 금속 반도체 화합물 형성시에 사용하는 약액으로는 에칭되지 않는 재료, 예를 들어 탄탈 등일 필요가 있다.
또한 다른 문제로서, MOS 트랜지스터와 마찬가지로, SGT 의 미세화에 수반하여, 다층 배선 사이에서 기생 용량이 발생하고, 그에 따라 SGT 의 동작 속도가 저하된다는 문제도 있었다.
그래서, 상기 문제점을 해결하기 위해서, 본 발명은, 양호한 특성을 가지면서, 반도체 제조 공정에 있어서의 반도체 제조 장치와 반도체 장치에 대한 금속 오염을 억제하는 것과 같은 구조를 갖는 반도체 장치, 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 제 1 관점에 관련된 반도체 장치는,
제 1 평면 형상 반도체층과,
상기 제 1 평면 형상 반도체층 상에 형성된 제 1 기둥 형상 반도체층과,
상기 제 1 기둥 형상 반도체층의 하부 영역과, 상기 제 1 평면 형상 반도체층에 형성된 제 1 고농도 반도체층과,
상기 제 1 기둥 형상 반도체층의 상부 영역에 형성된, 상기 제 1 고농도 반도체층과 동일한 도전형의 제 2 고농도 반도체층과,
상기 제 1 고농도 반도체층과 상기 제 2 고농도 반도체층 사이의 상기 제 1 기둥 형상 반도체층의 측벽에, 상기 제 1 기둥 형상 반도체층을 둘러싸도록 형성된 제 1 게이트 절연막과,
상기 제 1 게이트 절연막 상에 상기 제 1 게이트 절연막을 둘러싸도록 형성된 제 1 금속막과,
상기 제 1 금속막 상에 상기 제 1 금속막을 둘러싸도록 형성된 제 1 반도체막과,
상기 제 1 금속막과 상기 제 1 반도체막으로 구성되어 있는 제 1 게이트 전극과,
상기 제 1 게이트 전극과 상기 제 1 평면 형상 반도체층 사이에 형성된 제 1 절연막과,
상기 제 1 게이트 전극의 상면 및 상기 제 1 기둥 형상 반도체층의 상부 측벽에 접하고, 상기 제 1 기둥 형상 반도체층의 상부 영역을 둘러싸도록 사이드 월 형상으로 형성된 제 2 절연막과,
상기 제 1 게이트 전극과 상기 제 1 절연막의 측벽에 접하고, 상기 제 1 게이트 전극과 상기 제 1 절연막을 둘러싸도록 사이드 월 형상으로 형성된 제 3 절연막과,
상기 제 1 기둥 형상 반도체층 상에 형성된 제 1 컨택트와,
상기 제 1 평면 형상 반도체층 상에 형성된 제 2 컨택트와,
상기 제 1 게이트 전극 상에 형성된 제 3 컨택트를 구비하고,
상기 제 1 게이트 절연막과 상기 제 1 금속막은, 상기 제 1 기둥 형상 반도체층과, 상기 제 1 반도체막과, 상기 제 1 절연막과, 상기 제 2 절연막에 덮이는 것을 특징으로 한다.
이 때, 상기 제 2 절연막의 두께는, 상기 제 1 게이트 절연막의 두께와 상기 제 1 금속막의 두께의 합보다 두꺼운 것이 바람직하다.
이 때, 상기 제 1 고농도 반도체층의 상부 표면에 형성된 제 1 금속 반도체 화합물을 갖는 것이 바람직하다.
이 때, 상기 제 1 기둥 형상 반도체층의 중심으로부터 상기 제 1 평면 형상 반도체층의 단 (端) 까지의 길이가, 상기 제 1 기둥 형상 반도체층의 중심으로부터 측벽까지의 길이와, 상기 제 1 게이트 절연막의 두께와, 상기 제 1 게이트 전극의 두께와, 상기 제 3 절연막의 두께의 합보다 큰 것이 바람직하다.
이 때, 상기 제 1 게이트 전극 상면에 형성된 제 3 금속 반도체 화합물을 가질 수도 있다.
이 때, 상기 제 2 고농도 반도체층의 상면에 형성된 제 2 금속 반도체 화합물을 가질 수도 있다.
본 발명의 제 2 관점에 관련된 반도체 장치는,
제 1 트랜지스터와 제 2 트랜지스터를 구비하는 반도체 장치로서,
상기 제 1 트랜지스터는,
제 1 평면 형상 반도체층과,
상기 제 1 평면 형상 반도체층 상에 형성된 제 1 기둥 형상 반도체층과,
상기 제 1 기둥 형상 반도체층의 하부 영역과, 상기 제 1 평면 형상 반도체층의 상기 제 1 기둥 형상 반도체층 하(下)의 영역에 형성된 제 2 도전형의 제 1 고농도 반도체층과,
상기 제 1 기둥 형상 반도체층의 상부 영역에 형성된 제 2 도전형의 제 2 고농도 반도체층과,
상기 제 1 고농도 반도체층과 상기 제 2 고농도 반도체층 사이의 상기 제 1 기둥 형상 반도체층의 측벽에, 상기 제 1 기둥 형상 반도체층을 둘러싸도록 형성된 제 1 게이트 절연막과,
상기 제 1 게이트 절연막 상에 상기 제 1 게이트 절연막을 둘러싸도록 형성된 제 1 금속막과,
상기 제 1 금속막 상에 상기 제 1 금속막을 둘러싸도록 형성된 제 1 반도체막과,
상기 제 1 금속막과 상기 제 1 반도체막으로 구성되어 있는 제 1 게이트 전극과,
상기 제 1 게이트 전극과 상기 제 1 평면 형상 반도체층 사이에 형성된 제 1 절연막과,
상기 제 1 게이트 전극의 상면 및 상기 제 1 기둥 형상 반도체층의 상부 측벽에 접하고, 상기 제 1 기둥 형상 반도체층의 상부 영역을 둘러싸도록 사이드 월 형상으로 형성된 제 2 절연막과,
상기 제 1 게이트 전극과 상기 제 1 절연막의 측벽에 접하고, 상기 제 1 게이트 전극과 상기 제 1 절연막을 둘러싸도록 사이드 월 형상으로 형성된 제 3 절연막과,
제 1 고농도 반도체층 중 상기 제 1 기둥 형상 반도체층 하의 영역에 형성된 부분의 상부 표면에 형성된 제 1 금속 반도체 화합물과,
상기 제 1 게이트 전극 상면에 형성된 제 3 금속 반도체 화합물과,
상기 제 2 고농도 반도체층의 상면에 형성된 제 2 금속 반도체 화합물을 구비하고,
상기 제 2 트랜지스터는,
제 2 평면 형상 반도체층과,
상기 제 2 평면 형상 반도체층 상에 형성된 제 2 기둥 형상 반도체층과,
상기 제 2 기둥 형상 반도체층의 하부 영역과, 상기 제 2 평면 형상 반도체층의 상기 제 2 기둥 형상 반도체층 하의 영역에 형성된 제 1 도전형의 제 3 고농도 반도체층과,
상기 제 2 기둥 형상 반도체층의 상부 영역에 형성된 제 1 도전형의 제 4 고농도 반도체층과,
상기 제 3 고농도 반도체층과 상기 제 4 고농도 반도체층 사이의 상기 제 2 기둥 형상 반도체층의 측벽에, 상기 제 2 기둥 형상 반도체층을 둘러싸도록 형성된 제 2 게이트 절연막과,
상기 제 2 게이트 절연막 상에 상기 제 2 게이트 절연막을 둘러싸도록 형성된 제 2 금속막과,
상기 제 2 금속막 상에 상기 제 2 금속막을 둘러싸도록 형성된 제 2 반도체막과,
상기 제 2 금속막과 상기 제 2 반도체막으로 구성되어 있는 제 2 게이트 전극과,
상기 제 2 게이트 전극과 상기 제 2 평면 형상 반도체층 사이에 형성된 제 4 절연막과,
상기 제 2 게이트 전극의 상면 및 상기 제 2 기둥 형상 반도체층의 상부 측벽에 접하고, 상기 제 2 기둥 형상 반도체층의 상부 영역을 둘러싸도록 사이드 월 형상으로 형성된 제 5 절연막과,
상기 제 2 게이트 전극과 상기 제 4 절연막의 측벽에 접하고, 상기 제 2 게이트 전극과 상기 제 4 절연막을 둘러싸도록 사이드 월 형상으로 형성된 제 6 절연막과,
상기 제 3 고농도 반도체층 중 상기 제 2 기둥 형상 반도체층 하의 영역에 형성된 부분의 상부 표면에 형성된 제 4 금속 반도체 화합물과,
상기 제 2 게이트 전극 상면에 형성된 제 5 금속 반도체 화합물과,
상기 제 4 고농도 반도체층의 상면에 형성된 제 6 금속 반도체 화합물을 구비하고,
상기 제 1 게이트 절연막과 상기 제 1 금속막은, 제 1 기둥 형상 반도체층과, 제 1 반도체막과, 제 1 절연막과, 제 2 절연막에 덮이고,
상기 제 2 게이트 절연막과 제 2 금속막은, 상기 제 2 기둥 형상 반도체층과, 상기 제 2 반도체막과, 상기 제 4 절연막과, 상기 제 5 절연막에 덮이는 것을 특징으로 한다.
이 때, 상기 제 1 게이트 절연막과 상기 제 1 금속막은, 상기 제 1 트랜지스터를 인핸스먼트형으로 하는 재료로부터 형성되어 있고,
상기 제 2 게이트 절연막과 상기 제 2 금속막은, 상기 제 2 트랜지스터를 인핸스먼트형으로 하는 재료로부터 형성되어 있는 것이 바람직하다.
이 때, 상기 제 2 절연막의 두께는, 상기 제 1 게이트 절연막의 두께와 상기 제 1 금속막의 두께의 합보다 두꺼운 것이 바람직하다.
이 때, 상기 제 1 기둥 형상 반도체층의 중심으로부터 상기 제 1 평면 형상 반도체층의 단까지의 길이가, 상기 제 1 기둥 형상 반도체층의 중심으로부터 측벽까지의 길이와, 상기 제 1 게이트 절연막의 두께와, 상기 제 1 게이트 전극의 두께와, 상기 제 3 절연막의 두께의 합보다 클 수도 있다.
이 때,
제 1 도전형은 n+ 형이고,
제 2 도전형은 p+ 형이고,
상기 제 1 과 제 2 기둥 형상 반도체층, 및 상기 제 1 과 제 2 평면 형상 반도체층은, 실리콘으로부터 형성되어 있을 수도 있다.
본 발명의 제 3 관점에 관련된 반도체 장치의 제조 방법은,
본 발명의 반도체 장치를 제조하기 위한 반도체 장치의 제조 방법으로서,
제 1 평면 형상 반도체층과,
상기 제 1 평면 형상 반도체층 상에 형성된 상기 제 1 기둥 형상 반도체층과, 상기 제 1 기둥 형상 반도체층 상면에 형성된 하드 마스크와,
상기 제 1 기둥 형상 반도체층 하부 영역과, 상기 제 1 평면 형상 반도체층의 상기 제 1 기둥 형상 반도체층 하의 영역에 형성된 상기 제 1 고농도 반도체층과,
상기 제 1 평면 형상 반도체층 상에 형성된 제 1 절연막을 구비하는 제 1 구조체를 준비하는 공정과,
상기 제 1 구조체 상에, 제 7 절연막, 제 3 금속막, 및 제 3 반도체막을 순서대로 형성하는 공정과,
상기 제 3 반도체막을 에칭하여, 상기 제 1 기둥 형상 반도체층의 측벽에 사이드 월 형상으로 잔존시키는 공정과,
상기 제 3 금속막을 에칭하여, 상기 제 1 기둥 형상 반도체층의 측벽에 사이드 월 형상으로 잔존시키는 공정과,
상기 제 7 절연막을 에칭하여, 상기 제 1 기둥 형상 반도체층의 측벽에 사이드 월 형상으로 잔존시키는 제 7 절연막 에칭 공정과,
상기 제 7 절연막 에칭 공정의 결과물 상에 제 4 반도체막을 형성하는 제 4 반도체막 형성 공정을 포함한다.
이 때, 본 발명에 관련된 반도체 장치의 제조 방법은,
상기 제 4 반도체막 형성 공정의 결과물에 있어서, 상기 제 4 반도체막과 상기 제 3 반도체막을 평탄화하고, 상기 제 1 금속막의 상부 영역이 노출되도록 에치백하는 공정과,
상기 제 1 기둥 형상 반도체층의 상부 측벽이 노출되도록, 상기 제 3 금속막과 상기 제 7 절연막을 에칭하여, 상기 제 1 금속막과 상기 제 1 게이트 절연막을 형성하는 제 1 금속막 및 제 1 게이트 절연막 형성 공정과,
상기 제 1 금속막 및 제 1 게이트 절연막 형성 공정의 결과물 상에 제 1 산화막을 형성하는 공정을 포함할 수도 있다.
본 발명의 제 4 관점에 관련된 반도체 장치의 제조 방법은,
본 발명의 반도체 장치를 제조하기 위한 반도체 장치의 제조 방법으로서,
제 1 평면 형상 반도체층과,
상기 제 1 평면 형상 반도체층 상에 형성된 상기 제 1 기둥 형상 반도체층과,
상기 제 1 기둥 형상 반도체층 하부 영역과, 상기 제 1 평면 형상 반도체층의 상기 제 1 기둥 형상 반도체층 하의 영역에 형성된 상기 제 1 고농도 반도체층과,
상기 제 1 기둥 형상 반도체층 중간 영역의 측벽에, 상기 제 1 기둥 형상 반도체층을 둘러싸도록 형성된 제 1 게이트 절연막과,
상기 제 1 게이트 절연막 상에 상기 제 1 게이트 절연막을 둘러싸도록 형성된 제 1 금속막과,
상기 제 1 금속막 상에 상기 제 1 금속막을 둘러싸도록 형성된 제 1 반도체막과,
상기 제 1 금속막과 상기 제 1 반도체막으로 구성되어 있는 제 1 게이트 전극과,
상기 제 1 게이트 전극과 상기 제 1 평면 형상 반도체층 사이에 형성된 제 1 절연막을 구비하는 제 2 구조체를 준비하는 공정과,
상기 제 2 구조체 상의 상기 제 1 기둥 형상 반도체층의 상부 영역에, 기판에 대하여 수직인 선을 0 도로 하였을 때 10 내지 60 도의 각도로 불순물을 주입하여, 상기 제 1 고농도 반도체층과 동일한 도전형의 제 2 고농도 반도체층을 형성하는 공정을 포함한다.
본 발명의 제 5 관점에 관련된 반도체 장치의 제조 방법은,
본 발명의 반도체 장치를 제조하기 위한 반도체 장치의 제조 방법으로서,
제 1 평면 형상 반도체층과,
상기 제 1 평면 형상 반도체층 상에 형성된 상기 제 1 기둥 형상 반도체층과,
상기 제 1 기둥 형상 반도체층 하부 영역과, 상기 제 1 평면 형상 반도체층의 상기 제 1 기둥 형상 반도체층 하의 영역에 형성된 상기 제 1 고농도 반도체층과,
상기 제 1 기둥 형상 반도체층의 상부 영역에 형성된, 상기 제 1 고농도 반도체층과 동일한 도전형의 제 2 고농도 반도체층과,
상기 제 1 고농도 반도체층과 상기 제 2 고농도 반도체층 사이의 상기 제 1 기둥 형상 반도체층의 측벽에, 상기 제 1 기둥 형상 반도체층을 둘러싸도록 형성된 제 1 게이트 절연막과,
상기 제 1 게이트 절연막 상에 상기 제 1 게이트 절연막을 둘러싸도록 형성된 제 1 금속막과,
상기 제 1 금속막 상에 상기 제 1 금속막을 둘러싸도록 형성된 제 1 반도체막과,
상기 제 1 금속막과 상기 제 1 반도체막으로 구성되어 있는 제 1 게이트 전극과,
상기 제 1 게이트 전극과 상기 제 1 평면 형상 반도체층 사이에 형성된 제 1 절연막을 구비하는 제 3 구조체를 준비하는 공정과,
상기 제 3 구조체 상에 제 8 절연막을 형성하는 공정과,
상기 제 8 절연막이, 상기 제 1 게이트 전극의 상면 및 상기 제 1 기둥 형상 반도체층의 상부 측벽에 잔존하도록 사이드 월 형상으로 상기 제 8 절연막을 에칭하여, 제 2 절연막을 형성하는 공정을 포함한다.
본 발명의 제 6 관점에 관련된 반도체 장치의 제조 방법은,
본 발명의 반도체 장치를 제조하기 위한 반도체 장치의 제조 방법으로서,
제 1 평면 형상 반도체층과,
상기 제 1 평면 형상 반도체층 상에 형성된 상기 제 1 기둥 형상 반도체층과,
상기 제 1 기둥 형상 반도체층 하부 영역과, 상기 제 1 평면 형상 반도체층의 상기 제 1 기둥 형상 반도체층 하의 영역에 형성된 상기 제 1 고농도 반도체층과,
상기 제 1 기둥 형상 반도체층의 상부 영역에 형성된, 상기 제 1 고농도 반도체층과 동일한 도전형의 제 2 고농도 반도체층과,
상기 제 1 고농도 반도체층과 상기 제 2 고농도 반도체층 사이의 상기 제 1 기둥 형상 반도체층의 측벽에, 상기 제 1 기둥 형상 반도체층을 둘러싸도록 형성된 제 1 게이트 절연막과,
상기 제 1 게이트 절연막 상에 상기 제 1 게이트 절연막을 둘러싸도록 형성된 제 1 금속막과,
상기 제 1 금속막 상에 상기 제 1 금속막을 둘러싸도록 형성된 제 1 반도체막과,
상기 제 1 금속막과 상기 제 1 반도체막으로 구성되어 있는 제 1 게이트 전극과,
상기 제 1 게이트 전극과 상기 제 1 평면 형상 반도체층 사이에 형성된 제 1 절연막과,
상기 제 1 게이트 전극의 상면 및 상기 제 1 기둥 형상 반도체층의 상부 측벽에 접하고, 상기 제 1 기둥 형상 반도체층의 상부 영역을 둘러싸도록 사이드 월 형상으로 형성된 제 2 절연막과,
상기 제 1 게이트 전극과 상기 제 1 절연막의 측벽에 접하고, 상기 제 1 게이트 전극과 상기 제 1 절연막을 둘러싸도록 사이드 월 형상으로 형성된 제 3 절연막과,
상기 제 1 게이트 전극에 접속되어 있는 상기 제 1 게이트 배선을 구비하는 제 4 구조체를 준비하는 공정과,
상기 제 4 구조체 상에 컨택트 스토퍼를 형성하는 컨택트 스토퍼 형성 공정과,
상기 컨택트 스토퍼 형성 공정의 결과물을 매립하도록, 층간 절연막을 형성하는 공정과,
상기 제 1 기둥 형상 반도체층 상을 제외하고, 상기 층간 절연막 상에 제 1 레지스트를 형성하는 공정과,
상기 층간 절연막을 에칭하여, 상기 층간 절연막에 제 1 컨택트 구멍을 형성하는 공정과,
상기 제 1 레지스트를 제거하는 제 1 레지스트 제거 공정과,
상기 제 1 평면 형상 반도체층 상과 상기 제 1 게이트 배선 상을 제외하고, 상기 제 1 레지스트 제거 공정의 결과물 상에 제 2 레지스트를 형성하는 공정과,
상기 층간 절연막을 에칭하여, 상기 층간 절연막에, 상기 제 1 평면 형상 반도체층 상의 제 2 컨택트 구멍과, 상기 제 1 게이트 배선 상의 제 3 컨택트 구멍을 형성하는 공정과,
상기 제 2 레지스트를 제거하는 공정과,
상기 제 1 컨택트 구멍과 상기 제 2 컨택트 구멍과 상기 제 3 컨택트 구멍에, 상기 제 1 기둥 형상 반도체층 상에 배치되는 제 1 컨택트와, 상기 제 1 평면 형상 반도체층 상에 배치되는 제 2 컨택트와, 상기 제 1 게이트 배선 상에 배치되는 제 3 컨택트를, 각각 형성하는 공정을 포함한다.
본 발명에서는,
제 1 평면 형상 반도체층과,
제 1 평면 형상 반도체층 상에 형성된 제 1 기둥 형상 반도체층과,
제 1 기둥 형상 반도체층의 하부 영역과, 제 1 평면 형상 반도체층에 형성된 제 1 고농도 반도체층과,
제 1 기둥 형상 반도체층의 상부 영역에 형성된, 제 1 고농도 반도체층과 동일한 도전형의 제 2 고농도 반도체층과,
제 1 고농도 반도체층과 제 2 고농도 반도체층 사이의 제 1 기둥 형상 반도체층의 측벽에, 제 1 기둥 형상 반도체층을 둘러싸도록 형성된 제 1 게이트 절연막과,
제 1 게이트 절연막 상에 제 1 게이트 절연막을 둘러싸도록 형성된 제 1 금속막과,
제 1 금속막 상에 제 1 금속막을 둘러싸도록 형성된 제 1 반도체막과,
제 1 금속막과 제 1 반도체막으로 구성되어 있는 제 1 게이트 전극과,
제 1 게이트 전극과 제 1 평면 형상 반도체층 사이에 형성된 제 1 절연막과,
제 1 게이트 전극의 상면 및 제 1 기둥 형상 반도체층의 상부 측벽에 접하고, 제 1 기둥 형상 반도체층의 상부 영역을 둘러싸도록 사이드 월 형상으로 형성된 제 2 절연막과,
제 1 게이트 전극과 제 1 절연막의 측벽에 접하고, 제 1 게이트 전극과 제 1 절연막을 둘러싸도록 사이드 월 형상으로 형성된 제 3 절연막과,
제 1 게이트 전극에 접속되어 있는 제 1 게이트 배선과,
제 1 기둥 형상 반도체층 상에 형성된 제 1 컨택트와,
제 1 평면 형상 반도체층 상에 형성된 제 2 컨택트와,
제 1 게이트 배선 상에 형성된 제 3 컨택트를 구비하고,
제 1 게이트 절연막과 제 1 금속막은, 제 1 기둥 형상 반도체층과, 제 1 반도체막과, 제 1 절연막과, 제 2 절연막에 덮이는 것을 특징으로 함으로써,
게이트 전극에 금속을 사용하고 또한 금속 오염을 억제하여, 게이트, 소스, 드레인의 저저항화를 실시하고, 기생 용량을 저감시키는 SGT 구조를 제공한다.
제 1 게이트 절연막과 제 1 금속막은, 제 1 기둥 형상 반도체층과, 제 1 반도체막과, 제 1 절연막과, 제 2 절연막에 덮인다.
금속 반도체 화합물 형성시에 금속막이 노출되어 있으면, 금속 반도체 화합물 형성시에, 황산과산화수소수 혼합액 혹은 암모니아과산화수소수 혼합액에 의해 금속막은 에칭된다. 그러나, 본 발명의 구조에 있어서, 제 1 게이트 절연막과 제 1 금속막은, 제 1 기둥 형상 반도체층과, 제 1 반도체막과, 제 1 절연막과, 제 2 절연막에 덮이기 때문에, 금속과 반도체의 화합물 형성시에, 황산과산화수소수 혼합액 혹은 암모니아과산화수소수 혼합액에 의해 제 1 금속막은 에칭되지 않는다. 이로써, 제 1 고농도 반도체층과, 제 1 게이트 전극과, 제 2 고농도 반도체층에, 금속 반도체 화합물을 형성할 수 있고, 게이트 전극에 금속을 사용함으로써, 채널 영역의 공핍화 (空乏化) 를 억제할 수 있으며, 또한 게이트 전극을 저저항화할 수 있고, 금속과 실리콘의 화합물에 의해, 게이트, 소스, 드레인의 저저항화를 할 수 있다. 또한, 제 1 절연막에 의해, 게이트 전극과 평면 형상 반도체층 사이의 기생 용량을 저감시킬 수 있다.
또한, 제 1 게이트 절연막과 제 1 금속막은, 제 1 기둥 형상 반도체층의 주위에만 형성되고, 제 1 금속막은 폴리실리콘 등의 반도체막으로 덮이기 때문에, 게이트 형성시에 반도체막을 CMP 장치를 사용하여 평탄화하므로, CMP 장치의 금속 오염을 억제할 수 있다.
또한, 제 1 게이트 절연막과 제 1 금속막은, 제 1 기둥 형상 반도체층의 주위에만 형성되고, 제 1 금속막은 폴리실리콘 등의 반도체막으로 덮이기 때문에, 게이트 에칭시에 반도체막을 에칭하게 되어, 게이트 에칭 장치의 금속 오염을 억제할 수 있다.
또한, 제 1 게이트 절연막과 제 1 금속막은, 제 1 기둥 형상 반도체층의 주위에만 형성되고, 제 1 금속막은 폴리실리콘 등의 반도체막으로 덮이기 때문에, 질화막 하드 마스크 및 질화막 사이드 월을 웨트 에칭할 때, 질화막 웨트 에칭 장치의 금속 오염을 억제할 수 있다.
또한 본 발명에서는, 제 2 절연막의 두께는, 제 1 게이트 절연막의 두께와 제 1 금속막의 두께의 합보다 두꺼운 것에 의해,
제 1 게이트 절연막과 제 1 금속막은, 제 1 기둥 형상 반도체층과, 제 1 반도체막과, 제 1 절연막과, 제 2 절연막에 덮이기 때문에, 금속 반도체 화합물 형성시에, 황산과산화수소수 혼합액 혹은 암모니아과산화수소수 혼합액에 의해 제 1 금속막은 에칭되지 않는다. 이로써, 특별한 추가 공정 없이, 제 1 고농도 반도체층과, 제 1 게이트 전극과, 제 2 고농도 반도체층에, 금속 반도체 화합물을 형성할 수 있다.
이 때, 제 1 고농도 반도체층의 상부 표면에 형성된 제 1 금속 반도체 화합물에 의해, 제 1 고농도 반도체층을 저저항화할 수 있다.
이 때, 제 1 기둥 형상 반도체층의 중심으로부터 제 1 평면 형상 반도체층의 단까지의 길이가, 제 1 기둥 형상 반도체층의 중심으로부터 측벽까지의 길이와, 제 1 게이트 절연막의 두께와, 제 1 게이트 전극의 두께와, 제 3 절연막의 두께의 합보다 큰 것에 의해,
제 1 평면 형상 반도체층에 형성되는 제 1 고농도 반도체층에, 제 1 금속 반도체 화합물을 형성할 수 있어, 제 1 고농도 반도체층을 저저항화할 수 있다.
이 때, 제 1 게이트 전극 상면에 형성된 제 3 금속 반도체 화합물에 의해, 제 1 게이트 전극을 저저항화할 수 있다.
이 때, 제 2 고농도 반도체층의 상면에 형성된 제 2 금속 반도체 화합물에 의해, 제 2 고농도 반도체층을 저저항화할 수 있다.
본 발명의 제 2 관점에 관련된 반도체 장치는,
제 1 트랜지스터와 제 2 트랜지스터를 구비하는 반도체 장치로서,
제 1 트랜지스터는,
제 1 평면 형상 반도체층과,
제 1 평면 형상 반도체층 상에 형성된 제 1 기둥 형상 반도체층과,
제 1 기둥 형상 반도체층의 하부 영역과, 제 1 평면 형상 반도체층의 제 1 기둥 형상 반도체층 하의 영역에 형성된 제 2 도전형의 제 1 고농도 반도체층과,
제 1 기둥 형상 반도체층의 상부 영역에 형성된 제 2 도전형의 제 2 고농도 반도체층과,
제 1 고농도 반도체층과 제 2 고농도 반도체층 사이의 제 1 기둥 형상 반도체층의 측벽에, 제 1 기둥 형상 반도체층을 둘러싸도록 형성된 제 1 게이트 절연막과,
제 1 게이트 절연막 상에 제 1 게이트 절연막을 둘러싸도록 형성된 제 1 금속막과,
제 1 금속막 상에 제 1 금속막을 둘러싸도록 형성된 제 1 반도체막과,
제 1 금속막과 제 1 반도체막으로 구성되어 있는 제 1 게이트 전극과,
제 1 게이트 전극과 제 1 평면 형상 반도체층 사이에 형성된 제 1 절연막과,
제 1 게이트 전극의 상면 및 제 1 기둥 형상 반도체층의 상부 측벽에 접하고, 제 1 기둥 형상 반도체층의 상부 영역을 둘러싸도록 사이드 월 형상으로 형성된 제 2 절연막과,
제 1 게이트 전극과 제 1 절연막의 측벽에 접하고, 제 1 게이트 전극과 제 1 절연막을 둘러싸도록 사이드 월 형상으로 형성된 제 3 절연막과,
제 1 고농도 반도체층 중 제 1 기둥 형상 반도체층 하의 영역에 형성된 부분의 상부 표면에 형성된 제 1 금속 반도체 화합물과,
제 1 게이트 전극 상면에 형성된 제 3 금속 반도체 화합물과,
제 2 고농도 반도체층의 상면에 형성된 제 2 금속 반도체 화합물을 구비하고,
제 2 트랜지스터는,
제 2 평면 형상 반도체층과,
제 2 평면 형상 반도체층 상에 형성된 제 2 기둥 형상 반도체층과,
제 2 기둥 형상 반도체층의 하부 영역과, 제 2 평면 형상 반도체층의 제 2 기둥 형상 반도체층 하의 영역에 형성된 제 1 도전형의 제 3 고농도 반도체층과,
제 2 기둥 형상 반도체층의 상부 영역에 형성된 제 1 도전형의 제 4 고농도 반도체층과,
제 3 고농도 반도체층과 제 4 고농도 반도체층 사이의 제 2 기둥 형상 반도체층의 측벽에, 제 2 기둥 형상 반도체층을 둘러싸도록 형성된 제 2 게이트 절연막과,
제 2 게이트 절연막 상에 제 2 게이트 절연막을 둘러싸도록 형성된 제 2 금속막과,
제 2 금속막 상에 제 2 금속막을 둘러싸도록 형성된 제 2 반도체막과,
제 2 금속막과 제 2 반도체막으로 구성되어 있는 제 2 게이트 전극과,
제 2 게이트 전극과 제 2 평면 형상 반도체층 사이에 형성된 제 4 절연막과,
제 2 게이트 전극의 상면 및 제 2 기둥 형상 반도체층의 상부 측벽에 접하고, 제 2 기둥 형상 반도체층의 상부 영역을 둘러싸도록 사이드 월 형상으로 형성된 제 5 절연막과,
제 2 게이트 전극과 제 4 절연막의 측벽에 접하고, 제 2 게이트 전극과 제 4 절연막을 둘러싸도록 사이드 월 형상으로 형성된 제 6 절연막과,
제 3 고농도 반도체층 중 제 2 기둥 형상 반도체층 하의 영역에 형성된 부분의 상부 표면에 형성된 제 4 금속 반도체 화합물과,
제 2 게이트 전극 상면에 형성된 제 5 금속 반도체 화합물과,
제 4 고농도 반도체층의 상면에 형성된 제 6 금속 반도체 화합물을 구비하고,
제 1 게이트 절연막과 제 1 금속막은, 제 1 기둥 형상 반도체층과, 제 1 반도체막과, 제 1 절연막과, 제 2 절연막에 덮이고,
제 2 게이트 절연막과 제 2 금속막은, 제 2 기둥 형상 반도체층과, 제 2 반도체막과, 제 4 절연막과, 제 5 절연막에 덮이는 것을 특징으로 함으로써,
게이트 전극에 금속을 사용하고 또한 금속 오염을 억제하여, 게이트, 소스, 드레인의 저저항화를 실시하고, 기생 용량을 저감시키는 SGT 구조를 제공한다.
제 1 게이트 절연막과 제 1 금속막은, 제 1 기둥 형상 반도체층과, 제 1 반도체막과, 제 1 절연막과, 제 2 절연막에 덮인다.
금속 반도체 화합물 형성시에 금속막이 노출되어 있으면, 금속 반도체 화합물 형성시에, 황산과산화수소수 혼합액 혹은 암모니아과산화수소수 혼합액에 의해 금속막은 에칭된다. 그러나, 본 발명의 구조에 있어서, 제 1 게이트 절연막과 제 1 금속막은, 제 1 기둥 형상 반도체층과, 제 1 반도체막과, 제 1 절연막과, 제 2 절연막에 덮이기 때문에, 금속과 반도체의 화합물 형성시에, 황산과산화수소수 혼합액 혹은 암모니아과산화수소수 혼합액에 의해 제 1 금속막은 에칭되지 않는다. 이로써, 제 1 고농도 반도체층과 제 1 게이트 전극과 제 2 고농도 반도체층에 금속 반도체 화합물을 형성할 수 있고, 제 1 게이트 전극에 금속을 사용함으로써, 채널 영역의 공핍화를 억제할 수 있으며, 또한 제 1 게이트 전극을 저저항화할 수 있고, 금속 반도체 화합물에 의해, 게이트, 소스, 드레인의 저저항화를 할 수 있다. 또한, 제 1 절연막에 의해, 제 1 게이트 전극과 제 1 평면 형상 실리콘층 사이의 기생 용량을 저감시킬 수 있다.
또한, 제 2 게이트 절연막과 제 2 금속막은, 제 2 기둥 형상 반도체층과, 제 2 반도체막과, 제 4 절연막과, 제 5 절연막에 덮인다. 금속 반도체 화합물 형성시에 금속막이 노출되어 있으면, 금속 반도체 화합물 형성시에, 황산과산화수소수 혼합액 혹은 암모니아과산화수소수 혼합액에 의해 금속막은 에칭된다. 그러나, 본 발명의 구조에 있어서, 제 2 게이트 절연막과 제 2 금속막은, 제 2 기둥 형상 반도체층과, 제 2 반도체막과, 제 4 절연막과, 제 5 절연막에 덮이기 때문에, 금속 반도체 화합물 형성시에, 황산과산화수소수 혼합액 혹은 암모니아과산화수소수 혼합액에 의해 제 2 금속막은 에칭되지 않는다. 이로써, 제 3 고농도 반도체층과 제 2 게이트 전극과 제 4 고농도 반도체층에 금속 반도체 화합물을 형성할 수 있고, 제 2 게이트 전극에 금속을 사용함으로써, 채널 영역의 공핍화를 억제할 수 있으며, 또한 제 2 게이트 전극을 저저항화할 수 있고, 금속 반도체 화합물에 의해, 게이트, 소스, 드레인의 저저항화를 할 수 있다. 또한, 제 4 절연막에 의해, 제 2 게이트 전극과 제 2 평면 형상 반도체층 사이의 기생 용량을 저감시킬 수 있다.
이 때, 제 1 게이트 절연막과 제 1 금속막은, 제 1 트랜지스터를 인핸스먼트형으로 하는 재료로부터 형성되어 있고,
제 2 게이트 절연막과 제 2 금속막은, 제 2 트랜지스터를 인핸스먼트형으로 하는 재료로부터 형성되어 있음으로써,
제 1 트랜지스터와 제 2 트랜지스터로 구성되는 반도체 장치의 동작시에 흐르는 관통 전류를 저감시킬 수 있다.
이 때, 제 2 절연막의 두께는, 제 1 게이트 절연막의 두께와 제 1 금속막의 두께의 합보다 두꺼운 것에 의해,
제 1 게이트 절연막과 제 1 금속막은, 제 1 기둥 형상 반도체층과, 제 1 반도체막과, 제 1 절연막과, 제 2 절연막에 덮이기 때문에,
금속 반도체 화합물 형성시에, 황산과산화수소수 혼합액 혹은 암모니아과산화수소수 혼합액에 의해 제 1 금속막은 에칭되지 않는다.
이로써, 제 3 고농도 반도체층과 제 1 게이트 전극과 제 4 고농도 반도체층에 금속 반도체 화합물을 형성할 수 있다.
이 때, 제 1 기둥 형상 반도체층의 중심으로부터 제 1 평면 형상 반도체층의 단까지의 길이가, 제 1 기둥 형상 반도체층의 중심으로부터 측벽까지의 길이와, 제 1 게이트 절연막의 두께와, 제 1 게이트 전극의 두께와, 제 3 절연막의 두께의 합보다 큰 것에 의해,
제 1 평면 형상 반도체층에 형성되는 제 3 고농도 반도체층에, 제 1 금속 반도체 화합물을 형성할 수 있고, 제 3 고농도 반도체층을 저저항화할 수 있다.
이 때,
제 1 도전형은 n+ 형이고,
제 2 도전형은 p+ 형이고,
제 1 과 제 2 기둥 형상 반도체층, 및 제 1 과 제 2 평면 형상 반도체층은, 실리콘으로부터 형성되어 있음으로써,
제 1 트랜지스터를 nMOS SGT 로 하고, 제 2 트랜지스터를 pMOS SGT 로 하여, 인버터를 구성할 수 있다.
본 발명에 관련된 반도체 장치의 제조 방법은,
제 1 평면 형상 반도체층과,
제 1 평면 형상 반도체층 상에 형성된 제 1 기둥 형상 반도체층과, 제 1 기둥 형상 반도체층 상면에 형성된 하드 마스크와,
제 1 기둥 형상 반도체층 하부 영역과, 제 1 평면 형상 반도체층의 제 1 기둥 형상 반도체층 하의 영역에 형성된 제 1 고농도 반도체층과,
제 1 평면 형상 반도체층 상에 형성된 제 1 절연막을 구비하는 제 1 구조체를 준비하는 공정과,
제 1 구조체 상에, 제 7 절연막, 제 3 금속막, 및 제 3 반도체막을 순서대로 형성하는 공정과,
제 3 반도체막을 에칭하여, 제 1 기둥 형상 반도체층의 측벽에 사이드 월 형상으로 잔존시키는 공정과,
제 3 금속막을 에칭하여, 제 1 기둥 형상 반도체층의 측벽에 사이드 월 형상으로 잔존시키는 공정과,
제 7 절연막을 에칭하여, 제 1 기둥 형상 반도체층의 측벽에 사이드 월 형상으로 잔존시키는 제 7 절연막 에칭 공정과,
제 7 절연막 에칭 공정의 결과물 상에 제 4 반도체막을 형성하는 제 4 반도체막 형성 공정을 포함함으로써,
제 1 게이트 절연막과 제 1 금속막은, 제 1 기둥 형상 반도체층과 제 1 반도체막과 제 1 절연막과 하드 마스크에 덮인다. 제 1 게이트 절연막에 고유전체막을 사용하는 경우, 고유전체막은 금속 오염의 오염원이기 때문에, 오염원인 제 1 게이트 절연막과 제 1 금속막은, 제 1 기둥 형상 반도체층, 제 4 반도체막, 제 1 절연막, 및 하드 마스크에 덮여, 금속 오염을 억제할 수 있다.
또한, 본 발명에 관련된 반도체 장치의 제조 방법은,
제 4 반도체막 형성 공정의 결과물에 있어서, 제 4 반도체막과 제 3 반도체막을 평탄화하고, 제 1 금속막의 상부 영역이 노출되도록 에치백하는 공정과,
제 1 기둥 형상 반도체층의 상부 측벽이 노출되도록, 제 3 금속막과 제 7 절연막을 에칭하여, 제 1 금속막과 제 1 게이트 절연막을 형성하는 제 1 금속막 및 제 1 게이트 절연막 형성 공정과,
제 1 금속막 및 제 1 게이트 절연막 형성 공정의 결과물 상에 제 1 산화막을 형성하는 공정을 포함함으로써,
제 4 반도체막과 제 3 반도체막을 평탄화하는 공정에서는, 금속이 노출되지 않기 때문에, 이 평탄화하는 공정에서 사용되는 CMP 장치의 금속 오염은 억제되고,
반도체막의 에치백에 의해, SGT 의 게이트 길이를 결정할 수 있고,
퇴적된 제 1 산화막에 의해, 후공정에 있어서 실시되는 웨트 처리 또는 드라이 처리로부터 게이트 전극 상면이 보호되기 때문에, 게이트 길이의 변동, 요컨대 게이트 길이의 편차나 게이트 전극 상면으로부터의 제 1 게이트 절연막, 제 1 금속막에 대한 데미지를 억제할 수 있다.
또한, 제 1 게이트 절연막과 제 1 금속막은, 제 1 기둥 형상 반도체층의 주위에만 형성되고, 제 1 금속막은 폴리실리콘으로 덮이기 때문에, 게이트 에칭시에 폴리실리콘을 에칭하게 되어, 게이트 에칭 장치의 금속 오염을 억제할 수 있다.
또한, 제 1 게이트 절연막과 제 1 금속막은, 기둥 형상 반도체층의 주위에만 형성되고, 제 1 금속막은, 제 1 기둥 형상 반도체층, 및 제 3 과 제 4 반도체막으로 덮이기 때문에, 질화막 하드 마스크 및 질화막 사이드 월을 웨트 에칭할 때, 질화막 웨트 에칭 장치의 금속 오염을 억제할 수 있다.
또한, 본 발명에 관련된 반도체 장치의 제조 방법은,
제 1 평면 형상 반도체층과,
제 1 평면 형상 반도체층 상에 형성된 제 1 기둥 형상 반도체층과,
제 1 기둥 형상 반도체층 하부 영역과, 제 1 평면 형상 반도체층의 제 1 기둥 형상 반도체층 하의 영역에 형성된 제 1 고농도 반도체층과,
제 1 기둥 형상 반도체층 중간 영역의 측벽에, 제 1 기둥 형상 반도체층을 둘러싸도록 형성된 제 1 게이트 절연막과,
제 1 게이트 절연막 상에 제 1 게이트 절연막을 둘러싸도록 형성된 제 1 금속막과,
제 1 금속막 상에 제 1 금속막을 둘러싸도록 형성된 제 1 반도체막과,
제 1 금속막과 제 1 반도체막으로 구성되어 있는 제 1 게이트 전극과,
제 1 게이트 전극과 제 1 평면 형상 반도체층 사이에 형성된 제 1 절연막을 구비하는 제 2 구조체를 준비하는 공정과,
제 2 구조체 상의 제 1 기둥 형상 반도체층의 상부 영역에, 기판에 대하여 수직인 선을 0 도로 하였을 때 10 내지 60 도의 각도로 불순물을 주입하여, 제 1 고농도 반도체층과 동일한 도전형의 제 2 고농도 반도체층을 형성하는 공정을 포함함으로써,
제 1 기둥 형상 반도체층과, 제 1 반도체막과, 제 1 절연막과, 제 2 절연막에 의해, 제 1 게이트 절연막과 제 1 금속막을 덮을 수 있다.
또한, 본 발명에 관련된 반도체 장치의 제조 방법은,
제 1 평면 형상 반도체층과,
제 1 평면 형상 반도체층 상에 형성된 제 1 기둥 형상 반도체층과,
제 1 기둥 형상 반도체층 하부 영역과, 제 1 평면 형상 반도체층의 제 1 기둥 형상 반도체층 하의 영역에 형성된 제 1 고농도 반도체층과,
제 1 기둥 형상 반도체층의 상부 영역에 형성된, 제 1 고농도 반도체층과 동일한 도전형의 제 2 고농도 반도체층과,
제 1 고농도 반도체층과 제 2 고농도 반도체층 사이의 제 1 기둥 형상 반도체층의 측벽에, 제 1 기둥 형상 반도체층을 둘러싸도록 형성된 제 1 게이트 절연막과,
제 1 게이트 절연막 상에 제 1 게이트 절연막을 둘러싸도록 형성된 제 1 금속막과,
제 1 금속막 상에 제 1 금속막을 둘러싸도록 형성된 제 1 반도체막과,
제 1 금속막과 제 1 반도체막으로 구성되어 있는 제 1 게이트 전극과,
제 1 게이트 전극과 제 1 평면 형상 반도체층 사이에 형성된 제 1 절연막을 구비하는 제 3 구조체를 준비하는 공정과,
제 3 구조체 상에 제 8 절연막을 형성하는 공정과,
제 8 절연막이, 제 1 게이트 전극의 상면 및 제 1 기둥 형상 반도체층의 상부 측벽에 잔존하도록 사이드 월 형상으로 제 8 절연막을 에칭하여, 제 2 절연막을 형성하는 공정을 포함함으로써,
제 2 고농도 실리콘층과 제 1 게이트 전극은, 제 1 게이트 절연막을 사이에 두고, 오버랩을 가지며 또한 그 오버랩을 최소로 할 수 있다.
또한, 본 발명에 관련된 반도체 장치의 제조 방법은,
제 1 평면 형상 반도체층과,
제 1 평면 형상 반도체층 상에 형성된 제 1 기둥 형상 반도체층과,
제 1 기둥 형상 반도체층 하부 영역과, 제 1 평면 형상 반도체층의 제 1 기둥 형상 반도체층 하의 영역에 형성된 제 1 고농도 반도체층과,
제 1 기둥 형상 반도체층의 상부 영역에 형성된, 제 1 고농도 반도체층과 동일한 도전형의 제 2 고농도 반도체층과,
제 1 고농도 반도체층과 제 2 고농도 반도체층 사이의 제 1 기둥 형상 반도체층의 측벽에, 제 1 기둥 형상 반도체층을 둘러싸도록 형성된 제 1 게이트 절연막과,
제 1 게이트 절연막 상에 제 1 게이트 절연막을 둘러싸도록 형성된 제 1 금속막과,
제 1 금속막 상에 제 1 금속막을 둘러싸도록 형성된 제 1 반도체막과,
제 1 금속막과 제 1 반도체막으로 구성되어 있는 제 1 게이트 전극과,
제 1 게이트 전극과 제 1 평면 형상 반도체층 사이에 형성된 제 1 절연막과,
제 1 게이트 전극의 상면 및 제 1 기둥 형상 반도체층의 상부 측벽에 접하고, 제 1 기둥 형상 반도체층의 상부 영역을 둘러싸도록 사이드 월 형상으로 형성된 제 2 절연막과,
제 1 게이트 전극과 제 1 절연막의 측벽에 접하고, 제 1 게이트 전극과 제 1 절연막을 둘러싸도록 사이드 월 형상으로 형성된 제 3 절연막과,
제 1 게이트 배선에 접속되어 있는 제 1 게이트 배선을 구비하는 제 4 구조체를 준비하는 공정과,
상기 제 4 구조체 상에 컨택트 스토퍼를 형성하는 컨택트 스토퍼 형성 공정과,
컨택트 스토퍼 형성 공정의 결과물을 매립하도록, 층간 절연막을 형성하는 공정과,
제 1 기둥 형상 반도체층 상을 제외하고, 층간 절연막 상에 제 1 레지스트를 형성하는 공정과,
층간 절연막을 에칭하여, 층간 절연막에 제 1 컨택트 구멍을 형성하는 공정과,
제 1 레지스트를 제거하는 제 1 레지스트 제거 공정과,
제 1 평면 형상 반도체층 상과 제 1 게이트 배선 상을 제외하고, 제 1 레지스트 제거 공정의 결과물 상에 제 2 레지스트를 형성하는 공정과,
층간 절연막을 에칭하여, 층간 절연막에, 제 1 평면 형상 반도체층 상의 제 2 컨택트 구멍과, 제 1 게이트 전극 상의 제 3 컨택트 구멍을 형성하는 공정과,
제 2 레지스트를 제거하는 공정과,
제 1 컨택트 구멍과 제 2 컨택트 구멍과 제 3 컨택트 구멍에, 제 1 기둥 형상 반도체층 상에 배치되는 제 1 컨택트와, 제 1 평면 형상 반도체층 상에 배치되는 제 2 컨택트와, 제 1 게이트 배선 상에 배치되는 제 3 컨택트를, 각각 형성하는 공정을 포함함으로써,
제 1 평면 형상 반도체층 상과 제 1 게이트 배선 상의 컨택트 구멍을 상이한 공정에 의해 형성하기 때문에, 제 1 기둥 형상 반도체 상의 제 1 컨택트 구멍을 형성하기 위한 에칭 조건과, 제 1 평면 형상 반도체층 상의 제 2 컨택트 구멍, 및 제 1 게이트 배선 상의 제 3 컨택트 구멍을 형성하기 위한 에칭 조건을, 각각 최적화할 수 있다.
도 1a 는, 본 발명의 실시형태에 관련된 반도체 장치의 평면도.
도 1b 는, 도 1a 의 X-X' 선에서의 단면도.
도 1c 는, 도 1a 의 Y1-Y1' 선에서의 단면도.
도 1d 는, 도 1a 의 Y2-Y2' 선에서의 단면도.
도 2a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 2b 는, 도 2a 의 X-X' 선에서의 단면도.
도 2c 는, 도 2a 의 Y1-Y1' 선에서의 단면도.
도 2d 는, 도 2a 의 Y2-Y2' 선에서의 단면도.
도 3a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 3b 는, 도 3a 의 X-X' 선에서의 단면도.
도 3c 는, 도 3a 의 Y1-Y1' 선에서의 단면도.
도 3d 는, 도 3a 의 Y2-Y2' 선에서의 단면도.
도 4a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 4b 는, 도 4a 의 X-X' 선에서의 단면도.
도 4c 는, 도 4a 의 Y1-Y1' 선에서의 단면도.
도 4d 는, 도 4a 의 Y2-Y2' 선에서의 단면도.
도 5a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 5b 는, 도 5a 의 X-X' 선에서의 단면도.
도 5c 는, 도 5a 의 Y1-Y1' 선에서의 단면도.
도 5d 는, 도 5a 의 Y2-Y2' 선에서의 단면도.
도 6a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 6b 는, 도 6a 의 X-X' 선에서의 단면도.
도 6c 는, 도 6a 의 Y1-Y1' 선에서의 단면도.
도 6d 는, 도 6a 의 Y2-Y2' 선에서의 단면도.
도 7a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 7b 는, 도 7a 의 X-X' 선에서의 단면도.
도 7c 는, 도 7a 의 Y1-Y1' 선에서의 단면도.
도 7d 는, 도 7a 의 Y2-Y2' 선에서의 단면도.
도 8a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 8b 는, 도 8a 의 X-X' 선에서의 단면도.
도 8c 는, 도 8a 의 Y1-Y1' 선에서의 단면도.
도 8d 는, 도 8a 의 Y2-Y2' 선에서의 단면도.
도 9a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 9b 는, 도 9a 의 X-X' 선에서의 단면도.
도 9c 는, 도 9a 의 Y1-Y1' 선에서의 단면도.
도 9d 는, 도 9a 의 Y2-Y2' 선에서의 단면도.
도 10a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 10b 는, 도 10a 의 X-X' 선에서의 단면도.
도 10c 는, 도 10a 의 Y1-Y1' 선에서의 단면도.
도 10d 는, 도 10a 의 Y2-Y2' 선에서의 단면도.
도 11a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 11b 는, 도 11a 의 X-X' 선에서의 단면도.
도 11c 는, 도 11a 의 Y1-Y1' 선에서의 단면도.
도 11d 는, 도 11a 의 Y2-Y2' 선에서의 단면도.
도 12a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 12b 는, 도 12a 의 X-X' 선에서의 단면도.
도 12c 는, 도 12a 의 Y1-Y1' 선에서의 단면도.
도 12d 는, 도 12a 의 Y2-Y2' 선에서의 단면도.
도 13a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 13b 는, 도 13a 의 X-X' 선에서의 단면도.
도 13c 는, 도 13a 의 Y1-Y1' 선에서의 단면도.
도 13d 는, 도 13a 의 Y2-Y2' 선에서의 단면도.
도 14a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 14b 는, 도 14a 의 X-X' 선에서의 단면도.
도 14c 는, 도 14a 의 Y1-Y1' 선에서의 단면도.
도 14d 는, 도 14a 의 Y2-Y2' 선에서의 단면도.
도 15a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 15b 는, 도 15a 의 X-X' 선에서의 단면도.
도 15c 는, 도 15a 의 Y1-Y1' 선에서의 단면도.
도 15d 는, 도 15a 의 Y2-Y2' 선에서의 단면도.
도 16a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 16b 는, 도 16a 의 X-X' 선에서의 단면도.
도 16c 는, 도 16a 의 Y1-Y1' 선에서의 단면도.
도 16d 는, 도 16a 의 Y2-Y2' 선에서의 단면도.
도 17a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 17b 는, 도 17a 의 X-X' 선에서의 단면도.
도 17c 는, 도 17a 의 Y1-Y1' 선에서의 단면도.
도 17d 는, 도 17a 의 Y2-Y2' 선에서의 단면도.
도 18a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 18b 는, 도 18a 의 X-X' 선에서의 단면도.
도 18c 는, 도 18a 의 Y1-Y1' 선에서의 단면도.
도 18d 는, 도 18a 의 Y2-Y2' 선에서의 단면도.
도 19a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 19b 는, 도 19a 의 X-X' 선에서의 단면도.
도 19c 는, 도 19a 의 Y1-Y1' 선에서의 단면도.
도 19d 는, 도 19a 의 Y2-Y2' 선에서의 단면도.
도 20a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 20b 는, 도 20a 의 X-X' 선에서의 단면도.
도 20c 는, 도 20a 의 Y1-Y1' 선에서의 단면도.
도 20d 는, 도 20a 의 Y2-Y2' 선에서의 단면도.
도 21a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 21b 는, 도 21a 의 X-X' 선에서의 단면도.
도 21c 는, 도 21a 의 Y1-Y1' 선에서의 단면도.
도 21d 는, 도 21a 의 Y2-Y2' 선에서의 단면도.
도 22a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 22b 는, 도 22a 의 X-X' 선에서의 단면도.
도 22c 는, 도 22a 의 Y1-Y1' 선에서의 단면도.
도 22d 는, 도 22a 의 Y2-Y2' 선에서의 단면도.
도 23a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 23b 는, 도 23a 의 X-X' 선에서의 단면도.
도 23c 는, 도 23a 의 Y1-Y1' 선에서의 단면도.
도 23d 는, 도 23a 의 Y2-Y2' 선에서의 단면도.
도 24a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 24b 는, 도 24a 의 X-X' 선에서의 단면도.
도 24c 는, 도 24a 의 Y1-Y1' 선에서의 단면도.
도 24d 는, 도 24a 의 Y2-Y2' 선에서의 단면도.
도 25a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 25b 는, 도 25a 의 X-X' 선에서의 단면도.
도 25c 는, 도 25a 의 Y1-Y1' 선에서의 단면도.
도 25d 는, 도 25a 의 Y2-Y2' 선에서의 단면도.
도 26a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 26b 는, 도 26a 의 X-X' 선에서의 단면도.
도 26c 는, 도 26a 의 Y1-Y1' 선에서의 단면도.
도 26d 는, 도 26a 의 Y2-Y2' 선에서의 단면도.
도 27a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 27b 는, 도 27a 의 X-X' 선에서의 단면도.
도 27c 는, 도 27a 의 Y1-Y1' 선에서의 단면도.
도 27d 는, 도 27a 의 Y2-Y2' 선에서의 단면도.
도 28a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 28b 는, 도 28a 의 X-X' 선에서의 단면도.
도 28c 는, 도 28a 의 Y1-Y1' 선에서의 단면도.
도 28d 는, 도 28a 의 Y2-Y2' 선에서의 단면도.
도 29a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 29b 는, 도 29a 의 X-X' 선에서의 단면도.
도 29c 는, 도 29a 의 Y1-Y1' 선에서의 단면도.
도 29d 는, 도 29a 의 Y2-Y2' 선에서의 단면도.
도 30a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 30b 는, 도 30a 의 X-X' 선에서의 단면도.
도 30c 는, 도 30a 의 Y1-Y1' 선에서의 단면도.
도 30d 는, 도 30a 의 Y2-Y2' 선에서의 단면도.
도 31a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 31b 는, 도 31a 의 X-X' 선에서의 단면도.
도 31c 는, 도 31a 의 Y1-Y1' 선에서의 단면도.
도 31d 는, 도 31a 의 Y2-Y2' 선에서의 단면도.
도 32a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 32b 는, 도 32a 의 X-X' 선에서의 단면도.
도 32c 는, 도 32a 의 Y1-Y1' 선에서의 단면도.
도 32d 는, 도 32a 의 Y2-Y2' 선에서의 단면도.
도 33a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 33b 는, 도 33a 의 X-X' 선에서의 단면도.
도 33c 는, 도 33a 의 Y1-Y1' 선에서의 단면도.
도 33d 는, 도 33a 의 Y2-Y2' 선에서의 단면도.
도 34a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 34b 는, 도 34a 의 X-X' 선에서의 단면도.
도 34c 는, 도 34a 의 Y1-Y1' 선에서의 단면도.
도 34d 는, 도 34a 의 Y2-Y2' 선에서의 단면도.
도 35a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 35b 는, 도 35a 의 X-X' 선에서의 단면도.
도 35c 는, 도 35a 의 Y1-Y1' 선에서의 단면도.
도 35d 는, 도 35a 의 Y2-Y2' 선에서의 단면도.
도 36a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 36b 는, 도 36a 의 X-X' 선에서의 단면도.
도 36c 는, 도 36a 의 Y1-Y1' 선에서의 단면도.
도 36d 는, 도 36a 의 Y2-Y2' 선에서의 단면도.
도 37a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 37b 는, 도 37a 의 X-X' 선에서의 단면도.
도 37c 는, 도 37a 의 Y1-Y1' 선에서의 단면도.
도 37d 는, 도 37a 의 Y2-Y2' 선에서의 단면도.
도 38a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 38b 는, 도 38a 의 X-X' 선에서의 단면도.
도 38c 는, 도 38a 의 Y1-Y1' 선에서의 단면도.
도 38d 는, 도 38a 의 Y2-Y2' 선에서의 단면도.
도 39a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 39b 는, 도 39a 의 X-X' 선에서의 단면도.
도 39c 는, 도 39a 의 Y1-Y1' 선에서의 단면도.
도 39d 는, 도 39a 의 Y2-Y2' 선에서의 단면도.
도 40a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 40b 는, 도 40a 의 X-X' 선에서의 단면도.
도 40c 는, 도 40a 의 Y1-Y1' 선에서의 단면도.
도 40d 는, 도 40a 의 Y2-Y2' 선에서의 단면도.
도 41a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 41b 는, 도 41a 의 X-X' 선에서의 단면도.
도 41c 는, 도 41a 의 Y1-Y1' 선에서의 단면도.
도 41d 는, 도 41a 의 Y2-Y2' 선에서의 단면도.
도 42a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 42b 는, 도 42a 의 X-X' 선에서의 단면도.
도 42c 는, 도 42a 의 Y1-Y1' 선에서의 단면도.
도 42d 는, 도 42a 의 Y2-Y2' 선에서의 단면도.
도 43a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 43b 는, 도 43a 의 X-X' 선에서의 단면도.
도 43c 는, 도 43a 의 Y1-Y1' 선에서의 단면도.
도 43d 는, 도 43a 의 Y2-Y2' 선에서의 단면도.
도 44a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 44b 는, 도 44a 의 X-X' 선에서의 단면도.
도 44c 는, 도 44a 의 Y1-Y1' 선에서의 단면도.
도 44d 는, 도 44a 의 Y2-Y2' 선에서의 단면도.
도 45a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 45b 는, 도 45a 의 X-X' 선에서의 단면도.
도 45c 는, 도 45a 의 Y1-Y1' 선에서의 단면도.
도 45d 는, 도 45a 의 Y2-Y2' 선에서의 단면도.
도 46a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 46b 는, 도 46a 의 X-X' 선에서의 단면도.
도 46c 는, 도 46a 의 Y1-Y1' 선에서의 단면도.
도 46d 는, 도 46a 의 Y2-Y2' 선에서의 단면도.
도 47a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 47b 는, 도 47a 의 X-X' 선에서의 단면도.
도 47c 는, 도 47a 의 Y1-Y1' 선에서의 단면도.
도 47d 는, 도 47a 의 Y2-Y2' 선에서의 단면도.
도 48a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 48b 는, 도 48a 의 X-X' 선에서의 단면도.
도 48c 는, 도 48a 의 Y1-Y1' 선에서의 단면도.
도 48d 는, 도 48a 의 Y2-Y2' 선에서의 단면도.
도 49a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 49b 는, 도 49a 의 X-X' 선에서의 단면도.
도 49c 는, 도 49a 의 Y1-Y1' 선에서의 단면도.
도 49d 는, 도 49a 의 Y2-Y2' 선에서의 단면도.
도 50a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 50b 는, 도 50a 의 X-X' 선에서의 단면도.
도 50c 는, 도 50a 의 Y1-Y1' 선에서의 단면도.
도 50d 는, 도 50a 의 Y2-Y2' 선에서의 단면도.
도 51a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 51b 는, 도 51a 의 X-X' 선에서의 단면도.
도 51c 는, 도 51a 의 Y1-Y1' 선에서의 단면도.
도 51d 는, 도 51a 의 Y2-Y2' 선에서의 단면도.
도 52a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 52b 는, 도 52a 의 X-X' 선에서의 단면도.
도 52c 는, 도 52a 의 Y1-Y1' 선에서의 단면도.
도 52d 는, 도 52a 의 Y2-Y2' 선에서의 단면도.
도 53a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 53b 는, 도 53a 의 X-X' 선에서의 단면도.
도 53c 는, 도 53a 의 Y1-Y1' 선에서의 단면도.
도 53d 는, 도 53a 의 Y2-Y2' 선에서의 단면도.
도 54a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 54b 는, 도 54a 의 X-X' 선에서의 단면도.
도 54c 는, 도 54a 의 Y1-Y1' 선에서의 단면도.
도 54d 는, 도 54a 의 Y2-Y2' 선에서의 단면도.
도 55a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 55b 는, 도 55a 의 X-X' 선에서의 단면도.
도 55c 는, 도 55a 의 Y1-Y1' 선에서의 단면도.
도 55d 는, 도 55a 의 Y2-Y2' 선에서의 단면도.
도 56a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 56b 는, 도 56a 의 X-X' 선에서의 단면도.
도 56c 는, 도 56a 의 Y1-Y1' 선에서의 단면도.
도 56d 는, 도 56a 의 Y2-Y2' 선에서의 단면도.
도 57a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 57b 는, 도 57a 의 X-X' 선에서의 단면도.
도 57c 는, 도 57a 의 Y1-Y1' 선에서의 단면도.
도 57d 는, 도 57a 의 Y2-Y2' 선에서의 단면도.
도 58a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 58b 는, 도 58a 의 X-X' 선에서의 단면도.
도 58c 는, 도 58a 의 Y1-Y1' 선에서의 단면도.
도 58d 는, 도 58a 의 Y2-Y2' 선에서의 단면도.
도 59a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 59b 는, 도 59a 의 X-X' 선에서의 단면도.
도 59c 는, 도 59a 의 Y1-Y1' 선에서의 단면도.
도 59d 는, 도 59a 의 Y2-Y2' 선에서의 단면도.
도 60a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 60b 는, 도 60a 의 X-X' 선에서의 단면도.
도 60c 는, 도 60a 의 Y1-Y1' 선에서의 단면도.
도 60d 는, 도 60a 의 Y2-Y2' 선에서의 단면도.
도 61a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 61b 는, 도 61a 의 X-X' 선에서의 단면도.
도 61c 는, 도 61a 의 Y1-Y1' 선에서의 단면도.
도 61d 는, 도 61a 의 Y2-Y2' 선에서의 단면도.
도 62a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 62b 는, 도 62a 의 X-X' 선에서의 단면도.
도 62c 는, 도 62a 의 Y1-Y1' 선에서의 단면도.
도 62d 는, 도 62a 의 Y2-Y2' 선에서의 단면도.
도 63a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 63b 는, 도 63a 의 X-X' 선에서의 단면도.
도 63c 는, 도 63a 의 Y1-Y1' 선에서의 단면도.
도 63d 는, 도 63a 의 Y2-Y2' 선에서의 단면도.
도 64a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 64b 는, 도 64a 의 X-X' 선에서의 단면도.
도 64c 는, 도 64a 의 Y1-Y1' 선에서의 단면도.
도 64d 는, 도 64a 의 Y2-Y2' 선에서의 단면도.
도 65a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 65b 는, 도 65a 의 X-X' 선에서의 단면도.
도 65c 는, 도 65a 의 Y1-Y1' 선에서의 단면도.
도 65d 는, 도 65a 의 Y2-Y2' 선에서의 단면도.
도 66a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 66b 는, 도 66a 의 X-X' 선에서의 단면도.
도 66c 는, 도 66a 의 Y1-Y1' 선에서의 단면도.
도 66d 는, 도 66a 의 Y2-Y2' 선에서의 단면도.
도 67a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 67b 는, 도 67a 의 X-X' 선에서의 단면도.
도 67c 는, 도 67a 의 Y1-Y1' 선에서의 단면도.
도 67d 는, 도 67a 의 Y2-Y2' 선에서의 단면도.
도 68a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 68b 는, 도 68a 의 X-X' 선에서의 단면도.
도 68c 는, 도 68a 의 Y1-Y1' 선에서의 단면도.
도 68d 는, 도 68a 의 Y2-Y2' 선에서의 단면도.
도 69a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 69b 는, 도 69a 의 X-X' 선에서의 단면도.
도 69c 는, 도 69a 의 Y1-Y1' 선에서의 단면도.
도 69d 는, 도 69a 의 Y2-Y2' 선에서의 단면도.
도 70a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 70b 는, 도 70a 의 X-X' 선에서의 단면도.
도 70c 는, 도 70a 의 Y1-Y1' 선에서의 단면도.
도 70d 는, 도 70a 의 Y2-Y2' 선에서의 단면도.
도 71a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 71b 는, 도 71a 의 X-X' 선에서의 단면도.
도 71c 는, 도 71a 의 Y1-Y1' 선에서의 단면도.
도 71d 는, 도 71a 의 Y2-Y2' 선에서의 단면도.
도 72a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 72b 는, 도 72a 의 X-X' 선에서의 단면도.
도 72c 는, 도 72a 의 Y1-Y1' 선에서의 단면도.
도 72d 는, 도 72a 의 Y2-Y2' 선에서의 단면도.
도 73a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 73b 는, 도 73a 의 X-X' 선에서의 단면도.
도 73c 는, 도 73a 의 Y1-Y1' 선에서의 단면도.
도 73d 는, 도 73a 의 Y2-Y2' 선에서의 단면도.
도 74a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 74b 는, 도 74a 의 X-X' 선에서의 단면도.
도 74c 는, 도 74a 의 Y1-Y1' 선에서의 단면도.
도 74d 는, 도 74a 의 Y2-Y2' 선에서의 단면도.
도 75a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 75b 는, 도 75a 의 X-X' 선에서의 단면도.
도 75c 는, 도 75a 의 Y1-Y1' 선에서의 단면도.
도 75d 는, 도 75a 의 Y2-Y2' 선에서의 단면도.
도 76a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 76b 는, 도 76a 의 X-X' 선에서의 단면도.
도 76c 는, 도 76a 의 Y1-Y1' 선에서의 단면도.
도 76d 는, 도 76a 의 Y2-Y2' 선에서의 단면도.
도 77a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 77b 는, 도 77a 의 X-X' 선에서의 단면도.
도 77c 는, 도 77a 의 Y1-Y1' 선에서의 단면도.
도 77d 는, 도 77a 의 Y2-Y2' 선에서의 단면도.
도 78a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 78b 는, 도 78a 의 X-X' 선에서의 단면도.
도 78c 는, 도 78a 의 Y1-Y1' 선에서의 단면도.
도 78d 는, 도 78a 의 Y2-Y2' 선에서의 단면도.
도 79a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 79b 는, 도 79a 의 X-X' 선에서의 단면도.
도 79c 는, 도 79a 의 Y1-Y1' 선에서의 단면도.
도 79d 는, 도 79a 의 Y2-Y2' 선에서의 단면도.
도 80a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 80b 는, 도 80a 의 X-X' 선에서의 단면도.
도 80c 는, 도 80a 의 Y1-Y1' 선에서의 단면도.
도 80d 는, 도 80a 의 Y2-Y2' 선에서의 단면도.
도 81a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 81b 는, 도 81a 의 X-X' 선에서의 단면도.
도 81c 는, 도 81a 의 Y1-Y1' 선에서의 단면도.
도 81d 는, 도 81a 의 Y2-Y2' 선에서의 단면도.
도 82a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 82b 는, 도 82a 의 X-X' 선에서의 단면도.
도 82c 는, 도 82a 의 Y1-Y1' 선에서의 단면도.
도 82d 는, 도 82a 의 Y2-Y2' 선에서의 단면도.
도 83a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 83b 는, 도 83a 의 X-X' 선에서의 단면도.
도 83c 는, 도 83a 의 Y1-Y1' 선에서의 단면도.
도 83d 는, 도 83a 의 Y2-Y2' 선에서의 단면도.
도 84a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 84b 는, 도 84a 의 X-X' 선에서의 단면도.
도 84c 는, 도 84a 의 Y1-Y1' 선에서의 단면도.
도 84d 는, 도 84a 의 Y2-Y2' 선에서의 단면도.
도 85a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 85b 는, 도 85a 의 X-X' 선에서의 단면도.
도 85c 는, 도 85a 의 Y1-Y1' 선에서의 단면도.
도 85d 는, 도 85a 의 Y2-Y2' 선에서의 단면도.
도 86a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 86b 는, 도 86a 의 X-X' 선에서의 단면도.
도 86c 는, 도 86a 의 Y1-Y1' 선에서의 단면도.
도 86d 는, 도 86a 의 Y2-Y2' 선에서의 단면도.
도 87a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 87b 는, 도 87a 의 X-X' 선에서의 단면도.
도 87c 는, 도 87a 의 Y1-Y1' 선에서의 단면도.
도 87d 는, 도 87a 의 Y2-Y2' 선에서의 단면도.
도 88a 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는, 제조 도중의 반도체 장치의 평면도.
도 88b 는, 도 88a 의 X-X' 선에서의 단면도.
도 88c 는, 도 88a 의 Y1-Y1' 선에서의 단면도.
도 88d 는, 도 88a 의 Y2-Y2' 선에서의 단면도.
이하, 본 발명의 실시형태를 도 1a ～ 도 88d 를 참조하면서 설명한다.
(제 1 실시형태)
본 발명의 제 1 실시형태에 관련된 SGT (220) 를 도 1c 에 나타낸다.
이 SGT (220) 는, nMOS SGT 이고, 제 1 평면 형상 실리콘층 (234) 과, 제 1 평면 형상 실리콘층 (234) 상에 형성된 제 1 기둥 형상 실리콘층 (232) 을 구비한다.
제 1 기둥 형상 실리콘층 (232) 의 하부 영역과 제 1 기둥 형상 실리콘층 (232) 하에 위치하는 제 1 평면 형상 실리콘층 (234) 의 영역에 제 1 n+ 형 실리콘층 (113) 이, 제 1 기둥 형상 실리콘층 (232) 의 상부 영역에 제 2 n+ 형 실리콘층 (157) 이 각각 형성되어 있다. 본 실시형태에 있어서, 예를 들어, 제 1 n+ 형 실리콘층 (113) 은 소스 확산층으로서, 제 2 n+ 형 실리콘층 (157) 은 드레인 확산층으로서 각각 기능한다. 또한, 소스 확산층과 드레인 확산층 사이의 부분이 채널 영역으로서 기능한다. 이 채널 영역으로서 기능하는, 제 1 n+ 형 실리콘층 (113) 과 제 2 n+ 형 실리콘층 (157) 사이의 제 1 기둥 형상 실리콘층 (232) 을 제 1 실리콘층 (114) 으로 한다.
채널 영역으로서 기능하는 제 1 기둥 형상 실리콘층 (232) 의 주위에는 게이트 절연막 (140) 이 형성되어 있다. 게이트 절연막 (140) 은, 예를 들어 산화막, 질화막, 또는 고유전체막 등이다. 또한, 당해 게이트 절연막 (140) 의 주위에는 제 1 금속막 (138) 이 형성되어 있다. 제 1 금속막 (138) 은, 예를 들어 티탄, 질화티탄, 탄탈, 또는 질화탄탈 등이다. 당해 제 1 금속막 (138) 의 주위에는 제 1 폴리실리콘막 (136, 152) 이 형성되어 있다. 이 때, 제 1 금속막 (138) 과 제 1 폴리실리콘막 (136, 152) 은, 제 1 게이트 전극 (236) 을 구성한다. 이와 같이, 게이트 전극으로서 금속을 사용함으로써, 채널 영역의 공핍화는 억제될 수 있으며, 또한 게이트 전극은 저저항화될 수 있다.
본 실시형태에 있어서, 동작시, 제 1 게이트 전극 (236) 에 전압이 인가됨으로써, 제 1 실리콘층 (114) 에 채널이 형성된다.
또한, 제 1 n+ 형 실리콘층 (113) 과, 게이트 전극 (236) 과, 제 2 n+ 형 실리콘층 (157) 에, 각각 제 1 금속 실리콘 화합물 (172) 과, 제 3 금속 실리콘 화합물 (170) 과, 제 2 금속 실리콘 화합물 (171) 이 형성되어 있다. 금속 실리콘 화합물을 구성하는 금속으로는, 예를 들어 Ni 또는 Co 등이 사용되고 있다. 이들 금속 실리콘 화합물을 개재하여, 제 1 n+ 형 실리콘층 (113) 과, 게이트 전극 (236) 과, 제 2 n+ 형 실리콘층 (157) 은, 후술하는 컨택트에 접속된다. 이로써, 게이트, 소스, 드레인은 저저항화되어 있다.
제 1 n+ 형 실리콘층 (113) 은, 제 1 금속 실리콘 화합물 (172) 을 개재하여 컨택트 (230) 에 접속되어 있다. 컨택트 (230) 는, 배리어 메탈층 (189), 금속층 (194, 199) 으로 구성된다. 컨택트 (230) 는 또한 전원 배선 (225) 에 접속되어 있다. 전원 배선 (225) 은, 배리어 메탈층 (216), 금속 (217), 배리어 메탈층 (218) 으로 구성된다.
제 2 n+ 형 실리콘층 (157) 은, 제 2 금속 실리콘 화합물 (171) 을 개재하여 컨택트 (229) 에 접속되어 있다. 컨택트 (229) 는, 배리어 메탈층 (188), 금속층 (193, 198) 으로 구성된다. 컨택트 (229) 는 또한 출력 배선 (223) 에 접속되어 있다. 출력 배선 (223) 은, 배리어 메탈층 (213), 금속층 (214), 배리어 메탈층 (215) 으로 구성된다.
또한, 제 1 절연막 (129) 이, 제 1 게이트 전극 (236) 과 제 1 평면 형상 실리콘층 (234) 사이에 형성되고, 제 2 절연막 (162) 이, 제 1 게이트 전극 (236) 의 상부, 또한 제 1 기둥 형상 실리콘층 (232) 의 상부 측벽에 사이드 월 형상으로 형성되고, 제 3 절연막 (164) 이, 제 1 게이트 전극 (236) 과 제 1 절연막 (129) 의 측벽에 사이드 월 형상으로 형성되어 있다. 이 때, 제 1 절연막 (129) 은, 바람직하게는 예를 들어 SiOF, SiOH 등의 저유전율 절연막이다. 제 2 절연막 (162), 및 제 3 절연막 (164) 은, 예를 들어 산화막, 질화막, 또는 고유전체막 등이다.
제 1 절연막 (129) 에 의해, 게이트 전극과 평면 형상 실리콘층 사이의 기생 용량은 저감될 수 있다.
이상의 구성에 의해, 본 실시형태에 관련된 nMOS SGT 에 있어서, 반도체 장치의 저저항화 및 미세화가 실현되고, 또한 다층 배선 사이의 기생 용량은 저감된다. 이로써, SGT 의 미세화에 수반하는 동작 속도의 저하를 회피할 수 있다.
또한, 본 실시형태에 관련된 nMOS SGT 에 있어서는, 제 2 절연막 (162) 의 두께는, 바람직하게는, 제 1 게이트 절연막 (140) 의 두께와 제 1 금속막 (138) 의 두께의 합보다 두껍다. 이 경우, 제 1 게이트 절연막 (140) 과 제 1 금속막 (138) 은, 제 1 기둥 형상 실리콘층 (232) 과, 제 1 폴리실리콘막 (136, 152) 과, 제 1 절연막 (129) 과, 제 2 절연막 (162) 에 덮인다.
상기 구성을 취할 때, 제 1 금속막 (138) 은, 그 전체 둘레가 보호되어 있기 때문에, 금속 실리콘 화합물 형성시에, 황산과산화수소수 혼합액 혹은 암모니아과산화수소수 혼합액에 의해 에칭되지 않고 완료된다.
또한, 본 실시형태에 관련된 nMOS SGT 에 있어서는, 제 1 기둥 형상 실리콘층 (232) 의 중심으로부터 제 1 평면 형상 실리콘층 (234) 의 단까지의 길이가, 바람직하게는, 제 1 기둥 형상 실리콘층 (232) 의 중심으로부터 측벽까지의 길이와, 제 1 게이트 절연막 (140) 의 두께와, 제 1 금속막 (138) 과 제 1 폴리실리콘막 (136, 152) 으로 구성되는 제 1 게이트 전극 (236) 의 두께와, 제 3 절연막 (164) 의 두께의 합보다 크다.
상기 구성을 취할 때, 제조 공정을 특별히 추가하지 않고, 제 1 n+ 형 실리콘층 (113) 에 제 1 금속 실리콘 화합물 (172) 을 형성할 수 있게 된다.
(제 2 실시형태)
제 1 실시형태에서는, 단일의 기둥 형상 반도체층으로 이루어지는 예를 나타냈지만, 제 2 실시형태에서는, 복수의 기둥 형상 반도체층으로 이루어지는 회로의 예를 나타낸다.
제 2 실시형태에 관련된 인버터는, pMOS SGT 와 nMOS SGT 를 구비한다.
nMOS SGT (220) 는, 제 1 평면 형상 실리콘층 (234) 과, 제 1 평면 형상 실리콘층 (234) 상에 형성된 제 1 기둥 형상 실리콘층 (232) 을 구비한다.
제 1 기둥 형상 실리콘층 (232) 의 하부 영역과 제 1 기둥 형상 실리콘층 (232) 하에 위치하는 평면 형상 실리콘층 (234) 의 영역에 제 1 n+ 형 실리콘층 (113) 이, 제 1 기둥 형상 실리콘층 (232) 의 상부 영역에 제 2 n+ 형 실리콘층 (157) 이 각각 형성되어 있다. 본 실시형태에 있어서, 예를 들어, 제 1 n+ 형 실리콘층 (113) 은 소스 확산층으로서, 제 2 n+ 형 실리콘층 (157) 은 드레인 확산층으로서 각각 기능한다. 또한, 소스 확산층과 드레인 확산층 사이의 부분이 채널 영역으로서 기능한다. 이 채널 영역으로서 기능하는, 제 1 n+ 형 실리콘층 (113) 과 제 2 n+ 형 실리콘층 (157) 사이의 제 1 기둥 형상 실리콘층 (232) 을, 제 1 실리콘층 (114) 으로 한다.
채널 영역으로서 기능하는 제 1 기둥 형상 실리콘층 (232) 의 주위에는 제 1 게이트 절연막 (140) 이 형성되어 있다. 게이트 절연막 (140) 은, 예를 들어 산화막, 질화막, 또는 고유전체막 등이다. 또한, 당해 제 1 게이트 절연막 (140) 의 주위에는 제 1 금속막 (138) 이 형성되어 있다. 제 1 금속막 (138) 은, 예를 들어 티탄, 질화티탄, 탄탈, 또는 질화탄탈 등이다. 당해 제 1 금속막 (138) 의 주위에는 제 1 폴리실리콘막 (136, 152) 이 형성되어 있다. 이 때, 제 1 금속막 (138) 과 제 1 폴리실리콘막 (136, 152) 은, 제 1 게이트 전극 (236) 을 구성한다. 이와 같이, 게이트 전극으로서 금속을 사용함으로써, 채널 영역의 공핍화는 억제될 수 있으며, 또한 게이트 전극은 저저항화될 수 있다.
본 실시형태에 있어서, 동작시, 제 1 게이트 전극 (236) 에 전압이 인가됨으로써, 제 1 실리콘층 (114) 에 채널이 형성된다.
또한, 제 1 n+ 형 실리콘층 (113) 과, 제 1 게이트 전극 (236) 과, 제 2 n+ 형 실리콘층 (157) 에, 각각 제 1 금속 실리콘 화합물 (172) 과, 제 3 금속 실리콘 화합물 (170) 과, 제 2 금속 실리콘 화합물 (171) 이 형성되어 있다. 금속 실리콘 화합물을 구성하는 금속으로는, 예를 들어 Ni 또는 Co 등이 사용되고 있다. 이들 금속 실리콘 화합물을 개재하여, 제 1 n+ 형 실리콘층 (113) 과, 게이트 전극 (236) 과, 제 2 n+ 형 실리콘층 (157) 은, 후술하는 컨택트에 접속된다. 이로써, 게이트, 소스, 드레인은 저저항화되어 있다.
또한, 제 1 절연막 (129) 이, 제 1 게이트 전극 (236) 과 제 1 평면 형상 실리콘층 (234) 사이에 형성되고, 제 2 절연막 (162) 이, 제 1 게이트 전극 (236) 의 상부, 또한 제 1 기둥 형상 실리콘층 (232) 의 상부 측벽에 사이드 월 형상으로 형성되고, 제 3 절연막 (164) 이, 제 1 게이트 전극 (236) 과 제 1 절연막 (129) 의 측벽에 사이드 월 형상으로 형성되어 있다. 이 때, 제 1 절연막 (129) 은, 바람직하게는 예를 들어 SiOF, SiOH 등의 저유전율 절연막이다. 제 2 절연막 (162), 및 제 3 절연막 (164) 은, 예를 들어 산화막, 질화막, 또는 고유전체막 등이다.
제 1 절연막 (129) 에 의해, 게이트 전극과 평면 형상 실리콘층 사이의 기생 용량은 저감될 수 있다.
pMOS SGT (219) 는, 제 2 평면 형상 실리콘층 (233) 과, 제 2 평면 형상 실리콘층 (233) 상에 형성된 제 2 기둥 형상 실리콘층 (231) 을 구비한다.
제 2 기둥 형상 실리콘층 (231) 의 하부 영역과 제 2 기둥 형상 실리콘층 (231) 하에 위치하는 제 2 평면 형상 실리콘층 (233) 의 영역에 제 1 p+ 형 실리콘층 (119) 이, 제 2 기둥 형상 실리콘층 (231) 의 상부 영역에 제 2 p+ 형 실리콘층 (159) 이 각각 형성되어 있다. 본 실시형태에 있어서, 예를 들어, 제 1 p+ 형 실리콘층 (119) 은 소스 확산층으로서, 제 2 p+ 형 실리콘층 (159) 은 드레인 확산층으로서 각각 기능한다. 또한, 소스 확산층과 드레인 확산층 사이의 부분이 채널 영역으로서 기능한다. 이 채널 영역으로서 기능하는, 제 1 p+ 형 실리콘층 (119) 과 제 2 p+ 형 실리콘층 (159) 사이의 제 2 기둥 형상 실리콘층 (231) 을, 제 2 실리콘층 (120) 으로 한다.
채널 영역으로서 기능하는 제 2 기둥 형상 실리콘층 (231) 의 주위에는 제 2 게이트 절연막 (139) 이 형성되어 있다. 제 2 게이트 절연막 (139) 은, 예를 들어 산화막, 질화막, 또는 고유전체막 등이다. 또한, 당해 제 2 게이트 절연막 (139) 의 주위에는 제 2 금속막 (137) 이 형성되어 있다. 제 2 금속막 (137) 은, 예를 들어 티탄, 질화티탄, 탄탈, 또는 질화탄탈 등이다. 당해 제 2 금속막 (137) 의 주위에는 제 2 폴리실리콘막 (135, 151) 이 각각 형성되어 있다. 이 때, 제 2 금속막 (137) 과 제 2 폴리실리콘막 (135, 151) 은, 제 2 게이트 전극 (235) 을 구성한다. 이와 같이, 게이트 전극으로서 금속을 사용함으로써, 채널 영역의 공핍화는 억제될 수 있으며, 또한 게이트 전극은 저저항화될 수 있다.
본 실시형태에 있어서, 동작시, 제 2 게이트 전극 (235) 에 전압이 인가됨으로써, 제 2 실리콘층 (120) 에 채널이 형성된다.
또한, 제 1 p+ 형 실리콘층 (119) 과, 제 2 게이트 전극 (235) 과, 제 2 p+ 형 실리콘층 (159) 에, 각각 제 4 금속 실리콘 화합물 (168) 과, 제 5 금속 실리콘 화합물 (170) 과, 제 6 금속 실리콘 화합물 (169) 이 형성되어 있다. 금속 실리콘 화합물을 구성하는 금속으로는, 예를 들어 Ni 또는 Co 등이 사용되고 있다. 이들 금속 실리콘 화합물을 개재하여, 제 1 p+ 형 실리콘층 (119) 과, 제 2 게이트 전극 (235) 과, 제 2 p+ 형 실리콘층 (159) 은, 후술하는 컨택트에 접속된다. 이로써, 게이트, 소스, 드레인은 저저항화되어 있다.
또한, 제 4 절연막 (129) 이, 제 2 게이트 전극 (235) 과 제 2 평면 형상 실리콘층 (233) 사이에 형성되고, 제 5 절연막 (161) 이, 제 2 게이트 전극 (235) 의 상부, 또한 제 2 기둥 형상 실리콘층 (231) 의 상부 측벽에 사이드 월 형상으로 형성되고, 제 6 절연막 (164) 이, 제 2 게이트 전극 (235) 과 제 4 절연막 (129) 의 측벽에 사이드 월 형상으로 형성되어 있다. 이 때, 제 4 절연막 (129) 은, 바람직하게는 예를 들어 SiOF, SiOH 등의 저유전율 절연막이다.
제 4 절연막 (129) 에 의해, 게이트 전극과 평면 형상 실리콘층 사이의 기생 용량은 저감될 수 있다.
제 1 n+ 형 실리콘층 (113) 은, 제 1 금속 실리콘 화합물 (172) 을 개재하여 컨택트 (230) 에 접속되어 있다. 컨택트 (230) 는, 배리어 메탈층 (189), 금속층 (194, 199) 으로 구성된다. 컨택트 (230) 는 또한 전원 배선 (225) 에 접속되어 있다. 전원 배선 (225) 은, 배리어 메탈층 (216), 금속층 (217), 배리어 메탈층 (218) 으로 구성된다.
제 2 n+ 형 실리콘층 (157) 은, 제 2 금속 실리콘 화합물 (171) 을 개재하여 컨택트 (229) 에 접속되어 있다. 컨택트 (229) 는, 배리어 메탈층 (188), 금속층 (193, 198) 으로 구성된다. 컨택트 (229) 는 또한 출력 배선 (223) 에 접속되어 있다. 출력 배선 (223) 은, 배리어 메탈층 (213), 금속층 (214), 배리어 메탈층 (215) 으로 구성된다.
제 1 게이트 전극 (236) 은 제 3 금속 실리콘 화합물 (170) 을 개재하여, 제 2 게이트 전극 (235) 은 제 5 금속 실리콘 화합물 (170) 을 개재하여, 각각 컨택트 (228) 에 접속되어 있다. 컨택트 (228) 는, 배리어 메탈층 (187), 금속층 (192, 197) 으로 구성된다. 컨택트 (228) 는 또한 입력 배선 (224) 에 접속되어 있다. 입력 배선 (224) 은, 배리어 메탈층 (213), 금속층 (214), 배리어 메탈층 (215) 으로 구성된다.
제 1 p+ 형 실리콘층 (119) 은, 제 4 금속 실리콘 화합물 (168) 을 개재하여 컨택트 (226) 에 접속되어 있다. 컨택트 (226) 는, 배리어 메탈층 (185), 금속층 (190, 195) 으로 구성된다. 컨택트 (226) 는 또한 전원 배선 (222) 에 접속되어 있다. 전원 배선 (222) 은, 배리어 메탈층 (207), 금속층 (208), 배리어 메탈층 (209) 으로 구성된다.
제 2 p+ 형 실리콘층 (159) 은, 제 6 금속 실리콘 화합물 (169) 을 개재하여 컨택트 (227) 에 접속되어 있다. 컨택트 (227) 는, 배리어 메탈층 (186), 금속층 (191, 196) 으로 구성된다. 컨택트 (227) 는 또한 출력 배선 (223) 에 접속되어 있다. 출력 배선 (223) 은, 배리어 메탈층 (213), 금속층 (214), 배리어 메탈층 (215) 으로 구성된다.
이상에 의해, pMOS SGT (219) 및 nMOS SGT (220) 로부터 인버터 회로가 구성된다.
이상의 구성에 의해, 본 실시형태에 관련된 인버터 회로에 있어서, 반도체 장치의 저저항화 및 미세화가 실현되고, 또한 다층 배선 사이의 기생 용량은 저감된다. 이로써, SGT 의 미세화에 수반하는 동작 속도의 저하를 회피할 수 있다.
본 실시형태에서는, 제 1 게이트 절연막 (140) 과 제 1 금속막 (138) 은, 바람직하게는, nMOS SGT (220) 를 인핸스먼트형으로 하는 재료이고, 제 2 게이트 절연막 (139) 과 제 2 금속막 (137) 은, 바람직하게는, pMOS SGT (219) 를 인핸스먼트형으로 하는 재료이다. 이 때, nMOS SGT (220) 와 pMOS SGT (219) 로 구성되는 본 인버터의 동작시에 흐르는 관통 전류는 저감될 수 있다.
또한, 본 실시형태에 관련된 nMOS SGT 에 있어서는, 제 2 절연막 (162) 의 두께는, 바람직하게는, 제 1 게이트 절연막 (140) 의 두께와 제 1 금속막 (138) 의 두께의 합보다 두껍다. 이 경우, 제 1 게이트 절연막 (140) 과 제 1 금속막 (138) 은, 제 1 기둥 형상 실리콘층 (232) 과, 제 1 폴리실리콘막 (136, 152) 과, 제 1 절연막 (129) 과, 제 2 절연막 (162) 에 덮인다.
상기 구성을 취할 때, 제 1 금속막 (138) 은, 그 전체 둘레가 보호되어 있기 때문에, 금속 실리콘 화합물 형성시에, 황산과산화수소수 혼합액 혹은 암모니아과산화수소수 혼합액에 의해 에칭되지 않고 완료된다.
또한, 본 실시형태에 관련된 pMOS SGT 에 있어서는, 제 2 절연막 (161) 의 두께는, 바람직하게는, 제 2 게이트 절연막 (139) 의 두께와 제 2 금속막 (137) 의 두께의 합보다 두껍다. 이 경우, 제 2 게이트 절연막 (139) 과 제 2 금속막 (137) 은, 제 2 기둥 형상 실리콘층 (231) 과, 제 2 폴리실리콘막 (135, 151) 과, 제 4 절연막 (129) 과, 제 5 절연막 (161) 에 덮인다.
상기 구성을 취할 때, 제 2 금속막 (137) 은, 그 전체 둘레가 보호되어 있기 때문에, 금속 실리콘 화합물 형성시에, 황산과산화수소수 혼합액 혹은 암모니아과산화수소수 혼합액에 의해 에칭되지 않고 완료된다.
또한, 본 실시형태에 관련된 nMOS SGT 에 있어서는, 제 1 기둥 형상 실리콘층 (232) 의 중심으로부터 제 1 평면 형상 실리콘층 (234) 의 단까지의 길이가, 바람직하게는, 제 1 기둥 형상 실리콘층 (232) 의 중심으로부터 측벽까지의 길이와, 제 1 게이트 절연막 (140) 의 두께와, 제 1 게이트 전극 (236) 의 두께와, 제 3 절연막 (164) 의 두께의 합보다 크다.
상기 구성을 취할 때, 제조 공정을 특별히 추가하지 않고, n+ 형 실리콘층 (113) 에 제 1 금속 실리콘 화합물 (172) 을 형성할 수 있게 된다.
또한, 본 실시형태에 관련된 pMOS SGT 에 있어서는, 제 2 기둥 형상 실리콘층 (231) 의 중심으로부터 제 2 평면 형상 실리콘층 (233) 의 단까지의 길이가, 바람직하게는, 제 2 기둥 형상 실리콘층 (231) 의 중심으로부터 측벽까지의 길이와, 제 2 게이트 절연막 (139) 의 두께와, 제 1 게이트 전극 (235) 의 두께와, 제 6 절연막 (164) 의 두께의 합보다 크다.
상기 구성을 취할 때, 제조 공정을 특별히 추가하지 않고, p+ 형 실리콘층 (119) 에 제 4 금속 실리콘 화합물 (168) 을 형성할 수 있게 된다.
다음으로, 본 발명의 실시형태에 관련된 SGT 를 구비하는 인버터를 형성하기 위한 제조 방법의 일례를 도 2a～d ～ 도 88a～d 를 참조하여 설명한다. 한편, 이들 도면에서는, 동일한 구성 요소에 대해서는 동일한 부호가 부여되어 있다.
도 2a～d ～ 도 88a～d 는, 이 발명에 관련된 SGT 의 제조예를 나타내고 있다. a 는 평면도, b 는 X-X' 의 단면도, c 는 Y1-Y1' 의 단면도, d 는 Y2-Y2' 의 단면도를 나타내고 있다.
먼저, 실리콘 산화막 (101) 과 실리콘층 (102) 으로 구성되어 있는 기판 상에, 도 2a ～ 2d 에 나타내는 바와 같이 추가로 질화막 (103) 을 성막한다. 이 때, 기판은 실리콘으로 구성되어 있어도 된다. 또한 기판은, 실리콘층 상에 산화막이 형성되고, 산화막 상에 추가로 실리콘층이 형성된 것이어도 된다. 본 실시형태에서는, 실리콘층 (102) 으로서 i 형 실리콘층을 사용한다. 실리콘층 (102) 으로서 i 형 실리콘층 대신에 p 형 실리콘층, n 형 실리콘층을 사용하는 경우에는, SGT 의 채널이 되는 부분에 불순물을 도입한다. 또한, i 형 실리콘층 대신에, 얇은 n 형 실리콘층 혹은 얇은 p 형 실리콘층을 사용해도 된다.
다음으로, 기둥 형상 실리콘층을 위한 하드 마스크를 형성하기 위한 레지스트 (104, 105) 를, 도 3a ～ 3d 에 나타내는 바와 같이, 질화막 (103) 상에 형성한다.
다음으로, 질화막 (103) 을 에칭하고, 도 4a ～ 4d 에 나타내는 바와 같이 하드 마스크 (106, 107) 를 형성한다.
다음으로, 실리콘층 (102) 을 에칭하고, 도 5a ～ 5d 에 나타내는 바와 같이 기둥 형상 실리콘층 (231, 232) 을 형성한다.
다음으로, 레지스트 (104, 105) 를 박리한다. 박리 후의 기판 상의 모습은 도 6a ～ 6d 에 나타내는 바와 같이 된다.
실리콘층 (102) 의 표면을 산화하여, 도 7a ～ 7d 에 나타내는 바와 같이 희생 산화막 (108) 을 형성한다. 이 희생 산화에 의해, 실리콘 에칭 중에 투입되어지는 카본 등의 실리콘 표면이 제거된다.
희생 산화막 (108) 을 에칭에 의해 제거하여, 도 8a ～ 8d 에 나타내는 바와 같은 형상으로 성형한다.
산화막 (109) 을, 도 9a ～ 9d 에 나타내는 바와 같이, 실리콘층 (102) 및 하드 마스크 (106, 107) 의 표면에 형성한다.
산화막 (109) 을 에칭하여, 도 10a ～ 10d 에 나타내는 바와 같이, 기둥 형상 실리콘층 (231, 232) 의 측벽에 사이드 월 형상으로 잔존시켜, 사이드 월 (110, 111) 을 형성한다. 기둥 형상 실리콘층 (231) 하부의 주위에 n+ 형 실리콘층을 불순물 주입에 의해 형성할 때, 이 사이드 월 (110, 111) 에 의해, 채널에 불순물이 도입되지 않고, SGT 의 임계치 전압의 변동을 억제할 수 있다.
기둥 형상 실리콘층 (232) 하부에 불순물을 주입하기 위한 레지스트 (112) 를, 도 11a ～ 11d 에 나타내는 바와 같이, 기둥 형상 실리콘층 (231) 의 주위에 형성한다.
도 12b 및 12c 에 있어서 화살표로 나타내는 바와 같이, nMOS SGT 형성 예정 영역의 실리콘층 (102) 에 예를 들어 비소를 주입하여, 기둥 형상 실리콘층 (232) 하부의 주위에 n+ 형 실리콘층 (113) 을 형성한다. 이 때, 하드 마스크 (107) 및 사이드 월 (111) 에 덮인 실리콘층 (102) 의 부분은, n+ 형 실리콘층은 되지 않고, 기둥 형상 실리콘층 (232) 의 제 1 실리콘층 (114) 의 영역을 구성한다.
레지스트 (112) 를 박리한다. 박리 후의 기판 상의 모습은 도 13a ～ 13d 에 나타내는 바와 같이 된다.
사이드 월 (110, 111) 을 에칭에 의해 제거한다. 에칭 후의 기판 상의 모습은 도 14a ～ 14d 에 나타내는 바와 같이 된다.
어닐을 실시하고, 주입된 불순물, 여기서는 비소를 활성화시킨다. 이로써, 도 15a ～ 15d 에 나타내는 바와 같이, 주입된 불순물은 기둥 형상 실리콘층 (232) 하부까지 확산된다. 이로써, 기둥 형상 실리콘층 (231) 하부도 n+ 형 실리콘층이 되어, n+ 형 실리콘층 (113) 의 일부가 된다.
산화막 (115) 을, 도 16a ～ 16d 에 나타내는 바와 같이, 실리콘층 (102), 및 하드 마스크 (106, 107), n+ 형 실리콘층 (113) 의 표면에 형성한다.
산화막 (115) 을 에칭하여, 도 17a ～ 17d 에 나타내는 바와 같이, 기둥 형상 실리콘층 (231, 232) 의 측벽에 사이드 월 형상으로 잔존시켜, 사이드 월 (116, 117) 을 형성한다. 기둥 형상 실리콘층 (231) 하부의 주위에 p+ 형 실리콘층을 불순물 주입에 의해 형성할 때, 이 사이드 월에 의해, 채널에 불순물이 도입되지 않고, SGT 의 임계치 전압의 변동을 억제할 수 있다.
기둥 형상 실리콘층 (232) 하부에 불순물을 주입하기 위해서, 도 18a ～ 18d 에 나타내는 바와 같이, 기둥 형상 실리콘층 (231) 의 주위에 레지스트 (118) 를 형성한다.
도 19b 및 19d 에 있어서 화살표로 나타내는 바와 같이, pMOS SGT 형성 예정 영역의 실리콘층 (102) 에 예를 들어 붕소를 주입하여, 기둥 형상 실리콘층 (231) 하부의 주위에 p+ 형 실리콘층 (119) 을 형성한다. 이 때, 하드 마스크 (106) 및 사이드 월 (116) 에 덮인 실리콘층 (102) 의 부분은, p+ 형 실리콘층은 되지 않고, 기둥 형상 실리콘층 (231) 의 제 2 실리콘층 (120) 의 영역을 구성한다.
레지스트 (118) 를 박리한다. 박리 후의 기판 상의 모습은 도 20a ～ 20d 에 나타내는 바와 같이 된다.
사이드 월 (116, 117) 을 에칭에 의해 제거한다. 에칭 후의 기판 상의 모습은 도 21a ～ 21d 에 나타내는 바와 같이 된다.
어닐을 실시하고, 주입된 불순물, 여기서는 붕소를 활성화시킨다. 이로써, 도 22a ～ 22d 에 나타내는 바와 같이, 주입된 불순물은 기둥 형상 실리콘층 (231) 하부까지 확산된다. 이로써, 기둥 형상 실리콘층 (231) 하부도 p+ 형 실리콘층이 되어, p+ 형 실리콘층 (119) 의 일부가 된다.
산화막 (121) 을, 도 23a ～ 23d 에 나타내는 바와 같이, 하드 마스크 (106, 107), 및 n+ 형 실리콘층 (113), p+ 형 실리콘층 (119) 의 표면에 형성한다. 이 산화막 (121) 은, 이후에 실시되는 평면 형상 실리콘층 형성을 위한 레지스트로부터 제 1 실리콘층 (114), 제 2 실리콘층 (120) 을 보호한다.
평면 형상 실리콘층 형성을 위한 레지스트 (122, 123) 를 형성한다. 레지스트 (122, 123) 는, 각각 도 24a ～ 24d 에 나타내는 바와 같이, 제 2 실리콘층 (120) 과 그 하부 주위, 및 제 1 실리콘층 (114) 과 그 하부 주위를 덮도록 형성한다.
산화막 (121) 을 에칭하여, 도 25a ～ 25d 에 나타내는 바와 같이 산화막 (124, 125) 으로 분리한다.
p+ 형 실리콘층 (119), n+ 형 실리콘층 (113) 의 일부를 에칭하고, 도 26a ～ 26d 에 나타내는 바와 같이 평면 형상 실리콘층 (233, 234) 을 형성한다. 평면 형상 실리콘층 (233) 은, p+ 형 실리콘층 (119) 중, 제 2 실리콘층 (120) 의 바로 아래 주위에 배치된 평면 형상의 부분이다. 또한, 평면 형상 실리콘층 (234) 은, n+ 형 실리콘층 (113) 중, 제 1 실리콘층 (114) 의 바로 아래 주위에 배치된 평면 형상의 부분이다.
레지스트 (122, 123) 를 제거한다. 제거 후의 기판 상의 모습은 도 27a ～ 27d 에 나타내는 바와 같이 된다.
산화막 (126) 을, 도 28a ～ 28d 에 나타내는 바와 같이, 레지스트 (122, 123), 및 평면 형상 실리콘층 (233, 244) 의 표면에 형성한다.
CMP (화학 기계 연마) 를 실시하여, 산화막 (126) 을 평탄화하고, 도 29a ～ 29d 에 나타내는 바와 같이 하드 마스크 (106, 107) 를 노출시킨다.
산화막 (126, 124, 125) 을 에칭하고, 도 30a ～ 30d 에 나타내는 바와 같이, 평면 형상 실리콘층 (119 및 133) 사이를 매립하는 산화막 (126) 을 형성한다.
상기 공정의 결과물 상에 산화막 (128) 을 형성한다. 이 때, 도 31a ～ 31d 에 나타내는 바와 같이, n+ 형 실리콘층 (113) 상, p+ 형 실리콘층 (119) 상, 산화막 (126) 상, 하드 마스크 (106, 107) 상에 두껍게 산화막 (128) 을 형성하고, 기둥 형상 실리콘층 (231, 232) 의 측벽에 얇게 산화막 (128) 을 형성한다.
에칭에 의해, 기둥 형상 실리콘층 (231, 232) 의 측벽에 형성되어 있는 산화막 (128) 을 제거한다. 에칭은 등방성 에칭이 바람직하다. n+ 형 실리콘층 (113) 상, p+ 형 실리콘층 (119) 상, 산화막 (126) 상, 하드 마스크 (106, 107) 상에 두껍게 산화막 (128) 을 형성하고, 기둥 형상 실리콘층 (231, 232) 의 측벽에 얇게 산화막 (128) 을 형성하였기 때문에, 기둥 형상 실리콘층의 측벽의 산화막 (128) 을 에칭한 후에도, n+ 형 실리콘층 (113) 상, p+ 형 실리콘층 (119) 상, 산화막 (126) 상에, 도 32a ～ 32d 에 나타내는 바와 같이, 산화막 (128) 이 남아, 절연막 (129) 을 형성한다. 또한, 이 경우, 하드 마스크 (106, 107) 상에도 산화막 (130, 131) 이 남는다.
절연막 (129) 에 의해, 게이트 전극과 평면 형상 실리콘층 사이의 기생 용량을 저감시킬 수 있다.
게이트 절연막 (132) 을, 도 33a ～ 33d 에 나타내는 바와 같이, 적어도, 제 1 실리콘층 (114) 과 그 하부 주위의 표면, 및 제 2 실리콘층 (120) 과 그 하부 주위의 표면을 덮도록 성막한다. 게이트 절연막 (132) 은, 산화막, 질화막, 고유전체막 중 어느 하나를 포함하는 막이다. 또한, 게이트 절연막 성막 전에, 기둥 형상 실리콘층 (231, 232) 에 대하여 수소 분위기 어닐 혹은 에피택셜 성장을 실시해도 된다.
금속막 (133) 을, 도 34a ～ 34d 에 나타내는 바와 같이 게이트 절연막 (132) 의 표면에 성막한다. 금속막은, 티탄, 질화티탄 혹은 탄탈, 질화탄탈을 함유하는 막이 바람직하다. 금속막을 사용함으로써, 채널 영역의 공핍화를 억제할 수 있으며, 또한 게이트 전극을 저저항화할 수 있다. 이후의 공정은 항상 금속 게이트 전극에 의한 금속 오염을 억제하는 것과 같은 제조 공정으로 할 필요가 있다.
폴리실리콘막 (134) 을, 도 35a ～ 35d 에 나타내는 바와 같이 금속막 (133) 의 표면에 형성한다. 금속 오염을 억제하기 위해서, 상압 CVD 를 사용하여 폴리실리콘막 (134) 을 형성하는 것이 바람직하다.
폴리실리콘막 (134) 을 에칭하여, 도 36a ～ 36d 에 나타내는 바와 같이, 사이드 월 형상으로 잔존시킨 폴리실리콘막 (135, 136) 을 형성한다.
금속막 (133) 을 에칭한다. 기둥 형상 실리콘층 (231, 232) 의 측벽의 금속막은 폴리실리콘막 (135, 136) 에 보호되어 에칭되지 않고, 도 37a ～ 37d 에 나타내는 바와 같이, 사이드 월 형상으로 잔존한 금속막 (137, 138) 이 된다.
게이트 절연막 (132) 을 에칭한다. 기둥 형상 실리콘층 (231, 232) 의 측벽의 게이트 절연막은 폴리실리콘막 (135, 136) 에 보호되어 에칭되지 않고, 도 38a ～ 38d 에 나타내는 바와 같이, 사이드 월 형상으로 잔존한 게이트 절연막 (140) 이 된다.
폴리실리콘막 (141) 을, 도 39a ～ 39d 에 나타내는 바와 같이, 회로를 형성하고 있는 면의 표면에 형성한다. 금속 오염을 억제하기 위해서, 상압 CVD 를 사용하여 폴리실리콘막 (141) 을 형성하는 것이 바람직하다.
게이트 절연막 (134, 140) 에 고유전체막을 사용하는 경우, 이 고유전체막은 금속 오염의 오염원이 될 수 있다.
이 폴리실리콘막 (141) 에 의해, 게이트 절연막 (139) 과 금속막 (137) 은, 기둥 형상 실리콘층 (231) 과, 폴리실리콘막 (135, 141) 과, 절연막 (129) 과, 하드 마스크 (106) 에 덮인다.
또한, 게이트 절연막 (140) 과 금속막 (138) 은, 기둥 형상 실리콘층 (232) 과, 폴리실리콘막 (136, 141) 과, 절연막 (129) 과, 하드 마스크 (107) 에 덮인다.
즉, 오염원인 게이트 절연막 (139, 140) 과 금속막 (137, 138) 은 기둥 형상 실리콘층 (231, 232) 과 폴리실리콘층 (135, 136, 141), 절연막 (129), 하드 마스크 (106, 107) 에 덮이기 때문에, 게이트 절연막 (139, 140) 과 금속막 (137, 138) 에 함유되는 금속에 의한 금속 오염을 억제할 수 있다.
상기 목적을 달성하기 위해서, 금속막을 두껍게 형성하고, 에칭을 실시하여 사이드 월 형상으로 잔존시키고, 게이트 절연막을 에칭한 후, 폴리실리콘막을 형성하고, 게이트 절연막과 금속막이, 기둥 형상 실리콘층과, 폴리실리콘층과, 절연막과, 하드 마스크에 덮이는 구조를 형성하는 것으로 해도 된다.
폴리실리콘막 (142) 을, 도 40a ～ 40d 에 나타내는 바와 같이, 회로를 형성하고 있는 면의 표면에 형성한다. 기둥 형상 실리콘 (231, 232) 사이를 매립하기 위해서, 저압 CVD 를 사용하여 폴리실리콘막을 형성하는 것이 바람직하다. 오염원인 게이트 절연막과 금속막은, 기둥 형상 실리콘층 (231, 232) 과, 폴리실리콘층 (135, 136, 141) 과, 절연막 (129) 과, 하드 마스크 (106, 107) 에 덮여 있기 때문에, 저압 CVD 를 사용할 수 있다.
도 41a ～ 41d 에 나타내는 바와 같이, 산화막 (130, 131) 을 연마 스토퍼로 하여 CMP (화학 기계 연마) 를 실시하여, 도 41a ～ 41d 에 나타내는 바와 같이 폴리실리콘막 (142) 을 평탄화한다. 폴리실리콘을 평탄화하기 때문에, CMP 장치의 금속 오염을 억제할 수 있다.
산화막 (130, 131) 을 에칭에 의해 제거한다. 에칭 후의 기판 상의 모습은 도 42a ～ 42d 에 나타내는 바와 같이 된다.
폴리실리콘막 (142) 을 에치백하여, 도 43a ～ 43d 에 나타내는 바와 같이, 형성되는 게이트 절연막 (139, 140) 및 게이트 전극의 형성 예정 영역의 상단부까지 폴리실리콘막 (142) 을 제거한다. 이 에치백에 의해, SGT 의 게이트 길이가 결정된다.
기둥 형상 실리콘층 (231, 232) 상부 측벽의 금속막 (137, 138) 을 에칭하여 제거한다. 에칭 후의 기판 상의 모습은 도 44a ～ 44d 에 나타내는 바와 같이 된다.
기둥 형상 실리콘층 (231, 232) 상부 측벽의 게이트 절연막 (139, 140) 을 에칭하여 제거한다. 에칭 후의 기판 상의 모습은 도 45a ～ 45d 에 나타내는 바와 같이 된다.
산화막 (144) 을, 도 46a ～ 46d 에 나타내는 바와 같이, 회로를 형성하고 있는 면의 표면에 형성한다. 이 산화막 (144) 에 의해, 후공정에 있어서 실시되는 웨트 처리 또는 드라이 처리로부터 게이트 전극 상면이 보호되기 때문에, 게이트 길이의 변동, 요컨대 게이트 길이의 편차나 게이트 전극 상면으로부터의 게이트 절연막 (139, 140), 금속막 (137, 138) 에 대한 데미지를 억제할 수 있다.
질화막 (145) 을, 도 47a ～ 47d 에 나타내는 바와 같이 산화막 (144) 의 표면에 형성한다.
질화막 (145) 과 산화막 (144) 을 에칭하여, 도 48a ～ 48d 에 나타내는 바와 같이, 사이드 월 형상으로 잔존시킨 질화막 (146, 147) 과 산화막 (148, 149) 을 형성한다.
사이드 월 형상으로 잔존시킨 질화막 (146) 과 산화막 (148) 의 막두께의 합이, 이후에 게이트 전극 (235) 의 막두께가 되고, 사이드 월 형상으로 잔존시킨 질화막 (147) 과 산화막 (149) 의 막두께의 합이, 이후에 게이트 전극 (236) 의 막두께가 되기 때문에, 산화막 (144) 과 질화막 (145) 의 성막 막두께 및 에치백 조건을 조정함으로써, 원하는 막두께의 게이트 전극을 형성할 수 있다.
또한, 사이드 월 형상으로 잔존시킨 질화막 (146) 과 산화막 (148) 의 막두께의 합과 기둥 형상 실리콘층 (231) 의 반경과의 합이, 게이트 절연막 (139) 과 금속막 (137) 으로 구성되는 원통의 외주의 반경보다 크고, 또한 사이드 월 형상으로 잔존시킨 질화막 (147) 과 산화막 (149) 의 막두께의 합과 기둥 형상 실리콘층 (232) 의 반경과의 합이, 게이트 절연막 (140) 과 금속막 (138) 으로 구성되는 원통의 외주의 반경보다 큰 것이 바람직하다. 이 때, 게이트 에칭 후에 금속막 (137, 138) 은 폴리실리콘막에 덮이기 때문에, 금속 오염을 억제할 수 있다.
게이트 배선 (221) 을 형성하기 위한 레지스트 (150) 를, 도 49a ～ 49d 에 나타내는 바와 같이, 적어도 제 1 실리콘층 (114) 과 제 2 실리콘층 (120) 사이의 폴리실리콘층 (142) 상에 형성한다.
폴리실리콘막 (142, 141, 135, 136) 을 에칭하고, 도 50a ～ 50d 에 나타내는 바와 같이, 게이트 전극 (235, 236), 게이트 배선 (221) 을 형성한다.
게이트 전극 (235) 은, 금속막 (137) 과 폴리실리콘막 (135, 151) 으로 구성되고,
게이트 전극 (236) 은, 금속막 (138) 과 폴리실리콘막 (136, 152) 으로 구성된다.
게이트 전극 (235, 236) 사이를 접속하는 게이트 배선 (221) 은, 폴리실리콘막 (135, 151, 142, 152, 136) 으로 구성된다.
절연막 (129) 을 에칭하여, 도 51a ～ 51d 에 나타내는 바와 같이, p+ 형 실리콘층 (119) 과 n+ 형 실리콘층 (113) 의 표면을 노출시킨다.
레지스트 (150) 를 박리한다. 박리 후의 기판 상의 모습은 도 52a ～ 52d 에 나타내는 바와 같이 된다.
산화를 실시하여, 도 53a ～ 53d 에 나타내는 바와 같이 산화막 (153, 154, 155) 을 형성한다. 이 산화막에 의해, 이후에 실시되는 하드 마스크 (106, 107), 및 질화막 (146, 147) 의 에칭시에, p+ 형 실리콘층 (159), n+ 형 실리콘층 (157), 게이트 전극 (235, 236), 및 게이트 배선 (221) 은, 웨트 처리 또는 드라이 처리에 의한 에칭으로부터 보호된다.
하드 마스크 (106, 107), 질화막 (146, 147) 을 웨트 처리 또는 드라이 처리에 의해 에칭하여 제거한다. 에칭 후의 기판 상의 모습은 도 54a ～ 54d 에 나타내는 바와 같이 된다. 산화막 (148, 149) 에 의해, 웨트 처리 또는 드라이 처리로부터 게이트 전극 상면이 보호되기 때문에, 게이트 길이의 변동, 요컨대 게이트 길이의 편차나 게이트 전극 상면으로부터의 게이트 절연막 (139, 140), 금속막 (137, 138) 에 대한 데미지를 억제할 수 있다. 이 때, 게이트 절연막 (139, 140) 과 금속막 (137, 138) 은, 폴리실리콘 (135, 136, 151, 152) 과, 산화막 (148, 149) 과, 기둥 형상 실리콘층 (231, 232) 과, 절연막 (129) 에 덮이기 때문에, 질화막 웨트 에칭 장치의 금속 오염을 억제한다.
산화막 (148, 149, 153, 154, 155) 을 에칭에 의해 제거한다. 에칭 후의 기판 상의 모습은 도 55a ～ 55d 에 나타내는 바와 같이 된다.
기둥 형상 실리콘층 (232) 의 상부에 n+ 형 실리콘층을 불순물 주입에 의해 형성하기 위한 레지스트 (156) 를, 도 56a ～ 56d 에 나타내는 바와 같이 기둥 형상 실리콘층 (231) 의 주위에 형성한다. 이 공정 전에, 불순물 주입의 스루 산화막으로서 얇은 산화막을 형성해도 된다.
도 57b 및 57c 에 있어서 화살표로 나타내는 바와 같이, 기둥 형상 실리콘층 (232) 상부에 예를 들어 비소를 주입하여, n+ 형 실리콘층 (157) 을 형성한다. 기판에 대하여 수직인 선을 0 도로 하였을 때, 비소를 주입하는 각도는 10 내지 60 도이고, 특히 60 도와 같은 고각도가 바람직하다. 고각도로 비소를 주입함으로써, n+ 형 실리콘층 (157) 과 게이트 전극 (236) 은, 오버랩을 가지며, 또한 그 오버랩을 최소로 할 수 있다.
레지스트 (156) 를 박리한다. 박리 후의 기판 상의 모습은 도 58a ～ 58d 에 나타내는 바와 같이 된다.
열처리를 실시하여, 비소를 활성화시킨다. 활성화 후의 기판 상의 모습은 도 59a ～ 59d 에 나타내는 바와 같이 된다.
기둥 형상 실리콘층 (231) 의 상부에 p+ 형 실리콘층을 불순물 주입에 의해 형성하기 위한 레지스트 (158) 를, 도 60a ～ 60d 에 나타내는 바와 같이, 기둥 형상 실리콘층 (232) 의 주위에 형성한다.
도 61b 및 61d 에 나타내는 바와 같이, 기둥 형상 실리콘층 (231) 상부에 예를 들어 붕소를 주입하여, p+ 형 실리콘층 (159) 을 형성한다. 기판에 대하여 수직인 선을 0 도로 하였을 때, 붕소를 주입하는 각도는 10 내지 60 도이고, 특히 60 도와 같은 고각도가 바람직하다. 고각도로 비소를 주입함으로써, p+ 형 실리콘층 (159) 과 게이트 전극 (235) 은, 오버랩을 가지며, 또한 그 오버랩을 최소로 할 수 있다.
레지스트 (158) 를 박리한다. 박리 후의 기판 상의 모습은 도 62a ～ 62d 에 나타내는 바와 같이 된다.
열처리를 실시하여, 붕소를 활성화시킨다. 활성화 후의 기판 상의 모습은 도 63a ～ 63d 에 나타내는 바와 같이 된다. n+ 형 실리콘층 (157) 의 열처리와 p+ 형 실리콘층 (159) 의 열처리를 별도로 실시함으로써, 각각의 열처리 조건을 용이하게 최적화할 수 있기 때문에, 쇼트 채널 효과를 억제하고 리크 전류를 억제할 수 있다.
질화막 (160) 을, 도 64a ～ 64d 에 나타내는 바와 같이, 회로를 형성하고 있는 면의 표면에 형성한다.
질화막 (160) 을 에칭하여, 도 65a ～ 65d 에 나타내는 바와 같이, 게이트 전극 (235) 의 상부 또한 기둥 형상 실리콘층 (231) 의 상부 측벽에 사이드 월 형상으로 형성된 질화막으로 이루어지는 절연막 (161) 과, 게이트 전극 (236) 의 상부 또한 기둥 형상 실리콘층 (232) 의 상부 측벽에 사이드 월 형상으로 형성된 질화막으로 이루어지는 절연막 (162) 과, 게이트 전극 (235, 236) 과, 절연막 (129) 의 측벽에 사이드 월 형상으로 형성된 질화막으로 이루어지는 절연막 (164) 과, p+ 형 실리콘층 (119) 의 측벽에 사이드 월 형상으로 형성된 질화막으로 이루어지는 절연막 (163) 과, n+ 형 실리콘층 (113) 의 측벽에 사이드 월 형상으로 형성된 질화막으로 이루어지는 절연막 (165) 을 형성한다.
게이트 전극의 상부 또한 기둥 형상 반도체층의 상부 측벽에 사이드 월 형상으로 형성된 절연막 (161, 162) 의 두께를, 게이트 절연막 (139, 140) 의 두께와 금속막 (137, 138) 의 두께의 합보다 두껍게 함으로써, 게이트 절연막 (140) 과 금속막 (138) 은, 기둥 형상 실리콘층 (232) 과, 폴리실리콘막 (136, 152) 과, 절연막 (129) 과, 절연막 (162) 에 덮이고, 또한 게이트 절연막 (139) 과 금속막 (137) 은, 기둥 형상 실리콘층 (231) 과, 폴리실리콘막 (135, 151) 과, 절연막 (129) 과, 절연막 (161) 에 덮인다.
기둥 형상 실리콘층 (232) 의 상부에 기판에 대하여 수직 방향으로 깊은 n+ 형 실리콘층을 불순물 주입에 의해 형성하기 위한 레지스트 (166) 를, 도 66a ～ 66d 에 나타내는 바와 같이, 기둥 형상 실리콘층 (231) 의 주위에 형성한다. 기판에 대하여 수직 방향으로 깊은 n+ 형 실리콘층으로 함으로써, 이후에 금속 실리콘 화합물을 n+ 형 실리콘층에 형성할 수 있다. 기판에 대하여 수직 방향으로 얕은 n+ 형 실리콘층이면, 이후에 형성되는 금속 실리콘 화합물은, n+ 형 실리콘층과 제 1 실리콘층에 형성되고, 리크 전류의 원인이 된다.
도 67b 및 67c 에 나타내는 바와 같이, 기둥 형상 실리콘층 (232) 상부에 예를 들어 비소를 주입하여, n+ 형 실리콘층 (157) 을 기판에 대하여 수직 방향으로 보다 깊은 것으로 한다. 기판에 대하여 수직인 선을 0 도로 하였을 때, 비소를 주입하는 각도는 0 도 내지 7 도와 같은 저각도가 바람직하다. 저각도로 비소를 주입함으로써, nMOS SGT 의 기둥 형상 실리콘층 상부에, 기판에 대하여 수직 방향으로 깊은 n+ 형 실리콘층을 형성할 수 있다.
레지스트 (166) 를 박리한다. 박리 후의 기판 상의 모습은 도 68a ～ 68d 에 나타내는 바와 같이 된다.
기둥 형상 실리콘층 (231) 의 상부에 기판에 대하여 수직 방향으로 깊은 p+ 형 실리콘층을 불순물 주입에 의해 형성하기 위한 레지스트 (167) 를, 도 69a ～ 69d 에 나타내는 바와 같이, 기둥 형상 실리콘층 (232) 의 주위에 형성한다. 기판에 대하여 수직 방향으로 깊은 p+ 형 실리콘층으로 함으로써, 이후에 금속 실리콘 화합물을 p+ 형 실리콘층에 형성할 수 있다. 기판에 대하여 수직 방향으로 얕은 p+ 형 실리콘층이면, 이후에 형성되는 금속 실리콘 화합물은, p+ 형 실리콘층과 제 2 실리콘층에 형성되고, 리크 전류의 원인이 된다.
도 70b 및 70d 에 나타내는 바와 같이, 기둥 형상 실리콘층 (231) 의 상부에 예를 들어 붕소를 주입하여, p+ 형 실리콘층 (159) 을 기판에 대하여 수직 방향으로 깊은 것으로 한다. 기판에 대하여 수직인 선을 0 도로 하였을 때, 붕소를 주입하는 각도는 0 도 내지 7 도와 같은 저각도가 바람직하다. 저각도로 붕소를 주입함으로써, pMOS SGT 의 기둥 형상 실리콘층 상부에, 기판에 대하여 수직 방향으로 깊은 p+ 형 실리콘층을 형성할 수 있다.
레지스트 (167) 를 박리한다. 박리 후의 기판 상의 모습은 도 71a ～ 71d 에 나타내는 바와 같이 된다.
불순물 활성화를 위한 열처리를 실시한다. 활성화 후의 모습은 도 72a ～ 72d 에 나타내는 바와 같이 된다.
Ni 혹은 Co 등의 금속을 스퍼터하고, 열처리를 가함으로써, 도 73a ～ 73d 에 나타내는 바와 같이, p+ 형 실리콘층 (119), p+ 형 실리콘층 (159), 게이트 전극 (235), n+ 형 실리콘층 (113), n+ 형 실리콘층 (157), 게이트 전극 (236) 표면에, 금속 실리콘 화합물을 형성하고, 미반응의 금속막을 황산과산화수소수 혼합액 혹은 암모니아과산화수소수 혼합액에 의해 제거함으로써, p+ 형 실리콘층 (119) 표면에 금속 실리콘 화합물 (168) 을, p+ 형 실리콘층 (159) 표면에 금속 실리콘 화합물 (169) 을, 게이트 전극 (235), 게이트 배선 (221), 게이트 전극 (236) 표면에 금속 실리콘 화합물 (170) 을, n+ 형 실리콘층 (113) 표면에 금속 실리콘 화합물 (172) 을, n+ 형 실리콘층 (157) 표면에 금속 실리콘 화합물 (171) 을 형성한다.
게이트 절연막 (140) 과 금속막 (138) 은, 기둥 형상 실리콘층 (232) 과, 폴리실리콘막 (136, 152) 과, 절연막 (129) 과, 절연막 (162) 에 덮이고, 또한 게이트 절연막 (139) 과 금속막 (137) 은, 기둥 형상 실리콘층 (231) 과, 폴리실리콘막 (135, 151) 과, 절연막 (129) 과, 절연막 (161) 에 덮여 있기 때문에, 황산과산화수소수 혼합액 혹은 암모니아과산화수소수 혼합액에 의해 금속막 (137, 138) 은 에칭되지 않는다.
즉, 본 발명의 구조를 사용함으로써, 게이트 전극에 금속을 사용할 수 있고, 채널 영역의 공핍화를 억제할 수 있으며, 또한 게이트 전극을 저저항화할 수 있고, 금속 실리콘 화합물에 의해, 게이트, 소스, 드레인의 저저항화를 할 수 있다.
통상, Ni 혹은 Co 등의 금속을 스퍼터하기 전에, 전처리로서 희불산에 의해 실리콘층 표면의 자연 산화막을 박리한다. 이 때, 산화막으로 이루어지는 절연막 (129) 은, 측벽에 사이드 월 형상으로 형성된 질화막으로 이루어지는 절연막 (164) 에 의해 희불산으로부터 보호된다.
질화막과 같은 컨택트 스토퍼 (173) 를 형성하고, 층간 절연막 (174) 을 퇴적하고, 도 74a ～ 74d 에 나타내는 바와 같이 평탄화를 실시한다.
기둥 형상 실리콘 (231, 232) 의 상방에, 도 75a ～ 75d 에 나타내는 바와 같이, 컨택트 구멍을 형성하기 위한 레지스트 (175) 를 형성한다.
층간 절연막 (174) 을 에칭하여, 도 76a ～ 76d 에 나타내는 바와 같이, 기둥 형상 실리콘 (232) 의 상방에 컨택트 구멍 (176, 177) 을 형성한다.
레지스트 (175) 를 박리한다. 박리 후의 기판 상의 모습은 도 77a ～ 77d 에 나타내는 바와 같이 된다.
도 78a ～ 78d 에 나타내는 바와 같이, 평면 형상 실리콘층 (233, 234) 의 상방, 및 게이트 배선 (221) 의 상방에 컨택트 구멍을 형성하기 위한 레지스트 (178) 를 형성한다.
층간 절연막 (174) 을 에칭하여, 도 79a ～ 79d 에 나타내는 바와 같이, 평면 형상 실리콘층 (233, 234) 의 상방, 및 게이트 배선 (221) 의 상방에, 각각 컨택트 구멍 (179, 180, 181) 을 형성한다.
기둥 형상 실리콘 (231, 232) 의 상방의 컨택트 구멍 (176, 177) 과, 평면 형상 실리콘층 (233, 234) 의 상방, 및 게이트 배선 (221) 의 상방의 컨택트 구멍 (179, 180, 181) 을 상이한 공정에 의해 형성하기 때문에, 기둥 형상 실리콘 (231, 232) 의 상방의 컨택트 구멍 (176, 177) 을 형성하기 위한 에칭 조건과, 평면 형상 실리콘층 (233, 234) 의 상방, 및 게이트 배선 (221) 의 상방의 컨택트 구멍 (179, 180, 181) 을 형성하기 위한 에칭 조건을 각각 최적화할 수 있다.
레지스트 (178) 를 박리한다. 박리 후의 기판 상의 모습은 도 80a ～ 80d 에 나타내는 바와 같이 된다.
컨택트 구멍 (179, 176, 180, 177, 181) 하의 컨택트 스토퍼 (173) 를 에칭한다. 에칭 후의 기판 상의 모습은 도 81a ～ 81d 에 나타내는 바와 같이 된다.
회로를 형성하고 있는 면의 표면에, 도 82a ～ 82d 에 나타내는 바와 같이, 배리어 메탈층 (182) 을 퇴적한 후, 금속 (183) 을 그 위에 퇴적한다.
도 83a ～ 83d 에 나타내는 바와 같이, 갭을 매립하도록 금속 (184) 을 퇴적한다.
금속 (184, 183), 배리어 메탈층 (182) 을 평탄화하고, 에칭하여, 도 84a ～ 84d 에 나타내는 바와 같이, 컨택트 (226, 227, 228, 229, 230) 를 형성한다. 컨택트 (226) 는, 배리어 메탈층 (185), 금속층 (190, 195) 으로 이루어진다. 컨택트 (227) 는, 배리어 메탈층 (186), 금속층 (191, 196) 으로 이루어진다. 컨택트 (228) 는, 배리어 메탈층 (187), 금속층 (192, 197) 으로 이루어진다. 컨택트 (229) 는, 배리어 메탈층 (188), 금속층 (193, 198) 으로 이루어진다. 컨택트 (230) 는, 배리어 메탈층 (189), 금속층 (194, 199) 으로 이루어진다.
도 85a ～ 85d 에 나타내는 바와 같이, 배리어 메탈층 (200), 금속층 (201), 배리어 메탈층 (202) 을 이 순서로, 평탄화한 표면에 퇴적한다.
전원 배선과 입력 배선과 출력 배선을 형성하기 위한 레지스트 (203, 204, 205, 206) 를, 도 86a ～ 86d 에 나타내는 바와 같이 형성한다.
배리어 메탈층 (202), 금속 (201), 배리어 메탈층 (200) 을 에칭하여, 도 87a ～ 87d 에 나타내는 바와 같이, 전원 배선 (222, 225), 입력 배선 (224), 출력 배선 (223) 을 형성한다. 전원 배선 (222) 은, 배리어 메탈층 (207), 금속층 (208), 배리어 메탈층 (209) 으로 이루어진다. 전원 배선 (225) 은, 배리어 메탈층 (216), 금속층 (217), 배리어 메탈층 (218) 으로 이루어진다. 입력 배선 (224) 은, 배리어 메탈층 (213), 금속층 (214), 배리어 메탈층 (215) 으로 이루어진다. 출력 배선 (223) 은, 배리어 메탈층 (210), 금속층 (211), 배리어 메탈층 (212) 으로 이루어진다.
레지스트 (203, 204, 205, 206) 를 박리한다. 박리 후의 기판 상의 모습은 도 88a ～ 88d 에 나타내는 바와 같이 된다.
이상의 제조 방법에 의하면, 제 1 및 제 4 절연막에 의해, 게이트 전극과 평면 형상 실리콘층 사이의 기생 용량이 적은 반도체 장치를 제조할 수 있다.
하나 또는 그 이상의 바람직한 실시형태를 참조함으로써, 본 출원의 본질을 설명 및 예시한 것으로서, 여기에 개시된 그 본질로부터 멀어지지 않으면, 그 바람직한 실시형태는 배치 및 세부에 있어서 수정되어도 되는 것은 분명하고, 또한, 여기에 개시된 주제의 범위 및 취지로부터 이탈하지 않으면, 본원은 그러한 수정 및 변경의 모두를 포함하는 것으로 해석되는 것을 의도하고 있는 것은 분명하다.
101. 실리콘 산화막
102. 실리콘층
103. 질화막
104. 레지스트
105. 레지스트
106. 하드 마스크
107. 하드 마스크
108. 희생 산화막
109. 산화막
110. 사이드 월
111. 사이드 월
112. 레지스트
113. n+ 형 실리콘층
114. 실리콘층
115. 산화막
116. 사이드 월
117. 사이드 월
118. 레지스트
119. p+ 형 실리콘층
120. 실리콘층
121. 산화막
122. 레지스트
123. 레지스트
124. 산화막
125. 산화막
126. 산화막
128. 산화막
129. 절연막
130. 산화막
131. 산화막
132. 게이트 절연막
133. 금속막
134. 폴리실리콘막
135. 폴리실리콘막
136. 폴리실리콘막
137. 금속막
138. 금속막
139. 게이트 절연막
140. 게이트 절연막
141. 폴리실리콘막
142. 폴리실리콘막
144. 산화막
145. 질화막
146. 질화막
147. 질화막
148. 산화막
149. 산화막
150. 레지스트
151. 폴리실리콘막
152. 폴리실리콘막
153. 산화막
154. 산화막
155. 산화막
156. 레지스트
157. n+ 형 실리콘층
158. 레지스트
159. p+ 형 실리콘층
160. 질화막
161. 절연막
162. 절연막
163. 절연막
164. 절연막
165. 절연막
166. 레지스트
167. 레지스트
168. 금속 실리콘 화합물
169. 금속 실리콘 화합물
170. 금속 실리콘 화합물
171. 금속 실리콘 화합물
172. 금속 실리콘 화합물
173. 컨택트 스토퍼
174. 층간 절연막
175. 레지스트
176. 컨택트 구멍
177. 컨택트 구멍
178. 레지스트
179. 컨택트 구멍
180. 컨택트 구멍
181. 컨택트 구멍
182. 배리어 메탈층
183. 금속
184. 금속
185. 배리어 메탈층
186. 배리어 메탈층
187. 배리어 메탈층
188. 배리어 메탈층
189. 배리어 메탈층
190. 금속층
191. 금속층
192. 금속층
193. 금속층
194. 금속층
195. 금속층
196. 금속층
197. 금속층
198. 금속층
199. 금속층
200. 배리어 메탈층
201. 금속층
202. 배리어 메탈층
203. 레지스트
204. 레지스트
205. 레지스트
206. 레지스트
207. 배리어 메탈층
208. 금속층
209. 배리어 메탈층
210. 배리어 메탈층
211. 금속층
212. 배리어 메탈층
213. 배리어 메탈층
214. 금속층
215. 배리어 메탈층
216. 배리어 메탈층
217. 금속층
218. 배리어 메탈층
219. pMOS SGT
220. nMOS SGT
221. 게이트 배선
222. 전원 배선
223. 출력 배선
224. 입력 배선
225. 전원 배선
226. 컨택트
227. 컨택트
228. 컨택트
229. 컨택트
230. 컨택트
231. 기둥 형상 실리콘층
232. 기둥 형상 실리콘층
233. 평면 형상 실리콘층
234. 평면 형상 실리콘층
235. 게이트 전극
236. 게이트 전극

Claims (16)

  1. 제 1 평면 형상 반도체층과,
    상기 제 1 평면 형상 반도체층 상에 형성된 제 1 기둥 형상 반도체층과,
    상기 제 1 기둥 형상 반도체층의 하부 영역과, 상기 제 1 평면 형상 반도체층에 형성된 제 1 고농도 반도체층과,
    상기 제 1 기둥 형상 반도체층의 상부 영역에 형성된, 상기 제 1 고농도 반도체층과 동일한 도전형의 제 2 고농도 반도체층과,
    상기 제 1 고농도 반도체층과 상기 제 2 고농도 반도체층 사이의 상기 제 1 기둥 형상 반도체층의 측벽에, 상기 제 1 기둥 형상 반도체층을 둘러싸도록 형성된 제 1 게이트 절연막과,
    상기 제 1 게이트 절연막 상에 상기 제 1 게이트 절연막을 둘러싸도록 형성된 제 1 금속막과,
    상기 제 1 금속막 상에 상기 제 1 금속막을 둘러싸도록 형성된 제 1 반도체막과,
    상기 제 1 금속막과 상기 제 1 반도체막으로 구성되어 있는 제 1 게이트 전극과,
    상기 제 1 게이트 전극과 상기 제 1 평면 형상 반도체층 사이에 형성된 제 1 절연막과,
    상기 제 1 게이트 전극의 상면 및 상기 제 1 기둥 형상 반도체층의 상부 측벽에 접하고, 상기 제 1 기둥 형상 반도체층의 상부 영역을 둘러싸도록 사이드 월 형상으로 형성된 제 2 절연막과,
    상기 제 1 게이트 전극과 상기 제 1 절연막의 측벽에 접하고, 상기 제 1 게이트 전극과 상기 제 1 절연막을 둘러싸도록 사이드 월 형상으로 형성된 제 3 절연막과,
    상기 제 1 기둥 형상 반도체층 상에 형성된 제 1 컨택트와,
    상기 제 1 평면 형상 반도체층 상에 형성된 제 2 컨택트와,
    상기 제 1 게이트 전극 상에 형성된 제 3 컨택트를 구비하고,
    상기 제 1 게이트 절연막은, 상기 제 1 기둥 형상 반도체층과, 상기 제 1 금속막과, 상기 제 1 반도체막과, 상기 제 1 절연막과, 상기 제 2 절연막에 덮이고, 상기 제 1 금속막은 상기 제 1 게이트 절연막과, 상기 제 1 반도체막과, 상기 제 2 절연막에 덮이는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 절연막의 두께는, 상기 제 1 게이트 절연막의 두께와 상기 제 1 금속막의 두께의 합보다 두꺼운 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 고농도 반도체층의 상부 표면에 형성된 제 1 금속 반도체 화합물을 갖는, 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 기둥 형상 반도체층의 중심으로부터 상기 제 1 평면 형상 반도체층의 단까지의 길이가, 상기 제 1 기둥 형상 반도체층의 중심으로부터 측벽까지의 길이와, 상기 제 1 게이트 절연막의 두께와, 상기 제 1 게이트 전극의 두께와, 상기 제 3 절연막의 두께의 합보다 큰 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 게이트 전극 상면에 형성된 제 3 금속 반도체 화합물을 갖는, 반도체 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 고농도 반도체층의 상면에 형성된 제 2 금속 반도체 화합물을 갖는, 반도체 장치.
  7. 제 1 트랜지스터와 제 2 트랜지스터를 구비하는 반도체 장치로서,
    상기 제 1 트랜지스터는,
    제 1 평면 형상 반도체층과,
    상기 제 1 평면 형상 반도체층 상에 형성된 제 1 기둥 형상 반도체층과,
    상기 제 1 기둥 형상 반도체층의 하부 영역과, 상기 제 1 평면 형상 반도체층의 상기 제 1 기둥 형상 반도체층 하의 영역에 형성된 제 2 도전형의 제 1 고농도 반도체층과,
    상기 제 1 기둥 형상 반도체층의 상부 영역에 형성된 제 2 도전형의 제 2 고농도 반도체층과,
    상기 제 1 고농도 반도체층과 상기 제 2 고농도 반도체층 사이의 상기 제 1 기둥 형상 반도체층의 측벽에, 상기 제 1 기둥 형상 반도체층을 둘러싸도록 형성된 제 1 게이트 절연막과,
    상기 제 1 게이트 절연막 상에 상기 제 1 게이트 절연막을 둘러싸도록 형성된 제 1 금속막과,
    상기 제 1 금속막 상에 상기 제 1 금속막을 둘러싸도록 형성된 제 1 반도체막과,
    상기 제 1 금속막과 상기 제 1 반도체막으로 구성되어 있는 제 1 게이트 전극과,
    상기 제 1 게이트 전극과 상기 제 1 평면 형상 반도체층 사이에 형성된 제 1 절연막과,
    상기 제 1 게이트 전극의 상면 및 상기 제 1 기둥 형상 반도체층의 상부 측벽에 접하고, 상기 제 1 기둥 형상 반도체층의 상부 영역을 둘러싸도록 사이드 월 형상으로 형성된 제 2 절연막과,
    상기 제 1 게이트 전극과 상기 제 1 절연막의 측벽에 접하고, 상기 제 1 게이트 전극과 상기 제 1 절연막을 둘러싸도록 사이드 월 형상으로 형성된 제 3 절연막과,
    제 1 고농도 반도체층 중 상기 제 1 기둥 형상 반도체층 하의 영역에 형성된 부분의 상부 표면에 형성된 제 1 금속 반도체 화합물과,
    상기 제 1 게이트 전극 상면에 형성된 제 3 금속 반도체 화합물과,
    상기 제 2 고농도 반도체층의 상면에 형성된 제 2 금속 반도체 화합물을 구비하고,
    상기 제 2 트랜지스터는,
    제 2 평면 형상 반도체층과,
    상기 제 2 평면 형상 반도체층 상에 형성된 제 2 기둥 형상 반도체층과,
    상기 제 2 기둥 형상 반도체층의 하부 영역과, 상기 제 2 평면 형상 반도체층의 상기 제 2 기둥 형상 반도체층 하의 영역에 형성된 제 1 도전형의 제 3 고농도 반도체층과,
    상기 제 2 기둥 형상 반도체층의 상부 영역에 형성된 제 1 도전형의 제 4 고농도 반도체층과,
    상기 제 3 고농도 반도체층과 상기 제 4 고농도 반도체층 사이의 상기 제 2 기둥 형상 반도체층의 측벽에, 상기 제 2 기둥 형상 반도체층을 둘러싸도록 형성된 제 2 게이트 절연막과,
    상기 제 2 게이트 절연막 상에 상기 제 2 게이트 절연막을 둘러싸도록 형성된 제 2 금속막과,
    상기 제 2 금속막 상에 상기 제 2 금속막을 둘러싸도록 형성된 제 2 반도체막과,
    상기 제 2 금속막과 상기 제 2 반도체막으로 구성되어 있는 제 2 게이트 전극과,
    상기 제 2 게이트 전극과 상기 제 2 평면 형상 반도체층 사이에 형성된 제 4 절연막과,
    상기 제 2 게이트 전극의 상면 및 상기 제 2 기둥 형상 반도체층의 상부 측벽에 접하고, 상기 제 2 기둥 형상 반도체층의 상부 영역을 둘러싸도록 사이드 월 형상으로 형성된 제 5 절연막과,
    상기 제 2 게이트 전극과 상기 제 4 절연막의 측벽에 접하고, 상기 제 2 게이트 전극과 상기 제 4 절연막을 둘러싸도록 사이드 월 형상으로 형성된 제 6 절연막과,
    상기 제 3 고농도 반도체층 중 상기 제 2 기둥 형상 반도체층 하의 영역에 형성된 부분의 상부 표면에 형성된 제 4 금속 반도체 화합물과,
    상기 제 2 게이트 전극 상면에 형성된 제 5 금속 반도체 화합물과,
    상기 제 4 고농도 반도체층의 상면에 형성된 제 6 금속 반도체 화합물을 구비하고,
    상기 제 1 게이트 절연막은, 상기 제 1 기둥 형상 반도체층과, 상기 제 1 금속막과, 상기 제 1 반도체막과, 상기 제 1 절연막과, 상기 제 2 절연막에 덮이고,
    상기 제 1 금속막은, 상기 제 1 게이트 절연막과, 상기 제 1 반도체막과, 상기 제 2 절연막에 덮이고,
    상기 제 2 게이트 절연막은, 상기 제 2 기둥 형상 반도체층과, 상기 제 2 금속막과, 상기 제 2 반도체막과, 상기 제 4 절연막과, 상기 제 5 절연막에 덮이고,
    상기 제 2 금속막은, 상기 제 2 게이트 절연막과, 상기 제 2 반도체막과, 상기 제 5 절연막에 덮이는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 게이트 절연막과 상기 제 1 금속막은, 상기 제 1 트랜지스터를 인핸스먼트형으로 하는 재료로부터 형성되어 있고,
    상기 제 2 게이트 절연막과 상기 제 2 금속막은, 상기 제 2 트랜지스터를 인핸스먼트형으로 하는 재료로부터 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 제 2 절연막의 두께는, 상기 제 1 게이트 절연막의 두께와 상기 제 1 금속막의 두께의 합보다 두꺼운 것을 특징으로 하는 반도체 장치.
  10. 제 7 항 또는 제 8 항에 있어서,
    상기 제 1 기둥 형상 반도체층의 중심으로부터 상기 제 1 평면 형상 반도체층의 단까지의 길이가, 상기 제 1 기둥 형상 반도체층의 중심으로부터 측벽까지의 길이와, 상기 제 1 게이트 절연막의 두께와, 상기 제 1 게이트 전극의 두께와, 상기 제 3 절연막의 두께의 합보다 큰 것을 특징으로 하는 반도체 장치.
  11. 제 7 항 또는 제 8 항에 있어서,
    제 1 도전형은 n+ 형이고,
    제 2 도전형은 p+ 형이고,
    상기 제 1 과 제 2 기둥 형상 반도체층, 및 상기 제 1 과 제 2 평면 형상 반도체층은, 실리콘으로부터 형성되어 있는, 반도체 장치.
  12. 제 1 항에 기재된 반도체 장치를 제조하기 위한 반도체 장치의 제조 방법으로서,
    제 1 평면 형상 반도체층과,
    상기 제 1 평면 형상 반도체층 상에 형성된 상기 제 1 기둥 형상 반도체층과, 상기 제 1 기둥 형상 반도체층 상면에 형성된 하드 마스크와,
    상기 제 1 기둥 형상 반도체층 하부 영역과, 상기 제 1 평면 형상 반도체층의 상기 제 1 기둥 형상 반도체층 하의 영역에 형성된 상기 제 1 고농도 반도체층과,
    상기 제 1 평면 형상 반도체층 상에 형성된 제 1 절연막을 구비하는 제 1 구조체를 준비하는 공정과,
    상기 제 1 구조체 상에, 제 7 절연막, 제 3 금속막, 및 제 3 반도체막을 순서대로 형성하는 공정과,
    상기 제 3 반도체막을 에칭하여, 상기 제 1 기둥 형상 반도체층의 측벽에 사이드 월 형상으로 잔존시키는 공정과,
    상기 제 3 금속막을 에칭하여, 상기 제 1 기둥 형상 반도체층의 측벽에 사이드 월 형상으로 잔존시키는 공정과,
    상기 제 7 절연막을 에칭하여, 상기 제 1 기둥 형상 반도체층의 측벽에 사이드 월 형상으로 잔존시키는 제 7 절연막 에칭 공정과,
    상기 제 7 절연막 에칭 공정의 결과물 상에 제 4 반도체막을 형성하는 제 4 반도체막 형성 공정을 구비하는, 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 4 반도체막 형성 공정의 결과물에 상기 제 5 반도체막을 증착하고, 상기 제 5 반도체막과 상기 제 4 반도체막과 상기 제 3 반도체막을 평탄화하고, 상기 제 1 금속막의 상부 영역이 노출되도록 에치백하는 공정과,
    상기 제 1 기둥 형상 반도체층의 상부 측벽이 노출되도록, 상기 제 3 금속막과 상기 제 7 절연막을 에칭하여, 상기 제 1 금속막과 상기 제 1 게이트 절연막을 형성하는 제 1 금속막 및 제 1 게이트 절연막 형성 공정과,
    상기 제 1 금속막 및 제 1 게이트 절연막 형성 공정의 결과물 상에 제 1 산화막을 형성하는 공정을 구비하는, 반도체 장치의 제조 방법.
  14. 제 1 항에 기재된 반도체 장치를 제조하기 위한 반도체 장치의 제조 방법으로서,
    제 1 평면 형상 반도체층과,
    상기 제 1 평면 형상 반도체층 상에 형성된 상기 제 1 기둥 형상 반도체층과,
    상기 제 1 기둥 형상 반도체층 하부 영역과, 상기 제 1 평면 형상 반도체층의 상기 제 1 기둥 형상 반도체층 하의 영역에 형성된 상기 제 1 고농도 반도체층과,
    상기 제 1 기둥 형상 반도체층 중간 영역의 측벽에, 상기 제 1 기둥 형상 반도체층을 둘러싸도록 형성된 제 1 게이트 절연막과,
    상기 제 1 게이트 절연막 상에 상기 제 1 게이트 절연막을 둘러싸도록 형성된 제 1 금속막과,
    상기 제 1 금속막 상에 상기 제 1 금속막을 둘러싸도록 형성된 제 1 반도체막과,
    상기 제 1 금속막과 상기 제 1 반도체막으로 구성되어 있는 제 1 게이트 전극과,
    상기 제 1 게이트 전극과 상기 제 1 평면 형상 반도체층 사이에 형성된 제 1 절연막을 구비하는 제 2 구조체를 준비하는 공정과,
    상기 제 2 구조체 상의 상기 제 1 기둥 형상 반도체층의 상부 영역에, 기판에 대하여 수직인 선을 0 도로 하였을 때 10 내지 60 도의 각도로 불순물을 주입하여, 상기 제 1 고농도 반도체층과 동일한 도전형의 제 2 고농도 반도체층을 형성하는 공정을 구비하는, 반도체 장치의 제조 방법.
  15. 제 1 항에 기재된 반도체 장치를 제조하기 위한 반도체 장치의 제조 방법으로서,
    제 1 평면 형상 반도체층과,
    상기 제 1 평면 형상 반도체층 상에 형성된 상기 제 1 기둥 형상 반도체층과,
    상기 제 1 기둥 형상 반도체층 하부 영역과, 상기 제 1 평면 형상 반도체층의 상기 제 1 기둥 형상 반도체층 하의 영역에 형성된 상기 제 1 고농도 반도체층과,
    상기 제 1 기둥 형상 반도체층의 상부 영역에 형성된, 상기 제 1 고농도 반도체층과 동일한 도전형의 제 2 고농도 반도체층과,
    상기 제 1 고농도 반도체층과 상기 제 2 고농도 반도체층 사이의 상기 제 1 기둥 형상 반도체층의 측벽에, 상기 제 1 기둥 형상 반도체층을 둘러싸도록 형성된 제 1 게이트 절연막과,
    상기 제 1 게이트 절연막 상에 상기 제 1 게이트 절연막을 둘러싸도록 형성된 제 1 금속막과,
    상기 제 1 금속막 상에 상기 제 1 금속막을 둘러싸도록 형성된 제 1 반도체막과,
    상기 제 1 금속막과 상기 제 1 반도체막으로 구성되어 있는 제 1 게이트 전극과,
    상기 제 1 게이트 전극과 상기 제 1 평면 형상 반도체층 사이에 형성된 제 1 절연막을 구비하는 제 3 구조체를 준비하는 공정과,
    상기 제 3 구조체 상에 제 8 절연막을 형성하는 공정과,
    상기 제 8 절연막이, 상기 제 1 게이트 전극의 상면 및 상기 제 1 기둥 형상 반도체층의 상부 측벽에 잔존하도록 사이드 월 형상으로 상기 제 8 절연막을 에칭하여, 제 2 절연막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 1 항에 기재된 반도체 장치를 제조하기 위한 반도체 장치의 제조 방법으로서,
    제 1 평면 형상 반도체층과,
    상기 제 1 평면 형상 반도체층 상에 형성된 상기 제 1 기둥 형상 반도체층과,
    상기 제 1 기둥 형상 반도체층 하부 영역과, 상기 제 1 평면 형상 반도체층의 상기 제 1 기둥 형상 반도체층 하의 영역에 형성된 상기 제 1 고농도 반도체층과,
    상기 제 1 기둥 형상 반도체층의 상부 영역에 형성된, 상기 제 1 고농도 반도체층과 동일한 도전형의 제 2 고농도 반도체층과,
    상기 제 1 고농도 반도체층과 상기 제 2 고농도 반도체층 사이의 상기 제 1 기둥 형상 반도체층의 측벽에, 상기 제 1 기둥 형상 반도체층을 둘러싸도록 형성된 제 1 게이트 절연막과,
    상기 제 1 게이트 절연막 상에 상기 제 1 게이트 절연막을 둘러싸도록 형성된 제 1 금속막과,
    상기 제 1 금속막 상에 상기 제 1 금속막을 둘러싸도록 형성된 제 1 반도체막과,
    상기 제 1 금속막과 상기 제 1 반도체막으로 구성되어 있는 제 1 게이트 전극과,
    상기 제 1 게이트 전극과 상기 제 1 평면 형상 반도체층 사이에 형성된 제 1 절연막과,
    상기 제 1 게이트 전극의 상면 및 상기 제 1 기둥 형상 반도체층의 상부 측벽에 접하고, 상기 제 1 기둥 형상 반도체층의 상부 영역을 둘러싸도록 사이드 월 형상으로 형성된 제 2 절연막과,
    상기 제 1 게이트 전극과 상기 제 1 절연막의 측벽에 접하고, 상기 제 1 게이트 전극과 상기 제 1 절연막을 둘러싸도록 사이드 월 형상으로 형성된 제 3 절연막과,
    상기 제 1 게이트 전극에 접속되어 있는 제 1 게이트 배선을 구비하는 제 4 구조체를 준비하는 공정과,
    상기 제 4 구조체 상에 컨택트 스토퍼를 형성하는 컨택트 스토퍼 형성 공정과,
    상기 컨택트 스토퍼 형성 공정의 결과물을 매립하도록, 층간 절연막을 형성하는 공정과,
    상기 제 1 기둥 형상 반도체층 상을 제외하고, 상기 층간 절연막 상에 제 1 레지스트를 형성하는 공정과,
    상기 층간 절연막을 에칭하여, 상기 층간 절연막에 제 1 컨택트 구멍을 형성하는 공정과,
    상기 제 1 레지스트를 제거하는 제 1 레지스트 제거 공정과,
    상기 제 1 평면 형상 반도체층 상과 상기 제 1 게이트 배선 상을 제외하고, 상기 제 1 레지스트 제거 공정의 결과물 상에 제 2 레지스트를 형성하는 공정과,
    상기 층간 절연막을 에칭하여, 상기 층간 절연막에, 상기 제 1 평면 형상 반도체층 상의 제 2 컨택트 구멍과, 상기 제 1 게이트 배선 상의 제 3 컨택트 구멍을 형성하는 공정과,
    상기 제 2 레지스트를 제거하는 공정과,
    상기 제 1 컨택트 구멍과 상기 제 2 컨택트 구멍과 상기 제 3 컨택트 구멍에, 상기 제 1 기둥 형상 반도체층 상에 배치되는 제 1 컨택트와, 상기 제 1 평면 형상 반도체층 상에 배치되는 제 2 컨택트와, 상기 제 1 게이트 배선 상에 배치되는 제 3 컨택트를, 각각 형성하는 공정을 구비하는, 반도체 장치의 제조 방법.
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