KR100480458B1 - 패턴형성방법 - Google Patents

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KR100480458B1
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기도슈사쿠
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엔이씨 엘씨디 테크놀로지스, 엘티디.
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Abstract

레지스트마스크와, 그 레지스트마스크에 용해를 생기게 하여 확장하는 방향으로 변형시킨 레지스트마스크와의 두 개의 레지스트패턴을 사용하여 제조공정을 감소시키는 방법이 있으나, 변형레지스트마스크의 용해변형시에 있어서, 레지스트확장의 대부분은 그 확장이 제어되는 일 없이 확장해 버린다고 하는 결점이 있었다. 변형레지스트패턴(48)근방에 미리 리플로우저지홈(7)을 형성해 두고, 그 리플로우저지홈(7)에 의해 변형레지스트패턴(48)의 확장을 저지함으로써, 그 변형레지스트패턴(48)의 변형을 유도, 억제, 제어하는 것을 목적하는 레지스트패턴 및 그 패턴을 이용한 박막트랜지스터를 형성할 수 있다.

Description

패턴형성방법{Method of forming a pattern}
본 발명은 반도체소자용 패턴형성방법에 관한 것으로, 보다 상세하게는 하나의 레지스트패턴을 변형(예컨대, 레지스트마스크에 유기용매, 유기용액 중으로의 침지, 또는 증기노출에 의한 리플로우화)시키고, 그 변형전후의 패턴의 차이를 이용하는 경우, 그 변형을 유도, 또는 억제·제어하기 위한 패턴형성방법, 그 패턴형성방법을 이용한 반도체소자 및 박막트랜지스터에 관한 것이다.
레지스트마스크를 변형시켜서 변형전후의 패턴을 이용하는 기존의 패턴형성방법에는, 레지스트마스크의 가열에 의한 리플로우(reflow)방법이 흔히 이용되고 있으나, 이 방법은 레지스트의 변형량이 0.5 ~ 3㎛이내 정도로 비교적 작은 문제점이 있었다.
기존의 또 다른 방법으로는, 레지스트마스크를 약액 내로 침지(dipping)하거나, 약액을 함유한 증기에 노출시켜 약액을 침투시킴으로써 레지스트 중에 약액을 용해시켜서 레지스트에 변형을 생기게 하는 약액용해리플로우방법이 있는데 이 방법은, 통상 5 ~ 20㎛(100㎛ 이상도 가능)까지 미치는 변형을 발생시키는 것이 가능하다. 그러나, 이러한 레지스트의 큰 변형 때문에, 어느 정도 정밀도가 좋은 패턴이 요구되는 경우, 이 큰 변형을 정밀도 좋게 제어할 필요가 있다.
여기서, 레지스트마스크에 큰 변형을 발생시켜서, 그 변형전후의 레지스트마스크를 사용하는 예로써, 박막트랜지스터를 만들어 내는 경우에 있어서의 제조방법을 도 24 ~ 도 27에 나타낸다. 각 도면에 있어서, a는 TFT근방의 상태를 나타내는 모식평면도이고, b는 a에 있어서 절단선 D-D'을 따른 모식단면도이다.
먼저, 절연기판(301)상에 하층금속막을 퇴적하고, 그 후, 하층금속막을 패터닝하여, 도 24a와 같이 박막트랜지스터의 게이트전극배선(302)을 형성한다.
다음에, 게이트절연막(303), 비정질실리콘(a-Si)막(304), n+형 비정질실리콘(n+형a-Si)막(305), 상층금속막(306)이 순차로 퇴적된다.
다음으로, 공지의 포토리소그래피기술로, 상층금속막(306)상에, 통상의 막두께(약 3㎛)의 후레지스트마스크(318)와 얇은 막두께(약 0.2~ 0.7㎛)의 박레지스트마스크(328)로 나누어지도록 레지스트마스크를 형성한다. 이 때, 소스·드레인전극상의 채널부(315)에 이웃한 선택영역 내의 레지스트막두께만을 두껍게 하고, 그 외의 부분의 막두께를 얇게 형성한다(도 24b).
그리고, 후레지스트마스크(318) 및 박레지스트마스크(328)를 마스크로 하여 제1에칭을 행하여, 상층금속막(306) 및 n+형a-Si막(305)을 에칭하고, 드레인전극용의 옴접촉층(311), 소스전극용의 옴접촉층(310)과 드레인전극(314), 소스전극(313)을 형성한다.
그 후, O2플라즈마분위기 중에서 에싱처리하고, 도 25a, 25b에 나타낸 바와 같이, 채널부(315)에 이웃한 선택영역 내의 후레지스트마스크(318)만이 잔존레지스트마스크(338)로서 남는다.
다음에, 잔존레지스트마스크(338)를 유기용매함유용액의 증기 중에 1~3분간 노출시키면, 그 유기용매함유용액이 잔존레지스트마스크(338)내로 서서히 침투하여 레지스트마스크의 용해를 야기하고, 잔존레지스트마스크(338)는 리플로우(이하, 리플로우변형이라 함)되어 변형레지스트(348)가 된다 (도 26a, 26b).
리플로우변형 시에 있어서, 잔존레지스트마스크(338)는, TFT의 채널부(315)측으로의 레지스트의 확장은, 채널부(315)상에서 합체하여 일체가 되지만, 채널부(315)로부터 멀어지는 방향으로의 레지스트의 확장은, 계단장벽(317)에서 일부 저지되지만, 그 이외의 영역에서 레지스트가 확장하는 방향으로 장벽이 되는 계단장벽이 없는 영역에서는 그 확장이 제어되지 못하고 확장되어 버린다. 이 변형레지스트마스크(348)의 확장상태를 평면적으로 나타낸 것이 도면 26a이다.
다음에, 변형레지스트(348)를 마스크로 하여 a-Si막(304)에서 제2에칭을 행하여 a-Si막(304)으로 이루어지는 아일랜드층(324)을 형성하고, 이어서 레지스트박리로 변형레지스트마스크(348)를 제거하여, 도 27a, 27b에 나타낸 바와 같이 역스태거형 박막트랜지스터(reverse staggered thinfilm transister)가 형성된다.
여기서, 변형레지스트마스크(348)로 덮이지 않는 영역의 a-Si막(304)은, 드레인전극(314), 소스전극(313)을 마스크로 하기 때문에, 아일랜드층(324)은 변형레지스트마스크(348) 및 드레인전극(314), 소스전극(313)을 병합한 영역을 패턴으로 하여 형성되게 된다.
이 이후의 공정의 설명은 생략하나, 예로써, 화소전극, 패시베이션막등이 형성되고, 액티브매트릭스TFT-LCD소자가 형성되게 된다.
그러나, 이 형성방법에서는, 변형레지스트마스크(348)의 리플로우에 의한 변형이 제어되지 않아, 크게 확장된 비정질실리콘막의 아일랜드층(324)이 형성되어 버린다. 이 아일랜드층(324)은, 드레인전극(314) 및 소스전극(313)의 아래에 있고 전기적으로 접속되어 있기 때문에, 드레인전극(314) 및 소스전극(313)과 그것들 아래쪽에 위치하는 게이트전극배선(302)과의 사이의 기생용량을 증대시켜 버리는 문제가 있었다.
본 발명의 목적은, 하나의 레지스트패턴의 패턴치수를 변화시킴으로써, 그 치수변화전후의 패턴차를 이용하여 소자를 형성함에 있어서, 그 치수변화 후의 패턴을 정밀도 좋게 제어하는 방법을 제공하는 것에 있다.
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본 발명의 리플로우패턴의 형성방법은, 적어도 하나의 선택영역 및 상기 선택영역의 외측으로 연장하여 상기 선택영역으로부터 분리된 적어도 하나의 리플로우저지홈을 포함한 상면을 가진 적층구조 위에, 후레지스트마스크부 및 박레지스트마스크부를 포함하며 상기 후레지스트마스크부는 선택영역 위로 연장하는 레지스트패턴을 형성하는 단계; 상기 레지스트패턴을 사용하여 적층구조를 패터닝하는 단계; 상기 박레지스트마스크부를 제거하고 상기 후레지스트마스크부의 두께를 감소시킴으로써 상기 후레지스트마스크부의 패턴형상은 변하지 않은 잔존레지스트패턴을 형성하는 단계; 및 상기 잔존레지스트패턴을 리플로우하는 단계로, 외측으로 리플로우된 패턴의 일부는 상기 리플로우저지홈 내로 유입된 후 상기 패턴의 외측리플로우는 상기 패턴의 외측으로 연장한 상기 리플로우저지홈에 의해 제한됨으로써 상기 리플로우저지홈의 외측모서리에 의해 정해진 적어도 하나의 외측모서리부를 가진 변형패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.다음에, 본 발명의 보다 구체적인 적층구조패턴의 형성방법은, 적어도 하나의 선택영역 및 상기 선택영역의 외측으로 연장하여 상기 선택영역으로부터 분리된 적어도 하나의 리플로우저지홈을 포함하는 상면을 가진 적층구조 위에, 후레지스트마스크부 및 박레지스트마스크부를 포함하고 상기 후레지스트마스크부는 선택영역 위로 연장하는 레지스트패턴을 형성하는 단계; 상기 레지스트패턴을 이용하여 적층구조를 패터닝하는 단계; 상기 박레지스트마스크부를 제거하고 상기 후레지스트마스크부의 두께를 감소시킴으로써 상기 후레지스트마스크부의 패턴형상은 변하지 않은 잔존레지스트패턴을 형성하는 단계; 상기 잔존레지스트패턴을 리플로우하는 단계로, 외측으로 리플로우된 패턴의 일부는 상기 리플로우저지홈 내로 유입된 후 상기 패턴의 외측리플로우는 상기 패턴의 외측으로 연장한 상기 리플로우저지홈에 의해 제한됨으로써 상기 리플로우저지홈의 외측모서리에 의해 정해진 적어도 하나의 외측모서리부를 가진 변형패턴을 형성하는 단계; 및 상기 변형패턴을 이용하여 상기 적층구조를 패터닝하는 단계를 포함하는 것을 특징으로 한다.
상기 본 발명의 보다 구체적인 패턴형성방법은 여러 가지의 적용 형태를 가진다.
먼저, 상기 레지스트패턴은 막두께가 다른 복수의 레지스트패턴으로 이루어지고 상기 피복영역의 일부만을 덮도록 상기 레지스트패턴을 에칭제거하고, 상기 레지스트패턴을 잔존레지스트패턴으로 하는 공정이, 상기 레지스트패턴을 에칭하고 상기 레지스트패턴을 구성하는 막두께가 다른 복수의 레지스트패턴 중 상대적으로 얇은 막두께의 레지스트패턴을 제거하여, 상기 상대적으로 얇은 막두께의 레지스트패턴보다 두꺼운 막두께의 레지스트패턴을 남김으로써 행해지고, 상기 막두께가 다른 레지스트패턴은 레지스트에 대한 노광량을 바꿈으로써 얻을 수 있다.
다음으로, 상기 피에칭막은 역스태거형 박막트랜지스터의 소스·드레인전극 및 채널부를 구성하는 적층막이고, 상기 적층막은 아래서부터 순차로 반도체막, 고불순물농도반도체막, 금속막으로 이루어지고, 상기 노출영역은 상기 반도체막이다.
이 경우, 장벽부는 이하의 여러 가지 방법에 의해 형성된다.
먼저 첫째로, 상기 장벽부는 상기 박막트랜지스터의 게이트절연막에 형성된 개구부가 가지는 단차에 의해 생기고, 상기 개구부는 상기 게이트절연막 및 상기 게이트절연막상에 순차로 퇴적한 상기 반도체막, 상기 고불순물농도 반도체막을 관통하는, 또는 상기 게이트절연막상에 순차로 퇴적한 상기 반도체막 및 상기 고불순물농도 반도체막을 관통하며, 또한, 상기 게이트절연막의 도중까지 개구한 개구부이다.
둘째로, 상기 장벽부는 상기 박막트랜지스터의 게이트전극이 가지는 단차에 의해 생긴다.
세째로, 상기 장벽부는 상기 박막트랜지스터의 소스·드레인전극이 가지는 단차에 의해 생긴다.
네째로, 상기 장벽부는, 상기 박막트랜지스터의 게이트전극내부에 형성된 홈이 가지는 단차에 의해 생기고, 상기 게이트전극을 구성하는 단층막에 단차를 형성함으로써 형성되는, 또는 상기 게이트전극을 구성하는 복수의 막으로 이루어지는 적층막에 단차를 형성함으로써 형성된다.
다섯째로, 상기 장벽부는, 상기 박막트랜지스터의 게이트절연막에 열려진 개구부에 의해 생기는 장벽부, 박막트랜지스터의 게이트전극이 가지는 단차에 의해 생기는 장벽부, 박막트랜지스터의 게이트전극내부에 형성된 홈이 가지는 단차에 의해 생기는 장벽부, 박막트랜지스터의 소스·드레인전극이 가지는 단차에 의해 생기는 장벽부 중, 적어도 두 개의 장벽부로 이루어진다.
다음에, 역스태거형 박막트랜지스터에 적용되는 잔존레지스트패턴은, 상기 박막트랜지스터의 채널부측에 잔존하는, 또는, 상기 박막트랜지스터의 소스·드레인전극 중 채널부측의 한 쪽의 소스·드레인전극상에만 존재한다.
마지막으로, 상기 박막트랜지스터는 상기 박막트랜지스터를 구성하는 소스·드레인전극 중 한 쪽의 소스·드레인전극이 다른 쪽의 소스·드레인전극으로 둘러싸이는 형상으로 형성된다.
다음에, 본 발명의 제1실시형태를 도 1 ∼ 도 5에 근거하여 설명한다. 도 1 ∼ 도 4는 제1실시형태의 제1실시예의 제조방법, 도 5는 제1실시형태의 제2실시예의 1제조공정을 각각 나타내는 도면이고, 각 도면에 있어서 a는 TFT근방의 상태를 나타내는 모식단면도이고, b는 a에 있어서 절단선 A-A'에 따른 모식단면도이다.
제1실시형태의 제1실시예의 제조공정도면 중, 도 3a, 3b는, 본 발명의 패턴형성방법의 특징을 나타내는 공정이고, 이하에 서술하는 다른 실시예 및 다른 실시형태에 있어서도, 제1실시형태의 제1실시예의 도 3a, 3b에 상당하는 제조공정에 특징을 가지고 있기 때문에, 이하에 서술하는 다른 실시형태의 설명에서는, 도 3a, 3b에 상당하는 제조공정을 중심으로 설명하기로 한다.
도 1 ∼ 도 4에, 도 1a의 게이트전극 배선패턴을 가지는 박막트랜지스터의 패턴형성방법을 제1실시예로 나타낸다.
먼저, 절연기판(1)상에 하층금속막을 퇴적하고, 그 후, 하층금속막을 패터닝하여, 도 1a와 같이, 박막트랜지스터의 게이트전극배선(2), 게이트전극배선(2)의 게이트전극부 주위에 갭(gap)에 의해 분리된 더미게이트전극(12)을 형성한다.
다음에, 막두께 3500nm의 게이트절연막(3), 막두께 200nm의 비정질실리콘(a-Si)막(4), 막두께 50nm의 n+형비정질실리콘(n+형a-Si)막(5) 및 상층금속막(6)이 순차로 퇴적된다.
이 때, 상층금속막(6)의 상면에는, 아래쪽에 위치하는 게이트전극배선(2) 및 더미게이트전극(12)의 단차를 반영하여 갭 위에 간접적으로 리플로우저지홈(7)이 형성된다.
다음에, 공지의 포토리소그래피기술로, 상층금속막(6)의 상면에 레지스트마스크(8)가 형성된다.
여기서, 레지스트마스크(8)를 형성하는 경우, 통상의 막두께(약 3㎛)의 후레지스트마스크(18)와, 얇은 막두께(약 0.2∼0.7 ㎛)의 박레지스트마스크(28)로 나누어지도록 레지스트마스크(8)를 형성한다. 후레지스트마스크(18)는 채널부(15)에 이웃한 선택영역 내에 형성된다. 선택영역은 채널부의 대향하는 외측들을 따라 형성된 영역이다. 즉, 소스·드레인전극상의 채널부(15)에 이웃한 선택영역들 내에 위치된 레지스트막두께만을 두껍게 하고, 그 외의 부분의 막두께를 얇게 형성한다(도 1b).
그리고, 후레지스트마스크(18) 및 박레지스트마스크(28)를 마스크로 하여 제1에칭을 행하여, 상층금속막(6) 및 n+형 a-Si막(5)을 에칭한다.
이 때, 상층금속막(6)은 습식에칭처리로, n+형a-Si막(5)은, SF6/HCl/He가스= 100/100/150sccm, 10Pa,1000W, 60초의 건식에칭처리에 의해 형성한다. 또한, 이 후, O2플라즈마분위기 중에서 애싱처리, 즉 02 = 400sccm, 압력 20Pa, RE파워1000W, 120초 처리한다. 이 플라즈마애싱처리에 따라 레지스트마스크(8)의 두께는 감소되며, 그에 따라 박레지스트마스크(28)는 제거되고 후레지스트마스크는 그 두께가 감소된다.이와 같이 해서, 도면 2a, 2b에 나타낸 바와 같이, 드레인전극용의 옴접촉층(11), 소스전극용의 옴접촉층(10)과 드레인전극(14), 소스전극(13)이 형성되고, 채널부(15)에 이웃한 선택영역 내의 감소된 두께의 후레지스트마스크(18)만이, 리플로우변형처리를 받기 전의 잔존레지스트마스크(38)로 잔존한다.
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다음에, 잔존레지스트마스크(38)에 대해, 27℃에서, ECA(에틸셀솔브아세테이트), 또는 NMP(N-메틸-2-피롤리디논) 등의 유기용매함유용액의 증기 중에 1∼3분간 노출시키면, 상기 유기용매함유용액이 잔존레지스트마스크(38)에 서서히 침투하여 레지스트마스크의 용해를 야기시키고, 리플로우(이하, 리플로우변형이라 함)하여 잔존레지스트마스크(38)는 변형레지스트마스크(48)로 된다(도 3b).
이 잔존레지스트마스크(38)의 리플로우변형시에 있어서, 변형레지스트마스크(48)의 일부는 TFT의 채널부(15) 내로 유입되어 채널부(15)상에서 합체하여 일체가 되는 한편, 나머지 변형레지스트마스크(48)는 채널부(15)로부터 멀어지는 방향으로 확장되어, 게이트전극배선(2) 및 더미게이트전극(12) 사이의 갭 위에 형성된 리플로우저지홈(7) 내로 유입되어, 변형레지스트마스크(48)가 채널부(15)를 포함하는 형상으로 형성된다. 여기서, 리플로우저지홈(7)은 게이트전극의 4면 중 반 이상을 둘러싸는 구조를 가진다. 이 변형레지스트마스크(48)의 확장상태를 평면적으로 나타낸 것이 도 3a이다.
여기서, 변형레지스트마스크(48)는, 더미게이트전극(12)에 의한 리플로우저지홈(7)에 둘러싸여 있지 않은 영역으로의 확장의 일부는, 도 3a에 나타낸 바와 같이, 게이트전극선(2)에 의해 생긴 게이트절연막(3)의 계단장벽(17)에 의해 그 바깥으로의 유출이 저지되게 된다. 즉, 잔존레지스트마스크(38)는 리플로우변형을 받아서 횡방향으로 확장이 시작되면, 채널부(15)에는 드레인전극(14) 및 소스전극(13)상의 양방의 잔존레지스트마스크(38)가 유입되게 때문에, 드레인전극(14)와 소스전극(13)의 사이에 위치된 채널부(15) 위를 레지스트가 매립해 버리고, 그 결과 잔존레지스트마스크(38)의 확장은 채널부로부터 멀어지는 방향으로 향하게 된다. 따라서, 잔존레지스트마스크(38)의 채널부로부터 멀어지는 방향으로의 확장은, 잔존레지스트마스크(38)에 있어 최초의 장벽이 되는 리플로우저지홈(7) 및 계단장벽(17)의 장벽부에 의해 저지되게 된다.
다음에, 변형레지스트마스크(48)를 마스크로 a-Si막(4)에 제2에칭을 행하여 a-Si막(4)으로 이루어지는 아일랜드층(24)을 형성하고, 이어서, 레지스트박리로 변형레지스트마스크(48)를 제거함으로써, 도 4a, 4b에 나타낸 바와 같이 역스태거형 박막트랜지스터가 형성된다.
여기서, 변형레지스트마스크(48)로 덮이지 않는 영역의 a-Si막(4)은, 드레인전극(14), 소스전극(13)을 마스크로 하기 때문에, 아일랜드층(24)은 변형레지스트마스크(48) 및 소스전극(14), 드레인전극(13)을 병합한 영역을 패턴으로 형성되게 된다.
이 이하의 공정의 설명은 생략하나, 예로서, 화소전극, 패시베이션막 등이 형성되고, 액티브매트릭스TFT-LCD소자가 형성되게 된다.
이 실시형태에서는, 레지스트마스크를 변형시키는 방법으로, 레지스트마스크에 유기용제를 침투시켜서 용해시킴으로써 약액용해리플로우를 사용한 패턴변형예를 사용하여 설명했으나, 레지스트마스크에 한정되지 않고, 다른 도포막패턴을 이용하는 것도 가능하다. 또한, 약액에 관해서도, 레지스트마스크가 물에 용해되는 경우에는, 약액으로써 적어도 물을 포함하는 수용액을 이용하는 것도 가능하다.
또한, 레지스트에 큰 변형을 생기게 하는 것이 가능하면, 가열에 의한 리플로우변형을 이용할 수도 있다.
다음으로, 제1실시형태의 제2실시예의 특징을 단적으로 나타내는 제조공정을 도 5를 참조하여 설명한다.
이 경우의 게이트전극배선패턴은, 제1실시예와 달리, 더미게이트전극(22)이 게이트전극배선(2) 중 TFT소자가 되는 게이트전극부의 주위에 전기적으로 접속되도록 형성된다. 즉, 게이트전극(2)의 일면은 게이트전극배선(2)으로 경계지어지고, 더미게이트전극(22)은 게이트전극(2)의 나머지 세면들을 따라 확장한다. 이 때문에, 게이트전극배선(2) 및 더미게이트전극(22)에 의해 드레인전극(14) 및 소스전극(13)의 표면에 생기는 리플로우저지홈(27)은 박막트랜지스터의 채널부(15)의 주위에서 U자형으로 형성되고, 이는 게이트전극의 4면 중 적어도 3면을 둘러싸는 구조를 가지며, 도 2와 마찬가지로 형성된 잔존레지스트마스크가, 리플로우변형처리를 받았을 때에 그 확장하는 방향으로 최초의 장벽이 되는 리플로우저지홈(27)에 의해 그 확장이 저지되어, 도 5a, 5b에 나타나는 변형레지스트마스크(58)와 같이 된다.
따라서, a-Si막(4)으로 이루어지는 아일랜드층(도시생략)은, 제1실시예와 마찬가지로, 변형레지스트마스크(58) 및 드레인전극(14), 소스전극(13)의 패턴을 마스크로 하여 형성되게 된다.
상기 더미게이트전극(22)의 형상 이외는, 제1실시예와 같기 때문에, 도 5의 전후 제조공정의 설명은 생략한다.
다음에, 본 발명의 제2실시형태를 도 6 ∼ 도 9에 근거하여 설명한다. 도 6∼ 도 9는, 제2실시형태의 제1실시예의 제조방법을 제조공정순서대로 나타낸 도면이고, 도 10은 제2실시형태의 제2실시예의 제조방법 중 최초의 제조공정을 나타내는 도면이고, 각 도면에 있어서, a는 TFT근방의 상태를 나타내는 모식평면도이고, b는 a에 있어서 절단선 A-A'에 따른 모식단면도이다.
먼저, 절연기판(101)상에, 포토리소그래피법으로 게이트전극배선(102)을 에칭형성한다. 다음에, 제1실시형태와 동일하게 게이트절연막(103), a-Si막(104), n+형a-Si막(105)을 순차퇴적한다.
다음에, 여기가 제1실시형태와 다른 부분이나, 포토리소그래피법으로 게이트전극배선(102)의 게이트전극부의 주위에, 게이트전극배선(102)과 교차하지 않도록 n+형a-Si막(105), a-Si막(104), 게이트절연막(103)을 에칭제거하여 U자형의 개구부(109)를 형성한다(도 6a, 6b).
다음에, 개구부(109)를 덮는 상층금속막(106)을 퇴적한다. 이 때, 개구부(109)를 덮는 상층금속막(106)에는 개구부(109)의 단차를 반영한 리플로우저지홈(107)이 형성된다. 이어서, 공지의 포토리소그래피기술로, 상층금속막(106)상에 제1실시형태와 같은 방법으로 레지스트마스크를 형성한다.
즉, 레지스트마스크로서, 막두께 약 3㎛의 후레지스크마스크와, 막두께 약 0.2∼0.7㎛의 박레지스트마스크를, 소스·드레인전극상의 채널부(115)에 이웃한 선택영역에 형성한다. 선택영역은 직사각형의 채널부(115)의 대향하는 외측들을 따라 위치된다. 그리고 후레지스트마스크와 박레지스트마스크를 마스크로 하여 제1에칭을 행하여 상층금속막(106) 및 n+형 a-Si막(105)을 에칭한다.
그 후, O2플라즈마분위기 중에서 에싱처리하여, 레지스트마스크 중 박레지스트마스크가 제거되도록 한다.
이와 같이 하여, 도 7a, 7b에 나타낸 바와 같이, 드레인전극용의 옴접촉층(111), 소스전극용의 옴접촉층(110)과 드레인전극(114), 소스전극(113)이 형성되고, 채널부(115)에 이웃한 선택영역 내의 후레지스트마스크만이 리플로우형성처리를 받기 전의 잔존레지스트마스크(138)로 남는다.
다음에, 잔존레지스트마스크(138)에 대해서, 제1실시형태와 동일하게 하여 레지스크마스크의 용해를 생기게 하여 리플로우변형시키고, 변형레지스트마스크(148)로 한다(도 8a, 8b).
이 잔존레지스트마스크(138)의 리플로우변형시에 있어서, 변형레지스트마스크(148)의 일부는 TFT의 채널부(115)내로 유입되어, 채널부(115)상에서 합체하여 일체가 되는 한편, 나머지 변형레지스트마스크(48)는 채널부(115)로부터 멀어지는 방향으로 확장되어, 개구부(109)의 단차로 생긴 리플로우저지홈(107)에 의해 그 확장이 저지되고, 남은 방향으로의 확장의 일부는 게이트전극배선(102)에 의해 생긴 게이트절연막(103)의 계단장벽(117)(도면중 화살표로 나타냄)에서 저지됨으로써, 변형레지스트마스크(148)가 채널부(115)를 포함하는 형상으로 형성된다. 이 변형레지스트마스크(148)의 확장상태를 평면적으로 나타낸 것이 도면 8a이다.
다음에, 변형레지스트마스크(148)를 마스크로 하여 a-Si막(104)에 제2에칭을 행하여, a-Si막(104)으로 이루어지는 아일랜드층(124)을 형성한다. 여기서, a-Si막(104)으로 이루어지는 아일랜드층(124)은, 제1실시형태와 마찬가지로, 변형레지스트마스크(148) 및 드레인전극(114), 소스전극(113)의 패턴을 마스크로 하여 형성되게 된다.
이어서, 레지스트박리로 변형레지스트마스크(148)를 제거하고 도 9a, 9b에 나타난 바와 같이, 역스태거형 박막트랜지스터가 형성된다.
이 이후의 공정설명은 생략하나, 예로써, 화소전극, 패시베이션막 등이 형성되고, 액티브매트릭스TFT-LCD소자가 형성되게 된다.
다음에, 제2실시형태의 제2실시예로서, 제1실시예의 U자형의 개구부 대신에, 환형(annular-shaped)의 개구부(129)를 마련하여 리플로우저지홈(127)을 형성하는 방법에 대해, 도 10을 참조하여 설명한다. 제2실시형태의 제1실시예에서는, 개구부(109)를 게이트전극(102)으로부터 분리되도록 하기 위해 게이트전극(102)의 4면 중 3방향에서 개구부(109)가 게이트전극(102)을 불완전하게 둘러싼 형태였다. 이에 반해, 제2실시형태의 제2실시예에서는, 개구부(109)가 환형으로 형성되어서 개구부(129)가 게이트전극(102)의 모든 방향을 완전히 둘러싸게 된다. 이는 제1실시예와 달리, 얕은 깊이로 형성되기 때문에, 개구부(129)가 게이트전극배선(102)으로부터 분리된 형태를 유지하면서도 가능하다. 여기서는, 제1실시예의 도 8에 상당하는 공정만을 나타내기로 한다.
먼저, 절연기판(101)상에 게이트전극배선(102), 게이트절연막(103), a-Si막(104), n+형a-Si막(105)을 순차로 퇴적하고, 게이트전극배선(102)의 게이트전극부의 주위에 환형으로 n+형 a-Si막(105), a-Si막(104), 게이트절연막(103)을 에칭제거하여 환형의 개구부(129)를 형성한다.
이 때, 환형의 개구부(129)는 게이트절연막(103)을 관통하는 개구는 아니고, 게이트절연막(103)을 그 표면으로부터 일부 에칭제거하여 형성한 것에 본 실시예의 특징이 있다. 이 개구부(129)의 구조를 더욱 용이하게 얻기 위해서, 게이트절연막의 구조를, 하층이 SiNx막, 상층이 실리콘산화막의 적층막으로 하는 것도 가능하다.
다음에, 이 개구부(129)를 덮는 상층금속막을 퇴적하면, 개구부(129)를 덮는 상층금속막에는 개구부(129)의 단차를 반영한 리플로우저지홈(127)이 형성된다.
이 공정 이후에는, 제1실시예와 마찬가지 단계를 포함하고, 잔존레지스트마스크에 대해서, 레지스트마스크의 용해를 생기게 하여 리플로우변형시키고, 변형레지스트마스크(158)로 한다(도 10a, 10b).
본 실시예에서는 개구부가 환형이기 때문에, 제1실시예에서 생긴 계단장벽(117)(도면중 화살표로 나타냄)에 따른 레지스트의 확장을 억제할 수 있고, 그 결과 아일랜드층의 면적을 제1실시예보다도 작게 할 수 있다.
다음에, 본 발명의 제3실시형태를 도 11 ∼ 도 13에 근거하여 설명한다. 도 11 ∼ 도 13은 제3실시형태의 제1실시예의 제조방법을 제조공정순으로 나타낸 도면이고, 도 14 ∼ 도 16은 제3실시형태의 제2실시예의 제조방법을 제조공정순으로 나타낸 도면이고, 각 도면에 있어서, a는 TFT근방의 상태를 나타내는 모식평면도이고, b는 a에 있어서 절단선 B-B'에 따른 모식단면도이다. 본 실시형태는, 소스·드레인 전극배선의 특수한 패턴에 의해 리플로우저지홈을 형성하는 방법이다.
먼저, 절연기판(201)상에 하층금속막을 퇴적하고, 그 후, 하층금속막을 패터닝하여, 도 11a와 같이, 박막트랜지스터의 게이트전극배선(202)을 형성한다.
다음에, 게이트절연막(203), a-Si막(204), n+형a-Si막, 상층금속막이 순차로 퇴적된다.
다음에 공지의 포토리소그래피기술로, 상층금속막상에 레지스트마스크가 형성되나, 레지스트마스크는 후레지스트마스크(218) 및 박레지스트마스크(228)로 이루어지도록 형성되고, 후레지스트마스크(218)는 소스·드레인전극상의 채널부(215)에 이웃한 선택영역 내에 형성되고, 그 외의 부분에 박레지스트마스크(228)가 형성된다(도 11b).
또한, 박레지스트마스크(228)의 패턴은, 소스전극 및 드레인전극의 형성에 의해 채널부(215)에 이웃한 선택영역에 단차를 생기게 함으로써, 채널부(215)근방에 클로스해치로 나타내는 더미소스전극(233) 및 더미드레인전극(234)이 형성되도록 레이아웃된다.
그리고, 후레지스트마스크(218) 및 박레지스트마스크(228)를 마스크로 하여 상층금속막 및 n+형 a-Si막을 에칭하면, 드레인전극용의 옴접촉층(211), 소스전극용의 옴접촉층(210)과 드레인전극(214), 소스전극(213), 더미드레인전극(234), 더미소스전극(233)이 형성되고, 드레인전극(214), 소스전극(213), 더미드레인전극(234), 더미소스전극(233)에 끼워진 영역에 리플로우저지홈(207)이 형성된다(도 11a).
다음에, 레지스트마스크 중 박레지스트마스크(228)를 제거하고 후레지스트마스크(218)가 남도록 처리하면, 도 12a 및 도 12b와 같이, 채널부(215)근방의 후레지스트마스크(218)만이 리플로우변형처리를 받기 전의 잔존레지스트마스크(238)로써 남는다.
다음에, 잔존레지스트마스크(238)에 용해를 생기게 하여 변형레지스트마스크(248)로 한다(도 13a, 도 13b).
이 잔존레지스트마스크(238)의 리플로우변형시에 있어서, 변형레지스트마스크(248)의 일부는 TFT의 채널부(215)내로 유입되어 채널부(215) 상에서 합체하여 일체가 되는 한편, 나머지 변형레지스트마스크(248)는 채널부(215)로부터 멀어지는 방향으로 확장되어, 드레인전극(214), 소스전극(213), 더미드레인전극(234), 더미소스전극(233)에 의해 형성되는 리플로우저지홈(207) 및, 게이트전극배선(202) 의해 형성되는 계단장벽(217)에 의해 저지됨으로써, 변형레지스트마스크(248)가 채널부(215)를 포함하는 형상으로 형성된다. 이 변형레지스트마스크(248)의 확장의 상태를 평면적으로 나타낸 것이 도 13a이다.
이 후, 변형레지스트마스크(248)를 마스크로 a-Si막(204)에 제2에칭을 행하여, a-Si막(204)으로 이루어지는 아일랜드층(도시생략)을 형성하나, 아일랜드층의 패턴은 도 13a의 변형레지스트마스크(248), 드레인전극(214)(드레인전극(214)에 접속하는 드레인배선도 포함), 소스전극(213), 더미드레인전극(234), 더미소스전극(233)을 합체시킨 패턴이 된다.
다음에, 제3실시형태의 제2실시예의 제조방법을, 도 14 ∼ 도 16을 참조하여 설명한다. 각 도면에 있어서, a는 TFT근방의 상태를 나타내는 모식평면도이고, b는 a에 있어서 절단선 C-C'에 따른 모식단면도이다. 제1실시예와는, 소스전극(소스전극에 접속하는 소스배선도 포함), 드레인전극, 더미소스전극, 더미드레인전극의 레이아웃 및 레지스트마스크의 구성이 다르다.
먼저, 절연기판(201)상에 게이트전극배선(242)을 형성하나, 박막트랜지스터부분의 형상을 원형으로 하고, 또한, 게이트전극배선(242)의 원형부분으로부터 고립한 사각형의 더미게이트전극(252)을 형성하면, 게이트전극배선(242)의 원형부분과 더미게이트전극(252)과의 사이에 리플로우저지홈(후술하는 리플로우저지홈(247)에 상당하는 개소)을 형성할 수 있다.
다음에, 게이트절연막(203), a-Si막(204), n+형a-Si막, 상층금속막을 순차로 퇴적하고, 공지의 포토리소그래피기술로, 상층금속막상에 레지스트마스크를 형성하나, 레지스트마스크는, 후레지스트마스크(258) 및 박레지스트마스크(268)로 이루어지도록 형성되고, 또한, 드레인전극 중 박막트랜지스터로서 기능하는 원형상의 영역상에만 후레지스트마스크(258)가 형성되고, 그 외의 부분의 막두께는 얇게 형성된다(도 14b).
또한, 소스전극이 되는 영역상의 박레지스트마스크(268)의 패턴은, 원형상의 후레지스트마스크(258)를 포함하는 환형패턴으로 형성된다.
그리고, 후레지스트마스크(258) 및 박레지스트마스크(268)를 마스크로 하여, 상층금속막 및 n+형a-Si막을 에칭하면, 드레인전극용의 옴접촉층(251), 소스전극용의 옴접촉층(250)과 드레인전극(254), 소스전극(253)이 형성되고, 드레인전극(254), 소스전극(253)사이에 형성된 채널부(255)가 리플로우저지홈(227)이 된다(도 14a, 14b).
이 실시예에서는 상기와 같이, 박막트랜지스터로 기능하는 영역에 있어서, 드레인전극 쪽으로 원형상의 패턴을 형성하고, 소스전극 쪽에 원형상의 드레인전극을 포위하는 환형패턴을 형성했으나, 이 반대의 경우, 즉 소스전극 쪽에 원형상의 패턴을 형성하고, 드레인전극 쪽에 원형상의 소스전극을 포위하는 환형패턴을 형성해도 되는 것은 물론이고, 이 경우에는 원형상의 소스전극상에 후레지스트마스크가 형성된다.
그 후, O2플라즈마분위기 중에서 에싱처리하고, 레지스트마스크 중 박레지스트마스크(268)가 제거되도록 한다.
이와 같이 하여, 도 15a 및 도 15b에 나타낸 바와 같이, 채널부(255)에 면하는 소스전극(254)상의 후레지스트마스크(258)만이, 리플로우변형처리를 받기 전의 잔존레지스트마스크(278)로써 남는다.
다음에, 잔존레지스트마스크(278)에 대해서, 제1실시형태와 동일하게 하여 레지스트마스크의 용해를 생기게 하여 리플로우변형시키고, 변형레지스트마스크(288)로 한다(도 16a, 16b).
이 잔존레지스트마스크(278)의 리플로우변형시에 있어서, TFT채널부(255)측으로의 레지스트의 확장은, 소스전극(253)방향에 있어서는, 리플로우저지홈(227)의 장벽부(소스전극(253)의 채널부측의 측면)에서 저지되는 한편, 소스전극(253)이 없는 방향에서는, 게이트전극배선(242) 및 더미게이트전극(252)의 단차에 의해 생기는 게이트절연막(203)의 리플로우저지홈(247)의 장벽부에서 그 일부가 저지된다.
제2실시예에서는, 박막트랜지스터의 소스전극의 형상을 환형으로 하여, 변형레지스트마스크의 확장을 저지하는 방법을 나타냈으나, 게이트전극을 사각형으로 하고, 그것에 맞춰서 드레인전극도 사각형으로 하고, 소스전극을 사각형의 환형패턴으로 하는 것도, 본 실시형태의 변형예로 생각할 수 있다.
또한, 상술한 제1실시형태로부터 제3실시형태의 제1실시예까지의 패턴형성방법에서는, 채널부측의 소스전극 및 드레인전극상에 잔존레지스트마스크를 형성했으나, 제3실시형태의 제2실시예와 같이, 어느 한 쪽의 전극상에만 남기는 방법도, 본 발명의 다른 적용형태로서 생각할 수 있다.
다음에, 본 발명의 제4실시형태에 대해서, 도 17 ∼ 도 20을 참조하여 설명한다. 각 도면에 있어서, a는 TFT근방의 상태를 나타내는 모식평면도이고, b는 a에 있어서의 절단선 E-E'에 따른 모식단면도이다. 제3실시형태의 제2실시예에서는 소스전극이 드레인전극을 둘러싸는 형태였던 것을, 본 실시형태에서는 드레인전극이 소스전극을 둘러싸는 구조로 되어 있다.
먼저, 절연기판(401)상에 게이트전극배선(402)을 형성하나, 박막트랜지스터부분의 형상을 팔각형(다각형에 한정되지 않고, 원형이어도 됨)으로 한다. 다음에, 게이트절연막(403), a-Si막(404), n+형a-Si막, 상층금속막을 순차로 퇴적하고, 공지의 포토리소그래피기술로 상층금속막상에 레지스트마스크를 형성하나, 레지스트마스크(408)는 후레지스트마스크(458) 및 박레지스트마스크(468)로 이루어지도록 형성된다. 레지스트마스크(408)는 소스전극의 전영역상 및 소스전극을 둘러싸는 드레인전극의 소스전극층상에만 레지스트두께를 두껍게 하고, 다른 드레인전극영역상은 얇게 한다. 이 때 후레지스트마스크(458) 중, 드레인전극상의 부분의 폭을 노광해상도 이하의 폭(포토레지스트의 경우를 전제로 함)의 2.0㎛으로 해 두면, 도면과 같이 소스전극상의 후레지스트마스크(458)보다도 얇게 형성할 수가 있다.
이와 같은 형상의 레지스트마스크(408)를 마스크로 하고, 상층금속막, n+형a-Si막을 순차로 에칭제거한다. 이 공정에서 소스전극(453), 그 아래의 옴접촉층(450), 드레인전극(454), 그 아래의 옴접촉층(451), 채널영역(455)이 형성된다(도 17a, 17b).
다음에, 제1실시형태와 동일하게 하여 레지스트마스크(408)를 에칭하여, 박레지스트마스크(468)를 완전히 제거하고, 후레지스트마스크(458)의 남겨진 부분을 잔존레지스트마스크(478, 479)로 한다. 이 때, 소스전극의 경(徑)을 6.0㎛, 드레인전극의 폭을 5.0㎛, 드레인전극 중 두꺼운 레지스트를 형성하는 영역의 폭을 2.0㎛으로 하고, 레지스트마스크(408)의 에칭전의 두께를 소스전극상에서 2.5㎛, 드레인전극상에서 2.0㎛으로 하면, 박레지스트마스크(468)를 완전히 제거한 후에 남는 잔존레지스트마스크는, 소스전극상에서 2.0㎛두께의 잔존레지스트마스크(478), 드레인전극상에서 1.5㎛두께의 잔존레지스트마스크(479)로 된다(도 18a, 18b).
다음에, 잔존레지스트마스크(478) 및 잔존레지스트마스크(479)를 제1실시형태와 동일하게 하여 리플로우시키면 도 19b와 같이 된다. 이 때, 소스전극(453)상의 잔존레지스트마스크(478)는, 리플로우가 시작되면, 먼저, 소스전극와 드레인전극으로 구성되는 홈으로 유입되고, 다음에, 홈의 저부(TFT의 채널영역(445))를 따라 이동하여, 결국에는 드레인전극(454) 및 그 아래의 옴접촉층(451)으로 이루어지는 벽에 부딪치고, 횡방향으로의 확장이 정지된다. 도면 19a에 나타난 바와 같이, 잔존레지스트마스크(478)의 확장방향 중 지면을 향해서 아래쪽 방향에는, 그 확장을 저지하는 드레인전극이 없으나, 이 경우에도, 소스전극(453)자체의 벽에 의해서, 그 확장을 억제할 수가 있다.
한편, 드레인전극(454)상의 잔존레지스트마스크(479)는 채널영역(445)뿐 아니라 채널영역(445)으로부터 멀어지는 방향으로도 확장하나, 레지스트두께가 얇게 되어 있기 때문에 확장의 거리를 작게 억제할 수 있다. 따라서, 잔존레지스트마스크(478, 479)의 리플로우 후의 변형레지스트마스크(488)의 평면형상은 도 19a와 같이 되고, 그 면적을 최소한으로 억제할 수 있다.
다음에, 변형레지스트마스크(488) 및 소스전극, 드레인전극 자체를 마스크로 하여 a-Si막(404)을 에칭제거하면, a-Si막으로 이루어지는 아일랜드층(464)이 도 19b와 같이 형성되고, 평면형상으로는 도 19a의 굵은 선으로 나타내는 형상이 된다.
이와 같이 하여, TFT의 리플로우저지홈이 형성되나, 그 후, 질화막으로 이루어지는 패시베이션막(423)을 퇴적시키고, 소스전극(453)상에 접촉홀(491), 게이트전극배선(402)의 단자부상에 접촉홀(490)을 각각 개구하고, ITO막으로 이루어지는 화소전극(492), 게이트단자전극(493)을 각각 형성한다(도 20a, 20b).
다음에, 본 발명의 제5실시형태의 제1실시예에 대해서, 도 21을 참조하여 설명한다. 본 실시형태는 제4실시형태와 대비하면, 채널영역 아래쪽의 게이트전극구조가 다르다. 따라서, 제4실시형태의 도 19에 상당하는 공정만의 도면을 사용하여 설명하기로 한다. 도면에 있어서, a는 TFT근방의 상태를 나타내는 모식평면도이고, b는 a에 있어서의 절단선F-F'에 따른 모식단면도이다.
채널영역아래 쪽의 게이트전극배선(402)에 일부 막두께가 얇은 영역, 즉, 게이트전극배선(402)에 게이트전극홈(494)을 형성한다. 게이트전극홈(494)은 단층의 Cr을 사용한 경우는 막두께방향으로 일부 에칭한다. 하층이 Cr, 상층이 알루미늄의 적층금속을 이용하는 경우는 상층의 알루미늄을 일부 에칭하면 된다. 이와 같이 해서, 게이트전극배선(402)에 게이트전극홈(494)을 형성해 두면, 소스전극상에서는 게이트전극홈(494)의 단차에 의해 생기는 단차(도면중 화살표로 나타내는 개소)에 의해 레지스트리플로우시의 레지스트의 횡방향으로의 확장이 저지되고, 변형레지스트마스크(488)가 도면과 같이 형성된다. 물론, 게이트전극홈(494)의 단차에 의해 생기는 단차는, 소스전극상뿐만 아니라, 게이트절연막(403)상에도 형성되기 때문에, 소스전극상의 잔존레지스트마스크는 사방을 게이트전극홈(494)의 단차에 의해 생기는 단차와 드레인 전극의 측면의 벽에 둘러싸임으로써, 그 평면형상은 그들의 형상에 따라 확정되게 된다. 따라서, 레지스트리플로우에 있어서 바깥방향으로 가장 유출하는 것은, 드레인전극상의 잔존레지스트마스크의 리플로우에 의한 것이다.
다음에 제5실시형태의 변형예인 제2실시예를 도 22에 나타낸다.
제5실시형태의 제1실시예에서는, 게이트전극홈(494)을 채널영역(445) 아래쪽 전체에 걸쳐서 형성했으나, 제2실시예에서는 도 21a에 있어서 드레인전극(454)이 소스전극상의 잔존레지스트마스크를 완전히 둘러쌀 수 없는 방향의, 지면을 향해서 아래쪽의 영역에만 게이트전극홈(495)(메쉬형상의 크로스해치로 나타내는 영역)을 형성하고 있다. 이 경우, 게이트전극홈(495)은 TFT의 채널영역(445)에 가능한한 영향을 미치지 않도록 중앙의 소스전극으로부터 떨어지게 형성하는 것이 바람직하다.
다음에, 본 발명의 제6실시형태의 대해서, 도 23을 참조하여 설명한다. 본 실시형태는 제4실시형태와 다른 것이, 게이트전극에 게이트전극홈을 형성하지 않고, 소스전극을 고립시킨 다각형으로 하고, 그 주위를 완전히 드레인전극으로 둘러싸는 구조로 하고 있다. 따라서, 도시하지 않았으나, 소스전극상에 형성되는 잔존레지스트마스크는 모두, 레지스트리플로우시에는 드레인전극의 측면의 벽으로 저지된다.
본 실시형태의 경우, 소스전극(453)은 드레인전극(454)으로 완전히 둘러싸이고, 그 중앙에서 고립하는 형태로 형성되기 때문에, 화소전극과의 접속이, 소스전극, 드레인전극들 덮는 패시베이션막(423)을 개구하여 형성되는 접촉홀(497)을 통해서 행해진다.
또한, 게이트전극배선(402)의 단자부에도 접촉홀(490)이, 패시베이션막(423)과 게이트절연막(403)을 관통하여 형성된다.
접촉홀(497, 490)을 덮고 ITO막이 성막, 패터닝되고, 접촉홀(497)상에는 화소전극(496)이, 접촉홀(490)상에는 게이트전극(493)이 각각 형성된다.
또한, 이상에서 설명해 온 실시형태의 설명에서는, 게이트전극배선의 단차를 이용한 게이트절연막의 리플로우저지홈, 게이트배선자체의 단차(홈), 게이트절연막에 형성한 리플로우저지홈, 소스 ·드레인 전극자체의 리플로우저지홈을 이용하여, 변형레지스트패턴의 확장을 저지하는 방법을 나타냈으나, 리플로우저지홈을 형성하는 방법은 이것들에 한정되는 것은 아니고, 예컨대, 절연기판자체에 홈을 형성하고, 그 홈의 단차를 이용한 리플로우저지홈을 형성하는 것도 가능하다.
이상과 같이, 본 발명을 구체적인 실시형태로서 서술했으나, 각각의 실시형태에 있어서의 형태뿐만 아니라, 제조가능한 한, 각각의 실시형태를 임의로 조합시킨 다른 실시형태로서 본 발명을 적용할 수 있음은 물론이다.
이상에서 설명한 바와 같이, 본 발명의 패턴형성방법에서는, 하나의 레지스트패턴의 패턴을 변형(예로써, 레지스트마스크에 유기용매, 또는 유기용액 중으로의 침지, 또는 증기노출에 의한 리플로우화)시킴으로써, 그 변형전후의 패턴의 차이를 이용하고, 복잡한 패턴(즉, 다른 2패턴)을 간편하게 형성하는 경우에 있어서, 변형하는 레지스트패턴이 확장하는 방향으로 확장장벽이 되는 장벽부를 변형하는 레지스트패턴의 근방에 미리 형성해 두고, 그 장벽부에 의해 레지스트패턴의 확장을 저지함으로써, 그 레지스트패턴의 변형을 억제하고 제어하는 것으로, 목적하는 레지스트패턴을 얻을 수 있다. 실용상의 적용형태로는, 박막트랜지스터의 비정질실리콘으로 이루어진 아일랜드층을 형성함에 있어서, 레지스트마스크의 막두께 차이를 이용하고, 두꺼운 쪽의 레지스트마스크를 2회의 에칭공정으로 사용함으로써 PR공정의 단축을 실현할 수 있으나, 그 때에 행해지는 레지스트마스크의 리플로우에 있어서, 본 발명의 장벽부를 이용하면 아일랜드층의 면적을 최소한으로 억제할 수 있고, 아일랜드층과 그 아래쪽의 게이트배선과의 기생용량을 최소한으로 억제하는 것이 가능해진다.
도 1은 본 발명의 제1실시형태의 제1실시예의 제조방법을 제조공정순으로 나타내는 모식평면도 및 모식단면도이고,
도 2는 도 1에 계속되는 제조공정을 나타내는 모식평면도 및 모식단면도이고,
도 3은 도 2에 계속되는 제조공정을 나타내는 모식평면도 및 모식단면도이고,
도 4는 도 3에 계속되는 제조공정을 나타내는 모식평면도 및 모식단면도이고,
도 5는 본 발명의 제1실시형태의 제2실시예의 제조방법의 1제조공정을 나타내는 모식평면도 및 모식단면도이고,
도 6은 본 발명의 제2실시형태의 제1실시예의 제조방법을 제조공정순으로 나타내는 모식평면도 및 모식단면도이고,
도 7은 도 6에 계속되는 제조공정을 나타내는 모식평면도 및 모식단면도이고,
도 8은 도 7에 계속되는 제조공정을 나타내는 모식평면도 및 모식단면도이고,
도 9는 도 8에 계속되는 제조공정을 나타내는 모식평면도 및 모식단면도이고,
도 10은 본 발명의 제2실시형태의 제2실시예의 제조방법의 1제조공정을 나타내는 모식평면도 및 모식단면도이고,
도 11은 본 발명의 제3실시형태의 제1실시예의 제조방법을 제조공정순으로 나타내는 모식평면도 및 모식단면도이고,
도 12는 도 11에 계속되는 제조공정을 나타내는 모식평면도 및 모식단면도이고,
도 13은 도 12에 계속되는 제조공정을 나타내는 모식평면도 및 모식단면도이고,
도 14는 본 발명의 제3실시형태의 제2실시예의 제조방법을 제조공정순으로 나타내는 모식평면도 및 모식단면도이고,
도 15는 도 14에 계속되는 제조공정을 나타내는 모식평면도 및 모식단면도이고,
도 16은 도 15에 계속되는 제조공정을 나타내는 모식평면도 및 모식단면도이고,
도 17은 본 발명의 제4실시형태의 제조방법을 제조공정순으로 나타내는 모식평면도 및 모식단면도이고,
도 18은 도 17에 계속되는 제조공정을 나타내는 모식평면도 및 모식단면도이고,
도 19는 도 18에 계속되는 제조공정을 나타내는 모식평면도 및 모식단면도이고,
도 20은 도 19에 계속되는 제조공정을 나타내는 모식평면도 및 모식단면도이고,
도 21은 본 발명의 제5실시형태의 제1실시예의 제조방법을 나타내는 모식평면도 및 모식단면도이고,
도 22는 본 발명의 제5실시형태의 제2실시예의 제조방법을 나타내는 모식평면도 및 모식단면도이고,
도 23은 본 발명의 제6실시형태의 제조방법을 나타내는 모식평면도 및 모식단면도이고,
도 24는 종래의 제조방법을 제조공정순으로 나타내는 모식평면도 및 모식단면도이고,
도 25는 도 24에 계속되는 제조공정을 나타내는 모식평면도 및 모식단면도이고,
도 26은 도 25에 계속되는 제조공정을 나타내는 모식평면도 및 모식단면도이고,
도 27은 도 26에 계속되는 제조공정을 나타내는 모식평면도 및 모식단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1, 101, 201, 301, 401 : 절연기판
2, 102, 202, 242, 302, 402 : 게이트전극배선
3, 103, 203, 303, 403 : 게이트절연막
4, 104, 204, 304, 404 : a-Si막
5, 105, 205, 305 : n+형a-Si막
6, 106, 206, 306 : 상층금속막
7, 107, 127, 207, 227, 247 : 리플로우저지홈
8, 408 : 레지스트마스크
10, 11, 110, 111, 210, 211, 250, 251, 310, 311, 450, 451 : 옴접촉층
12, 22, 252 : 더미게이트전극
13, 113, 213, 253, 313, 453 : 소스전극
14, 114, 214, 254, 314, 454 : 드레인전극
15, 115, 215, 255, 315, 445 : 채널부
17, 117, 217 : 계단장벽
18, 218, 258, 318, 458 : 후(厚)레지스트마스크
24, 124, 224, 264, 324, 464 : 아일랜드층
28, 228, 268, 328, 468 : 박(薄)레지스트마스크
38, 138, 238, 278, 338, 478, 479 : 잔존레지스트마스크
48, 58, 148, 158, 248, 348, 488 : 변형레지스트마스크
109, 129 : 개구부 233 : 더미소스전극
234 : 더미드레인전극 423 : 패시베이션막
490, 495 : 접촉스루홀 492, 496 : 화소전극
493 : 게이트단자전극 494, 497 : 게이트전극홈

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  18. 기판 위에 적어도 하나의 선택영역 및 상기 선택영역의 외측으로 연장하고 상기 선택영역으로부터 분리된 적어도 하나의 리플로우저지홈을 포함한 상면을 가진 적층구조를 형성하는 단계;
    상기 선택영역에 적어도 하나의 패턴을 선택적으로 형성하는 단계;
    상기 패턴의 리플로우를 일으키는 단계로서, 외측으로 리플로우된 패턴의 일부가 상기 리플로우저지홈으로 유입된 다음, 상기 패턴의 외측리플로우는 상기 리플로우저지홈에 의해 상기 패턴이 외측으로 연장하는 것이 제한됨으로써 상기 리플로우저지홈의 외측모서리에 의해 정해진 적어도 하나의 외측모서리부를 가진 변형패턴을 형성하는 단계를 포함하는 패턴변형방법.
  19. 제18항에 있어서, 상기 리플로우저지홈은 채널부를 제외하고, 상기 외측으로 리플로우된 패턴의 일부는 상기 리플로우저지홈 및 상기 채널부 내로 유입되는 패턴변형방법.
  20. 제19항에 있어서, 상기 리플로우저지홈은 상기 채널부로부터 분리된 패턴변형방법.
  21. 제20항에 있어서, 상기 리플로우저지홈은 게이트전극 및 적어도 하나의 더미게이트전극 사이의 갭(gap) 위에 간접적으로 위치되는 패턴변형방법.
  22. 제20항에 있어서, 상기 리플로우저지홈은 상기 적층구조 내에 형성된 오목개구부를 포함하는 패턴변형방법.
  23. 제20항에 있어서, 상기 리플로우저지홈은 소스전극 및 더미소스전극 사이의 제1갭 및 드레인전극 및 더미드레인전극 사이의 제2갭을 포함하는 패턴변형방법.
  24. 제19항에 있어서, 상기 리플로우저지홈은 상기 채널부에 이웃한 패턴변형방법.
  25. 제24항에 있어서, 상기 리플로우저지홈은 게이트전극 및 적어도 하나의 더미게이트전극 사이의 갭 위에 간접적으로 위치되는 패턴변형방법.
  26. 제24항에 있어서, 상기 리플로우저지홈은 소스 및 드레인전극들 중 하나로부터 연장된 층의 측벽 및 게이트전극의 모서리 위에 간접적으로 위치된 상기 채널부의 단차부에 의해 정해지는 패턴변형방법.
  27. 제18항에 있어서, 상기 리플로우저지홈은 채널부를 포함하고 상기 외측으로 리플로우된 패턴은 상기 리플로우저지홈 내로 유입되는 패턴변형방법.
  28. 제27항에 있어서, 상기 리플로우저지홈 및 상기 채널부는 환형(annular shape)의 형태이고, 상기 리플로우저지홈의 외측주변모서리는 상기 채널부의 외측주변모서리를 둘러싸고, 상기 리플로우저지홈의 상기 외측주변모서리는, 게이트전극의 단차부 위에 간접적으로 위치된 소스 및 드레인전극들의 단차부들에 의해 정해지며, 상기 게이트전극의 상기 단차부는 환형의 형태로 연장하여 상기 게이트전극의 오목부를 정하는 패턴변형방법.
  29. 제18항에 있어서, 상기 리플로우저지홈은 상기 선택영역의 외측으로 연장한 채널부를 포함하고 상기 외측으로 리플로우된 패턴의 일부는 상기 채널부 내로 입되는 패턴변형방법.
  30. 제29항에 있어서, 상기 리플로우저지홈은 게이트전극의 홈 위에 간접적으로 위치되는 패턴변형방법.
  31. 제18항에 있어서, 상기 리플로우저지홈은 상기 선택영역의 외측으로 연장한 채널부와 중첩하고, 상기 외측으로 리플로우된 패턴의 일부는 상기 리플로우저지홈 내로 유입되는 패턴변형방법.
  32. 제18항에 있어서, 상기 리플로우저지홈 및 상기 채널부는 아일랜드형전극 및 상기 아일랜드형전극을 완전히 둘러싸는 환형전극에 의해 정해지는 환형부인 패턴변형방법.
  33. 제18항에 있어서, 상기 리플로우저지홈은 상기 선택영역을 완전히 둘러싸는 패턴변형방법.
  34. 제18항에 있어서, 상기 리플로우저지홈은 상기 선택영역을 불완전하게 둘러싸는 패턴변형방법.
  35. 제18항에 있어서, 상기 선택영역은 서로 분리되며 서로 이웃한 복수의 선택영역들을 포함하고, 상기 리플로우저지홈은 상기 복수의 선택영역들을 완전히 둘러싸는 패턴변형방법.
  36. 제18항에 있어서, 상기 선택영역은 서로 분리되며 서로 이웃한 복수의 선택영역들을 포함하고, 상기 리플로우저지홈은 상기 복수의 선택영역들을 불완전하게 둘러싸는 패턴변형방법.
  37. 제18항에 있어서, 상기 패턴은 유기재료를 함유하는 패턴인 패턴변형방법.
  38. 제37항에 있어서, 상기 패턴은 레지스트패턴인 패턴변형방법.
  39. 적층구조 위에 리플로우패턴을 형성하는 방법에 있어서,
    적어도 하나의 선택영역 및 상기 선택영역의 외측으로 연장하여 상기 선택영역으로부터 분리된 적어도 하나의 리플로우저지홈을 포함한 상면을 가진 적층구조 위에, 후레지스트마스크부 및 박레지스트마스크부를 포함하며 상기 후레지스트마스크부는 선택영역 위로 연장하는 레지스트패턴을 형성하는 단계;
    상기 레지스트패턴을 사용하여 적층구조를 패터닝하는 단계;
    상기 박레지스트마스크부를 제거하고 상기 후레지스트마스크부의 두께를 감소시킴으로써 상기 후레지스트마스크부의 패턴형상은 변하지 않은 잔존레지스트패턴을 형성하는 단계; 및
    상기 잔존레지스트패턴을 리플로우하는 단계로, 외측으로 리플로우된 패턴의 일부는 상기 리플로우저지홈 내로 유입된 후 상기 패턴의 외측리플로우는 상기 패턴의 외측으로 연장한 상기 리플로우저지홈에 의해 제한됨으로써 상기 리플로우저지홈의 외측모서리에 의해 정해진 적어도 하나의 외측모서리부를 가진 변형패턴을 형성하는 단계를 포함하는 리플로우패턴의 형성방법.
  40. 적층구조를 패터닝하는 방법에 있어서,
    적어도 하나의 선택영역 및 상기 선택영역의 외측으로 연장하여 상기 선택영역으로부터 분리된 적어도 하나의 리플로우저지홈을 포함하는 상면을 가진 적층구조 위에, 후레지스트마스크부 및 박레지스트마스크부를 포함하고 상기 후레지스트마스크부는 선택영역 위로 연장하는 레지스트패턴을 형성하는 단계;
    상기 레지스트패턴을 이용하여 적층구조를 패터닝하는 단계;
    상기 박레지스트마스크부를 제거하고 상기 후레지스트마스크부의 두께를 감소시킴으로써 상기 후레지스트마스크부의 패턴형상은 변하지 않은 잔존레지스트패턴을 형성하는 단계;
    상기 잔존레지스트패턴을 리플로우하는 단계로, 외측으로 리플로우된 패턴의 일부는 상기 리플로우저지홈 내로 유입된 후 상기 패턴의 외측리플로우는 상기 패턴의 외측으로 연장한 상기 리플로우저지홈에 의해 제한됨으로써 상기 리플로우저지홈의 외측모서리에 의해 정해진 적어도 하나의 외측모서리부를 가진 변형패턴을 형성하는 단계; 및
    상기 변형패턴을 이용하여 상기 적층구조를 패터닝하는 단계를 포함하는 적층구조의 패터닝방법.
  41. 게이트, 소스 및 드레인전극들, 및 기판 위에 있으며 적어도 하나의 리플로우저지벽을 가진 적층구조를 포함한 반도체소자에 있어서,
    상기 리플로우저지벽은 상기 적층구조의 적어도 하나의 선택영역의 외측으로 연장하고,
    상기 선택영역은 채널부에 이웃하고,
    상기 리플로우저지벽은 상기 게이트전극의 전체주변부의 1/2보다 크게 외측으로 연장하며,
    상기 리플로우저지벽은 간격(spacing)에 의해 상기 게이트전극으로부터 분리되는 반도체소자.
  42. 제41항에 있어서, 상기 리플로우저지벽은 상기 게이트전극을 불완전하게 둘러싸는 복수의 분리된 리플로우저지벽부들을 포함하는 반도체소자.
  43. 제41항에 있어서, 상기 리플로우저지벽은 상기 게이트전극을 완전히 둘러싸는 복수의 분리된 리플로우저지벽부들을 포함하는 반도체소자.
  44. 제43항에 있어서, 상기 리플로우저지벽은 환형으로 연장하는 반도체소자.
  45. 게이트, 소스 및 드레인전극들, 기판 위의 적층구조 및 상기 적층구조로 형성된 적어도 하나의 리플로우저지벽을 포함한 반도체소자에 있어서,
    상기 리플로우저지벽은 상기 적층구조의 적어도 하나의 선택영역의 외측으로 연장하고,
    상기 선택영역은 채널부에 이웃하고,
    상기 리플로우저지벽은 상기 게이트전극의 전체주변부의 적어도 1/2 외측으로 연장하고,
    상기 리플로우저지벽은 간격을 두고 상기 게이트전극으로부터 분리되는 반도체소자.
  46. 제45항에 있어서, 상기 리플로우저지벽은 상기 게이트전극을 불완전하게 둘러싸는 반도체소자.
  47. 제45항에 있어서, 상기 리플로우저지벽은 상기 게이트전극을 완전히 둘러싸는 반도체소자.
  48. 제47항에 있어서, 상기 리플로우저지벽은 환형으로 연장하는 반도체소자.
  49. 게이트전극 및 적층구조를 포함하는 반도체소자에 있어서,
    상기 게이트전극은 적어도 하나의 단부(step)를 가지며 상기 적층구조의 상면 또한 상기 게이트전극의 상기 단부 위쪽에 위치된 적어도 하나의 단부를 가지는 반도체소자.
  50. 제49항에 있어서, 상기 게이트는 상기 단부에 의해 경계지어진 두께감소부를 가지는 반도체소자.
  51. 게이트전극구조를 가지며 적어도 하나의 게이트전극 및 적어도 하나의 더미게이트전극을 더 포함하는 반도체소자에 있어서,
    상기 더미게이트전극은 갭에 의해 상기 게이트전극으로부터 분리되어 상기 게이트전극의 외부에 위치되는 반도체소자.
  52. 제51항에 있어서, 상기 더미게이트전극은 상기 게이트전극을 불완전하게 둘러싸는 반도체소자.
  53. 제51항에 있어서, 상기 더미게이트전극은 상기 게이트전극을 완전하게 둘러싸는 반도체소자.
  54. 제53항에 있어서, 상기 더미게이트전극은 환형으로 연장하는 반도체소자.
  55. 제51항에 있어서, 상기 더미게이트전극은 상기 게이트전극의 평면부에 이웃하고 평행하게 연장하는 반도체소자.
  56. 제51항에 있어서, 상기 반도체소자는 상기 게이트전극구조 위로 연장하는 복수의 적층들을 포함하는 다층구조를 더 구비하고 상기 복수의 적층들의 표면들은 상기 갭 위쪽에 위치된 홈들을 가지는 반도체소자.
  57. 게이트, 소스 및 드레인전극들, 기판 위의 적층구조 및 상기 적층구조로 형성된 적어도 하나의 리플로우저지벽을 포함한 반도체소자에 있어서,
    상기 리플로우저지벽은 상기 적층구조의 적어도 하나의 선택영역의 외측으로 연장하고,
    상기 선택영역은 채널부에 이웃하며,
    상기 리플로우저지벽은 상기 게이트전극의 전체주변부의 1/2보다 크게 외측으로 연장하고,
    상기 리플로우저지벽은 상기 게이트전극으로부터 간격을 두어 분리되며,
    상기 소스 및 드레인전극들의 적어도 일부는 연장되어 상기 리플로우저지벽에 의해 포함되는 반도체소자.
  58. 제57항에 있어서, 상기 리플로우저지벽은 상기 게이트전극을 불완전하게 둘러싸는 반도체소자.
  59. 제57항에 있어서, 상기 리플로우저지벽은 상기 게이트전극을 완전히 둘러싸는 반도체소자.
  60. 제59항에 있어서, 상기 리플로우저지벽은 환형으로 연장하는 반도체소자.
  61. 제57항에 있어서, 상기 리플로우저지벽은 상기 게이트전극의 평면부에 이웃하고 평행하게 연장하는 반도체소자.
  62. 게이트, 소스 및 드레인전극들, 더미소스 및 더미드레인전극들, 기판 위의 적층구조 및 적어도 하나의 홈을 포함하는 반도체소자에 있어서,
    상기 더미소스 및 더미드레인전극들은 상기 소스 및 드레인전극들의 외측에 위치되고 상기 홈은 상기 소스 및 드레인전극들을 상기 더미소스 및 더미드레인전극들로부터 분리시키며,
    상기 홈은 상기 적층구조의 적어도 하나의 선택영역의 외측으로 연장하고 상기 선택영역은 채널부에 이웃하며 상기 홈은 상기 게이트전극의 외측으로 연장하고 상기 홈은 상기 게이트전극으로부터 분리되는 반도체소자.
  63. 제62항에 있어서, 상기 홈은 상기 게이트전극을 불완전하게 둘러싸는 반도체소자.
  64. 제62항에 있어서, 상기 홈은 상기 게이트전극을 완전히 둘러싸는 반도체소자.
  65. 제64항에 있어서, 상기 홈은 환형으로 연장하는 반도체소자.
  66. 제62항에 있어서, 상기 홈은 상기 게이트전극의 평면부에 이웃하고 평행하게 연장하는 반도체소자.
  67. 게이트, 소스 및 드레인전극들, 채널부 및 적어도 하나의 홈을 포함하는 반도체소자에 있어서,
    상기 소스 및 드레인전극들 중 제1전극은 아일랜드부를 포함하고 상기 소스 및 드레인전극들 중 제2전극은 상기 채널부를 둘러싸는 주변부를 포함하고 상기 채널부는 상기 아일랜드부를 더 둘러싸고 상기 주변부는 상기 채널부에 의해 상기 아일랜드부로부터 분리되며 상기 홈은 상기 채널부를 포함하는 반도체소자.
  68. 제67항에 있어서, 상기 주변부는 상기 아일랜드부를 불완전하게 둘러싸는 반도체소자.
  69. 제68항에 있어서, 상기 홈은 상기 주변부의 개구측에 이웃하게 연장하는 부가적인 홈을 더 포함하는 반도체소자.
  70. 제69항에 있어서, 상기 반도체소자는 갭에 의해 상기 게이트전극으로부터 분리된 더미게이트전극을 더 포함하고, 부가적인 홈이 상기 갭 위에 위치되는 반도체소자.
  71. 제67항에 있어서, 상기 제1전극은 접속부, 및 상기 주변부의 개구측에 이웃하게 연장하고 상기 개구측에 마주하는 부가연장부를 더 포함하고, 상기 부가연장부는 상기 접속부를 통해 상기 아일랜드부에 접속되는 반도체소자.
  72. 제71항에 있어서, 상기 접속부는 단차벽(step-like wall)을 가지는 반도체소자.
  73. 제67항에 있어서, 상기 주변부는 상기 아일랜드부를 완전히 둘러싸는 반도체소자.
  74. 제73항에 있어서, 상기 홈은 환형으로 연장하는 반도체소자.
  75. 기판 위에 적층구조를 포함하는 반도체소자에 있어서,
    상기 기판의 상면은 적어도 하나의 홈을 가지고 상기 적층구조의 상면 또한 상기 기판의 상기 홈 위에 위치된 적어도 하나의 홈을 가지고,
    상기 기판의 상기 홈은 채널부에 이웃하게 선택적으로 연장한 반도체소자.
  76. 제75항에 있어서, 상기 기판의 상기 홈은 상기 채널부 둘레로 연장하는 반도체소자.
  77. 제76항에 있어서, 상기 기판의 상기 홈은 채널부를 완전히 둘러싸는 반도체소자.
  78. 제76항에 있어서,상기 기판의 상기 홈은 채널부를 불완전하게 둘러싸는 반도체소자.
  79. 기판 위에 적층구조를 포함하는 반도체소자에 있어서,
    상기 기판의 상면은 적어도 하나의 단차부를 가지고 상기 적층구조의 상면 또한 상기 기판의 상기 단차부 위에 위치된 적어도 하나의 홈을 가지며,
    상기 기판의 상기 단차부는 채널부에 이웃하게 선택적으로 연장하는 반도체소자.
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  100. 게이트, 소스 및 드레인전극들, 기판 위의 적층구조 및 상기 적층구조 내에 형성된 적어도 하나의 홈을 포함한 반도체소자에 있어서,
    상기 홈은 상기 적층구조의 적어도 하나의 선택영역의 외측으로 연장하고, 상기 선택영역은 채널부에 이웃하며, 상기 홈은 상기 게이트전극의 외측으로 연장하고, 상기 홈은 수직간격을 두고 상기 게이트전극으로부터 분리되며,
    상기 소스 및 드레인전극들의 적어도 일부는 상기 홈 내에 존재하며,
    상기 홈은 상기 게이트전극을 완전히 둘러싸는 반도체소자.
  101. 제100항에 있어서, 상기 홈은 환형으로 연장하는 반도체소자.
  102. 제100항에 있어서, 상기 홈은 상기 게이트전극의 평면부에 이웃하고 평행하게 연장하는 반도체소자.
  103. 게이트, 소스 및 드레인전극들, 기판 위의 적층구조 및 상기 적층구조 내에 형성된 적어도 하나의 홈을 포함한 반도체소자에 있어서,
    상기 홈은 상기 적층구조의 적어도 하나의 선택영역의 외측으로 연장하고, 상기 선택영역은 채널부에 이웃하며, 상기 홈은 상기 게이트전극의 외측으로 연장하고, 상기 홈은 상기 게이트전극으로부터 일정간격으로 분리되고,
    상기 소스 및 드레인전극들 중 적어도 일부는 상기 홈 내에 존재하며,
    상기 홈은 상기 게이트전극을 완전히 둘러싸는 반도체소자.
  104. 제103항에 있어서, 상기 홈은 환형으로 연장하는 반도체소자.
  105. 제103항에 있어서, 상기 홈은 상기 게이트전극의 평면부에 이웃하고 평행하게 연장하는 반도체소자.
  106. 박막트랜지스터에 있어서,
    절연기판;
    상기 기판에 접해 있으며 패턴화되어 게이트전극 및 갭에 의해 상기 게이트전극으로부터 분리된 더미게이트전극을 형성하는 것으로, 상기 갭 및 상기 더미게이트전극은 평면상에서 U자형인 전도막;
    상기 기판, 상기 게이트전극, 상기 더미게이트전극 및 상기 갭을 덮는 게이트절연막;
    상기 게이트절연막의 상면에 상기 갭과 수직정합하게 형성된 홈; 및
    상기 게이트절연막 위에 형성된 소스 및 드레인전극들을 포함한 박막트랜지스터.
  107. 제106항에 있어서, 상기 소스 및 드레인전극들의 적어도 일부는 상기 홈 내에 존재하는 박막트랜지스터.
  108. 제107항에 있어서, 상기 홈은 상기 게이트전극을 불완전하게 둘러싸는 박막트랜지스터.
  109. 제107항에 있어서, 상기 홈은 상기 게이트전극을 완전히 둘러싸는 박막트랜지스터.
  110. 제106항에 있어서, 상기 홈은 상기 게이트전극을 불완전하게 둘러싸는 박막트랜지스터.
  111. 제106항에 있어서, 상기 홈은 상기 게이트전극을 완전히 둘러싸는 박막트랜지스터.
  112. 제106항에 있어서, 상기 홈은 환형으로 연장하는 박막트랜지스터.
  113. 반도체소자에 있어서,
    절연기판;
    상기 기판 위에 형성된 게이트전극;
    상기 기판 위에 형성된 더미게이트전극으로, 상기 더미게이트전극의 내측모서리와 상기 게이트전극의 외측모서리 사이에 형성된 갭에 의해 상기 게이트전극으로부터 분리된 더미게이트전극;
    상기 기판, 상기 게이트전극, 상기 더미게이트전극 및 상기 갭을 덮는 게이트절연막;
    상기 게이트절연막의 상면에 상기 갭과 수직정합하게 형성된 제1홈;
    상기 게이트절연막 위에 형성된 소스 및 드레인전극들; 및
    상기 소스 및 드레인전극들의 상면에 상기 제1홈과 수직정합하게 형성된 제2홈을 포함하는 반도체소자.
  114. 제113항에 있어서, 상기 더미게이트전극은 평면상에서 U자형이고, 상기 홈은 상기 게이트전극을 불완전하게 둘러싸는 반도체소자.
  115. 제113항에 있어서, 상기 홈은 상기 게이트전극을 완전히 둘러싸는 반도체소자.
  116. 제113항에 있어서, 상기 홈은 환형으로 연장하는 반도체소자.
  117. 제113항에 있어서, 상기 게이트절연막, 및 상기 소스 및 드레인전극들을 매개하는 옴접촉층을 더 포함하며, 상기 옴접촉층은 상기 제1 및 제2홈들에 수직정합한 제3홈을 포함하는 반도체소자.
  118. 제113항에 있어서,
    상기 소스 및 드레인전극들 하부를 매개하고 상기 게이트절연막에 접해있는 비정질실리콘막 아일랜드층을 더 포함하며,
    상기 아일랜드층은 상기 제1 및 제2홈들에 수직정합한 제3홈을 포함하며,
    상기 아일랜드층은 상기 소스 및 드레인전극들의 외측모서리들에 수직정렬한 외측모서리들을 가지는 반도체소자.
  119. 박막트랜지스터에 있어서,
    기판;
    상기 기판 위에 형성된 게이트전극;
    상기 게이트전극으로부터 분리된 평면상 U자형의 더미게이트전극;
    상기 게이트전극 및 상기 더미게이트전극을 매개하는 U자형의 갭;
    상기 기판, 상기 게이트전극, 상기 더미게이트전극 및 상기 갭을 덮는 게이트절연막;
    상기 게이트절연막의 상면에 상기 갭과 수직정합하게 형성된 제1홈; 및
    상기 절연막 위에 형성된 소스 및 드레인전극들을 포함한 박막트랜지스터.
  120. 제119항에 있어서, 상기 소스 및 드레인전극들은 상기 제1홈과 수직정합한 홈들을 포함하는 박막트랜지스터.
  121. 제119항에 있어서, 상기 제1홈은 상기 게이트전극을 불완전하게 둘러싸는 박막트랜지스터.
  122. 제119항에 있어서, 상기 제1홈은 환형으로 연장하는 박막트랜지스터.
  123. 제119항에 있어서,
    상기 게이트전극의 제1모서리를 따라 접해있는 게이트전극배선을 더 포함하며,
    상기 더미게이트전극은 상기 게이트전극의 제2, 제3 및 제4모서리들을 따라 위치하는 박막트랜지스터.
  124. 제123항에 있어서, 상기 게이트전극의 상기 제2, 제3 및 제4모서리들, 및 상기 더미게이트전극의 각각의 내측모서리들 사이에는 일정폭의 갭이 있는 박막트랜지스터.
  125. 제41항에 있어서, 상기 리플로우저지벽은 상기 적층구조 내에 형성된 홈의 외측벽을 포함하는 반도체소자.
  126. 제41항에 있어서, 상기 리플로우저지벽은 상기 적층구조에 형성된 돌출부의 내측벽을 포함하는 반도체소자.
  127. 제41항에 있어서, 상기 리플로우저지벽은 상기 게이트전극의 상기 전체주변부의 적어도 3/4 외측으로 연장하는 반도체소자.
  128. 제127항에 있어서, 복수의 저지벽들이 있고, 상기 복수의 저지벽들 각각은 상기 게이트전극의 적어도 3면들의 외측으로 연장하는 반도체소자.
  129. 제41항에 있어서, 상기 리플로우저지벽은 상기 게이트전극의 상기 전체주변부의 외측으로 완전히 연장하는 반도체소자.
  130. 제41항에 있어서, 복수의 저지벽들이 있고, 상기 저지벽들의 각각은 상기 게이트전극의 상기 전체주변부의 적어도 1/2 외측으로 연속적으로 연장하는 반도체소자.
  131. 제45항에 있어서, 상기 리플로우저지벽은 상기 적층구조에 형성된 홈의 외측벽을 포함하는 반도체소자.
  132. 제45항에 있어서, 상기 리플로우저지벽은 상기 적층구조에 형성된 돌출부의 내측벽을 포함하는 반도체소자.
  133. 제45항에 있어서, 상기 리플로우저지벽은 상기 게이트전극의 상기 전체주변부의 적어도 3/4 외측으로 연장하는 반도체소자.
  134. 제133항에 있어서, 복수의 저지벽들이 있고 상기 저지벽들의 각각은 상기 게이트전극의 적어도 3면들의 외측으로 연장하는 반도체소자.
  135. 제45항에 있어서, 상기 리플로우저지벽은 상기 게이트전극의 상기 전체주변부의 외측으로 연장하는 반도체소자.
  136. 제45항에 있어서, 복수의 저지벽들이 있고 상기 저지벽들의 각각은 상기 게이트전극의 상기 전체주변부의 적어도 1/2 외측으로 연속적으로 연장하는 반도체소자.
  137. 제57항에 있어서, 상기 리플로우저지벽은 상기 적층구조 내에 형성된 홈의 외측벽을 포함하는 반도체소자.
  138. 제57항에 있어서, 상기 리플로우저지벽은 상기 적층구조 위에 형성된 돌출부의 내측벽을 포함하는 반도체소자.
  139. 제57항에 있어서, 상기 리플로우저지벽은 상기 게이트전극의 상기 전체주변부의 적어도 3/4 외측으로 연장한 반도체소자.
  140. 제139항에 있어서, 복수의 저지벽들이 있고 상기 저지벽들 각각은 상기 게이트전극의 적어도 3면의 외측으로 연장하는 반도체소자.
  141. 제57항에 있어서, 상기 리플로우저지벽은 상기 게이트전극의 전체주변부의 외측으로 연장하는 반도체소자.
  142. 제57항에 있어서, 복수의 저지벽들이 있고 상기 저지벽들의 각각은 상기 게이트전극의 상기 전체주변부의 적어도 1/2 외측으로 연속적으로 연장하는 반도체소자.
  143. 제41항에 있어서, 상기 리플로우저지벽으로부터 비연속적으로 존재하고 상기 게이트전극의 상기 전체주변부 둘레로 더 연장하는 부가저지벽을 더 포함하는 반도체소자.
  144. 제45항에 있어서, 상기 리플로우저지벽으로부터 비연속적으로 존재하고 상기 게이트전극의 상기 전체주변부 둘레로 더 연장하는 부가저지벽을 더 포함하는 반도체소자.
  145. 제57항에 있어서, 상기 리플로우저지벽으로부터 비연속적으로 존재하고 상기 게이트전극의 상기 전체주변부 둘레로 더 연장하는 부가저지벽을 더 포함하는 반도체소자.
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KR (2) KR100480458B1 (ko)
TW (1) TW501193B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101427578B1 (ko) 2007-08-31 2014-08-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법과 이 표시판을갖는 평판 표시 장치
US10515985B2 (en) 2017-10-19 2019-12-24 Samsung Display Co., Ltd. Transistor display panel including transistor having auxiliary layer overlapping edge of gate electrode

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3415602B2 (ja) * 2000-06-26 2003-06-09 鹿児島日本電気株式会社 パターン形成方法
JP4604440B2 (ja) * 2002-02-22 2011-01-05 日本電気株式会社 チャネルエッチ型薄膜トランジスタ
KR100887997B1 (ko) * 2002-12-26 2009-03-09 엘지디스플레이 주식회사 기생 용량 편차가 최소화된 액정 표시 장치용 박막트랜지스터
KR100918180B1 (ko) * 2003-03-04 2009-09-22 삼성전자주식회사 쉬프트 레지스터
TWI395996B (zh) * 2003-07-14 2013-05-11 Semiconductor Energy Lab 半導體裝置及顯示裝置
EP1665346A4 (en) * 2003-09-09 2006-11-15 Csg Solar Ag IMPROVED METHOD OF FORMING OPENINGS IN ORGANIC RESIN MATERIAL
WO2005024959A1 (en) * 2003-09-09 2005-03-17 Csg Solar, Ag Adjustment of masks by re-flow
AU2004271224B2 (en) * 2003-09-09 2009-08-20 Csg Solar Ag Adjustment of masks by re-flow
JP2005084416A (ja) * 2003-09-09 2005-03-31 Sharp Corp アクティブマトリクス基板およびそれを用いた表示装置
JP4161892B2 (ja) * 2003-12-04 2008-10-08 ソニー株式会社 半導体装置
KR101006475B1 (ko) * 2003-12-26 2011-01-06 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조 방법
JP4524744B2 (ja) * 2004-04-14 2010-08-18 日本電気株式会社 有機マスクの形成方法及び該有機マスクを利用したパターン形成方法
KR100544144B1 (ko) * 2004-05-22 2006-01-23 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 구비한 평판표시장치
KR101048365B1 (ko) * 2004-09-09 2011-07-11 삼성전자주식회사 트랜지스터와 이를 갖는 표시장치
JP4543315B2 (ja) * 2004-09-27 2010-09-15 カシオ計算機株式会社 画素駆動回路及び画像表示装置
KR100603397B1 (ko) * 2004-11-18 2006-07-20 삼성에스디아이 주식회사 유기 박막 트랜지스터 및 이를 구비한 평판 디스플레이 장치
JP4309331B2 (ja) * 2004-11-26 2009-08-05 Ｎｅｃ液晶テクノロジー株式会社 表示装置の製造方法及びパターン形成方法
KR100683760B1 (ko) * 2005-02-18 2007-02-15 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 구비한 평판 디스플레이 장치
US7796223B2 (en) * 2005-03-09 2010-09-14 Samsung Electronics Co., Ltd. Liquid crystal display apparatus having data lines with curved portions and method
JP4887647B2 (ja) * 2005-03-31 2012-02-29 凸版印刷株式会社 薄膜トランジスタ装置の製造方法
TWI267119B (en) * 2005-04-29 2006-11-21 Ind Tech Res Inst Thin-film transistor
US8253179B2 (en) * 2005-05-13 2012-08-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP4955222B2 (ja) 2005-05-20 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4984316B2 (ja) * 2005-08-18 2012-07-25 セイコーエプソン株式会社 半導体装置、電気光学装置及び電子機器
KR100647704B1 (ko) * 2005-09-26 2006-11-23 삼성에스디아이 주식회사 유기 박막 트랜지스터, 이를 구비한 평판 디스플레이 장치,유기 박막 트랜지스터의 제조방법 및 평판 디스플레이장치의 제조방법
US7355225B2 (en) * 2005-10-26 2008-04-08 Motorola, Inc. Semiconductor device and method for providing a reduced surface area electrode
JP2007178649A (ja) * 2005-12-27 2007-07-12 Dainippon Printing Co Ltd 階調マスク
JP4544532B2 (ja) * 2006-03-03 2010-09-15 東京エレクトロン株式会社 基板処理方法
JP4437477B2 (ja) * 2006-03-30 2010-03-24 東京エレクトロン株式会社 基板処理装置及び基板処理方法
JP2007273826A (ja) * 2006-03-31 2007-10-18 Tokyo Electron Ltd リフロー方法、パターン形成方法および液晶表示装置用ｔｆｔ素子の製造方法
JP4451412B2 (ja) * 2006-03-31 2010-04-14 東京エレクトロン株式会社 リフロー方法、パターン形成方法および液晶表示装置用ｔｆｔ素子の製造方法
JP2007273827A (ja) * 2006-03-31 2007-10-18 Tokyo Electron Ltd リフロー方法、パターン形成方法および液晶表示装置用ｔｆｔ素子の製造方法
TWI430234B (zh) * 2006-04-05 2014-03-11 Semiconductor Energy Lab 半導體裝置，顯示裝置，和電子裝置
JP5145654B2 (ja) * 2006-05-29 2013-02-20 日本電気株式会社 基板処理装置及び基板処理方法
JP5673718B2 (ja) * 2006-07-21 2015-02-18 大日本印刷株式会社 階調マスク
JP5228390B2 (ja) * 2006-07-21 2013-07-03 大日本印刷株式会社 階調マスク
JP2008117964A (ja) * 2006-11-06 2008-05-22 Tokyo Electron Ltd リフロー方法、パターン形成方法およびｔｆｔの製造方法
JP2008181907A (ja) 2007-01-23 2008-08-07 Hitachi Displays Ltd 表示装置およびその製造方法
JP5512931B2 (ja) * 2007-03-26 2014-06-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5512930B2 (ja) * 2007-03-26 2014-06-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI330407B (en) * 2007-08-13 2010-09-11 Au Optronics Corp Method of manufacturing thin film transistor and display device applied with the same
JP5331321B2 (ja) 2007-08-31 2013-10-30 ゴールドチャームリミテッド 表示装置の製造方法
KR101424012B1 (ko) * 2008-03-04 2014-08-04 삼성디스플레이 주식회사 표시장치와 그 제조방법
JP5421550B2 (ja) * 2008-06-06 2014-02-19 株式会社ジャパンディスプレイ 表示装置
WO2010032640A1 (en) * 2008-09-19 2010-03-25 Semiconductor Energy Laboratory Co., Ltd. Display device
WO2011021425A1 (ja) * 2009-08-20 2011-02-24 シャープ株式会社 アレイ基板、その製造方法及び表示装置
JP5331195B2 (ja) * 2009-10-19 2013-10-30 パナソニック株式会社 半導体装置
JP2010056569A (ja) * 2009-11-30 2010-03-11 Tokyo Electron Ltd リフロー方法、パターン形成方法および液晶表示装置用ｔｆｔ素子の製造方法
JP2010103551A (ja) * 2009-12-17 2010-05-06 Tokyo Electron Ltd 基板処理装置
JP6076038B2 (ja) 2011-11-11 2017-02-08 株式会社半導体エネルギー研究所 表示装置の作製方法
US8659032B2 (en) * 2012-01-31 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
JP6110693B2 (ja) * 2012-03-14 2017-04-05 株式会社半導体エネルギー研究所 半導体装置
KR101987042B1 (ko) * 2012-11-19 2019-06-10 엘지디스플레이 주식회사 박막 트랜지스터 기판
JP5668745B2 (ja) * 2012-11-30 2015-02-12 大日本印刷株式会社 階調マスク
CN104979380B (zh) * 2015-05-26 2020-08-28 合肥鑫晟光电科技有限公司 一种薄膜晶体管及其制造方法
CN104952932A (zh) * 2015-05-29 2015-09-30 合肥鑫晟光电科技有限公司 薄膜晶体管、阵列基板及其制作方法、显示装置
CN106684125B (zh) * 2015-11-05 2020-05-08 群创光电股份有限公司 显示设备
CN105428243B (zh) * 2016-01-11 2017-10-24 京东方科技集团股份有限公司 一种薄膜晶体管及制作方法、阵列基板和显示装置
US10217704B1 (en) 2017-01-05 2019-02-26 National Technology & Engineering Solutions Of Sandia, Llc Method for simultaneous modification of multiple semiconductor device features
CN108710301B (zh) * 2018-06-07 2021-02-02 哈尔滨工业大学 压电陶瓷作动器迟滞非线性在线辨识和补偿的方法及系统
WO2020045296A1 (ja) * 2018-08-30 2020-03-05 凸版印刷株式会社 薄膜トランジスタアレイ

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10200121A (ja) * 1997-01-10 1998-07-31 Toshiba Corp 薄膜トランジスタ基板の製造方法
KR20010026392A (ko) * 1999-09-06 2001-04-06 윤종용 박막 트랜지스터 어레이 기판의 제조 방법
KR100312757B1 (ko) * 1999-02-08 2001-11-03 윤종용 박막 트랜지스터 기판의 제조 방법 및 박막의 사진 식각 방법

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US62523A (en) * 1867-03-05 Improvement in barbers chairs
US3896476A (en) * 1973-05-02 1975-07-22 Mitsubishi Electric Corp Semiconductor switching device
JPS59154073A (ja) * 1983-02-22 1984-09-03 Seiko Epson Corp 半導体装置
JPS59200421A (ja) 1983-04-28 1984-11-13 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPS602948A (ja) 1983-06-20 1985-01-09 Oki Electric Ind Co Ltd エツチング方法
JPS60157260A (ja) * 1984-01-26 1985-08-17 Seiko Instr & Electronics Ltd 縦型薄膜トランジスタ
JPS60189969A (ja) * 1984-03-12 1985-09-27 Matsushita Electric Ind Co Ltd 薄膜トランジスタ
US4634645A (en) * 1984-04-13 1987-01-06 Nippon Telegraph And Telephone Corporation Method of forming resist micropattern
JPH0740101B2 (ja) * 1985-04-23 1995-05-01 旭硝子株式会社 薄膜トランジスタ
JPS63296378A (ja) * 1987-05-28 1988-12-02 Toppan Printing Co Ltd 縦型薄膜トランジスタ
US5327001A (en) * 1987-09-09 1994-07-05 Casio Computer Co., Ltd. Thin film transistor array having single light shield layer over transistors and gate and drain lines
JPH01103864A (ja) * 1987-10-16 1989-04-20 Nec Corp 半導体装置
JPH01239848A (ja) 1988-03-19 1989-09-25 Fujitsu Ltd 表面平担化処理法
JPH0828517B2 (ja) * 1989-07-04 1996-03-21 シャープ株式会社 薄膜トランジスタアレイ
JPH04180031A (ja) * 1990-11-15 1992-06-26 Matsushita Electric Ind Co Ltd 液晶表示装置
KR930002655Y1 (ko) 1990-12-28 1993-05-19 삼성전자 주식회사 이피롬을 이용한 사용자 프로그램 백업장치
KR950000482B1 (ko) * 1991-04-30 1995-01-20 가부시키가이샤 도시바 패턴형성용 레지스트
US5321283A (en) * 1991-07-30 1994-06-14 Microwave Technology, Inc. High frequency JFET
JP3175852B2 (ja) * 1992-03-30 2001-06-11 株式会社デンソー 半導体装置及びその製造方法
JPH05341315A (ja) * 1992-06-08 1993-12-24 Hitachi Ltd 薄膜トランジスタ基板、液晶表示パネルおよび液晶表示装置
US5536637A (en) * 1993-04-07 1996-07-16 Genetics Institute, Inc. Method of screening for cDNA encoding novel secreted mammalian proteins in yeast
JPH0730125A (ja) * 1993-07-07 1995-01-31 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR100305877B1 (ko) * 1993-08-19 2001-12-15 김영환 반도체박막트랜지스터(tft)제조방법
JPH07183345A (ja) * 1993-12-24 1995-07-21 Nec Corp 半導体装置
JP2715881B2 (ja) * 1993-12-28 1998-02-18 日本電気株式会社 感光性樹脂組成物およびパターン形成方法
JP2738289B2 (ja) * 1993-12-30 1998-04-08 日本電気株式会社 液晶表示装置の製造方法
JPH0832072A (ja) * 1994-07-13 1996-02-02 Fuji Xerox Co Ltd 半導体装置
JPH08139336A (ja) * 1994-11-10 1996-05-31 Fuji Xerox Co Ltd 薄膜トランジスタおよびその製造方法
US5539219A (en) * 1995-05-19 1996-07-23 Ois Optical Imaging Systems, Inc. Thin film transistor with reduced channel length for liquid crystal displays
KR100495794B1 (ko) * 1997-10-17 2005-09-28 삼성전자주식회사 액정표시장치용박막트랜지스터
JP3006520B2 (ja) * 1996-11-22 2000-02-07 日本電気株式会社 半導体装置
JPH10242420A (ja) * 1997-02-27 1998-09-11 Toshiba Corp 半導体装置およびその製造方法
JPH10242052A (ja) * 1997-03-03 1998-09-11 Sanyo Electric Co Ltd 多結晶シリコン薄膜トランジスタ
KR100244447B1 (ko) * 1997-04-03 2000-02-01 구본준 액정 표시 장치 및 그 액정 표시 장치의 제조 방법
US6103592A (en) * 1997-05-01 2000-08-15 International Business Machines Corp. Manufacturing self-aligned polysilicon fet devices isolated with maskless shallow trench isolation and gate conductor fill technology with active devices and dummy doped regions formed in mesas
JP3390329B2 (ja) 1997-06-27 2003-03-24 日本電気株式会社 半導体装置およびその製造方法
US6333518B1 (en) * 1997-08-26 2001-12-25 Lg Electronics Inc. Thin-film transistor and method of making same
US5970346A (en) * 1997-09-19 1999-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fuse window guard ring structure for nitride capped self aligned contact processes
US6136665A (en) * 1998-06-03 2000-10-24 United Microelectronics Corp. Method for forming a recess-free buffer layer
US6157048A (en) * 1998-08-05 2000-12-05 U.S. Philips Corporation Thin film transistors with elongated coiled electrodes, and large area devices containing such transistors
US6493048B1 (en) * 1998-10-21 2002-12-10 Samsung Electronics Co., Ltd. Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same
KR100290787B1 (ko) * 1998-12-26 2001-07-12 박종섭 반도체 메모리 소자의 제조방법
JP4540142B2 (ja) * 1999-01-19 2010-09-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100319883B1 (ko) * 1999-03-16 2002-01-10 윤종용 패드 주위에 더미 패턴을 구비한 반도체소자
KR100316271B1 (ko) * 1999-05-27 2001-12-12 구본준, 론 위라하디락사 전계발광소자 및 그의 제조방법
US6235567B1 (en) * 1999-08-31 2001-05-22 International Business Machines Corporation Silicon-germanium bicmos on soi
JP3564417B2 (ja) * 2000-05-31 2004-09-08 Ｎｅｃ液晶テクノロジー株式会社 カラー液晶表示装置及びその製造方法
TW511147B (en) * 2000-06-12 2002-11-21 Nec Corp Pattern formation method and method of manufacturing display using it
JP3415602B2 (ja) * 2000-06-26 2003-06-09 鹿児島日本電気株式会社 パターン形成方法
JP4342711B2 (ja) * 2000-09-20 2009-10-14 株式会社日立製作所 液晶表示装置の製造方法
US6756187B2 (en) * 2002-01-04 2004-06-29 Nec Lcd Technologies, Ltd. Method for removing patterned layer from lower layer through reflow

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10200121A (ja) * 1997-01-10 1998-07-31 Toshiba Corp 薄膜トランジスタ基板の製造方法
KR100312757B1 (ko) * 1999-02-08 2001-11-03 윤종용 박막 트랜지스터 기판의 제조 방법 및 박막의 사진 식각 방법
KR20010026392A (ko) * 1999-09-06 2001-04-06 윤종용 박막 트랜지스터 어레이 기판의 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101427578B1 (ko) 2007-08-31 2014-08-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법과 이 표시판을갖는 평판 표시 장치
US10515985B2 (en) 2017-10-19 2019-12-24 Samsung Display Co., Ltd. Transistor display panel including transistor having auxiliary layer overlapping edge of gate electrode
US10872909B2 (en) 2017-10-19 2020-12-22 Samsung Display Co., Ltd. Transistor display panel having an auxiliary layer overlapping portions of source and gate electrodes
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