JPH04180031A

JPH04180031A - 液晶表示装置

Info

Publication number: JPH04180031A
Application number: JP2310342A
Authority: JP
Inventors: Yasushi Narushige; 泰鳴重
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1990-11-15
Filing date: 1990-11-15
Publication date: 1992-06-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は非線形素子を用いて液晶を駆動する、いわゆる
アクティブマトリクス方式のとりわけ高密度の液晶表示
装置のアクティブマトリクス基板の構造に関するもので
ある。

従来の技術従来、液晶表示装置（ＬＣＤ）は時計、電卓を中心とし
て利用されてきたが、今後の新規用途分野としてはテレ
ビ、ビデオモニター、ビデオグロジェクションシステム
、ビューファインダーといった映像表示分野や、コンピ
ュータ用の端末・ラップトツブパソコンの表示デバイス
など、大画面化、高密度化といった大容量表示の要求が
高まってきている。これらの要求に対し、液晶駆動方式
として非線形素子（たとえは薄膜トランジスタなど）を
画素毎に設けたいわゆるアクティブマトリクス方式によ
りフルカラーで高精細度、高画質の液晶表示パネルが実
現されている。

このような動向の中でアクティブマトリクス方式の非線
形素子は半導体微細加工技術を用いて形成されるが、よ
り高精細度の画像表示を達成するためと、画素欠陥不良
に対する冗長性を高めるために、１画素に複数の非線形
素子を形成するなど設計ルールをより小さくした高密度
の液晶パネルか開発されている。

たとえば液晶ビューファインダーなどに用いられている
超小型高密度液晶パネルでは約６０ミクロンから８０ミ
クロンのピッチで画素か形成され、従来の液晶テレビジ
ョンに比して５倍から７倍の高密度化かはかられ実用化
されている。

以下図面を参照しながら上述した従来の液晶表示装置の
アクティブマトリクス基板の構造の一例について説明す
る。

第２図は絶縁性基板上に形成されたアクティブマトリク
ス方式の薄膜トランジスタと液晶さらに対抗電極の等価
回路を模式的に示したものであり、第３図（ａ）は１画
素の平面図、第３図ｆｂ）は第３図［ａ）のＡ−Ａ線断
面図を示している。第２図に示すように、液晶表示装置
のアクティブマトリクス基板は、絶縁性基板１と対向電
極２との間に液晶セル３および電界効果型トランジスタ
４かマトリクス状に配列されて構成されている。なお、
５は走査線群、６は信号線群、７は対向電極である。

各画素においては、第３図（ａ）、　（ｂ）に示すよう
に、絶縁性基板１、たとえばカラス基板上に、ゲート配
線８がＣｒ金属で１０００Ａバタン形成されているとと
もに、画素電極９かＩＴＯ（ＩｎＳｎ酸化Ｔ！ＩＪ）で
１０００Ａバタン形成されている。そして、これらの上
に、プラズマＣＶＤ法により第１のシリコン窒化膜１０
か４００ＯＡ、非晶質半導体層１１が５０ＯＡ、第２の
シリコン窒化膜１２が１００ＯＡ連続堆積されており、
この第２のシリコン窒化膜１２はチャンネル保護層とし
てバタン化されている。しかる後に、画素型［；９にコ
ンタクトを取るためのコンタクトホール１３がバタン形
成され、ソース電極１４とドレイン電極１５か同時にバ
タン形成されて構成されている。このとき、ソース電極
１４とドレイン電極１５は配線の低抵抗化のためにＡρ
で形成され、コンタクトホール１３の段差的４００ＯＡ
をカバーするために７００ＯＡの膜厚を必要とする。

以上のように構成されたアクティブマトリクス基板では
画素電極９の平坦部と薄膜トランジスタの最高部の段差
か約１ミクロン生ずる。

発明か解決しようとする課題しかしながら上記のような従来構成では画素密度か高く
なり画素ピッチが小さくなるほど、薄膜トランジスタ、
特にソース電極配線の段差が液晶の配向処理に一般的に
使われるラビング処理（ナイロンの毛ブラシで擦る処理
）において液晶の配向性を著しく損ない、コントラスト
の低下、配向部れによるムラ・シミといった表示画像の
品質を著しく低下させる問題点を有していた。

本発明は上記問題を解決するもので、高密度ピッチの画
素における液晶の配向性が改善されて表示品質が損なわ
れない液晶表示装置を提供することを目的とするもので
ある。

課題を解決するための手段上記問題を解決するために本発明の液晶表示装置は、基
板に凹部を形成し、この凹部に薄膜トランジスタ、ゲー
ト配線、ソース配線のうち少なくとも一つを形成したも
のである。

作用上記構成によって、画素電極と薄膜トランジスタ、画素
電極の最高部がほぼ同レベルに形成されたアクティブマ
トリクス基板を得ることかでき、液晶の配向処理に用い
られるラビング処理の際、画素電極部の非配向部（シャ
ドーとよぶ）が低減せしめることが可能となり、特に画
素ピッチが１００ミクロン以下の高密度液晶表示装置に
おいて表示品質を確保することができる。

実施例以下本発明の液晶表示装置について、図面を参照しなが
ら説明する。

第１図は本発明の一実施例における液晶表示装置のアク
ティブマトリクス基板の１画素部の断面図を示すもので
あり、従来と同じものには同符号を付し、その説明は省
略する。第１図において、１はカラス基板で、写真食刻
技術を用いて凹部１ａかバタン加工されている。このと
きエツチング方法としてドライエッチまたは薬液を用い
たウェットエッチか用いられるが、ウェットエッチでは
バッフアートフッ酸またはフッ酸と硝酸の混合液でエツ
チングされている。エツチングレートは約２０００Ａか
ら１００００　Ａ毎分であり約１ミクロンの凹パタンを
得るには１分から５分の処理時間で食刻される。そして
、この凹部１ａに、非晶質半導体層１１や第２のシリコ
ン窒化膜１２、ソース電極９、ゲート配線８、ドレイン
電極１５などが形成されている。なお、凹部１ａか形成
された後に、従来と同様に、非晶質半導体層１１やシリ
コン窒化膜１０゜１２からなる薄膜トランジスタおよび
ゲート配線８、ソース配線１４、画素電極９が形成され
る。

上記構成により、ガラス基板１に凹部１ａを形成し、こ
の凹部１ａに薄膜トランジスタやソース電極９、ゲート
配線８を形成することによって画素電極９の高さと薄膜
トランジスタの高さをほぼ同レベルにすることか可能で
あり、液晶の配向性を高めて表示品質を向上することか
できる。

発明の効果以上のように本発明によれば、薄膜トランジスタを設け
る基板に凹部を形成し、この基板に薄膜トランジスタ、
ソース電極、ゲート電極を形成することによって画素電
極の高さと薄膜トランジスタの高さをほぼ同レベルにす
ることか可能であり、液晶の配向性か高められ、特に高
密度液晶表示装置の表示品質を向上することができる。

【図面の簡単な説明】

第１図は本発明の一実施例における液晶表示装置のアク
ティブマトリクス基板の１画素の断面図、第２図は従来
の液晶表示装置の概略構成図、第３図（ａ）は従来の液
晶表示装置の１画素の平面図、第３図（ｂ）は第３図（
ａ）のＡ−Ａ線断面図である。１・・・カラス基板、１ａ・・・凹部、８・・・ゲート
配線、９・・・画素電極、１０・・・第１のシリコン窒
化膜、１１・・・非晶質半導体層、１２・・・第２のシ
リコン窒化膜、１４・・・ソース電極、１５・・・ドレ
イン電極。代理人　　　森　　本　　義　　弘第１図／　　−−一力゛う大暑（娘（ｌダ０．−ドレ４ン亀不し第２図／

Claims

【特許請求の範囲】

１、一対の基板間に液晶が封入され、これらの基板の一
方の基板上にマトリクス状に配列された薄膜トランジス
タと、この薄膜トランジスタのソース電極に接続されて
なるソース配線と、前記薄膜トランジスタのゲート電極
に接続されてなるゲート配線と、前記薄膜トランジスタ
のドレイン電極に接続されてなる画素電極とを有する液
晶表示装置において、前記基板に凹部を形成し、この基
板の凹部に、前記薄膜トランジスタ、前記ゲート配線、
前記ソース配線のうち少なくとも一つを形成した液晶表
示装置。