JPS60157260A - 縦型薄膜トランジスタ - Google Patents
縦型薄膜トランジスタInfo
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- JPS60157260A JPS60157260A JP1250084A JP1250084A JPS60157260A JP S60157260 A JPS60157260 A JP S60157260A JP 1250084 A JP1250084 A JP 1250084A JP 1250084 A JP1250084 A JP 1250084A JP S60157260 A JPS60157260 A JP S60157260A
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- film
- thin film
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- insulation film
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- 239000010409 thin film Substances 0.000 title claims abstract description 20
- 239000010408 film Substances 0.000 claims abstract description 40
- 239000004065 semiconductor Substances 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 4
- 239000000463 material Substances 0.000 abstract description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract 5
- 229910017817 a-Ge Inorganic materials 0.000 abstract 1
- 238000004904 shortening Methods 0.000 abstract 1
- 239000002184 metal Substances 0.000 description 6
- 239000012212 insulator Substances 0.000 description 3
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000007737 ion beam deposition Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は短チヤンネル薄膜トランジスタ（Ｔ’？ 。
Ｔ）として有望な縦型ＴＰＴに関し、特にその遮光特性
の改善された縦型ＴＰＴに関するものである。
の改善された縦型ＴＰＴに関するものである。
非晶質半導体薄膜や多結晶半導体薄膜は一般にキャリア
の移動度が低いので、これらを用いたＴＰＴでは高速動
作や低いオン抵抗を得ることは困難であった。それを改
善する手段の１つとしてチャンネル長を短くする方法が
ある。一般に横型Ｔ？Ｔでは、製造が困難であるので、
縦型構造が注目されている。従来の縦型Ｔ’Ｆ Ｔの構
造列を第１図（α） Ｉ （’）に沿って非晶質Ｓｉ（
α−８ｉ）を例にとり説明する。第１図（α）におい゛
ｃ１絶縁物基板１０上にＴ’ＦＴは形成され、下層から
第１主電極金属リード線１１．第１主電極ｎ＋ａ−８ｉ
薄膜領域１．絶縁膜６．第２主電極ｎ”（Ｌ−８ｉ 薄
膜領域２．第２主電極金属リード線１２の積層構造を有
した島状領域の側面にα−８１薄膜６．ゲート絶縁膜４
．ゲート電極５が設けられている。
の移動度が低いので、これらを用いたＴＰＴでは高速動
作や低いオン抵抗を得ることは困難であった。それを改
善する手段の１つとしてチャンネル長を短くする方法が
ある。一般に横型Ｔ？Ｔでは、製造が困難であるので、
縦型構造が注目されている。従来の縦型Ｔ’Ｆ Ｔの構
造列を第１図（α） Ｉ （’）に沿って非晶質Ｓｉ（
α−８ｉ）を例にとり説明する。第１図（α）におい゛
ｃ１絶縁物基板１０上にＴ’ＦＴは形成され、下層から
第１主電極金属リード線１１．第１主電極ｎ＋ａ−８ｉ
薄膜領域１．絶縁膜６．第２主電極ｎ”（Ｌ−８ｉ 薄
膜領域２．第２主電極金属リード線１２の積層構造を有
した島状領域の側面にα−８１薄膜６．ゲート絶縁膜４
．ゲート電極５が設けられている。
本構造列において、第１主電極金属リード線１１と第１
主寛極−１−８１薄膜領域１は同−ＭＪ換によって兼ね
ることができ、第２主電極側も同様である。この縦型Ｔ
ＰＴのチャンネル長は絶縁第６の厚みとほぼ同じになり
、１μ常以下のチャンネル長も容易に実現できる特徴を
有している。第１図Ｃｈ）は、前記積層の島状領域の側
面をなだらかにしたＶ／ｌｌで、チャンネル長は絶縁第
６の厚みと傾斜角とによって定まる。これらの縦型ＴＦ
Ｔでは、チャンネルが形成されるα−８１膜６が、上下
からは第１及び第２主電極領域１．２及び金属膜１１
、、１２で、片側側面はゲート電極５で遮光しやすい特
徴を有している。そのため、表示用パネル等に使用する
場合にも、縦型ＴＰＴは有利な条件を持っている。しか
し、第１．第２主電極領域１，２及び金属膜１１．１２
には製造上厚みに制限があるので、必・ずしも外部光を
充分遮へいできるとは限らない。さらに通常絶縁膜乙に
は酸化硅素膜や蟹化硅素膜等の透明膜が用いられるので
基板１０が透明なとき絶縁膜６を通してα−８１薄膜３
に光が伝達するという問題がある。
主寛極−１−８１薄膜領域１は同−ＭＪ換によって兼ね
ることができ、第２主電極側も同様である。この縦型Ｔ
ＰＴのチャンネル長は絶縁第６の厚みとほぼ同じになり
、１μ常以下のチャンネル長も容易に実現できる特徴を
有している。第１図Ｃｈ）は、前記積層の島状領域の側
面をなだらかにしたＶ／ｌｌで、チャンネル長は絶縁第
６の厚みと傾斜角とによって定まる。これらの縦型ＴＦ
Ｔでは、チャンネルが形成されるα−８１膜６が、上下
からは第１及び第２主電極領域１．２及び金属膜１１
、、１２で、片側側面はゲート電極５で遮光しやすい特
徴を有している。そのため、表示用パネル等に使用する
場合にも、縦型ＴＰＴは有利な条件を持っている。しか
し、第１．第２主電極領域１，２及び金属膜１１．１２
には製造上厚みに制限があるので、必・ずしも外部光を
充分遮へいできるとは限らない。さらに通常絶縁膜乙に
は酸化硅素膜や蟹化硅素膜等の透明膜が用いられるので
基板１０が透明なとき絶縁膜６を通してα−８１薄膜３
に光が伝達するという問題がある。
本発明は、縦型ＴＰＴの遮光性を改善すべくなされたも
ので、従来構造の絶縁膜６の一部に不透明でかつ高比抵
抗材料を挿入することにより目的を達成するものである
。不透明高抵抗薄膜としては、ａ −Ｓｉ 、 ａ−Ｇ
ｅ 、ＧｅやＳｎを添加したα−８１等が挙げられる。
ので、従来構造の絶縁膜６の一部に不透明でかつ高比抵
抗材料を挿入することにより目的を達成するものである
。不透明高抵抗薄膜としては、ａ −Ｓｉ 、 ａ−Ｇ
ｅ 、ＧｅやＳｎを添加したα−８１等が挙げられる。
以下に図面に沿って本発明を詳述する。第２図（ａ、）
、 （ｂ）は縦型Ｔ１１’Ｔに本発明を適用した断面
構造例である。第２図（α）は、第１．第２主電極領域
１，２の間の絶縁膜６の下にさらに不透明高抵抗膜１６
を入れた列である。第２図（ｂ）は、側面がなだらかな
縦型ＴＦＴの絶縁第６の上に不透明高抵抗膜１６を入れ
た汐ｌである。第２図（σ）の輿］では丁側からの入射
光を遮断し、第２図（ｂ）の例は上からの入射光を遮断
する効果がある。図示はしていないが、第２図（α）、
（ｂ）の両方を適用し、上下入射光を遮断することもで
きる。本発明の場合、ＴＦＴのチャンネル長は絶縁膜６
と不透明高抵抗膜１６の膜厚に比例する。不透明高抵抗
膜１６の膜厚は、チャンネル長と遮光性からきめられる
が、通常０．２〜１μ濯程度に選ばれるので、充分な短
チャンネル化が可能である。上述の不透明高抵抗膜はＰ
ＩＪえばＯＦ４等を用いたプラズマエッチや反応性イオ
ンエッチ、Ａｒ等によるイオンエッチなどで、α−８１
と同様にエツチングが可能である。そのため、不透明高
抵抗膜１６の挿入のために製造上困難が生じたり、マス
ク工程数が増加することがない。また、不透明高抵抗膜
１６の堆積には第１．第２主電極領域１，２のｎα−８
１膜、絶縁膜６と同様にプラズマＯＶＤや光ＯＶＤ、イ
オンビーム堆積法等の方法が用いられるので、連続堆積
が行なえ工程や装置の増加も不要である。
、 （ｂ）は縦型Ｔ１１’Ｔに本発明を適用した断面
構造例である。第２図（α）は、第１．第２主電極領域
１，２の間の絶縁膜６の下にさらに不透明高抵抗膜１６
を入れた列である。第２図（ｂ）は、側面がなだらかな
縦型ＴＦＴの絶縁第６の上に不透明高抵抗膜１６を入れ
た汐ｌである。第２図（σ）の輿］では丁側からの入射
光を遮断し、第２図（ｂ）の例は上からの入射光を遮断
する効果がある。図示はしていないが、第２図（α）、
（ｂ）の両方を適用し、上下入射光を遮断することもで
きる。本発明の場合、ＴＦＴのチャンネル長は絶縁膜６
と不透明高抵抗膜１６の膜厚に比例する。不透明高抵抗
膜１６の膜厚は、チャンネル長と遮光性からきめられる
が、通常０．２〜１μ濯程度に選ばれるので、充分な短
チャンネル化が可能である。上述の不透明高抵抗膜はＰ
ＩＪえばＯＦ４等を用いたプラズマエッチや反応性イオ
ンエッチ、Ａｒ等によるイオンエッチなどで、α−８１
と同様にエツチングが可能である。そのため、不透明高
抵抗膜１６の挿入のために製造上困難が生じたり、マス
ク工程数が増加することがない。また、不透明高抵抗膜
１６の堆積には第１．第２主電極領域１，２のｎα−８
１膜、絶縁膜６と同様にプラズマＯＶＤや光ＯＶＤ、イ
オンビーム堆積法等の方法が用いられるので、連続堆積
が行なえ工程や装置の増加も不要である。
以上本発明について説明したが、遮光膜として金属を用
いることもできるが、本発明に適用した場合、第１．第
２主電極間の容量が増加するので望ましくはない。遮光
膜として不透明な高抵抗材料ならば本発明に適用でき、
前述の材料に限られるものではない。さらに、ＴＦＴ用
半導体材料としては、ａ−８ｉだけでなくビームアニー
ル等による結晶化Ｓｉ 、Ｓｉだけでなく他の半導体材
料についても本発明は有効である。
いることもできるが、本発明に適用した場合、第１．第
２主電極間の容量が増加するので望ましくはない。遮光
膜として不透明な高抵抗材料ならば本発明に適用でき、
前述の材料に限られるものではない。さらに、ＴＦＴ用
半導体材料としては、ａ−８ｉだけでなくビームアニー
ル等による結晶化Ｓｉ 、Ｓｉだけでなく他の半導体材
料についても本発明は有効である。
第１図（α）、（ｂ）は従来の縦型ＴＦＴの構造クリの
断面図、第２図（α）、（ｂ）は本発明による縦型ＴＦ
Ｔの断面構造１＋！ｌである。 １．２・・・・・・第１．第２主電極領域１．１．１２
・・・・・・金属リード線６・・・・・・α−８１薄膜 ４・・・・・・ゲート絶縁膜 ５・・・・・・ゲート電極 ６・・・・・・絶縁膜 １６・・・不透明高抵抗薄膜 以 上
断面図、第２図（α）、（ｂ）は本発明による縦型ＴＦ
Ｔの断面構造１＋！ｌである。 １．２・・・・・・第１．第２主電極領域１．１．１２
・・・・・・金属リード線６・・・・・・α−８１薄膜 ４・・・・・・ゲート絶縁膜 ５・・・・・・ゲート電極 ６・・・・・・絶縁膜 １６・・・不透明高抵抗薄膜 以 上
Claims (2)
- （１）絶縁物基板上に形成された下層より第１主電極領
域、絶縁膜、第２主電極とから成る積層薄膜と、該積層
薄膜の側面に設けられた半導体薄膜、ゲート絶縁膜、ゲ
ート電極とから成る縦型薄膜トランジスタにおいて、前
記絶縁膜の少なく共一部に遮光性を有する高抵抗薄膜を
挿入したことを特徴とする縦型薄膜トランジスタ。 - （２） 前記絶縁物基板が透明であり、前記高抵抗薄膜
が前記第１主電極領域に接して形成されたことを特徴と
する特許請求の範囲第１項記載の縦型薄膜トランジスタ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1250084A JPS60157260A (ja) | 1984-01-26 | 1984-01-26 | 縦型薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1250084A JPS60157260A (ja) | 1984-01-26 | 1984-01-26 | 縦型薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60157260A true JPS60157260A (ja) | 1985-08-17 |
Family
ID=11807085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1250084A Pending JPS60157260A (ja) | 1984-01-26 | 1984-01-26 | 縦型薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60157260A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH058476U (ja) * | 1991-07-19 | 1993-02-05 | グラフテツク株式会社 | フアンクシヨンテスタ |
| JPH11284191A (ja) * | 1998-03-30 | 1999-10-15 | Seiko Epson Corp | 縦型薄膜トランジスタおよびその製造方法 |
| US6953976B2 (en) * | 2000-06-26 | 2005-10-11 | Nec Lcd Technologies, Ltd. | Method of deforming a pattern and semiconductor device formed by utilizing deformed pattern |
| JP2010177450A (ja) * | 2009-01-29 | 2010-08-12 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
-
1984
- 1984-01-26 JP JP1250084A patent/JPS60157260A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH058476U (ja) * | 1991-07-19 | 1993-02-05 | グラフテツク株式会社 | フアンクシヨンテスタ |
| JPH11284191A (ja) * | 1998-03-30 | 1999-10-15 | Seiko Epson Corp | 縦型薄膜トランジスタおよびその製造方法 |
| US6953976B2 (en) * | 2000-06-26 | 2005-10-11 | Nec Lcd Technologies, Ltd. | Method of deforming a pattern and semiconductor device formed by utilizing deformed pattern |
| JP2010177450A (ja) * | 2009-01-29 | 2010-08-12 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
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