JPH09152848A - 液晶表示制御装置 - Google Patents

液晶表示制御装置

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JPH09152848A
JPH09152848A JP7312483A JP31248395A JPH09152848A JP H09152848 A JPH09152848 A JP H09152848A JP 7312483 A JP7312483 A JP 7312483A JP 31248395 A JP31248395 A JP 31248395A JP H09152848 A JPH09152848 A JP H09152848A
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Abstract

(57)【要約】 【課題】 低速かつ低容量のメモリのみでも拡大表示を
可能な液晶表示制御装置を提供することを目的とする。 【解決手段】 映像信号105が中解像度以下の場合、フ
レームメモリ110、ラインメモリ111、拡大処理制御回路
118によって拡大処理を行う。フレームメモリ110への入
力と出力とを同期化すれば、フレームメモリ110の容量
は２ライン分だけで足りる。映像信号105が液晶表示パ
ネル124と同じ高解像度の場合、ゲート回路109を通じて
映像信号105（117）を表示タイミング生成回路120へ出
力し、スルーモードで表示する。フレームメモリ110等
による処理は行わない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、パーソナルコンピ
ュータ等からの映像信号を液晶表示装置に拡大表示する
際に必要な記憶素子の小容量化等を図った液晶表示制御
装置に関する。
【０００２】
【従来の技術】従来、パーソナルコンピュータ等からの
映像情報を拡大表示する液晶表示制御装置として、例え
ば、特開平４−１２３９３号公報に開示されているよう
に、パーソナルコンピュータ等からの映像信号を一旦フ
レームメモリに格納し、読み出しを液晶表示に適したタ
イミングで行う技術が知られている。以下、該技術の詳
細を図１２、図１３を用いて説明する。
【０００３】図１２は、特開平４−１２３９３号公報に
開示されている液晶表示装置内部の制御回路ブロック構
成図である。図１２において、符号“１１０１”を付し
たのは、パーソナルコンピュータ等からの映像信号であ
る。符号“１１０２”を付したのは同期信号である。同
様に、符号“１１０３”は水平／垂直タイミング及び基
本クロック生成回路、符号“１１０４”は入力信号自動
判別回路、符号“１１０５”はフレームメモリデータ及
びライト制御信号生成回路、符号“１１０６”はフィー
ルドメモリ及びラインバッファより構成されるフレーム
メモリ回路、符号“１１０７”はフレームメモリリード
制御及び、表示データ生成回路、符号“１１０８”は拡
大表示制御回路、符号“１１０９”は液晶表示回路、符
号“１１１０”は液晶表示ユニットを指している。
【０００４】図１３は、図１２のフレームメモリ回路１
１０６の詳細を示すブロック図である。図１３におい
て、符号“１２０１”を付したのはフィールドメモリで
ある。同様に、符号“１２０２”はラインバッファ、符
号“１２０３”は読み出しデータセレクト回路を指して
いる。
【０００５】図１２、図１３において、水平・垂直タイ
ミング及び基本クロック作成回路１１０３は、パーソナ
ルコンピュータ等から入力されるＣＲＴ表示装置駆動用
の水平及び垂直の同期信号１１０２に基づいて、フレー
ムメモリデータ作成及びフレームメモリ書き込み回路１
１０５の動作を制御するための水平タイミング信号，垂
直タイミング信号及び基本クロック信号CK１を作成す
る。
【０００６】フレームメモリデータ作成及びフレームメ
モリ書き込み回路１１０５は、基本クロック信号ＣＫ１
に基づいて、制御信号WRCT（ライトクロック信号SWCK、
ライトイネーブル信号WE、リセットライト信号RSTW）を
発生し、これをフィールドメモリ１２０１に対し出力す
る（図１３参照）。また、パーソナルコンピュータ等か
ら入力される映像信号１１０１より作成した一画面分に
相当するメモリデータDinを、フィールドメモリ１２０
１に順次書き込んで一旦格納する。
【０００７】一方、フレームメモリ読み出し及び表示デ
ータ作成回路１１０７は、液晶表示回路１１０９の生成
する液晶表示駆動用クロック信号CK２と拡大表示制御回
路１１０８の生成する制御信号とに基づいて、制御信号
ＲＤＣＴを生成する。そして、この制御信号ＲＤＣＴ
を、フレームメモリ回路１１０６へ出力する。なお、液
晶表示駆動用クロック信号CK２は、前述の基本クロック
信号CK１よりも周期が長くされている。
【０００８】この制御信号ＲＤＣＴは、リードクロック
信号SRCK，リードリセット信号RSTR，ライトクロック信
号WCK，リセットライト信号RSTWN，リードクロック信号
RCK，リセットリード信号RSTRNおよびデータ選択信号SE
LDTからなる。このうち、リードクロック信号SRCK及び
リードリセット信号RSTRは、フィールドメモリ１２０１
に供給される。ライトクロック信号WCK，リセットライ
ト信号RSTWN，リードクロック信号RCK及びリセットリー
ド信号RSTRNは、フレームメモリ回路１１０６のライン
バッファ１２０２に供給される。データデータ選択信号
SELDTは、フレームメモリ１１０６の読み出しデータセ
レクト回路１２０３に対し供給される。
【０００９】読み出しデータセレクト回路１２０３は、
フィールドメモリ１２０１の出力データD１とラインバ
ッファ１２０２の出力データD２とのうちの何れか一方
を選択し、フレームメモリ読み出しデータDoutとして出
力させる。
【００１０】上述のフレームメモリ読み出し及び表示デ
ータ作成回路１１０７は、このデータDoutに基づいて、
液晶表示ユニット１１１０に適合するシリアルな液晶表
示データを作成する。
【００１１】液晶表示回路１１０９は、液晶表示駆動用
クロック信号CK２に基づいて、液晶表示駆動信号、デー
タシフトクロック信号及び交流化信号の液晶表示ユニッ
ト１１１０のフォーマットに適合した信号を発生する。
【００１２】液晶表示ユニット１１１０は、フレームメ
モリ読み出し及び表示データ作成回路１１０７の出力す
る液晶表示データと、液晶表示回路１１０９の出力する
信号とに基づいて、所定の画像を表示させる。
【００１３】ところで、拡大表示制御回路１１０８は、
画面の一部を拡大する指示がオペレータによりなされた
か否かを判断している。拡大表示の指示がなされたと判
断した場合は、指示された拡大倍率及びその領域等の情
報に従って、フレームメモリデータ作成及びフレームメ
モリ書き込み回路１１０５およびフレームメモリ読み出
し及び表示データ作成回路１１０７を制御する。
【００１４】また、入力信号自動判別回路１１０４は、
同期信号１１０２に基づいて、例えばパーソナルコンピ
ュータの種別により異なる入力ビデオ信号を判別する。
そして、その判別結果に応じて、水平・垂直タイミング
および基本クロック作成回路１１０３を制御している。
【００１５】
【発明が解決しようとする課題】前記従来技術では、拡
大処理を可能としていた。しかし、フィールドメモリを
使用して映像信号の入出力を完全非同期で制御している
ため、フィールドメモリには１画面分の映像情報を格納
するだけのメモリ容量が必要であった。そして、１画面
分の映像情報を格納可能なメモリ容量とは、現在のメモ
リの技術水準にとって小さいものではない。
【００１６】さらに従来技術では、全ての映像信号を一
旦フレームメモリ回路１１０６に格納することで、液晶
表示ユニットへの読み出しタイミングが常に一定となる
ようにしている。そのため、高解像度の映像信号が入力
されている場合には、拡大処理の有無に関わらず高速ア
クセス可能なフィールドメモリが必要であった。高速ア
クセス可能なメモリは高価であり、このようなメモリの
使用は表示装置の低コスト化を阻む要因となっていた。
【００１７】本発明の目的は、メモリ容量の増大を抑え
つつ拡大処理を可能とした液晶表示制御装置を提供する
ことにある。
【００１８】本発明の他の目的は、アクセス速度の低速
なメモリ（すなわち、安価なメモリ）を使用していなが
ら、高解像度の映像信号にも対応可能な液晶表示制御装
置を提供することにある。
【００１９】本発明の更に他の目的は、画質及びコスト
をユーザの要求に応じて任意に選択可能な液晶表示制御
装置を提供することにある。
【００２０】
【課題を解決するための手段】本発明は上記目的を達成
するためになされたもので、その第１の態様としては、
映像信号を入力されて、該映像信号に応じた表示データ
を液晶表示パネルに出力することで該液晶表示パネルに
映像を表示させる液晶表示制御装置において、上記入力
された映像信号を格納可能な記憶素子と、上記映像信号
をその入力されたタイミングで上記記憶素子に記憶させ
る一方で、上記液晶表示パネルへ上記表示データを出力
するタイミングで上記記憶素子から上記映像信号を読み
出させるメモリ制御手段と、を有することを特徴とする
液晶表示制御装置が提供される。
【００２１】該第１の態様の作用を説明する。
【００２２】メモリ制御手段は、パーソナルコンピュー
タ等入力された映像信号をその入力されたタイミングで
上記記憶素子に記憶させる。また、その一方で、上記液
晶表示パネルへ上記表示データを出力するタイミングで
上記記憶素子から上記映像信号を読み出させる。従っ
て、該記憶素子は２ライン分の記憶容量があれば足り
る。
【００２３】本発明の第２の態様としては、映像信号を
入力されて、該映像信号に応じた映像を液晶表示パネル
に表示させる液晶表示制御装置において、上記入力され
た映像信号を格納するフレームメモリと、上記フレーム
メモリから読み出された映像信号を格納するラインメモ
リと、上記フレームメモリおよび上記ラインメモリに対
するデータの映像信号の書き込みおよび読み出しを制御
するメモリ制御手段と、上記フレームメモリから読み出
された映像信号および上記ラインメモリから読み出され
た映像信号に所定の処理を施した後、上記液晶表示パネ
ルに対し出力する演算処理回路と、を有し、上記メモリ
制御手段は、上記フレームメモリからの映像信号の読み
出しを、上記フレームメモリへの上記映像信号の書き込
みに、別途定められたある間隔ごとに同期させることを
特徴とする液晶表示制御装置が提供される。
【００２４】この場合、上記フレームメモリの記憶容量
は、上記入力された映像信号の２ライン分であることが
好ましい。
【００２５】該第２の態様の作用を説明する。
【００２６】メモリ制御手段は、パーソナルコンピュー
タ等から入力された映像信号の上記フレームメモリから
の映像信号の読み出しを行わせる。この場合、メモリ制
御手段はこの読み出しを、上記フレームメモリへの上記
映像信号の書き込みに、別途定められたある間隔ごとに
同期させる（常に同期している必要はない）。従って、
フレームメモリの記憶容量は映像信号の２ライン分で足
りる。
【００２７】演算処理回路は、フレームメモリから読み
出された映像信号および上記ラインメモリから読み出さ
れた映像信号に所定の処理（例えば、拡大処理）を施し
た後、液晶表示パネルに対し出力する。該所定の処理が
拡大／縮小処理である場合には、上述の別途定められた
ある間隔とは、この拡大／縮小率に応じて定められるこ
とになる。
【００２８】フレームメモリ、ラインメモリを単一種類
の記憶素子で構成すれば、装置の簡素化という観点から
みた場合有利である。本発明では、入出力を非同期に制
御すること、および、入出力動作を同時に行うことが必
要となる。従って、使用する記憶素子としては、ＦＩＦ
Ｏタイプのラインバッファがもっとも好ましい（本発明
の他の態様についても同様である）。なお、映像信号を
２パラレルで処理する場合であれば、伸長方向に１ライ
ン分の容量を持ったＦＩＦＯタイプのラインメモリを用
いてフレームメモリを構成できる。このようにすれば単
位時間内に処理可能なデータ量が２倍になるため処理速
度が向上する。
【００２９】本発明の第３の態様としては、映像信号を
入力されて、該映像信号に応じた映像を液晶表示パネル
に表示させる液晶表示制御装置において、上記入力され
た映像信号を格納するフレームメモリと、上記フレーム
メモリから読み出された映像信号を格納するための別途
用意されたラインメモリを装着可能なメモリ装着部と、
上記フレームメモリに対する映像信号の入出力および上
記メモリ装着部に装着されるラインメモリに対する映像
信号の入出力を制御可能に構成されたメモリ制御手段
と、上記フレームメモリ、または、上記フレームメモリ
および上記上記メモリ装着部に装着されたラインメモ
リ、から読み出された映像信号に所定の処理を施した
後、上記液晶表示パネルに対し出力する演算処理回路
と、を有することを特徴とする液晶表示制御装置が提供
される。
【００３０】この場合、上記演算処理回路は、上記ライ
ンメモリの有無に応じてその処理内容を変更するもので
あることが好ましい。
【００３１】さらには、上記メモリ装着部は、メモリカ
ードを装着可能に構成されていることが好ましい。
【００３２】上記演算処理回路の行う処理は、上記映像
信号に対応した映像の拡大／縮小処理を含んでもよい。
【００３３】該第３の態様の作用を説明する。
【００３４】メモリ制御手段は、フレームメモリ、メモ
リ装着部に装着されるラインメモリ（これは、メモリカ
ード化してもよい）に映像信号を入出力させる。演算処
理回路は、フレームメモリ、メモリ装着部に装着された
ラインメモリ、から読み出された映像信号に所定の処理
（例えば、映像信号に対応した映像の拡大／縮小処理）
を施した後、液晶表示パネルに対し出力する。演算処理
回路は、ラインメモリの有無に応じてその処理内容を変
更する。従って、単にラインメモリを装着するか否かに
よって、各ユーザの望む画質及び許容されるコストに応
じたシステムを構成することができる。
【００３５】本発明の第４の態様としては、映像信号を
入力されて、該映像信号に応じた映像を液晶表示パネル
に表示させる液晶表示制御装置において、入力された上
記映像信号の解像度を判定する解像度判定手段と、上記
映像信号をそのままバイパス映像信号として出力させる
第１処理手段と、上記入力された映像信号に所定の処理
を施した後、処理信号として出力させる第２処理手段
と、上記第１処理手段または上記第２処理手段の出力す
る信号の上記液晶表示パネルへの出力タイミングを調整
するタイミング調整手段と、を備え、上記第１処理手段
は、上記解像度判定手段の判定によって得られた上記映
像信号の解像度が上記液晶表示パネルの解像度と一致す
る場合には上記バイパス映像信号を出力し、逆に、上記
解像度判定手段の判定によって得られた上記映像信号の
解像度が上記液晶表示パネルの解像度と一致しない場合
には上記バイパス映像信号の出力を停止するものであ
り、上記第２処理手段は、上記解像度判定手段の判定に
よって得られた上記映像信号の解像度が上記液晶表示パ
ネルの解像度と一致する場合には上記処理信号の出力を
停止し、逆に、上記解像度判定手段の判定によって得ら
れた上記映像信号の解像度が上記液晶表示パネルの解像
度と一致しない場合には上記処理信号を出力するもので
あること、を特徴とする液晶表示制御装置が提供され
る。
【００３６】この場合、上記第２処理手段は、上記映像
信号に拡大処理を施すものであってもよい。
【００３７】該第４の態様における作用を説明する。
【００３８】解像度判定手段は、入力された映像信号の
解像度を判別する。第１処理手段、第２処理手段は、そ
の判別結果に応じて処理動作を変更する。つまり、解像
度判定手段の判定によって得られた映像信号の解像度が
液晶表示パネルの解像度と一致する場合に、第１処理手
段は、バイパス映像信号を出力する。一方、第２処理手
段は、処理信号の出力を停止する。逆に、映像信号の解
像度が液晶表示パネルの解像度と一致しない場合、第２
処理手段は、入力された映像信号に所定の処理（例え
ば、映像の拡大処理）を施した後、処理信号として出力
する。一方、第１処理手段はバイパス映像信号の出力を
停止する。タイミング調整手段は、第１処理手段または
第２処理手段の出力する信号のタイミングを調整した
後、液晶表示パネルへ出力させる。
【００３９】このように解像度に応じて映像信号の処理
手段（あるいは、処理経路）を切り替えることで、各処
理手段を構成する素子として、あらゆる解像度の映像信
号に対応可能なもの採用する必要はない。例えば第２処
理手段がフレームメモリ等を用いて行う拡大処理等を行
うものである場合、この第２処理手段は液晶パネルの解
像度と一致するような高解像度の映像信号を処理する能
力は要求されない。従って、アクセス速度が遅く安価な
メモリを用いて第２処理手段のフレームメモリを構成で
きる。
【００４０】
【発明の実施の形態】以下、本発明の一実施形態を図面
を用いて詳細に説明する。
【００４１】本実施形態の液晶表示制御装置は、図１に
示すとおり、Ａ／Ｄ変換回路１０４、解像度判定回路１
０７、ゲート回路１０９、フレームメモリ１１０、ライ
ンメモリ１１１、フレーム／ラインメモリ制御回路１１
２および表示タイミング生成回路１２０を備えている。
言うまでもないが、この液晶表示制御装置は、パーソナ
ルコンピュータ１０１および液晶表示パネル１２４に接
続して使用される。ここでは、高解像度（例えば、１０
２４×７６８ドット）の液晶表示パネル１２４に接続す
る場合を主として想定する。
【００４２】Ａ／Ｄ変換回路１０４は、パーソナルコン
ピュータ１０１より出力されるアナログ映像信号１０２
をデジタル化した上で、フレームメモリ１１０およびゲ
ート回路１０９にデジタル映像信号１０５として出力し
ている。同様に、パーソナルコンピュータ１０１より出
力される同期信号１０３についても、デジタル信号に変
換した上で、フレーム／ラインメモリ制御回路１１２に
ドットクロック１０６として出力している。このドット
クロック１０６はＡ／Ｄ変換回路１０４の変換速度を示
している。
【００４３】解像度判定回路１０７は、同期信号１０３
に基づいて映像信号１０２の解像度を判定するものであ
る。解像度判定回路１０７は、その判定結果を解像度判
定結果１０８として、ゲート回路１０９，フレーム／ラ
インメモリ制御回路１１２および表示タイミング生成回
路１２０に出力している。
【００４４】ゲート回路１０９は、デジタル映像信号１
０５のバイパス処理を行うためのものである。本実施形
態のゲート回路１０９は、解像度が液晶表示パネル１２
４の解像度と一致するデジタル映像信号１０５が入力さ
れているときにはゲートを開いて、このデジタル映像信
号１０５をバイパスデータ１１７として表示タイミング
生成回路１２０に出力するように構成されている。これ
以外の解像度のデジタル映像信号１０５が入力されてい
るときには、ゲートを閉じて当該映像信号１０５を通さ
ないようになっている。ゲート回路１０９は、解像度判
定回路１０７から入力される解像度判定結果１０８に基
づいてその時入力されている映像信号１０５の解像度を
獲得している。
【００４５】フレームメモリ１１０は、デジタル映像信
号１０５を一時的に蓄えるためのものである。本実施形
態では、該フレームメモリ１１０として、映像信号１０
５の２ライン分の記憶容量を備えたＦＩＦＯタイプのラ
インバッファメモリを採用している。フレームメモリ１
１０に一旦蓄えられたデータは、フレームメモリリード
データ１１５として、拡大処理制御回路１１８およびラ
インメモリ１１１へ出力されている。ラインメモリ１１
１は、映像の拡大処理に供するため、フレームメモリ１
１０に格納されているデータを１ライン分づつ読み出し
て格納するものである。このラインメモリ１１１も映像
信号１０５の２ライン分の記憶容量を備えている。ライ
ンメモリ１１１に蓄えられたデータは、ラインメモリリ
ードデータ１１６として拡大処理制御回路１１８へ出力
されている。本実施形態においては、フレームメモリ１
１０およびラインメモリ１１１への入出力を同期して行
っている。従って、フレームメモリ１１０が２ライン分
しかなくても破綻をきたすことはない。この点は本発明
の特徴の一つであるため後ほど詳細に説明する。なお、
これらメモリ１１０，１１１の動作は、フレーム／ライ
ンメモリ制御回路１１２から入力されるフレームメモリ
制御信号１１３，ラインメモリ制御信号１１４によって
制御されている。
【００４６】フレーム／ラインメモリ制御回路１１２
は、フレームメモリ１１０およびラインメモリ１１１の
動作を制御するものである。そのためフレーム／ライン
メモリ制御回路１１２は、ドットクロック１０６、同期
信号１０３、解像度判定結果１０８およびメモリアクセ
ス調停信号１２３に基づいて、フレームメモリ制御信号
１１３、ラインメモリ制御信号１１４を生成し、これら
をフレームメモリ１１０、ラインメモリ１１１へ出力し
ている。また、後述のメモリ構成デコード信号２０６を
表示タイミング生成回路１２０に出力している。
【００４７】拡大処理制御回路１１８は、フレームメモ
リリードデータ１１５およびラインメモリリードデータ
１１６を用いて、拡大処理を行うものである。そして、
拡大処理を施した結果を映像信号１１９として、表示タ
イミング生成回路１２０へ出力している。なお、該拡大
処理制御回路１１８、ラインメモリ１１１による映像の
拡大処理自体は、基本的には上述した従来技術と同様で
ある。
【００４８】表示タイミング生成回路１２０は、映像信
号１１７および映像信号１１９を、液晶表示パネル１２
４の表示タイミングに調整するためのものである。該表
示タイミング生成回路１２０は、これら信号のタイミン
グを調整後、映像信号１２１として液晶表示パネル１２
４へ出力している。但し、上述したとおり映像信号１１
７と映像信号１１９とは、その時入力されている映像信
号１０５に応じていずれか一方のみが入力されるもので
あって、両者が同時に入力されることはない。表示タイ
ミング生成回路１２０の行うタイミング調整動作も、解
像度判定結果１０８（すなわち、その時入力されている
映像信号１０５の解像度）に応じて異なったものとな
る。このほか、表示タイミング生成回路１２０は、同期
信号１０３および解像度判定結果１０８に基づいて表示
用タイミング信号１２２およびメモリアクセス調停信号
１２３を生成している。そして、表示用タイミング信号
１２２については液晶表示パネル１２４へ、一方、メモ
リアクセス調停信号１２３についてはフレーム／ライン
メモリ制御回路１１２へ出力している。このメモリアク
セス調停信号１２３は、液晶表示パネル１２４の表示タ
イミングに同期した信号である。上述のフレームメモリ
１１０からのデータの読み出しは、該メモリアクセス調
停信号１２３に同期して行われるようになっている。該
表示タイミング信号１２２，メモリアクセス調停信号１
２３も、解像度判定結果１０８に応じて異なっている。
【００４９】本実施形態は、デジタル映像信号１０５と
フレームメモリリードデータ１１５とのタイミングを同
期化することを一つの特徴としている。また、アナログ
映像信号１０２（デジタル映像信号１０５）の解像度が
液晶表示パネル１２４の解像度と一致している場合に
は、表示データをゲート回路１０９を介してバイパスデ
ータ１１７として出力することを特徴としている。この
ような特徴を備えたことで、本実施形態ではフレームメ
モリ１１０として、ラインメモリ１１１と同様の低速、
低容量なＦＩＦＯタイプのラインバッファを使用可能で
ある。
【００５０】次に本実施形態の液晶表示制御装置の動作
概要を図１を用いて説明する。
【００５１】Ａ／Ｄ変換回路１０４は、アナログ映像信
号１０２をデジタル映像信号１０５に変換する。これと
並行して、解像度判定回路１０７は、水平／垂直同期信
号１０３により解像度判定を行う。そして、その判定結
果１０８をゲート回路１０９、フレーム／ラインメモリ
制御回路１１２および表示タイミング生成回路１２０に
出力する。
【００５２】ゲート回路１０９，フレーム／ラインメモ
リ制御回路１１２および表示タイミング生成回路１２０
は、解像度判定結果１０８に応じてその動作内容を変え
る。
【００５３】（１）映像信号１０５の解像度が液晶表示
パネル１２４の解像度と一致する場合 ゲート回路１０９はゲートを開く。そして、この時入力
されたデジタル映像信号１０５を、バイパスデータ１１
７として表示タイミング生成回路１２０へ出力させる。
表示タイミング生成回路１２０は、このバイパスデータ
１１７のタイミングを調整した後表示データ１２１とし
て液晶表示パネル１２４に出力する。またこれと併せ
て、同期信号１０３を表示タイミング信号１２２とし
て、液晶表示パネル１２４に出力する。一方、フレーム
／ラインメモリ制御回路１１２は、この場合（映像信号
１０５の解像度が液晶表示パネル１２４の解像度と一致
する場合）には、メモリアクセスを停止している。
【００５４】（２）デジタル映像データ１０５の解像度
が液晶パネル１２４の解像度よりも低い場合 ゲート回路１０９はゲートを閉じる。従って、バイパス
データ１１７は出力されない。一方、フレーム／ライン
メモリ制御回路１１２は、フレームメモリ１１０、ライ
ンメモリ１１１に対して後述するライト／リード制御を
実施する。該ライト／リード制御が実施されると、デジ
タル化映像信号１０５は拡大処理等が施された上で表示
タイミング生成回路１２０に出力されることになる。以
下、該ライト／リード制御を説明する。
【００５５】フレーム／ラインメモリ制御回路１１２に
よるライト／リード制御が開始されると、デジタル化映
像信号１０５は、まず、フレームメモリ１１０にライト
される。フレームメモリ１１０へライトされた表示デー
タは、メモリアクセス調停信号１２３（すなわち、液晶
表示パネル１２４の表示タイミング）に合わせて読み出
され、フレームメモリリードデータ１１５として拡大処
理制御回路１１８およびラインメモリ１１１へ出力され
る。この場合、フレームメモリ１１０からの読み出し
は、あらかじめ定められたある間隔（これは、拡大率に
応じて定まる）毎に、フレームメモリ１１０への書き込
みと同期して行われる。従って、フレームメモリ１１０
が２ライン分の容量しかなくても、問題が生じることは
ない。
【００５６】ラインメモリ１１１へライトされた表示デ
ータは、一定期間遅延後リードされて、拡大処理制御回
路１１８に出力される。拡大処理制御回路１１８は、フ
レームメモリリードデータ１１５とラインメモリリード
データ１１６とに基づいて拡大処理を実行する。そし
て、その拡大処理を施した結果を、映像信号１１９とし
て表示タイミング生成回路１２０に出力する。表示タイ
ミング生成回路１２０は、この映像信号１１９のタイミ
ング調整を行う。そしてタイミング調整後の映像信号を
表示データ１２１として、表示タイミング信号１２２と
共に前記液晶表示パネル１２４に出力する。また、同期
信号１０３と表示タイミング生成回路１２０の内部で生
成する同期信号とにより表示タイミング信号１２２を生
成し液晶パネル１２４へ出力する。
【００５７】以上で本実施形態の概要説明を終わる。
【００５８】次に、図１のフレーム／ライン制御回路１
１２および表示タイミング生成回路１２０中のメモリア
クセス調停信号生成部２１３の詳細を図２を用いて説明
する。
【００５９】フレーム／ライン制御回路１１２は、入力
映像信号有効化回路２０４、メモリ構成デコード回路２
０５、拡大演算デコード回路２０７、同期回路２０９、
内部水平同期信号生成回路２１１、メモリアクセス調停
回路２１３、フレームメモリライト制御回路２１４、フ
レームメモリリード制御回路２１５、ラインメモリライ
ト制御回路２１６およびラインメモリリード制御回路２
１７を備えている。
【００６０】メモリ構成デコード回路２０５は、フレー
ム／ラインメモリ制御回路１１２の外部から入力される
モード信号２０１をデコードし、そのデコード結果をデ
コード信号２０６として出力するものである。このデコ
ード信号２０６は、フレームメモリ１１０およびライン
メモリ１１１のメモリ構成を示している。モード信号２
０１のデコード対応一覧を表１に示す。
【００６１】
【表１】
【００６２】メモリ構成モードとしては、フレーム／ラ
インメモリの双方有り、フレームメモリのみ有り、フレ
ーム／ラインメモリの双方共無し、の３通りがある。本
実施形態では、フレームメモリ１１０とラインメモリ１
１１との双方を有しているため（図１参照）、モード信
号２０１は“MODE(１:０)=(０、０)”となる。
【００６３】拡大演算デコード回路２０７は、拡大演算
モードを示す演算モード信号２０３をデコードし、その
デコード結果をデコード信号２０８として出力してい
る。演算モード信号２０３は、フレーム／ラインメモリ
制御回路１１２の外部から入力されている。演算モード
信号２０３のデコード対応一覧を表２に示す。
【００６４】
【表２】
【００６５】なお、モード信号２０１、演算モード信号
２０３は、論理的に“Ｈ”もしくは“Ｌ”の固定レベル
信号である。
【００６６】ここでは演算モードとして、スルーモード
（メモリ有り／無し）、２→３拡大（階調積分方式／単
純拡大方式）、４→５拡大（階調積分方式／単純拡大方
式）の６種類があるものとする。スルーモードとは、拡
大表示可能な解像度の映像信号を拡大処理せずに入力サ
イズのままで表示するモードである。階調積分方式と
は、各ドットに階調の重み付けをした上で、所定の演算
をした結果得られたデータを前記液晶表示パネル１２４
のドットに対応させることでドット数を増加させる方式
である（図３参照）。単純拡大方式とは、あるドットを
液晶表示パネル１２４の２ドットに対応させて表示し、
残りのドットは液晶表示パネル１２４の１ドットに対応
させて表示する方式である（図４参照）。
【００６７】図１の構成では、メモリ有りのスルーモー
ド“SCALE(２:０)=(０、０、１)”と、２→３拡大（階
調積分方式）“SCALE(２:０)=(０、１、０)”と、４→
５拡大（階調積分方式）“SCALE(２:０)=(１、０、
０)”とのうちのいずれかの演算モードとなる。なお、
ここで拡大サイズを、２→３（１.５倍）もしくは４→
５（１.２５倍）としたのは単なる一例であり、任意の
倍率設定が可能である。
【００６８】各種入力モードでの拡大サイズ一覧を表３
に示した。
【００６９】
【表３】
【００７０】ここでは、液晶表示パネル１２４の解像度
が１０２４×７６８（ＸＧＡモード）の高解像度である
とする。８００×６００（ＳＶＧＡ）の中解像度の入力
モードのみが、４→５（１.２５倍）の拡大となる。そ
の他の低解像度の入力モードでは、２→３（１.５倍）
の拡大となる。液晶表示パネル１２４と同じ１０２４×
７６８（ＸＧＡ）の入力モードでは、スルーモードとな
る。
【００７１】図２における同期回路２０９は、入力水平
同期信号１０３を、表示タイミングの基準となる基準ク
ロック２０２に同期化した上で、入力水平同期信号２１
０として内部水平同期信号生成回路２１１へ出力してい
る。なお、基準クロック２０２は、フレーム／ラインメ
モリ制御回路１１２の外部に設けられたクロックから入
力されている。
【００７２】内部水平同期信号生成回路２１１は、入力
水平同期信号２１０を内部で発生させる内部水平同期信
号と合成した後、出力水平同期信号２１２としてメモリ
アクセス調停回路２１３へ出力している。
【００７３】メモリアクセス調停回路２１３は、フレー
ムメモリ１１０、ラインメモリ１１１へのアクセスのタ
イミングを調整するためのものである。このメモリアク
セス調停回路２１３の出力しているメモリアクセス調停
信号１２３は、モード信号２０１によるメモリ構成及
び、演算モード信号２０３に従って、スルーモード、階
調積分モード、単純拡大モードの各表示を行う際におけ
るフレームメモリ１１０、ラインメモリ１１１のアクセ
ス方法を決める信号であり、具体的には、図５〜図７
（後述する第２の実施形態では、図９、図１０）の水平
方向メモリアクセスタイミングチャートに示す動作シー
ケンスを選択するためのものである。該メモリアクセス
調停回路２１３は、実際には、図１における表示タイミ
ング生成回路１２０に含まれている。
【００７４】フレームメモリライト制御回路２１４およ
びフレームメモリリード制御回路２１５は、フレームメ
モリ１１０を制御するためのものである。
【００７５】ラインメモリライト制御回路２１６および
ラインメモリリード制御回路２１７は、ラインメモリ１
１１を制御するためのものである。
【００７６】なお、図２には現れていないが、図２に示
した各部には、解像度判定信号１０８が入力されてい
る。フレーム／ラインメモリ制御回路１１２および表示
タイミング生成回路１２０などは、解像度判定信号１０
８の値に応じて図５〜図７（後述する第２の実施形態で
は、図９、図１０に示す動作）を切り替えるようになっ
ている。
【００７７】次に、フレーム／ラインメモリ制御回路１
１２等による拡大処理動作を、図２、図５〜図７を用い
て説明する。
【００７８】図５は、フレーム／ラインメモリ制御回路
１１２による２→３拡大（階調積分方式）の動作を示す
タイミングチャートである。図６は、４→５拡大（階調
積分方式）の動作を示すタイミングチャートである。図
７は、メモリ利用時のスルーモードの動作を示すタイミ
ングチャートである。
【００７９】入力映像信号有効化回路２０４は、同期信
号(VSYNC-N/HSYNC-N)１０３およびドットクロック１０
６に基づいて決定される所定のタイミングで、フレーム
メモリライト制御回路２１４を有効状態にする。
【００８０】有効状態とされたフレームメモリライト制
御部２１４は、デコード信号２０６およびドットクロッ
ク１０６により、フレームメモリ１１０のライト信号
（クロック：FWCLK／ライトリセット：FRSTW-N）を生成
する。このライト信号は、図１におけるフレームメモリ
制御信号１１３の一部を構成するものである。このライ
ト信号１１３に従ってなされるフレームメモリ１１０へ
のライト動作は、図５〜図７に示した全てのモードにお
いて、水平同期信号(HSYNC-N)１０３に同期したものと
なっている。
【００８１】フレームメモリリード制御回路２１５によ
る制御内容は、ラインメモリライト制御回路２１６によ
る制御内容と同一である。これは、階調積分方式による
拡大処理の場合（図５、図６参照）、フレームメモリ１
１０からリードしたデータを即、ラインメモリ１１１に
ライトするからである。例えば、図５の例では、フレー
ムメモリ１１０からのデータの読み出し（ＦＲＤａｔａ
１１５）と、ラインメモリ１１１へのデータの書き込み
（ＬＷＤａｔａ１１５）とは、常に同じタイミングで行
われている。
【００８２】ラインメモリ１１１からのリードは、ライ
トサイクルより前（本実施形態では２ドットクロック
前）に行う。ラインメモリ１１１へのライト動作を可能
とするためである。
【００８３】垂直方向については、一定間隔で入出力の
同期化を行う。つまり、入力水平同期信号同期回路２０
９は、入力水平同期信号(HSYNC-N)１０３を、表示タイ
ミング基準クロック２０２に同期化した上で、入力水平
同期信号２１０として出力する。内部水平同期信号生成
回路２１１は、自らの内部で生成した内部水平同期信号
とこの入力水平同期信号２１０とを合成する。そして、
この合成によって得られた信号を、出力水平同期信号２
１２としてメモリアクセス調停回路２１３に出力する。
２→３拡大（階調積分方式）の場合、内部水平同期信号
生成回路２１１は、入力水平同期信号(HSYNC-N)１０３
が２回出力される度毎に、出力水平同期信号２１２を該
入力水平同期信号１０３に同期化させる。そして、同期
化の後、次回の同期化までの間に、出力水平同期信号２
１２を２回生成する（図５参照）。一方、４→５拡大
（階調積分方式）場合、内部水平同期信号生成回路２１
１は、入力水平同期信号(HSYNC-N)１０３が４回出力さ
れる毎に出力水平同期信号２１２を同期化させる。そし
て、該同期化の後、次回の同期化までの間に、出力水平
同期信号２１２を４回生成する（図６参照）。このよう
な拡大率に応じた処理内容の切換は、デコード信号２０
８に基づいてなされる。
【００８４】メモリアクセス調停回路２１３は、出力水
平同期信号２１２に基づいてメモリアクセス調停信号１
２３を生成する。そして、これをフレームメモリリード
制御回路２１５、ラインメモリライト制御回路２１６お
よびラインメモリリード制御回路２１７へ出力する。
【００８５】フレームメモリリード制御回路２１５，ラ
インメモリライト制御回路２１６およびラインメモリリ
ード制御回路２１７は、このメモリアクセス調停信号１
２３の他にも、メモリ構成デコード信号２０６、拡大演
算デコード信号２０８、基準クロック２０２が入力され
ている。そして、フレームメモリリード制御回路２１５
は、これらの信号２０２，２０６，２０８，１２３に従
ってフレームメモリリード制御信号（クロック：FRCLK
／リードリセット：FRSTR-N）を生成し出力する。な
お、フレームメモリリード制御信号は、図１のフレーム
メモリ制御信号１１３の一部を構成するものである。ま
た、同様に、ラインメモリライト制御回路２１６は、ラ
インメモリライト制御信号（クロック：LWCLK、ライト
リセット：LRSTW-N）を生成する。ラインメモリリード
制御回路２１７は、ラインメモリリード制御信号（クロ
ック：LRCLK、リードリセット：LRSTR-N）を生成する。
なお、ラインメモリライト制御信号およびラインメモリ
リード制御信号は、図１におけるラインメモリ制御信号
１１４を構成するものである。
【００８６】メモリ利用時のスルーモードの場合（図７
参照）は拡大処理を行わないため、フレームメモリ１１
０のみ使用する。フレーム／ラインメモリ制御回路１１
２は、入力水平同期信号１０３と同じタイミングで出力
水平同期信号２１２を発生させる。フレームメモリライ
トサイクルに対し、リードサイクルは１ライン（１水平
期間）遅延させてリードする。
【００８７】以上説明したとおり、該第１の実施形態
（図１、図２）によれば、階調積分方式による拡大表
示、メモリを利用したスルー表示が可能である。また、
フレームメモリ１１０のリード動作とライト動作とを同
期化して行っているため、２ライン分の容量を有するＦ
ＩＦＯタイプのラインバッファをフレームメモリ１１０
として使用可能である。
【００８８】更に、液晶表示パネル１２４と同じ高解像
度のアナログ映像信号１０２が入力された場合には、フ
レームメモリ１１０、ラインメモリ１１１をバイパスし
てスルー表示を行う。従って、メモリ１１０，１１１
は、中解像度以下の映像信号を処理できる程度の処理速
度を備えたものであればよく、安価な低速メモリが利用
可能となる。液晶表示パネル１２４の解像度が１０２４
×７６８（ＸＧＡモード）、表示処理速度が３０Mhz、
中解像度の映像信号の入力動作速度が最大５０MHz、２
パラレル処理である場合に使用可能なフレームメモリ１
１０，ラインメモリ１１１の一例を表４に示した。
【００８９】
【表４】
【００９０】ここではデータを２パラレル処理すること
を仮定しているため、ドットクロックは入力動作速度５
０MHzの半分の２５MHzとなる。本実施形態では高解像度
の映像信号はメモリ１１０、１１１を通さない。従っ
て、メモリ１１０，１１１はドットクロック２５ＭＨｚ
に対応できればよいことになる。これに対し本発明を適
用していない場合には、高解像度の映像信号（ＸＧＡモ
ード）もメモリ１１０、１１１を通して処理しなければ
ならない。この場合には、入力処理速度が７０MHzと高
くなり、ドットクロックも３７.５MHzと高くなってしま
う。これに追従するには高価な高速メモリが必要とな
る。
【００９１】本発明の第２の実施形態を図８を用いて説
明する。
【００９２】該第２の実施形態は、拡大処理の方式とし
て単純拡大方式（図４参照）を採用している。従って、
ラインメモリは搭載していない。図８中、破線で囲んだ
部分が第１の実施形態（図１参照）と相違する部分であ
る。
【００９３】単純拡大方式（図４参照）による２→３拡
大および４→５拡大時のタイミングチャートを図９、図
１０に示した。フレーム／ラインメモリ制御回路１１２
による入力水平同期信号の同期化、内部水平同期信号の
生成等は、第１の実施形態（図２参照）と同様に行う。
そのため、図２に示した回路は、該第２の実施形態でも
そのまま使用可能である。
【００９４】階調積分方式、単純拡大方式の制御切り替
えは、演算モード信号２０３（図２参照）を拡大演算デ
コード回路２０７でデコードしたデコード信号２０８に
よって行う。
【００９５】本実施形態における２→３単純拡大処理，
４→５単純拡大処理は、共に、最初のラインを２度フレ
ームメモリ１１０よりリードすることで実現している。
ラインメモリ１１１を搭載している場合でも、該ライン
メモリ１１１に対するリード／ライト制御を無効とすれ
ば、単純拡大処理を実現できる。
【００９６】以上説明した実施形態の液晶表示制御装置
は、フレームメモリ搭載の有無に応じて拡大処理の内容
（すなわち、画質）を変更できる。この場合、制御回路
については変更を加える必要はない。従って、例えば、
ラインメモリ１１１をメモリカード化し任意に搭載可能
としておけば、エンドユーザは、用途，コストに応じて
拡大処理方法（画質）を自由に選択することができる。
【００９７】ラインメモリ１１１をメモリカード化した
場合におけるメモリ構成の検出の構成について表５及び
図１１を用いて説明しておく。ここでの説明は、メモリ
構成に伴うモード信号の設定が下記表５のようになって
いるものとする。
【００９８】
【表５】
【００９９】メモリを一切使用しないスルーモード時は
抵抗Ｒ２，Ｒ３が搭載され、ＭＯＤＥ（１：０）信号が
論理的に“Ｌ”レベルとなる。フレームメモリのみを搭
載し、単純拡大処理を行う際は抵抗Ｒ２の代わりに抵抗
Ｒ１を搭載することで、 ＭＯＤＥ（１：０）＝（Ｌ，
Ｈ）となる。メモリカードによってラインメモリが搭載
された場合には、メモリカードに搭載された抵抗Ｒ４の
一端がＭＯＤＥ１端子に接続され、本端子が論理的に
“Ｈ”レベルとなる。つまりＭＯＤＥ（１：０）＝
（Ｈ，Ｈ）レベルとなる。これによりフレームメモリと
ラインメモリとの双方を搭載していると認識され、階調
積分処理が可能となる。
【０１００】なお、特許請求の範囲において言う“記憶
手段”とは、上述した実施形態におけるフレームメモリ
１１０、ラインメモリ１１１に相当する。“メモリ制御
手段”とは、フレーム／ラインメモリ制御回路１１２等
に相当する。“演算処理回路”とは、拡大処理回路１１
８等に相当する。“メモリ装着部”とは、図には示して
いないがラインメモリを装着するスロット等に相当す
る。“解像度判定手段”とは、解像度判定回路１０７に
相当する。“第１処理手段”とは、ゲート１０９に相当
する。“第２処理手段”とは、フレームメモリ１１０、
ラインメモリ１１１、拡大処理回路１１８等に相当す
る。“タイミング調整手段”とは、表示タイミング生成
回路１２０に相当する。
【０１０１】
【発明の効果】以上説明したとおり本発明によれば、液
晶表示パネルへの映像信号の拡大表示を、低速かつ低容
量のメモリ（例えば、ＦＩＦＯタイプのラインバッフ
ァ）で実現できる。
【０１０２】また、ラインメモリの搭載有無に応じて拡
大処理方法を選択できる。従って、ユーザは、用途、コ
スト、要求される画質に応じて最適な装置構成を選択で
きる。
【図面の簡単な説明】
【図１】本発明の一実施形態である液晶表示制御装置の
概略構成を示すブロック図である。
【図２】フレーム／ライン制御回路１１２及び、表示タ
イミング生成回路１２０中のメモリアクセス調停信号生
成部２１３の内部構成の一例を示したブロック図であ
る。
【図３】階調積分方式による拡大処理方式の概要を示す
図である。
【図４】単純拡大方式による拡大処理方式の概要を示す
図である。
【図５】階調積分方式による２→３拡大時の動作を示す
タイミングチャートである。
【図６】階調積分方式による４→５拡大時の動作を示す
タイミングチャートである。
【図７】メモリ利用時スルーモードの動作を示すタイミ
ングチャートである。
【図８】本発明の第２の実施形態である液晶表示制御装
置の概略構成を示すブロック図である。
【図９】単純拡大方式による２→３拡大時の動作を示す
タイミングチャートである。
【図１０】単純拡大方式による４→５拡大時の動作を示
すタイミングチャートである。
【図１１】メモリ構成を検出するための構成を示す図で
ある。
【図１２】従来の液晶表示制御装置の構成の一例を示す
ブロック図である。
【図１３】従来のフレームメモリ回路1106の詳細を示す
ブロック図である。
【符号の説明】
101…パーソナルコンピュータ、102…アナログ映像信
号、103…同期信号、104…Ａ／Ｄ変換回路、105…デジ
タル映像信号、106…ドットクロック、107…解像度判定
回路、108…解像度判定結果、109…ゲート回路、110…
フレームメモリ、111…ラインメモリ、112…フレーム／
ラインメモリ制御回路、113…フレームメモリ制御信
号、114…ラインメモリ制御信号、115…フレームメモリ
リードデータ、116…ラインメモリリードデータ、117…
バイパスデータ、118…拡大処理制御回路、119…拡大処
理後の映像信号、120…表示タイミング生成回路、121…
タイミング調整後の映像信号、122…表示用タイミング
信号、123…メモリアクセス調停信号、124…液晶表示パ
ネル、201…モード信号、202…基準クロック、203…演
算モード信号、204…入力映像信号有効化回路、205…メ
モリ構成デコード回路、206…メモリ構成デコード信
号、207…拡大演算デコード回路、208…拡大演算デコー
ド信号、209…同期回路、210…同期化された入力水平同
期信号、211…内部水平同期信号生成回路、212…出力水
平同期信号、213…メモリアクセス調停回路、214…フレ
ームメモリライト制御回路、215…フレームメモリリー
ド制御回路、216…ラインメモリライト制御回路、217…
ラインメモリリード制御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 比嘉 淳裕 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内 (72)発明者 大原 寿幸 愛知県尾張旭市晴丘町池上１番地 株式会 社日立製作所オフィスシステム事業部内 (72)発明者 栗原 博司 千葉県茂原市早野3300番地 株式会社日立 製作所電子デバイス事業部内 (72)発明者 笠井 成彦 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】映像信号を入力されて、該映像信号に応じ
    た表示データを液晶表示パネルに出力することで該液晶
    表示パネルに映像を表示させる液晶表示制御装置におい
    て、 上記入力された映像信号を格納可能な記憶素子と、 上記映像信号をその入力されたタイミングで上記記憶素
    子に記憶させる一方で、上記液晶表示パネルへ上記表示
    データを出力するタイミングで上記記憶素子から上記映
    像信号を読み出させるメモリ制御手段と、 を有することを特徴とする液晶表示制御装置。
  2. 【請求項２】映像信号を入力されて、該映像信号に応じ
    た映像を液晶表示パネルに表示させる液晶表示制御装置
    において、 上記入力された映像信号を格納するフレームメモリと、 上記フレームメモリから読み出された映像信号を格納す
    るラインメモリと、 上記フレームメモリおよび上記ラインメモリに対するデ
    ータの映像信号の書き込みおよび読み出しを制御するメ
    モリ制御手段と、 上記フレームメモリから読み出された映像信号および上
    記ラインメモリから読み出された映像信号に所定の処理
    を施した後、上記液晶表示パネルに対し出力する演算処
    理回路と、を有し、 上記メモリ制御手段は、上記フレームメモリからの映像
    信号の読み出しを、上記フレームメモリへの上記映像信
    号の書き込みに、別途定められたある間隔ごとに同期さ
    せること、 を特徴とする液晶表示制御装置。
  3. 【請求項３】上記フレームメモリの記憶容量は、上記入
    力された映像信号の２ライン分であること、 を特徴とする請求項２記載の液晶表示制御装置。
  4. 【請求項４】映像信号を入力されて、該映像信号に応じ
    た映像を液晶表示パネルに表示させる液晶表示制御装置
    において、 上記入力された映像信号を格納するフレームメモリと、 上記フレームメモリから読み出された映像信号を格納す
    るための別途用意されたラインメモリを装着可能なメモ
    リ装着部と、 上記フレームメモリに対する映像信号の入出力および上
    記メモリ装着部に装着されるラインメモリに対する映像
    信号の入出力を制御可能に構成されたメモリ制御手段
    と、 上記フレームメモリ、または、上記フレームメモリおよ
    び上記メモリ装着部に装着されたラインメモリ、から読
    み出された映像信号に所定の処理を施した後、上記液晶
    表示パネルに対し出力する演算処理回路と、 を有することを特徴とする液晶表示制御装置。
  5. 【請求項５】上記演算処理回路は、上記ラインメモリの
    有無に応じてその処理内容を変更するものであること、 を特徴とする請求項４記載の液晶表示制御装置。
  6. 【請求項６】上記メモリ装着部は、メモリカードを装着
    可能に構成されていること、 を特徴とする請求項５記載の液晶表示制御装置。
  7. 【請求項７】上記演算処理回路の行う処理は、上記映像
    信号に対応した映像の拡大／縮小処理を含むこと、 を特徴とする請求項２、３、４、５または６記載の液晶
    表示制御装置。
  8. 【請求項８】映像信号を入力されて、該映像信号に応じ
    た映像を液晶表示パネルに表示させる液晶表示制御装置
    において、 入力された上記映像信号の解像度を判定する解像度判定
    手段と、 上記映像信号をそのままバイパス映像信号として出力さ
    せる第１処理手段と、 上記入力された映像信号に所定の処理を施した後、処理
    信号として出力させる第２処理手段と、 上記第１処理手段または上記第２処理手段の出力する信
    号の上記液晶表示パネルへの出力タイミングを調整する
    タイミング調整手段と、を備え上記第１処理手段は、上
    記解像度判定手段の判定によって得られた上記映像信号
    の解像度が上記液晶表示パネルの解像度と一致する場合
    には上記バイパス映像信号を出力し、逆に、上記解像度
    判定手段の判定によって得られた上記映像信号の解像度
    が上記液晶表示パネルの解像度と一致しない場合には上
    記バイパス映像信号の出力を停止するものであり、 上記第２処理手段は、上記解像度判定手段の判定によっ
    て得られた上記映像信号の解像度が上記液晶表示パネル
    の解像度と一致する場合には上記処理信号の出力を停止
    し、逆に、上記解像度判定手段の判定によって得られた
    上記映像信号の解像度が上記液晶表示パネルの解像度と
    一致しない場合には上記処理信号を出力するものである
    こと、 を特徴とする液晶表示制御装置。
  9. 【請求項９】上記第２処理手段は、上記映像信号に拡大
    処理を施すものであること、 を特徴とする請求項８記載の液晶表示制御装置。
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KR1019960056259A KR100248441B1 (ko) 1995-11-30 1996-11-22 액정표시 제어장치
TW085114767A TW350061B (en) 1995-11-30 1996-11-29 LCD controller
SG1996011469A SG55248A1 (en) 1995-11-30 1996-11-29 Liquid crystal display control device
US08/770,373 US5909205A (en) 1995-11-30 1996-11-29 Liquid crystal display control device
US09/294,432 US6121947A (en) 1995-11-30 1999-04-20 Liquid crystal display Control device
US09/500,237 US6219020B1 (en) 1995-11-30 2000-02-08 Liquid crystal display control device
US09/525,011 US6295045B1 (en) 1995-11-30 2000-03-14 Liquid crystal display control device
US09/928,413 US6628260B2 (en) 1995-11-30 2001-08-14 Liquid crystal display control device
US10/633,512 US7053877B2 (en) 1995-11-30 2003-08-05 Liquid crystal display control device
US11/407,976 US7202848B2 (en) 1995-11-30 2006-04-21 Liquid crystal display control device
US11/713,729 US7808469B2 (en) 1995-11-30 2007-03-05 Liquid crystal display control device
US12/869,303 US8184084B2 (en) 1995-11-30 2010-08-26 Liquid crystal display control device

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Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2004139308A Division JP3811703B2 (ja) 2004-05-10 2004-05-10 コンピュータシステム及び表示装置

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000061578A (ko) * 1999-03-27 2000-10-25 윤종용 액정표시장치의 화면 구동 장치
JP2003058125A (ja) * 2001-08-16 2003-02-28 Konica Corp 電子機器
JP2006113558A (ja) * 2004-09-27 2006-04-27 Idc Llc 映像データを伝送するためのシステムおよび方法

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3713084B2 (ja) 1995-11-30 2005-11-02 株式会社日立製作所 液晶表示制御装置
JPH10207446A (ja) * 1997-01-23 1998-08-07 Sharp Corp プログラマブル表示装置
US5796392A (en) 1997-02-24 1998-08-18 Paradise Electronics, Inc. Method and apparatus for clock recovery in a digital display unit
US6197624B1 (en) * 1997-08-29 2001-03-06 Semiconductor Energy Laboratory Co., Ltd. Method of adjusting the threshold voltage in an SOI CMOS
JP3359270B2 (ja) * 1997-10-24 2002-12-24 キヤノン株式会社 メモリー制御装置と液晶表示装置
KR19990070226A (ko) * 1998-02-18 1999-09-15 윤종용 표시 장치용 화상 신호 처리 장치 및 이를 이용한 표시 장치
JP2000172243A (ja) * 1998-12-09 2000-06-23 Sharp Corp 表示装置及び表示方法並びに表示制御プログラムを記憶した記憶媒体
EP1026654B1 (en) * 1999-01-29 2007-03-21 Canon Kabushiki Kaisha Flat picture display apparatus with image position adjustment
KR100430097B1 (ko) * 1999-04-06 2004-05-03 엘지.필립스 엘시디 주식회사 액정표시장치용 모니터 구동회로
TW466396B (en) * 1999-07-21 2001-12-01 Samsung Electronics Co Ltd Liquid crystal display and an information processing apparatus having the same
US6784929B1 (en) * 1999-08-20 2004-08-31 Infineon Technologies North America Corp. Universal two dimensional (frame and line) timing generator
KR20020000940A (ko) * 2000-06-22 2002-01-09 구자홍 키스톤 보정 장치 및 방법
JP3753931B2 (ja) * 2000-08-04 2006-03-08 富士通株式会社 画像処理装置及び画像処理方法
JP4017335B2 (ja) * 2000-10-25 2007-12-05 三菱電機株式会社 映像信号の有効期間検出回路
JP4132654B2 (ja) * 2000-12-18 2008-08-13 株式会社ルネサステクノロジ 表示制御装置および携帯用電子機器
US20050280623A1 (en) * 2000-12-18 2005-12-22 Renesas Technology Corp. Display control device and mobile electronic apparatus
US7106380B2 (en) * 2001-03-12 2006-09-12 Thomson Licensing Frame rate multiplier for liquid crystal display
TW583437B (en) * 2001-05-29 2004-04-11 Sanyo Electric Co Display device and its control circuit
JP3631471B2 (ja) * 2002-04-09 2005-03-23 株式会社東芝 液晶表示制御装置
JP4055536B2 (ja) * 2002-09-30 2008-03-05 ソニー株式会社 表示装置およびその制御方法、並びに投写型表示装置
JP4661036B2 (ja) * 2003-08-19 2011-03-30 ソニー株式会社 メモリコントローラおよびメモリコントロール方法、その方法を実行するためのプログラム
KR101012788B1 (ko) * 2003-10-16 2011-02-08 삼성전자주식회사 액정 표시 장치 및 그 구동 방법
CN100356404C (zh) * 2004-05-06 2007-12-19 佳能株式会社 图像信号处理电路和图像显示装置
US7148901B2 (en) * 2004-05-19 2006-12-12 Hewlett-Packard Development Company, L.P. Method and device for rendering an image for a staggered color graphics display
US20060066596A1 (en) * 2004-09-27 2006-03-30 Sampsell Jeffrey B System and method of transmitting video data
US7679627B2 (en) * 2004-09-27 2010-03-16 Qualcomm Mems Technologies, Inc. Controller and driver features for bi-stable display
US7920135B2 (en) 2004-09-27 2011-04-05 Qualcomm Mems Technologies, Inc. Method and system for driving a bi-stable display
TWI251434B (en) * 2004-12-08 2006-03-11 Himax Tech Inc Image processing module with less line buffers
US20070002083A1 (en) * 2005-07-02 2007-01-04 Stephane Belmon Display of pixels via elements organized in staggered manner
KR20070014862A (ko) * 2005-07-29 2007-02-01 삼성전자주식회사 영상신호 처리장치, 액정표시장치 및 그 구동방법
TWI323865B (en) * 2005-10-17 2010-04-21 Au Optronics Corp Method and device of timing control for lcd panel
TWI397055B (zh) * 2007-05-28 2013-05-21 Realtek Semiconductor Corp 模式偵測電路與方法
JP4450014B2 (ja) * 2007-05-30 2010-04-14 セイコーエプソン株式会社 プロジェクタ、画像表示装置、および、画像処理装置
JP4364272B2 (ja) * 2007-12-25 2009-11-11 株式会社東芝 画像処理装置および画像処理方法
US20100119109A1 (en) * 2008-11-11 2010-05-13 Electronics And Telecommunications Research Institute Of Daejeon Multi-core multi-thread based kanade-lucas-tomasi feature tracking method and apparatus
TW201033964A (en) * 2009-03-13 2010-09-16 Sitronix Technology Corp Display panel driving circuit with driving capacitor
DE102012107954A1 (de) * 2011-09-02 2013-03-07 Samsung Electronics Co. Ltd. Anzeigetreiber, Betriebsverfahren davon, Host zum Steuern des Anzeigetreibers und System mit dem Anzeigetreiber und dem Host
KR20140053627A (ko) * 2012-10-26 2014-05-08 삼성전자주식회사 디스플레이 구동 회로 및 디스플레이 장치
US10396922B2 (en) * 2017-02-07 2019-08-27 Texas Instruments Incorporated Apparatus and mechanism to support multiple time domains in a single soc for time sensitive network
KR102223032B1 (ko) 2017-03-27 2021-03-04 삼성전자주식회사 디스플레이 구동 장치

Family Cites Families (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4481511A (en) * 1981-01-07 1984-11-06 Hitachi, Ltd. Matrix display device
JPS6242228A (ja) * 1985-08-19 1987-02-24 Nec Corp 表示情報処理システム
DE3852148T2 (de) * 1987-06-19 1995-04-06 Toshiba Kawasaki Kk Anzeigemodusumschaltsystem für ein Plasmaanzeigegerät.
US5351064A (en) * 1987-06-19 1994-09-27 Kabushiki Kaisha Toshiba CRT/flat panel display control system
DE3852149T2 (de) * 1987-06-19 1995-04-06 Toshiba Kawasaki Kk Kathodenstrahlröhre-/Plasmaanzeigesteuergerät.
US4771279A (en) 1987-07-10 1988-09-13 Silicon Graphics, Inc. Dual clock shift register
JP2570344B2 (ja) 1987-12-09 1997-01-08 三菱電機株式会社 画像表示装置
JP2615750B2 (ja) 1988-01-29 1997-06-04 松下電器産業株式会社 テレビジョン受像機
JPH01248185A (ja) * 1988-03-30 1989-10-03 Toshiba Corp ディスプレィコントローラ
US5016193A (en) 1988-04-07 1991-05-14 General Electric Company Pixel and line enhancement method and apparatus
JP2892010B2 (ja) * 1988-05-28 1999-05-17 株式会社東芝 表示制御方式
JPH021889A (ja) 1988-06-10 1990-01-08 Sharp Corp 表示装置
JPH029277A (ja) 1988-06-28 1990-01-12 Sony Corp 映像記憶装置
JP2909079B2 (ja) * 1988-09-13 1999-06-23 株式会社東芝 表示制御方式
US5061920A (en) * 1988-12-20 1991-10-29 Honeywell Inc. Saturating column driver for grey scale LCD
JP2804059B2 (ja) 1989-01-30 1998-09-24 株式会社日立製作所 液晶表示装置
JP3126360B2 (ja) * 1989-09-01 2001-01-22 キヤノン株式会社 表示システム及びその表示制御方法
JPH03132789A (ja) 1989-10-19 1991-06-06 Seiko Epson Corp 画像拡大表示装置
JP2642204B2 (ja) * 1989-12-14 1997-08-20 シャープ株式会社 液晶表示装置の駆動回路
JPH0412393A (ja) * 1990-05-01 1992-01-16 Sharp Corp 液晶表示装置
JP3350043B2 (ja) * 1990-07-27 2002-11-25 株式会社日立製作所 図形処理装置及び図形処理方法
JP2921952B2 (ja) 1990-09-17 1999-07-19 富士通株式会社 平面ディスプレイ駆動装置
KR920006903A (ko) 1990-09-27 1992-04-28 쯔지 하루오 액정표시 장치의 제어방법 및 표시 제어장치
EP0502600A3 (en) 1991-03-05 1993-02-03 Nview Corporation Method and apparatus for displaying rgb and sync video without auxiliary frame storage memory
JPH04331981A (ja) 1991-05-07 1992-11-19 Casio Comput Co Ltd 液晶表示装置
JP3143493B2 (ja) * 1991-06-21 2001-03-07 キヤノン株式会社 表示制御装置
JPH0535209A (ja) 1991-08-02 1993-02-12 Pfu Ltd 液晶表示装置の画面分割駆動方式
JPH05119749A (ja) 1991-10-29 1993-05-18 Nec Corp 液晶表示装置
JP2799095B2 (ja) * 1991-12-02 1998-09-17 株式会社東芝 液晶表示器駆動装置
JPH05158464A (ja) 1991-12-09 1993-06-25 Toshiba Corp 解像度変換回路
US5517603A (en) * 1991-12-20 1996-05-14 Apple Computer, Inc. Scanline rendering device for generating pixel values for displaying three-dimensional graphical images
JPH05323899A (ja) 1992-05-15 1993-12-07 Toshiba Corp 表示制御装置
JP2618156B2 (ja) 1992-06-08 1997-06-11 インターナショナル・ビジネス・マシーンズ・コーポレイション ドット・マトリックス表示パネルの駆動方法、ドット・マトリックス表示パネル用駆動回路、ドット・マトリックス表示装置、及び、ドット・マトリックス表示装置を備えた情報処理システム
KR960014494B1 (ko) * 1992-06-18 1996-10-16 가부시기가이샤 히다찌세이사구쇼 에스.티.엔(stn) 액정패널의 구동방법 및 그 표시장치
JP2531426B2 (ja) * 1993-02-01 1996-09-04 日本電気株式会社 マルチスキャン型液晶ディスプレイ装置
EP0612184B1 (en) * 1993-02-19 1999-09-08 Asahi Glass Company Ltd. Display apparatus and a data signal forming method for the display apparatus
JPH06276432A (ja) 1993-03-23 1994-09-30 Fujitsu General Ltd 拡大画像表示装置
EP0618562B1 (en) * 1993-03-30 1998-06-03 Asahi Glass Company Ltd. A display apparatus and a driving method for a display apparatus
JP3231142B2 (ja) 1993-06-18 2001-11-19 株式会社日立製作所 映像圧縮拡大回路及び装置
JPH0749662A (ja) 1993-08-06 1995-02-21 Sharp Corp 液晶表示装置
KR970008379B1 (en) 1993-09-08 1997-05-23 Samsung Electronics Co Ltd Method and apparatus for decreasing side blank of wide screen
US6118429A (en) 1993-09-30 2000-09-12 Hitachi, Ltd. Liquid crystal display system capable of reducing and enlarging resolution of input display data
JP3668502B2 (ja) 1993-10-07 2005-07-06 株式会社日立製作所 液晶表示方法及び液晶表示装置
JP3642580B2 (ja) 1993-09-30 2005-04-27 株式会社日立製作所 ドットマトリックス表示システム及びこのシステムでの表示データ変換方法
US5469223A (en) 1993-10-13 1995-11-21 Auravision Corporation Shared line buffer architecture for a video processing circuit
JPH07168542A (ja) 1993-10-20 1995-07-04 Casio Comput Co Ltd 液晶表示装置
KR0126330Y1 (ko) * 1993-10-23 1998-12-15 김광호 텔레비젼 수상기의 더블스캔 제어회로
JP3142705B2 (ja) 1993-12-28 2001-03-07 三菱電機株式会社 ドットマトリクス型表示装置
JPH07261732A (ja) 1994-03-17 1995-10-13 Oki Electric Ind Co Ltd ディスプレイ装置
JPH08511358A (ja) * 1994-03-29 1996-11-26 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 画像表示システム及びマルチウィンドゥ画像表示方法
JPH08110764A (ja) * 1994-10-12 1996-04-30 Canon Inc 表示制御方法及び装置
DE19540146B4 (de) 1994-10-27 2012-06-21 Nec Corp. Flüssigkristallanzeige vom aktiven Matrixtyp mit Treibern für Multimedia-Anwendungen und Ansteuerverfahren dafür
JP2625389B2 (ja) 1994-10-27 1997-07-02 日本電気株式会社 液晶表示装置およびその駆動方法
US5648790A (en) * 1994-11-29 1997-07-15 Prime View International Co. Display scanning circuit
US6014125A (en) * 1994-12-08 2000-01-11 Hyundai Electronics America Image processing apparatus including horizontal and vertical scaling for a computer display
JP2796619B2 (ja) * 1994-12-27 1998-09-10 セイコーインスツルメンツ株式会社 液晶表示パネルの階調駆動装置
US5699074A (en) * 1995-03-24 1997-12-16 Teletransaction, Inc. Addressing device and method for rapid video response in a bistable liquid crystal display
US5719594A (en) * 1995-10-06 1998-02-17 International Business Machines Corporation Method and system in a data processing system for improved video image resolution when enlarging a video sequence
JPH09114443A (ja) 1995-10-20 1997-05-02 Seiko Epson Corp 映像スケーリング装置
JP3713084B2 (ja) * 1995-11-30 2005-11-02 株式会社日立製作所 液晶表示制御装置
JPH09212139A (ja) * 1996-02-02 1997-08-15 Sony Corp 画像表示システム
US6115020A (en) * 1996-03-29 2000-09-05 Fujitsu Limited Liquid crystal display device and display method of the same
US6067071A (en) 1996-06-27 2000-05-23 Cirrus Logic, Inc. Method and apparatus for expanding graphics images for LCD panels
US5739867A (en) 1997-02-24 1998-04-14 Paradise Electronics, Inc. Method and apparatus for upscaling an image in both horizontal and vertical directions

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000061578A (ko) * 1999-03-27 2000-10-25 윤종용 액정표시장치의 화면 구동 장치
JP2003058125A (ja) * 2001-08-16 2003-02-28 Konica Corp 電子機器
JP2006113558A (ja) * 2004-09-27 2006-04-27 Idc Llc 映像データを伝送するためのシステムおよび方法

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