JPH1011029A - 階調制御用ｌｃｄコントローラのフレームメモリ制御方 法及びその装置 - Google Patents
階調制御用ｌｃｄコントローラのフレームメモリ制御方 法及びその装置Info
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- JPH1011029A JPH1011029A JP8165903A JP16590396A JPH1011029A JP H1011029 A JPH1011029 A JP H1011029A JP 8165903 A JP8165903 A JP 8165903A JP 16590396 A JP16590396 A JP 16590396A JP H1011029 A JPH1011029 A JP H1011029A
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Abstract
(57)【要約】
【課題】フレーム間引き用ＬＣＤコントローラにおける
フレームメモリの削減を図る。 【解決手段】ＣＲＴより入力される表示データを回路５
でフレーム間引きしＬＣＤ数フレーム分の階調化データ
を作成、回路６のＷＲバッファに格納し、回路８では時
分割されたＷＲ／ＲＤタイミングを生成する。回路９は
メモリアドレスを常時監視しＷＲとＲＤのアドレスが一
致した場合、ｎ番目の階調パターン表示前にパターンが
ｎ＋１に更新されてしまうと判断し、ＷＲサイクルをマ
スクする。ＣＲＴデータを多階調化し表示色を増やして
も、回路５で生成されるデータ量は同じである為、メモ
リマッピングの見直しや、メモリの追加は不要。また、
回路６のＷＲバッファ及び回路９のＷＲサイクルマスク
の待ち合わせ機能がある為、ＬＣＤのフレーム周波数は
ＣＲＴのフレーム周波数に左右されない。
フレームメモリの削減を図る。 【解決手段】ＣＲＴより入力される表示データを回路５
でフレーム間引きしＬＣＤ数フレーム分の階調化データ
を作成、回路６のＷＲバッファに格納し、回路８では時
分割されたＷＲ／ＲＤタイミングを生成する。回路９は
メモリアドレスを常時監視しＷＲとＲＤのアドレスが一
致した場合、ｎ番目の階調パターン表示前にパターンが
ｎ＋１に更新されてしまうと判断し、ＷＲサイクルをマ
スクする。ＣＲＴデータを多階調化し表示色を増やして
も、回路５で生成されるデータ量は同じである為、メモ
リマッピングの見直しや、メモリの追加は不要。また、
回路６のＷＲバッファ及び回路９のＷＲサイクルマスク
の待ち合わせ機能がある為、ＬＣＤのフレーム周波数は
ＣＲＴのフレーム周波数に左右されない。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示パネルに
関し、特に、液晶表示パネルの階調制御用ＬＣＤ（Ｌｉ
ｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）コントロ
ーラのフレームメモリ制御方法に関する。
関し、特に、液晶表示パネルの階調制御用ＬＣＤ（Ｌｉ
ｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）コントロ
ーラのフレームメモリ制御方法に関する。
【０００２】
【従来の技術】従来のＬＣＤコントローラで用いられて
いるメモリ制御方法及び装置について図面を参照して説
明する。
いるメモリ制御方法及び装置について図面を参照して説
明する。
【０００３】図６（ａ）は従来例のメモリ制御方法を用
いたＬＣＤコントローラとフレームメモリの接続を示す
システム構成図、図６（ｂ）は図６（ａ）のＬＣＤコン
トローラの機能ブロック図である。
いたＬＣＤコントローラとフレームメモリの接続を示す
システム構成図、図６（ｂ）は図６（ａ）のＬＣＤコン
トローラの機能ブロック図である。
【０００４】図６（ａ）において、この従来例メモリ制
御方法を用いたＬＣＤコントローラ２１は、ＣＰＵとシ
ステムバスで接続され、またＣＲＴＣ（Ｃａｔｈｏｄｅ
−Ｒａｙ Ｔｕｂｅ＝ＣＲＴ Ｃｏｎｔｒｏｌｌｅｒ）
とフレームメモリ２２と液晶表示パネル２３と接続され
ている。ＬＣＤコントローラ２１は、ＣＲＴと液晶パネ
ルのフレーム周波数が非同期であることから、書き込み
／読み出しを非同期に制御できるフレームメモリ２２
に、ＣＲＴＣから出力される表示信号（ＳＹＮＣ、ＣＬ
Ｋ、Ｒ／Ｇ／Ｂ）のうち画像信号（Ｒ（Ｒｅｄ）／Ｇ
（Ｇｒｅｅｎ）／Ｂ（Ｂｌｕｅ））を、図６（ｂ）のＣ
ＲＴ Ｉ／Ｆ制御回路４，ＷＲバッファ６，セレクタ７
でメモリデータバス幅に編集し、ＣＲＴのタイミングに
同期してＲ／Ｇ／Ｂ単位に一旦バッファリングを行い、
読み出しを液晶パネルの周波数に同期して制御してい
る。そして、その読み出しデータを用いて図６（ｂ）の
フレーム間引き回路５でフレーム間引きし階調表示の表
示品質を上げ、そのフレーム間引きデータ１４を図６
（ｂ）のＬＣＤ Ｉ／Ｆ制御回路１０で生成した表示同
期信号に同期させ、液晶表示パネル２３に表示信号（Ｆ
ＲＭ，ＣＬＫ，Ｒ／Ｇ／Ｂ）を出力する。メモリの制御
は図６（ｂ）のメモリタイミング制御回路８で行われ、
表示位置カウント値がＣＲＴ Ｉ／Ｆ制御回路４から書
き込み行アドレス１１として、ＬＣＤＩ／Ｆ制御回路１
０から読み出し行アドレス１２として入力される。
御方法を用いたＬＣＤコントローラ２１は、ＣＰＵとシ
ステムバスで接続され、またＣＲＴＣ（Ｃａｔｈｏｄｅ
−Ｒａｙ Ｔｕｂｅ＝ＣＲＴ Ｃｏｎｔｒｏｌｌｅｒ）
とフレームメモリ２２と液晶表示パネル２３と接続され
ている。ＬＣＤコントローラ２１は、ＣＲＴと液晶パネ
ルのフレーム周波数が非同期であることから、書き込み
／読み出しを非同期に制御できるフレームメモリ２２
に、ＣＲＴＣから出力される表示信号（ＳＹＮＣ、ＣＬ
Ｋ、Ｒ／Ｇ／Ｂ）のうち画像信号（Ｒ（Ｒｅｄ）／Ｇ
（Ｇｒｅｅｎ）／Ｂ（Ｂｌｕｅ））を、図６（ｂ）のＣ
ＲＴ Ｉ／Ｆ制御回路４，ＷＲバッファ６，セレクタ７
でメモリデータバス幅に編集し、ＣＲＴのタイミングに
同期してＲ／Ｇ／Ｂ単位に一旦バッファリングを行い、
読み出しを液晶パネルの周波数に同期して制御してい
る。そして、その読み出しデータを用いて図６（ｂ）の
フレーム間引き回路５でフレーム間引きし階調表示の表
示品質を上げ、そのフレーム間引きデータ１４を図６
（ｂ）のＬＣＤ Ｉ／Ｆ制御回路１０で生成した表示同
期信号に同期させ、液晶表示パネル２３に表示信号（Ｆ
ＲＭ，ＣＬＫ，Ｒ／Ｇ／Ｂ）を出力する。メモリの制御
は図６（ｂ）のメモリタイミング制御回路８で行われ、
表示位置カウント値がＣＲＴ Ｉ／Ｆ制御回路４から書
き込み行アドレス１１として、ＬＣＤＩ／Ｆ制御回路１
０から読み出し行アドレス１２として入力される。
【０００５】
【発明が解決しようとする課題】上述した従来のフレー
ムメモリの制御方法では、階調を増やし表現色の増加を
図る場合、フレームメモリ２２に書き込むデータ量も増
えることとなり、メモリのマッピングの見直し、及び追
加が必要となり、コストの上昇に繋がっていた。
ムメモリの制御方法では、階調を増やし表現色の増加を
図る場合、フレームメモリ２２に書き込むデータ量も増
えることとなり、メモリのマッピングの見直し、及び追
加が必要となり、コストの上昇に繋がっていた。
【０００６】
(1) 本発明のフレームメモリ制御方法は、ＣＲＴと液晶
表示パネルの同期化及びフレーム間引きの階調化を制御
するＬＣＤコントローラに付随するフレームメモリの制
御方法において、表示色が増加した場合でも、フレーム
メモリを追加することなくＣＲＴと液晶表示パネルの同
期化及びフレーム間引きの階調化を制御することを特徴
としている。 (2) 本発明のフレームメモリ制御方法は、上記(1) のフ
レームメモリに、ＣＲＴデータを書き込む前に階調表示
の為のフレーム間引きを行い、表現色が増えた場合でも
格納するデータ量の一定化を図ることを特徴としてい
る。 (3) 本発明のフレームメモリ制御装置は、表示速度の早
い液晶パネルとの同期化の為に入力されるＣＲＴの表示
データから液晶パネル数フレーム分の間引きパターンを
合成する回路（図１の５）と、階調パターンを正常に出
力するためメモリの書き込み／読み出し位置を監視し合
成された階調パターンを表示する前に書き込み要求があ
った場合書き込み動作をマスクするアドレス比較回路
（図１の９）を有することを特徴としている。 (4) 本発明のフレームメモリ制御装置は、上記(3) のア
ドレス比較回路が、ＣＲＴデータをマスクする書き込み
制御と、諧調パターン生成の調整を行うことを特徴とし
ている。
表示パネルの同期化及びフレーム間引きの階調化を制御
するＬＣＤコントローラに付随するフレームメモリの制
御方法において、表示色が増加した場合でも、フレーム
メモリを追加することなくＣＲＴと液晶表示パネルの同
期化及びフレーム間引きの階調化を制御することを特徴
としている。 (2) 本発明のフレームメモリ制御方法は、上記(1) のフ
レームメモリに、ＣＲＴデータを書き込む前に階調表示
の為のフレーム間引きを行い、表現色が増えた場合でも
格納するデータ量の一定化を図ることを特徴としてい
る。 (3) 本発明のフレームメモリ制御装置は、表示速度の早
い液晶パネルとの同期化の為に入力されるＣＲＴの表示
データから液晶パネル数フレーム分の間引きパターンを
合成する回路（図１の５）と、階調パターンを正常に出
力するためメモリの書き込み／読み出し位置を監視し合
成された階調パターンを表示する前に書き込み要求があ
った場合書き込み動作をマスクするアドレス比較回路
（図１の９）を有することを特徴としている。 (4) 本発明のフレームメモリ制御装置は、上記(3) のア
ドレス比較回路が、ＣＲＴデータをマスクする書き込み
制御と、諧調パターン生成の調整を行うことを特徴とし
ている。
【０００７】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【０００８】図１（ａ）は本発明の一実施の形態を内蔵
したＬＣＤコントローラを使用したシステムブロック
図、図１（ｂ）は図１（ａ）のＬＣＤコントローラの機
能ブロック図、図２は本実施の形態の書き込みデータ制
御フロー、図３は本実施の形態のフレームメモリの書き
込み／読み出しの位置監視を行うアドレス比較回路９の
詳細図、図４は本実施の形態の制御を行う際のメモリマ
ッピング例を示す図、図５（ａ），（ｂ）は本実施の形
態のメモリ制御のタイミングチャートである。
したＬＣＤコントローラを使用したシステムブロック
図、図１（ｂ）は図１（ａ）のＬＣＤコントローラの機
能ブロック図、図２は本実施の形態の書き込みデータ制
御フロー、図３は本実施の形態のフレームメモリの書き
込み／読み出しの位置監視を行うアドレス比較回路９の
詳細図、図４は本実施の形態の制御を行う際のメモリマ
ッピング例を示す図、図５（ａ），（ｂ）は本実施の形
態のメモリ制御のタイミングチャートである。
【０００９】図１（ａ）において、この実施の形態のＬ
ＣＤコントローラ１は、ＣＰＵとシステムバスで接続さ
れ、またＣＲＴＣとフレームメモリ２と液晶表示パネル
３と接続されている。
ＣＤコントローラ１は、ＣＰＵとシステムバスで接続さ
れ、またＣＲＴＣとフレームメモリ２と液晶表示パネル
３と接続されている。
【００１０】ここで、図１（ａ）は、ＬＣＤコントロー
ラ１の使用するフレームメモリ２がシングルポートのメ
モリであること且つＲ／Ｇ／Ｂ単位の制御が不要である
ことを示している。
ラ１の使用するフレームメモリ２がシングルポートのメ
モリであること且つＲ／Ｇ／Ｂ単位の制御が不要である
ことを示している。
【００１１】図１（ｂ）において、ＣＲＴ Ｉ／Ｆ制御
回路４は、ＣＲＴＣが出力する表示同期信号のＳＹＮ
Ｃ、ＣＬＫ信号をカウントし有効表示データをサンプリ
ング編集し、ラインカウント値は書き込み行アドレス１
１として出力する。フレーム間引き回路５は、内部の階
調パターンテーブルを参照し、Ｒ／Ｇ／Ｂ信号のフレー
ム間引きを行い、フレーム間引きデータ１４を出力す
る。ＷＲバッファ６はメモリサイクル待ち合わせのため
のＦＩＦＯ（ＦｉｒｓｔーＩｎ Ｆｉｒｓｔ−Ｏｕｔ）
で、フレーム間引き回路５で合成されたデータを格納す
る。セレクタ７は、メモリタイミング制御回路８が生成
する信号を受け図１（ａ）のＬＣＤ用フレームメモリ２
に書き込む階調データを選択する。ＬＣＤ Ｉ／Ｆ制御
回路１０は、図１（ａ）の液晶表示パネル３の表示タイ
ミングを生成しフレームメモリから読み出したデータを
出力する。同時にメモリタイミング制御回路８に対し
て、読み出し行アドレス１２を出力する。メモリタイミ
ング制御回路８は、書き込みデータの有無，データ読み
出し許可信号を監視しながら書き込み／読み出しのアド
レス他制御信号を生成する。比較回路９は、書き込み／
読み出しアドレスを比較し両信号が一致した場合、フレ
ーム間引き回路５，メモリタイミング制御回路８，ＷＲ
バッファ６にアクセスエリア一致検出信号１３を出力す
る。
回路４は、ＣＲＴＣが出力する表示同期信号のＳＹＮ
Ｃ、ＣＬＫ信号をカウントし有効表示データをサンプリ
ング編集し、ラインカウント値は書き込み行アドレス１
１として出力する。フレーム間引き回路５は、内部の階
調パターンテーブルを参照し、Ｒ／Ｇ／Ｂ信号のフレー
ム間引きを行い、フレーム間引きデータ１４を出力す
る。ＷＲバッファ６はメモリサイクル待ち合わせのため
のＦＩＦＯ（ＦｉｒｓｔーＩｎ Ｆｉｒｓｔ−Ｏｕｔ）
で、フレーム間引き回路５で合成されたデータを格納す
る。セレクタ７は、メモリタイミング制御回路８が生成
する信号を受け図１（ａ）のＬＣＤ用フレームメモリ２
に書き込む階調データを選択する。ＬＣＤ Ｉ／Ｆ制御
回路１０は、図１（ａ）の液晶表示パネル３の表示タイ
ミングを生成しフレームメモリから読み出したデータを
出力する。同時にメモリタイミング制御回路８に対し
て、読み出し行アドレス１２を出力する。メモリタイミ
ング制御回路８は、書き込みデータの有無，データ読み
出し許可信号を監視しながら書き込み／読み出しのアド
レス他制御信号を生成する。比較回路９は、書き込み／
読み出しアドレスを比較し両信号が一致した場合、フレ
ーム間引き回路５，メモリタイミング制御回路８，ＷＲ
バッファ６にアクセスエリア一致検出信号１３を出力す
る。
【００１２】図２でメモリに書き込むデータ処理をみた
場合、液晶表示パネル３の表示色が５１２の場合、ＣＲ
ＴＣから入力されるＲ／Ｇ／Ｂ信号は９ビット、液晶パ
ネルの表示色が４０９６の場合１２ビットと増加する
が、フレーム間引き後のフレーム間引きデータ１４のデ
ータ量は一定であることが解る。
場合、液晶表示パネル３の表示色が５１２の場合、ＣＲ
ＴＣから入力されるＲ／Ｇ／Ｂ信号は９ビット、液晶パ
ネルの表示色が４０９６の場合１２ビットと増加する
が、フレーム間引き後のフレーム間引きデータ１４のデ
ータ量は一定であることが解る。
【００１３】次に、その動作を説明する。
【００１４】ＣＲＴＣから入力される表示データはメモ
リのデータバス幅に合わせＣＲＴＩ／Ｆ制御回路４内部
で有効表位置検出後Ｓ／Ｐ変換編集されフレーム間引回
路５に入力される。フレーム間引き回路５では編集され
たＲ／Ｇ／Ｂデータをもとに階調パターンテーブルが参
照される。ここで、ＣＲＴと液晶パネルのフレーム周波
数が非同期なこと（通常ＣＲＴは６０Ｈｚ、液晶パネル
は７０〜８０Ｈｚ或いは１３０Ｈｚ等採用するメーカー
によって異なり必ずしも正数倍とは限らない）からフレ
ーム間引き回路５でフレーム間引きを行う際、ＬＣＤＣ
に取り込まれたＣＲＴのデータから２フレーム分の間引
きデータをＲ／Ｇ／Ｂ毎に−液晶パネルｎフレーム表示
データ；Ｒｎ／Ｇｎ／Ｂｎ、ｎ＋１フレ−ム表示デー
タ；Ｒｎ＋１／Ｇｎ＋１／Ｂｎ＋１といった具合に階調
パターンテーブルより取り出し書き込みデータを生成、
ＷＲバッファ６に出力する。ＷＲバッファ６は書き込み
サイクルが発生するまでデータを保持し、書き込みサイ
クルが発生したらセレクタ７に対し先に入れたデータか
ら順次出力する。セレクタ７ではメモリアドレスが図
４：ａまたはｃの領域を示す時はｎフレームの、ｂまた
はｄの領域を示す時はｎ＋１フレームの間引きデータを
出力する。
リのデータバス幅に合わせＣＲＴＩ／Ｆ制御回路４内部
で有効表位置検出後Ｓ／Ｐ変換編集されフレーム間引回
路５に入力される。フレーム間引き回路５では編集され
たＲ／Ｇ／Ｂデータをもとに階調パターンテーブルが参
照される。ここで、ＣＲＴと液晶パネルのフレーム周波
数が非同期なこと（通常ＣＲＴは６０Ｈｚ、液晶パネル
は７０〜８０Ｈｚ或いは１３０Ｈｚ等採用するメーカー
によって異なり必ずしも正数倍とは限らない）からフレ
ーム間引き回路５でフレーム間引きを行う際、ＬＣＤＣ
に取り込まれたＣＲＴのデータから２フレーム分の間引
きデータをＲ／Ｇ／Ｂ毎に−液晶パネルｎフレーム表示
データ；Ｒｎ／Ｇｎ／Ｂｎ、ｎ＋１フレ−ム表示デー
タ；Ｒｎ＋１／Ｇｎ＋１／Ｂｎ＋１といった具合に階調
パターンテーブルより取り出し書き込みデータを生成、
ＷＲバッファ６に出力する。ＷＲバッファ６は書き込み
サイクルが発生するまでデータを保持し、書き込みサイ
クルが発生したらセレクタ７に対し先に入れたデータか
ら順次出力する。セレクタ７ではメモリアドレスが図
４：ａまたはｃの領域を示す時はｎフレームの、ｂまた
はｄの領域を示す時はｎ＋１フレームの間引きデータを
出力する。
【００１５】ここで、メモリのアドレス制御方法につい
て説明する。図４は４ＭビットＤＲＡＭ（２５６Ｋワー
ド×１６ビット）を使用した場合のメモリマップ例であ
るが、５１２行×５１２列から構成されるメモリを４つ
の領域（バンク）に分け、１バンクを液晶パネル１画面
に対応させる。ＲＯＷ（ロウ：行）アドレス０００Ｈ番
地から０ＥＦＨ番地にＣＲＴｍフレーム、１００Ｈ番地
から１ＥＦＨ番地にｍ＋１フレームの表示を間引きした
データを、更にＣｏｌｕｍｎ（カラム：列）アドレス０
００Ｈ番地から０ＥＦＨ番地には液晶パネルｎ，ｎ＋２
フレーム、１００Ｈ番地から１ＥＦＨ番地にｎ＋１，ｎ
＋３フレームのデータを格納する。各バンクは、ロウ及
びカラムアドレスの最上位ビットで識別し、それぞれバ
ンク名＝‘ロウアドレス最上位ビット，カラムアドレス
最上位ビット’とした場合、ａ＝‘０，０’、ｂ＝
‘０，１’、ｃ＝‘１，０’、ｄ＝‘１、１’とする。
て説明する。図４は４ＭビットＤＲＡＭ（２５６Ｋワー
ド×１６ビット）を使用した場合のメモリマップ例であ
るが、５１２行×５１２列から構成されるメモリを４つ
の領域（バンク）に分け、１バンクを液晶パネル１画面
に対応させる。ＲＯＷ（ロウ：行）アドレス０００Ｈ番
地から０ＥＦＨ番地にＣＲＴｍフレーム、１００Ｈ番地
から１ＥＦＨ番地にｍ＋１フレームの表示を間引きした
データを、更にＣｏｌｕｍｎ（カラム：列）アドレス０
００Ｈ番地から０ＥＦＨ番地には液晶パネルｎ，ｎ＋２
フレーム、１００Ｈ番地から１ＥＦＨ番地にｎ＋１，ｎ
＋３フレームのデータを格納する。各バンクは、ロウ及
びカラムアドレスの最上位ビットで識別し、それぞれバ
ンク名＝‘ロウアドレス最上位ビット，カラムアドレス
最上位ビット’とした場合、ａ＝‘０，０’、ｂ＝
‘０，１’、ｃ＝‘１，０’、ｄ＝‘１、１’とする。
【００１６】メモリタイミング制御回路８ではリセット
後、ＣＲＴ画像データ１フレーム書き込み完了後読み出
し動作がスタートする。これは液晶パネルにフレーム間
引きされたデータを表示する為、必ず書き込みが読み出
しに先行するためである。図５（ａ）は本回路が生成す
るメモリ制御タイミングである。５０１：行アドレスス
トローブ信号ＲＡＳでメモリアドレス５０５：ＭＡ８、
５０６：ＭＡ７：０を選択し、書き込みの際は５０３：
書き込み許可信号ＷＥがアクティブ（ロウレベル）にな
り、メモリアドレスも列アドレスに切り替わり、５０
２：列アドレスストローブ信号ＣＡＳで取り込まれる。
この時書き込みデータは、５０５：ＭＡ８がロウレベル
の時ｎフレーム、ハイレベルの時はｎ＋１フレームの間
引きパターンといった具合に、ＬＣＤ２フレーム分のデ
ータが同時に書き込まれる（図４：ａ，ｂ→ｃ，ｄ) 。
読み出しの際は５０４：出力許可信号ＯＥがアクティブ
（ロウレベル）になり、書き込み時と同様メモリアドレ
スも列アドレスに切り替わる。この時読み出しデータ
は、５０５：ＭＡ８をＬＣＤフレーム信号で制御するこ
とにより、表示するデータが１フレーム単位で順次読み
出される（図４：ｃ→ｄ→ａ→ｂ）。書き込み／読み出
しのサイクルは時分割で生成され、フレーム間引き回路
５の間引きデータラッチＣＬＫ信号を受け取ると、バッ
ファ６に対しＦＩＦＯ読み出しＣＬＫが出力され、同時
に書き込み要求信号がアクティブになり書き込みサイク
ルが、ＬＣＤ Ｉ／Ｆ制御回路１０より読み出し要求信
号が出力されている場合読み出しサイクルが発生する。
後、ＣＲＴ画像データ１フレーム書き込み完了後読み出
し動作がスタートする。これは液晶パネルにフレーム間
引きされたデータを表示する為、必ず書き込みが読み出
しに先行するためである。図５（ａ）は本回路が生成す
るメモリ制御タイミングである。５０１：行アドレスス
トローブ信号ＲＡＳでメモリアドレス５０５：ＭＡ８、
５０６：ＭＡ７：０を選択し、書き込みの際は５０３：
書き込み許可信号ＷＥがアクティブ（ロウレベル）にな
り、メモリアドレスも列アドレスに切り替わり、５０
２：列アドレスストローブ信号ＣＡＳで取り込まれる。
この時書き込みデータは、５０５：ＭＡ８がロウレベル
の時ｎフレーム、ハイレベルの時はｎ＋１フレームの間
引きパターンといった具合に、ＬＣＤ２フレーム分のデ
ータが同時に書き込まれる（図４：ａ，ｂ→ｃ，ｄ) 。
読み出しの際は５０４：出力許可信号ＯＥがアクティブ
（ロウレベル）になり、書き込み時と同様メモリアドレ
スも列アドレスに切り替わる。この時読み出しデータ
は、５０５：ＭＡ８をＬＣＤフレーム信号で制御するこ
とにより、表示するデータが１フレーム単位で順次読み
出される（図４：ｃ→ｄ→ａ→ｂ）。書き込み／読み出
しのサイクルは時分割で生成され、フレーム間引き回路
５の間引きデータラッチＣＬＫ信号を受け取ると、バッ
ファ６に対しＦＩＦＯ読み出しＣＬＫが出力され、同時
に書き込み要求信号がアクティブになり書き込みサイク
ルが、ＬＣＤ Ｉ／Ｆ制御回路１０より読み出し要求信
号が出力されている場合読み出しサイクルが発生する。
【００１７】比較回路９は、図３に示すように行アドレ
ス８（Ｓ６；書き込み行アドレス８、Ｓ７；読み出し行
アドレス８）及び列アドレスの８（Ｓ５；書き込み列ア
ドレス８、Ｓ８；読み出し列アドレス８）からどのバン
クにアクセスしているかどうか判断し、同一バンクにア
クセスしている場合（Ｓ１）、及び書き込み（Ｓ３）／
読み出し（Ｓ４）行アドレスを比較し、書き込みが読み
出しに追いついたことを検出（Ａ＝Ｂ，Ａ＞Ｂ：Ａは書
き込みアドレス，Ｂは読み出しアドレス）した場合（Ｓ
２）、ＪＫ Ｆ／Ｆ（Ｃ＝ＣＬＫ，Ｊ＝１，Ｋ＝０でハ
イレベル出力）からメモリタイミング生成クロック（Ｓ
１０）に同期してアクセスエリア一致検出信号１３を出
力し、Ｄ Ｆ／Ｆで次のＣＲＴフレーム同期信号（Ｓ
９）でクリアする。尚、比較回路９はリセット後読み出
し開始信号（Ｓ１１）がアクティブになるまで動作しな
い。
ス８（Ｓ６；書き込み行アドレス８、Ｓ７；読み出し行
アドレス８）及び列アドレスの８（Ｓ５；書き込み列ア
ドレス８、Ｓ８；読み出し列アドレス８）からどのバン
クにアクセスしているかどうか判断し、同一バンクにア
クセスしている場合（Ｓ１）、及び書き込み（Ｓ３）／
読み出し（Ｓ４）行アドレスを比較し、書き込みが読み
出しに追いついたことを検出（Ａ＝Ｂ，Ａ＞Ｂ：Ａは書
き込みアドレス，Ｂは読み出しアドレス）した場合（Ｓ
２）、ＪＫ Ｆ／Ｆ（Ｃ＝ＣＬＫ，Ｊ＝１，Ｋ＝０でハ
イレベル出力）からメモリタイミング生成クロック（Ｓ
１０）に同期してアクセスエリア一致検出信号１３を出
力し、Ｄ Ｆ／Ｆで次のＣＲＴフレーム同期信号（Ｓ
９）でクリアする。尚、比較回路９はリセット後読み出
し開始信号（Ｓ１１）がアクティブになるまで動作しな
い。
【００１８】図５（ｂ）に本回路の制御タイミングを示
す。５１１，５１２及び５１５は書き込み時、５１３，
５１４及び５１６は読み出し時の階調パターンとメモリ
アクセスバンクで、５１７は読み出し行アドレス７：０
より書き込み行アドレスが大きくなった場合、５１８は
行アドレス８が一致した場合アクティブ（ハイレベル）
になる信号である。５１９：ＭＡＳＫ１がアクセスエリ
ア一致検出信号１３である。
す。５１１，５１２及び５１５は書き込み時、５１３，
５１４及び５１６は読み出し時の階調パターンとメモリ
アクセスバンクで、５１７は読み出し行アドレス７：０
より書き込み行アドレスが大きくなった場合、５１８は
行アドレス８が一致した場合アクティブ（ハイレベル）
になる信号である。５１９：ＭＡＳＫ１がアクセスエリ
ア一致検出信号１３である。
【００１９】アクセスエリア一致検出信号１３がアクテ
ィブになると、メモリタイミング制御回路８で書き込み
要求信号がマスクされ、そのＣＲＴフレームが無効とな
る。同時にバッファ６のバッファポインタがクリアさ
れ、フレーム間引き回路５のフレーム間引き回路では階
調パターンのシフトがマスク，ストップされる。次フレ
ームでアクセスエリア一致検出信号１３がインアクティ
ブになると、改めてストップ保持していた階調パターン
からフレームメモリ２に書き込む制御が再開される。
ィブになると、メモリタイミング制御回路８で書き込み
要求信号がマスクされ、そのＣＲＴフレームが無効とな
る。同時にバッファ６のバッファポインタがクリアさ
れ、フレーム間引き回路５のフレーム間引き回路では階
調パターンのシフトがマスク，ストップされる。次フレ
ームでアクセスエリア一致検出信号１３がインアクティ
ブになると、改めてストップ保持していた階調パターン
からフレームメモリ２に書き込む制御が再開される。
【００２０】
【発明の効果】以上説明したように、本発明のメモリ制
御方法及び装置は、ＣＲＴデータを階調化してからメモ
リに書き込みデータ量の一定化を図る為、階調を増やし
表現色を増加させる場合でも、メモリのマッピングを再
検討したり、メモリ追加によるコスト上昇を考慮する必
要が無いという効果がある。
御方法及び装置は、ＣＲＴデータを階調化してからメモ
リに書き込みデータ量の一定化を図る為、階調を増やし
表現色を増加させる場合でも、メモリのマッピングを再
検討したり、メモリ追加によるコスト上昇を考慮する必
要が無いという効果がある。
【００２１】本発明のメモリ制御方法及び装置は、アド
レス比較回路を追加しＣＲＴ側のデータマスクが可能に
なったことにより、非同期なＣＲＴと液晶パネルの調停
において、液晶パネル側のフレーム周波数を固定化しな
くても良いという効果がある。
レス比較回路を追加しＣＲＴ側のデータマスクが可能に
なったことにより、非同期なＣＲＴと液晶パネルの調停
において、液晶パネル側のフレーム周波数を固定化しな
くても良いという効果がある。
【図１】図１（ａ）は本発明の一実施の形態を内蔵した
ＬＣＤコントローラを使用したシステムブロック図であ
る。図１（ｂ）は図１（ａ）のＬＣＤコントローラの機
能ブロック図である。
ＬＣＤコントローラを使用したシステムブロック図であ
る。図１（ｂ）は図１（ａ）のＬＣＤコントローラの機
能ブロック図である。
【図２】本実施の形態の書き込みデータ制御フローであ
る。
る。
【図３】本実施の形態のフレームメモリの書き込み／読
み出しの位置監視を行うアドレス比較回路９の詳細図で
ある。
み出しの位置監視を行うアドレス比較回路９の詳細図で
ある。
【図４】本実施の形態の制御を行う際のメモリマッピン
グ例を示す図である。
グ例を示す図である。
【図５】図５（ａ），（ｂ）は本実施の形態のメモリ制
御のタイミングチャートである。
御のタイミングチャートである。
【図６】図６（ａ）は従来例のＬＣＤコントローラとフ
レームメモリの接続を示すシステム構成図である。図６
（ｂ）は図６（ａ）のＬＣＤコントローラの機能ブロッ
ク図である。
レームメモリの接続を示すシステム構成図である。図６
（ｂ）は図６（ａ）のＬＣＤコントローラの機能ブロッ
ク図である。
１，２１ ＬＣＤコントローラ ２，２２ フレームメモリ ３，２３ 液晶表示パネル ４ ＣＲＴ Ｉ／Ｆ制御回路 ５ フレーム間引き回路 ６ ＷＲバッファ ７ 書き込みデータセレクタ ８ メモリタイミング制御回路 ９ アドレス比較回路 １０ ＬＣＤ Ｉ／Ｆ制御回路 １１ 書き込み行アドレス １２ 読み出し行アドレス １３ アクセスエリア一致検出信号 １４ フレーム間引きデータ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０９Ｇ 5/12 Ｇ０９Ｇ 5/12
Claims (4)
- 【請求項１】 ＣＲＴと液晶表示パネルの同期化及びフ
レーム間引きの階調化を制御するＬＣＤコントローラに
付随するフレームメモリの制御方法において、表示色が
増加した場合でも、前記フレームメモリを追加すること
なく前記ＣＲＴと液晶表示パネルの同期化及びフレーム
間引きの階調化を制御することを特徴とするフレームメ
モリ制御方法。 - 【請求項２】 前記フレームメモリに、ＣＲＴデータを
書き込む前に階調表示の為のフレーム間引きを行い、表
現色が増えた場合でも格納するデータ量の一定化を図る
ことを特徴とする請求項１記載のフレームメモリ制御方
法。 - 【請求項３】 表示速度の早い液晶パネルとの同期化の
為に入力されるＣＲＴの表示データから液晶パネル数フ
レーム分の間引きパターンを合成する回路と、階調パタ
ーンを正常に出力するためメモリの書き込み／読み出し
位置を監視し合成された階調パターンを表示する前に書
き込み要求があった場合書き込み動作をマスクするアド
レス比較回路とを有することを特徴とするフレームメモ
リ制御装置。 - 【請求項４】 前記アドレス比較回路が、ＣＲＴデータ
をマスクする書き込み制御と、諧調パターン生成の調整
を行うことを特徴とする請求項３記載のフレームメモリ
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8165903A JPH1011029A (ja) | 1996-06-26 | 1996-06-26 | 階調制御用ｌｃｄコントローラのフレームメモリ制御方 法及びその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8165903A JPH1011029A (ja) | 1996-06-26 | 1996-06-26 | 階調制御用ｌｃｄコントローラのフレームメモリ制御方 法及びその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1011029A true JPH1011029A (ja) | 1998-01-16 |
Family
ID=15821191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8165903A Pending JPH1011029A (ja) | 1996-06-26 | 1996-06-26 | 階調制御用ｌｃｄコントローラのフレームメモリ制御方 法及びその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1011029A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204082B1 (en) | 1998-06-30 | 2001-03-20 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing liquid crystal display device |
| US6319760B1 (en) | 1998-10-28 | 2001-11-20 | Hyundai Electronics Industries Co., Ltd. | Manufacturing method of liquid crystal display having high aperture ratio and high transmittance |
-
1996
- 1996-06-26 JP JP8165903A patent/JPH1011029A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204082B1 (en) | 1998-06-30 | 2001-03-20 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing liquid crystal display device |
| US6319760B1 (en) | 1998-10-28 | 2001-11-20 | Hyundai Electronics Industries Co., Ltd. | Manufacturing method of liquid crystal display having high aperture ratio and high transmittance |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990713 |