JP7503192B2 - 半導体装置 - Google Patents

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Description

酸化物半導体を用いる半導体装置及びその製造方法に関する。
液晶表示装置に代表されるように、ガラス基板等の平板に形成される薄膜トランジスタは
、アモルファスシリコン、多結晶シリコンによって作製されている。アモルファスシリコ
ンを用いた薄膜トランジスタは、電界効果移動度が低いもののガラス基板の大面積化に対
応することができ、一方、多結晶シリコンを用いた薄膜トランジスタは電界効果移動度が
高いものの、レーザアニール等の結晶化工程が必要であり、ガラス基板の大面積化には必
ずしも適応しないといった特性を有している。
これに対し、酸化物半導体を用いて薄膜トランジスタを作製し、電子デバイスや光デバイ
スに応用する技術が注目されている。例えば、酸化物半導体膜として酸化亜鉛、Ｉｎ－Ｇ
ａ－Ｚｎ－Ｏ系酸化物半導体を用いて薄膜トランジスタを作製し、画像表示装置のスイッ
チング素子などに用いる技術が特許文献１及び特許文献２で開示されている。
特開２００７－１２３８６１号公報 特開２００７－０９６０５５号公報
酸化物半導体にチャネル形成領域を設ける薄膜トランジスタは、アモルファスシリコンを
用いた薄膜トランジスタよりも高い電界効果移動度が得られている。酸化物半導体膜はス
パッタリング法などによって３００℃以下の温度で膜形成が可能であり、多結晶シリコン
を用いた薄膜トランジスタよりも製造工程が簡単である。
このような酸化物半導体を用いてガラス基板、プラスチック基板等に薄膜トランジスタを
形成し、液晶ディスプレイ、エレクトロルミネセンスディスプレイ又は電子ペーパ等の表
示装置への応用が期待されている。
また、表示装置の表示領域を大型化すると、画素数が増加し、ゲート線数、及び信号線数
が増加する。加えて、表示装置の高精細化に伴い、画素数が増加し、ゲート線数、及び信
号線数が増加する。ゲート線数、及び信号線数が増加すると、それらを駆動するための駆
動回路を有するＩＣチップをボンディング等により実装することが困難となり、製造コス
トが増大する。
そこで、画素部を駆動する駆動回路の少なくとも一部の回路に酸化物半導体を用いる薄膜
トランジスタを用い、製造コストを低減することを課題の一とする。
画素部を駆動する駆動回路の少なくとも一部の回路に酸化物半導体を用いる薄膜トランジ
スタを用いる場合、その薄膜トランジスタには、高い動特性（オン特性や周波数特性（ｆ
特性と呼ばれる））が要求される。高い動特性（オン特性）を有する薄膜トランジスタを
提供し、高速駆動することができる駆動回路を提供することを課題の一とする。
酸化物半導体層の上下にゲート電極を設け、薄膜トランジスタのオン特性及び信頼性の向
上を実現する。また、酸化物半導体層の下方に設けられたゲート電極と、酸化物半導体層
との間には、ソース電極層またはドレイン電極層が形成されており、ソース電極層または
ドレイン電極層の少なくとも一部は、上下に低抵抗な酸化物半導体層がソース領域又はド
レイン領域として設けられている。なお、ソース電極層及びドレイン電極層は上下に第１
のソース領域又は第１のドレイン領域、及び第２のソース領域又は第２のドレイン領域に
挟まれる構造となる。
また、上下のゲート電極に加えるゲート電圧を制御することによって、しきい値電圧を制
御することができる。上下のゲート電極を導通させて同電位としてもよいし、上下のゲー
ト電極を別々の配線に接続させて異なる電位としてもよい。例えば、しきい値電圧をゼロ
またはゼロに近づけ、駆動電圧を低減することで消費電力の低下を図ることができる。ま
た、しきい値電圧を正としてエンハンスメント型トランジスタとして機能させることがで
きる。また、しきい値電圧を負としてデプレッション型トランジスタとして機能させるこ
ともできる。
例えば、エンハンスメント型トランジスタとデプレッション型トランジスタを組み合わせ
てインバータ回路（以下、ＥＤＭＯＳ回路という）を構成し、駆動回路に用いることがで
きる。駆動回路は、論理回路部と、スイッチ部またはバッファ部を少なくとも有する。論
理回路部は上記ＥＤＭＯＳ回路を含む回路構成とする。また、スイッチ部またはバッファ
部は、オン電流を多く流すことができる薄膜トランジスタを用いることが好ましく、デプ
レッション型トランジスタ、または酸化物半導体層の上下にゲート電極を有する薄膜トラ
ンジスタを用いる。
大幅に工程数を増やすことなく、同一基板上に異なる構造の薄膜トランジスタを作製する
こともできる。例えば、高速駆動させる駆動回路には、酸化物半導体層の上下にゲート電
極を有する薄膜トランジスタを用いてＥＤＭＯＳ回路を構成し、画素部には、酸化物半導
体層の下にのみゲート電極を有する薄膜トランジスタを用いてもよい。
なお、ｎチャネル型ＴＦＴのしきい値電圧が正の場合は、エンハンスメント型トランジス
タと定義し、ｎチャネル型ＴＦＴのしきい値電圧が負の場合は、デプレッション型トラン
ジスタと定義し、本明細書を通してこの定義に従うものとする。
また、酸化物半導体層の上方に設けるゲート電極の材料としては、特に導電膜であれば限
定されず、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タ
ングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジ
ウム（Ｓｃ）から選ばれた元素、または上述した元素を成分とする合金を用いる。また、
ゲート電極は、上述した元素を含む単層に限定されず、二層以上の積層を用いることがで
きる。
また、酸化物半導体層の上方に設けるゲート電極の材料として、画素電極と同じ材料（透
過型表示装置であれば、透明導電膜など）を用いることができる。例えば、画素部におい
て、薄膜トランジスタと電気的に接続する画素電極を形成する工程と同じ工程で、酸化物
半導体層の上方に設けるゲート電極を形成することができる。こうすることで大幅に工程
数を増やすことなく、酸化物半導体層の上下にゲート電極を設けた薄膜トランジスタを形
成することができる。
また、酸化物半導体層の上方にゲート電極を設けることによって、薄膜トランジスタの信
頼性を調べるためのバイアス－熱ストレス試験（以下、ＢＴ試験という）において、ＢＴ
試験前後における薄膜トランジスタのしきい値電圧の変化量を低減することができる。即
ち、酸化物半導体層の上方にゲート電極を設けることによって、信頼性を向上することが
できる。
また、ソース電極と酸化物半導体層とはオーミック性のコンタクトが必要であり、さらに
、そのコンタクト抵抗は極力低減することが望まれる。同様に、ドレイン電極と酸化物半
導体層とはオーミック性のコンタクトが必要であり、さらに、そのコンタクト抵抗は極力
低減することが望まれる。そこで、ソース電極及びドレイン電極とゲート絶縁層の間、及
びソース電極及びドレイン電極と酸化物半導体層の間に、酸化物半導体層よりもキャリア
濃度の高いソース領域及びドレイン領域を意図的に設けることによってオーミック性のコ
ンタクトを形成する。本明細書において、ソース領域及びドレイン領域として機能させる
低抵抗な酸化物半導体層は、ｎ型の導電型を有し、ｎ＋層ともいう。
本明細書で開示する発明の構成は、絶縁表面上に第１のゲート電極と、第１のゲート電極
上方に第１の絶縁層と、第１の絶縁層上方に第１のソース領域または第１のドレイン領域
と、第１のソース領域または第１のドレイン領域上方にソース電極またはドレイン電極と
、ソース電極及びドレイン電極上方に第２のソース領域または第２のドレイン領域と、第
２のソース領域または第２のドレイン領域上方に酸化物半導体層と、酸化物半導体層を覆
う第２の絶縁層と、第２の絶縁層上方に第２のゲート電極とを有し、酸化物半導体層は、
第１の絶縁層上方に形成され、第１のゲート電極と重なり、酸化物半導体層の少なくとも
一部は、ソース電極とドレイン電極の間に配置され、第２のゲート電極は、酸化物半導体
層及び第１のゲート電極と重なる半導体装置である。
上記構成は、上記課題の少なくとも一つを解決する。
上記構成において、第２のゲート電極の幅は、第１のゲート電極の幅よりも広くすること
で酸化物半導体層全体に第２のゲート電極から電圧を印加することができる。
或いは、上記構成において、第１のゲート電極の幅は、第２のゲート電極の幅よりも狭く
することで、ソース電極またはドレイン電極と重なる面積を縮小して寄生容量を小さくす
ることができる。さらに、前記第２のゲート電極の幅は、ソース電極とドレイン電極の間
隔よりも狭くすることで、ソース電極またはドレイン電極と重ならないようにして寄生容
量を更に低減する構成としてもよい。
また、上記構成の作製方法も特徴を有しており、その作製方法は、絶縁表面上に第１のゲ
ート電極を形成し、第１のゲート電極上に第１の絶縁層を形成し、第１の絶縁層上に第１
のソース領域または第１のドレイン領域を形成し、第１のソース領域または第１のドレイ
ン領域上にソース電極またはドレイン電極を形成し、ソース電極またはドレイン電極上に
第２のソース領域または第２のドレイン領域を形成し、第１の絶縁層、第２のソース領域
、及び第２のドレイン領域にプラズマ処理を行った後、第２のソース領域及び第２のドレ
イン領域上に酸化物半導体層を形成し、酸化物半導体層を覆う第２の絶縁層を形成し、第
２の絶縁層上に第２のゲート電極を形成する半導体装置の作製方法である。この作製方法
において、第２のゲート電極を画素電極と同じ材料および同じマスクを用いて作製するこ
とにより、大幅に工程数を増やすことなく作製することができる。
また、他の発明の構成は、画素部と駆動回路とを有し、画素部は、少なくとも第１の酸化
物半導体層を有する第１の薄膜トランジスタを有し、駆動回路は、少なくとも第２の酸化
物半導体層を有する第２の薄膜トランジスタと、第３の酸化物半導体層を有する第３の薄
膜トランジスタとを有するＥＤＭＯＳ回路を有し、第３の薄膜トランジスタは、第３の酸
化物半導体層の下方に第１のゲート電極と、第３の酸化物半導体層の上方に第２のゲート
電極とを有し、第３の酸化物半導体層の少なくとも一部は、上下にソース領域が設けられ
たソース電極と上下にドレイン領域が設けられたドレイン電極の間に配置され、第２のゲ
ート電極は、第３の酸化物半導体層及び第１のゲート電極と重なる半導体装置である。
上記構成において、画素部の第１の薄膜トランジスタは画素電極と電気的に接続し、画素
電極は、駆動回路の第２のゲート電極と同じ材料とすることで、工程数を増やすことなく
作製することができる。
上記構成において、画素部の第１の薄膜トランジスタは画素電極と電気的に接続し、画素
電極は、駆動回路の第２のゲート電極と異なる材料とし、例えば、画素電極を透明導電膜
とし、第２のゲート電極をアルミニウム膜とすることで、駆動回路の第２のゲート電極の
低抵抗化を図ることができる。
また、上記構成において、第１のゲート電極と第２のゲート電極を同電位とすることで、
酸化物半導体層の上下からゲート電圧を印加することができるため、オン状態において流
れる電流を大きくすることができる。
また、上記構成において、第１のゲート電極と第２のゲート電極を異なる電位とすること
で、例えば、しきい値電圧をゼロまたはゼロに近づけ、駆動電圧を低減することで消費電
力の低下を図ることができる。
また、駆動回路の第３の酸化物半導体層は、第１の絶縁層を介して第１のゲート電極と重
なり、且つ、第２の絶縁層を介して第２のゲート電極と重なる、所謂、デュアルゲート構
造である。
また、駆動回路を有する半導体装置としては、液晶表示装置の他に、発光素子を用いた発
光表示装置や、電気泳動表示素子を用いた電子ペーパとも称される表示装置が挙げられる
。
なお、本明細書中における表示装置とは、画像表示デバイス、発光デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒ
ｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り
付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュ
ール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回
路）が直接実装されたモジュールも全て表示装置に含むものとする。
発光素子を用いた発光表示装置においては、画素部に複数の薄膜トランジスタを有し、画
素部において、ある薄膜トランジスタのゲート電極と他のトランジスタのソース配線、或
いはドレイン配線を電気的に接続させる箇所を有している。
また、薄膜トランジスタは静電気などにより破壊されやすいため、ゲート線またはソース
線に対して、駆動回路保護用の保護回路を同一基板上に設けることが好ましい。保護回路
は、酸化物半導体を用いた非線形素子を用いて構成することが好ましい。
本明細書中で用いる酸化物半導体は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄
膜を形成し、その薄膜を半導体層として用いた薄膜トランジスタを作製する。なお、Ｍは
、Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素を示す
。例えばＭとして、Ｇａの場合があることの他、ＧａとＮｉ又はＧａとＦｅなど、Ｇａ以
外の上記金属元素が含まれる場合がある。また、上記酸化物半導体において、Ｍとして含
まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属元素、又は該遷移
金属の酸化物が含まれているものがある。本明細書においては、この薄膜をＩｎ－Ｇａ－
Ｚｎ－Ｏ系非単結晶膜とも呼ぶ。
Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜は、スパッタ法で成膜した後、２００℃～５００℃、
代表的には３００～４００℃で１０分～１００分加熱を行った。なお、分析したＩｎ－Ｇ
ａ－Ｚｎ－Ｏ系非単結晶膜の結晶構造は、アモルファス構造がＸＲＤの分析では観察され
る。
Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜で代表される酸化物半導体は、エネルギーギャップ（
Ｅｇ）が広い材料であるため、酸化物半導体層の上下に２つのゲート電極を設けてもオフ
電流の増大を抑えることができる。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を
示すものではない。また、本明細書において発明を特定するための事項として固有の名称
を示すものではない。
ゲート線駆動回路またはソース線駆動回路などの周辺回路、または画素部に、上下を２つ
のゲート電極に挟まれた酸化物半導体を用いた薄膜トランジスタで形成することにより、
製造コストを低減する。
また、上記の薄膜トランジスタにおいて、ソース電極またはドレイン電極の上下には、ソ
ース領域またはドレイン領域として機能する低抵抗な酸化物半導体層が形成されている。
従って、ソース電極またはドレイン電極の側面と、酸化物半導体層とが接する面積を縮小
することができ、薄膜トランジスタのオン電流を大きくすることが可能となる。また、ソ
ース電極及びドレイン電極とゲート絶縁層の間に、酸化物半導体層よりもキャリア濃度の
高いソース領域及びドレイン領域を意図的に設けることによってオーミック性のコンタク
トを形成することができる。
（Ａ）実施の形態１の表示装置の一例を示す断面図、（Ｂ）実施の形態１の表示装置の他の一例を示す断面図、（Ｃ）実施の形態１の表示装置の他の一例を示す断面図。 （Ａ）実施の形態２の半導体装置の断面図、（Ｂ）等価回路図、（Ｃ）上面図。 実施の形態３の表示装置の全体を説明するブロック図。 実施の形態３の表示装置における配線、入力端子等の配置を説明する図。 シフトレジスタ回路の構成を説明するブロック図。 フリップフロップ回路の一例を示す図。 フリップフロップ回路のレイアウト図（上面図）を示す図。 シフトレジスタ回路の動作を説明するためのタイミングチャートを示す図。 実施の形態４の半導体装置の作製方法を説明する図。 実施の形態４の半導体装置の作製方法を説明する図。 実施の形態４の半導体装置の作製方法を説明する図。 実施の形態４の半導体装置の作製方法を説明する図。 実施の形態４の半導体装置の作製方法を説明する図。 実施の形態４の半導体装置を説明する図。 実施の形態４の半導体装置を説明する図。 実施の形態４の半導体装置を説明する図。 実施の形態５の半導体装置を説明する断面図。 実施の形態６の半導体装置の画素等価回路を説明する図。 実施の形態６の半導体装置を説明する断面図。 実施の形態６の半導体装置を説明する上面図及び断面図。 実施の形態７の半導体装置を説明する上面図及び断面図。 実施の形態７の半導体装置を説明する断面図。 電子機器の一例を示す外観図。 テレビジョン装置およびデジタルフォトフレームの例を示す外観図。 携帯電話機の一例を示す外観図。
以下では、本発明の実施形態について図面を用いて詳細に説明する。ただし、本発明は以
下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば容
易に理解される。また、本発明は、以下に示す実施の形態の記載内容に限定して解釈され
るものではない。
（実施の形態１）
図１（Ａ）に駆動回路に用いる第１の薄膜トランジスタ４８０と、画素部に用いる第２の
薄膜トランジスタ１７０とを同一基板上に設ける例を示す。なお、図１（Ａ）は表示装置
の断面図の一例である。
画素部と駆動回路は、同一基板上に形成し、画素部においては、マトリクス状に配置した
エンハンスメント型トランジスタである第２の薄膜トランジスタ１７０を用いて画素電極
１１０への電圧印加のオンオフを切り替える。この画素部に配置する第２の薄膜トランジ
スタ１７０は、酸化物半導体層１０３を用いており、第２の薄膜トランジスタの電気特性
は、ゲート電圧±２０Ｖにおいて、オンオフ比が１０９以上であるため表示のコントラス
トを向上させることができ、さらにリーク電流が少ないため低消費電力駆動を実現するこ
とができる。オンオフ比とは、オフ電流とオン電流の比率（ＩＯＮ／ＩＯＦＦ）であり、
大きいほどスイッチング特性に優れていると言え、表示のコントラスト向上に寄与する。
なお、オン電流とは、トランジスタがオン状態のときに、ソース電極とドレイン電極の間
に流れる電流をいう。また、オフ電流とは、トランジスタがオフ状態のときに、ソース電
極とドレイン電極の間に流れる電流をいう。例えば、ｎ型のトランジスタの場合には、ゲ
ート電圧がトランジスタのしきい値電圧よりも低いときにソース電極とドレイン電極との
間に流れる電流である。このように、高コントラスト、及び低消費電力駆動を実現するた
めには、画素部にエンハンスメント型トランジスタを用いることが好ましい。
駆動回路においては、酸化物半導体層４０５の下方に第１のゲート電極４０１と、酸化物
半導体層４０５の上方に第２のゲート電極４７０とを有する薄膜トランジスタ４３０を少
なくとも一つ用いる。この第２のゲート電極４７０はバックゲート電極とも呼べる。バッ
クゲート電極を形成することによって、薄膜トランジスタの信頼性を調べるためのバイア
ス－熱ストレス試験（以下、ＢＴ試験という）において、ＢＴ試験前後における薄膜トラ
ンジスタのしきい値電圧の変化量を低減することができる。
この薄膜トランジスタ４３０の構造を、図１（Ａ）を用いて説明する。絶縁表面を有する
基板４００上に設けられた第１のゲート電極４０１は、第１のゲート絶縁層４０３に覆わ
れ、第１のゲート電極４０１と重なる第１のゲート絶縁層４０３上には、ｎ＋層４０８ａ
及びｎ＋層４０８ｂとが設けられる。また、ｎ＋層４０８ａ及びｎ＋層４０８ｂ上には、
第１配線４０９または第２配線４１０が設けられる。ソース電極またはドレイン電極とし
て機能する第１配線４０９または第２配線４１０上には、ｎ＋層４０６ａ及びｎ＋層４０
６ｂとが設けられる。また、ｎ＋層４０６ａ及びｎ＋層４０６ｂ上には、酸化物半導体層
４０５を有する。この酸化物半導体層４０５を覆う第２のゲート絶縁層４１２を有する。
また、第２のゲート絶縁層４１２上に第２のゲート電極４７０を有する。
なお、ｎ＋層４０８ａ及びｎ＋層４０８ｂは、その側面の少なくとも一部が酸化物半導体
層４０５に接している。また、ｎ＋層４０６ａ及びｎ＋層４０６ｂは、その上面の少なく
とも一部及びその側面の少なくとも一部が酸化物半導体層４０５に接している。また、第
１配線４０９及び第２配線４１０の上下にｎ＋層がそれぞれ設けられているため、第１配
線４０９及び第２配線４１０の側面と、酸化物半導体層４０５とが接する面積を縮小する
ことができる。
ｎ＋層は、酸化物半導体層と比較して低抵抗な酸化物半導体層であり、ソース領域又はド
レイン領域として機能する。なお、第１配線４０９がソース電極層として機能し、第２配
線４１０がドレイン電極層として機能する場合、ｎ＋層４０８ａ及びｎ＋層４０６ａが第
１及び第２のソース領域として機能し、ｎ＋層４０８ｂ及びｎ＋層４０６ｂが第１及び第
２のドレイン領域として機能する。薄膜トランジスタに、複数のソース領域、複数のドレ
イン領域を設けることで、ソース領域またはドレイン領域が単数の場合よりもさらにトラ
ンジスタのオン電流を大きくすることができる。
また、第１のゲート電極４０１と第２のゲート電極４７０とを電気的に接続して同電位と
してもよい。同電位とすると、酸化物半導体層の上下からゲート電圧を印加することがで
きるため、オン状態において流れる電流を大きくすることができる。
また、しきい値電圧をマイナスにシフトするための制御信号線を第１のゲート電極４０１
、或いは第２のゲート電極４７０のいずれか一方と電気的に接続することによってデプレ
ッション型のＴＦＴとすることができる。
また、しきい値電圧をプラスにシフトするための制御信号線を第１のゲート電極４０１、
或いは第２のゲート電極４７０のいずれか一方と電気的に接続することによってエンハン
スメント型のＴＦＴとすることができる。
また、駆動回路に用いる２つの薄膜トランジスタの組み合わせは特に限定されず、１つの
ゲート電極を有する薄膜トランジスタをデプレッション型ＴＦＴとして用い、２つのゲー
ト電極を有する薄膜トランジスタをエンハンスメント型ＴＦＴとして用いてもよい。その
場合には、画素部の薄膜トランジスタとして、ゲート電極を酸化物半導体層の上下にそれ
ぞれ有する構造とする。
また、画素部の薄膜トランジスタとして、ゲート電極を酸化物半導体層の上下にそれぞれ
有する構造とし、駆動回路のエンハンスメント型ＴＦＴとして、ゲート電極を酸化物半導
体層の上下にそれぞれ有する構造とし、駆動回路のデプレッション型ＴＦＴとしてゲート
電極を酸化物半導体層の上下にそれぞれ有する構造としてもよい。その場合には、しきい
値電圧を制御するための制御信号線を上下どちらか一方のゲート電極に電気的に接続させ
、その接続したゲート電極がしきい値を制御する構成とする。
なお、図１（Ａ）においては、第２のゲート電極４７０は、画素部の画素電極１１０と同
じ材料、例えば透過型の液晶表示装置であれば、透明導電膜を用いて工程数を低減してい
るが、特に限定されない。また、第２のゲート電極４７０の幅は、第１のゲート電極４０
１の幅よりも広く、さらに酸化物半導体層の幅よりも広い例を示しているが特に限定され
ない。
第２のゲート電極の材料及び幅が図１（Ａ）と異なる例を図１（Ｂ）に示す。また、図１
（Ｂ）は有機発光素子或いは無機発光素子と接続する第２の薄膜トランジスタ１７０を画
素部に有する表示装置の例である。
図１（Ｂ）においては、薄膜トランジスタ４３２の第２のゲート電極として機能する電極
４７１の材料は金属材料（アルミニウム（Ａｌ）や銅（Ｃｕ）、チタン（Ｔｉ）、タンタ
ル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎ
ｄ）、スカンジウム（Ｓｃ）から選ばれた元素、または上述した元素を成分とする合金）
を用い、断面における電極４７１の幅は図１（Ａ）の第２のゲート電極４７０よりも狭い
。また、電極４７１の幅は酸化物半導体層４０５の幅よりも狭い。幅を狭くすることによ
って、第２のゲート電極４７１が、第１配線４０９、及び第２配線４１０と第２のゲート
絶縁層４１２を介して重なる面積を低減することができ、寄生容量を小さくすることがで
きる。
発光素子は、少なくとも第１の電極４７２と発光層４７５と第２の電極４７４とを有する
。図１（Ｂ）においては、電極４７１は、画素部の第１の電極４７２と同じ材料、例えば
、アルミニウムなどを用いて工程数を低減しているが、特に限定されない。また、図１（
Ｂ）において絶縁層４７３は、隣り合う画素の第１の電極との絶縁を図るための隔壁とし
て機能する。
また、第２のゲート電極の材料及び幅が図１（Ａ）と異なる例を図１（Ｃ）に示す。図１
（Ｃ）においては、薄膜トランジスタ４３３の第２のゲート電極として機能する電極４７
６の材料は金属材料（アルミニウム（Ａｌ）や銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（
Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）
、スカンジウム（Ｓｃ）から選ばれた元素、または上述した元素を成分とする合金）を用
い、断面における第２のゲート電極の幅は図１（Ｂ）よりも狭い。図１（Ｂ）よりもさら
に幅を狭くすることによって第１配線４０９、及び第２配線４１０と第２のゲート絶縁層
４１２を介して重ならないようにすることができ、さらに寄生容量を小さくすることがで
きる。図１（Ｃ）に示す電極４７６の幅は、第１配線４０９と第２配線４１０の間隔より
も狭い。このように狭い幅の電極４７６を形成する場合には、ウェットエッチングなどを
用いてレジストマスク端部よりも内側に電極４７６の両端が位置する工程とすることが好
ましい。ただし、図１（Ｃ）においては画素電極１１０と異なる金属材料を用いるため、
電極４７６の形成のためのフォトリソグラフィー工程が１回増加し、マスク数も１枚追加
することとなる。
液晶表示装置や発光表示装置や電子ペーパに用いるゲート線駆動回路またはソース線駆動
回路などの周辺回路、または画素部に対して、上下を２つのゲート電極に挟まれた酸化物
半導体を用いた薄膜トランジスタを用い、高速駆動や、低消費電力化を図ることができる
。また、工程数を大幅に増加させることなく、同一基板上に画素部と駆動回路との両方を
設けることができる。同一基板上に、画素部以外の様々な回路を設けることにより、表示
装置の製造コストを低減することができる。
また、ソース電極又はドレイン電極の上下に、ソース領域またはドレイン領域を設けるこ
とにより、金属層であるソース電極またはドレイン電極と、酸化物半導体層との間を良好
な接合としてショットキー接合に比べて熱的にも安定動作を有せしめる。また、チャネル
のキャリアを供給する（ソース側）、またはチャネルのキャリアを安定して吸収する（ド
レイン側）、またはソース電極（またはドレイン電極）との界面に抵抗成分が作られるの
を抑制するためにもソース領域またはドレイン領域を設けることは重要である。また、低
抵抗な酸化物半導体層（ｎ＋層）を設けることで、高いドレイン電圧でも良好な移動度を
保持することができる。
（実施の形態２）
実施の形態１では駆動回路の薄膜トランジスタとして一つの薄膜トランジスタを説明した
が、ここでは、２つのｎチャネル型の薄膜トランジスタを用いて駆動回路のインバータ回
路を構成する例を基に以下に説明する。図２（Ａ）に示す薄膜トランジスタは、実施の形
態１の図１（Ａ）に示した薄膜トランジスタ４３０と同一であるため、同じ部分には同じ
符号を用いて説明する。
画素部を駆動するための駆動回路は、インバータ回路、容量、抵抗などを用いて構成する
。２つのｎチャネル型ＴＦＴを組み合わせてインバータ回路を形成する場合、エンハンス
メント型トランジスタとデプレッション型トランジスタとを組み合わせて形成する場合（
以下、ＥＤＭＯＳ回路という）と、エンハンスメント型ＴＦＴ同士で形成する場合（以下
、ＥＥＭＯＳ回路という）がある。
駆動回路のインバータ回路の断面構造を図２（Ａ）に示す。なお、図２に示す薄膜トラン
ジスタ４３０、第２の薄膜トランジスタ４３１は、ボトムゲート型薄膜トランジスタであ
り、半導体層下配線が設けられている薄膜トランジスタの例である。
図２（Ａ）において、基板４００上に第１のゲート電極４０１及びゲート電極４０２を設
ける。第１のゲート電極４０１及びゲート電極４０２の材料は、モリブデン、チタン、ク
ロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材
料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができ
る。
例えば、第１のゲート電極４０１及びゲート電極４０２の２層の積層構造としては、アル
ミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブデン層
を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した二
層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。３層
の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリ
コンの合金またはアルミニウムとチタンの合金と、窒化チタン層またはチタン層とを積層
した積層とすることが好ましい。
また、第１のゲート電極４０１及びゲート電極４０２を覆う第１のゲート絶縁層４０３上
方には、第１配線４０９、第２配線４１０、第３配線４１１を設ける。また、第１のゲー
ト絶縁層４０３と第１配線４０９、第１のゲート絶縁層４０３と第２配線４１０、第１の
ゲート絶縁層４０３と第３配線４１１との間には、それぞれｎ＋層４２０、４２１、４２
２を設ける。第２の配線４１０は、第１のゲート絶縁層４０３に形成されたコンタクトホ
ール４０４を介してゲート電極４０２と接続する。
第１配線４０９、及び第２配線４１０の上方には、酸化物半導体層４０５を設ける。また
、第１配線４０９と酸化物半導体層４０５、及び第２配線４１０と酸化物半導体層４０５
との間には、ｎ＋層４２３、４２４がそれぞれ設けられる。また、第２配線４１０、及び
第３配線４１１の上方には第２の酸化物半導体層４０７を設ける。また、第２配線４１０
と酸化物半導体層４０７、及び第３配線４１１と酸化物半導体層４０７との間には、ｎ＋
層４２５、４２６がそれぞれ設けられる。
なお、ｎ＋層４２０乃至４２６は、酸化物半導体層４０５や酸化物半導体層４０７に比べ
て低抵抗な酸化物半導体層であり、ソース領域またはドレイン領域として機能する。配線
と酸化物半導体層との間にｎ＋層を有する構成とすることで、ショットキー接合と比べて
熱的にも安定動作を有せしめる。
薄膜トランジスタ４３０は、第１のゲート電極４０１と、第１のゲート絶縁層４０３を介
して第１のゲート電極４０１と重なる酸化物半導体層４０５とを有し、第１配線４０９は
、負の電圧ＶＤＬが印加される電源線（負電源線）である。この電源線は、接地電位の電
源線（接地電源線）としてもよい。
また、第２の薄膜トランジスタ４３１は、ゲート電極４０２と、第１のゲート絶縁層４０
３を介してゲート電極４０２と重なる第２の酸化物半導体層４０７とを有し、第３配線４
１１は、正の電圧ＶＤＨが印加される電源線（正電源線）である。
また、駆動回路のインバータ回路の上面図を図２（Ｃ）に示す。図２（Ｃ）において、鎖
線Ｚ１－Ｚ２で切断した断面が図２（Ａ）に相当する。
また、ＥＤＭＯＳ回路の等価回路を図２（Ｂ）に示す。図２（Ａ）に示す回路接続は、図
２（Ｂ）に相当し、薄膜トランジスタ４３０をエンハンスメント型のｎチャネル型トラン
ジスタとし、第２の薄膜トランジスタ４３１をデプレッション型のｎチャネル型トランジ
スタとする例である。
薄膜トランジスタ４３０をエンハンスメント型のｎチャネル型トランジスタとするため、
本実施の形態では、酸化物半導体層４０５上に第２のゲート絶縁層４１２と、該第２のゲ
ート絶縁層４１２上に第２のゲート電極４７０を設け、第２のゲート電極４７０に印加す
る電圧によって薄膜トランジスタ４３０のしきい値制御を行う。
また、第２のゲート絶縁層４１２は、第２の酸化物半導体層４０７を覆う保護層としても
機能する。
なお、図２（Ａ）及び図２（Ｃ）では、第２の配線４１０は、第１のゲート絶縁層４０３
に形成されたコンタクトホール４０４を介してゲート電極４０２と直接接続する例を示し
たが、特に限定されず、接続電極を別途設けて第２の配線４１０とゲート電極４０２とを
電気的に接続させてもよい。
また、本実施の形態は、実施の形態１と自由に組み合わせることができる。
（実施の形態３）
本実施の形態では、表示装置について、ブロック図等を参照して説明する。
図３（Ａ）は、アクティブマトリクス型液晶表示装置のブロック図の一例を示す。図３（
Ａ）に示す液晶表示装置は、基板３００上に表示素子を備えた画素を複数有する画素部３
０１と、各画素のゲート電極に接続された走査線を制御する走査線駆動回路３０２と、選
択された画素へのビデオ信号の入力を制御する信号線駆動回路３０３と、を有する。
図３（Ｂ）は、アクティブマトリクス型発光表示装置のブロック図の一例を示す。図３（
Ｂ）に示す発光表示装置は、基板３１０上に表示素子を備えた画素を複数有する画素部３
１１と、各画素のゲート電極に接続された走査線を制御する第１の走査線駆動回路３１２
及び第２の走査線駆動回路３１３と、選択された画素へのビデオ信号の入力を制御する信
号線駆動回路３１４と、を有する。一つの画素にスイッチング用ＴＦＴ（Ｔｈｉｎ Ｆｉ
ｌｍ Ｔｒａｎｓｉｓｔｏｒ。以下、ＴＦＴという。）と電流制御用ＴＦＴの２つを配置
する場合、図３（Ｂ）に示す発光表示装置では、スイッチング用ＴＦＴのゲート電極に接
続された第１の走査線に入力される信号を第１の走査線駆動回路３１２で生成し、電流制
御用ＴＦＴのゲート電極に接続された第２の走査線に入力される信号を第２の走査線駆動
回路３１３で生成する。ただし、第１の走査線に入力される信号と、第２の走査線に入力
される信号とを、一の走査線駆動回路で生成する構成としても良い。また、例えば、スイ
ッチング素子が有するＴＦＴの数によって、スイッチング素子の動作を制御するのに用い
られる第１の走査線が、各画素に複数設けられていてもよい。この場合、複数の第１の走
査線に入力される信号を、全て１つの走査線駆動回路で生成しても良いし、複数の走査線
駆動回路を設けてこれらの各々で生成しても良い。
なお、ここでは、走査線駆動回路３０２、第１の走査線駆動回路３１２、第２の走査線駆
動回路３１３、及び信号線駆動回路３０３、３１４を表示装置に作製する形態を示したが
、走査線駆動回路３０２、第１の走査線駆動回路３１２、または第２の走査線駆動回路３
１３の一部をＩＣ等の半導体装置で実装してもよい。また、信号線駆動回路３０３、３１
４の一部をＩＣ等の半導体装置で実装してもよい。
図４は、表示装置を構成する、信号入力端子３２２、走査線３２３、信号線３２４、非線
形素子を含む保護回路及び画素部の位置関係を説明する図である。絶縁表面を有する基板
３２０上には走査線３２３と信号線３２４が交差して配置され、画素部３２７が構成され
ている。なお、画素部３２７は、図３に示す画素部３０１と画素部３１１に相当する。
画素部３０１は、信号線駆動回路３０３から列方向に伸張して配置された複数の信号線Ｓ
１～Ｓｍ（図示せず。）により信号線駆動回路３０３と接続され、走査線駆動回路３０２
から行方向に伸張して配置された複数の走査線Ｇ１～Ｇｎ（図示せず。）により走査線駆
動回路３０２と接続され、信号線Ｓ１～Ｓｍ並びに走査線Ｇ１～Ｇｎに対応してマトリク
ス状に配置された複数の画素（図示せず。）を有する。そして、各画素は、信号線Ｓｊ（
信号線Ｓ１～Ｓｍのうちいずれか一）、走査線Ｇｉ（走査線Ｇ１～Ｇｎのうちいずれか一
）と接続される。
画素部３２７は複数の画素３２８がマトリクス状に配列して構成されている。画素３２８
は、走査線３２３と信号線３２４に接続する画素ＴＦＴ３２９、保持容量部３３０、画素
電極３３１を含んで構成されている。
ここで示す画素構成において、保持容量部３３０では、一方の電極と画素ＴＦＴ３２９が
接続され、他方の電極と容量線３３２が接続される場合を示している。また、画素電極３
３１は表示素子（液晶素子、発光素子、コントラスト媒体（電子インク）等）を駆動する
一方の電極を構成する。これらの表示素子の他方の電極はコモン端子３３３に接続されて
いる。
保護回路は、画素部３２７と、信号線入力端子３２２との間に配設されている。また、走
査線駆動回路と、画素部３２７の間に配設されている。本実施の形態では、複数の保護回
路を配設して、走査線３２３、信号線３２４及び容量バス線３３７に静電気等によりサー
ジ電圧が印加され、画素ＴＦＴ３２９等が破壊されないように構成されている。そのため
、保護回路にはサージ電圧が印加されたときに、コモン配線に電荷を逃がすように構成さ
れている。
本実施の形態では、走査線３２３側に保護回路３３４、信号線３２４側に保護回路３３５
、容量バス線３３７に保護回路３３６を配設する例を示している。ただし、保護回路の配
設位置はこれに限定されない。また、走査線駆動回路をＩＣ等の半導体装置で実装しない
場合は、走査線３２３側に保護回路３３４を設けなくとも良い。
これらの回路の各々に実施の形態１または実施の形態２に示したＴＦＴを用いることで、
以下の利点がある。
駆動回路は、論理回路部と、スイッチ部またはバッファ部とに大別される。論理回路部に
設けるＴＦＴは閾値電圧を制御することが可能な構成であるとよい。一方で、スイッチ部
またはバッファ部に設けるＴＦＴはオン電流が大きいことが好ましい。実施の形態１また
は実施の形態２に示したＴＦＴを有する駆動回路を設けることで、論理回路部に設けるＴ
ＦＴの閾値電圧の制御が可能となり、スイッチ部またはバッファ部に設けるＴＦＴのオン
電流を大きくすることが可能となる。更には、駆動回路が占有する面積を小さくし、狭額
縁化にも寄与する。
また、走査線駆動回路を構成するシフトレジスタ回路について以下に説明する。
図５に示すシフトレジスタ回路は、フリップフロップ回路３５１を複数有し、制御信号線
３５２、制御信号線３５３、制御信号線３５４、制御信号線３５５、制御信号線３５６、
及びリセット線３５７を有する。
図５のシフトレジスタ回路に示すように、フリップフロップ回路３５１では、初段の入力
端子ＩＮに、制御信号線３５２を介して、スタートパルスＳＳＰが入力され、次段以降の
入力端子ＩＮに前段のフリップフロップ回路３５１の出力信号端子ＳＯＵＴが接続されて
いる。また、Ｎ段目（Ｎは自然数である。）のリセット端子ＲＥＳは、（Ｎ＋３）段目の
フリップフロップ回路の出力信号端子Ｓｏｕｔとリセット線３５７を介して接続されてい
る。Ｎ段目のフリップフロップ回路３５１のクロック端子ＣＬＫには、制御信号線３５３
を介して、第１のクロック信号ＣＬＫ１が入力されると仮定すると、（Ｎ＋１）段目のフ
リップフロップ回路３５１のクロック端子ＣＬＫには、制御信号線３５４を介して、第２
のクロック信号ＣＬＫ２が入力される。また、（Ｎ＋２）段目のフリップフロップ回路３
５１のクロック端子ＣＬＫには、制御信号線３５５を介して、第３のクロック信号ＣＬＫ
３が入力される。また、（Ｎ＋３）段目のフリップフロップ回路３５１のクロック端子Ｃ
ＬＫには、制御信号線３５６を介して、第４のクロック信号ＣＬＫ４が入力される。そし
て、（Ｎ＋４）段目のフリップフロップ回路３５１のクロック端子ＣＬＫには、制御信号
線３５３を介して、第１のクロック信号ＣＬＫ１が入力される。また、Ｎ段目のフリップ
フロップ回路３５１は、ゲート出力端子Ｇｏｕｔより、Ｎ段目のフリップフロップ回路の
出力ＳＲｏｕｔＮを出力する。
なお、フリップフロップ回路３５１と、電源及び電源線との接続を図示していないが、各
フリップフロップ回路３５１には電源線を介して電源電位Ｖｄｄ及び電源電位ＧＮＤが供
給されている。
なお、本明細書で説明する電源電位は、基準電位を０Ｖとした場合の、電位差に相当する
。そのため、電源電位のことを電源電圧、または電源電圧のことを電源電位と呼ぶことも
ある。
なお、本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されて
いるものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気
的に接続されているとは、ＡとＢとの間に何らかの電気的作用を有する対象物が存在する
とき、対象物を介してＡとＢとが概略同一ノードとなる場合を表すものとする。具体的に
は、ＴＦＴのようなスイッチング素子を介してＡとＢとが接続され、該スイッチング素子
の導通によって、ＡとＢとが概略同電位となる場合や、抵抗素子を介してＡとＢとが接続
され、該抵抗素子の両端に発生する電位差が、ＡとＢとを含む回路の動作に影響しない程
度となっている場合等、回路動作を考えた場合にＡとＢとを同一ノードとして捉えて差し
支えない状態である場合を表す。
次に、図６に、図５で示したシフトレジスタ回路が有するフリップフロップ回路３５１の
一形態を示す。図６に示すフリップフロップ回路３５１は、論理回路部３６１と、スイッ
チ部３６２と、を有する。論理回路部３６１は、ＴＦＴ３６３乃至ＴＦＴ３６８を有する
。また、スイッチ部３６２は、ＴＦＴ３６９乃至ＴＦＴ３７２を有している。なお論理回
路部とは、外部より入力される信号に応じて後段の回路であるスイッチ部に出力する信号
を切り替えるための回路である。また、スイッチ部とは、外部及び制御回路部から入力さ
れる信号に応じてスイッチとなるＴＦＴのオンまたはオフの切り替え、当該ＴＦＴのサイ
ズ及び構造に応じた電流を出力するための回路である。
フリップフロップ回路３５１において、入力端子ｉｎはＴＦＴ３６４のゲート端子、及び
ＴＦＴ３６７のゲート端子に接続されている。リセット端子ＲＥＳは、ＴＦＴ３６３のゲ
ート端子に接続されている。クロック端子ＣＬＫは、ＴＦＴ３６９の第１端子、及びＴＦ
Ｔ３７１の第１端子に接続されている。電源電位Ｖｄｄが供給される電源線は、ＴＦＴ３
６４の第１端子、並びにＴＦＴ３６６のゲート端子及び第２端子に接続されている。電源
電位ＧＮＤが供給される電源線は、ＴＦＴ３６３の第２端子、ＴＦＴ３６５の第２端子、
ＴＦＴ３６７の第２端子、ＴＦＴ３６８の第２端子、ＴＦＴ３７０の第２端子、及びＴＦ
Ｔ３７２の第２端子に接続されている。また、ＴＦＴ３６３の第１端子、ＴＦＴ３６４の
第２端子、ＴＦＴ３６５の第１端子、ＴＦＴ３６８のゲート端子、ＴＦＴ３６９のゲート
端子、及びＴＦＴ３７１のゲート端子は互いに接続されている。また、ＴＦＴ３６６の第
１端子は、ＴＦＴ３６５のゲート端子、ＴＦＴ３６７の第１端子、ＴＦＴ３６８の第１端
子、ＴＦＴ３７０のゲート端子、及びＴＦＴ３７２のゲート端子に接続されている。また
、ゲート出力端子Ｇｏｕｔは、ＴＦＴ３６９の第２端子、及びＴＦＴ３７０の第１端子に
接続されている。出力信号端子Ｓｏｕｔは、ＴＦＴ３７１の第２端子、及びＴＦＴ３７２
の第１端子に接続されている。
なお、ここでは、ＴＦＴ３６３乃至ＴＦＴ３７２が、すべてＮ型ＴＦＴである例について
の説明を行う。
なお、ＴＦＴは、ゲートと、ドレインと、ソースと、を含む少なくとも三つの端子を有す
る素子であり、ドレイン領域とソース領域の間にチャネル形成領域を有し、ドレイン領域
とチャネル形成領域とソース領域とを介して電流を流すことができる。ここで、ソースと
ドレインは、ＴＦＴの構造や動作条件等によって入れ替わることがあるため、いずれがソ
ースであり、いずれがドレインであるかを特定することが困難である。そこで、ソース及
びドレインとして機能する領域を、ソースもしくはドレインと呼ばず、例えば、それぞれ
を第１端子、第２端子と表記する場合もある。また、この場合に、ゲートとして機能する
端子については、ゲート端子と表記する。
次に、図６に示したフリップフロップ回路３５１のレイアウト図の一例を図７に示す。
図７のフリップフロップ回路は、電源電位Ｖｄｄが供給される電源線３８１、リセット線
３８２、制御信号線３５３、制御信号線３５４、制御信号線３５５、制御信号線３５６、
制御信号線３８３、電源電位ＧＮＤが供給される電源線３８４、論理回路部３６１、及び
スイッチ部３６２を有する。論理回路部３６１は、ＴＦＴ３６３乃至ＴＦＴ３６８を有す
る。また、スイッチ部３６２は、ＴＦＴ３６９乃至ＴＦＴ３７２を有している。また、図
７では、ゲート出力端子Ｇｏｕｔに接続される配線、出力信号端子Ｓｏｕｔに接続される
配線についても示している。
図７中では、半導体層３８５、第１の配線層３８６、第２の配線層３８７、第３の配線層
３８８、コンタクトホール３８９について示している。なお、第１の配線層３８６は、ゲ
ート電極を形成する層により形成し、第２の配線層３８７は、ＴＦＴのソース電極又はド
レイン電極を形成する層により形成し、第３の配線層３８８は、画素部における画素電極
を形成する層により形成すればよい。ただし、これに限定されず、例えば第３の配線層３
８８を、画素電極を形成する層とは別の配線層として形成しても良い。
なお、図７中の各回路素子間の接続関係は、図６で説明した通りである。なお、図７では
、第１のクロック信号が入力されるフリップフロップ回路について示しているため、制御
信号線３５４乃至制御信号線３５６との接続については図示されていない。
図７のフリップフロップ回路のレイアウト図において、論理回路部３６１が有するＴＦＴ
３６６またはＴＦＴ３６７のしきい値電圧を制御することで、ＥＤＭＯＳ回路３７３を構
成することができる。代表的には、ＴＦＴ３６６をデプレッション型とし、ＴＦＴ３６７
をエンハンスメント型としたＥＤＭＯＳ回路３７３で構成し、スイッチ部３６２が有する
ＴＦＴ３６９乃至ＴＦＴ３７２をデュアルゲート型のＴＦＴ、またはデプレッション型の
ＴＦＴとする。なお、図６において、ＥＤＭＯＳ回路３７３におけるＴＦＴ３６６とＴＦ
Ｔ３６７は図２に示したＥＤＭＯＳ回路とは、デプレッション型のＴＦＴのゲート電極の
接続位置が異なっている。
ＴＦＴ３６６またはＴＦＴ３６７をデュアルゲート型のＴＦＴで形成し、バックゲート電
極の電位を制御することで、デプレッション型のＴＦＴ、或いはエンハンスメント型のＴ
ＦＴとすることができる。
図７では、ＴＦＴ３６６のしきい値電圧を制御するためのバックゲート電極と同電位の制
御信号線３９０を別途設けて、デプレッション型としている。ＴＦＴ３６６はデュアルゲ
ート型のＴＦＴであり、バックゲート電極の電位は、ゲート電極に印加される電源電位Ｖ
ｄｄが供給される電源線３８１とは異なる電位である。
図７においては、ＴＦＴ３６９～３７２は、デュアルゲート型のＴＦＴであり、バックゲ
ート電極とゲート電極が同電位である例であり、バックゲート電極の電位は、ゲート電極
に印加される電源電位Ｖｄｄが供給される電源線と同じ電位である。
このようにして、表示装置の画素部および駆動回路に配置するＴＦＴを酸化物半導体層を
用いたｎチャネル型ＴＦＴのみで形成することができる。
また、論理回路部３６１におけるＴＦＴ３６６は電源電位Ｖｄｄに応じて電流を流すため
のＴＦＴであり、ＴＦＴ３６６をデュアルゲート型ＴＦＴまたはデプレッション型のＴＦ
Ｔとして、流れる電流を大きくすることにより、性能を低下させることなく、ＴＦＴの小
型化を図ることができる。
また、スイッチ部３６２を構成するＴＦＴにおいて、ＴＦＴを流れる電流量を大きくし、
且つオンとオフの切り替えを高速に行うことができるため、性能を低下させることなくＴ
ＦＴが占める面積を縮小することができる。従って、該ＴＦＴにより構成される回路が占
める面積を縮小することもできる。なお、スイッチ部３６２におけるＴＦＴ３６９乃至Ｔ
ＦＴ３７２は、図示するように半導体層３８５を第１の配線層３８６及び第３の配線層３
８８で挟むようにレイアウトして、デュアルゲート型ＴＦＴを形成すればよい。
また、図７では、デュアルゲート型ＴＦＴが、半導体層３８５を第１の配線層３８６と、
コンタクトホール３８９により第１の配線層３８６に接続されて同電位となった第３の配
線層３８８と、により挟まれて構成される例を示したが、この構成に限定されない。例え
ば、第３の配線層３８８に対して、別途制御信号線を設け、第３の配線層３８８の電位を
第１の配線層３８６から独立して制御する構成としてもよい。
なお、図７に示すフリップフロップ回路のレイアウト図において、ＴＦＴ３６３乃至ＴＦ
Ｔ３７２のチャネル形成領域の形状をＵ字型（コの字型又は馬蹄型）にしてもよい。また
、図７中では、各ＴＦＴのサイズを等しくしているが、後段の負荷の大きさに応じて出力
信号端子Ｓｏｕｔまたはゲート出力端子Ｇｏｕｔに接続される各ＴＦＴの大きさを適宜変
更しても良い。
次に、図８に示すタイミングチャートを用いて、図５に示すシフトレジスタ回路の動作に
ついて説明する。図８は、図５に示した制御信号線３５２乃至制御信号線３５６にそれぞ
れ供給されるスタートパルスＳＳＰ、第１のクロック信号ＣＬＫ１乃至第４のクロック信
号ＣＬＫ４、及び１段目乃至５段目のフリップフロップ回路の出力信号端子Ｓｏｕｔから
出力されるＳｏｕｔ１乃至Ｓｏｕｔ５について示している。なお、図８の説明では、図６
及び図７において各素子に付した符号を用いる。
なお、図８は、フリップフロップ回路が有するＴＦＴのそれぞれが、Ｎ型ＴＦＴの場合の
タイミングチャートである。また第１のクロック信号ＣＬＫ１及び第４のクロック信号Ｃ
ＬＫ４は図示するように１／４波長（点線にて区分けした一区間）ずつシフトした構成と
なっている。
まず、期間Ｔ１において、１段目のフリップフロップ回路には、スタートパルスＳＳＰが
Ｈレベルで入力され、論理回路部３６１はスイッチ部のＴＦＴ３６９及びＴＦＴ３７１を
オンし、ＴＦＴ３７０及びＴＦＴ３７２をオフにする。このとき、第１のクロック信号Ｃ
ＬＫ１はＬレベルであるため、Ｓｏｕｔ１はＬレベルである。
なお、期間Ｔ１において、２段目以降のフリップフロップ回路には、ＩＮ端子に信号が入
力されないため、動作することなくＬレベルを出力している。なお、初期状態では、シフ
トレジスタ回路の各フリップフロップ回路は、Ｌレベルを出力するものとして説明を行う
。
次に、期間Ｔ２において、１段目のフリップフロップ回路では、期間Ｔ１と同様に、論理
回路部３６１がスイッチ部３６２の制御を行う。期間Ｔ２では、第１のクロック信号ＣＬ
Ｋ１はＨレベルとなるため、Ｓｏｕｔ１はＨレベルとなる。また、期間Ｔ２では、２段目
のフリップフロップ回路には、Ｓｏｕｔ１がＨレベルでＩＮ端子に入力され、論理回路部
３６１がスイッチ部のＴＦＴ３６９及びＴＦＴ３７１をオンし、ＴＦＴ３７０及びＴＦＴ
３７２をオフする。このとき、第２のクロック信号ＣＬＫ２はＬレベルであるため、Ｓｏ
ｕｔ２はＬレベルである。
なお、期間Ｔ２において、３段目以降のフリップフロップ回路には、ＩＮ端子に信号が入
力されないため、動作することなくＬレベルを出力している。
次に、期間Ｔ３において、１段目のフリップフロップ回路では、期間Ｔ２の状態を保持す
るように論理回路部３６１がスイッチ部３６２の制御を行う。そのため、期間Ｔ３では、
第１のクロック信号ＣＬＫ１はＨレベルであり、Ｓｏｕｔ１はＨレベルとなる。また、期
間Ｔ３において、２段目のフリップフロップ回路では、期間Ｔ２と同様に、論理回路部３
６１がスイッチ部３６２の制御を行う。期間Ｔ３では、第２のクロック信号ＣＬＫ２はＨ
レベルであるため、Ｓｏｕｔ２はＨレベルである。また、期間Ｔ３の３段目のフリップフ
ロップ回路には、Ｓｏｕｔ２がＨレベルでＩＮ端子に入力され、論理回路部３６１がスイ
ッチ部のＴＦＴ３６９及び３７１をオンし、ＴＦＴ３７０及び３７２をオフにする。この
とき、第３のクロック信号ＣＬＫ３はＬレベルであるため、Ｓｏｕｔ３はＬレベルである
。
なお、期間Ｔ３において、４段目以降のフリップフロップ回路には、ＩＮ端子に信号が入
力されないため、動作することなくＬレベルを出力している。
次に、期間Ｔ４において、１段目のフリップフロップ回路では、期間Ｔ３の状態を保持す
るように論理回路部３６１がスイッチ部３６２の制御を行う。そのため、期間Ｔ４におい
て、第１のクロック信号ＣＬＫ１はＬレベルであり、Ｓｏｕｔ１はＬレベルとなる。また
、期間Ｔ４において、２段目のフリップフロップ回路では、期間Ｔ３の状態を保持するよ
うに論理回路部３６１がスイッチ部３６２の制御を行う。そのため、期間Ｔ４において、
第２のクロック信号ＣＬＫ２はＨレベルであり、Ｓｏｕｔ２はＨレベルとなる。また、期
間Ｔ４において、３段目のフリップフロップ回路では、期間Ｔ３と同様に、論理回路部３
６１がスイッチ部３６２の制御を行う。期間Ｔ４では、第３のクロック信号ＣＬＫ３はＨ
レベルであるため、Ｓｏｕｔ３はＨレベルである。また、期間Ｔ４の４段目のフリップフ
ロップ回路には、Ｓｏｕｔ３がＨレベルでＩＮ端子に入力され、論理回路部３６１がスイ
ッチ部３６２のＴＦＴ３６９及びＴＦＴ３７１をオンし、ＴＦＴ３７０及びＴＦＴ３７２
をオフにする。このとき、第４のクロック信号ＣＬＫ４はＬレベルであるため、Ｓｏｕｔ
４はＬレベルである。
なお、期間Ｔ４において、５段目以降のフリップフロップ回路には、ＩＮ端子に信号が入
力されないため、動作することなくＬレベルを出力している。
次に、期間Ｔ５において、２段目のフリップフロップ回路では、期間Ｔ３の状態を保持す
るように論理回路部３６１がスイッチ部３６２の制御を行う。そのため、期間Ｔ５におい
て、第２のクロック信号ＣＬＫ２はＬレベルであり、Ｓｏｕｔ２はＬレベルとなる。また
、期間Ｔ５において、３段目のフリップフロップ回路では、期間Ｔ４の状態を保持するよ
うに論理回路部３６１がスイッチ部３６２の制御を行う。そのため、期間Ｔ５において、
第３のクロック信号ＣＬＫ３はＨレベルであり、Ｓｏｕｔ３はＨレベルとなる。また、期
間Ｔ５において４段目のフリップフロップ回路には、期間Ｔ４と同様に、論理回路部３６
１がスイッチ部３６２の制御を行う。期間Ｔ５では、第４のクロック信号ＣＬＫ４はＨレ
ベルであるため、Ｓｏｕｔ４はＨレベルである。また、５段目以降のフリップフロップ回
路は、１段目乃至４段目のフリップフロップ回路と同様の配線関係であり、入力される信
号のタイミングも同様であるため、説明は省略する。
図５のシフトレジスタ回路で示したように、Ｓｏｕｔ４は１段目のフリップフロップ回路
のリセット信号を兼ねる。期間Ｔ５では、Ｓｏｕｔ４がＨレベルとなり、この信号が１段
目のフリップフロップ回路のリセット端子ＲＥＳに入力される。リセット信号が入力され
ることにより、スイッチ部３６２のＴＦＴ３６９及びＴＦＴ３７１をオフし、ＴＦＴ３７
０及びＴＦＴ３７２をオンする。そして、１段目のフリップフロップ回路のＳｏｕｔ１は
、次のスタートパルスＳＳＰが入力されるまで、Ｌレベルを出力することになる。
以上説明した動作により、２段目以降のフリップフロップ回路でも、後段のフリップフロ
ップ回路から出力されるリセット信号に基づいて論理回路部のリセットが行われ、Ｓｏｕ
ｔ１乃至Ｓｏｕｔ５に示すように、クロック信号の１／４波長分シフトした波形の信号を
出力するシフトレジスタ回路とすることができる。
また、フリップフロップ回路として、論理回路部にエンハンスメント型とデプレッション
型を組み合わせたＥＤＭＯＳのＴＦＴ、スイッチ部にデュアルゲート型のＴＦＴを具備す
る構成とすることにより、論理回路部３６１を構成するＴＦＴを流れる電流量を大きくす
ることができ、性能を低下させることなく、ＴＦＴが占める面積、更には該ＴＦＴにより
構成される回路が占める面積を縮小することができる。また、スイッチ部３６２を構成す
るＴＦＴにおいては、ＴＦＴを流れる電流量を大きくし、オンとオフの切り替えを高速に
行うことができるため、性能を低下させることなくＴＦＴが占める面積、更には該ＴＦＴ
により構成される回路が占める面積を縮小することができる。従って、表示装置の狭額縁
化、小型化、高性能化を図ることができる。
また、図３に示す信号線駆動回路に、ラッチ回路、レベルシフタ回路等を設けることがで
きる。信号線駆動回路から画素部に信号を送る最終段にバッファ部を設け、増幅した信号
を信号線駆動回路から画素部に送る。このため、バッファ部に、オン電流が大きいＴＦＴ
、代表的にはデュアルゲート型のＴＦＴまたはデプレッション型のＴＦＴを設けることで
、ＴＦＴの面積を縮小することが可能であり、信号線駆動回路が占める面積を縮小するこ
とができる。従って、表示装置の狭額縁化、小型化、高性能化を図ることができる。なお
、信号線駆動回路の一部であるシフトレジスタは、高速な動作を必要とされるため、ＩＣ
等を用いて表示装置に実装することが好ましい。
また、本実施の形態は、実施の形態１または実施の形態２と自由に組み合わせることがで
きる。
（実施の形態４）
本実施の形態では、実施の形態１に示した第２の薄膜トランジスタ１７０を含む表示装置
の作製工程について、図９乃至図１６を用いて説明する。
図９（Ａ）において、透光性を有する基板１００にはコーニング社の７０５９ガラスや１
７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスな
どのガラス基板を用いることができる。
次いで、導電層を基板１００全面に形成した後、第１のフォトリソグラフィー工程を行い
、レジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極（ゲー
ト電極１０１を含むゲート配線、容量配線１０８、及び第１の端子１２１）を形成する。
このとき少なくともゲート電極１０１の端部にテーパー形状が形成されるようにエッチン
グする。この段階での断面図を図９（Ａ）に示した。なお、この段階での上面図が図１１
に相当する。なお、レジストマスクの形成にスピンコート法を用いる場合、レジスト膜の
均一性の向上のため、大量のレジスト材料や、大量の現像液が使用され、余分な材料の消
費量が多い。特に基板が大型化すると、スピンコート法を用いる成膜方法では、大型の基
板を回転させる機構が大規模となる点、材料液のロスおよび廃液量が多い点で大量生産上
、不利である。また、矩形の基板をスピンコートさせると回転軸を中心とする円形のムラ
が塗布膜に生じやすい。そこで、インクジェット法などの液滴吐出法やスクリーン印刷法
などを用いて選択的にレジスト材料膜を形成し、露光を行ってレジストマスクを形成する
ことが好ましい。選択的にレジスト材料膜を形成することによって、レジスト材料の使用
量の削減が図れるため大幅なコストダウンが実現でき、１０００ｍｍ×１２００ｍｍ、１
１００ｍｍ×１２５０ｍｍ、１１５０ｍｍ×１３００ｍｍのような大面積基板にも対応で
きる。
ゲート電極１０１を含むゲート配線と容量配線１０８、端子部の第１の端子１２１は、ア
ルミニウム（Ａｌ）や銅（Ｃｕ）などの低抵抗導電性材料で形成することが望ましいが、
Ａｌ単体では耐熱性が劣り、また腐蝕しやすい等の問題点があるので耐熱性導電性材料と
組み合わせて形成する。耐熱性導電性材料としては、チタン（Ｔｉ）、タンタル（Ｔａ）
、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカ
ンジウム（Ｓｃ）から選ばれた元素、または上述した元素を成分とする合金か、上述した
元素を組み合わせた合金膜、または上述した元素を成分とする窒化物で形成する。
次いで、ゲート電極１０１上にゲート絶縁層１０２を全面に成膜する。ゲート絶縁層１０
２はスパッタ法などを用い、膜厚を５０～４００ｎｍとする。薄膜トランジスタの歩留ま
りを優先する場合には、ゲート絶縁層１０２の膜厚は厚いほうが好ましい。
例えば、ゲート絶縁層１０２としてスパッタ法により酸化シリコン膜を用い、１００ｎｍ
の厚さで形成する。勿論、ゲート絶縁層１０２はこのような酸化シリコン膜に限定される
ものでなく、酸化窒化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニ
ウム膜、酸化窒化アルミニウム膜、酸化タンタル膜などの他の絶縁膜を用い、これらの材
料から成る単層または積層構造として形成しても良い。また、ゲート絶縁層１０２として
酸化窒化シリコン膜、または窒化シリコン膜などを用いる場合、ガラス基板からの不純物
、例えばナトリウムなどが拡散し、後に形成する酸化物半導体に侵入することをブロック
することができる。
次いで、第２のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチング
により不要な部分を除去してゲート電極と同じ材料の配線や電極に達するコンタクトホー
ルを形成する。このコンタクトホールは後に形成する導電膜と直接接続するために設ける
。例えば、駆動回路部において、ゲート電極とソース電極或いはドレイン電極と直接接す
る薄膜トランジスタや、端子部のゲート配線と電気的に接続する端子を形成する場合にコ
ンタクトホールを形成する。なお、ここでは第２のフォトリソグラフィー工程を行って、
後に形成する導電膜と直接接続するためのコンタクトホールを形成する例を示したが、特
に限定されず、後で画素電極との接続のためのコンタクトホールと同じ工程でゲート電極
層に達するコンタクトホールを形成し、画素電極と同じ材料で電気的な接続を行ってもよ
い。画素電極と同じ材料で電気的な接続を行う場合にはマスク数を１枚削減することがで
きる。
次に、ゲート絶縁層１０２上に、第１のｎ＋膜（本実施の形態では、Ｉｎ－Ｇａ－Ｚｎ－
Ｏ系非単結晶膜）をスパッタ法で成膜する。ｎ＋膜は、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ
＝１：１：１としたターゲットを用い、成膜条件は、圧力を０．４Ｐａとし、電力を５０
０Ｗとし、成膜温度を室温とし、アルゴンガス流量４０ｓｃｃｍを導入してスパッタ成膜
を行う。Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１としたターゲットを意図的に用い
ているにも関わらず、成膜直後で大きさ１ｎｍ～１０ｎｍの結晶粒を含むＩｎ－Ｇａ－Ｚ
ｎ－Ｏ系非単結晶膜が形成されることがある。なお、ターゲットの成分比、成膜圧力（０
．１Ｐａ～２．０Ｐａ）、電力（２５０Ｗ～３０００Ｗ：８インチφ）、温度（室温～１
００℃）、反応性スパッタの成膜条件などを適宜調節することで結晶粒の有無や、結晶粒
の密度や、直径サイズは、１ｎｍ～１０ｎｍの範囲で調節されうると言える。第１のｎ＋
膜の膜厚は、５ｎｍ～２０ｎｍとする。勿論、膜中に結晶粒が含まれる場合、含まれる結
晶粒のサイズが膜厚を超える大きさとならない。本実施の形態では第１のｎ＋膜の膜厚は
、５ｎｍとする。
次に、第１のｎ＋膜上に金属材料からなる導電膜をスパッタ法や真空蒸着法で形成する。
ここではＴｉ膜、Ｎｄを含むアルミニウム膜、Ｔｉ膜の３層構造とする。導電膜の材料と
しては、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成
分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、導電膜は、
２層構造としてもよく、アルミニウム膜上にチタン膜を積層してもよい。また、導電膜は
、シリコンを含むアルミニウム膜の単層構造や、チタン膜の単層構造としてもよい。
次に、導電膜上に第２のｎ＋膜（本実施の形態では、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜
）をスパッタ法で成膜する。この第２のｎ＋膜は、第１のｎ＋膜と同じ成膜条件を用いて
形成することができる。第２のｎ＋膜は、成膜直後で大きさ１ｎｍ～１０ｎｍの結晶粒を
含む場合のあるＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜を用いる。第２のｎ＋膜の膜厚は、５
ｎｍ～２０ｎｍとする。本実施の形態では第２のｎ＋膜の膜厚は、５ｎｍとする。
ゲート絶縁層１０２、第１のｎ＋膜、導電膜、及び第２のｎ＋膜は、スパッタ法で、チャ
ンバーに導入するガスまたは設置するターゲットを適宣切り替えることにより大気に触れ
ることなく連続成膜することができる。大気に触れることなく連続成膜すると、不純物の
混入を防止することができる。大気に触れることなく連続成膜する場合、マルチチャンバ
ー方式の製造装置を用いることが好ましい。
なお、本実施の形態において導電膜は上下をＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜よりなる
第１及び第２のｎ＋膜で挟まれて形成されている。このときＩｎ－Ｇａ－Ｚｎ－Ｏ系非単
結晶膜は、バリアメタルとして機能することが可能なため、導電膜をアルミニウム膜の単
層としても良い。導電膜をアルミニウム膜の単膜とすることで、スパッタ法で、チャンバ
ーに設置するターゲットを１種類とすることができ、コストの削減を図ることができる。
次に、第３のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングに
より不要な部分を除去して第１のソース領域１０６ａ及び第１のドレイン領域１０６ｂ、
ソース電極層１０５ａ及びドレイン電極層１０５ｂ、第２のｎ＋膜よりなるｎ＋層１４１
ａ、１４１ｂを形成する。この際のエッチング方法としてウェットエッチングまたはドラ
イエッチングを用いる。ここでは、ＩＴＯ０７Ｎ（関東化学社製）を用いたウェットエッ
チングにより、ｎ＋層１４１ａ、１４１ｂを形成した後、Ｔｉ膜のエッチャントとしてア
ンモニア過水（過酸化水素：アンモニア：水＝５：２：２）を用い、Ｎｄを含むアルミニ
ウム膜のエッチングには燐酸と酢酸と硝酸を混ぜた溶液を用いてそれぞれエッチングを行
う。このウェットエッチングにより、Ｔｉ膜とＡｌ－Ｎｄ膜とＴｉ膜を順次積層した導電
膜をエッチングしてソース電極層１０５ａ及びドレイン電極層１０５ｂを形成する。その
後、同じレジストマスクを用いてＩＴＯ０７Ｎ（関東化学社製）を用いたウェットエッチ
ングにより、第１のソース領域１０６ａ及び第１のドレイン領域１０６ｂを形成する。こ
の段階での断面図を図９（Ｂ）に示した。なお、この段階での上面図が図１２に相当する
。
端子部において、接続電極１２０は、ゲート絶縁層に形成されたコンタクトホールを介し
て端子部の第１の端子１２１と直接接続される。また、接続電極１２０上に第２のｎ＋膜
よりなるｎ＋層１４５が残存する。また、接続電極１２０の下方に存在し、且つ第１の端
子１２１と重なる第１のｎ＋膜よりなるｎ＋層１４３が残存する。第２の端子１２２上に
は、第２のｎ＋膜よりなるｎ＋層１４４が残存し、第２の端子１２２の下方には、第１の
ｎ＋膜よりなるｎ＋層１４２が残存する。なお、ここでは図示しないが、上述した工程と
同じ工程を経て駆動回路の薄膜トランジスタのソース配線或いはドレイン配線とゲート電
極が直接接続される。また、容量部においては、容量配線１０８と重なる第１及び第２の
ｎ＋膜は除去される。
次に、レジストマスクを除去した後、表面に付着するゴミなどを除去するためのプラズマ
処理を行うことが好ましい。この段階での断面図を図９（Ｃ）に示す。ここではアルゴン
ガスを導入してＲＦ電源によりプラズマを発生させる逆スパッタを行い、露出しているゲ
ート絶縁層にプラズマ処理を行う。
ソース電極層１０５ａ及びドレイン電極層１０５ｂ上には第２のｎ＋膜であるｎ＋層１４
１ａ、１４１ｂが設けられているため、プラズマダメージが低減される。また、第２のｎ
＋膜であるｎ＋層１４１ａ、１４１ｂが設けられているため、ソース電極層１０５ａ及び
ドレイン電極層１０５ｂの酸化による配線抵抗の増大を抑えることができる。
次いで、プラズマ処理後、酸化物半導体膜を成膜する。プラズマ処理後、大気に曝すこと
なく酸化物半導体膜を成膜することは、ゲート絶縁層と酸化物半導体膜の界面にゴミなど
を付着させない点で有用である。ここでは、直径８インチのＩｎ（インジウム）、Ｇａ（
ガリウム）、及びＺｎ（亜鉛）を含む酸化物半導体ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３
：ＺｎＯ＝１：１：１）を用いて、基板とターゲットの間との距離を１７０ｍｍ、圧力０
．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴン又は酸素雰囲気下で成膜する。なお、
パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ま
しい。酸化物半導体膜の膜厚は、５ｎｍ～２００ｎｍとする。本実施の形態では酸化物半
導体膜の膜厚は、１００ｎｍとする。
次に、第４のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングに
より不要な部分を除去して酸化物半導体層１０３を形成する。ここではＩＴＯ０７Ｎ（関
東化学社製）を用いたウェットエッチングにより、不要な部分を除去して酸化物半導体層
１０３を形成する。なお、第１のｎ＋膜、第２のｎ＋膜、及び酸化物半導体膜は同じエッ
チャントを用いるため、ここでのエッチングにより第１のｎ＋膜の一部及び第２のｎ＋膜
の一部が除去される。酸化物半導体膜で覆われ、残存した第２のｎ＋膜は、それぞれ第２
のソース領域１４６ａ、及び第２のドレイン領域１４６ｂとなる。なお、ここでのエッチ
ングは、ウェットエッチングに限定されずドライエッチングを用いてもよい。その後、レ
ジストマスクを除去する。
また、この第４のフォトリソグラフィー工程において、ソース電極層又はドレイン電極層
１０５ａ、１０５ｂと同じ材料である第２の端子を端子部に残す。なお、第２の端子１２
２はソース配線（ソース電極層又はドレイン電極層１０５ａ、１０５ｂを含むソース配線
）と電気的に接続されている。
次いで、２００℃～６００℃、代表的には３００℃～５００℃の熱処理を行うことが好ま
しい。例えば炉に入れ、窒素雰囲気下または大気雰囲気下で３５０℃、１時間の熱処理を
行う。以上の工程で酸化物半導体層１０３をチャネル形成領域とする薄膜トランジスタ１
７０が作製できる。この段階での断面図を図１０（Ａ）に示した。なお、この段階での上
面図が図１３に相当する。なお、熱処理を行うタイミングは、酸化物半導体膜の成膜後で
あれば特に限定されず、例えば保護絶縁膜形成後に行ってもよい。
さらに、露出している酸化物半導体層１０３の表面に、酸素ラジカル処理を行ってもよい
。酸素ラジカル処理を行うことにより薄膜トランジスタをノーマリーオフとすることがで
きる。また、ラジカル処理を行うことにより、酸化物半導体層１０３のエッチングによる
ダメージを回復することができる。ラジカル処理はＯ２、Ｎ２Ｏ、好ましくは酸素を含む
Ｎ２、Ｈｅ、Ａｒ雰囲気下で行うことが好ましい。また、上記雰囲気にＣｌ２、ＣＦ４を
加えた雰囲気下で行ってもよい。なお、ラジカル処理は、無バイアスで行うことが好まし
い。
次いで、第２の薄膜トランジスタ１７０を覆う保護絶縁層１０７を形成する。保護絶縁層
１０７はスパッタ法などを用いて得られる窒化シリコン膜、酸化シリコン膜、酸化窒化シ
リコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、酸化タ
ンタル膜などの単層またはこれらの積層を用いることができる。駆動回路の一部の薄膜ト
ランジスタにおいては、この保護絶縁層１０７を第２のゲート絶縁層として機能させ、そ
の上に第２のゲート電極を形成する。保護絶縁層１０７は、膜厚を５０～４００ｎｍとす
る。薄膜トランジスタの歩留まりを優先する場合には、保護絶縁層１０７の膜厚は厚いほ
うが好ましい。また、保護絶縁層１０７として酸化窒化シリコン膜、または窒化シリコン
膜などを用いる場合、保護絶縁層１０７形成後に何らかの原因で付着する不純物、例えば
ナトリウムなどが拡散し、酸化物半導体に侵入することをブロックすることができる。
次に、第５のフォトリソグラフィー工程を行い、レジストマスクを形成し、保護絶縁層１
０７のエッチングによりドレイン電極層１０５ｂに達するコンタクトホール１２５を形成
する。また、ここでのエッチングにより第２の端子１２２に達するコンタクトホール１２
７、接続電極１２０に達するコンタクトホール１２６も形成する。この段階での断面図を
図１０（Ｂ）に示す。
次いで、レジストマスクを除去した後、透明導電膜を成膜する。透明導電膜の材料として
は、酸化インジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ
２、ＩＴＯと略記する）などをスパッタ法や真空蒸着法などを用いて形成する。このよう
な材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは
残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合
金（Ｉｎ２Ｏ３―ＺｎＯ）を用いても良い。
次に、第６のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングに
より不要な部分を除去して画素電極１１０を画素部に形成する。この第６のフォトリソグ
ラフィー工程において、駆動回路においては、回路の一部に画素電極１１０と同じ材料を
用いて、酸化物半導体層上にしきい値を制御する電極層（バックゲート電極）を形成する
。なお、バックゲート電極を有する薄膜トランジスタは、図１（Ａ）及び実施の形態１に
図示しているため、ここでは詳細な説明は省略する。
また、この第６のフォトリソグラフィー工程において、容量部におけるゲート絶縁層１０
２及び保護絶縁層１０７を誘電体として、容量配線１０８と画素電極１１０とで保持容量
が形成される。なお、ここでは、ゲート絶縁層１０２及び保護絶縁層１０７を誘電体とし
て、容量配線１０８と画素電極１１０とで保持容量を形成する例を示したが、特に限定さ
れず、ソース電極またはドレイン電極と同じ材料で構成される電極を容量配線上方に設け
、その電極と、容量配線と、それらの間にゲート絶縁層１０２を誘電体として構成する保
持容量を形成し、その電極と画素電極とを電気的に接続する構成としてもよい。
また、この第６のフォトリソグラフィー工程において、第１の端子及び第２の端子をレジ
ストマスクで覆い端子部に形成された透明導電膜１２８、１２９を残す。透明導電膜１２
８、１２９はＦＰＣとの接続に用いられる電極または配線となる。第１の端子１２１と直
接接続された接続電極１２０上に形成された透明導電膜１２８は、ゲート配線の入力端子
として機能する接続用の端子電極となる。第２の端子１２２上に形成された透明導電膜１
２９は、ソース配線の入力端子として機能する接続用の端子電極である。
次いで、レジストマスクを除去し、この段階での断面図を図１０（Ｃ）に示す。なお、こ
の段階での上面図が図１４に相当する。
また、図１５（Ａ１）、図１５（Ａ２）は、この段階でのゲート配線端子部の上面図及び
断面図をそれぞれ図示している。図１５（Ａ１）は図１５（Ａ２）中のＣ１－Ｃ２線に沿
った断面図に相当する。図１５（Ａ１）において、保護絶縁膜１５４上に形成される透明
導電膜１５５は、入力端子として機能する接続用の端子電極である。また、図１５（Ａ１
）において、端子部では、ゲート配線と同じ材料で形成される第１の端子１５１と、ソー
ス配線と同じ材料で形成される接続電極１５３とがゲート絶縁層１５２及び第１のソース
領域と同じ材料で形成されるｎ＋層１６０を介して重なり、導通させている。また、接続
電極１５３と透明導電膜１５５が保護絶縁膜１５４に設けられたコンタクトホールを介し
て直接接して導通させている。
また、図１５（Ｂ１）、及び図１５（Ｂ２）は、ソース配線端子部の上面図及び断面図を
それぞれ図示している。また、図１５（Ｂ１）は図１５（Ｂ２）中のＤ１－Ｄ２線に沿っ
た断面図に相当する。図１５（Ｂ１）において、保護絶縁膜１５４上に形成される透明導
電膜１５５は、入力端子として機能する接続用の端子電極である。また、図１５（Ｂ１）
において、端子部では、ゲート配線と同じ材料で形成される電極１５６が、ソース配線と
電気的に接続される第２の端子１５０の下方にｎ＋層１６１及びゲート絶縁層１５２を介
して重なる。電極１５６は第２の端子１５０とは電気的に接続しておらず、電極１５６を
第２の端子１５０と異なる電位、例えばフローティング、ＧＮＤ、０Ｖなどに設定すれば
、ノイズ対策のための容量または静電気対策のための容量を形成することができる。また
、第２の端子１５０は、保護絶縁膜１５４を介して透明導電膜１５５と電気的に接続して
いる。
ゲート配線、ソース配線、及び容量配線は画素密度に応じて複数本設けられるものである
。また、端子部においては、ゲート配線と同電位の第１の端子、ソース配線と同電位の第
２の端子、容量配線と同電位の第３の端子などが複数並べられて配置される。それぞれの
端子の数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
こうして６回のフォトリソグラフィー工程により、６枚のフォトマスクを使用して、ボト
ムゲート型のｎチャネル型薄膜トランジスタである第２の薄膜トランジスタ１７０、保持
容量を完成させることができる。そして、これらを個々の画素に対応してマトリクス状に
配置して画素部を構成することによりアクティブマトリクス型の表示装置を作製するため
の一方の基板とすることができる。本明細書では便宜上このような基板をアクティブマト
リクス基板と呼ぶ。
また、画素電極と同じ材料を用いてゲート配線と電気的に接続する構成とする場合には、
第３のフォトリソグラフィー工程を省略できるため、５回のフォトリソグラフィー工程に
より、５枚のフォトマスクを使用して、ボトムゲート型のｎチャネル型薄膜トランジスタ
である第２の薄膜トランジスタ、保持容量を完成させることができる。
また、図１（Ｃ）に示すように第２のゲート電極の材料を画素電極の材料と異ならせる場
合には１回のフォトリソグラフィー工程が増え、１枚のフォトマスクが増加する。
アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板
と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と
対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電
極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する第４の端子を端子
部に設ける。この第４の端子は、共通電極を固定電位、例えばＧＮＤ、０Ｖなどに設定す
るための端子である。
また、図１４の画素構成に限定されず、図１４とは異なる上面図の例を図１６に示す。図
１６では容量配線を設けず、画素電極を隣り合う画素のゲート配線と保護絶縁膜及びゲー
ト絶縁層を介して重ねて保持容量を形成する例であり、この場合、容量配線及び容量配線
と接続する第３の端子は省略することができる。なお、図１６において、図１４と同じ部
分には同じ符号を用いて説明する。
アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極
を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素
電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極
と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターン
として観察者に認識される。
液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、また
は動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面
黒表示を１フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。
また、通常の垂直周期を１．５倍若しくは２倍以上にすることで動画特性を改善する、所
謂、倍速駆動と呼ばれる駆動技術を用いてもよい。
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光
ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成して
いる各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術もある。面光源とし
て、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。独立して
複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥ
Ｄの発光タイミングを同期させることもできる。この駆動技術は、ＬＥＤを部分的に消灯
することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合に
は、消費電力の低減効果が図れる。
これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性
を従来よりも改善することができる。
本実施の形態で得られるｎチャネル型のトランジスタは、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結
晶膜をチャネル形成領域に用いており、良好な動特性を有するため、これらの駆動技術を
組み合わせることができる。
また、発光表示装置を作製する場合、有機発光素子の一方の電極（カソードとも呼ぶ）は
、低電源電位、例えばＧＮＤ、０Ｖなどに設定するため、端子部に、カソードを低電源電
位、例えばＧＮＤ、０Ｖなどに設定するための第４の端子が設けられる。また、発光表示
装置を作製する場合には、ソース配線、及びゲート配線に加えて電源供給線を設ける。従
って、端子部には、電源供給線と電気的に接続する第５の端子を設ける。
ゲート線駆動回路またはソース線駆動回路で酸化物半導体を用いた薄膜トランジスタで形
成することにより、製造コストを低減する。そして駆動回路に用いる薄膜トランジスタの
ゲート電極とソース配線、或いはドレイン配線を直接接続させることでコンタクトホール
の数を少なくし、駆動回路の占有面積を縮小化できる表示装置を提供することができる。
従って、本実施の形態により、電気特性が高い表示装置を低コストで提供することができ
る。
また、本実施の形態は、実施の形態１、実施の形態２、または実施の形態３と自由に組み
合わせることができる。
（実施の形態５）
本実施の形態では、半導体装置として電子ペーパの例を示す。
図１７は、液晶表示装置とは異なる半導体装置の例としてアクティブマトリクス型の電子
ペーパを示す。半導体装置の画素部に用いられる薄膜トランジスタ５８１としては、実施
の形態４で示す画素部の薄膜トランジスタと同様に作製でき、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非
単結晶膜を半導体層として含む薄膜トランジスタである。また、実施の形態１に示したよ
うに、同一基板上に画素部と駆動回路を作製することができ、製造コストを低減した電子
ペーパを実現することができる。
図１７の電子ペーパは、ツイストボール表示方式を用いた表示装置の例である。ツイスト
ボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である
第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差を
生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
薄膜トランジスタ５８１はボトムゲート構造の薄膜トランジスタであり、ソース電極層又
はドレイン電極層は、第１の電極層５８７と、絶縁層５８３、５８４、５８５に形成する
開口で接しており電気的に接続している。第１の電極層５８７と第２の電極層５８８との
間には黒色領域５９０ａ及び白色領域５９０ｂを有し、周りに液体で満たされているキャ
ビティ５９４を含む球形粒子５８９が一対の基板５８０，５９６の間に設けられており、
球形粒子５８９の周囲は樹脂等の充填材５９５で充填されている（図１７参照。）。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ～２０
０μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられ
るマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白
い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この
原理を応用した表示素子が電気泳動表示素子であり、電子ペーパとよばれている。電気泳
動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、また
消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部に
電源が供給されない場合であっても、一度表示した像を保持することが可能であるため、
電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備する半導体
装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくことが可能とな
る。
以上の工程により、半導体装置として製造コストが低減された電子ペーパを作製すること
ができる。
本実施の形態は、実施の形態１、または実施の形態２に記載した構成と適宜組み合わせて
実施することが可能である。
（実施の形態６）
本実施の形態では、半導体装置として発光表示装置の例を示す。表示装置の有する表示素
子としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレ
クトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合
物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼
ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー－ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
図１８は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示
す図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここで
は酸化物半導体層（Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜）をチャネル形成領域に用いるｎ
チャネル型のトランジスタを１つの画素に２つ用いる例を示す。
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、
発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４
０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一
方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆
動用トランジスタ６４０２のゲートに接続されている。駆動用トランジスタ６４０２は、
ゲートが容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０
７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。
発光素子６４０４の第２電極は共通電極６４０８に相当する。
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されてい
る。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源
電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加
して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位
と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略する
ことも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル領域
とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲートには、
駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるような
ビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。
駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも
高い電圧を駆動用トランジスタ６４０２のゲートにかける。なお、信号線６４０５には、
（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異な
らせることで、図１８と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲートに発光素子６４０４
の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４
０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向し
きい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデ
オ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジ
スタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジス
タ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子
６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、図１８に示す画素構成は、これに限定されない。例えば、図１８に示す画素に新た
にスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
次に、発光素子の構成について、図１９（Ａ）、図１９（Ｂ）、図１９（Ｃ）を用いて説
明する。ここでは、駆動用ＴＦＴが図１（Ｂ）に示す薄膜トランジスタ１７０の場合を例
に挙げて、画素の断面構造について説明する。図１９（Ａ）、図１９（Ｂ）、図１９（Ｃ
）の半導体装置に用いられる駆動用ＴＦＴであるＴＦＴ７００１、７０１１、７０２１は
、実施の形態１で示す薄膜トランジスタ１７０と同様に作製でき、Ｉｎ－Ｇａ－Ｚｎ－Ｏ
系非単結晶膜を半導体層として含む高い電気特性を有する薄膜トランジスタである。
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そ
して、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取
り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対
側の面から発光を取り出す両面射出構造の発光素子があり、図１８に示す画素構成はどの
射出構造の発光素子にも適用することができる。
上面射出構造の発光素子について図１９（Ａ）を用いて説明する。
図１９（Ａ）に、駆動用ＴＦＴであるＴＦＴ７００１が図１（Ｂ）に示す薄膜トランジス
タ１７０であり、発光素子７００２から発せられる光が陽極７００５側に抜ける場合の、
画素の断面図を示す。図１９（Ａ）では、発光素子７００２の陰極７００３と駆動用ＴＦ
ＴであるＴＦＴ７００１が電気的に接続されており、陰極７００３上に発光層７００４、
陽極７００５が順に積層されている。陰極７００３は仕事関数が小さく、なおかつ光を反
射する導電膜であれば様々の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＣａＦ、
ＭｇＡｇ、ＡｌＬｉ等が望ましい。そして発光層７００４は、単数の層で構成されていて
も、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成され
ている場合、陰極７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール
注入層の順に積層する。なおこれらの層を全て設ける必要はない。陽極７００５は光を透
過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジ
ウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウ
ム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと
示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光
性を有する導電性導電膜を用いても良い。
陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に
相当する。図１９（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢
印で示すように陽極７００５側に射出する。
なお、駆動回路において酸化物半導体層上に設ける第２のゲート電極は、陰極７００３と
同じ材料で形成すると工程を簡略化できるため好ましい。
次に、下面射出構造の発光素子について図１９（Ｂ）を用いて説明する。駆動用ＴＦＴ７
０１１が図１（Ａ）に示す薄膜トランジスタ１７０であり、発光素子７０１２から発せら
れる光が陰極７０１３側に射出する場合の、画素の断面図を示す。図１９（Ｂ）では、駆
動用ＴＦＴ７０１１と電気的に接続された透光性を有する導電膜７０１７上に、発光素子
７０１２の陰極７０１３が成膜されており、陰極７０１３上に発光層７０１４、陽極７０
１５が順に積層されている。なお、陽極７０１５が透光性を有する場合、陽極上を覆うよ
うに、光を反射または遮蔽するための遮蔽膜７０１６が成膜されていてもよい。陰極７０
１３は、図１９（Ａ）の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料
を用いることができる。ただしその膜厚は、光を透過する程度（好ましくは、５ｎｍ～３
０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニウム膜を、陰極７０１３と
して用いることができる。そして発光層７０１４は、図１９（Ａ）と同様に、単数の層で
構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極
７０１５は光を透過する必要はないが、図１９（Ａ）と同様に、透光性を有する導電性材
料を用いて形成することができる。そして遮蔽膜７０１６は、例えば光を反射する金属等
を用いることができるが、金属膜に限定されない。例えば黒の顔料を添加した樹脂等を用
いることもできる。
陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２
に相当する。図１９（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、
矢印で示すように陰極７０１３側に射出する。
なお、駆動回路において酸化物半導体層上に設ける第２のゲート電極は、陰極７０１３と
同じ材料で形成すると工程を簡略化できるため好ましい。
次に、両面射出構造の発光素子について、図１９（Ｃ）を用いて説明する。図１９（Ｃ）
では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電膜７０２７上に、
発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０２４、
陽極７０２５が順に積層されている。陰極７０２３は、図１９（Ａ）の場合と同様に、仕
事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は
、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として
用いることができる。そして発光層７０２４は、図１９（Ａ）と同様に、単数の層で構成
されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０
２５は、図１９（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成す
ることができる。
陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０
２２に相当する。図１９（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光
は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
なお、駆動回路において酸化物半導体層上に設ける第２のゲート電極は、導電膜７０２７
と同じ材料で形成すると工程を簡略化できるため好ましい。また、駆動回路において酸化
物半導体層上に設ける第２のゲート電極は、導電膜７０２７及び陰極７０２３と同じ材料
を用いて積層させると、工程を簡略化できることに加え、積層することにより配線抵抗を
低下させることができ、好ましい。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。
なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と
発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流
制御用ＴＦＴが接続されている構成であってもよい。
なお本実施の形態で示す半導体装置は、図１９（Ａ）、図１９（Ｂ）、図１９（Ｃ）に示
した構成に限定されるものではなく、開示した技術的思想に基づく各種の変形が可能であ
る。
次に、半導体装置の一形態に相当する発光表示パネル（発光パネルともいう）の上面及び
断面について、図２０（Ａ）、図２０（Ｂ）を用いて説明する。図２０（Ａ）は、第１の
基板上に形成された薄膜トランジスタ及び発光素子を、第２の基板との間にシール材によ
って封止した、パネルの上面図であり、図２０（Ｂ）は、図２０（Ａ）のＨ－Ｉにおける
断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０
３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５
が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び
走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よ
って画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５
０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６と
によって、充填材４５０７と共に密封されている。このように外気に曝されないように気
密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィル
ム等）やカバー材でパッケージング（封入）することが好ましい。
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４
５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有し
ており、図２０（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信
号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
薄膜トランジスタ４５０９、４５１０は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜を半導体層
として含む信頼性の高い実施の形態１に示す薄膜トランジスタを適用することができる。
また、薄膜トランジスタ４５０９は、実施の形態１及び図１（Ｂ）に示すように半導体層
の上下にゲート電極を有している。
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電極
層４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と電気的
に接続されている。なお発光素子４５１１の構成は、第１の電極層４５１７、電界発光層
４５１２、第２の電極層４５１３の積層構造であるが、本実施の形態に示した構成に限定
されない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の
構成は適宜変えることができる。
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。
特に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁
が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層
４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、
窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ
、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８
ｂから供給されている。
本実施の形態では、接続端子電極４５１５が、発光素子４５１１が有する第１の電極層４
５１７と同じ導電膜から形成され、端子電極４５１６は、薄膜トランジスタ４５０９、４
５１０が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介
して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する第２の基板４５０６は透光性でなけ
ればならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたは
アクリルフィルムのような透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹
脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、
ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ
（エチレンビニルアセテート）を用いることができる。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは
、別途用意された単結晶半導体基板、或いは絶縁基板上に単結晶半導体膜又は多結晶半導
体膜によって形成された駆動回路で実装されていてもよい。また、信号線駆動回路のみ、
或いは一部、又は走査線駆動回路のみ、或いは一部のみを別途形成して実装しても良く、
本実施の形態は図２０（Ａ）及び図２０（Ｂ）の構成に限定されない。
以上の工程により、製造コストを低減した発光表示装置（表示パネル）を作製することが
できる。
本実施の形態は、実施の形態１、または実施の形態２に記載した構成と適宜組み合わせて
実施することが可能である。
（実施の形態７）
本実施の形態では、半導体装置の一形態に相当する液晶表示パネルの上面及び断面につい
て、図２１（Ａ１）、図２１（Ａ２）、図２１（Ｂ）を用いて説明する。図２１（Ａ１）
、図２１（Ａ２）は、第１の基板４００１上に形成された実施の形態１で示したＩｎ－Ｇ
ａ－Ｚｎ－Ｏ系非単結晶膜を半導体層として含む薄膜トランジスタ４０１０、４０１１、
及び液晶素子４０１３を、第２の基板４００６との間にシール材４００５によって封止し
た、パネルの上面図であり、図２１（Ｂ）は、図２１（Ａ１）、図２１（Ａ２）のＭ－Ｎ
における断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲む
ようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回
路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査
線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６
とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール
材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶
半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、
ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図２１（Ａ１）
は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図２１（Ａ２）は、
ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、
薄膜トランジスタを複数有しており、図２１（Ｂ）では、画素部４００２に含まれる薄膜
トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１
とを例示している。薄膜トランジスタ４０１０、４０１１上には絶縁層４０２０、４０２
１が設けられている。
薄膜トランジスタ４０１０、４０１１は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜を半導体層
として含む実施の形態１に示す薄膜トランジスタを適用することができる。薄膜トランジ
スタ４０１１は、実施の形態２の図２（Ａ）に示したバックゲート電極を有する薄膜トラ
ンジスタに相当する。
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０と電
気的に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４０
０６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８と
が重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向
電極層４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、
絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはス
テンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては
、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ－Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶ
Ｆ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィ
ルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステル
フィルムで挟んだ構造のシートを用いることもできる。
また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するため
に設けられている。なお球状のスペーサを用いていても良い。また、対向電極層４０３１
は、薄膜トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に接続され
る。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層４０
３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４０
０５に含有させる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に
用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１０μｓ～
１００μｓと短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さ
い。
なお本実施の形態は透過型液晶表示装置の例であるが、反射型液晶表示装置でも半透過型
液晶表示装置でも適用できる。
また、本実施の形態の液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に
着色層、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設
けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び
着色層の材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスと
して機能する遮光膜を設けてもよい。
また、本実施の形態では、薄膜トランジスタの表面凹凸を低減するため、及び薄膜トラン
ジスタの信頼性を向上させるため、実施の形態１で得られた薄膜トランジスタを保護膜や
平坦化絶縁膜として機能する絶縁層（絶縁層４０２０、絶縁層４０２１）で覆う構成とな
っている。なお、保護膜は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物
の侵入を防ぐためのものであり、緻密な膜が好ましい。保護膜は、スパッタ法を用いて、
酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化
アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜の単層、又は積
層で形成すればよい。本実施の形態では保護膜をスパッタ法で形成する例を示すが、特に
限定されずＰＣＶＤ法などの種々の方法で形成すればよい。駆動回路の一部においては、
この保護膜が第２のゲート絶縁層として機能し、第２のゲート絶縁層上にバックゲートを
有する薄膜トランジスタを含む。
ここでは、保護膜として積層構造の絶縁層４０２０を形成する。ここでは、絶縁層４０２
０の一層目として、スパッタ法を用いて酸化珪素膜を形成する。保護膜として酸化珪素膜
を用いると、ソース電極層及びドレイン電極層として用いるアルミニウム膜のヒロック防
止に効果がある。
また、保護膜の二層目として絶縁層を形成する。ここでは、絶縁層４０２０の二層目とし
て、スパッタ法を用いて窒化珪素膜を形成する。保護膜として窒化珪素膜を用いると、ナ
トリウム等のイオンが半導体領域中に侵入して、ＴＦＴの電気特性を変化させることを抑
制することができる。
また、保護膜を形成した後に、半導体層のアニール（３００℃～４００℃）を行ってもよ
い。また、保護膜を形成した後にバックゲートを形成する。
また、平坦化絶縁膜として絶縁層４０２１を形成する。絶縁層４０２１としては、ポリイ
ミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機
材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ－ｋ材料）
、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いる
ことができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層
４０２１を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ－Ｏ－Ｓ
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキ
ル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法
、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン
印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイ
フコーター等を用いることができる。絶縁層４０２１を材料液を用いて形成する場合、ベ
ークする工程で同時に、半導体層のアニール（３００℃～４００℃）を行ってもよい。絶
縁層４０２１の焼成工程と半導体層のアニールを兼ねることで効率よく半導体装置を作製
することが可能となる。
画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、
インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する
導電性材料を用いることができる。
また、画素電極層４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマー
ともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形
成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率
が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗
率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４
００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
本実施の形態では、接続端子電極４０１５が、液晶素子４０１３が有する画素電極層４０
３０と同じ導電膜から形成され、端子電極４０１６は、薄膜トランジスタ４０１０、４０
１１のソース電極層及びドレイン電極層と同じ導電膜で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介し
て電気的に接続されている。
また図２１（Ａ１）、図２１（Ａ２）においては、信号線駆動回路４００３を別途形成し
、第１の基板４００１に実装している例を示しているが、本実施の形態はこの構成に限定
されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部また
は走査線駆動回路の一部のみを別途形成して実装しても良い。
図２２は、ＴＦＴ基板２６００を用いて半導体装置として液晶表示モジュールを構成する
一例を示している。
図２２は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシ
ール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む
表示素子２６０４、着色層２６０５が設けられ表示領域を形成している。着色層２６０５
はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応し
た着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対向基板２６０１の
外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設されている。光源は冷
陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は、フレキシブル配
線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続され、コントロー
ル回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間に位
相差板を有した状態で積層してもよい。
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉ
ｎ－Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓ
ｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ－ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａ
ｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇ
ｎｍｅｎｔ）、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃ
ｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅ
ｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃ
ｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ
Ｃｒｙｓｔａｌ）などを用いることができる。
以上の工程により、半導体装置として製造コストを低減した液晶表示パネルを作製するこ
とができる。
本実施の形態は、実施の形態１、実施の形態２、または実施の形態３に記載した構成と適
宜組み合わせて実施することが可能である。
（実施の形態８）
開示した発明に係る半導体装置は、さまざまな電子機器（遊技機も含む）に適用するこ
とができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョ
ン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカ
メラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯
型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げら
れる。
図２３（Ａ）は、携帯情報端末機器９２００の一例を示している。携帯情報端末機器９２
００は、コンピュータを内蔵しており、様々なデータ処理を行うことが可能である。この
ような携帯情報端末機器９２００としては、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ
Ａｓｓｉｓｔａｎｃｅ）が挙げられる。
携帯情報端末機器９２００は、筐体９２０１および筐体９２０３の２つの筐体で構成され
ている。筐体９２０１と筐体９２０３は、連結部９２０７で折りたたみ可能に連結されて
いる。筐体９２０１には表示部９２０２が組み込まれており、筐体９２０３はキーボード
９２０５を備えている。もちろん、携帯情報端末機器９２００の構成は上述のものに限定
されず、少なくともバックゲート電極を有する薄膜トランジスタを備えた構成であればよ
く、その他付属設備が適宜設けられた構成とすることができる。同一基板上に駆動回路と
画素部を形成することにより製造コストが低減され、電気特性の高い薄膜トランジスタを
有する携帯情報端末機器を実現できる。
図２３（Ｂ）は、デジタルビデオカメラ９５００の一例を示している。デジタルビデオカ
メラ９５００は、筐体９５０１に表示部９５０３が組み込まれ、その他に各種操作部が設
けられている。なお、デジタルビデオカメラ９５００の構成は特に限定されず、少なくと
もバックゲート電極を有する薄膜トランジスタを備えた構成であればよく、その他付属設
備が適宜設けられた構成とすることができる。同一基板上に駆動回路と画素部を形成する
ことにより製造コストが低減され、電気特性の高い薄膜トランジスタを有するデジタルビ
デオカメラを実現できる。
図２３（Ｃ）は、携帯電話機９１００の一例を示している。携帯電話機９１００は、筐体
９１０２および筐体９１０１の２つの筐体で構成されており、連結部９１０３により折り
たたみ可能に連結されている。筐体９１０２には表示部９１０４が組み込まれており、筐
体９１０１には操作キー９１０６が設けられている。なお、携帯電話機９１００の構成は
特に限定されず、少なくともバックゲート電極を有する薄膜トランジスタを備えた構成で
あればよく、その他付属設備が適宜設けられた構成とすることができる。同一基板上に駆
動回路と画素部を形成することにより製造コストが低減され、電気特性の高い薄膜トラン
ジスタを有する携帯電話機を実現できる。
図２３（Ｄ）は、携帯可能なコンピュータ９３００の一例を示している。コンピュータ９
３００は、開閉可能に連結された筐体９３０１と筐体９３０２を備えている。筐体９３０
１には表示部９３０３が組み込まれ、筐体９３０２はキーボード９３０４などを備えてい
る。なお、コンピュータ９３００の構成は特に限定されず、少なくともバックゲート電極
を有する薄膜トランジスタを備えた構成であればよく、その他付属設備が適宜設けられた
構成とすることができる。同一基板上に駆動回路と画素部を形成することにより製造コス
トが低減され、電気特性の高い薄膜トランジスタを有するコンピュータを実現できる。
図２４（Ａ）は、テレビジョン装置９６００の一例を示している。テレビジョン装置９６
００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映
像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１
を支持した構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図２４（Ｂ）は、デジタルフォトフレーム９７００の一例を示している。例えば、デジタ
ルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示
部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影
した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒
体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像デー
タを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図２５（Ａ）は、図２３（Ｃ）の携帯電話とは異なる他の携帯電話機１０００の一例を示
している。携帯電話機１０００は、筐体１００１に組み込まれた表示部１００２の他、操
作ボタン１００３、外部接続ポート１００４、スピーカ１００５、マイク１００６などを
備えている。
図２５（Ａ）に示す携帯電話機１０００は、表示部１００２を指などで触れることで、情
報を入力することができる。また、電話を掛ける、或いはメールを打つ操作は、表示部１
００２を指などで触れることにより行うことができる。
表示部１００２の画面は主として３つのモードがある。第１は、画像の表示を主とする表
示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示
モードと入力モードの２つのモードが混合した表示＋入力モードである。
例えば、電話を掛ける、或いはメールを作成する場合は、表示部１００２を文字の入力を
主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合
、表示部１００２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好
ましい。
また、携帯電話機１０００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを
有する検出装置を設けることで、携帯電話機１０００の向き（縦か横か）を判断して、表
示部１００２の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部１００２を触れること、又は筐体１００１の操作
ボタン１００３の操作により行われる。また、表示部１００２に表示される画像の種類に
よって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画の
データであれば表示モード、テキストデータであれば入力モードに切り替える。
また、入力モードにおいて、表示部１００２の光センサで検出される信号を検知し、表示
部１００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モード
から表示モードに切り替えるように制御してもよい。
表示部１００２は、イメージセンサとして機能させることもできる。例えば、表示部１０
０２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことがで
きる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシ
ング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
図２５（Ｂ）も携帯電話機の一例である。図２５（Ｂ）の携帯電話機は、筐体９４１１に
、表示部９４１２、及び操作ボタン９４１３を含む表示装置９４１０と、筐体９４０１に
操作ボタン９４０２、外部入力端子９４０３、マイク９４０４、スピーカ９４０５、及び
着信時に発光する発光部９４０６を含む通信装置９４００とを有しており、表示機能を有
する表示装置９４１０は電話機能を有する通信装置９４００と矢印の２方向に脱着可能で
ある。よって、表示装置９４１０と通信装置９４００の短軸同士を取り付けることも、表
示装置９４１０と通信装置９４００の長軸同士を取り付けることもできる。また、表示機
能のみを必要とする場合、通信装置９４００より表示装置９４１０を取り外し、表示装置
９４１０を単独で用いることもできる。通信装置９４００と表示装置９４１０とは無線通
信又は有線通信により画像又は入力情報を授受することができ、それぞれ充電可能なバッ
テリーを有する。
１００ 基板
１０１ ゲート電極
１０２ ゲート絶縁層
１０３ 酸化物半導体層
１０５ａ ソース電極層
１０５ｂ ドレイン電極層
１０６ａ ソース領域
１０６ｂ ドレイン領域
１０７ 保護絶縁層
１０８ 容量配線
１１０ 画素電極
１１２ 走査線駆動回路
１２０ 接続電極
１２１ 端子
１２２ 端子
１２５ コンタクトホール
１２６ コンタクトホール
１２７ コンタクトホール
１２８ 透明導電膜
１２９ 透明導電膜
１４１ａ ｎ＋層
１４１ｂ ｎ＋層
１４６ａ ソース領域
１４６ｂ ドレイン領域
１４２ ｎ＋層
１４３ ｎ＋層
１４４ ｎ＋層
１４５ ｎ＋層
１５０ 端子
１５１ 端子
１５２ ゲート絶縁層
１５３ 接続電極
１５４ 保護絶縁膜
１５５ 透明導電膜
１５６ 電極
１７０ 薄膜トランジスタ
３００ 基板
３０１ 画素部
３０２ 走査線駆動回路
３０３ 信号線駆動回路
３１０ 基板
３１１ 画素部
３１２ 走査線駆動回路
３１３ 走査線駆動回路
３１４ 信号線駆動回路
３２０ 基板
３２２ 信号線入力端子
３２３ 走査線
３２４ 信号線
３２７ 画素部
３２８ 画素
３２９ 画素ＴＦＴ
３３０ 保持容量部
３３１ 画素電極
３３２ 容量線
３３３ コモン端子
３３４ 保護回路
３３５ 保護回路
３３６ 保護回路
３３７ 容量バス線
３５１ フリップフロップ回路
３５２ 制御信号線
３５３ 制御信号線
３５４ 制御信号線
３５５ 制御信号線
３５６ 制御信号線
３５７ リセット線
３６１ 論理回路部
３６２ スイッチ部
３６３ ＴＦＴ
３６４ ＴＦＴ
３６５ ＴＦＴ
３６６ ＴＦＴ
３６７ ＴＦＴ
３６８ ＴＦＴ
３６９ ＴＦＴ
３７０ ＴＦＴ
３７１ ＴＦＴ
３７２ ＴＦＴ
３７３ ＥＤＭＯＳ回路
３８１ 電源線
３８２ リセット線
３８３ 制御信号線
３８４ 電源線
３８５ 半導体層
３８６ 配線層
３８７ 配線層
３８８ 配線層
３８９ コンタクトホール
３９０ 制御信号線
４００ 基板
４０１ ゲート電極
４０２ ゲート電極
４０３ ゲート絶縁層
４０４ コンタクトホール
４０５ 酸化物半導体層
４０６ａ ｎ＋層
４０６ｂ ｎ＋層
４０８ａ ｎ＋層
４０８ｂ ｎ＋層
４０７ 酸化物半導体層
４０９ 配線
４１０ 配線
４１１ 配線
４１２ ゲート絶縁層
４２０ ｎ＋層
４２３ ｎ＋層
４２５ ｎ＋層
４３０ 薄膜トランジスタ
４３１ 薄膜トランジスタ
４３２ 薄膜トランジスタ
４３３ 薄膜トランジスタ
４７０ ゲート電極
４７１ 電極
４７１ ゲート電極
４７２ 電極
４７３ 絶縁層
４７４ 電極
４７５ 発光層
４７６ 電極
４８０ 薄膜トランジスタ
５８１ 薄膜トランジスタ
５８５ 絶縁層
５８７ 電極層
５８８ 電極層
５８９ 球形粒子
５９０ａ 黒色領域
５９０ｂ 白色領域
５９４ キャビティ
５９５ 充填材
１０００ 携帯電話機
１００１ 筐体
１００２ 表示部
１００３ 操作ボタン
１００４ 外部接続ポート
１００５ スピーカ
１００６ マイク
２６００ ＴＦＴ基板
２６０１ 対向基板
２６０２ シール材
２６０３ 画素部
２６０４ 表示素子
２６０５ 着色層
２６０６ 偏光板
２６０７ 偏光板
２６０８ 配線回路部
２６０９ フレキシブル配線基板
２６１０ 冷陰極管
２６１１ 反射板
２６１２ 回路基板
２６１３ 拡散板
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ 薄膜トランジスタ
４０１１ 薄膜トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ 絶縁層
４０２０ 絶縁層（絶縁層
４０２１ 絶縁層
４０３０ 画素電極層
４０３１ 対向電極層
４０３２ 絶縁層
４５０１ 基板
４５０２ 画素部
４５０３ａ 信号線駆動回路
４５０４ａ 走査線駆動回路
４５１８ａ ＦＰＣ
４５０５ シール材
４５０６ 基板
４５０７ 充填材
４５０９ 薄膜トランジスタ
４５１０ 薄膜トランジスタ
４５１１ 発光素子
４５１２ 電界発光層
４５１３ 電極層
４５１５ 接続端子電極
４５１６ 端子電極
４５１７ 電極層
４５１９ 異方性導電膜
４５２０ 隔壁
６４００ 画素
６４０１ スイッチング用トランジスタ
６４０２ 駆動用トランジスタ
６４０３ 容量素子
６４０４ 発光素子
６４０５ 信号線
６４０６ 走査線
６４０７ 電源線
６４０８ 共通電極
７００１ ＴＦＴ
７００２ 発光素子
７００３ 陰極
７００４ 発光層
７００５ 陽極
７０１１ 駆動用ＴＦＴ
７０１２ 発光素子
７０１３ 陰極
７０１４ 発光層
７０１５ 陽極
７０１６ 遮蔽膜
７０１７ 導電膜
７０２１ 駆動用ＴＦＴ
７０２２ 発光素子
７０２３ 陰極
７０２４ 発光層
７０２５ 陽極
７０２７ 導電膜
９１００ 携帯電話機
９１０１ 筐体
９１０２ 筐体
９１０３ 連結部
９１０４ 表示部
９１０６ 操作キー
９２００ 携帯情報端末機器
９２０１ 筐体
９２０２ 表示部
９２０３ 筐体
９２０５ キーボード
９２０７ 連結部
９３００ コンピュータ
９３０１ 筐体
９３０２ 筐体
９３０３ 表示部
９３０４ キーボード
９４００ 通信装置
９４０１ 筐体
９４０２ 操作ボタン
９４０３ 外部入力端子
９４０４ マイク
９４０５ スピーカ
９４０６ 発光部
９４１０ 表示装置
９４１１ 筐体
９４１２ 表示部
９４１３ 操作ボタン
９５００ デジタルビデオカメラ
９５０１ 筐体
９５０３ 表示部
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部

Claims (4)

  1. 第１のトランジスタ乃至第１０のトランジスタを有し、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、第３の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、第４の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第４の配線と電気的に接続され、
    前記第４のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソース又はドレインの他方は、第６の配線と電気的に接続され、
    前記第５のトランジスタのゲートは、第５の配線と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第６のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
    前記第７のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第７のトランジスタのソース又はドレインの他方は、前記第６の配線と電気的に接続され、
    前記第７のトランジスタのゲートは、前記第６の配線と電気的に接続され、
    前記第８のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
    前記第８のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第８のトランジスタのゲートは、前記第５の配線と電気的に接続され、
    前記第９のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
    前記第９のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第９のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され、
    前記第１０のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
    前記第１０のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第１０のトランジスタのゲートは、第７の配線と電気的に接続され、
    前記第１のトランジスタのゲート、及び前記第３のトランジスタのゲートとしての機能を有する第１の導電層は、前記第１のトランジスタが有する半導体層と離隔した領域において、前記第１のトランジスタのソースまたはドレインの一方、及び前記第２のトランジスタのソースまたはドレインの一方としての機能を有する第２の導電層と、重なりを有し、
    前記第８のトランジスタのゲートとしての機能を有する第３の導電層は、前記第５のトランジスタが有する半導体層と離隔した領域において、前記第５のトランジスタのソースまたはドレインの一方、前記第６のトランジスタのソースまたはドレインの一方、及び前記第１０のトランジスタのソースまたはドレインの一方としての機能を有する第４の導電層と、重なりを有する半導体装置。
  2. 第１のトランジスタ乃至第１０のトランジスタを有し、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、第３の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、第４の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第４の配線と電気的に接続され、
    前記第４のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソース又はドレインの他方は、第６の配線と電気的に接続され、
    前記第５のトランジスタのゲートは、第５の配線と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第６のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
    前記第７のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第７のトランジスタのソース又はドレインの他方は、前記第６の配線と電気的に接続され、
    前記第７のトランジスタのゲートは、前記第６の配線と電気的に接続され、
    前記第８のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
    前記第８のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第８のトランジスタのゲートは、前記第５の配線と電気的に接続され、
    前記第９のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
    前記第９のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第９のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され、
    前記第１０のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
    前記第１０のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第１０のトランジスタのゲートは、第７の配線と電気的に接続され、
    前記第１の配線は、画素部と電気的に接続され、
    前記第２の配線は、クロック信号を伝達する機能を有し、
    前記第３の配線は、電源電位を伝達する機能を有し、
    前記第１のトランジスタのゲート、及び前記第３のトランジスタのゲートとしての機能を有する第１の導電層は、前記第１のトランジスタが有する半導体層と離隔した領域において、前記第１のトランジスタのソースまたはドレインの一方、及び前記第２のトランジスタのソースまたはドレインの一方としての機能を有する第２の導電層と、重なりを有し、
    前記第８のトランジスタのゲートとしての機能を有する第３の導電層は、前記第５のトランジスタが有する半導体層と離隔した領域において、前記第５のトランジスタのソースまたはドレインの一方、前記第６のトランジスタのソースまたはドレインの一方、及び前記第１０のトランジスタのソースまたはドレインの一方としての機能を有する第４の導電層と、重なりを有する半導体装置。
  3. 第１のトランジスタ乃至第１０のトランジスタを有し、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、第３の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、第４の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第４の配線と電気的に接続され、
    前記第４のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソース又はドレインの他方は、第６の配線と電気的に接続され、
    前記第５のトランジスタのゲートは、第５の配線と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第６のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
    前記第７のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第７のトランジスタのソース又はドレインの他方は、前記第６の配線と電気的に接続され、
    前記第７のトランジスタのゲートは、前記第６の配線と電気的に接続され、
    前記第８のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
    前記第８のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第８のトランジスタのゲートは、前記第５の配線と電気的に接続され、
    前記第９のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
    前記第９のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第９のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され、
    前記第１０のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
    前記第１０のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第１０のトランジスタのゲートは、第７の配線と電気的に接続され、
    前記第１のトランジスタのゲート、及び前記第３のトランジスタのゲートとしての機能を有する第１の導電層は、前記第１のトランジスタが有する半導体層と離隔した領域において、前記第１のトランジスタのソースまたはドレインの一方、及び前記第２のトランジスタのソースまたはドレインの一方としての機能を有する第２の導電層と、重なりを有し、
    前記第８のトランジスタのゲートとしての機能を有する第３の導電層は、前記第５のトランジスタが有する半導体層と離隔した領域において、前記第５のトランジスタのソースまたはドレインの一方、前記第６のトランジスタのソースまたはドレインの一方、及び前記第１０のトランジスタのソースまたはドレインの一方としての機能を有する第４の導電層と、重なりを有し、
    前記第６のトランジスタのゲートとしての機能を有する第５の導電層は、前記第６のトランジスタが有する半導体層と離隔した領域において、前記第３の配線としての機能を有する第６の導電層と、重なりを有する半導体装置。
  4. 第１のトランジスタ乃至第１０のトランジスタを有し、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、第３の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、第４の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第４の配線と電気的に接続され、
    前記第４のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソース又はドレインの他方は、第６の配線と電気的に接続され、
    前記第５のトランジスタのゲートは、第５の配線と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第６のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
    前記第７のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第７のトランジスタのソース又はドレインの他方は、前記第６の配線と電気的に接続され、
    前記第７のトランジスタのゲートは、前記第６の配線と電気的に接続され、
    前記第８のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
    前記第８のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第８のトランジスタのゲートは、前記第５の配線と電気的に接続され、
    前記第９のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
    前記第９のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第９のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され、
    前記第１０のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
    前記第１０のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第１０のトランジスタのゲートは、第７の配線と電気的に接続され、
    前記第１の配線は、画素部と電気的に接続され、
    前記第２の配線は、クロック信号を伝達する機能を有し、
    前記第３の配線は、電源電位を伝達する機能を有し、
    前記第１のトランジスタのゲート、及び前記第３のトランジスタのゲートとしての機能を有する第１の導電層は、前記第１のトランジスタが有する半導体層と離隔した領域において、前記第１のトランジスタのソースまたはドレインの一方、及び前記第２のトランジスタのソースまたはドレインの一方としての機能を有する第２の導電層と、重なりを有し、
    前記第８のトランジスタのゲートとしての機能を有する第３の導電層は、前記第５のトランジスタが有する半導体層と離隔した領域において、前記第５のトランジスタのソースまたはドレインの一方、前記第６のトランジスタのソースまたはドレインの一方、及び前記第１０のトランジスタのソースまたはドレインの一方としての機能を有する第４の導電層と、重なりを有し、
    前記第６のトランジスタのゲートとしての機能を有する第５の導電層は、前記第６のトランジスタが有する半導体層と離隔した領域において、前記第３の配線としての機能を有する第６の導電層と、重なりを有する半導体装置。
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Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103928476A (zh) 2008-10-03 2014-07-16 株式会社半导体能源研究所 显示装置及其制造方法
EP2172977A1 (en) 2008-10-03 2010-04-07 Semiconductor Energy Laboratory Co., Ltd. Display device
WO2010038820A1 (en) 2008-10-03 2010-04-08 Semiconductor Energy Laboratory Co., Ltd. Display device
KR102251817B1 (ko) 2008-10-24 2021-05-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
US8106400B2 (en) 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101432764B1 (ko) * 2008-11-13 2014-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
KR101671660B1 (ko) 2008-11-21 2016-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치 및 전자 기기
KR101707433B1 (ko) 2009-09-04 2017-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 발광 장치를 제작하기 위한 방법
WO2011034012A1 (en) * 2009-09-16 2011-03-24 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, light emitting device, semiconductor device, and electronic device
CN112447130A (zh) 2009-10-21 2021-03-05 株式会社半导体能源研究所 显示装置和包括显示装置的电子设备
CN102484471B (zh) * 2009-10-30 2015-04-01 株式会社半导体能源研究所 驱动器电路、包括该驱动器电路的显示设备和包括该显示设备的电子设备
EP2497115A4 (en) 2009-11-06 2015-09-02 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT AND MANUFACTURING METHOD THEREFOR
US8395156B2 (en) * 2009-11-24 2013-03-12 Semiconductor Energy Laboratory Co., Ltd. Display device
KR101741732B1 (ko) 2010-05-07 2017-05-31 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101872927B1 (ko) * 2010-05-21 2018-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011158703A1 (en) * 2010-06-18 2011-12-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101845480B1 (ko) * 2010-06-25 2018-04-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
TWI541782B (zh) 2010-07-02 2016-07-11 半導體能源研究所股份有限公司 液晶顯示裝置
US20120001179A1 (en) * 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8422272B2 (en) * 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
WO2012026503A1 (en) * 2010-08-27 2012-03-01 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
KR101426515B1 (ko) * 2010-09-15 2014-08-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 표시 장치
US8916866B2 (en) * 2010-11-03 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI562379B (en) * 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
US8816425B2 (en) 2010-11-30 2014-08-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9048327B2 (en) * 2011-01-25 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Microcrystalline semiconductor film, method for manufacturing the same, and method for manufacturing semiconductor device
JP5933897B2 (ja) 2011-03-18 2016-06-15 株式会社半導体エネルギー研究所 半導体装置
KR101952570B1 (ko) * 2011-05-13 2019-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8643008B2 (en) * 2011-07-22 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6116149B2 (ja) 2011-08-24 2017-04-19 株式会社半導体エネルギー研究所 半導体装置
US9660092B2 (en) * 2011-08-31 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor including oxygen release layer
US8698137B2 (en) 2011-09-14 2014-04-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2013084333A (ja) 2011-09-28 2013-05-09 Semiconductor Energy Lab Co Ltd シフトレジスタ回路
US10014068B2 (en) * 2011-10-07 2018-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6059968B2 (ja) 2011-11-25 2017-01-11 株式会社半導体エネルギー研究所 半導体装置、及び液晶表示装置
KR102059218B1 (ko) * 2012-05-25 2019-12-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그래머블 로직 디바이스 및 반도체 장치
JP2014045175A (ja) 2012-08-02 2014-03-13 Semiconductor Energy Lab Co Ltd 半導体装置
CN103268876B (zh) * 2012-09-27 2016-03-30 厦门天马微电子有限公司 静电释放保护电路、显示面板和显示装置
TWI627751B (zh) * 2013-05-16 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
US20150069510A1 (en) * 2013-09-10 2015-03-12 Shenzhen China Star Optoelectronics Technology Co., Ltd. Thin film transistor, array substrate, and display panel
CN103474473B (zh) * 2013-09-10 2016-02-03 深圳市华星光电技术有限公司 一种薄膜晶体管开关及其制造方法
CN103474472B (zh) * 2013-09-10 2016-05-11 深圳市华星光电技术有限公司 一种薄膜晶体管、阵列基板及显示面板
TWI696023B (zh) * 2014-02-28 2020-06-11 日商半導體能源研究所股份有限公司 顯示裝置的製造方法及電子裝置的製造方法
DE112015001878B4 (de) * 2014-04-18 2021-09-09 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und elektronisches Gerät
KR102354008B1 (ko) 2014-05-29 2022-01-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치의 제작 방법 및 전자 기기
TWI766298B (zh) 2014-11-21 2022-06-01 日商半導體能源研究所股份有限公司 半導體裝置
KR102273500B1 (ko) * 2014-12-30 2021-07-06 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시 장치
CN104576658B (zh) * 2014-12-30 2017-11-14 天马微电子股份有限公司 一种阵列基板及其制作方法及显示器
KR20160096786A (ko) * 2015-02-05 2016-08-17 삼성디스플레이 주식회사 유기 발광 표시 장치
CN106298883B (zh) * 2015-06-04 2020-09-15 昆山工研院新型平板显示技术中心有限公司 一种薄膜晶体管及其制备方法
US9496415B1 (en) 2015-12-02 2016-11-15 International Business Machines Corporation Structure and process for overturned thin film device with self-aligned gate and S/D contacts
JP6904730B2 (ja) 2016-03-08 2021-07-21 株式会社半導体エネルギー研究所 撮像装置
SG10201701689UA (en) 2016-03-18 2017-10-30 Semiconductor Energy Lab Semiconductor device, semiconductor wafer, and electronic device
WO2017187301A1 (en) * 2016-04-28 2017-11-02 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
US10615187B2 (en) 2016-07-27 2020-04-07 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
KR20180076832A (ko) * 2016-12-28 2018-07-06 엘지디스플레이 주식회사 전계 발광 표시 장치 및 그 제조 방법
CN108255331B (zh) * 2016-12-29 2024-03-08 京东方科技集团股份有限公司 柔性触摸屏及制作方法、显示屏及制作方法以及显示设备
WO2018150620A1 (ja) * 2017-02-16 2018-08-23 三菱電機株式会社 薄膜トランジスタ、薄膜トランジスタ基板、液晶表示装置、及び、薄膜トランジスタ基板の製造方法
US10290665B2 (en) * 2017-04-10 2019-05-14 Shenzhen China Star Optoelectronics Technology Co., Ltd Array substrates, display devices, and the manufacturing methods thereof
TWI745420B (zh) * 2017-08-25 2021-11-11 聯華電子股份有限公司 半導體結構
JP6782211B2 (ja) * 2017-09-08 2020-11-11 株式会社東芝 透明電極、それを用いた素子、および素子の製造方法
KR102566157B1 (ko) * 2018-06-28 2023-08-11 삼성디스플레이 주식회사 표시장치
US10804406B2 (en) 2018-10-30 2020-10-13 Sharp Kabushiki Kaisha Thin-film transistor substrate, liquid crystal display device including the same, and method for producing thin-film transistor substrate
US11488990B2 (en) 2019-04-29 2022-11-01 Sharp Kabushiki Kaisha Active matrix substrate and production method thereof
CN110211974B (zh) * 2019-06-12 2022-05-24 厦门天马微电子有限公司 一种阵列基板、显示面板及阵列基板的制造方法
CN111261108A (zh) * 2020-02-11 2020-06-09 深圳市华星光电半导体显示技术有限公司 栅极驱动电路
US12078903B2 (en) * 2022-09-09 2024-09-03 Sharp Display Technology Corporation Active matrix substrate and liquid crystal display device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050156859A1 (en) 2003-12-27 2005-07-21 Lg.Philips Lcd Co., Ltd. Driving circuit including shift register and flat panel display device using the same
WO2007080813A1 (en) 2006-01-07 2007-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device and electronic device having the same
JP2008009393A (ja) 2006-06-02 2008-01-17 Semiconductor Energy Lab Co Ltd 液晶表示装置及び電子機器
JP2008112550A (ja) 2006-10-03 2008-05-15 Mitsubishi Electric Corp シフトレジスタ回路およびそれを備える画像表示装置
JP2008193545A (ja) 2007-02-07 2008-08-21 Mitsubishi Electric Corp 半導体装置およびシフトレジスタ回路
JP2008009418A5 (ja) 2007-05-30 2010-07-08

Family Cites Families (184)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6098680A (ja) * 1983-11-04 1985-06-01 Seiko Instr & Electronics Ltd 電界効果型薄膜トランジスタ
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63224258A (ja) * 1987-03-12 1988-09-19 Mitsubishi Electric Corp 薄膜トランジスタ
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63301565A (ja) 1987-05-30 1988-12-08 Matsushita Electric Ind Co Ltd 薄膜集積回路
JPH02156676A (ja) 1988-12-09 1990-06-15 Fuji Xerox Co Ltd 薄膜半導体装置
KR0133536B1 (en) * 1989-03-24 1998-04-22 Lg Electronics Inc Amorphous silicon thin film transistor with dual gates and
DE69107101T2 (de) * 1990-02-06 1995-05-24 Semiconductor Energy Lab Verfahren zum Herstellen eines Oxydfilms.
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP2572003B2 (ja) * 1992-03-30 1997-01-16 三星電子株式会社 三次元マルチチャンネル構造を有する薄膜トランジスタの製造方法
GB9208324D0 (en) * 1992-04-15 1992-06-03 British Tech Group Semiconductor devices
JPH06202156A (ja) 1992-12-28 1994-07-22 Sharp Corp ドライバーモノリシック駆動素子
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
US5847410A (en) 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH10290012A (ja) 1997-04-14 1998-10-27 Nec Corp アクティブマトリクス型液晶表示装置およびその製造方法
JP4236716B2 (ja) * 1997-09-29 2009-03-11 株式会社半導体エネルギー研究所 半導体装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2001053283A (ja) * 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001284592A (ja) 2000-03-29 2001-10-12 Sony Corp 薄膜半導体装置及びその駆動方法
US7633471B2 (en) * 2000-05-12 2009-12-15 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and electric appliance
US6828587B2 (en) * 2000-06-19 2004-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
US6549071B1 (en) * 2000-09-12 2003-04-15 Silicon Laboratories, Inc. Power amplifier circuitry and method using an inductance coupled to power amplifier switching devices
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
KR100776768B1 (ko) 2001-07-21 2007-11-16 삼성전자주식회사 액정표시패널용 기판 및 그 제조방법
JP2003037268A (ja) * 2001-07-24 2003-02-07 Minolta Co Ltd 半導体素子及びその製造方法
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) * 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
KR20030066051A (ko) 2002-02-04 2003-08-09 일진다이아몬드(주) 폴리 박막 트랜지스터를 이용한 액정 디스플레이 장치
JP2003243657A (ja) * 2002-02-12 2003-08-29 Seiko Epson Corp 半導体装置、電気光学装置、電子機器、半導体装置の製造方法、電気光学装置の製造方法
JP2003243658A (ja) * 2002-02-12 2003-08-29 Seiko Epson Corp 半導体装置、電気光学装置、電子機器、半導体装置の製造方法、電気光学装置の製造方法
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
JP4338988B2 (ja) * 2002-02-22 2009-10-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN1445821A (zh) * 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP4069648B2 (ja) 2002-03-15 2008-04-02 カシオ計算機株式会社 半導体装置および表示駆動装置
JP2003280034A (ja) 2002-03-20 2003-10-02 Sharp Corp Ｔｆｔ基板およびそれを用いる液晶表示装置
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
CN100428319C (zh) 2002-04-08 2008-10-22 三星电子株式会社 驱动电路及液晶显示器
JP2003309266A (ja) 2002-04-17 2003-10-31 Konica Minolta Holdings Inc 有機薄膜トランジスタ素子の製造方法
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
KR100846464B1 (ko) * 2002-05-28 2008-07-17 삼성전자주식회사 비정질실리콘 박막 트랜지스터-액정표시장치 및 그 제조방법
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
TWI298478B (en) 2002-06-15 2008-07-01 Samsung Electronics Co Ltd Method of driving a shift register, a shift register, a liquid crystal display device having the shift register
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
KR100870522B1 (ko) * 2002-09-17 2008-11-26 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US7271784B2 (en) * 2002-12-18 2007-09-18 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method thereof
JP4314843B2 (ja) * 2003-03-05 2009-08-19 カシオ計算機株式会社 画像読取装置及び個人認証システム
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
KR100913303B1 (ko) * 2003-05-06 2009-08-26 삼성전자주식회사 액정표시장치
JP2004070300A (ja) * 2003-06-09 2004-03-04 Sharp Corp シフトレジスタ、および、それを用いた画像表示装置
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005064344A (ja) * 2003-08-18 2005-03-10 Seiko Epson Corp 薄膜半導体装置の製造方法、薄膜半導体装置、電気光学装置及び電子機器
JP4152857B2 (ja) * 2003-10-06 2008-09-17 株式会社半導体エネルギー研究所 画像読み取り装置
KR101019045B1 (ko) * 2003-11-25 2011-03-04 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 그 제조방법
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN102354658B (zh) * 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
JP4628004B2 (ja) * 2004-03-26 2011-02-09 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
TWI280664B (en) * 2004-06-24 2007-05-01 Chunghwa Picture Tubes Ltd Double gate thin film transistor, pixel structure, and fabrication method thereof
CN100444405C (zh) 2004-07-02 2008-12-17 中华映管股份有限公司 双栅级薄膜电晶体与像素结构及其制造方法
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP1812969B1 (en) * 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
JP5053537B2 (ja) * 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
EP1810335B1 (en) * 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
RU2358355C2 (ru) * 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US8003449B2 (en) 2004-11-26 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a reverse staggered thin film transistor
JP2006164477A (ja) 2004-12-10 2006-06-22 Casio Comput Co Ltd シフトレジスタ、該シフトレジスタの駆動制御方法及び該シフトレジスタを備えた表示駆動装置
KR101066493B1 (ko) 2004-12-31 2011-09-21 엘지디스플레이 주식회사 쉬프트 레지스터
KR20060079043A (ko) * 2004-12-31 2006-07-05 엘지.필립스 엘시디 주식회사 쉬프트 레지스터
KR101078454B1 (ko) 2004-12-31 2011-10-31 엘지디스플레이 주식회사 잡음이 제거된 쉬프트레지스터구조 및 이를 구비한액정표시소자
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) * 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) * 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
KR100724485B1 (ko) * 2005-04-19 2007-06-04 엘지.필립스 엘시디 주식회사 액정표시장치의 박막트랜지스터 제조방법
US7410842B2 (en) 2005-04-19 2008-08-12 Lg. Display Co., Ltd Method for fabricating thin film transistor of liquid crystal display device
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
NO323168B1 (no) * 2005-07-11 2007-01-08 Kristin Hovden Bevegelsesaktivert enhet.
TWI250654B (en) * 2005-07-13 2006-03-01 Au Optronics Corp Amorphous silicon thin film transistor with dual gate structures and manufacturing method thereof
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
CN100502049C (zh) 2005-08-03 2009-06-17 友达光电股份有限公司 具有双栅极结构的非晶硅薄膜晶体管及其制造方法
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998374A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
WO2007040194A1 (ja) 2005-10-05 2007-04-12 Idemitsu Kosan Co., Ltd. Ｔｆｔ基板及びｔｆｔ基板の製造方法
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) * 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
JP5250929B2 (ja) 2005-11-30 2013-07-31 凸版印刷株式会社 トランジスタおよびその製造方法
CN101336485B (zh) * 2005-12-02 2012-09-26 出光兴产株式会社 Tft基板及tft基板的制造方法
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
JP5164383B2 (ja) * 2006-01-07 2013-03-21 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
KR20080108223A (ko) 2006-01-31 2008-12-12 이데미쓰 고산 가부시키가이샤 Ｔｆｔ 기판, 반사형 ｔｆｔ 기판 및 이들의 제조 방법
TW200737526A (en) * 2006-01-31 2007-10-01 Idemitsu Kosan Co TFT substrate, reflective TFT substrate and method for manufacturing such substrates
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP2007212699A (ja) 2006-02-09 2007-08-23 Idemitsu Kosan Co Ltd 反射型ｔｆｔ基板及び反射型ｔｆｔ基板の製造方法
JP5015472B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
TWI295855B (en) * 2006-03-03 2008-04-11 Ind Tech Res Inst Double gate thin-film transistor and method for forming the same
JP2007250982A (ja) 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置
JP5110803B2 (ja) * 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP2007286150A (ja) * 2006-04-13 2007-11-01 Idemitsu Kosan Co Ltd 電気光学装置、並びに、電流制御用ｔｆｔ基板及びその製造方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
KR100801961B1 (ko) 2006-05-26 2008-02-12 한국전자통신연구원 듀얼 게이트 유기트랜지스터를 이용한 인버터
JP5069950B2 (ja) * 2006-06-02 2012-11-07 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
KR101217555B1 (ko) * 2006-06-28 2013-01-02 삼성전자주식회사 접합 전계 효과 박막 트랜지스터
TWI342544B (en) 2006-06-30 2011-05-21 Wintek Corp Shift register
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP5116277B2 (ja) 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
JP5468196B2 (ja) * 2006-09-29 2014-04-09 株式会社半導体エネルギー研究所 半導体装置、表示装置及び液晶表示装置
TW202429692A (zh) * 2006-09-29 2024-07-16 日商半導體能源研究所股份有限公司 半導體裝置
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7646015B2 (en) 2006-10-31 2010-01-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device and semiconductor device
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101410926B1 (ko) * 2007-02-16 2014-06-24 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
KR100858088B1 (ko) * 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5042077B2 (ja) * 2007-04-06 2012-10-03 株式会社半導体エネルギー研究所 表示装置
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) * 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
TWI413260B (zh) * 2008-07-31 2013-10-21 Semiconductor Energy Lab 半導體裝置及其製造方法
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
CN103928476A (zh) 2008-10-03 2014-07-16 株式会社半导体能源研究所 显示装置及其制造方法
EP2172977A1 (en) * 2008-10-03 2010-04-07 Semiconductor Energy Laboratory Co., Ltd. Display device
WO2010038820A1 (en) * 2008-10-03 2010-04-08 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8106400B2 (en) * 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102251817B1 (ko) * 2008-10-24 2021-05-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101432764B1 (ko) * 2008-11-13 2014-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
KR101671660B1 (ko) 2008-11-21 2016-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치 및 전자 기기

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050156859A1 (en) 2003-12-27 2005-07-21 Lg.Philips Lcd Co., Ltd. Driving circuit including shift register and flat panel display device using the same
WO2007080813A1 (en) 2006-01-07 2007-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device and electronic device having the same
JP2008009393A (ja) 2006-06-02 2008-01-17 Semiconductor Energy Lab Co Ltd 液晶表示装置及び電子機器
JP2008112550A (ja) 2006-10-03 2008-05-15 Mitsubishi Electric Corp シフトレジスタ回路およびそれを備える画像表示装置
JP2008193545A (ja) 2007-02-07 2008-08-21 Mitsubishi Electric Corp 半導体装置およびシフトレジスタ回路
JP2008009418A5 (ja) 2007-05-30 2010-07-08

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