JP4338988B2 - 半導体装置の作製方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、レーザー光を用いて絶縁表面上に結晶成長させた結晶質半導体膜を用い、電界効果型トランジスタ、特に薄膜トランジスタを用いた半導体装置及びその作製方法に関する。
【0002】
【従来の技術】
従来、半導体装置の1つである半導体表示装置は、その駆動回路がシリコン基板上に形成されており、FPC等を介してガラス基板上の画素部と接続されていた。しかしICと、画素部が形成されたガラス基板とをFPC等で接続すると、接続している部分が物理的な衝撃に弱いという問題があった。特にFPCのピン数が多ければ多いほどこの傾向は強い。
【0003】
そこで、半導体表示装置の駆動回路やコントローラを、画素部と同じガラス基板上に集積する技術(システムオングラス)が盛んに研究開発されている。システムオングラスの実現により、FPCのピン数を抑えて上述した問題を回避することができ、なおかつ、半導体表示装置自体の大きさを抑えることができる。
【0004】
例えば半導体表示装置の1つであるアクティブマトリクス型の液晶表示装置の場合、画素部に設けられた複数の画素のうちの1つまたは幾つかを順に選択する走査線駆動回路と、選択された画素に画像情報を有する信号(ビデオ信号)を入力する信号線駆動回路とを同じガラス基板上に形成することで、液晶表示装置の物理的衝撃に対する耐性を高めることができ、液晶表示装置自体の大きさを抑えることができる。
【0005】
さらに近年では、今までシリコン基板上に形成されてきたコントローラも、駆動回路に加えて、ガラス基板上に一体形成することが試みられている。コントローラと駆動回路を、共に画素部と同じガラス基板上に一体形成することが可能になれば、半導体表示装置の大きさを飛躍的に抑えることができ、物理的衝撃に対する耐性もより高めることが可能になる。
【0006】
【発明が解決しようとする課題】
しかし、コントローラは、駆動回路や画素部の動作のタイミングを決定する信号を生成したり、外部のビデオソースから与えらる一定の規格のビデオ信号を、その駆動回路や画素部の仕様に合わせて処理したりする機能を有している。そのため、半導体表示装置の規格及び仕様、または駆動方法に合わせて、その都度コントローラ自体の設計を変える必要がある。
【0007】
例えばコントローラの設計を変えて種々の試作品を作製する必要が生じたり、顧客毎にコントローラの設計を変えなくてはならなかったりすると、コントローラを駆動回路及び画素部と共に、ガラス基板上に一体形成している場合、そのたび毎に画素部及び駆動回路を含めた全てのマスクを変えなくてはならず、半導体表示装置の製造コストを抑えることが難しくなる。
【0008】
特に近年、半導体表示装置は様々な電子機器の表示部に用いられているため、多品種少量生産の傾向が強くなってきている。そのため、コントローラをガラス基板上に一体形成すると、上述したコントローラの設計変更に伴うコストの増加が重要な問題となることが予想される。
【0009】
本発明は上述した問題に鑑み、設計変更に伴うコストを抑えることができる特定用途向けの半導体集積回路を備えた半導体装置の作製方法と、該作製方法を用いて形成された半導体装置の考案を第1の課題とする。
【0010】
また半導体装置に用いる基板は、コストの面から単結晶シリコン基板よりも、ガラス基板が有望視されている。ガラス基板は耐熱性に劣り、熱変形しやすい。そのため、ガラス基板上に結晶質TFTを形成する場合において、半導体膜の結晶化にレーザーアニールを用いることは、ガラス基板の熱変形を避けるのに非常に有効である。レーザーアニールの特徴は、輻射加熱或いは伝導加熱を利用するアニール法と比較して処理時間を大幅に短縮できることや、半導体又は半導体膜を選択的、局所的に加熱して、基板に殆ど熱的損傷を与えないことなどが挙げられている。
【0011】
なお、ここでいうレーザーアニール法とは、半導体基板又は半導体膜に形成された損傷層を再結晶化する技術や、基板上に形成された半導体膜を結晶化させる技術を指している。また、半導体基板又は半導体膜の平坦化や表面改質に適用される技術も含んでいる。適用されるレーザー発振装置は、エキシマレーザーに代表される気体レーザー発振装置、YAGレーザーに代表される固体レーザー発振装置であり、レーザー光の照射によって半導体の表面層を数十ナノ〜数十マイクロ秒程度のごく短時間加熱して結晶化させるものとして知られている。
【0012】
レーザーアニール法を用いて形成された結晶質半導体膜は、一般的に複数の結晶粒が集合して形成される。その結晶粒の位置と大きさはランダムなものであり、結晶粒の位置や大きさを指定して結晶質半導体膜を形成する事は難しい。そのため前記結晶質半導体膜を島状にパターニングすることで形成された活性層中には、結晶粒の界面(粒界)が存在することがある。
【0013】
なお粒界とは、結晶粒界とも呼ばれる、面欠陥に分類される格子欠陥の1つである。面欠陥には粒界の他に、双晶面や積層欠陥などが含まれるが、本明細書ではダングリングボンドを有する電気的に活性な面欠陥、つまり粒界と積層欠陥をまとめて粒界と総称する。
【0014】
結晶粒内と異なり、粒界には非晶質構造や結晶欠陥などに起因する再結合中心や捕獲中心が無数に存在している。この捕獲中心にキャリアがトラップされると、粒界のポテンシャルが上昇し、キャリアに対して障壁となるため、キャリアの電流輸送特性が低下することが知られている。よって、例えば半導体素子としてTFTを形成する場合に、粒界が活性層、特にチャネル形成領域中に存在すると、TFTの移動度が著しく低下したり、オン電流が低減したり、また粒界において電流が流れるためにオフ電流が増加したりと、TFTの特性に重大な影響を及ぼす。また同じ特性が得られることを前提に作製された複数のTFTにおいて、活性層中の粒界の有無によって特性がばらついたりする。
【0015】
半導体膜にレーザー光を照射したときに、得られる結晶粒の位置と大きさがランダムになるのは、以下の理由による。レーザー光の照射によって完全溶融した液体半導体膜中に固相核生成が発生するまでには、ある程度の時間が掛かる。そして時間の経過と共に、完全溶融領域において無数の結晶核が発生し、該結晶核からそれぞれ結晶が成長する。この結晶核の発生する位置は無作為であるため、不均一に結晶核が分布する。そして、互いの結晶粒がぶつかり合ったところで結晶成長が終了するため、結晶粒の位置と大きさは、ランダムなものとなる。
【0016】
駆動回路やコントローラに用いるトランジスタには高速動作が要求されるが、上述したように粒界の存在しない単結晶珪素膜をレーザーアニール法で形成するのは難しく、レーザーアニール法を用いて結晶化された結晶質半導体膜を活性層とするTFTで、単結晶シリコン基板に作製されるMOSトランジスタの特性と同等なものは、今日まで得られていない。
【0017】
本発明は上述した問題に鑑み、TFTのチャネル形成領域に粒界が形成されるのを防ぎ、粒界によってTFTの移動度が著しく低下したり、オン電流が低減したり、オフ電流が増加したりするのを防ぐことができるレーザー結晶化法を用いた、半導体装置の作製方法及び該作製方法を用いて作製された半導体装置の提供を第2の課題とする。
【0018】
【課題を解決するための手段】
本発明者らは、凹凸を有する絶縁膜上に半導体膜を形成し、該半導体膜にレーザー光を照射すると、結晶化された半導体膜の、絶縁膜の凸部上に位置する部分において選択的に粒界が形成されることを見出した。
【0019】
図42に、凹凸を有する絶縁膜上に形成された200nmの非晶質半導体膜に、連続発振のレーザー光を走査速度が5cm/secとなるように照射したときの、レーザー光の走査方向と垂直な方向におけるTEMの断面像を示す。図42(B)に、図42(A)に示したTEMの断面像を模式的に図示する。図42(B)において、8101及び8102は絶縁膜に形成された凸部である。そして結晶化された半導体膜8104は、凸部8101、8102の上部において粒界8103を有している。
【0020】
図42(B)に示すとおり、凸部8101、8102の上部において粒界8103が形成されている。本発明者らは、これはレーザー光の照射により一時的に半導体膜が溶融することで、絶縁膜の上部に位置していた半導体膜が凹部の底部方向に向かって体積移動し、そのため凸部の上に位置する半導体膜が薄くなり、応力に耐えられなくなって粒界が生じたのではないかと考えた。そして、このように結晶化された半導体膜は、凸部の上部において粒界が選択的に形成される一方、凹部(点線で示す領域)8101、8102に位置する部分には粒界が形成されにくい。なお凹部は、凸部が形成されていない窪んだ領域を指す。
【0021】
また図26に、凹凸を有する下地膜上に形成された150nmの非晶質半導体膜に、凸部の長手方向に沿って、連続発振の出力エネルギー5.5Wのレーザー光を、走査速度が50cm/secとなるように照射したときの試料を、上面から観たTEMの像を示す。また、説明を分かり易くするために、図27に、図26に示したTEMの像を模式的に示す。
【0022】
凸部8001の幅は0.5μm、凹部の幅は0.5μm、凸部の厚さは250nmである。図26、図27において、半導体膜のうち、8001に示す領域は凸部の上部に位置する部分に相当し、8002に示す領域は凹部の上部に位置する部分に相当する。図27に示すとおり、凸部8001の上部において、半導体膜に粒界8003が形成されている。
【0023】
図28は、図26において示した試料と同じ条件で作製された試料を、セコエッチした後の、レーザー光の走査方向に対して垂直な方向における断面の、TEM像である。凹凸を有する下地膜は3層の絶縁膜から構成されており、窒化珪素からなる第1の絶縁膜上に、ストライプ状の酸化珪素からなる第2の絶縁膜を形成し、第1の絶縁膜と第2の絶縁膜を覆って酸化珪素からなる第3の絶縁膜が形成されている。
【0024】
なおセコエッチは、K2Cr2O7とHFを混合した水溶液を用い、室温で75秒行なった。
【0025】
図28に示すとおり、セコエッチにより凸部8009上の粒界8005が広がり、その位置がより明確になってる。なお、凸部8009内に見える白い部分は、セコエッチにより、半導体膜の粒界を通して酸化珪素がエッチングされてしまっていることを示している。またレーザー光の照射により、半導体膜8006の表面が平坦化されている。
【0026】
このことから本発明者らは、レーザー光の照射により一次的に半導体膜が溶融することで、絶縁膜の上部に位置していた半導体膜が凹部の底部方向に向かって体積移動し、そのため凸部の上に位置する半導体膜が薄くなり、応力に耐えられなくなったことが、凸部上に粒界が生じた要因の1つではないかと考えた。
【0027】
また図29(A)〜(F)に、凹凸を有する絶縁膜上に形成された半導体膜にレーザー光を照射した際の、半導体膜における温度分布の経時変化のシミュレーション結果を示す。グラフで下側の凹凸が酸化膜で形成した下地膜8008を表している。また、上側のライン8009がシリコンと空気層の境界であり、レーザー光が照射されている部分を示している。酸化膜厚、シリコン膜厚ともに200nmで凹凸間隔は1μmとなっている。レーザー光照射の条件はガウシアンでピークエネルギー密度45000W/cm2で、σ=7×10-5secで設定した。
【0028】
図29(A)がレーザー光の照射直後の温度分布を示しており、以下図29(B)〜(F)は、それぞれ2.5μsec後毎の温度分布を示している。
【0029】
色が濃く示されている領域が、最も温度が高いと考えられる部分であり、図29(A)から(F)へ状態が移行するにつれて、色の濃い部分が少なくなっているのがわかる。特に、シリコン8009の温度は、時間の経過と共に、下地膜8008の凹部上の部分が、凸部上の部分よりも先に温度が低下しているのがわかる。
【0030】
図30に、凹凸を有する絶縁膜上に形成された半導体膜にレーザー光を照射した際の、半導体膜の位置による温度の経時変化のシミュレーション結果を示す。
【0031】
図30に示すグラフは、縦軸が半導体膜の温度(K)を示しており、横軸が時間(秒)を示している。実線は凸部上に位置する半導体膜の温度を示しており、破線が凹部上に位置する半導体膜の温度を示している。図30のシミュレーションでは、1600Kにおいて相転移にともない温度降下が一次停止しているが、相転移の後、破線で示した凹部上の半導体膜が、凸部上の半導体膜に比べて先に温度降下が開始されており、早く相転移しているのがわかる。
【0032】
これは、レーザー光の照射により半導体膜が溶融した後、該半導体膜内の熱が絶縁膜に放熱される際、絶縁膜と接している面積がより大きい部分において効率的に放熱が行われるためであると考えられる。よって、半導体膜と絶縁膜との接している面が平坦な部分よりも、接している面どうしが交わっている部分の方が絶縁膜への放熱が効率的である。また、絶縁膜の熱容量が大きい部分の方が、より効率的に放熱が行われる。例えば、凹部近傍の方が凸部近傍よりも、一定の範囲内における絶縁膜の体積が大きいため熱容量が大きいので、逃げた熱がこもりにくく、効率的に放熱が行われる。よって、凹部近傍の方が凸部近傍よりも結晶核が早く出来やすい。
【0033】
そして時間の経過と共に、凹部近傍において生成された結晶核から、凸部上に向かって結晶成長が進む。そして隣り合う凹部近傍から進んだ結晶成長が、互いにその中間付近である凸部上においてぶつかり合うことが、凸部上に粒界が生じた要因の1つではないかと考えた。
【0034】
いずれにしろ、このように結晶化された半導体膜は、凸部の上部において粒界が選択的に形成される一方、凹部(点線で示す領域)に位置する部分には粒界が形成されにくい。
【0035】
そこで本発明者らは、レーザー光で結晶化された半導体膜のうち、凹部上に設けられた粒界の比較的少ない部分をTFTの活性層に用い、さらに該TFTを複数基板上にレイアウトして、ASIC(Application Specific Integrated Circuit)の様に回路を設計し、半導体装置を作製することを考えた。
【0036】
具体的には、ストライプまたは矩形状の凹凸を有する絶縁膜上に半導体膜を形成し、連続発振のレーザー光を照射する。なお、レーザー光の走査方向は、必ずしも該絶縁膜の凹凸の長手方向に沿うようにする必要はない。このとき、連続発振のレーザー光を用いるのが最も好ましいが、パルス発振のレーザー光を用いても良い。なお、凸部は様々な形状が可能であるが、レーザー光の走査方向に対して垂直な方向における凸部の断面は、例えば矩形、三角形または台形であっても良い。レーザー光の照射により、凸部上の半導体膜は凹部上に体積移動するため、凸部上の半導体膜に応力が集中的にかかるようになり、凹部上の半導体膜中に粒界が形成されにくくなる。
【0037】
次に下地膜の凸部上に位置する結晶性の芳しくない部分を除去し、結晶性の優れた凹部上の半導体膜を活性層として用い、複数のTFTを形成する。このとき、凹部上の半導体膜は、凸部と一部接していても良いし、接していなくとも良い。
【0038】
凹部上に位置する半導体膜をTFTの活性層として積極的に用いることで、TFTのチャネル形成領域に粒界が形成されるのを防ぐことができ、粒界によってTFTの移動度が著しく低下したり、オン電流が低減したり、オフ電流が増加したりするのを防ぐことができ、TFTの特性のバラツキを抑えることができる。
【0039】
また、平坦な下地膜上の半導体膜の上に形成された絶縁膜にコンタクトホールを形成する際に、コンタクトホールのマスクがずれると、半導体膜の下に位置する下地膜がエッチングされて、該半導体膜に接するように形成された電極が断切れを起こすことがある。本発明では半導体膜の、特にソース領域とドレイン領域となる部分が、凸部と接するようにすることで、半導体膜の下に位置する下地膜がエッチングされずに、凸部の一部がエッチングされるので、ソース領域またはドレイン領域に接する配線の断切れを防ぐことができる。よって、コンタクトホールが活性層中に納まるようにするためだけにソース領域とドレイン領域の部分を大きくする必要がないので、コンタクトの確保のために集積密度が低下するのを防ぐことができる。
【0040】
なお、絶縁膜の凹部上に位置する半導体膜は比較的粒界が形成されにくく、結晶性が優れているが、必ずしも粒界を含まないわけではない。たとえ粒界が存在したとしても絶縁膜の凸部上に位置する半導体膜に比較すると、その結晶粒は大きく、結晶性が比較的優れていると言える。よって、絶縁膜の形状を設計した段階で、半導体膜の粒界が形成される位置をある程度予測することができる。つまり本発明では粒界が形成される位置を選択的に定めることができるので、活性層、より望ましくはチャネル形成領域に粒界がなるべく含まれないように、活性層をレイアウトすることが可能になる。
【0041】
なお、レーザー光のレーザービームのエッジの近傍は、中央付近に比べて一般的にエネルギー密度が低く、半導体膜の結晶性も劣る場合が多い。そのためレーザー光を走査する際に、後にTFTのチャネル形成領域となる部分と、その軌跡のエッジとが重ならないようにするのが望ましい。
【0042】
そこで、設計の段階で得られた、基板上面から見た絶縁膜または半導体膜の形状のデータ(パターン情報)を記憶手段に記憶し、そのパターン情報と、レーザー光のレーザービームの走査方向と垂直な方向における幅とから、少なくともTFTのチャネル形成領域となる部分と、レーザー光の軌跡のエッジとが重ならないように、レーザー光の走査経路を決定するようにしても良い。そして、マーカーを基準として基板の位置を合わせ、決定された走査経路にしたがってレーザー光を基板上の半導体膜に対して照射する。
【0043】
上記構成により、基板全体にレーザー光を照射するのではなく、少なくとも必要不可欠な部分にのみレーザー光を走査するようにすることができる。よって、不必要な部分にレーザー光を照射するための時間を省くことができ、よって、レーザー光照射にかかる時間を短縮化することができ、なおかつ基板の処理速度を向上させることができる。また不必要な部分にレーザー光を照射し、基板にダメージが与えられるのを防ぐことができる。
【0044】
なお、レーザー光の照射位置を決めるためのマーカーは、基板を直接レーザー光等によりエッチングすることで形成しても良いし、凹凸を有する絶縁膜を形成する際に、同時に絶縁膜の一部にマーカーを形成するようにしても良い。また、実際に形成された絶縁膜または半導体膜の形状をCCD等の撮像素子を用いて読み取り、データとして第1の記憶手段に記憶し、第2の記憶手段に設計の段階で得られた絶縁膜または半導体膜のパターン情報を記憶し、第1の記憶手段に記憶されているデータと、第2の記憶手段に記憶されているパターン情報とを照合することで、基板の位置合わせを行うようにしても良い。
【0045】
なお、レーザー光のエネルギー密度は、一般的には完全に均一ではなく、レーザービーム内の位置によりその高さが変わる。本発明では、最低限チャネル形成領域となる部分、より好ましくは凹部の平らな面全体に、一定のエネルギー密度のレーザー光を照射することが必要である。よって本発明では、レーザー光の走査により、均一なエネルギー密度を有する領域が、最低限チャネル形成領域となる部分、より好ましくは凹部の平らな面全体と完全に重なるような、エネルギー密度の分布を有するレーザービームを用いることが必要である。上記エネルギー密度の条件を満たすためには、レーザービームの形状を、矩形または線形等にすることが望ましいと考えられる。
【0046】
さらにスリットを介し、レーザービームのうちエネルギー密度の低い部分を遮蔽するようにしても良い。スリットを用いることで、比較的均一なエネルギー密度のレーザー光を凹部の平らな面全体に照射することができ、結晶化を均一に行うことができる。またスリットを設けることで、絶縁膜または半導体膜のパターン情報に応じて部分的にレーザービームの幅を変えることができ、チャネル形成領域、さらにはTFTの活性層のレイアウトにおける制約を小さくすることができる。なおレーザービームの幅とは、走査方向と垂直な方向におけるレーザービームの長さを意味する。
【0047】
また複数のレーザー発振装置から発振されたレーザー光を合成することで得られた1つのレーザービームを、レーザー結晶化に用いても良い。上記構成により、各レーザー光のエネルギー密度の弱い部分を補い合うことができる。
【0048】
また半導体膜を成膜した後、大気に曝さないように(例えば希ガス、窒素、酸素等の特定されたガス雰囲気または減圧雰囲気にする)レーザー光の照射を行い、半導体膜を結晶化させても良い。上記構成により、クリーンルーム内における分子レベルでの汚染物質、例えば空気の清浄度を高めるためのフィルター内に含まれるボロン等が、レーザー光による結晶化の際に半導体膜に混入するのを防ぐことができる。
【0049】
また、複数のTFTは、回路の仕様に関わらず、基板上にレイアウトしておく。そして、該複数のTFTがそれぞれ有するソース、ドレイン及びゲートの3つの端子を、該複数のTFTが形成されている層または該層とは異なる層に形成された配線で適宜電気的に接続し、所望する仕様の回路を形成する。このとき、基板上に形成された全てのTFTを用いる必要はなく、回路の仕様によって用いないTFTが存在していても良い。
【0050】
複数のTFTの数は、そのサイズ及び極性ごとに、所望の回路の設計が可能な程度に揃えておく必要がある。そのサイズ及び極性ごとにTFTを増やせば増やすほど、設計の幅が広がり、様々な仕様の回路を作製することが可能になる。逆にTFTの数を増やしすぎると、回路に用いないTFTの数が増え、半導体表示装置の大きさを抑えることが難しくなる。よって、回路用に基板上に形成しておくTFTの数、サイズ及び極性等はこれらの兼ね合いを考慮し、設計者が適宜設定すれば良い。
【0051】
また上記TFTのうちの幾つかの活性層及びゲートを予め接続しておき、それを1つの単位(基本セル)として複数形成しておいても良い。そして、該基本セルの有する各TFTのソース、ドレインまたはゲートを互いに配線で接続することで、該基本セルから様々な論理素子を形成し、該論理素子の組み合わせで所望の回路を設計するようにしても良い。
【0052】
また上記構成の他に、幾つかのTFTの活性層及びゲートを接続して形成される種々の論理素子を予め基板上に用意しておき、各論理素子の端子を、論理素子が有するTFTが形成されている層または該層とは異なる層に形成された配線で適宜接続し、所望する仕様の回路を形成しても良い。
【0053】
上記構成により、回路の仕様を変更するときに、予め用意されているTFTまたは論理素子を接続する配線の設計のみ変更すれば良いので、配線のパターニング用のマスクと、配線のコンタクトホール用のマスクの少なくとも2枚変更すれば良い。よって、回路の設計変更に伴うコストを抑えることができ、なおかつ様々な仕様の回路を作製することができる。
【0054】
また、半導体表示装置の画素部や駆動回路の仕様は決まっているが、画素部及び駆動回路の仕様に合ったコントローラの仕様が未決定の場合、配線以外のTFTまたは回路素子の部分を先に作製してしまうことができる。その後、顧客から受注したコントローラの仕様に合わせて、各TFTまたは回路素子を接続する配線を設計し、作製することにより、所望の仕様のコントローラを作製することができる。よってコントローラの仕様が未決定の段階で、半導体表示装置の作製を開始することができるので、顧客からの発注を受けて製品を顧客に渡すまでの時間(TAT:Turn Around Time)を短くすることができ、顧客サービスを向上させることができる。
【0055】
なお、本発明はコントローラの設計方法に限定されず、信号線駆動回路や走査線駆動回路を含む駆動回路や、その他の多種多様な回路の設計に用いることが可能である。
【0056】
【発明の実施の形態】
次に、本発明の半導体装置の作製方法について説明する。
【0057】
まず、図1(A)または図32(A)に示すように、矩形またはストライプ形状の凸部101aを有する下地膜101を基板上に形成する。図1(A)のA−A’における断面図が図1(B)に相当する。図32(A)のA−A’における断面図が図32(B)に相当する。
【0058】
基板(図示せず)は、後の工程の処理温度に耐えうる材質であれば良く、例えば石英基板、シリコン基板、バリウムホウケイ酸ガラスまたはアルミノホウケイ酸ガラスなどのガラス基板、金属基板またはステンレス基板の表面に絶縁膜を形成した基板を用いることができる。また、処理温度に耐えうる程度に耐熱性を有するプラスチック基板を用いてもよい。
【0059】
また本実施の形態では、下地膜101として酸化珪素膜を用いた。なお、下地膜101の材料はこれに限定されず、後の工程における熱処理に耐え得る材料で、なおかつTFTの特性に悪影響を与えうるアルカリ金属が、後に形成される半導体膜に混入するのを防ぐことができ、凹凸を形成することができる絶縁膜であれば良い。なおこの凹凸の形成の仕方については、後段において詳しく説明する。また、これらの他の絶縁膜を用いても良いし、単一の層からなる絶縁膜ではなく2層以上の絶縁膜の積層構造であってもよい。
【0060】
次に、下地膜101を覆うように、半導体膜102を形成する。半導体膜102は、公知の手段(スパッタ法、LPCVD法、プラズマCVD法等)により成膜することができる。なお、半導体膜は非晶質半導体膜であっても良いし、微結晶半導体膜、結晶質半導体膜であっても良い。また珪素だけではなくシリコンゲルマニウムを用いるようにしても良い。また、下地膜101を成膜した後、大気開放せずに連続的に成膜することで、半導体膜と下地膜との間に不純物が混入するのを防ぐことができる。
【0061】
なお、凸部間の幅が大きすぎたり小さすぎたりすると、本発明の効果は得られない。また凸部の高さが高すぎると、後に形成される半導体膜が凸部のエッジ近傍において膜切れを起こす可能性が高くなる。また、低すぎても本発明の効果は得られない。凸部101aの断面形状及びそのサイズついては、半導体膜の厚さとの兼ね合いを考慮し、設計者が適宜設定することができる。凸部間の幅Wsは0.01μm〜2μm、より望ましくは0.1μm〜1μm程度にするのが好ましい。また、凸部の高さWhは0.01μm〜3μm、より望ましくは0.1μm〜2μm程度にするのが好ましい。または凸部の高さを小さくし、Whを0.01μm〜1μm、より望ましくは0.05μm〜0.2μm程度にしても良い。
【0062】
次に、図2(A)または図33(A)に示すように、半導体膜102にレーザー光を照射する。図2(A)は図1(A)の後の工程に相当し、図33(A)は図32(A)の後の工程に相当する。なお、図2(B)は、図2(A)の破線A−A’における断面図に相当する。また、図33(B)は、図33(A)の破線A−A’における断面図に相当する。
【0063】
このとき、レーザー光の走査方向は、後に形成されるチャネル形成領域においてキャリアが移動する方向と同じ方向に揃える。本実施の形態では、図2(A)または図33(A)において矢印で示したように、走査方向を矩形の凸部101aの長手方向に揃えてレーザー光を照射した。レーザー光の照射により、半導体膜102は一次的に溶融し、図2(B)または図33(B)において白抜きの矢印で示したように、凸部の上部から凹部に向かってその体積が移動する。そして表面が平坦化され、なおかつ結晶性が高められた半導体膜103が形成される。レーザー光のエネルギー密度は、レーザービームのエッジの近傍において低くなっており、そのためエッジの近傍は結晶粒が小さく、結晶の粒界に沿って突起した部分(リッジ)が出現する。そのため、レーザー光のレーザービームの軌跡のエッジと、チャネル形成領域となる部分または半導体膜102の凹部上に位置する部分とが重ならないように照射する。
【0064】
本発明では公知のレーザーを用いることができる。レーザー光は連続発振であることが望ましいが、パルス発振であってもある程度本発明の効果を得ることができると考えられる。レーザーは、気体レーザーもしくは固体レーザーを用いることができる。気体レーザーとして、エキシマレーザー、Arレーザー、Krレーザーなどがあり、固体レーザーとして、YAGレーザー、YVO4レーザー、YLFレーザー、YAlO3レーザー、ガラスレーザー、ルビーレーザー、アレキサンドライドレーザー、Ti:サファイアレーザー、Y2O3レーザーなどが挙げられる。固体レーザーとしては、Cr、Nd、Er、Ho、Ce、Co、Ti、Yb又はTmがドーピングされたYAG、YVO4、YLF、YAlO3などの結晶を使ったレーザーが適用される。当該レーザーの基本波はドーピングする材料によって異なり、1μm前後の基本波を有するレーザー光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ることができる。
【0065】
またさらに、固体レーザーから発せられらた赤外レーザー光を非線形光学素子でグリーンレーザー光に変換後、さらに別の非線形光学素子によって得られる紫外レーザー光を用いることもできる。
【0066】
半導体膜103は、レーザー光の照射による体積移動により、下地膜101の凹部上において膜厚が厚くなり、逆に凸部101a上において膜厚が薄くなっている。そのため応力によって凸部上に粒界104が発生しやすく、逆に凹部上においては結晶性の良い状態が得られる。なお、凹部上において半導体膜103が必ずしも粒界を含まないわけではない。しかし、たとえ粒界が存在したとしても結晶粒が大きいので、結晶性は比較的優れたものとなっている。
【0067】
なお、半導体膜の結晶化に際し、レーザー光の照射の工程と、触媒を用いて半導体膜を結晶化させる工程とを組み合わせていても良い。触媒元素を用いる場合、特開平7−130652号公報、特開平8−78329号公報で開示された技術を用いることができる。
【0068】
次に、図3(A)または図34(A)に示すように、半導体膜103の表面をエッチングしていき、下地膜101の凸部101aの上面を露出させる。図3(A)は図2(A)の後の工程に相当し、図34(A)は図33(A)の後の工程に相当する。なお、図3(B)は、図3(A)の破線A−A’における断面図に相当する。また、図34(B)は、図34(A)の破線A−A’における断面図に相当する。上記工程により、下地膜101の凹部に存在する半導体膜105が形成される。半導体膜103の上面からの除去は、どのような方法を用いて行っても良く、例えばエッチングにより行っても良いし、CMP法により行っても良い。
【0069】
この上面からの除去により、凸部101a上の粒界が存在する部分が除去され、凸部101a間に相当する凹部の上には、後にチャネル形成領域となる結晶性の良い半導体膜が残される。
【0070】
次に、図4(A)または図35に示すように半導体膜105をパターニングすることで、活性層となる島状の半導体膜106を形成する。図4(A)は図3(A)の後の工程に相当し、図35(A)は図34(A)の後の工程に相当する。なお、図4(B)は、図4(A)の破線A−A’における断面図に相当する。また、図35(B)は、図35(A)の破線A−A’における断面図に相当する。島状の半導体膜106は、凸部101a間に形成される凹部上にその一部が存在する。さらに図35では、半導体膜106は、その一部が凸部101aと接している。TFTのチャネル形成領域は、半導体膜105の凹部上に位置する部分を用いて形成されるように、そのチャネル長、チャネル幅を考慮して、凸部101aのレイアウトを定めるのが望ましい。なお、ソース領域またはドレイン領域となる部分をも凹部上に存在する半導体膜で形成することで、ソース領域とドレイン領域の抵抗を下げることができる。
【0071】
なお、図4では各島状の半導体膜106が、凸部101aと重なっていないが、本発明はこの構成に限定されない。島状の半導体膜106の一部が凸部101a上に重なっていても良い。さらに、互いに分離した複数のチャネル形成領域と、全ての複数のチャネル形成領域を間に挟んでいるソース領域及びドレイン領域とを有し、全ての複数のチャネル形成領域が凸部101aと重なっておらず、ソース領域及びドレイン領域は凸部と一部重なっている、所謂マルチチャネル型のTFTであっても良い。
【0072】
上述した一連の工程によって得られた島状の半導体膜を活性層として用い、TFTを作製する。互いに分離した複数のチャネル形成領域を有するTFTの作製工程及びその具体的な構造は様々である。代表的には、島状の半導体膜に不純物を添加し、ソース領域とドレイン領域を形成する工程と、ゲート絶縁膜を形成する工程と、ゲート電極を形成する工程とが行われる。
【0073】
なお、本実施の形態ではレーザー光で結晶化した半導体膜の表面を、凸部が露出する程度に除去する工程の後に、パターニングにより島状の半導体膜を形成する工程を行なっているが、本発明はこの構成に限定されない。パターニングにより島状の半導体膜を形成する工程の後に、凸部が露出する程度に島状の半導体膜の表面を除去する工程を行なっても良い。
【0074】
本発明では、絶縁膜の凹部上に位置する半導体膜を、TFTの活性層として積極的に用いることで、TFTのチャネル形成領域に粒界が形成されるのを防ぐことができ、粒界によってTFTの移動度が著しく低下したり、オン電流が低減したり、オフ電流が増加したりするのを防ぐことができ、TFTの特性のバラツキを抑えることができる。
【0075】
そして、TFTを作製した後、目的とする回路の仕様に合わせて、各TFTのゲート電極、ソース領域、ドレイン領域を電気的に接続する配線を形成する。図5に、上記TFTを用いてインバーターとトランスミッションゲートを作製した例について説明する。
【0076】
図5(A)と図36に、本発明の作製方法を用いて形成されたインバーターとトランスミッションゲートの上面図を、図5(B)にその回路図を示す。上述した一連の作製方法を用いて形成された島状の半導体膜を用いて、pチャネル型TFT110、111、nチャネル型TFT112、113を形成する。これらのTFT110〜113は、少なくとも活性層と、ゲート絶縁膜と、ゲート電極とをそれぞれ有している。そして各活性層にはチャネル形成領域と、該チャネル形成領域を挟んでいるソース領域とドレイン領域とが少なくとも設けられている。
【0077】
なお、ソース領域またはドレイン領域となる不純物領域と、チャネル形成領域との間にLDD領域やオフセット領域を有していてもよい。
【0078】
各TFTは凹部上に活性層を有しており、各活性層は凸部101a間に位置し、かつ凸部101aとは重なっていない。そして、配線115〜120によって、各TFTのソース領域、ドレイン領域またはゲート電極が接続されることで、図5(B)に示した回路図を有する回路を形成することができる。具体的には、pチャネル型TFT110とnチャネル型TFT112とでインバーターを形成されている。また、pチャネル型TFT111とnチャネル型TFT113とでトランスミッションゲートが形成されている。Aに入力された信号に同期して、Inから入力された信号がサンプリングされOutから出力される。
【0079】
上記構成により、回路の仕様を変更するときに、予め用意されているTFTまたは論理素子を接続する配線のレイアウトのみ変更すれば良い。例えば図5の場合では、配線のパターニング用のマスクと、配線のコンタクトホール用のマスクの少なくとも2枚変更すれば良い。よって、回路の設計変更に伴うコストを抑えることができ、なおかつ様々な仕様の回路を作製することができる。
【0080】
なお、本発明は上記回路に限定されないことは言うまでもない。また、図5(A)では、配線115〜120が同じ層に形成されているが、本発明はこれに限定されない。各TFTを接続する配線は、異なる層に形成されていても良い。各配線を異なる層に形成することで、複雑な接続が可能になり、同じ数のTFTから形成することができる回路の種類が豊富になる。なおTFTの接続は、ダマシンプロセス等によって作製された配線(プラグ)によって行なっても良い。
【0081】
なお、上記工程において、レーザー光の照射後または結晶化後の半導体膜を下地膜の凸部が露出する程度にエッチングした後において、500〜600℃で1分から60分程度加熱することで、半導体膜内において生じている応力を緩和することができる。
【0082】
本発明の作製方法で、例えばLSIを用いたCPU、各種ロジック回路の記憶素子(例えばSRAM)、カウンタ回路、分周回路ロジック等を形成することができる。本発明は、様々な半導体装置に適用させることが可能である。
【0083】
【実施例】
以下、本発明の実施例について説明する。
【0084】
(実施例1)
本実施例では、実施の形態において島状の半導体膜を部分的にエッチングする例について説明する。
【0085】
まず、実施の形態の図2に示した状態まで作製する。そして、図6(A)に示すように、後の工程においてTFTのチャネル形成領域となる部分のみを残してマスク170で覆う。そして、この状態で半導体膜103の表面をエッチングしていき、下地膜101の凸部101aの上面を露出させる。なお、図6(B)は、図6(A)の破線B−B’における断面図に相当する。また、図6(C)は、図6(A)の破線C−C’における断面図に相当する。上記工程により、下地膜101の凹部に存在する半導体膜171が形成される。半導体膜103の上面からの除去は、どのような方法を用いて行っても良いが、本実施例ではエッチングで除去した。
【0086】
この上面からの除去により、マスクで覆われていない部分において、凸部101a上の粒界が存在する部分が除去される。凸部101a間に相当する凹部の上には、後にチャネル形成領域となる結晶性の良い半導体膜が残される。
【0087】
そして、図6に示した状態まで作製した後、半導体膜171をパターニングし、図7(A)に示すように島状の半導体膜172を形成した。図7(B)は図7(A)のB−B’における断面図に相当する。また、図7(C)は、図7(A)の破線C−C’における断面図に相当する。島状の半導体膜172は、チャネル形成領域となる部分と、ソース領域又はドレイン領域となる部分とで、厚さに差が生じている。またソース領域またはドレイン領域となる部分は、その一部が凸部101a上に重なっていても良い。
【0088】
本実施例のようにソース領域とドレイン領域の一部が凸部101aと重なっていることで、ソース領域とドレイン領域の表面を広く確保することができるので、ソース領域またはドレイン領域に接続される配線のコンタクトホールのレイアウトのマージンを大きくとることができる。
【0089】
また、平坦な下地膜上の半導体膜の上に形成された絶縁膜にコンタクトホールを形成する際に、コンタクトホールのマスクがずれると、半導体膜の下に位置する下地膜がエッチングされて、該半導体膜に接するように形成された電極が断切れを起こすことがある。本発明では半導体膜の、特にソース領域とドレイン領域となる部分が、凸部と接するようにすることで、半導体膜の下に位置する下地膜の代わりに、凸部の一部がエッチングされるので、ソース領域またはドレイン領域に接する配線の断切れを防ぐことができる。
【0090】
(実施例2)
本実施例では、実施の形態において島状の半導体膜を形成した後に、凸部を除去する例について説明する。
【0091】
まず、実施の形態の図35に示した状態まで作製する。ただし本実施例では、エッチング等により凸部だけを除去することができるような構成を有する、下地膜を形成することが肝要である。本実施例で用いる下地膜は、まず窒化珪素からなる第1の下地膜上に、矩形状の酸化珪素から成る第2の下地膜が形成されており、第1及び第2の下地膜を覆うように、酸化珪素からなる第3の下地膜を形成する。なお下地膜の構成はこれに限定されず、エッチング等により凸部だけを除去することができるような構成を有していれば良い。
【0092】
そして、図35に示した状態まで作製した後、図37に示すように下地膜が有する凸部を一部または完全に除去する。図37(A)は凸部を完全に除去した後の上面図であり、図37(B)は図37(A)のA−A’における断面図に相当する。凸部が除去された下地膜122上に島状の半導体膜121が設けられている。
【0093】
本実施例のように凸部を除去すると工程数が増加するが、下地膜の凸部がないと、TFT及び下地膜を覆って形成された絶縁膜の表面を平坦化させることができるので、絶縁膜上に形成される配線が切れてしまうのを防ぐことができる。
【0094】
凸部の除去は、ドライエッチングでもウェットエッチングでも良く、その他の方法を用いていても良い。エッチングに際し、島状の半導体膜の一部が除去されることもあり得る。
【0095】
なお、下地膜と、島状の半導体膜は、エッチングの際に選択比が取れる材料であることが重要である。例えば、本実施例のように、窒化珪素からなる第1の下地膜上に、矩形状の酸化珪素から成る第2の下地膜が形成されており、第1及び第2の下地膜を覆うように、酸化珪素からなる第3の下地膜が形成されている場合、CHF3、CF3ガスを用いたドライエッチングか、またはフッ酸系のエッチャントを用いたウェットエッチングを用いるのが好ましい。ドライエッチングを用いた場合、島状の半導体膜の下に位置する下地膜が回り込みによりエッチングされることなく、なおかつ半導体膜の側面をテーパー形状にすることができる。半導体膜の側面がテーパー形状だと、後の工程において形成される絶縁膜やゲート電極が膜切れを起こすのを防ぐことができる。またウェットエッチングを用いた場合、半導体膜の上面がエッチングされることなく下地膜の凸部を除去することができる。
【0096】
なお、高さ方向において凸部が完全に除去されずに、一部が残っていても良い。また、マスク等を用いて特定の領域においてのみ、凸部を除去するようにしても良い。また、下地膜のうち、凸部以外の部分も多少エッチングされることも有り得る。
【0097】
(実施例3)
複数の矩形またはストライプ形状の凸部がほぼ同じ間隔で並列している下地膜上に、半導体膜を成膜し、該凸部の長手方向に向かって半導体膜にレーザー光を照射すると、最も外側に位置する凸部と、その隣りに位置する凸部との間に、斜めに粒界が生じることがある。
【0098】
図8または図38に、複数の矩形またはストライプ形状の凸部がほぼ同じ間隔で並列している下地膜上に、半導体膜を成膜し、該凸部の長手方向に向かって半導体膜にレーザー光を照射したときの、半導体膜の上面図を示す。本実施例では5つの矩形状の凸部130a〜130eが並列している下地膜を用いる例について示す。凸部130a〜130eはその長手方向と垂直な方向において並列に並んでいる。そして、該凸部130a〜130eを覆うように、下地膜上に半導体膜を成膜した後、矢印で示したように、凸部130a〜130eの長手方向に向かってレーザー光を走査する。レーザー光照射後の半導体膜131は、最も外側に位置する凸部130a、130eと、そのそれぞれの隣りに位置する凸部130b、130dとの間に、斜めに粒界132が生じている。
【0099】
そのため、本実施例では、最も外側に位置する凸部130a、130eと、そのそれぞれの隣りに位置する凸部130b、130dとの間に形成される凹部上に位置する半導体膜を、TFTの活性層としては用いない。そして、その両隣りに他の凸部が存在している凸部(本実施例では凸部130b〜d)どうしの間に形成される凹部上の半導体膜を、TFTの活性層として用いることにする。
【0100】
破線133に示す部分は、後のエッチングにより島状の半導体膜となる部分を示している。
【0101】
なお、島状の半導体膜のレイアウトを考慮し、最低限必要な凸部に加えて、その外側に敢えてダミー用の凸部を設けるようにすることで、後に形成される島状の半導体膜の結晶性をより均一にすることができる。
【0102】
本実施例は、実施例1または実施例2と組み合わせて実施することができる。
【0103】
(実施例4)
本実施例では、TFTのうちの幾つかの活性層及びゲートを予め接続しておき、それを1つの単位(基本セル)として用いる場合について説明する。基本セルが有する各TFTのソース、ドレインまたはゲートを互いに配線で接続することで、該基本セルから様々な論理素子を形成し、該論理素子の組み合わせで所望の回路を設計することができる。
【0104】
図9(A)に、幾つかのTFTの活性層及びゲートを接続して形成されている基本セルの一例を示す。図9(A)に示す基本セルは、3つのpチャネル型TFT11、12、13と、3つのnチャネル型TFT14、15、16とを有している。
【0105】
3つのpチャネル型TFT11、12、13は直列に接続されている。すなわち、pチャネル型TFT12のソースとドレインが、一方はpチャネル型TFT11のソースまたはドレインのいずれか一方に、他方はpチャネル型TFT13のソースまたはドレインのいずれか一方に接続されている。
【0106】
また、3つのnチャネル型TFT14、15、16は直列に接続されている。すなわち、nチャネル型TFT15のソースとドレインが、一方はnチャネル型TFT14のソースまたはドレインのいずれか一方に、他方はnチャネル型TFT16のソースとドレインのいずれか一方に接続されている。
【0107】
そして、pチャネル型TFT12とnチャネル型TFT15は、ゲートが互いに接続されている。またpチャネル型TFT13とnチャネル型TFT16は、ゲートが互いに接続されている。
【0108】
なお、以下、説明を簡単にするために、図9(A)においてpチャネル型TFT11と12が接続しているノードと、pチャネル型TFT12と13が接続しているノードにそれぞれ20、21と番号を付す。また、nチャネル型TFT14と15が接続しているノードと、nチャネル型TFT15と16が接続しているノードにそれぞれ22、23と番号を付す。
【0109】
また、pチャネル型TFT11のソースとドレインのうち、ノード20に接続されていない方の端子に25と番号を付す。pチャネル型TFT13のソースとドレインのうち、ノード21に接続されていない方の端子に26と番号を付す。nチャネル型TFT14のソースとドレインのうち、ノード22に接続されていない方の端子に27と番号を付す。nチャネル型TFT16のソースとドレインのうち、ノード23に接続されていない方の端子に28と番号を付す。
【0110】
図10(A)または図39(A)に、図9(A)に示した基本セルの上面図を示す。pチャネル型TFT11、12、13は活性層30を共有している。nチャネル型TFT14、15、16は活性層31を共有している。活性層30と活性層31は、共に下地膜の凸部150間に形成されている。
【0111】
配線32、34、35は、活性層30に接しているゲート絶縁膜(図示せず)を間に挟んで、活性層30と重なっている。また、配線33、34、35は、活性層31に接しているゲート絶縁膜(図示せず)を間に挟んで、活性層31と重なっている。なお、配線32〜35は、活性層30、31と重なっている部分においてゲートとして機能する。なお、以下その一部がTFTのゲートとして機能する配線32〜35を、以下に説明する論理素子を形成するための配線と区別するために、ゲート配線と呼ぶ。
【0112】
ゲート配線32の活性層30と重なっている部分は、pチャネル型TFT11のゲートとして機能する。ゲート配線34の活性層30と重なっている部分は、pチャネル型TFT12のゲートとして機能する。ゲート配線35の活性層30と重なっている部分は、pチャネル型TFT13のゲートとして機能する。
【0113】
ゲート配線33の活性層31と重なっている部分は、nチャネル型TFT14のゲートとして機能する。ゲート配線34の活性層31と重なっている部分は、nチャネル型TFT15のゲートとして機能する。ゲート配線35の活性層31と重なっている部分は、nチャネル型TFT16のゲートとして機能する。
【0114】
次に、上述した基本セルを用いて、Dフリップフロップ回路を形成する例について説明する。図9(A)、図10(A)及び図39(A)に示した基本セルの端子及びノードを、活性層及びゲートとは異なる層に形成された配線で適宜接続し、Dフリップフロップを形成する。
【0115】
図9(B)に、図9(A)の基本セルをもとに形成されるDフリップフロップの回路図を示す。図9(B)では、図9(A)の基本セルにおける端子25と27を接続した。またノード20及び22を、pチャネル型TFT13及びnチャネル型TFT16のゲートと接続した。端子26及び28を、pチャネル型TFT12及びnチャネル型TFT15のゲートと接続した。またノード21に電圧Vddを印加し、ノード23に電圧Vssを印加している。なおVdd>Vssである。
【0116】
図9(C)は、図9(B)と等価の回路図であり、トランスミッションゲート40とフリップフロップ回路41とを有しているのがわかる。
【0117】
図10(B)に、図10(A)に示した基本セルを用いた場合の、図9(B)に示したDフリップフロップの上面図を示す。また図39(B)に、図39(A)に示した基本セルを用いた場合の、図9(B)に示したDフリップフロップの上面図を示す。活性層30、31、ゲート配線32〜35及びゲート絶縁膜(図示せず)を覆うように層間絶縁膜(図示せず)が形成される。そして、該層間絶縁膜上に、該層間絶縁膜及びゲート絶縁膜に形成されたコンタクトホールを介して、活性層30、31及びゲート配線32〜35に接する配線42〜49が形成される。
【0118】
具体的に配線42はゲート配線32と接している。また、配線43はゲート配線33と接している。
【0119】
配線44は、活性層30のうち、活性層30とゲート配線34とが重なっている部分と、活性層30とゲート配線35と重なっている部分とに挟まれている領域と、接している。また配線46は、活性層31のうち、活性層31とゲート配線34とが重なっている部分と、活性層31とゲート配線35と重なっている部分とに挟まれている領域と、接している。
【0120】
配線49は、活性層30において、活性層30とゲート配線32が重なっている部分を間に挟んで2分される領域のうち、他のゲート配線と重なっていない領域と接している。さらに配線49は、活性層31において、活性層31とゲート配線33が重なっている部分を間に挟んで2分される領域のうち、他のゲート配線と重なっていない領域と接している。
【0121】
配線47は、活性層30において、活性層30とゲート配線35が重なっている部分を間に挟んで2分される領域のうち、他のゲート配線と重なっていない領域と接している。さらに配線47は、活性層31において、活性層31とゲート配線35が重なっている部分を間に挟んで2分される領域のうち、他のゲート配線と重なっていない領域と接している。さらに配線47は、ゲート配線34と接している。
【0122】
配線48は、ゲート配線35と接している。また配線48は、活性層30のうち、活性層30とゲート配線32とが重なっている部分と、活性層30とゲート配線34と重なっている部分とに挟まれている領域と、接している。また配線48は、活性層31のうち、活性層31とゲート配線33とが重なっている部分と、活性層31とゲート配線34と重なっている部分とに挟まれている領域と、接している。
【0123】
また配線45は、活性層31において、活性層31とゲート配線33が重なっている部分を間に挟んで2分される領域のうち、他のゲート配線と重なっていない領域と接している。
【0124】
このように図9(B)に示す回路図に従って配線42〜49を作製することで、図10(B)または図39(B)に示したDフリップフロップ回路を作製することができる。
【0125】
なお本実施例では、図9(A)、図10(A)及び図39(A)に示した基本セルから、Dフリップフロップ回路を作成する例について説明したが、本発明はこの構成に限定されない。基本セルは図9(A)、図10(A)及び図39(A)に示した構成に限定されず、基本セルの構成は設計者が適宜設計することができる。さらに、基本セルをもとに形成される回路または論理素子はDフリップフロップ回路に限定されず、他の回路または論理素子も作製することが可能である。このとき、基本セルが有する全てのTFTを用いて回路または論理素子を設計する必要はなく、基本セルが有するTFTの一部のみを用いて回路または論理素子を形成しても良い。さらに、図9(A)、図10(A)及び図39(A)に示した構成の基本セルと、他の構成を有する種々の基本セルとを基板上に予め形成しておき、種々の構成の基本セルを用いて論理素子または回路を形成するようにしてもよい。
【0126】
本発明は上記構成により、回路の仕様を変更するときに、予め用意されているTFTまたは論理素子を接続する配線の設計及び回路の設計のみ変更すれば良いので、マスクを2枚変更するだけで良い。よって、回路の設計変更に伴うコストを抑えることができ、なおかつ様々な仕様の回路を作製することができる。
【0127】
本実施例は、実施例1または2と自由に組み合わせて実施することができる。
【0128】
(実施例5)
本実施例では、図9(A)、図10(A)及び図39(A)に示した基本セルの端子及びノードを、活性層及びゲートとは異なる層に形成された配線で適宜接続し、NANDを形成する例について説明する。
【0129】
図11(A)に、図9(A)の基本セルをもとに形成されるNANDの回路図を示す。図11(A)では、図9(A)の基本セルにおけるノード21と22を接続した。また、ノード20及び端子26に電圧Vddを印加し、端子28に電圧Vssを印加している。なおVdd>Vssである。
【0130】
図11(B)は、図11(A)と等価の回路図である。
【0131】
図12に、図10(A)の基本セルをもとに形成されるNANDの上面図を示す。図40に、図39(A)の基本セルをもとに形成されるNANDの上面図を示す。活性層30、31、ゲート配線32〜35及びゲート絶縁膜(図示せず)を覆うように層間絶縁膜(図示せず)が形成される。活性層30と活性層31は、共に下地膜の凸部150間に形成されている。そして、該層間絶縁膜上に、該層間絶縁膜及びゲート絶縁膜に形成されたコンタクトホールを介して、活性層30、31及びゲート配線32〜35のいずれかに接する配線60〜65が形成される。
【0132】
具体的に配線60は、活性層30において、活性層30とゲート配線34が重なっている部分を間に挟んで2分される領域のうち、ゲート配線35と重なっていない領域と接している。
【0133】
配線61は、ゲート配線35と接している。
【0134】
配線62は、活性層30において、活性層30とゲート配線35が重なっている部分を間に挟んで二分される領域のうち、ゲート配線34と重なっていない領域と接している。
【0135】
配線63は、活性層30のうち、活性層30とゲート配線34とが重なっている部分と、活性層30とゲート配線35と重なっている部分とに挟まれている領域と、接している。さらに配線63は、活性層31において、活性層31とゲート配線34が重なっている部分を間に挟んで2分される領域のうち、ゲート配線35と重なっていない領域と接している。
【0136】
配線64は、活性層31において、活性層31とゲート配線35が重なっている部分を間に挟んで2分される領域のうち、ゲート配線34と重なっていない領域と接している。
【0137】
配線65は、ゲート配線34と接している。
【0138】
このように図12に示す設計で配線60〜65を作製することで、図11に示したNAND回路を作製することができる。
【0139】
なお本実施例では、図9(A)、図10(A)及び図39(A)に示した基本セルから、NAND回路を作成する例について説明したが、本発明はこの構成に限定されない。基本セルは図9(A)、図10(A)及び図39(A)に示した構成に限定されず、基本セルの構成は設計者が適宜設計することができる。さらに、基本セルをもとに形成される回路または論理素子はNAND回路に限定されず、他の回路または論理素子も作製することが可能である。このとき、基本セルが有する全てのTFTを用いて回路または論理素子を設計する必要はなく、基本セルが有するTFTの一部のみを用いて回路または論理素子を形成しても良い。例えば、本実施例ではpチャネル型TFT11と、nチャネル型TFT14とを使用していない。さらに、図9(A)、図10(A)及び図39(A)に示した構成の基本セルと、他の構成を有する種々の基本セルとを基板上に予め形成しておき、種々の構成の基本セルを用いて論理素子または回路を形成するようにしてもよい。
【0140】
本実施例は、実施例1〜4と自由に組み合わせて実施することができる。
【0141】
(実施例6)
本実施例では、図9(A)、図10(A)及び図39(A)に示した基本セルの端子及びノードを、活性層及びゲートとは異なる層に形成された配線で適宜接続し、NORを形成する例について説明する。
【0142】
図13(A)に、図9(A)の基本セルをもとに形成されるNORの回路図を示す。図13(A)では、図9(A)の基本セルにおけるノード23と端子26を接続した。また、ノード20に電圧Vddを印加し、ノード22及び端子28に電圧Vssを印加している。なおVdd>Vssである。
【0143】
図13(B)は、図13(A)と等価の回路図である。
【0144】
図14または図41に、図13(A)に示したNORの上面図を示す。図14は、図10(A)の基本セルをもとに形成されるNORの上面図に相当する。図41は、図39(A)の基本セルをもとに形成されるNORの上面図に相当する。活性層30、31、ゲート配線32〜35及びゲート絶縁膜(図示せず)を覆うように層間絶縁膜(図示せず)が形成される。活性層30と活性層31は、共に下地膜の凸部150間に形成されている。そして、該層間絶縁膜上に、該層間絶縁膜及びゲート絶縁膜に形成されたコンタクトホールを介して、活性層30、31及びゲート配線32〜35のいずれかに接する配線70〜75が形成される。
【0145】
具体的に配線70は、活性層30において、活性層30とゲート配線34が重なっている部分を間に挟んで2分される領域のうち、ゲート配線35と重なっていない領域と接している。
【0146】
配線71は、ゲート配線35と接している。
【0147】
配線72は、活性層30において、活性層30とゲート配線35が重なっている部分を間に挟んで2分される領域のうち、ゲート配線34と重なっていない領域と接している。さらに配線72は、活性層31のうち、活性層31とゲート配線34とが重なっている部分と、活性層31とゲート配線35と重なっている部分とに挟まれている領域と、接している。
【0148】
配線73は、活性層31において、活性層31とゲート配線35が重なっている部分を間に挟んで2分される領域のうち、ゲート配線34と重なっていない領域と接している。
【0149】
配線74は、ゲート配線34と接している。
【0150】
配線75は、活性層31において、活性層31とゲート配線34が重なっている部分を間に挟んで2分される領域のうち、ゲート配線35と重なっていない領域と接している。
【0151】
このように図14に示した回路図に従って、配線70〜75を作製することで、図14、図41に示したNOR回路を作製することができる。
【0152】
なお本実施例では、図9(A)、図10(A)及び図39(A)に示した基本セルから、NOR回路を作成する例について説明したが、本発明はこの構成に限定されない。基本セルは図9(A)、図10(A)及び図39(A)に示した構成に限定されず、基本セルの構成は設計者が適宜設計することができる。さらに、基本セルをもとに形成される回路または論理素子はNOR回路に限定されず、他の回路または論理素子も作製することが可能である。このとき、基本セルが有する全てのTFTを用いて回路または論理素子を設計する必要はなく、基本セルが有するTFTの一部のみを用いて回路または論理素子を形成しても良い。例えば、本実施例ではpチャネル型TFT11と、nチャネル型TFT14とを使用していない。さらに、図9(A)、図10(A)及び図39(A)に示した構成の基本セルと、他の構成を有する種々の基本セルとを基板上に予め形成しておき、種々の構成の基本セルを用いて論理素子または回路を形成するようにしてもよい。
【0153】
本実施例は、実施例1〜5と組み合わせて実施することが可能である。
【0154】
(実施例7)
本実施例では、島状の半導体膜と同時に形成されるマーカーの位置について説明する。
【0155】
島状の半導体膜と同時に形成されるマーカーは、後に形成されるゲート電極のマスクのアライメントの基準として用いる。図15に、半導体膜が成膜された基板160の上面図を示す。矢印はレーザー光の走査方向を意味しており、161はレーザー光が照射される領域(レーザー光照射領域)を意味する。
【0156】
本実施例では、レーザー光照射領域161の両サイドにマーカーを形成する領域(マーカー形成領域)162を設け、マーカーにレーザー光が照射されないようにする。
【0157】
半導体膜を用いてマスクのアライメントのためのマーカーを形成する場合、マーカーにレーザー光が照射されると、マーカーのエッジ近傍の形状がレーザー光の照射前と比較して変わってしまうことがある。よってマーカーにレーザー光が照射されないようにすることで、マーカーの形状が変化するのを防ぎ、後の工程におけるアライメントを正確に行なうことができる。
【0158】
本実施例は、実施例1〜6と組み合わせて実施することが可能である。
【0159】
(実施例8)
本実施例では、本発明の作製方法を用いて形成された、半導体表示装置のコントローラの構成について説明する。なお、本実施例ではOLED(Organic Light Emitting Device)を用いた発光装置のコントローラの構成について説明するが、本発明はこれに限定されず、液晶表示装置のコントローラであっても良いし、その他の半導体表示装置のコントローラであっても良い。また、コントローラ以外の駆動回路であっても良いし、表示装置以外の半導体装置であっても良い。
【0160】
図16に本実施例のコントローラの構成を示す。コントローラは、インターフェース(I/F)350と、パネルリンクレシーバー(Panel Link Receiver)351と、位相ロックドループ(PLL:Phase Locked Loop)352と、信号変換部(FPGA:Field Programmable Logic Device)353と、SDRAM(Synchronous Dynamic Random Access Memory)354、355と、ROM(Read Only Memory)357と、電圧調整回路358と、電源359とを有している。なお本実施例ではSDRAMを用いているが、SDRAMの代わりに、高速のデータの書き込みや読み出しが可能であるならば、DRAM(Dynamic Random Access Memory)や、SRAM(Static Random Access Memory)も用いることが可能である。
【0161】
インターフェース350を介して半導体表示装置に入力されたデジタルビデオ信号は、パネルリンクレシーバー351においてパラレル−シリアル変換されてR、G、Bの各色に対応するデジタルビデオ信号として信号変換部353に入力される。
【0162】
またインターフェース350を介して半導体表示装置に入力された各種信号をもとに、パネルリンクレシーバー351においてHsync信号、Vsync信号、クロック信号CLK、交流電圧(AC Cont)が生成され、信号変換部353に入力される
【0163】
位相ロックドループ352では、半導体表示装置に入力される各種信号の周波数と、信号変換部353の動作周波数の位相とを合わせる機能を有している。信号変換部353の動作周波数は半導体表示装置に入力される各種信号の周波数と必ずしも同じではないが、互いに同期するように信号変換部353の動作周波数を位相ロックドループ352において調整する。
【0164】
ROM357は、信号変換部353の動作を制御するプログラムが記憶されており、信号変換部353はこのプログラムに従って動作する。
【0165】
信号変換部353に入力されたデジタルビデオ信号は、一旦SDRAM354、355に書き込まれ、保持される。信号変換部353では、SDRAM354に保持されている全ビットのデジタルビデオ信号のうち、全画素に対応するデジタルビデオ信号を1ビット分づつ読み出し、信号線駆動回路に入力する。
【0166】
また信号変換部353では、各ビットに対応する、OLEDの発光期間の長さに関する情報を走査線駆動回路に入力する。
【0167】
また電圧調整回路358は各画素のOLEDの陽極と陰極の間の電圧を、信号変換部353から入力される信号に同期して調整する。電源359は一定の高さの電圧を、電圧調整回路358、信号線駆動回路、走査線駆動回路及び画素部に供給している。
【0168】
コントローラが有する種々の回路のうち、TFTを用いて作製することができる回路ならば、本発明の作製方法を用いて形成することが可能である。
【0169】
本発明において用いられる駆動回路及びコントローラは、本実施例で示した構成に限定されない。本実施例は、実施例1〜7と自由に組み合わせて実施することが可能である。
【0170】
(実施例9)
本実施例では、凹凸を有する下地膜の形成の仕方について説明する。なお本実施例で示す下地膜はほんの一例であり、本発明で用いられる下地膜は、本実施例で示す構成に限定されない。
【0171】
まず、図17(A)に示すように、基板250上に絶縁膜からなる第1の下地膜251を成膜する。第1の下地膜251は本実施例では酸化窒化珪素を用いるがこれに限定されず、第2の下地膜とエッチングにおける選択比が大きい絶縁膜であれば良い。本実施例では第1の下地膜251をCVD装置でSiH4とN2Oを用いて50〜200nmの厚さになるように形成した。なお第1の下地膜は単層であっても、複数の絶縁膜を積層した構造であってもよい。
【0172】
次に、図17(B)に示すように、第1の下地膜251に接するように絶縁膜からなる第2の下地膜252を形成する。第2の下地膜252は後の工程においてパターニングし、凹凸を形成したときに、その後に成膜される半導体膜の表面に凹凸が現れる程度の膜厚にする必要がある。本実施例では第2の下地膜252として、プラズマCVD法を用いて30nm〜300nmの酸化珪素を形成する。
【0173】
次に、図17(C)に示すようにマスク253を形成し、第2の下地膜252をエッチングする。なお本実施例では、フッ化水素アンモニウム(NH4HF2)を7.13%とフッ化アンモニウム(NH4F)を15.4%含む混合溶液(ステラケミファ社製、商品名LAL500)をエッチャントとし、20℃においてウエットエッチングを行う。このエッチングにより、矩形状の凸部254が形成される。本明細書では、第1の下地膜251と凸部253とを合わせて1つの下地膜とみなす。
【0174】
なお、第1の下地膜251として窒化アルミニウム、窒化酸化アルミニウムまたは窒化珪素を用い、第2の下地膜252として酸化珪素膜を用いる場合、RFスパッタ法を用いて第2の下地膜252をパターニングすることが望ましい。第1の下地膜251として窒化アルミニウム、窒化酸化アルミニウムまたは窒化珪素は熱伝導度が高いので、発生した熱をすばやく拡散することができ、TFTの劣化を防ぐことができる。
【0175】
次に、第1の下地膜251と凸部253を覆うように半導体膜を形成する。本実施例では凸部の厚さが30nm〜300nmであるので、半導体膜の膜厚を50〜200nmとするのが望ましく、ここでは60nmとする。なお、半導体膜と下地膜との間に不純物が混入すると、半導体膜の結晶性に悪影響を与え、作製するTFTの特性バラツキやしきい値電圧の変動を増大させる可能性があるため、下地膜と半導体膜とは連続して成膜するのが望ましい。そこで本実施例では、第1の下地膜251と凸部253とからなる下地膜を形成した後は、酸化珪素膜255を薄く該下地膜上に成膜し、その後大気にさらさないように連続して半導体膜256を成膜する。酸化珪素膜の厚さは設計者が適宜設定することができるが、本実施例では5nm〜30nm程度とした。
【0176】
次に、図17とは異なる下地膜の形成の仕方について説明する。まず図18(A)に示すように基板260上に絶縁膜からなる第1の下地膜を形成する。第1の下地膜は、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜などで形成する。
【0177】
酸化珪素膜を用いる場合には、プラズマCVD法で、オルトケイ酸テトラエチル(Tetraethyl Orthosilicate:TEOS)とO2とを混合し、反応圧力40Pa、基板温度300〜400℃とし、高周波(13.56MHz)電力密度0.5〜0.8W/cm2で放電させて形成することができる。酸化窒化珪素膜を用いる場合には、プラズマCVD法でSiH4、N2O、NH3から作製される酸化窒化珪素膜、またはSiH4、N2Oから作製される酸化窒化珪素膜で形成すれば良い。この場合の作製条件は反応圧力20〜200Pa、基板温度300〜400℃とし、高周波(60MHz)電力密度0.1〜1.0W/cm2で形成することができる。また、SiH4、N2O、H2から作製される酸化窒化水素化珪素膜を適用しても良い。窒化珪素膜も同様にプラズマCVD法でSiH4、NH3から作製することが可能である。
【0178】
第1の下地膜は20〜200nm(好ましくは30〜60nm)の厚さに基板の全面に形成した後、図18(B)に示すように、フォトリソグラフィーの技術を用いマスク262を形成する。そして、エッチングにより不要な部分を除去して、矩形状の凸部263を形成する。第1の下地膜261に対してはフッ素系のガスを用いたドライエッチング法を用いても良いし、フッ素系の水溶液を用いたウエットエッチング法を用いても良い。後者の方法を選択する場合には、例えば、フッ化水素アンモニウム(NH4HF2)を7.13%とフッ化アンモニウム(NH4F)を15.4%含む混合溶液(ステラケミファ社製、商品名LAL500)でエッチングすると良い。
【0179】
次いで、図18(C)に示すように、凸部262及び基板260を覆うように、絶縁膜からなる第2の下地膜264を形成する。この層は第1の下地膜261と同様に酸化珪素膜、窒化珪素膜、酸化窒化珪素膜などで50〜300nm(好ましくは100〜200nm)の厚さに形成する。
【0180】
上記作製工程によって、凸部262及び第2の下地膜264からなる下地膜が形成される。なお、第2の下地膜264を形成した後、大気に曝さないように連続して半導体膜を成膜するようにすることで、半導体膜と下地膜の間に大気中の不純物が混入するのを防ぐことができる。
【0181】
本実施例は実施例1〜8と自由に組み合わせて実施することが可能である。
【0182】
(実施例10)
次に、本発明において用いられるレーザー照射装置の構成について、図19を用いて説明する。151はレーザー発振装置である。図19では4つのレーザー発振装置を用いているが、レーザー照射装置が有するレーザー発振装置はこの数に限定されない。
【0183】
なお、レーザー発振装置151は、チラー152を用いてその温度を一定に保つようにしても良い。チラー152は必ずしも設ける必要はないが、レーザー発振装置151の温度を一定に保つことで、出力されるレーザー光のエネルギーが温度によってばらつくのを抑えることができる。
【0184】
また154は光学系であり、レーザー発振装置151から出力された光路を変更したり、そのレーザービームの形状を加工したりして、レーザー光を集光することができる。さらに、図19のレーザー照射装置では、光学系154によって、複数のレーザー発振装置151から出力されたレーザー光のレーザービームを互いに一部を重ね合わせることで、合成することができる。
【0185】
なお、レーザー光を一次的に完全に遮蔽することができるAO変調器153を、被処理物である基板156とレーザー発振装置151との間の光路に設けても良い。また、AO変調器の代わりに、アテニュエイター(光量調整フィルタ)を設けて、レーザー光のエネルギー密度を調整するようにしても良い。
【0186】
また、被処理物である基板156とレーザー発振装置151との間の光路に、レーザー発振装置151から出力されたレーザー光のエネルギー密度を測定する手段(エネルギー密度測定手段)165を設け、測定したエネルギー密度の経時変化をコンピューター160において監視するようにしても良い。この場合、レーザー光のエネルギー密度の減衰を補うように、レーザー発振装置151からの出力を高めるようにしても良い。
【0187】
合成されたレーザービームは、スリット155を介して被処理物である基板156に照射される。スリット155は、レーザー光を遮ることが可能であり、なおかつレーザー光によって変形または損傷しないような材質で形成するのが望ましい。そして、スリット155はスリットの幅が可変であり、該スリットの幅によってレーザービームの幅を変更することができる。
【0188】
なお、スリット155を介さない場合の、レーザー発振装置151から発振されるレーザー光の基板156におけるレーザービームの形状は、レーザーの種類によって異なり、また光学系により成形することもできる。
【0189】
基板156はステージ157上に載置されている。図19では、位置制御手段158、159が、被処理物におけるレーザービームの位置を制御する手段に相当しており、ステージ157の位置が、位置制御手段158、159によって制御されている。
【0190】
図19では、位置制御手段158がX方向におけるステージ157の位置の制御を行っており、位置制御手段159はY方向におけるステージ157の位置制御を行う。
【0191】
また図19のレーザー照射装置は、メモリ等の記憶手段及び中央演算処理装置を兼ね備えたコンピューター160を有している。コンピューター160は、レーザー発振装置151の発振を制御し、レーザー光の走査経路を定め、なおかつレーザー光のレーザービームが定められた走査経路にしたがって走査されるように、位置制御手段158、159を制御し、基板を所定の位置に移動させることができる。
【0192】
なお図19では、レーザービームの位置を、基板を移動させることで制御しているが、ガルバノミラー等の光学系を用いて移動させるようにしても良いし、その両方であってもよい。
【0193】
さらに図19では、コンピューター160によって、該スリット155の幅を制御し、マスクのパターン情報に従ってレーザービームの幅を変更することができる。なおスリットは必ずしも設ける必要はない。
【0194】
さらにレーザー照射装置は、被処理物の温度を調節する手段を備えていても良い。また、レーザー光は指向性およびエネルギー密度の高い光であるため、ダンパーを設けて、反射光が不適切な箇所に照射されるのを防ぐようにしても良い。ダンパーは、反射光を吸収させる性質を有していることが望ましく、ダンパー内に冷却水を循環させておき、反射光の吸収により隔壁の温度が上昇するのを防ぐようにしても良い。また、ステージ157に基板を加熱するための手段(基板加熱手段)を設けるようにしても良い。
【0195】
なお、マーカーをレーザーで形成する場合、マーカー用のレーザー発振装置を設けるようにしても良い。この場合、マーカー用のレーザー発振装置の発振を、コンピューター160において制御するようにしても良い。さらにマーカー用のレーザー発振装置を設ける場合、マーカー用のレーザー発振装置から出力されたレーザー光を集光するための光学系を別途設ける。なおマーカーを形成する際に用いるレーザーは、代表的にはYAGレーザー、CO2レーザー等が挙げられるが、無論この他のレーザーを用いて形成することは可能である。
【0196】
またマーカーを用いた位置合わせのために、CCDカメラ163を1台、場合によっては数台設けるようにしても良い。なおCCDカメラとは、CCD(電荷結合素子)を撮像素子として用いたカメラを意味する。
【0197】
なお、マーカーを設けずに、CCDカメラ163によって絶縁膜または半導体膜のパターンを認識し、基板の位置合わせを行うようにしても良い。この場合、コンピューター160に入力されたマスクによる絶縁膜または半導体膜のパターン情報と、CCDカメラ163において収集された実際の絶縁膜または半導体膜のパターン情報とを照らし合わせて、基板の位置情報を把握することができる。この場合マーカーを別途設ける必要がない。また必ずしもCCDカメラ163を用いてマーカーの形状を把握するのではなく、例えばレーザーダイオードから発せられるレーザー光を絶縁膜または半導体膜に照射し、反射してきた光をモニターすることで、その形状を把握するようにしても良い。
【0198】
また、基板に入射したレーザー光は該基板の表面で反射し、入射したときと同じ光路を戻る、いわゆる戻り光となるが、該戻り光はレーザの出力や周波数の変動や、ロッドの破壊などの悪影響を及ぼす。そのため、前記戻り光を取り除きレーザの発振を安定させるため、アイソレータを設置するようにしても良い。
【0199】
なお、図19では、レーザー発振装置を複数台設けたレーザー照射装置の構成について示したが、レーザー発振装置は1台であってもよい。図20にレーザー発振装置が1台の、レーザー照射装置の構成を示す。図20において、201はレーザー発振装置、202はチラーである。また215はエネルギー密度測定装置、203はAO変調器、204は光学系、205はスリット、213はCCDカメラである。基板206はステージ207上に設置し、ステージ207の位置はX方向位置制御手段208、Y方向位置制御手段209によって制御されている。そして図20に示したものと同様に、コンピューター210によって、レーザー照射装置が有する各手段の動作が制御されており、図20と異なるのはレーザー発振装置が1つであることである。また光学系204は図20の場合と異なり、1つのレーザー光を集光する機能を有していれば良い。
【0200】
なお、半導体膜全体にレーザー光を走査して照射するのではなく、少なくとも必要不可欠な部分を最低限結晶化できるようにレーザー光を走査することで、半導体膜を結晶化させた後パターニングにより除去される部分にレーザー光を照射する時間を省くことができ、基板1枚あたりにかかる処理時間を大幅に短縮することができる。
【0201】
本実施例は、実施例1〜9と組み合わせて実施することが可能である。
【0202】
(実施例11)
本実施例では、複数のレーザービームを重ね合わせることで合成される、レーザービームの形状について説明する。
【0203】
図21(A)に、複数のレーザー発振装置からそれぞれ発振されるレーザー光の、スリットを介さない場合の被処理物におけるレーザービームの形状の一例を示す。図21(A)に示したレーザービームは楕円形状を有している。なお本発明において、レーザー発振装置から発振されるレーザー光のレーザービームの形状は、楕円に限定されない。レーザービームの形状はレーザーの種類によって異なり、また光学系により成形することもできる。例えば、ラムダ社製のXeClエキシマレーザー(波長308nm、パルス幅30ns)L3308から射出されたレーザー光の形状は、10mm×30mm(共にビームプロファイルにおける半値幅)の矩形状である。また、YAGレーザーから射出されたレーザー光の形状は、ロッド形状が円筒形であれば円状となり、スラブ型であれば矩形状となる。このようなレーザー光を光学系により、さらに成形することにより、所望の大きさのレーザー光をつくることもできる。
【0204】
図21(B)に図21(A)に示したレーザービームの長軸L方向におけるレーザー光のエネルギー密度の分布を示す。図21(A)に示すレーザービームは、図21(B)におけるエネルギー密度のピーク値の1/e2のエネルギー密度を満たしている領域に相当する。レーザービームが楕円形状であるレーザー光のエネルギー密度の分布は、楕円の中心Oに向かうほど高くなっている。このように図21(A)に示したレーザービームは、中心軸方向におけるエネルギー密度がガウス分布に従っており、エネルギー密度が均一だと判断できる領域が狭くなる。
【0205】
次に、図21(A)に示したレーザービームを有するレーザー光を合成したときの、レーザービームの形状を、図21(C)に示す。なお図21(C)では4つのレーザー光のレーザービームを重ね合わせることで1つの線状のレーザービームを形成した場合について示しているが、重ね合わせるレーザービームの数はこれに限定されない。
【0206】
図21(C)に示すように、各レーザー光のレーザービームは、各楕円の長軸が一致し、なおかつ互いにレーザービームの一部が重なることで合成され、1つのレーザービーム360が形成されている。なお以下、各楕円の中心Oを結ぶことで得られる直線をレーザービーム360の中心軸とする。
【0207】
図21(D)に、図21(D)に示した合成後のレーザービームの、中心軸y方向におけるレーザー光のエネルギー密度の分布を示す。なお、図21(C)に示すレーザービームは、図21(B)におけるエネルギー密度のピーク値の1/e2のエネルギー密度を満たしている領域に相当する。合成前の各レーザービームが重なり合っている部分において、エネルギー密度が加算される。例えば図示したように重なり合ったビームのエネルギー密度E1とE2を加算すると、ビームのエネルギー密度のピーク値E3とほぼ等しくなり、各楕円の中心Oの間においてエネルギー密度が平坦化される。
【0208】
なお、E1とE2を加算するとE3と等しくなるのが理想的だが、現実的には必ずしも等しい値にはならない。E1とE2を加算した値とE3との値のずれの許容範囲は、設計者が適宜設定することが可能である。
【0209】
レーザービームを単独で用いると、エネルギー密度の分布がガウス分布に従っているので、絶縁膜の平坦な部分に接している半導体膜またはアイランドとなる部分全体に均一なエネルギー密度のレーザー光を照射することが難しい。しかし、図21(D)からわかるように、複数のレーザー光を重ね合わせてエネルギー密度の低い部分を互いに補い合うようにすることで、複数のレーザー光を重ね合わせないで単独で用いるよりも、エネルギー密度が均一な領域が拡大され、半導体膜の結晶性を効率良く高めることができる。
【0210】
なお、B−B’、C−C’におけるエネルギー密度の分布は、B−B’の方がC−C’よりも弱冠小さくなっているが、ほぼ同じ大きさとみなすことができ、合成前のレーザービームのピーク値の1/e2のエネルギー密度を満たしている領域における、合成されたレーザービームの形状は、線状と言い表すことができる。
【0211】
図22は、合成されたレーザービームのエネルギー分布を示す図である。380で示した領域はエネルギー密度が均一な領域であり、381で示した領域はエネルギー密度が低い領域である。図22において、レーザービームの中心軸方向の長さをWTBWとし、エネルギー密度が均一な領域380における中心軸方向の長さをWmaxとする。WTBWがWmaxに比べて大きくなればなるほど、結晶化に用いることができるエネルギー密度が均一な領域380に対する、半導体膜の結晶化に用いることができないエネルギー密度が均一ではない領域381の割合が大きくなる。エネルギー密度が均一ではない領域381のみが照射された半導体膜は、微結晶が生成し結晶性が芳しくない。よって半導体膜のアイランドとなる領域と、領域381のみを重ねないように、走査経路及び絶縁膜の凹凸のレイアウトを定める必要が生じ、領域380に対する領域381の比率が高くなるとその制約はさらに大きくなる。よってスリットを用いて、エネルギー密度が均一ではない領域381のみが絶縁膜の凹部または凸部上に形成された半導体膜に照射されるのを防ぐことは、走査経路及び絶縁膜の凹凸のレイアウトの際に生じる制約を小さくするのに有効である。
【0212】
本実施例は実施例1〜9と組み合わせて実施することが可能である。
【0213】
(実施例12)
本実施例では、本発明に用いられるレーザー照射装置の光学系と、各光学系とスリットとの位置関係について説明する。
【0214】
楕円形状のレーザービームを有するレーザー光は、走査方向と垂直な方向におけるエネルギー密度の分布がガウス分布に従っているので、エネルギー密度の低い領域の全体に占める割合が、矩形または線形のレーザービームを有するレーザー光に比べて高い。そのため本発明では、レーザー光のレーザービームが、エネルギー密度の分布が比較的均一な矩形または線形であることが望ましい。
【0215】
図23は、レーザービームを4つ合成して1つのレーザービームにする場合の光学系を示している。図23に示す光学系は、6つのシリンドリカルレンズ417〜422を有している。矢印の方向から入射した4つのレーザー光は、4つのシリンドリカルレンズ419〜422のそれぞれに入射する。そしてシリンドリカルレンズ419、421において成形された2つのレーザー光は、シリンドリカルレンズ417において再びそのレーザービームの形状が成形されて被処理物423に照射される。一方シリンドリカルレンズ420、422において成形された2つのレーザー光は、シリンドリカルレンズ418において再びそのレーザービームの形状が成形されて被処理物423に照射される。
【0216】
被処理物423における各レーザー光のレーザービームは、互いに一部重なることで合成されて1つのレーザービームを形成している。
【0217】
各レンズの焦点距離及び入射角は設計者が適宜設定することが可能であるが、被処理物423に最も近いシリンドリカルレンズ417、418の焦点距離は、シリンドリカルレンズ419〜422の焦点距離よりも小さくする。例えば、被処理物423に最も近いシリンドリカルレンズ417、418の焦点距離を20mmとし、シリンドリカルレンズ419〜422の焦点距離を150mmとする。そしてシリンドリカルレンズ417、418から被処理物423へのレーザー光の入射角は、本実施例では25°とし、シリンドリカルレンズ419〜422からシリンドリカルレンズ417、418へのレーザー光の入射角を10°とするように各レンズを設置する。なお、戻り光を防ぐために、また均一な照射を行なうために、レーザー光の基板への入射角度を0°より大きく、望ましくは5〜30°に保つのが望ましい。
【0218】
図23では、4つのレーザービームを合成する例について示しており、この場合4つのレーザー発振装置にそれぞれ対応するシリンドリカルレンズを4つと、該4つのシリンドリカルレンズに対応する2つのシリンドリカルレンズとを有している。合成するレーザービームの数はこれに限定されず、合成するレーザービームの数は2以上8以下であれば良い。n(n=2、4、6、8)のレーザービームを合成する場合、nのレーザー発振装置にそれぞれ対応するnのシリンドリカルレンズと、該nのシリンドリカルレンズに対応するn/2のシリンドリカルレンズとを有している。n(n=3、5、7)のレーザービームを合成する場合、nのレーザー発振装置にそれぞれ対応するnのシリンドリカルレンズと、該nのシリンドリカルレンズに対応する(n+1)/2のシリンドリカルレンズとを有している。
【0219】
そして、レーザービームを5つ以上重ね合わせるとき、光学系を配置する場所及び干渉等を考慮すると、5つ目以降のレーザー光は基板の反対側から照射するのが望ましく、その場合スリットを基板の反対側にも設ける必要がある。また、基板は透過性を有していることが必要である。
【0220】
なお、戻り光がもときた光路をたどって戻るのを防ぐために、基板に対する入射角は、0°より大きく90°より小さくなるように保つようにするのが望ましい。
【0221】
また、均一なレーザー光の照射を実現するためには、照射面に垂直な平面であって、かつ合成前の各ビームの形状をそれぞれ長方形と見立てたときの短辺を含む面または長辺を含む面のいずれか一方を入射面と定義すると、前記レーザー光の入射角度φは、入射面に含まれる前記短辺または前記長辺の長さがW、前記照射面に設置され、かつ、前記レーザー光に対して透光性を有する基板の厚さがdであるとき、φ≧arctan(W/2d)を満たすのが望ましい。この議論は合成前の個々のレーザー光について成り立つ必要がある。なお、レーザー光の軌跡が、前記入射面上にないときは、該軌跡を該入射面に射影したものの入射角度をφとする。この入射角度φでレーザー光が入射されれば、基板の表面での反射光と、前記基板の裏面からの反射光とが干渉せず、一様なレーザー光の照射を行うことができる。以上の議論は、基板の屈折率を1として考えた。実際は、基板の屈折率が1.5前後のものが多く、この数値を考慮に入れると上記議論で算出した角度よりも大きな計算値が得られる。しかしながら、ビームスポットの長手方向の両端のエネルギーは減衰があるため、この部分での干渉の影響は少なく、上記の算出値で十分に干渉減衰の効果が得られる。上記のφに対する不等式は、基板がレーザビームに対して透光性のあるもの以外には適用されない。
【0222】
なお本発明に用いられるレーザー照射装置が有する光学系は、本実施
例で示した構成に限定されない。
【0223】
また、複数のレーザービームを組み合わせなくとも矩形または線形のレーザービームを得られるガスレーザーとして代表的なのはエキシマレーザーがあり、固体レーザーとして代表的なのはスラブレーザーである。本発明では、これらのレーザーを用いていても良い。また光ファイバーを用いて、エネルギー密度が均一な線状又は矩形状のレーザービームを形成することも可能である。
【0224】
本実施例は実施例1〜10と組み合わせて実施することが可能である。
【0225】
(実施例13)
本発明を用いて作製されるTFTを搭載した半導体装置は、様々な電子機器への適用が可能である。その一例は、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話等)、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ受像器、携帯電話、投影型表示装置等が挙げられる。それら電子機器の具体例を図24に示す。
【0226】
図24(A)は表示装置であり、筐体2001、支持台2002、表示部2003、スピーカー部2004、ビデオ入力端子2005等を含む。本発明の半導体装置を表示部2003に用いることで、本発明の表示装置が完成する。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、表示装置は、パソコン用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【0227】
図24(B)はデジタルスチルカメラであり、本体2101、表示部2102、受像部2103、操作キー2104、外部接続ポート2105、シャッター2106等を含む。本発明の半導体装置を表示部2102に用いることで、本発明のデジタルスチルカメラが完成する。
【0228】
図24(C)はノート型パーソナルコンピュータであり、本体2201、筐体2202、表示部2203、キーボード2204、外部接続ポート2205、ポインティングマウス2206等を含む。本発明の半導体装置を表示部2203に用いることで、本発明のノート型パーソナルコンピュータが完成する。
【0229】
図24(D)はモバイルコンピュータであり、本体2301、表示部2302、スイッチ2303、操作キー2304、赤外線ポート2305等を含む。本発明の半導体装置を表示部2302に用いることで、本発明のモバイルコンピュータが完成する。
【0230】
図24(E)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)であり、本体2401、筐体2402、表示部A2403、表示部B2404、記録媒体(DVD等)読み込み部2405、操作キー2406、スピーカー部2407等を含む。表示部A2403は主として画像情報を表示し、表示部B2404は主として文字情報を表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明の半導体装置を表示部A、B2403、2404に用いることで、本発明の画像再生装置が完成する。
【0231】
図24(F)はゴーグル型ディスプレイ(ヘッドマウントディスプレイ)であり、本体2501、表示部2502、アーム部2503を含む。本発明の半導体装置を表示部2502に用いることで、本発明のゴーグル型ディスプレイが完成する。
【0232】
図24(G)はビデオカメラであり、本体2601、表示部2602、筐体2603、外部接続ポート2604、リモコン受信部2605、受像部2606、バッテリー2607、音声入力部2608、操作キー2609、接眼部2610等を含む。本発明の半導体装置を表示部2602に用いることで、本発明のビデオカメラが完成する。
【0233】
ここで図24(H)は携帯電話であり、本体2701、筐体2702、表示部2703、音声入力部2704、音声出力部2705、操作キー2706、外部接続ポート2707、アンテナ2708等を含む。なお、表示部2703は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。本発明の半導体装置を表示部2703に用いることで、本発明の携帯電話が完成する。
【0234】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例は実施例1〜12に示したいずれの構成とも組み合わせて実施することが可能である。
【0235】
(実施例14)
本実施例では、凸部間に設けられた半導体膜と、該半導体膜が有する不純物領域と接続する配線との、接続の一実施例について説明する。
【0236】
図25(A)に凸部900を有する下地膜上に、形成されたTFTの上面図を示す。また図25(A)のA−A’における断面図を図25(B)に示す。凸部900間に設けられた半導体膜901上にゲート絶縁膜902が形成されており、該ゲート絶縁膜902上にゲート電極903が形成されている。また、ゲート電極903及び該ゲート絶縁膜902を覆って、層間絶縁膜904が形成されている。
【0237】
そして、ゲート絶縁膜902及び層間絶縁膜904に形成されたコンタクトホールを介して、層間絶縁膜904上に形成された配線905と半導体膜901が有する不純物領域とが接している。
【0238】
本実施例では、ゲート絶縁膜902及び層間絶縁膜904にコンタクトホールを開口する際に、凸部900の一部を露出させる程度に広く開ける。本発明では、凹部上の半導体膜のうち、ソース領域またはドレイン領域となる部分は、凸部と接しており、906の破線で囲んだ領域に示すように、凸部900の一部が多少エッチングされても、平坦な下地膜上に形成した場合とは異なり、半導体膜の下に位置する下地膜までエッチングされることがなく、配線が断線されにくい。凸部900の一部を露出させる程度にコンタクトホールを広く開けることができると、配線を形成する際のデザインルールが緩くなり、さらに半導体膜901と配線905との接続部における抵抗を下げることができる。
【0239】
本実施例は、実施例1〜13と自由に組み合わせて実施することが可能である。
【0240】
(実施例15)
本実施例では、可撓姓を有する基板を用いた本発明の半導体表示装置について説明する。可撓姓を有する基板を用いた半導体表示装置は、厚みが薄く軽量であるということに加えて、曲面を有するディスプレイや、ショーウィンドウ等などにも用いることができる。よって、その用途は携帯機器のみに限られず、応用範囲は多岐にわたる。
【0241】
基板が非平面の場合、課題となるのは、曲率をどこまで高められるかということである。基板の曲率を高めていくと、基板上に成膜された絶縁膜に生じる応力によって、該絶縁膜上に形成される半導体素子が、所望の特性を得られなくなるという事態が生じる。特に絶縁膜の厚さが増してくるとその傾向が強い。
【0242】
そこで本実施例では、絶縁膜で形成された下地膜が有する凸部の長手方向と、基板の母線方向とを同じ向きに保つようにする。図31に、可撓姓を有する基板を用いて形成された半導体表示装置を、湾曲させた様子を示す。基板5001には、画素部5002、走査線駆動回路5003及び信号線駆動回路5004が形成されている。基板5001には、後の工程における処理温度に耐え得る素材を用いる。
【0243】
凸部を有する下地膜5005上に形成された島状の半導体膜を用いてTFTが形成されている。そして、下地膜5005の凸部の長手方向と、基板5001の母線の方向とが実線の矢印で示すように共に一致している。このように下地膜の凸部の長手方向と、基板の母線の方向とを一致させることで、下地膜に生じる応力を分散させることができる。
【0244】
本実施例は、実施例1〜14と自由に組み合わせて実施することが可能である。
【0245】
【発明の効果】
本発明では、凹部上に位置する半導体膜をTFTの活性層として積極的に用いることで、TFTのチャネル形成領域に粒界が形成されるのを防ぐことができ、粒界によってTFTの移動度が著しく低下したり、オン電流が低減したり、オフ電流が増加したりするのを防ぐことができ、TFTの特性のバラツキを抑えることができる。
【0246】
また、回路の仕様を変更するときに、予め用意されているTFTまたは論理素子を接続する配線の設計のみ変更すれば良いので、配線のパターニング用のマスクと、配線のコンタクトホール用のマスクの少なくとも2枚を変更すれば良い。よって、回路の設計変更に伴うコストを抑えることができ、なおかつ様々な仕様の回路を作製することができる。
【0247】
さらに、本発明では半導体膜の、特にソース領域とドレイン領域となる部分が、凸部と接するようにすることで、半導体膜の下に位置する下地膜がエッチングされずに、凸部の一部がエッチングされるので、ソース領域またはドレイン領域に接する配線の断切れを防ぐことができる。
【図面の簡単な説明】
【図1】 本発明の半導体装置の作製工程を示す図。
【図2】 本発明の半導体装置の作製工程を示す図。
【図3】 本発明の半導体装置の作製工程を示す図。
【図4】 本発明の半導体装置の作製工程を示す図。
【図5】 本発明の作製方法を用いて形成されたインバーター及びトランスミッションゲートの上面図及び回路図。
【図6】 本発明の半導体装置の作製工程を示す図。
【図7】 本発明の半導体装置の作製工程を示す図。
【図8】 レーザー光照射後の粒界の位置を示す図。
【図9】 本発明の作製方法を用いて形成された基本セル及び該基本セルを用いたDフリップフロップの回路図。
【図10】 本発明の作製方法を用いて形成された基本セル及び該基本セルを用いたDフリップフロップの上面図。
【図11】 図9の基本セルを用いて形成されたNANDの回路図。
【図12】 図10の基本セルを用いて形成されたNANDの上面図。
【図13】 図9の基本セルを用いて形成されたNORの回路図。
【図14】 図10の基本セルを用いて形成されたNORの上面図。
【図15】 基板におけるマーカー形成領域の位置を示す図。
【図16】 本発明の半導体装置の1つである発光装置の、コントローラーの構成を示すブロック図。
【図17】 凸部を有する下地膜の作製方法を示す図。
【図18】 凸部を有する下地膜の作製方法を示す図。
【図19】 レーザー照射装置の図。
【図20】 レーザー照射装置の図。
【図21】 レーザービームのエネルギー密度の分布を示す図。
【図22】 レーザービームのエネルギー密度の分布を示す図。
【図23】 光学系の図。
【図24】 本発明の半導体装置を用いた電子機器の図。
【図25】 下地膜上に形成された複数のTFTの上面図及び断面図。
【図26】 凸部を有する下地膜上に形成された半導体膜にレーザー光を照射して結晶化させた後の、上面から見たTEMの像。
【図27】 図26のTEMの像の模式図。
【図28】 凸部を有する下地膜上に形成された半導体膜にレーザー光を照射して結晶化させ、セコエッチした後の、断面から見たTEMの像。
【図29】 凹凸を有する下地膜上に形成されたシリコンにレーザー光を照射したときの、温度分布の時間変化を示す図。
【図30】 凹凸を有する下地膜上に形成されたシリコンにレーザー光を照射したときの、温度の時間変化を示す図。
【図31】 可撓性を有する基板を用いて形成された半導体表示装置の図。
【図32】 本発明の半導体装置の作製工程を示す図。
【図33】 本発明の半導体装置の作製工程を示す図。
【図34】 本発明の半導体装置の作製工程を示す図。
【図35】 本発明の半導体装置の作製工程を示す図。
【図36】 本発明の作製方法を用いて形成されたインバーター及びトランスミッションゲートの上面図及び回路図。
【図37】 本発明の半導体装置の作製工程を示す図。
【図38】 レーザー光照射後の粒界の位置を示す図。
【図39】 本発明の作製方法を用いて形成された基本セル及び該基本セルを用いたDフリップフロップの上面図。
【図40】 図8の基本セルを用いて形成されたNANDの上面図。
【図41】 図8の基本セルを用いて形成されたNORの上面図。
【図42】 凸部を有する下地膜上に形成された半導体膜にレーザー光を照射して結晶化させた後のTEMの断面像と、その模式図。
Claims (9)
- 少なくとも島状半導体層上にゲート絶縁膜を介して形成されたゲート電極を有する複数の薄膜トランジスタのうち、幾つかを前記複数の薄膜トランジスタが形成されている層とは異なる層上に形成された配線で電気的に接続することで、論理素子を形成する半導体装置の作製方法であって、
基板上に複数の矩形又はストライプ形状の凸部を有する下地絶縁膜を形成し、
前記下地絶縁膜上に非晶質半導体膜を形成し、
前記非晶質半導体膜にレーザー光を照射して、結晶性半導体膜を形成し、
前記結晶性半導体膜を前記複数の凸部の一部が露出するまでその表面をエッチングし、結晶性半導体層を形成し、
前記結晶性半導体層をエッチングすることにより、前記島状半導体層を形成することを特徴とする半導体装置の作製方法。 - 基板上に複数の矩形又はストライプ形状の凸部を有する下地絶縁膜を形成し、
前記下地絶縁膜上に非晶質半導体膜を形成し、
前記非晶質半導体膜にレーザー光を照射して、結晶性半導体膜を形成し、
前記結晶性半導体膜を前記複数の凸部の一部が露出するまでその表面をエッチングし、結晶性半導体層を形成し、
前記結晶性半導体層をエッチングすることにより、複数の島状半導体層を形成し、
前記複数の島状半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に前記複数の島状半導体層のそれぞれに対応した複数のゲート電極を形成し、
前記複数の島状半導体層に不純物を添加しソース領域及びドレイン領域を形成して複数の薄膜トランジスタを形成し、
前記薄膜トランジスタを覆って層間絶縁膜を形成し、
前記層間絶縁膜にコンタクトホールを形成し、
前記複数の薄膜トランジスタの幾つかを互いに電気的に接続する配線を形成することを特徴とする半導体装置の作製方法。 - 請求項1または2において、
前記複数の凸部の高さが0.01μm〜3μmであることを特徴とする半導体装置の作製方法。 - 請求項1乃至3のいずれか一項において、
前記複数の凸部の間の幅が0.01μm〜2μmであることを特徴とする半導体装置の作製方法。 - 請求項1乃至4のいずれか一項において、
前記レーザー光は、YAGレーザー、YVO4レーザー、YLFレーザー、YAlO3レーザー、ガラスレーザー、ルビーレーザー、アレキサンドライドレーザー、Ti:サファイアレーザー、Y2O3レーザーまたはNd:YVO4レーザーから選ばれた一種または複数種を用いて出力されていることを特徴とする半導体装置の作製方法。 - 請求項1乃至5のいずれか一項において、
前記レーザー光は、スラブレーザーを用いて出力されていることを特徴とする半導体装置の作製方法。 - 請求項1乃至6のいずれか一項において、
前記レーザー光は連続発振であることを特徴とする半導体装置の作製方法。 - 請求項1乃至7のいずれか一項において、
前記レーザー光は第2高調波であることを特徴とする半導体装置の作製方法。 - 請求項1乃至8のいずれか一項において、
前記複数の島状半導体層は前記凸部と接していることを特徴とする半導体装置の作製方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003040636A JP4338988B2 (ja) | 2002-02-22 | 2003-02-19 | 半導体装置の作製方法 |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002046911 | 2002-02-22 | ||
JP2002-46911 | 2002-02-22 | ||
JP2002-72661 | 2002-03-15 | ||
JP2002072661 | 2002-03-15 | ||
JP2003040636A JP4338988B2 (ja) | 2002-02-22 | 2003-02-19 | 半導体装置の作製方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2003338508A JP2003338508A (ja) | 2003-11-28 |
JP2003338508A5 JP2003338508A5 (ja) | 2006-03-16 |
JP4338988B2 true JP4338988B2 (ja) | 2009-10-07 |
Family
ID=29715892
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003040636A Expired - Fee Related JP4338988B2 (ja) | 2002-02-22 | 2003-02-19 | 半導体装置の作製方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4338988B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101287314B1 (ko) * | 2005-12-05 | 2013-07-17 | 더 트러스티이스 오브 콜롬비아 유니버시티 인 더 시티 오브 뉴욕 | 막 처리 시스템과 방법, 및 박막 |
US8338278B2 (en) * | 2006-12-04 | 2012-12-25 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device with crystallized semiconductor film |
KR101432764B1 (ko) * | 2008-11-13 | 2014-08-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치의 제조방법 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59125663A (ja) * | 1983-01-05 | 1984-07-20 | Seiko Instr & Electronics Ltd | 薄膜半導体装置の製造方法 |
JPS60134436A (ja) * | 1983-12-23 | 1985-07-17 | Hitachi Ltd | マスタスライスlsi |
JPH02143417A (ja) * | 1988-11-24 | 1990-06-01 | Sharp Corp | 半導体装置の製造方法 |
JPH0645565A (ja) * | 1992-07-22 | 1994-02-18 | Nec Ic Microcomput Syst Ltd | 集積回路装置 |
JP2000068520A (ja) * | 1997-12-17 | 2000-03-03 | Matsushita Electric Ind Co Ltd | 半導体薄膜、その製造方法、および製造装置、ならびに半導体素子、およびその製造方法 |
-
2003
- 2003-02-19 JP JP2003040636A patent/JP4338988B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003338508A (ja) | 2003-11-28 |
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