CN104576658B - 一种阵列基板及其制作方法及显示器 - Google Patents

Abstract

本发明公开了一种阵列基板及其制作方法及显示器，该阵列基板包括：基板；设置在基板上显示区内的栅极以及设置在基板上绑定区内的第一走线；覆盖在栅极以及所述第一走线上的栅极绝缘层；栅极绝缘层内设置有第一开孔，第一开孔暴露至少部分第一走线；位于栅极绝缘层上显示区内的源极，及位于栅极绝缘层上绑定区内的第二走线，第二走线通过第一开孔与第一走线电连接；覆盖至少部分源极及至少部分第二走线的氧化物半导体层，氧化物半导体层与第二走线电连接；覆盖氧化物半导体层的钝化层，钝化层具有第二开孔，其中，第二开孔暴露至少部分位于第二走线上方的氧化物半导体层。本发明简化了制作工艺，并降低了制作成本。

Description

一种阵列基板及其制作方法及显示器

技术领域

本发明涉及显示技术领域，更具体的说，涉及一种阵列基板及其制作方法及包括该阵列基板的显示器。

背景技术

随着科学技术的不断发展，具有显示器的电子设备被越来越广泛的应用到人们的日常生活与工作中，为人们的日常生活与工作带来了巨大的便利，使得人们日常生活与工作丰富多样化。

一般的，显示器包括：相对设置的阵列基板以及彩膜基板；设置在阵列基板与彩膜基板之间的显示介质，如液晶层。阵列基板具有显示区以及设置在所述显示区外围的绑定区。阵列基板对应显示区的位置设置有显示单元，对应绑定区的位置设置有走线。

现有的阵列基板在制作过程中，为了避免绑定区的走线被氧化，在制作过程中需要在走线表面形成ITO层，在对走线进行焊接绑定时，还需要将该金属层刻蚀去除，导致工艺复杂，成本高。

发明内容

为解决上述问题，本发明实施例提供了一种阵列基板及其制作方法及显示器，简化了制作工艺，降低了成本。

为实现上述目的，本发明提供了一种阵列基板，包括显示区以及设置在显示区外围的绑定区，该阵列基板包括：

基板；

设置在所述基板上所述显示区内的栅极以及设置在所述基板上所述绑定区内的第一走线；

覆盖在所述栅极以及所述第一走线上的栅极绝缘层；所述栅极绝缘层内设置有第一开孔，所述第一开孔暴露至少部分所述第一走线；位于所述栅极绝缘层上所述显示区内的源极，及位于所述栅极绝缘层上所述绑定区内的第二走线，所述第二走线通过所述第一开孔与所述第一走线电连接；

覆盖至少部分所述源极及至少部分所述第二走线的氧化物半导体层，所述氧化物半导体层与所述第二走线电连接；

覆盖所述氧化物半导体层的钝化层，所述钝化层具有第二开孔，其中，所述第二开孔暴露至少部分位于所述第二走线上方的氧化物半导体层。

本发明还提供了一种阵列基板的制作方法，所述阵列基板包括显示区以及设置在显示区外围的绑定区，该制作方法包括：

提供一基板；

在所述基板表面形成第一金属层，图案化所述第一金属层，在所述基板上所述显示区内形成栅极，在所述基板上所述绑定区内形成第一走线；

在所述第一金属层上形成栅极绝缘层，图案化所述栅极绝缘层，在所述栅极绝缘层内形成第一开孔，所述第一开孔暴露至少部分所述第一走线；

在所述栅极绝缘层上形成第二金属层，图案化所述第二金属层，形成位于所述显示区内的源极以及位于所述绑定区内的第二走线，所述第二走线通过所述第一开孔与所述第一走线电连接；

在图案化后的第二金属层上形成氧化物半导体层，所述氧化物半导体层覆盖至少部分所述源极及至少部分所述第二走线；

在所述氧化物半导体层表面形成钝化层，图案化所述钝化层，在所述钝化层内形成第二开孔，其中，所述第二开孔暴露至少部分位于所述第二走线上方的氧化物半导体层；

通过所述第二开孔对所述氧化物半导体层进行导电性处理，使得位于所述第二开孔处的所述氧化物半导体层与所述第二走线电连接。

本发明还提供了一种显示器，其特征在于，所述显示器包括上述任一项所述的阵列基板。

通过上述描述可知，本发明所述阵列基板包括：基板；设置在基板上显示区内的栅极以及设置在基板上绑定区内的第一走线；覆盖在栅极以及所述第一走线上的栅极绝缘层；栅极绝缘层内设置有第一开孔，第一开孔暴露至少部分第一走线；位于栅极绝缘层上显示区内的源极，及位于栅极绝缘层上绑定区内的第二走线，第二走线通过第一开孔与第一走线电连接；覆盖至少部分源极及至少部分第二走线的氧化物半导体层，氧化物半导体层与第二走线电连接；覆盖氧化物半导体层的钝化层，钝化层具有第二开孔，其中，第二开孔暴露至少部分位于第二走线上方的氧化物半导体层。采用氧化物半导体层作为绑定区的保护层，通过导电性增加可以与走线电连接，进行焊接绑定，简化了制作工艺，并降低了制作成本。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本发明实施例提供的一种阵列基板的结构示意图；

图2为本发明实施例提供的另一种阵列基板的结构示意图；

图3为本发明实施例提供的一种阵列基板的制作方法的流程示意图；

图4-图10为图3所示制作方法的各步骤的产品结构示意图；

图11-图14为本发明提供的另一种制作方法中对应步骤的产品结构示意图；

图15为本发明提供的一种显示器的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供了一种阵列基板，包括显示区以及设置在显示区外围的绑定区，该阵列基板包括：基板；设置在基板上显示区内的栅极以及设置在基板上绑定区内的第一走线；覆盖在栅极以及所述第一走线上的栅极绝缘层；栅极绝缘层内设置有第一开孔，第一开孔暴露至少部分第一走线；位于栅极绝缘层上显示区内的源极，及位于栅极绝缘层上绑定区内的第二走线，第二走线通过第一开孔与第一走线电连接；覆盖至少部分源极及至少部分第二走线的氧化物半导体层，氧化物半导体层与第二走线电连接；覆盖氧化物半导体层的钝化层，钝化层具有第二开孔，其中，第二开孔暴露至少部分位于第二走线上方的氧化物半导体层。

为了使本发明实施例提供的技术方案更加清楚，下面结合附图对上述方案进行详细描述。

参考图1，图1为本发明实施例提供的一种阵列基板的结构示意图，该阵列基板包括：显示区P以及设置在显示区P外围的绑定区D。该阵列基板包括：基板11；设置在基板11上显示区P内的栅极g1以及设置在基板11上绑定区D内的第一走线13；覆盖在栅极g1以及第一走线13上的栅极绝缘层14；栅极绝缘层14内设置有第一开孔，第一开孔暴露至少部分第一走线13；位于栅极绝缘层14上显示区P内的源极s1；位于栅极绝缘14上绑定区D内的第二走线16，第二走线16通过第一开孔与第一走线13电连接；覆盖至少部分源极s1及至少部分第二走线16的氧化物半导体层15，氧化物半导体层15与第二走线16电连接；覆盖氧化物半导体层15的钝化层12，钝化层12具有第二开孔K2。其中，第二开孔K2暴露至少部分位于第二走线16上方的氧化物半导体层15。

所述氧化物半导体层15包括：覆盖至少部分源极s1的第一部分氧化物半导体层以及覆盖至少部分第二走线16的第二部分氧化物半导体层。所述氧化物半导体层15与第二走线16电连接指对应第二开孔K2的区域为氧化物半导体层导电，与第二走线16电连接。可以通过第二开孔K2暴露的氧化物半导体层进行导电性增加处理，提高该区域氧化物半导体的导电性，以使得该区域氧化物半导体与第二走线16电连接。第二开孔K2处的氧化物半导体层的方阻小于10⁴Ω/□，以使得其与第二走线16电连接，可以用于焊接绑定。

图1所示阵列基板，采用氧化物半导体层15作为绑定区D内走线的保护层，可以防止走线16被氧化，通过对第二开孔K2处的氧化物半导体层进行导电性增加处理，可实现该处的氧化物半导体层与第二走线16电连接，以便于进行走线焊接绑定，在进行焊接绑定时，可以直接对第二开孔K2处的导电的氧化物半导体层进行焊接即可实现对第二走线16的电连接。对所述氧化物半导体层对应第二开孔K2区域的部分进行等离子处理或化学溶液处理以实现氧化物半导体层导电性的增高，相比于刻蚀处理，大大降低了成本以及工艺难度，同时可以避免刻蚀绑定区保护金属层的过刻蚀导致第二走线16受损的问题。

当所述阵列基板需要像素电极时，氧化物半导体层15的部分区域还可以兼做述阵列基板的像素电极与漏极。如图1所示，钝化层12还设置有第四开孔K4。第四开孔同时暴露至少部分漏极区d0的氧化物半导体层以及至少部分与所述漏极区氧化物半导体层相连的氧化物半导体层。漏极区d0在基板11上的投影与所述栅极g1至少部分交叠，且与源极s1在基板11上的投影不交叠。其中，第四开孔K4暴露漏极区d0的氧化物半导体层作为漏极d1，暴露与所述漏极区氧化物半导体层相连的氧化物半导体层作为像素电极Px1，漏极d1与像素电极Px1电连接。同样可以通过上述导电性增加处理提高第四开孔K4处的氧化物半导体层的导电性使得氧化物半导体层15设定区域兼做述阵列基板的像素电极Px1与漏极d1。第四开孔K4的氧化物半导体层的方阻小于10⁴Ω/□，以使得像素电极Px1与漏极d1电连接，使得氧化物半导体层15设定区域兼做述阵列基板的像素电极Px1与漏极d1。可见图1所述阵列基板通过所述氧化半导体层15的设定区域可以兼做漏极与像素电极，无需单独做像素电极与漏极，简化了工艺流程并降低了制作成本。

氧化物半导体层15在显示区P与所述绑定区D之间具有隔断区K。可以通过在显示区P与所述绑定区D之间的氧化物半导体层15之间形成开缝，在氧化物半导体层15表面形成钝化层12时，该开缝内的钝化层12兼做该隔断区K。以阻断像作为素电极Pxl的氧化物半导体层与绑定区内的导电的氧化物半导体层15的电连接。

氧化物半导体层15为ZnO层，或InZnO层，或InSnO层，或ZnSnO层，或ZnInSnO层，或InGaZnO层，或InAlZnO。上述各种材料制备的氧化物半导体层，不经过导电增加时，其方阻大于10⁵Ω/□，可以作为绝缘的保护层。经过导电性增加处理可以使得方阻小于10⁴Ω/□，作为导电层。

图1所示阵列基板中，栅极与第一走线13同层，即二者由同层导电层图案化制备而成。源极s1与第二走线同层16，即二者由同层导电层图案化制备而成。

参考图2，图2为本发明实施例提供的另一种阵列基板的结构示意图，该阵列基板包括：基板21；设置在基板21上显示区P内的栅极g2以及设置在基板21上绑定区D内的第一走线23；覆盖在栅极g2以及第一走线23上的栅极绝缘层24；栅极绝缘层24内设置有第一开孔，第一开孔暴露至少部分第一走线23；位于栅极绝缘层24上显示区P内的源极s2；与源极s2同层的漏极d2；位于栅极绝缘层24上绑定区D内的第二走线26，第二走线26通过第一开孔与第一走线23电连接；覆盖至少部分源极s2、至少部分漏极d2及至少部分第二走线26的氧化物半导体层25，氧化物半导体层25与第二走线26电连接；覆盖氧化物半导体层25的钝化层22，钝化层22具有第二开孔K2。其中，第二开孔K2暴露至少部分位于第二走线26上方的氧化物半导体层25。

氧化半导体层17与第二走线26的电连接方式与图1所示实施方式相同，在此不再赘述。

其中，漏极d2位于漏极区d0，且位于氧化物半导体层与所述栅极绝缘层之间；漏极区d0在基板21上的投影与栅极g2至少部分交叠，且与源极s2在基板21上的投影不交叠；氧化物半导体层25覆盖至少部分漏极d2。

由于图2所示阵列基板设置有漏极d2，故如果需要像素电极时，钝化层22还设置有第三开孔K3，暴露出部分氧化物半导体层25。第三开孔K3处暴露的氧化物半导体层25与漏极d2电连接，作为所述阵列基板的像素电极Px2。同样可以通过导电性增加处理增加第三开孔K3处氧化物半导体层25的导电性，使得该处氧化物半导体层25与漏极d2电连接，用于作为像素电极Px2。该实施方式中，第二开孔K2以及第三开孔K3处的氧化物半导体层25的方阻小于10⁴Ω/□。其他区域的氧化物半导体层25未做导电性增加处理，其方阻大于10⁵Ω/□。所述氧化物半导体层25的材料与图1所示实施方式中相同。该实施方式中同样设置有隔离区K。

同样，图2所示阵列基板采用氧化物半导体层作为绑定区D走线的保护层，并用于焊接绑定大大降低了成本以及工艺难度，同时可以避免刻蚀绑定区保护金属层的过刻蚀导致第二走线26受损的问题。

在上述各阵列基板的实施方式中，不限于是否用氧化物半导体层作像素电极。在不需要透明像素电极的显示器件中(如顶发射OLED显示器、全反射液晶显示器)氧化物半导体层不需要作为像素电极。在LCD显示器中，设置像素电极。

本发明实施例还提供了一种阵列基板的制作方法，阵列基板包括显示区以及设置在显示区外围的绑定区，参考图3-图10，图3为本发明实施例提供的一种阵列基板的制作方法的流程示意图，图4-图10为图3所示制作方法的各步骤的产品结构示意图，该制作方法包括：

步骤S11：参考图4，提供一基板11。

该基板11可以为玻璃基板，图4中示出了显示区P以及绑定区D。

步骤S12：参考图5，在基板11表面形成第一金属层，图案化第一金属层，在基板上显示区P内形成栅极g1，在基板上绑定区D内形成第一走线13。

步骤S13：参考图6，在第一金属层上形成栅极绝缘层14，图案化栅极绝缘层14，在栅极绝缘层14内形成第一开孔K1，第一开孔K1暴露至少部分第一走线13。

步骤S14：参考图7，在栅极绝缘层14上形成第二金属层，图案化第二金属层，形成位于显示区内的源极s1以及位于绑定区内的第二走线16，第二走线16通过第一开孔与第一走线13电连接。

步骤S15：参考图8，在图案化后的第二金属层上形成氧化物半导体层15，氧化物半导体层15覆盖至少部分源极s1及至少部分第二走线16。

在该步骤中，还包括：图案化氧化物半导体层15，形成所述显示区内的氧化物半导体图形及所述绑定区内的氧化物半导体图形。

步骤S16：参考图9，在氧化物半导体层15表面形成钝化层12，图案化钝化层12，在钝化层12内形成第二开孔K2，其中，第二开孔K2暴露至少部分位于第二走线16上方的氧化物半导体层15。

在该步骤中还包括：在形成第二开孔K2的同时，在显示区P的钝化层12的设定位置形成第四开孔K4；第四开孔K4暴露至少部分漏极区d0的氧化物半导体层15以及至少部分与所述漏极区氧化物半导体层相连的氧化物半导体层15；漏极区d0在基板11上的投影与栅极11至少部分交叠，且与源极s1在基板11上的投影不交叠。

步骤S17：参考图10，通过第二开孔K2对氧化物半导体层15进行导电性处理，使得位于第二开孔K2处的所述氧化物半导体层15与第二走线16电连接。

当步骤S16中还形成第四开孔K4时，在步骤S17中还包括：在对第二开孔K2处的氧化物半导体层15进行导电性提升处理的同时，通过第四开孔K4对的氧化物半导体层15进行导电性提升处理，使得位于漏极区d0的氧化物半导体层15形成漏极d1，与所述漏极区氧化物半导体层相连的氧化物半导体层15形成像素电极Px1，漏极d1与所述像素电极Px1电连接。该实施例可以制作图1所示阵列基板。

该制作方法通过氧化物半导体层兼做漏极与像素电极，在制作过程中，相比于现有技术通过ITO层做像素电极的方式，氧化物半导体层使用寿命更长，且在制作时，无需考虑高温氧化像素电极问题，制作工艺要求更低，降低了制作工艺要求，同时相比于金属像素电极，降低了成本。且氧化物半导体层兼做绑定区的保护层并用于绑定焊接，制作过程中，进行绑定时无需对保护层进行刻蚀，进一步降低了制作成本、简化了工艺难度。

本发明实施例还提供了另一种阵列基板的制作方法，参考图11-图14，图11-图14为本发明提供的另一种制作方法中对应步骤的产品结构示意图，该制作方法包括：

步骤S21：提供一基板。与上述步骤S11相同。

步骤S22：在基板表面形成第一金属层，图案化第一金属层，在基板上显示区内形成栅极，在基板上绑定区内形成第一走线。与上述步骤S12相同。

步骤S23：在第一金属层上形成栅极绝缘层，图案化栅极绝缘层，在栅极绝缘层内形成第一开孔，第一开孔暴露至少部分第一走线。与上述步骤S13相同。

步骤S24：在栅极绝缘层上形成源极、漏极以及第二走线。

参考图11，在栅极绝缘层14上形成第二金属层，图案化第二金属层，形成位于显示区内的源极s2以及位于绑定区内的第二走线26，第二走线26通过第一开孔与第一走线23电连接。

在该步骤中，在图案化第二金属层形成源极s2的同时，在显示区P的漏极区d0形成漏极d2。其中，漏极区d0在基板21上的投影与栅极g2至少部分交叠，且与源极s2在基板21上的投影不交叠；氧化物半导体层25覆盖至少部分漏极d2。

步骤S25：形成位于第二金属层上的氧化物半导体层25

参考图12，在图案化后的第二金属层上形成氧化物半导体层25，氧化物半导体层25覆盖至少部分源极s及至少部分第二走线26。且氧化物半导体层25覆盖至少部分漏极d2。

在该步骤中，还包括：图案化氧化物半导体层25，形成所述显示区内的氧化物半导体图形及所述绑定区内的氧化物半导体图形。

步骤S26：参考图13，在氧化物半导体层25表面形成钝化层22，图案化钝化层22，在钝化层22内形成第二开孔K2，其中，第二开孔K2暴露至少部分位于第二走线26上方的氧化物半导体层25。

在该步骤中，在形成第二开孔K2的同时，在显示区P的钝化层22形成第三开孔K3。

步骤S27：参考图14，通过第二开孔K2对氧化物半导体层25进行导电性处理，使得位于第二开孔K2处的所述氧化物半导体层25与第二走线26电连接。

在对第二开孔K2处的氧化物半导体层25进行导电性提升处理的同时，通过所述第三开孔K3对氧化物半导体层25进行导电性处理，形成像素电极Px2。其中，像素电极Px2与漏极d2电接触。最终形成图2所示阵列基板。

该制作方法，通过氧化物半导体层兼做像素电极，在制作过程中，相比于现有技术通过ITO层做像素电极的方式，氧化物半导体层使用寿命更长，且在制作时，无需考虑高温氧化像素电极问题，制作工艺要求更低，降低了制作工艺要求，同时相比于金属像素电极，降低了成本。且氧化物半导体层兼做绑定区的保护层并用于绑定焊接，制作过程中，进行绑定时无需对保护层进行刻蚀，进一步降低了制作成本、简化了工艺难度。

在上述各制作方法中，氧化物半导体层为：ZnO层，或InZnO层，或InSnO层，或ZnSnO层，或ZnInSnO层，或InGaZnO层，或InAlZnO。对所述氧化物半导体层进行等离子处理，或化学溶液处理，使得所述第二开孔以及所述第三开孔处的氧化物半导体层的方阻小于10⁴Ω/□。所述等离子处理可以为H+等离子处理或是Ar等离子处理。

如阵列基板结构实施例中所述，像素电极为非必须的，如不需要像素电极时，不设置像素电极对应的开孔，进而不对像素电极对应的区域进行导电性增加即可。

本发明实施例还提供了一种显示器，该显示器包括上述任一种实施方式所述的阵列基板。具体的参考图15，图15为本发明实施例提供的一种显示器的结构示意图，该显示器包括：相对设置的彩膜基板151以及阵列基板152；设置在彩膜基板151与阵列基板152之间的显示介质层153。该显示介质层153可以为LCD。

所述显示具有上述实施例的阵列基板，制作成本低，制作工艺简单。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (18)

1.一种阵列基板，包括显示区以及设置在显示区外围的绑定区，其特征在于，包括：

基板；

设置在所述基板上所述显示区内的栅极以及设置在所述基板上所述绑定区内的第一走线；

覆盖在所述栅极以及所述第一走线上的栅极绝缘层；所述栅极绝缘层内设置有第一开孔，所述第一开孔暴露至少部分所述第一走线；位于所述栅极绝缘层上所述显示区内的源极，及位于所述栅极绝缘层上所述绑定区内的第二走线，所述第二走线通过所述第一开孔与所述第一走线电连接；

覆盖至少部分所述源极及至少部分所述第二走线的氧化物半导体层，所述氧化物半导体层与所述第二走线电连接；

覆盖所述氧化物半导体层的钝化层，所述钝化层具有第二开孔，其中，所述第二开孔暴露至少部分位于所述第二走线上方的氧化物半导体层；

其中，所述第一走线与所述栅极同时由第一金属层制备；所述源极以及所述第二走线同时由第二金属层制备；通过第二开孔对氧化物半导体层进行导电性处理，使得位于第二开孔处的所述氧化物半导体层与第二走线电连接。

2.根据权利要求1所述的阵列基板，其特征在于，还包括：与所述源极同层的漏极，所述漏极位于所述氧化物半导体层与所述栅极绝缘层之间；

其中，所述漏极位于所述漏极区；所述漏极区在所述基板上的投影与所述栅极至少部分交叠，且与所述源极在所述基板上的投影不交叠；所述氧化物半导体层覆盖至少部分所述漏极。

3.根据权利要求2所述的阵列基板，其特征在于，所述钝化层还设置有第三开孔，暴露出部分所述氧化物半导体层；

所述第三开孔处暴露的氧化物半导体层与所述漏极电连接，作为所述阵列基板的像素电极。

4.根据权利要求1所述的阵列基板，其特征在于，所述钝化层还设置有第四开孔；所述第四开孔同时暴露至少部分漏极区的氧化物半导体层以及至少部分与所述漏极区氧化物半导体层相连的氧化物半导体层；所述漏极区在所述基板上的投影与所述栅极至少部分交叠，且与所述源极在所述基板上的投影不交叠；

其中，所述第四开孔暴露所述漏极区的氧化物半导体层作为漏极，暴露与所述漏极区氧化物半导体层相连的氧化物半导体层作为像素电极，所述漏极与所述像素电极电连接。

5.根据权利要求3所述的阵列基板，其特征在于，所述第二开孔以及所述第三开孔处的氧化物半导体层的方阻小于10⁴Ω/□。

6.根据权利要求4所述的阵列基板，其特征在于，所述第二开孔以及所述第四开孔处的氧化物半导体层的方阻小于10⁴Ω/□。

7.根据权利要求1所述的阵列基板，其特征在于，所述氧化物半导体层在所述显示区与所述绑定区之间具有隔断区。

8.根据权利要求1所述的阵列基板，其特征在于，所述氧化物半导体层为ZnO层，或InZnO层，或InSnO层，或ZnSnO层，或ZnInSnO层，或InGaZnO层，或InAlZnO。

9.根据权利要求1所述的阵列基板，其特征在于，所述栅极与所述第一走线同层。

10.根据权利要求1所述的阵列基板，其特征在于，所述源极与所述第二走线同层。

11.一种阵列基板的制作方法，所述阵列基板包括显示区以及设置在显示区外围的绑定区，其特征在于，包括：

提供一基板；

在所述基板表面形成第一金属层，图案化所述第一金属层，在所述基板上所述显示区内形成栅极，在所述基板上所述绑定区内形成第一走线；

在所述第一金属层上形成栅极绝缘层，图案化所述栅极绝缘层，在所述栅极绝缘层内形成第一开孔，所述第一开孔暴露至少部分所述第一走线；

在所述栅极绝缘层上形成第二金属层，图案化所述第二金属层，形成位于所述显示区内的源极以及位于所述绑定区内的第二走线，所述第二走线通过所述第一开孔与所述第一走线电连接；

在图案化后的第二金属层上形成氧化物半导体层，所述氧化物半导体层覆盖至少部分所述源极及至少部分所述第二走线；

在所述氧化物半导体层表面形成钝化层，图案化所述钝化层，在所述钝化层内形成第二开孔，其中，所述第二开孔暴露至少部分位于所述第二走线上方的氧化物半导体层；

通过所述第二开孔对所述氧化物半导体层进行导电性处理，使得位于所述第二开孔处的所述氧化物半导体层与所述第二走线电连接。

12.根据权利要求11所述的制作方法，其特征在于，还包括：

在图案化所述第二金属层形成所述源极的同时，在所述显示区的漏极区形成漏极；

其中，所述漏极区在所述基板上的投影与所述栅极至少部分交叠，且与所述源极在所述基板上的投影不交叠；所述氧化物半导体层覆盖至少部分所述漏极。

13.根据权利要求12所述的制作方法，其特征在于，还包括：

在形成所述第二开孔的同时，在所述显示区的钝化层形成第三开孔；

在对所述第二开孔处的氧化物半导体层进行导电性提升处理的同时，通过所述第三开孔对氧化物半导体层进行导电性处理，形成像素电极；

其中，所述像素电极与所述漏极电接触。

14.根据权利要求11所述的制作方法，其特征在于，还包括：

在形成所述第二开孔的同时，在所述显示区的钝化层的设定位置形成第四开孔；所述第四开孔暴露至少部分漏极区的氧化物半导体层以及至少部分与所述漏极区的氧化物半导体层相连的氧化物半导体层；所述漏极区在所述基板上的投影与所述栅极至少部分交叠，且与所述源极在所述基板上的投影不交叠；

在对所述第二开孔处的氧化物半导体层进行导电性提升处理的同时，通过所述第四开孔对的氧化物半导体层进行导电性提升处理，使得位于所述漏极区的氧化物半导体层形成漏极，与所述漏极区的氧化物半导体层相连的的氧化物半导体层形成像素电极，所述漏极与所述像素电极电连接。

15.根据权利要求13或14所述的制作方法，其特征在于，在形成钝化层前，还包括：

图案化所述氧化物半导体层，形成所述显示区内的氧化物半导体图形及所述绑定区内的氧化物半导体图形。

16.根据权利要求11所述的制作方法，其特征在于，氧化物半导体层为：

ZnO层，或InZnO层，或InSnO层，或ZnSnO层，或ZnInSnO层，或InGaZnO层，或InAlZnO。

17.根据权利要求13或14所述的制作方法，其特征在于，所述对所述氧化物半导体层进行导电性处理为：

对所述氧化物半导体层进行等离子处理，或化学溶液处理，使得所述第二开孔以及所述第三开孔处的氧化物半导体层的方阻小于10⁴Ω/□。

18.一种显示器，其特征在于，所述显示器包括如权利要求1-10任一项所述的阵列基板。