JP6243489B2 - 半導体装置 - Google Patents

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Description

本発明は、歪み点が７００℃以下の基板に形成する窒化珪素膜と、当該窒化珪素膜を用
いた電界効果型トランジスタに代表される半導体素子及び半導体集積回路を含む半導体装
置に関する。
液晶やエレクトロルミネセンス（ＥＬと略記する）を利用した表示装置において、同一
のガラス基板上に電界効果型薄膜トランジスタ（ＴＦＴと略記する）を用いて駆動回路を
一体形成する技術が開発されている。当該ＴＦＴには、実用的な動作周波数を実現するた
めに、その主要構成部である活性層（チャネル部を形成する半導体領域）に多結晶珪素膜
を用いている。そして、さらなる高速動作を実現してマイクロプロセッサをはじめ、画像
処理プロセッサやメモリーなど様々な機能を有する集積回路をＴＦＴにより実現するシス
テムオンパネルという概念が提案されている。
勿論、ＴＦＴは多結晶珪素膜のみでなく、ゲート絶縁膜や配線間を絶縁分離するための
絶縁膜など、各部位に絶縁膜が用いられ、これらが一体となって集積回路を形成している
。各部位に用いられる素材に対し、要求される特性は異なり、ゲート絶縁膜においては欠
陥が少なく、低リーク電流であり、界面欠陥準位密度などが低いことが要求され、保護膜
としては不純物に対し、特にアルカリイオンなどの侵入を阻止する特性が必要など用途に
よって様々である。
配線に関しては高集積化の進展に伴って、アルミニウムより高密度で電流を流すことが
可能であり、エレクトロマイグレーションに対する耐性が高い銅を配線材料として用いる
技術が開発されている。
絶縁膜にはピンホールなどなく、緻密で低欠陥密度であり、固定電荷を含まず、下地と
の密着性が良いことが求められている。また、素子の微細化に伴ってトランジスタの性能
を上げるには、ゲート絶縁膜を薄くしてゲート駆動能力を向上させる必要があり、それに
伴ってゲートリーク電流を増加させない緻密な絶縁膜が求められている。
絶縁膜の形成方法には化学的な膜形成法であるＣＶＤ法と、物理的な膜形成法であるス
パッタリング法が知られている。ＣＶＤ法ではそれを分類するパラメータとして、膜形成
時の圧力、供給するガスの流量、化学反応を促進させるためのエネルギーなどがあり、常
圧又は減圧下における熱ＣＶＤ法、プラズマを利用するプラズマＣＶＤ法などがあり、そ
れぞれ特徴を有し目的に応じて利用されている。
ガラスや石英などの絶縁基板上に多結晶珪素膜を形成し、それを用いて集積回路を実現
する場合、大規模集積回路で培われた製造技術をそのまま転用することは不可能であった
。それは、多結晶珪素膜の結晶性の問題のみでなく、従来種々の方法によって作製される
絶縁膜及びそれを用いた半導体素子は、所望された特性及び信頼性を十分発揮できないの
が現状であった。
緻密でアルカリイオンなどを通さない窒化珪素膜は減圧ＣＶＤ法で形成することが可能
であるが、膜形成温度を７５０℃以上とする必要があった。プラズマＣＶＤ法は低温で膜
形成が可能であるが、膜がプラズマ中の荷電粒子により損傷を受け、欠陥やピンホールが
出来やすいということが問題であった。また、５００℃以下の膜形成温度は、水素が膜中
に含まれそれが膜の安定性を低下させていた。これに対し、高周波スパッタリング法は、
窒化珪素などの絶縁物ターゲットの使用も可能であり、膜中に水素の混入のない窒化珪素
膜を形成することが可能である。しかし、一般に大きな圧縮応力を持つことが知られ、膜
の剥離がしばしば問題とないていた。
また、絶縁膜を堆積して形成するＴＦＴのゲート絶縁膜は、界面準位密度が必然的に増
加してしまい良好な界面を形成することができなかった。また、界面の清浄性から見ても
絶縁基板上に形成される多結晶珪素膜は汚染されやすいことが問題であった。特に、化学
汚染はその汚染原因や汚染経路を明確に特定することが困難であり、クリーンルームのフ
ィルター材が発生原因と考えられるボロン汚染や、壁材やシーリング材からの燐や有機物
汚染などは、日常的な基板管理のみでは防ぐことは難しく、ガラス基板のサイズが大型化
する程に困難さが増している。
上述の如きＣｕ配線は、配線が絶縁膜に埋め込まれたダマシン構造で形成されるが、適
切なバリア膜を用いないと、周囲の絶縁膜中や積層界面に容易に拡散するという問題点を
有している。これを防ぐためには、Ｃｕを拡散させず、かつ下地との密着性の良いバリア
膜を形成する必要がある。
本発明は、上記問題点を鑑みなされたものであり、ゲート絶縁膜や保護膜として好適に
適用可能な緻密で高品質の絶縁膜を、ガラス基板に歪み点以下の温度で形成する技術、並
びにそれを用いて高性能で高信頼性を実現する半導体装置に適用することを目的とする。
上記問題点を解決するために、本発明は、珪素をターゲットとし、高周波マグネトロン
スパッタリング法で、窒素又は窒素と希ガスをスパッタガスとして、３００℃以下の基板
加熱温度で窒化珪素膜を形成するものである。当該窒化珪素膜はＴＦＴのゲート絶縁膜と
して適用することができる。また、本発明は、当該窒化珪素膜と、化学処理、加熱処理、
光照射により結晶性半導体膜表面に形成される酸化膜とを積層させてゲート絶縁膜として
適用するものである。
本発明において、珪素をターゲットとして用い、高周波マグネトロンスパッタリング法
で形成される窒化珪素膜は次に示す特性の少なくとも一つを満たす。即ち、フッ化水素ア
ンモニウム(ＮＨ4ＨＦ2)を７．１３％とフッ化アンモニウム(ＮＨ4Ｆ)を１５．４％含む
混合水溶液（２０℃）におけるエッチング速度が１０nm/min以下（好ましくは３．５nm/m
in以下）、水素濃度が１×１０21/cm3以下（好ましくは５×１０20/cm3以下）、酸素濃度
が５×１０18〜５×１０21/cm3（好ましくは１×１０19〜１×１０21/cm3）であることの
いずれか一つ、好ましくは複数の要件を同時に満たすものである。また、内部応力の絶対
値は２×１０10dyn/cm2以下、好ましくは５×１０9dyn/cm2以下、さらに好ましくは５×
１０8dyn/cm2以下とする。
本発明は、水素を１×１０21/cm3以下の濃度で含み、酸素を５×１０18〜５×１０21/c
m3の濃度で含み、また、フッ化水素アンモニウム(ＮＨ4ＨＦ2)を７．１３％とフッ化アン
モニウム(ＮＨ4Ｆ)を１５．４％含む混合水溶液に対するエッチング速度が１０nm/min以
下の特性を有する窒化珪素膜を提供する。このような水素及び酸素含有量及びエッチング
特性を有する窒化珪素膜は、半導体装置にあって、ゲート絶縁膜や容量部の誘電体保護膜
など電気絶縁性が要求される部位のみでなく、ガスやイオン性不純物の拡散を阻止する保
護膜として適用することができる。
本発明の半導体装置は、水素を１×１０21/cm3以下の濃度で含み、酸素を５×１０18〜
５×１０21/cm3の濃度で含み、また、フッ化水素アンモニウム(ＮＨ4ＨＦ2)を７．１３％
とフッ化アンモニウム(ＮＨ4Ｆ)を１５．４％含む混合水溶液に対するエッチング速度が
１０nm/min以下の特性を有する窒化珪素膜を少なくとも一層含むゲート絶縁膜が形成され
ていることを特徴とする。さらに、当該窒化珪素膜が、チャネル長０．３５〜２．５μm
の電界効果型トランジスタのゲート絶縁膜として少なくとも一層形成されていることを特
徴とする。
前記したゲート絶縁膜又は電界効果型トランジスタのゲート絶縁膜は、表面における突
起部の曲率半径が１μm以下である結晶性半導体膜上に形成されていることを特徴とする
。上記ゲート絶縁膜、又は電界効果型トランジスタのゲート絶縁膜は、表面における突起
部の曲率半径が１μm以下である結晶性半導体膜上に形成されていることを特徴とする。
本発明は、前記組成及びエッチング特性を有する窒化珪素膜が、ゲート絶縁膜、容量部
の誘電体膜として、半導体素子の保護膜として、又は有機樹脂で成る層間絶縁膜上に形成
された構成のいずれか一つ又は複数の組み合わせを含んでいる。
このような水素及び酸素含有量、エッチング特性を有することにより、ゲート絶縁膜へ
の適用においては、ゲートリーク電流が低減し、電界効果移動度、サブスレショルド係数
、コンダクタンス（ｇｍ）などが良好となり、連続動作におけるトランジスタ特性の経時
変化が低減し、製造歩留まりや特性ばらつきを向上させることができる。また、このよう
な効果は、結晶性半導体膜と窒化珪素膜との間に、酸化珪素膜を介在させることによって
、より有効に発現させることができる。
本発明の半導体装置の作製方法は、絶縁基板上に形成された結晶性半導体膜に酸化処理
と、酸化膜除去処理を行う第１段階と、高周波電力を印加してＡｒとＮ2若しくはＮ2のみ
のグロー放電下において、珪素のターゲットをスパッタリングして窒化珪素膜を形成する
第２段階と、直流電力を印加して導電性膜を形成する第３段階の各段階を含み、前記第１
乃至第３段階は、大気に晒すことなく不活性雰囲気又は減圧下で連続して行うことを特徴
としている。上記第２段階におけるＮ2に対するＡｒの割合は、０．０１〜０．５とする
ことが好ましい。
本発明の半導体装置の作製方法は、絶縁基板上に形成された結晶性半導体膜に、酸化処
理と、酸化膜除去処理を行う第１段階と、高周波電力を印加してＯ2のグロー放電下にお
いて、酸化性雰囲気中での加熱処理により酸化珪素膜を形成する第２段階と、高周波電力
を印加してＡｒとＮ2若しくはＮ2のみのグロー放電下において、珪素のターゲットをスパ
ッタリングして窒化珪素膜を形成する第３段階と、直流電力を印加して導電性膜を形成す
る第４段階の各段階を含み、前記第１乃至第４段階は、大気に晒すことなく不活性雰囲気
又は減圧下で連続して行うことを特徴としている。第２段階における酸化性雰囲気はＯ2
に、ＮＦ3、ＨＦ、ＣｌＦ3から選ばれた一種又は複数種を０．０１〜０．１％添加するこ
とが好ましい。第３段階におけるＮ2に対するＡｒの割合は、０．０１〜０．５とするこ
とが好ましい。
上記本発明の半導体装置の作製方法は、歪み点７００℃以下のガラス基板に適用するこ
ともできる。
上記本発明の半導体装置の作製方法により、室温から３００℃以下の温度、好ましくは
２００℃以下の温度において、水素を１×１０21/cm3以下の濃度で含み、酸素を５×１０
18〜５×１０21/cm3の濃度で含み、かつ、フッ化水素アンモニウム(ＮＨ4ＨＦ2)を７．１
３％とフッ化アンモニウム(ＮＨ4Ｆ)を１５．４％含む混合水溶液に対するエッチング速
度が１０nm/min以下の特性を有する窒化珪素膜を得ることができる。
上記本発明の半導体装置の作製方法において、高周波マグネトロンスパッタリング法に
おいて適用する電力周波数は、１MHz以上１２０MHz以下、好ましくは１０MHz以上６０MHz
以下とすることができる。
尚、本発明における半導体装置とは、半導体特性を利用することで機能しうる装置全般
を指し、電気光学装置、半導体回路および電子装置は全て半導体装置の範疇に含まれるも
のとする。
本発明により、歪み点７００℃以下のガラス基板上であっても、水素を１×１０21/cm3
以下の濃度で含み、酸素を５×１０18〜５×１０21/cm3の濃度で含み、フッ化水素アンモ
ニウム(ＮＨ4ＨＦ2)を７．１３％とフッ化アンモニウム(ＮＨ4Ｆ)を１５．４％含む混合
水溶液に対するエッチング速度が１０nm/min以下の特性を有し、Ｌｉの如き可動イオンに
対してブロッキング性の高い緻密な窒化珪素膜を得ることができる。
この窒化珪素膜はゲート絶縁膜や、保護膜、特にＣｕ配線のバリア膜として、半導体装
置の各部位に用いることで、高性能で高信頼性を実現する半導体装置を提供することがで
きる。
このような水素及び酸素含有量、エッチング特性を有することにより、ゲート絶縁膜へ
の適用においては、ゲートリーク電流が低減し、電界効果移動度、サブスレショルド係数
、コンダクタンス（ｇｍ）などが良好となり、連続動作におけるトランジスタ特性の経時
変化が低減し、製造歩留まりや特性ばらつきを向上させることができる。また、このよう
な効果は、結晶性半導体膜と窒化珪素膜との間に、酸化珪素膜を介在させることによりよ
り有効に発現させることができる。
本発明に係る窒化珪素膜を用い、ＭＯＳ構造でＬｉの拡散がない場合のＣ−Ｖ特性を示すグラフ。 本発明に係る窒化珪素膜を用い、ＭＯＳ構造でＬｉの拡散がある場合のＣ−Ｖ特性を示すグラフ。 本発明の窒化珪素膜に含まれるＨ、Ｃ、Ｏ濃度をＳＩＭＳにより測定した結果を示すグラフ。 本発明の窒化珪素膜と比較例の窒化珪素膜の透過率を示すグラフ。 本発明の窒化珪素膜と比較例の窒化珪素膜の赤外吸収スペクトルを示すグラフ。 プラズマＣＶＤ法により形成された窒化珪素膜を用い、ＭＯＳ構造でＬｉの拡散がある場合のＣ−Ｖ特性を示すグラフ。 本発明に適用するマグネトロンスパッタリング装置の構成を説明する上面図。 本発明に適用するマグネトロンスパッタリング装置の膜形成室の詳細を説明する断面図。 本発明の係る高周波マグネトロンスパッタリングにおける窒化珪素膜の膜形成機構を模式的に説明する図。 本発明の半導体装置の作製工程を説明する縦断面図。 本発明の半導体装置の作製工程を説明する縦断面図。 本発明の半導体装置の作製工程を説明する縦断面図。 本発明の半導体装置の作製工程を説明する縦断面図。 本発明の半導体装置の作製工程を説明する縦断面図。 本発明の半導体装置の作製工程を説明する縦断面図。 本発明の半導体装置の作製工程を説明する縦断面図。 半導体膜のエッチング形状の詳細を説明する図。 本発明によるマイクロコンピュータの構成を説明する図。 本発明によるマイクロコンピュータのパッケージ構造を説明する図。 加熱処理室の構成を説明する図。 光源の点滅と半導体基板の温度変化および冷媒の供給方法を説明する図。 本発明の半導体装置の作製工程を説明する縦断面図。 本発明の半導体装置の作製工程を説明する縦断面図。
本発明は、半導体装置の主要構成要素である電界効果型トランジスタ、典型的には電界
効果型薄膜トランジスタ（以下、ＴＦＴと略記する）のゲート絶縁膜及び保護膜に対し、
また液晶やＥＬを利用した表示装置における層間絶縁膜や保護膜、ガラスなどの絶縁基板
上に形成される集積回路における層間絶縁膜や保護膜、及び当該集積回路を構成するＴＦ
Ｔのゲート絶縁膜などに、酸素濃度１×１０19/cm3以下の単結晶又は多結晶珪素をターゲ
ットとして、窒素又は窒素と希ガスをスパッタガスとして用い、基板加熱温度を室温から
３００℃以下の範囲内として、高周波マグネトロンスパッタリング法により作製される窒
化珪素を素材として用いる。
図７は本発明を実施するに当たり、好適なマルチタスク型マグネトロンスパッタリング
／酸化膜形成装置の態様を説明する図である。図７で示す装置の構成は、基板の搬送手段
１０２を備えた第１共通室１０１に対し、仕切弁１１９を介してスパッタリングにより被
膜の形成が可能な複数の膜形成室を備えている。窒化珪素膜を形成するに当たっては、一
つの反応室があれば良いが、大気に触れさせず界面を汚染することなく性状の異なる複数
の被膜を連続して形成するには図７に示す装置の構成は好適である。
窒化珪素膜など被膜を形成する基板はロード／アンロード室１１１に装填され、第２共
通室１０９に備えられた搬送手段１１０により搬送される。前処理室１１２は、基板を回
転させるスピナーが備えられ、薬液供給手段１１８からの各種薬液の塗布により基板の被
堆積表面の洗浄、酸化、酸化膜除去などの処理が可能である。ロード／アンロード室１１
１、第２共通室１０９、前処理室１１２はガス供給手段１３０により不活性ガスが充填さ
れて常圧で使用するものであり、中間室１０８は内部を減圧にする第１共通室１０１並び
にそれに連結する複数の膜形成室との間で基板を相互に受け渡しするための部屋として備
えられている。図７では詳細に示さないが、中間室１０８はロード／アンロード室１１１
に装填される基板の全数を一時的保持するカセットホルダーなどが備えられていても良い
。
加熱処理室１０３には加熱手段１２０が備えられ、基板に吸着している大気成分を含む
各種不純物を離脱させ清浄化させ、若しくはスパッタリングにより形成された被膜を加熱
処理して緻密化又は結晶化するなどの処理を行う。
加熱処理室１０３の構成として、瞬間熱アニール（ＲＴＡ）を行う加熱手段１２０が備
えられていても良い。図２０は加熱処理室１０３の詳細を説明する図である。加熱処理室
１０３には石英で形成された反応室１１２９があり、その外側に光源１１１０が設けられ
ている。反応室１１２９内には、石英で形成された基板ホルダー１１１２があり、被処理
基板はこの基板ホルダー１１１２上に設置される。このとき、温度分布を均一なものとす
るために被処理基板はピン上に乗せられる。また、光源１１１０により加熱される温度を
モニターする手段として、ここでは熱電対を用いた温度検出システム１１２８を採用して
いる。
光源１１１０は電源１１１１により点灯と消灯の動作をする。コンピュータ１１１８は
この電源と流量制御手段１１１５の動作を制御している。反応室１１２９に導入された冷
媒はサーキュレータ１１１６により循環させて動作させても良い。その循環経路には精製
器１１１７を設けて冷媒であるＨｅの純度を保つことも重要である。
また、減圧下での熱処理を可能とするために排気手段としてターボ分子ポンプ１１１９
とドライポンプ１１２０を設けている。減圧下での熱処理においても、ランプ光が半導体
膜に吸収される波長帯を用いることにより、半導体膜を加熱することが可能である。減圧
下での熱処理は酸素濃度が低減されることにより、半導体膜の表面の酸化が抑制され、そ
の結果、結晶化の促進やゲッタリング効率の向上に寄与することができる。被処理基板は
ゲートを介して接続された搬送室から行われ、搬送手段によって基板ステージ１１１２に
被処理基板がセットされる。
図２１は光源により加熱される被処理基板と、処理室に流す気体の流量の制御方法につ
いて示す図である。最初、室温に置かれた被処理基板は光源により急速に加熱される。昇
温期間は１００〜２００℃／秒という昇温速度で設定温度（例えば１１００℃）まで加熱
する。例えば、１５０℃／秒の昇温速度で加熱すれば、１１００℃まで７秒弱で加熱でき
る。その後、ある一定時間設定温度に保持し、光源の点灯を遮断する。保持時間は０．５
〜５秒とする。従って、光源の連続点灯時間は０．１秒以上であり、２０秒を超えること
はない。処理雰囲気中に気体を流し続けることにより降温速度は５０〜１５０℃／秒とす
ることができる。
例えば、１００℃／秒の速度で冷却すると、１１００℃から３００℃まで８秒で冷却する
ことができる。
このように光源による加熱と、気体の循環による冷却のサイクルを複数回繰り返し行う
ことを特徴としている。これをＰＰＴＡ(Plural Pulse Thermal Annealing)法と呼ぶ。Ｐ
ＰＴＡ法により、実際の加熱時間を短くし、かつ、半導体膜に選択的に吸収される光を光
源から照射することにより、基板自体はそれ程加熱することなく、半導体膜のみを選択的
に加熱することが可能となる。図２１で示すようなパルス光は半導体膜を加熱し、その熱
が基板側に伝搬する前に加熱を止め、かつ、冷媒で周囲から冷やすことにより、基板の温
度はさほど上昇しない。従って、従来のＲＴＡ装置で問題とされていた基板の変形を防ぐ
ことができる。
光源の１回当たりの発光時間は０．１〜６０秒、好ましくは０．１〜２０秒であり、当
該光源からの光を複数回照射する。または、半導体膜の最高温度の保持時間が０．５〜５
秒であるように光源からの光をパルス状に照射する。さらに、光源の点滅に伴って、冷媒
の供給量を増減させることで、半導体膜の熱処理効果を高めると共に、熱による基板のダ
メージを防いでいる。また、処理室内を減圧にする排気手段を設け、熱処理雰囲気におけ
る酸素濃度を低減させる。このとにより、熱処理により半導体膜の表面が酸化したり、汚
染されたりすることを防ぐことができる。
図７において、膜形成室１０４〜１０７には異なる材料のターゲットが装着され、それ
により複数の被膜を減圧下で連続して積層形成することができる。各膜形成室にはスパッ
タガスを供給するガス供給手段１１５、排気手段１１４及び圧力制御手段１１３が備えら
れている。膜形成室１０４、１０５は絶縁物質のターゲットを備え、スパッタリングをす
るために高周波電源１１６が連接している。
高周波電源が供給する電力の周波数は１MHz以上１２０MHz以下、好ましくは１０MHz以上
６０MHz以下の周波数を適用する。このような周波数の適用範囲は、それが高くなるに従
いシース電位が下がり、物理的な膜形成機構によるスパッタリング法にあっても、化学的
な反応による膜形成が優位となり緻密な被膜を形成することが期待できる。また、膜形成
室１０６、１０７は金属のターゲットを備え直流電源１１７が接続されている。
図８は一例として膜形成室１０５の詳細を説明する図である。膜形成室１０５は本発明
に係る窒化珪素膜を形成する場所である。ターゲット１２０は珪素であり、バッキングプ
レートを介して冷媒により冷却されている。永久磁石１２４はターゲット面と平行な方向
に円運動又は直線運動することにより対向する基板表面に膜厚の均一性の良い被膜の形成
を可能とする。シャッター１２３は膜形成開始前後に開閉し、放電初期においてプラズマ
が不安定な状態で被膜が形成されるのを防いでいる。基板保持手段１２２はホルダーが上
下して基板を載置並びに背面板１２１に固定する。背面板１２１内には加熱手段１２８と
してシーズヒーターが埋め込まれ、また、加熱された希ガスを基板裏側から導入して均熱
性を高めている。ガス導入手段１１５からは希ガスの他に窒素ガスが導入され、膜形成室
１０５内の圧力は、コンダクタンスバルブ１２６により制御される仕組みである。整流板
１２５は膜形成室１０５内でのスパッタガスの流れを整流する目的で設けられている。タ
ーゲットには高周波電源に接続され、高周波電力を印加することによりスパッタリングが
成される。
図８の構成による高周波マグネトロンスパッタリングにより、珪素をターゲットとして
緻密な窒化珪素膜を形成することができる。主要な膜形成条件としては、ターゲット材と
して珪素を用い、Ｎ2のみ又はＮ2とＡｒの混合ガスをスパッタガスとして用いている。印
加する高周波電力の周波数は、典型的には１３．５６MHzであるが、それより高い２７〜
１２０MHzの周波数を適用しても良い。周波数の増加に従って膜形成の機構はより化学的
反応が優先的となり、緻密で下地へのダメージが少ない膜形成が期待できる。スパッタガ
スとして用いられるＡｒは、基板を加熱するためのガスとして、図８で示したように基板
の裏側から導入され、最終的にＮ2と混合されてスパッタリングに寄与する。
以下に示す表１は膜形成条件の代表例を示す。勿論、ここで示す成膜条件は一例であり
、上記主要な膜形成条件を満たす範囲において適宜設定することができる。
Figure 0006243489
また、比較例として、従来のプラズマＣＶＤ法により形成される窒化珪素膜の膜形成条
件を表２に示す。
Figure 0006243489
次に、表１の成膜条件で形成された窒化珪素膜と、表２の条件で形成された窒化珪素膜
の代表的な特性値について比較した結果を表３に示す。尚、試料において「ＲＦＳＰ−Ｓ
ｉＮ（Ｎｏ．１）」と「ＲＦＳＰ−ＳｉＮ（Ｎｏ．２）」との違いはスパッタリング装置
による違いであり、本発明における窒化珪素膜としての機能を損なうものでははい。また
、内部応力は、圧縮応力と引っ張り応力とで数値の正負が変わるが、ここではその絶対値
のみを取り扱う。
Figure 0006243489
表３に示すように、上述の高周波マグネトロンスパッタリング法で作製された「ＲＦＳ
Ｐ−ＳｉＮ（Ｎｏ．１）」と「ＲＦＳＰ−ＳｉＮ（Ｎｏ．２）」の試料のプラズマＣＶＤ
法で作製された比較例の試料に対する特徴的な違いは、フッ化水素アンモニウム(ＮＨ4Ｈ
Ｆ2)を７．１３％とフッ化アンモニウム(ＮＨ4Ｆ)を１５．４％含む混合水溶液の２０℃
（ＬＡＬ５００ ＳＡバッファードフッ酸；橋本化成株式会社製）におけるエッチング速
度が非常に遅く、水素の含有量が極めて少ない点にある。また、内部応力は、プラズマＣ
ＶＤ法で形成された窒化珪素膜よりも絶対値で比較して小さい値となっている。
当該窒化珪素膜における水素、酸素、炭素の不純物濃度は二次イオン質量分析（ＳＩＭ
Ｓ）により調べたものであり、その深さ方向分析の結果を図３に示す。
試料は単結晶珪素基板上に表１に従う条件で形成された窒化珪素膜であり、水素濃度が１
×１０21/cm3以下であることが判明している。窒化珪素膜における水素結合の有無はフー
リエ変換赤外分光分析（ＦＴ−ＩＲ）によっても調べ、その結果をプラズマＣＶＤ法で作
製された窒化珪素膜の特性との比較で図５に示す。ＦＴ−ＩＲの分析によってもＳｉ−Ｈ
結合、Ｎ−Ｈ結合による吸収ピークは観測されていない。
また、分光光度計で測定した透過率を図４に示し、比較参照のため同図には表２で示す
条件によりプラズマＣＶＤ法で作製した窒化珪素膜の特性についても示している。両者に
は顕著な違いは見られず、どちらも透明度の良い膜であることが分かる。
上記、特性値は代表的な結果を示すものであり、種々の実験結果から本発明に係る高周
波マグネトロンスパッタリング法で作製された窒化珪素膜の主要な特性値は以下の通りで
ある。
本発明に係る窒化珪素膜は種々検討した結果、次に示す特性の少なくとも一つを満たす
ものである。即ち、フッ化水素アンモニウム(ＮＨ4ＨＦ2)を７．１３％とフッ化アンモニ
ウム(ＮＨ4Ｆ)を１５．４％含む混合水溶液（２０℃）におけるエッチング速度が１０nm/
min以下（好ましくは３．５nm/min以下）、水素濃度が１×１０21/cm3以下（好ましくは
５×１０20/cm3以下）、酸素濃度が５×１０18〜５×１０21/cm3（好ましくは１×１０19
〜１×１０21/cm3）であることのいずれか一つ、好ましくは複数の要件を同時に満たすも
のである。また、内部応力の絶対値は２×１０10dyn/cm2以下、好ましくは５×１０9dyn/
cm2以下、さらに好ましくは５×１０8dyn/cm2以下とする。内部応力を小さくすれば他の
被膜と積層させた場合において、界面における欠陥準位の発生を抑えることができ、また
剥離などの問題が生じることはない。
さらに、上記特性を有する本発明の窒化珪素膜は、ＮａやＬｉに代表される周期律表１
族及び２族の元素に対するブロッキング効果が極めて高く、これらの可動イオンの拡散を
抑制することができる。この事実を端的に示すデータを図１、図２、図６に示す。図６は
表２の条件でプラズマＣＶＤ法により膜形成した窒化珪素膜を誘電体としたＭＯＳ構造の
バイアス−熱ストレス（Ｂ−Ｔストレス）試験の結果前後におけるＣ−Ｖ特性の変化を示
すグラフである。試料の構造は単結晶珪素基板（ｎ型、１〜１０Ωcm）に１００nmの窒化
珪素膜を表２の条件で形成し、その上にＡｌにＬｉを添加（０．２〜１．５重量％）した
金属を電極（直径１mm）としたものである。この試料の構造においてＡｌ電極にＬｉを添
加することにより、Ｌｉ拡散の有無を調べることができる。Ｂ−Ｔストレス試験の条件は
、１．７MVの電圧を印加して１５０℃にて１時間保持する条件下にて行った。図６によれ
ば、ＢＴストレス試験によりＣ−Ｖ特性が大きくシフトし、窒化珪素膜上に形成したＡｌ
にＬｉを添加した電極からＬｉが拡散している影響が顕著に確認することができる。
図１と図２は、表１の条件で作製した窒化珪素膜を誘電体膜としたＭＯＳ構造の試料に
おけるＢ−Ｔストレス試験前後におけるＣ−Ｖ特性を示している。図１の試料は窒化珪素
膜上の電極をＡｌ−Ｓｉ（珪素を添加したＡｌ）で形成したものであり、図２はＡｌ−Ｌ
ｉで電極を形成した試料である。但し、試料は単結晶珪素基板（ｐ型、１〜１０Ωcm）の
表面に５０nmの酸化膜を形成してあり、これは窒化珪素膜と珪素基板との界面準位の影響
を低減する目的で形成したものである。従って、窒化珪素膜のＬｉに対するブロッキング
性に何ら影響を与えるものではない。
図１と図２の特性を比較すると、両グラフともにＢ−Ｔストレス試験前後におけるＣ−
Ｖ特性の変化に殆ど差がなく、Ｌｉの拡散による影響が表れていないこと、即ち、表１の
膜形成条件で作製した窒化珪素膜が効果的にブロッキング膜として機能することが確認で
きる。このように、本発明に係る窒化珪素膜は３００℃以下の温度で形成されているにも
かかわらず、非常に緻密でありＮａやＬｉといった可動イオンに対するブロッキング効果
が高いことを確認することができる。
以上におけるＢ−Ｔストレス試験などで確認される、非常に緻密な窒化珪素膜は従来の
スパッタリング現象による物理的な膜形成機構とは異なり、ターゲット表面及び被膜堆積
表面において窒素又は窒素と希ガスイオンと珪素とが相互に反応して膜形成に関与してい
ると考えられる。
その膜形成機構の一考察例を図９の模式図により説明する。ターゲット９０１に高周波
電力の印加によりグロー放電プラズマ９００が形成されると、窒素又は窒素と希ガスとは
様々なイオン種、励起種、発光種が形成される。その中で化学的に極めて活性な性質を持
つ活性窒素が生成される。活性窒素はきわめて反応性が強く比較的低温でも容易に窒化物
を形成することが知られている。つまり、ターゲット表面に拡散した活性窒素は、珪素と
反応して窒化物を形成する。窒化珪素は安定であるが、ターゲット表面に希ガスイオン又
は窒素イオンがシース電界で加速されて入射すると、スパッタリングされ気相中に放出さ
れる。グロー放電プラズマ９００中を拡散する珪素の窒化物は、その過程で活性窒素や他
の窒素の励起種と反応し、一部は基板表面に達する。そこで珪素の窒化物は表面反応して
窒化珪素が形成される。表面反応においてもプラズマ電位と接地電位との電位差により加
速されて入射するイオン種の援助が作用していると考えられる。このような膜形成機構に
より、窒化珪素膜中に珪素のクラスターが含まれず、それが膜の緻密さを向上させている
ことが推測される。
このような膜形成機構は、供給する窒素よりも希ガスの割合を高めてしまうと、希ガス
イオンによるスパッタリングが支配的となり実現することはできない。
理想的には、窒素ガスのみとすれば良いが、膜形成速度が著しく低下するので、窒素と希
ガスとの混合比が最大で１対１となる範囲内で選択することが好ましい。
上記窒化珪素膜及び製造装置を用いた半導体装置の態様について、以下に図面を用いて
詳細に説明する。
（実施の形態１）
本実施の形態において適用することのできる基板には、バリウムホウケイ酸ガラス、ア
ルミノホウケイ酸ガラス、アルミノシリケートガラスなどを素材とするガラス基板が適し
ている。代表的には、コーニング社製の１７３７ガラス基板（歪み点６６７℃）、旭硝子
社製のＡＮ１００（歪み点６７０℃）などが適用可能であるが、勿論他の同様な基板であ
れば特段の限定はない。いずれにしても、本発明においては歪み点７００℃以下のガラス
基板が適用可能である。本実施例では、歪み点７００℃以下のガラス基板上に高周波マグ
ネトロンスパッタリング法により作製された窒化珪素膜を用いてマイクロプロセッサ(Mic
ro Processor Unit：ＭＰＵ)を形成する一形態について説明する。
尚、本発明において、歪み点が７００℃以上である基板を除外するものではない。勿論
、耐熱温度が１０００℃以上である合成石英基板を適用しても良い。本発明に係る窒化珪
素膜は７００℃以下の温度で緻密でブロキング性の高い膜が形成でき、その特徴において
特段合成石英基板を選択する必要はない。
上記基板を選択して図１０（Ａ）に示すように、ガラス基板２００上に酸化珪素膜、窒
化珪素膜または酸化窒化珪素膜（ＳｉＯxＮy）等の絶縁膜から成る第１無機絶縁体層２０
１を形成する。代表的な一例は２層構造を有し、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガス
としてプラズマＣＶＤにより膜形成される第１酸化窒化珪素膜２０２を５０nm、ＳｉＨ4
、及びＮ2Ｏを反応ガスとしてプラズマＣＶＤにより膜形成される第２酸化窒化珪素膜２
０３を１００nmの厚さに積層形成する構造である。ここで、第１酸化窒化珪素膜２０２を
高周波マグネトロンスパッタリング法で形成する窒化珪素膜と置き換えても良い。当該窒
化珪素膜はＮａなどガラス基板に微量に含まれるアルカリ金属元素が拡散するのを防ぐこ
とができる。
ＴＦＴの活性層とする結晶性半導体膜は、第１無機絶縁体層２０１上に形成した非晶質
珪素膜２０４を結晶化して得る。また、非晶質珪素膜に換えて、非晶質シリコンゲルマニ
ウム（Ｓｉ1-xＧｅx；ｘ＝０．００１〜０．０５）膜を適用しても良い。最初に形成する
非晶質珪素膜の厚さは出来上がりの結晶性珪素膜の厚さが２０nm乃至６０nmとなる範囲で
選択される。この膜厚さの上限はＴＦＴのチャネル形成領域において完全空乏型として動
作させるための上限値であり、この膜厚の下限値はプロセス上の制約であり、結晶性珪素
膜のエッチング工程において選択加工する場合に必要な最小値として決めている。
結晶化の工程において、その方法は特に限定はない。例えば結晶化法の一例として、ニ
ッケルなどの半導体の結晶化に対し触媒作用のある金属元素を添加して結晶化させても良
い。この場合、ニッケルを含有する層２０５を非晶質珪素膜２０４上に保持させた後、脱
水素化（５００℃、１時間）、続けて５５０℃、４時間の加熱処理により結晶化させる。
図１０（Ｂ）は結晶性珪素膜２０６が形成された状態を示している。この状態で５０〜
９５％の割合で結晶化した結晶性珪素膜が得られるが、図１０（Ｃ）で示すように、更に
結晶性を向上させるためパルス発振のエキシマレーザー又は、ＹＡＧレーザー、ＹＶＯ4
レーザー、ＹＬＦレーザーなど固体レーザーの第２高調波を照射するレーザーアニール処
理を加える。レーザーアニール処理では当該レーザー光を光学系にて短手方向の幅４００
μmの線状レーザー光として、９０〜９８％のオーバーラップ率を持って照射する。この
パルスレーザー光の照射により、図１０（Ｃ）に示すように表面に最大値として、膜厚と
同程度の高さの凸部が多数形成される。
この結晶性珪素膜の上にゲート絶縁膜を形成してトップゲート型のＴＦＴを形成すると
、ゲートリーク電流が増加する。また、ゲート電極にバイアス電圧を印加するストレス試
験によっても特性が劣化する。これは、凸部に電界が集中するためであると考えられる。
よって、結晶性珪素膜の表面の凹凸形状の最大値を１０nm以下好ましくは５nm以下にする
ことが望ましい。
表面の凹凸を低減するには、オゾン水含有水溶液による酸化処理と、フッ酸含有水溶液
による酸化膜除去処理を１回、好ましくは複数回繰り返すことで実現することができる。
本実施の形態では、チャネル長０．３５〜２．５μmのＴＦＴを作製するために、ゲート
絶縁膜の実質的な厚さを３０〜８０nmとするために、結晶性珪素膜の表面の平滑性に関し
、凹凸形状の最大値を１０nm以下好ましくは５nm以下にする（図１０（Ｄ））。
その後、得られた結晶性珪素膜をフォトマスクを用いて写真蝕刻法により所望の形状に
エッチング処理し、ＴＦＴにおいてチャネル形成領域、ソース及びドレイン領域、低濃度
不純物領域などを含む活性層を形成する半導体膜２１６〜２１８を形成する（図１２（Ａ
））。
図１０（Ｄ）の状態で形成された結晶性珪素膜をエッチングするには、ドライエッチン
グ法を用いてＣＦ4とＯ2の混合ガスをエッチングガスとして用い、ゲート絶縁膜の被覆性
を良くするために、半導体膜２１６〜２１８の端部に３０〜６０度のテーパー角が付くよ
うに加工する。その詳細は図１７に示されている。下地との選択比との関係で、酸化窒化
珪素膜も僅かにエッチングされるが、そのザグリの深さは半導体膜の厚さｄの１／３以下
となるようにする。ザグリが深い場合、ゲート絶縁膜が被覆せず、その上層に形成するゲ
ート配線が断線する不良が発生する。また、半導体膜２１６〜２１８に対し、しきい値（
Ｖｔｈ）を制御するためにｐ型を付与する不純物元素を添加してもよい。半導体に対して
ｐ型を付与する不純物元素には、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ
）など周期律第１３族元素が対象となる。
次いで、図１２（Ｂ）で示すように、半導体膜２１６〜２１８上にゲート絶縁膜を形成
する酸化珪素膜２１９、窒化珪素膜２２０を高周波マグネトロンスパッタリング法で形成
し、ゲート電極を形成する第１導電膜２２１、第２導電膜２２２の４層を大気に触れさせ
ることなく減圧下にて連続的に形成する。
図７で説明したマルチタスク型マグネトロンスパッタリング装置はこの工程に適した構
成となっている。このゲート絶縁膜〜ゲート電極を形成するまでの工程は概略以下の通り
である。
まず、ロード／アンロード室１１１から搬送される基板は図１２（Ａ）の状態となって
いる。前述の表面の平滑化処理は、スピナーを備えた前処理室１１２で行うことが可能で
ありオゾン水含有水溶液による酸化処理と、フッ酸含有水溶液による酸化膜除去処理を行
い、半導体膜の表面を凸部を中心にエッチングする。
また、この処理により半導体膜の最表面がエッチングされて水素で終端された清浄で不活
性な表面が形成されるという特徴もある。
その後、基板は中間室１０８を経て真空排気された第１共通室１０１に搬送される。加
熱処理室１０３には加熱手段１２０が備えられ、基板に吸着している水分を離脱させ清浄
化させる。膜形成室１０４では高周波マグネトロンスパッタリング法により合成石英をタ
ーゲットとして酸化珪素膜を１０〜６０nmの厚さで形成する。主な膜形成条件は、スパッ
タガスＯ2、スパッタリング時の圧力０．４Pa、放電電力１１．０mW/cm2、１３．５６MHz
、基板加熱温度２００℃とする。この条件により半導体膜と界面準位密度が低く、緻密な
酸化珪素膜２１９を形成することができる。次いで、基板を膜形成室１０５に移して高周
波マグネトロンスパッタリング法にて窒化珪素膜を１０〜３０nmの厚さで形成する。この
膜形成条件は表１と同じである。酸化珪素の比誘電率３．８に対し窒化珪素の比誘電率は
約７．５であるので、酸化珪素膜で形成するゲート絶縁膜に窒化珪素膜を含ませることで
、実質的にはゲート絶縁膜の薄膜化を図るのと同等の効果を得ることができる。
即ち、結晶性珪素膜の表面の平滑性に関し、凹凸形状の最大値を１０nm以下好ましくは
５nm以下とし、ゲート絶縁膜において酸化珪素膜と窒化珪素膜の２層構造とすることで、
当該ゲート絶縁膜の全厚さを３０〜８０nmとしてもゲートリーク電流を低減させ、２．５
〜１０V、代表的には３．０〜５．５VでＴＦＴを駆動させることができる。
また、ゲート絶縁膜とゲート電極界面の汚染物もＴＦＴの特性ばらつきの原因となるの
で、ゲート絶縁膜を形成した後、続けて膜厚１０〜５０nmの窒化タンタル（ＴａＮ）から
成る第１導電膜２２１と、膜厚１００〜４００nmのタングステン（Ｗ）から成る第２導電
膜２２２とを積層形成する。ゲート電極を形成するための導電性材料としてはＴａ、Ｗ、
Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または当該元素を主成分とする合金材料もし
くは化合物材料で形成する。また、リン等の不純物元素をドーピングした多結晶珪素膜に
代表される半導体膜を用いてもよい。また、第１導電膜をタンタル（Ｔａ）膜で形成し、
第２導電膜をＷ膜とする組み合わせ、第１導電膜を窒化タンタル（ＴａＮ）膜で形成し、
第２導電膜をＡｌ膜とする組み合わせ、第１導電膜を窒化タンタル（ＴａＮ）膜で形成し
、第２導電膜をＣｕ膜とする組み合わせとしてもよい。
次に、図１２（Ｃ）に示すように、写真蝕刻法によりゲート電極パターンが形成される
レジストマスク２２３を形成する。その後、ドライエッチング法により第１エッチング処
理を行う。エッチングには例えばＩＣＰ（Inductively Coupled Plasma：誘導結合型プラ
ズマ）エッチング法が適用される。エッチング用ガスに限定はないが、ＷやＴａＮのエッ
チングにはＣＦ4とＣｌ2とＯ2とを用いると良い。第１エッチング処理では、基板側には
所定のバイアス電圧を印加して、形成される第１形状のゲート電極パターン２２４の側面
に１５〜５０度の傾斜角を持たせる。エッチング条件にもよるが、第１エッチング処理に
よりゲート絶縁膜として形成された窒化珪素膜２２０は、第１形状のゲート電極パターン
２２４の下部において残存し、酸化珪素膜２１９が露出する。この後、第２エッチング条
件に変え、エッチング用ガスにＳＦ6とＣｌ2とＯ2とを用い、基板側に印加するバイアス
電圧を所定の値として、Ｗ膜の異方性エッチングを行う。こうして、ゲート電極２２４、
２２５を形成する。その後、レジストマスク２２３は除去する。
ゲート電極は第１導電膜２２１と第２導電膜２２２との積層構造体であり、第１導電膜
が庇のように突出した構造を有している。その後、図１２（Ａ）で示すようにドーピング
処理を行い、各半導体膜に不純物領域を形成する。ドーピング条件は適宜設定すれば良い
。半導体膜２１６に形成される第１ｎ型不純物領域２２７は低濃度ドレインを形成し、第
２ｎ型不純物領域２２８はソース又はドレイン領域を形成する。半導体膜２１７に形成さ
れる第１ｐ型不純物領域２３０は低濃度ドレインを形成し、第２ｐ型不純物領域２３１は
ソース又はドレイン領域を形成する。それぞれの半導体膜におけるチャネル形成領域２２
６、２２９は低濃度ドレイン領域の間に位置する。半導体膜２１８は容量部を形成するた
めの部材であり第２ｎ型不純物領域と同じ濃度で不純物が添加される。
そして、図１６（Ａ）に示すように水素を含有する酸化窒化珪素膜２７４をプラズマＣ
ＶＤ法により５０nmの厚さで形成し、３５０〜５５０℃の加熱処理により半導体膜の水素
化を行う。この加熱処理には図２０及び図２１で示すＲＴＡ熱処理装置を用いる。また、
水素化と共に上述の不純物領域の活性化処理を同時に行うこともできる。
層間絶縁膜２７５はアクリル又はポリイミドなどを主成分とする感光性の有機樹脂材料
で所定のパターンに形成する。その後、保護膜２７６を高周波マグネトロンスパッタリン
グ法により窒化珪素膜で形成する。膜厚は２０〜５００nmとすれば、酸素や空気中の水分
をはじめ各種イオン性の不純物の侵入を阻止するブロッキング作用を得ることができる。
そして、ドライエッチングによりコンタクトホール２７７を形成する（図１６（Ｂ））。
その後、図１６（Ｃ）で示すように、Ａｌ、Ｔｉ、Ｍｏ、Ｗなどを用いて配線２７８ａ
〜２７８ｄ、２７９を形成する。配線構造の一例は、膜厚５０〜２５０nmのＴｉ膜と、膜
厚３００〜５００nmの合金膜（ＡｌとＴｉとの合金膜）との積層膜を用いる。
こうして、ｎチャネル型ＴＦＴ３０３、ｐチャネル型ＴＦＴ３０４、容量部３０５を形
成することができる。各ＴＦＴにおいてはゲート絶縁膜に少なくとも１層の窒化珪素膜が
含まれている。また、容量部３０５において、誘電体膜として少なくとも一層の窒化珪素
膜（２７６）が含まれている。当該窒化珪素膜は、フッ化水素アンモニウム(ＮＨ4ＨＦ2)
を７．１３％とフッ化アンモニウム(ＮＨ4Ｆ)を１５．４％含む混合水溶液に対するエッ
チング速度が１０nm/min以下であるなどの本発明の特徴を有している。
（実施の形態２）
実施の形態１において、図１０（Ｂ）で示す結晶性珪素膜が得られた後に、図１１で示
すように、連続発振型の固体レーザーとして、ＹＡＧレーザー、ＹＶＯ4レーザー、ＹＬ
Ｆレーザーを用いることができる。ＹＡＧレーザー、ＹＶＯ4レーザー、ＹＬＦレーザー
の第２高調波を照射する。例えば、ＹＶＯ4レーザーの第２高調波（５３２nm）を線状に
集光して、１〜１００cm/secの速度で走査させ結晶性の向上を図る。この工程で連続発振
レーザーを用いることで、表面が平滑な結晶性珪素膜を得ることができ、表面の凹凸形状
の最大値を１０nm以下好ましくは５nm以下にすることができる。
（実施の形態３）
本実施の形態は、ゲート電極の構造が異なり、より微細化に適した半導体装置の構成に
ついて図面を参照して説明する。勿論、この半導体装置の各部位においても本発明に係る
窒化珪素膜が適用される。
図１３（Ａ）において、半導体膜２１６〜２１８は実施の形態１と同様にして形成する
。ゲート絶縁膜２４０は、１０〜８０nmの厚さで高周波マグネトロンスパッタリング法で
作製される窒化珪素膜が適用されるが、半導体膜との界面にはスパッタリング又は酸素プ
ラズマ処理により形成される１〜５nmの厚さの酸化珪素膜を介在させておく。このことに
より、窒化珪素と半導体膜とが直接接触して界面準位密度が増加するのを防ぎ、また、膜
形成時のダメージを低減することができる。
ゲート電極２４３、２４４及び容量電極２４５は、実施の形態１と同様に膜厚１０〜５
０nmの窒化タンタル（ＴａＮ）から成る第１導電膜２４１と、膜厚１００〜４００nmのタ
ングステン（Ｗ）から成る第２導電膜２４２とで形成する。
その後、図１３（Ｂ）に示すように、ドーピング処理により第１ｎ型不純物領域２４６
、２４８、第１ｐ型不純物領域２４７を形成する。これらの不純物領域は、第２導電膜２
４２をマスクとして第１導電膜２４１と重畳するように形成している。
図１３（Ｃ）では、ゲート電極の側壁スペーサ２４９〜２５１を酸化珪素膜で形成して
いる。全面にプラズマＣＶＤ法で酸化珪素膜を形成し、異方性ドライエッチングでこの膜
を全面にわたって均一にエッチングして側壁スペーサを形成する。ゲート電極をマスクと
して第２ｎ型不純物領域２５２、２５４、第２ｐ型不純物領域２５３を形成する。
そして、図１４（Ａ）に示すように水素を含有する酸化窒化珪素膜２５６をプラズマＣ
ＶＤ法により５０nmの厚さで形成する。さらに、高周波マグネトロンスパッタリング法に
より作製される窒化珪素膜２５７を形成する。その後、４１０℃の加熱処理により水素化
を行うが、窒化珪素膜２５７により当該水素が気相中に放散されるのを防ぎ水素化の効果
を高めることができる。また、窒化珪素膜２５７に置き換えて酸化窒化アルミニウム（Ａ
ｌＮxＯy：Ｘ＝２．５〜４７．５原子％）を適用しても良い。酸化窒化アルミニウムは窒
化珪素膜と同様な効果に加え、熱伝導性が高いことから、ＴＦＴの発熱を放散させる効果
が得られる。即ち、素子を微細化して集積度を向上させることによる発熱の影響を低減す
ることができる。
層間絶縁膜２５８はプラズマＣＶＤ法で作製される酸化珪素膜、常圧ＣＶＤ法で作製さ
れるリンガラス（ＰＳＧ）、あるいはボロンガラス（ＢＳＧ）、もしくはリンボロンガラ
ス（ＰＢＳＧ）で形成可能であるが、最も好ましくはポリイミド、アクリルなど感光性有
機樹脂材料により被膜の形成と同時にコンタクト部の開口を形成する。
そして、配線２５９をＡｌ、Ｔｉ、Ｍｏ、Ｗなどを用いて形成する。この配線２５９と
層間絶縁膜２５８を被覆する形で高周波マグネトロンスパッタリング法により窒化珪素膜
２６０を２０〜１００nmの厚さに形成する。これは、この上層にＣｕ配線を形成するに際
し、Ｃｕの拡散を防ぐバリア膜とするものである。
そして、酸化珪素膜又は有機樹脂材料を用いて０．５〜５μmの厚さで第２層間絶縁膜
２６１を形成する。第２層間絶縁膜２６１に配線を形成するための開溝を形成し、その後
全面にスパッタ法で窒化タンタル膜から成るバリア層２６２を１００〜２００nmの厚さで
形成する。窒化タンタル膜はＣｕの拡散を防ぐバリア層として用いる。さらにスパッタ法
でＣｕ膜を成膜してシード層を形成し、硫酸銅を用いたメッキ法によりＣｕ層２６３を１
〜１０μｍの厚さで形成する。メッキ法以外でも、Ｃｕ層をスパッタ法で形成し、４５０
℃の熱処理でリフローさせて平坦化を実現することもできる（図１４（Ｃ））。
Ｃｕ層２６３をエッチング加工してＣｕ配線２６４を形成する。Ｃｕ配線は酸化しやす
く熱的に不安定であるので、このＣｕ配線２６４を被覆する保護膜を高周波マグネトロン
スパッタリング法による窒化珪素膜２６５で２０〜２００nmの厚さで形成する。当該窒化
珪素膜は緻密であり、Ｃｕの酸化や周辺部位への拡散を防ぐことができる。また、窒化珪
素膜２６０と窒化珪素膜２６５とでＣｕ配線２６４を挟み込むことによりＣｕによりＴＦ
Ｔが汚染されるのを防ぐことができる。さらに必要があれば第３層間絶縁膜２６６を形成
し、図１４（Ｃ）と同様な作業をすれば多層配線を形成し、マイクロプロセッサやメモリ
ーなどの半導体装置を形成することができる。
（実施の形態４）
本実施の形態では、ダマシンによりＣｕ配線を形成する一形態について図１５を用いて
説明する。勿論、この半導体装置の各部位においても本発明に係る窒化珪素膜が適用され
る。
まず、実施の形態３と同様にして図１４（Ｂ）の状態を形成する。即ち、配線２５９の
上層に窒化珪素膜２６０を形成する。その後、酸化シリコン膜、又は有機樹脂膜を用いて
１〜５μmの厚さで第２層間絶縁膜２６７を形成する。第２層間絶縁膜２６７上に窒化珪
素膜２６８を形成した後、配線を形成するための開溝２６９を形成する（図１５（Ａ））
。
さらに第３層間絶縁膜２７０を形成し、概略開口２６９の位置に合わせ、それより開口
幅の広い開口２７２を形成する。その後全面にスパッタ法で窒化タンタル膜２７１を１０
０〜２００nmの厚さで形成する。窒化タンタル膜はＣｕの拡散を防ぐ層となる（図１５（
Ｂ））。
さらにスパッタ法でＣｕ膜を成膜し、シード層を形成した後、硫酸銅を用いたメッキ法
によりＣｕ層を１〜１０μｍの厚さで形成する。メッキ法以外でもＣｕ層をスパッタ法で
形成し、４５０℃の熱処理でリフローさせて平坦化を実現することもできる。
次に、ＣＭＰ（Chemical-Mechanical Polishing：化学的・機械的ポリッシング）法を
用いてＣｕメッキ層の表面から研磨を始め、第３層間絶縁膜２７０が露出するまで研磨を
行い、図１５（Ｃ）に示すように表面を平坦化する。こうしてＣｕ配線２７３が形成され
る。ＣＭＰのスラリーは砥粒と酸化剤と添加剤から成り、砥粒にはアルミナかシリカを用
いる。酸化剤には硝酸鉄、過酸化水素、過ヨウ素酸カリウム等を用いる。こうしてバリア
層２７１、Ｃｕ層２７３から成る配線が形成される。この上層に窒化珪素膜２７４を形成
して保護膜としても良い。
窒化珪素膜２６０、窒化珪素膜２６８、窒化珪素膜２７４とでＣｕ配線２６３を挟み込む
ことによりＣｕによりＴＦＴが汚染されるのを防ぐことができる。
（実施の形態５）
本実施の形態は、ガラス基板と比較してより平坦性の高い合成石英基板を用いて、より
微細化に適した半導体装置の構成について図２２と図２３を参照して説明する。勿論、こ
の半導体装置の各部位においても本発明に係る窒化珪素膜が適用される。
石英基板２００上に結晶性珪素膜を形成する。結晶性珪素膜は６００〜９００℃の加熱
処理により非晶質珪素膜を結晶化して形成されたもの、又は非晶質珪素膜にＮｉなど珪素
の結晶化の触媒となる元素を添加して５００〜７００℃で結晶化させたものを適用するこ
とができる。後者の場合には、結晶性珪素膜が得られた後に、ハロゲンを含む酸化性雰囲
気中で８５０〜１０５０℃、好ましくは９５０℃にて１〜１２時間の加熱処理を行って、
触媒となる元素をゲッタリングにより除去しておくと良い。
その後、図２２（Ａ）において示すように、当該結晶性珪素膜より、島状に分割した半
導体膜２１６〜２１８を形成する。さらに、図７及び図２０で説明したＰＰＴＡ法を用い
て、半導体膜２１６〜２１８の表面に熱酸化処理により１〜５nmの酸化珪素膜２８０を形
成する。また、酸素に、ＮＦ3、ＨＦ、ＣｌＦ3から選ばれた一種又は複数種を０．０１〜
０．１％添加して酸化処理を行い、Ｆを酸化珪素膜中に含ませても良い。
図２２（Ｂ）で示すように、ゲート絶縁膜２４０は、１０〜８０nmの厚さで高周波マグ
ネトロンスパッタリング法で作製される窒化珪素膜が適用されるが、半導体膜との界面に
は熱酸化処理により形成される１〜５nmの厚さの酸化珪素膜２８０を介在させておく。酸
化珪素膜により、窒化珪素と半導体膜とが直接接触して界面準位密度が増加するのを防ぎ
、また、膜形成時のダメージを低減することが可能であり、界面準位密度を低減すること
ができる。
また、同様な効果を得る手段として、酸化性の水溶液、代表的にはオゾン水で形成され
る酸化珪素膜（ケミカルオキサイド）を残存させておいても良い。
ゲート電極２４３、２４４及び容量電極２４５は、実施の形態１と同様に膜厚１０〜５
０nmの窒化タンタル（ＴａＮ）から成る第１導電膜２４１と、膜厚１００〜４００nmのタ
ングステン（Ｗ）から成る第２導電膜２４２とで形成する。
その後、図２２（Ｃ）に示すように、ドーピング処理により第１ｎ型不純物領域２４６
、２４８、第１ｐ型不純物領域２４７を形成する。これらの不純物領域は、第２導電膜２
４２をマスクとして第１導電膜２４１と重畳するように形成している。
図２２（Ｄ）では、ゲート電極の側壁スペーサ２４９〜２５１を酸化珪素膜で形成して
いる。全面にプラズマＣＶＤ法で酸化珪素膜を形成し、異方性ドライエッチングでこの膜
を全面にわたって均一にエッチングして側壁スペーサを形成する。ゲート電極をマスクと
して第２ｎ型不純物領域２５２、２５４、第２ｐ型不純物領域２５３を形成する。
そして、図２３（Ａ）に示すように水素を含有する酸化窒化珪素膜２５６をプラズマＣ
ＶＤ法により５０nmの厚さで形成する。さらに、高周波マグネトロンスパッタリング法に
より作製される窒化珪素膜２５７を形成する。その後、４１０℃の加熱処理により水素化
を行うが、窒化珪素膜２５７により当該水素が気相中に放散されるのを防ぎ水素化の効果
を高めることができる。また、窒化珪素膜２５７に置き換えて酸化窒化アルミニウム（Ａ
ｌＮxＯy：Ｘ＝２．５〜４７．５原子％）を適用しても良い。酸化窒化アルミニウムは窒
化珪素膜と同様な効果に加え、熱伝導性が高いことから、ＴＦＴの発熱を放散させる効果
が得られる。即ち、素子を微細化して集積度を向上させることによる発熱の影響を低減す
ることができる。
層間絶縁膜２５８はプラズマＣＶＤ法で作製される酸化珪素膜、常圧ＣＶＤ法で作製さ
れるリンガラス（ＰＳＧ）、あるいはボロンガラス（ＢＳＧ）、もしくはリンボロンガラ
ス（ＰＢＳＧ）で形成可能であるが、最も好ましくはポリイミド、アクリルなど感光性有
機樹脂材料により被膜の形成と同時にコンタクト部の開口を形成する。
そして、配線２５９をＡｌ、Ｔｉ、Ｍｏ、Ｗなどを用いて形成する。この配線２５９と
層間絶縁膜２５８を被覆する形で高周波マグネトロンスパッタリング法により窒化珪素膜
２６０を２０〜１００nmの厚さに形成する。これは、この上層にＣｕ配線を形成するに際
し、Ｃｕの拡散を防ぐバリア膜とするものである（図２３（Ｂ））。
そして、酸化珪素膜又は有機樹脂材料を用いて０．５〜５μmの厚さで第２層間絶縁膜
２６１を形成する。第２層間絶縁膜２６１に配線を形成するための開溝を形成し、その後
全面にスパッタ法で窒化タンタル膜から成るバリア層２６２を１００〜２００nmの厚さで
形成する。窒化タンタル膜はＣｕの拡散を防ぐバリア層として用いる。さらにスパッタ法
でＣｕ膜を成膜してシード層を形成し、硫酸銅を用いたメッキ法によりＣｕ層２６３を１
〜１０μｍの厚さで形成する。メッキ法以外でも、Ｃｕ層をスパッタ法で形成し、４５０
℃の熱処理でリフローさせて平坦化を実現することもできる（図２３（Ｃ））。
Ｃｕ層２６３をエッチング加工してＣｕ配線２６４を形成する。Ｃｕ配線は酸化しやす
く熱的に不安定であるので、このＣｕ配線２６４を被覆する保護膜を高周波マグネトロン
スパッタリング法による窒化珪素膜２６５で２０〜２００nmの厚さで形成する。当該窒化
珪素膜は緻密であり、Ｃｕの酸化や周辺部位への拡散を防ぐことができる。また、窒化珪
素膜２６０と窒化珪素膜２６５とでＣｕ配線２６４を挟み込むことによりＣｕによりＴＦ
Ｔが汚染されるのを防ぐことができる。さらに必要があれば第３層間絶縁膜２６６を形成
し、図２３（Ｃ）と同様な作業をすれば多層配線を形成し、マイクロプロセッサやメモリ
ーなどの半導体装置を形成することができる（図２３（Ｄ））。配線層は必要に応じて多
層化するることができる。
（実施の形態６）
実施の形態５に、実施の形態４で示す配線形成工程を組み合わせて半導体装置を完成さ
せても良い。即ち、ダマシン技術によりＣｕ配線を形成することができる。この場合にお
いても、本発明に係る窒化珪素膜が適用される。
（実施の形態７）
実施の形態１〜６により作製される代表的な半導体装置としてマイクロコンピュータの
一実施形態を図１８と図１９を用いて説明する。図１８に示すように、０．３〜１．１mm
の厚さのガラス又は石英などの基板上に各種の機能回路部を集積してマイクロコンピュー
タを実現することができる。各種の機能回路部は実施の形態１〜６により作製されるＴＦ
Ｔや容量部を主体として形成することが可能である。
図１８で示すマイクロコンピュータ２１００の要素としては、ＣＰＵ２１０１、ＲＯＭ
２１０２、割り込みコントローラ２１０３、キャッシュメモリー２１０４、ＲＡＭ２１０
５、ＤＭＡＣ２１０６、クロック発生回路２１０７、シリアルインターフェース２１０８
、電源発生回路２１０９、ＡＤＣ／ＤＡＣ２１１０、タイマカウンタ２１１１、ＷＤＴ２
１１２、Ｉ／Ｏポート２１０２などである。
ガラス基板上に形成されたマイクロコンピュータ２１００は、セラミックやＦＲＰ（繊
維強化プラスチック）のベース２２０１にフェースダウンボンディングで固着される。マ
イクロコンピュータ２１００のガラス基板の裏面には、熱伝導性の良い酸化窒化アルミニ
ウム２２０３が被覆されて熱放散効果を高めている。
さらにこれに接してアルミニウムで形成される放熱フィン２２０４が設けられ、マイクロ
コンピュータ２１００の動作に伴う発熱対策としている。全体は封止樹脂２２０５で覆わ
れ、外部回路との接続はピン２２０２により行う。
本実施の形態ではマイクロコンピュータの形態を一例として示したが、各種機能回路の
構成や組み合わせを換えれば、メディアプロセッサ、グラフィクス用ＬＳＩ、暗号ＬＳＩ
、メモリー、グラフィクス用ＬＳＩ、携帯電話用ＬＳＩなど様々な機能の半導体装置を完
成させることができる。

Claims (5)

  1. 半導体膜を有するトランジスタと、
    前記トランジスタ上に設けられ、平坦な上面を有する第１の絶縁膜と、
    前記第１の絶縁膜上に設けられ、前記第１の絶縁膜に設けられた開口を介して、前記半導体膜と電気的に接続された第１の配線と、
    前記第１の配線上の第２の配線と、
    前記第１の配線の側面と接する領域を有する第１のバリア膜と、
    前記第２の配線上に設けられ、前記第２の配線の上面と接する領域と、前記第２の配線の側面と接する領域とを有する第２のバリア膜と、を有し、
    前記第１の配線は、Ａｌ、Ｔｉ、Ｍｏ、又はＷを含み、
    前記第２の配線はＣｕを含むことを特徴とする半導体装置。
  2. 請求項１において、
    前記第１のバリア膜は、前記第１の配線の上面の一部と接する領域を有することを特徴する半導体装置。
  3. 請求項１又は２において、
    前記第１のバリア膜及び前記第２のバリア膜の各々は、ＳｉＮを含むことを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか一において、
    前記第１の絶縁膜上に設けられ、平坦な上面を有する第２の絶縁膜を有し、
    前記第２の配線は、前記第２の絶縁膜に設けられた開口を介して、前記第１の配線と電気的に接続されることを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか一において、
    前記トランジスタは、Ｃｕを含むゲート電極を有することを特徴とする半導体装置。
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Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI288443B (en) * 2002-05-17 2007-10-11 Semiconductor Energy Lab SiN film, semiconductor device, and the manufacturing method thereof
JP2004071696A (ja) * 2002-08-02 2004-03-04 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US7605023B2 (en) * 2002-08-29 2009-10-20 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for a semiconductor device and heat treatment method therefor
JP4627961B2 (ja) * 2002-09-20 2011-02-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7253125B1 (en) 2004-04-16 2007-08-07 Novellus Systems, Inc. Method to improve mechanical strength of low-k dielectric film using modulated UV exposure
KR100655751B1 (ko) * 2004-10-01 2006-12-11 삼성전자주식회사 반도체 장치의 제조 방법
US9659769B1 (en) 2004-10-22 2017-05-23 Novellus Systems, Inc. Tensile dielectric films using UV curing
US20060105106A1 (en) * 2004-11-16 2006-05-18 Applied Materials, Inc. Tensile and compressive stressed materials for semiconductors
US8454750B1 (en) 2005-04-26 2013-06-04 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
JPWO2006117900A1 (ja) * 2005-04-26 2008-12-18 シャープ株式会社 半導体装置の製造方法及び半導体装置
US8980769B1 (en) 2005-04-26 2015-03-17 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
US8889233B1 (en) 2005-04-26 2014-11-18 Novellus Systems, Inc. Method for reducing stress in porous dielectric films
TWI338171B (en) * 2005-05-02 2011-03-01 Au Optronics Corp Display device and wiring structure and method for forming the same
US7247582B2 (en) * 2005-05-23 2007-07-24 Applied Materials, Inc. Deposition of tensile and compressive stressed materials
CN100431994C (zh) * 2005-10-14 2008-11-12 宋学君 一种加工玻璃微通路的新方法
JP2007273919A (ja) 2006-03-31 2007-10-18 Nec Corp 半導体装置及びその製造方法
US20100267231A1 (en) * 2006-10-30 2010-10-21 Van Schravendijk Bart Apparatus for uv damage repair of low k films prior to copper barrier deposition
US10037905B2 (en) * 2009-11-12 2018-07-31 Novellus Systems, Inc. UV and reducing treatment for K recovery and surface clean in semiconductor processing
US8465991B2 (en) 2006-10-30 2013-06-18 Novellus Systems, Inc. Carbon containing low-k dielectric constant recovery using UV treatment
KR100823461B1 (ko) * 2007-05-11 2008-04-21 테크노세미켐 주식회사 실리콘산화막 및 실리콘질화막 식각용 식각액 조성물
TWI345836B (en) 2007-06-12 2011-07-21 Au Optronics Corp Dielectric layer and thin film transistor,display planel,and electro-optical apparatus
GB2451116A (en) * 2007-07-20 2009-01-21 X Fab Uk Ltd Polysilicon devices
US8211510B1 (en) 2007-08-31 2012-07-03 Novellus Systems, Inc. Cascaded cure approach to fabricate highly tensile silicon nitride films
JP5182993B2 (ja) * 2008-03-31 2013-04-17 株式会社半導体エネルギー研究所 表示装置及びその作製方法
US8486164B2 (en) 2008-09-05 2013-07-16 Samsung Sdi Co., Ltd. Evaporator and fuel reformer having the same
US9050623B1 (en) 2008-09-12 2015-06-09 Novellus Systems, Inc. Progressive UV cure
MY152036A (en) * 2008-12-08 2014-08-15 Calyxo Gmbh Thin-film deposition and recirculation of a semi-conductor material
US8506831B2 (en) * 2008-12-23 2013-08-13 Air Products And Chemicals, Inc. Combination, method, and composition for chemical mechanical planarization of a tungsten-containing substrate
US20110207301A1 (en) * 2010-02-19 2011-08-25 Kormanyos Kenneth R Atmospheric pressure chemical vapor deposition with saturation control
US8563095B2 (en) * 2010-03-15 2013-10-22 Applied Materials, Inc. Silicon nitride passivation layer for covering high aspect ratio features
US8728941B2 (en) 2010-03-16 2014-05-20 Sharp Kabushiki Kaisha Semiconductor apparatus and manufacturing method of same
WO2011145484A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012151261A (ja) * 2011-01-19 2012-08-09 Mitsubishi Heavy Ind Ltd 半導体発光素子、半導体発光素子の保護膜及びその作製方法
CN102736294A (zh) * 2011-04-13 2012-10-17 京东方科技集团股份有限公司 一种基板、液晶显示面板及其制造方法
CN107026089B (zh) * 2012-06-29 2021-12-03 株式会社半导体能源研究所 用于制造半导体装置的方法
JP5753324B2 (ja) * 2012-11-20 2015-07-22 Hoya株式会社 マスクブランク、転写用マスク、マスクブランクの製造方法、転写用マスクの製造方法および半導体デバイスの製造方法
WO2014109272A1 (en) 2013-01-11 2014-07-17 Semiconductor Energy Laboratory Co., Ltd. Electronic device charging method
US9787126B2 (en) 2013-02-08 2017-10-10 Semiconductor Energy Laboratory Co., Ltd. Driving method of electrochemical device
WO2014192210A1 (ja) 2013-05-29 2014-12-04 パナソニック株式会社 薄膜トランジスタ装置とその製造方法、および表示装置
KR102268516B1 (ko) * 2013-12-09 2021-06-24 엘지디스플레이 주식회사 초고해상도 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법
US9472678B2 (en) 2013-12-27 2016-10-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6286453B2 (ja) * 2014-02-10 2018-02-28 シャープ株式会社 半導体装置およびその製造方法
US9589853B2 (en) * 2014-02-28 2017-03-07 Lam Research Corporation Method of planarizing an upper surface of a semiconductor substrate in a plasma etch chamber
WO2016059889A1 (ja) * 2014-10-14 2016-04-21 シャープ株式会社 窒化物半導体装置
KR102378361B1 (ko) * 2015-04-15 2022-03-25 삼성디스플레이 주식회사 플렉서블 디스플레이 장치 및 이의 제조 방법
CN105137660A (zh) * 2015-09-25 2015-12-09 京东方科技集团股份有限公司 一种光配向膜杂质去除装置和方法
US20170271380A1 (en) * 2016-03-16 2017-09-21 Semiconductor Energy Laboratory Co., Ltd. Peeling method
JP2018021994A (ja) * 2016-08-02 2018-02-08 株式会社ジャパンディスプレイ 表示装置およびその製造方法
US9847221B1 (en) 2016-09-29 2017-12-19 Lam Research Corporation Low temperature formation of high quality silicon oxide films in semiconductor device manufacturing
CN108172626B (zh) * 2016-12-07 2020-07-10 清华大学 一种薄膜晶体管及其制备方法
CN106783628B (zh) * 2017-02-27 2019-12-03 武汉华星光电技术有限公司 薄膜晶体管的制作方法、薄膜晶体管及显示器
JP6222419B1 (ja) * 2017-04-04 2017-11-01 三菱電機株式会社 半導体装置及びその製造方法
JP7186382B2 (ja) * 2017-10-31 2022-12-09 パナソニックＩｐマネジメント株式会社 構造体およびその製造方法
US10840189B2 (en) 2018-07-30 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit devices having raised via contacts and methods of fabricating the same
WO2020115838A1 (ja) * 2018-12-05 2020-06-11 三菱電機株式会社 半導体装置および半導体装置の製造方法
CN112981351B (zh) * 2021-05-06 2021-08-03 蓝思科技（长沙）有限公司 非金属吸收渐变薄膜的制备方法、具膜器件和电子产品

Family Cites Families (161)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3967981A (en) * 1971-01-14 1976-07-06 Shumpei Yamazaki Method for manufacturing a semiconductor field effort transistor
JPS61194827A (ja) 1985-02-25 1986-08-29 Oki Electric Ind Co Ltd 拡散保護膜形成方法
US4951601A (en) * 1986-12-19 1990-08-28 Applied Materials, Inc. Multi-chamber integrated process system
JPH0756190B2 (ja) 1987-11-17 1995-06-14 清水建設株式会社 構造物の振動抑制装置
JPH01176067A (ja) 1987-12-29 1989-07-12 Hoya Corp 窒化シリコン膜の成膜方法
JPH0316129A (ja) 1989-03-22 1991-01-24 Fuji Electric Co Ltd 窒化シリコン膜の生成方法
JPH0263A (ja) 1989-04-07 1990-01-05 Daicel Chem Ind Ltd フォトマスクカバー
JP2832360B2 (ja) * 1989-05-10 1998-12-09 日本真空技術株式会社 薄膜形成装置
US5043299B1 (en) * 1989-12-01 1997-02-25 Applied Materials Inc Process for selective deposition of tungsten on semiconductor wafer
US5310410A (en) * 1990-04-06 1994-05-10 Sputtered Films, Inc. Method for processing semi-conductor wafers in a multiple vacuum and non-vacuum chamber apparatus
EP0456199B1 (en) * 1990-05-11 1997-08-27 Asahi Glass Company Ltd. Process for preparing a polycrystalline semiconductor thin film transistor
EP0468758B1 (en) 1990-07-24 1997-03-26 Semiconductor Energy Laboratory Co., Ltd. Method of forming insulating films, capacitances, and semiconductor devices
US7335570B1 (en) 1990-07-24 2008-02-26 Semiconductor Energy Laboratory Co., Ltd. Method of forming insulating films, capacitances, and semiconductor devices
JP3179779B2 (ja) 1990-07-24 2001-06-25 株式会社半導体エネルギー研究所 窒化物絶縁膜の作製方法
JPH04130631A (ja) 1990-09-20 1992-05-01 Fuji Electric Co Ltd 半導体装置の製造方法
JP2937459B2 (ja) 1990-11-07 1999-08-23 日本電気株式会社 半導体装置におけるコンタクト・ホールの形成方法
JP3024661B2 (ja) * 1990-11-09 2000-03-21 セイコーエプソン株式会社 アクティブマトリクス基板及びその製造方法
TW237562B (ja) * 1990-11-09 1995-01-01 Semiconductor Energy Res Co Ltd
US5286296A (en) * 1991-01-10 1994-02-15 Sony Corporation Multi-chamber wafer process equipment having plural, physically communicating transfer means
KR960001611B1 (ko) * 1991-03-06 1996-02-02 가부시끼가이샤 한도다이 에네르기 겐뀨쇼 절연 게이트형 전계 효과 반도체 장치 및 그 제작방법
JP2717237B2 (ja) * 1991-05-16 1998-02-18 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
US5324360A (en) * 1991-05-21 1994-06-28 Canon Kabushiki Kaisha Method for producing non-monocrystalline semiconductor device and apparatus therefor
JP2543764Y2 (ja) 1991-05-27 1997-08-13 株式会社クボタ 屋根の隅棟部の連結装置
JPH0544017A (ja) 1991-08-08 1993-02-23 Nissin Electric Co Ltd 窒化ケイ素膜の形成方法
US5182619A (en) * 1991-09-03 1993-01-26 Motorola, Inc. Semiconductor device having an MOS transistor with overlapped and elevated source and drain
JP2666103B2 (ja) * 1992-06-03 1997-10-22 カシオ計算機株式会社 薄膜半導体装置
JP3309509B2 (ja) 1993-08-12 2002-07-29 セイコーエプソン株式会社 薄膜トランジスタを用いたアクティブマトリックス表示装置およびその製造方法
JP3030368B2 (ja) * 1993-10-01 2000-04-10 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
CN1052566C (zh) * 1993-11-05 2000-05-17 株式会社半导体能源研究所 制造半导体器件的方法
JPH08195494A (ja) * 1994-05-26 1996-07-30 Sanyo Electric Co Ltd 半導体装置，半導体装置の製造方法，薄膜トランジスタ，薄膜トランジスタの製造方法，表示装置
JPH08339996A (ja) 1995-06-12 1996-12-24 Toshiba Corp 半導体装置の製造方法
TW371796B (en) * 1995-09-08 1999-10-11 Semiconductor Energy Lab Co Ltd Method and apparatus for manufacturing a semiconductor device
US5587520A (en) * 1995-09-29 1996-12-24 Hewlett-Packard Company Thermal conductivity detector
US5847410A (en) * 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3114964B2 (ja) 1995-12-22 2000-12-04 株式会社半導体エネルギー研究所 絶縁ゲイト型電界効果半導体装置の作製方法
US6478263B1 (en) 1997-01-17 2002-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
JP3645379B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3645378B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3645380B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法、情報端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、ビデオカメラ、投射型表示装置
JP3729955B2 (ja) 1996-01-19 2005-12-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5985740A (en) 1996-01-19 1999-11-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device including reduction of a catalyst
US5888858A (en) 1996-01-20 1999-03-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
US7056381B1 (en) 1996-01-26 2006-06-06 Semiconductor Energy Laboratory Co., Ltd. Fabrication method of semiconductor device
US6180439B1 (en) 1996-01-26 2001-01-30 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device
US6465287B1 (en) 1996-01-27 2002-10-15 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device using a metal catalyst and high temperature crystallization
US6063654A (en) 1996-02-20 2000-05-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a thin film transistor involving laser treatment
JPH09232250A (ja) 1996-02-20 1997-09-05 Semiconductor Energy Lab Co Ltd 被膜作製方法
US6100562A (en) 1996-03-17 2000-08-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JPH09312406A (ja) 1996-03-17 1997-12-02 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP3565983B2 (ja) * 1996-04-12 2004-09-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5989998A (en) 1996-08-29 1999-11-23 Matsushita Electric Industrial Co., Ltd. Method of forming interlayer insulating film
JPH1084085A (ja) 1996-09-09 1998-03-31 Matsushita Electron Corp 半導体装置およびその製造方法
JP3377160B2 (ja) 1996-12-13 2003-02-17 シャープ株式会社 半導体装置およびその製造方法
US6537905B1 (en) 1996-12-30 2003-03-25 Applied Materials, Inc. Fully planarized dual damascene metallization using copper line interconnect and selective CVD aluminum plug
JP3976828B2 (ja) 1997-02-17 2007-09-19 株式会社半導体エネルギー研究所 結晶性珪素膜の作製方法
EP0991126B1 (en) * 1997-12-09 2006-10-18 Seiko Epson Corporation Method of manufacturing an electrooptic device
JP3697044B2 (ja) 1997-12-19 2005-09-21 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
JPH11251599A (ja) 1998-03-06 1999-09-17 Toshiba Corp 薄膜半導体装置の製造方法
WO1999050903A1 (fr) * 1998-03-30 1999-10-07 Hitachi, Ltd. Circuit integre a semi-conducteur et procede de fabrication correspondant
US6987786B2 (en) 1998-07-02 2006-01-17 Gsi Group Corporation Controlling laser polarization
US20040084780A1 (en) 1998-07-07 2004-05-06 Tri-Rung Yew Dual damascene structure for the wiring-line structures of multi-level interconnects in integrated circuit
JP2000040679A (ja) 1998-07-24 2000-02-08 Hitachi Ltd 半導体集積回路装置の製造方法
JP2000100811A (ja) 1998-09-18 2000-04-07 Rohm Co Ltd 半導体装置の製造方法
US6274887B1 (en) * 1998-11-02 2001-08-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method therefor
US6909114B1 (en) * 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
US6277679B1 (en) * 1998-11-25 2001-08-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing thin film transistor
US6674136B1 (en) 1999-03-04 2004-01-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having driver circuit and pixel section provided over same substrate
JP4583540B2 (ja) 1999-03-04 2010-11-17 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP4641586B2 (ja) 1999-03-12 2011-03-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6306694B1 (en) * 1999-03-12 2001-10-23 Semiconductor Energy Laboratory Co., Ltd. Process of fabricating a semiconductor device
US6281552B1 (en) * 1999-03-23 2001-08-28 Semiconductor Energy Laboratory Co., Ltd. Thin film transistors having ldd regions
TW518650B (en) * 1999-04-15 2003-01-21 Semiconductor Energy Lab Electro-optical device and electronic equipment
US6362507B1 (en) * 1999-04-20 2002-03-26 Semiconductor Energy Laboratory Co., Ltd. Electro-optical devices in which pixel section and the driver circuit are disposed over the same substrate
TW517260B (en) * 1999-05-15 2003-01-11 Semiconductor Energy Lab Semiconductor device and method for its fabrication
CN100592523C (zh) * 1999-06-02 2010-02-24 株式会社半导体能源研究所 半导体器件及其制造方法
WO2000079586A1 (fr) 1999-06-24 2000-12-28 Hitachi, Ltd. Procede de production de dispositif a circuit integre semi-conducteur et dispositif a circuit integre semi-conducteur
US6140220A (en) 1999-07-08 2000-10-31 Industrial Technology Institute Reseach Dual damascene process and structure with dielectric barrier layer
JP4108228B2 (ja) * 1999-07-15 2008-06-25 富士通株式会社 半導体装置の製造方法
JP4554011B2 (ja) 1999-08-10 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP2001102328A (ja) 1999-09-30 2001-04-13 Hitachi Ltd 半導体集積回路装置の製造方法
US6281134B1 (en) 1999-10-22 2001-08-28 United Microelectronics Corp. Method for combining logic circuit and capacitor
JP4562835B2 (ja) * 1999-11-05 2010-10-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW587239B (en) * 1999-11-30 2004-05-11 Semiconductor Energy Lab Electric device
CN1217417C (zh) * 1999-12-10 2005-08-31 株式会社半导体能源研究所 半导体器件及其制造方法
US6282115B1 (en) 1999-12-22 2001-08-28 International Business Machines Corporation Multi-level DRAM trench store utilizing two capacitors and two plates
US6576546B2 (en) 1999-12-22 2003-06-10 Texas Instruments Incorporated Method of enhancing adhesion of a conductive barrier layer to an underlying conductive plug and contact for ferroelectric applications
US6639265B2 (en) * 2000-01-26 2003-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
US6815329B2 (en) 2000-02-08 2004-11-09 International Business Machines Corporation Multilayer interconnect structure containing air gaps and method for making
JP4831873B2 (ja) 2000-02-22 2011-12-07 株式会社半導体エネルギー研究所 自発光装置及びその作製方法
US6399478B2 (en) 2000-02-22 2002-06-04 Sanyo Electric Co., Ltd. Method of making a dual damascene structure with modified insulation
TW525305B (en) 2000-02-22 2003-03-21 Semiconductor Energy Lab Self-light-emitting device and method of manufacturing the same
JP2001250956A (ja) * 2000-03-08 2001-09-14 Semiconductor Energy Lab Co Ltd 半導体装置
DE10014917B4 (de) * 2000-03-17 2004-12-02 Infineon Technologies Ag Verfahren zur Herstellung einer Kontaktschicht
WO2001071801A1 (en) 2000-03-20 2001-09-27 Koninklijke Philips Electronics N.V. Semiconductor device and method of manufacturing same
JP2001261499A (ja) 2000-03-24 2001-09-26 Nikon Corp ＧａＮ系結晶成長用基板およびその製造方法
JP2001274245A (ja) * 2000-03-24 2001-10-05 Nec Corp 半導体装置及びその製造方法
JP2001291720A (ja) 2000-04-05 2001-10-19 Hitachi Ltd 半導体集積回路装置および半導体集積回路装置の製造方法
US6559070B1 (en) 2000-04-11 2003-05-06 Applied Materials, Inc. Mesoporous silica films with mobile ion gettering and accelerated processing
US20010030169A1 (en) 2000-04-13 2001-10-18 Hideo Kitagawa Method of etching organic film and method of producing element
JP2001358218A (ja) 2000-04-13 2001-12-26 Canon Inc 有機膜のエッチング方法及び素子の製造方法
US6794229B2 (en) 2000-04-28 2004-09-21 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for semiconductor device
JP2002050634A (ja) * 2000-04-28 2002-02-15 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2001339066A (ja) 2000-05-26 2001-12-07 Sharp Corp 半導体装置のコンタクトエッチング方法
US6828587B2 (en) * 2000-06-19 2004-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7503975B2 (en) * 2000-06-27 2009-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method therefor
JP2002016246A (ja) * 2000-06-28 2002-01-18 Sharp Corp Ｍｏｓ型半導体トランジスタの製造方法
US6541861B2 (en) 2000-06-30 2003-04-01 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method including forming step of SOI structure and semiconductor device having SOI structure
JP2002026009A (ja) 2000-06-30 2002-01-25 Toshiba Corp 半導体装置およびその製造方法
JP3760086B2 (ja) 2000-07-07 2006-03-29 株式会社ルネサステクノロジ フォトマスクの製造方法
JP3953715B2 (ja) 2000-07-31 2007-08-08 富士通株式会社 半導体装置及びその製造方法
JP2002053971A (ja) 2000-08-03 2002-02-19 Sony Corp めっき方法及びめっき構造、並びに半導体装置の製造方法及び半導体装置
JP3594888B2 (ja) 2000-08-07 2004-12-02 セイコーエプソン株式会社 半導体装置及びその製造方法
JP2002057342A (ja) 2000-08-10 2002-02-22 Seiko Epson Corp 半導体装置の製造方法
JP2002076114A (ja) * 2000-08-30 2002-03-15 Hitachi Ltd 半導体装置の製造方法
US6413852B1 (en) 2000-08-31 2002-07-02 International Business Machines Corporation Method of forming multilevel interconnect structure containing air gaps including utilizing both sacrificial and placeholder material
JP2002076308A (ja) * 2000-08-31 2002-03-15 Fujitsu Ltd 半導体装置およびその製造方法
JP2002162646A (ja) * 2000-09-14 2002-06-07 Sony Corp 反射型液晶表示装置
US6599818B2 (en) * 2000-10-10 2003-07-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device manufacturing method, heat treatment apparatus, and heat treatment method
JP3612486B2 (ja) 2000-11-28 2005-01-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2002164428A (ja) 2000-11-29 2002-06-07 Hitachi Ltd 半導体装置およびその製造方法
JP3669919B2 (ja) 2000-12-04 2005-07-13 シャープ株式会社 半導体装置の製造方法
TWI313059B (ja) * 2000-12-08 2009-08-01 Sony Corporatio
US7087975B2 (en) 2000-12-28 2006-08-08 Infineon Technologies Ag Area efficient stacking of antifuses in semiconductor device
TW545080B (en) * 2000-12-28 2003-08-01 Semiconductor Energy Lab Light emitting device and method of manufacturing the same
US6893887B2 (en) * 2001-01-18 2005-05-17 Semiconductor Energy Laboratory Co., Ltd. Process for producing a light emitting device
JP2002217258A (ja) 2001-01-22 2002-08-02 Hitachi Ltd 半導体装置およびその測定方法、ならびに半導体装置の製造方法
SG107573A1 (en) * 2001-01-29 2004-12-29 Semiconductor Energy Lab Light emitting device
US6440842B1 (en) 2001-02-02 2002-08-27 Macronix International Co. Ltd. Method of forming a dual damascene structure by patterning a sacrificial layer to define the plug portions of the structure
JP4663139B2 (ja) * 2001-02-16 2011-03-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
SG143946A1 (en) * 2001-02-19 2008-07-29 Semiconductor Energy Lab Light emitting device and method of manufacturing the same
US6492708B2 (en) 2001-03-14 2002-12-10 International Business Machines Corporation Integrated coil inductors for IC devices
US20020142531A1 (en) 2001-03-29 2002-10-03 Hsu Sheng Teng Dual damascene copper gate and interconnect therefore
US6932896B2 (en) 2001-03-30 2005-08-23 Nutool, Inc. Method and apparatus for avoiding particle accumulation in electrodeposition
US20040126548A1 (en) 2001-05-28 2004-07-01 Waseda University ULSI wiring and method of manufacturing the same
JP3654354B2 (ja) 2001-05-28 2005-06-02 学校法人早稲田大学 超ｌｓｉ配線板及びその製造方法
US6930056B1 (en) 2001-06-19 2005-08-16 Lsi Logic Corporation Plasma treatment of low dielectric constant dielectric material to form structures useful in formation of metal interconnects and/or filled vias for integrated circuit structure
TW527646B (en) 2001-07-24 2003-04-11 United Microelectronics Corp Method for pre-cleaning residual polymer
US20030045098A1 (en) 2001-08-31 2003-03-06 Applied Materials, Inc. Method and apparatus for processing a wafer
JP2003110108A (ja) 2001-09-28 2003-04-11 Mitsubishi Electric Corp 半導体装置の製造方法及びその構造
US6717222B2 (en) 2001-10-07 2004-04-06 Guobiao Zhang Three-dimensional memory
TW521328B (en) * 2001-11-19 2003-02-21 United Microelectronics Corp Fabrication method of metal oxide semiconductor transistor
JP4778660B2 (ja) 2001-11-27 2011-09-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6872658B2 (en) * 2001-11-30 2005-03-29 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device by exposing resist mask
US6686236B2 (en) 2001-12-21 2004-02-03 Texas Instruments Incorporated Methods of preventing reduction of IrOx during PZT formation by metalorganic chemical vapor deposition or other processing
US6646328B2 (en) 2002-01-11 2003-11-11 Taiwan Semiconductor Manufacturing Co. Ltd. Chip antenna with a shielding layer
US7749818B2 (en) * 2002-01-28 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
TWI261358B (en) * 2002-01-28 2006-09-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
TW200302511A (en) * 2002-01-28 2003-08-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
US6656748B2 (en) 2002-01-31 2003-12-02 Texas Instruments Incorporated FeRAM capacitor post stack etch clean/repair
JP4137460B2 (ja) * 2002-02-08 2008-08-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2003243631A (ja) 2002-02-18 2003-08-29 Mitsubishi Electric Corp 薄膜磁性体記憶装置ならびにそれを用いた無線チップ、流通管理システムおよび製造工程管理システム
US7157366B2 (en) 2002-04-02 2007-01-02 Samsung Electronics Co., Ltd. Method of forming metal interconnection layer of semiconductor device
AU2003226367A1 (en) 2002-04-12 2003-10-27 Acm Research, Inc. Electropolishing and electroplating methods
JP3590034B2 (ja) 2002-04-26 2004-11-17 Ｎｅｃエレクトロニクス株式会社 半導体容量素子及びその製造方法
TWI288443B (en) * 2002-05-17 2007-10-11 Semiconductor Energy Lab SiN film, semiconductor device, and the manufacturing method thereof
JP2004071696A (ja) * 2002-08-02 2004-03-04 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US7605023B2 (en) * 2002-08-29 2009-10-20 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for a semiconductor device and heat treatment method therefor
US6870183B2 (en) 2002-11-04 2005-03-22 Advanced Micro Devices, Inc. Stacked organic memory devices and methods of operating and fabricating
US20040112735A1 (en) 2002-12-17 2004-06-17 Applied Materials, Inc. Pulsed magnetron for sputter deposition
US6794718B2 (en) 2002-12-19 2004-09-21 International Business Machines Corporation High mobility crystalline planes in double-gate CMOS technology
US7041748B2 (en) 2003-01-08 2006-05-09 International Business Machines Corporation Patternable low dielectric constant materials and their use in ULSI interconnection

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