KR101028346B1 - 질화 규소막 및 반도체 장치 - Google Patents

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Abstract

게이트 절연막이나 보호막으로서 적합하게 적용 가능한 치밀하고 고품질의 절연막을 유리 기판에 왜곡점 이하의 온도로 형성하는 기술 및 그것을 사용하여 고성능이고 고신뢰성을 실현하는 반도체 장치를 적용하는 것을 목적으로 한다.
본 발명의 반도체 장치는 수소를 1×1021/cm3 이하의 농도로 포함하고, 산소를 5×1018 내지 5×1021/cm3의 농도로 포함하며, 또한, 불화수소암모늄(NH 4HF2)을 7.13%와 불화암모늄(NH4F)을 15.4% 포함하는 혼합 수용액에 대한 에칭 속도가 10nm/min 이하의 특성을 갖는 질화 규소막이 채널 길이 0.35 내지 2.5㎛인 전계 효과형 트랜지스터의 게이트 절연막에 있어서, 결정성 반도체막 상에 산화 규소막을 개재시켜 형성한다.
Figure 112003017395103-pat00001
절연 기판, 질화 규소막, 반도체 장치, 전계 효과형 트랜지스터, 산화 규소막

Description

질화 규소막 및 반도체 장치{Silicon nitride film and semiconductor device}
도 1은 본 발명에 관련되는 질화 규소막을 사용하여 MOS 구조로 Li 확산이 없는 경우의 C-V 특성을 도시하는 그래프.
도 2는 본 발명에 관련되는 질화 규소막을 사용하여 MOS 구조로 Li 확산이 있는 경우의 C-V 특성을 도시하는 그래프.
도 3은 본 발명의 질화 규소막에 포함되는 H, C, O 농도를 SIMS에 의해 측정한 결과를 도시하는 그래프.
도 4는 본 발명의 질화 규소막과 비교예의 질화 규소막의 투과율을 도시하는 그래프.
도 5는 본 발명의 질화 규소막과 비교예의 질화 규소막의 적외 흡수 스펙트럼을 도시하는 그래프.
도 6은 플라즈마 CVD법에 의해 형성된 질화 규소막을 사용하여, MOS 구조로 Li 확산이 있는 경우의 C-V 특성을 도시하는 그래프.
도 7은 본 발명에 적용하는 마그네트론 스퍼터링 장치의 구성을 설명하는 상면도.
도 8은 본 발명에 적용하는 마그네트론 스퍼터링 장치의 막 형성실의 상세함을 설명하는 단면도.
도 9는 본 발명이 관련되는 고주파 마그네트론 스퍼터링에 있어서의 질화 규소막의 막 형성 기구를 모식적으로 설명하는 도면.
도 10a, 도 10b, 도 10c, 도 10d는 본 발명의 반도체 장치의 제작 공정을 설명하는 종단면도.
도 11은 본 발명의 반도체 장치의 제작 공정을 설명하는 종단면도.
도 12a, 도 12b, 도 12c, 도 12d, 도 12e는 본 발명의 반도체 장치의 제작 공정을 설명하는 종단면도.
도 13a, 도 13b, 도 13c는 본 발명의 반도체 장치의 제작 공정을 설명하는 종단면도.
도 14a, 도 14b, 도 14c, 도 14d는 본 발명의 반도체 장치의 제작 공정을 설명하는 종단면도.
도 15a, 도 15b, 도 15c는 본 발명의 반도체 장치의 제작 공정을 설명하는 종단면도.
도 16a, 도 16b, 도 16c는 본 발명의 반도체 장치의 제작 공정을 설명하는 종단면도.
도 17은 반도체막의 에칭 형상의 상세함을 설명하는 도면.
도 18은 본 발명에 의한 마이크로 컴퓨터의 구성을 설명하는 도면.
도 19는 본 발명에 의한 마이크로 컴퓨터의 패키지 구조를 설명하는 도면.
도 20은 가열 처리실의 구성을 설명하는 도면.
도 21은 광원의 점멸과 반도체 기판의 온도 변화 및 냉매의 공급 방법을 설명하는 도면.
도 22a, 도 22b, 도 22c, 도 22d는 본 발명의 반도체 장치의 제작 공정을 설명하는 종단면도.
도 23a, 도 23b, 도 23c, 도 23d는 본 발명의 반도체 장치의 제작 공정을 설명하는 종단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
101 : 제 1 공통실 102, 110 : 반송 수단
103 : 가열 처리실 108 : 중간실
109 : 제 2 공통실 111 : 로드/언로드실
112 : 전처리실 119 : 경계 밸브
120 : 가열 수단 130 : 가스 공급 수단
1110 : 광원 1112 : 기판 홀더
1128 : 온도 검출 시스템 1129 : 반응실
본 발명은 왜곡점이 700℃ 이하의 기판에 형성하는 질화 규소막과, 상기 질 화 규소막을 사용한 전계 효과형 트랜지스터로 대표되는 반도체 소자 및 반도체 집적 회로를 포함하는 반도체 장치에 관한 것이다.
액정이나 전계 발광(EL이라 약기한다)을 이용한 표시 장치에 있어서, 동일한 유리 기판 상에 전계 효과형 박막 트랜지스터(TFT라 약기한다)를 사용하여 구동 회로를 일체 형성하는 기술이 개발되고 있다. 상기 TFT에는 실용적인 동작 주파수를 실현하기 위해, 그 주요 구성부인 활성층(채널부를 형성하는 반도체 영역)에 다결정 규소막을 사용하고 있다. 그리고, 한층 더한 고속 동작을 실현하여 마이크로 프로세서를 비롯하여, 화상 처리 프로세서나 메모리 등 각종 기능을 갖는 집적 회로를 TFT에 의해 실현하는 시스템 온 패널(system-on-panel)이라는 개념이 제안되고 있다.
물론, TFT는 다결정 규소막 뿐만 아니라, 게이트 절연막이나 배선간을 절연 분리하기 위한 절연막 등, 각 부위에 절연막이 사용되고, 이들이 일체가 되어 집적 회로를 형성하고 있다. 각 부위에 사용되는 소재에 대하여, 요구되는 특성이 달라, 게이트 절연막에 있어서는 결함이 적고, 리크가 낮은 전류이며, 계면 결함 준위 밀도 등이 낮은 것이 요구되어, 보호막으로서는 불순물에 대하여, 특히 알칼리 이온 등의 침입을 저지하는 특성이 필요한 등 용도에 따라 여러가지이다.
배선에 관해서는 고집적화의 진전에 따라, 알루미늄보다 고밀도로 전류를 흘리는 것이 가능하여, 일렉트로 마이그레이션(electro migration)에 대한 내성이 높은 구리를 배선 재료로서 사용하는 기술이 개발되고 있다.
절연막에는 핀 홀 등이 없이, 치밀하고 저결함 밀도이고, 고정 전하를 포함하지 않아, 하지와의 밀착성이 좋은 것이 요구되고 있다. 또한, 소자의 미세화에 따라 트랜지스터의 성능을 올리기 위해서는 게이트 절연막을 얇게 하여 게이트 구동 능력을 향상시킬 필요가 있어, 그에 따라 게이트 리크 전류를 증가시키지 않는 치밀한 절연막이 요구되고 있다.
절연막의 형성 방법에는 화학적인 막 형성법인 CVD법과, 물리적인 막 형성법인 스퍼터링법이 알려져 있다. CVD법에서는 그것을 분류하는 파라미터로서, 막 형성 시의 압력, 공급하는 가스의 유량, 화학 반응을 촉진시키기 위한 에너지 등이 있으며, 상압 또는 감압 하에 있어서의 열 CVD법, 플라즈마를 이용하는 플라즈마 CVD법 등이 있어, 각각 특징을 가지고 목적에 따라서 이용되고 있다.
유리나 석영 등의 절연 기판 상에 다결정 규소막을 형성하고, 그것을 사용하여 집적 회로를 실현할 경우, 대규모 집적 회로에서 배양된 제조 기술을 그대로 전용하는 것은 불가능하였다. 그것은 다결정 규소막의 결정성 문제만이 아니라, 종래 각종 방법에 의해 제작되는 절연막 및 그것을 사용한 반도체 소자가 원하는 특성 및 신뢰성을 충분히 발휘할 수 없다는 것이 현 상황이었다.
치밀하게 알칼리 이온 등을 통과하지 않는 질화 규소막을 감압 CVD법으로 형성하는 것이 가능하지만, 막 형성 온도를 750℃ 이상으로 할 필요가 있었다. 플라즈마 CVD법은 저온에서 막 형성이 가능하지만, 막이 플라즈마 중의 하전 입자에 의해 손상을 받아, 결함이나 핀 홀이 생기기 쉽다는 것이 문제였다. 또한, 500℃ 이하의 막 형성 온도는 수소가 막 중에 포함되어 그것이 막의 안정성을 저하시켰었다. 이에 대하여, 고주파 스퍼터링법은 질화규소 등의 절연물 타깃의 사용도 가능하고, 막 중에 수소의 혼입이 없는 질화 규소막을 형성하는 것이 가능하다. 그러나, 일반적으로 큰 압축 응력을 갖는 것이 알려져 막의 박리가 종종 문제되었다.
또한, 절연막을 퇴적하여 형성하는 TFT의 게이트 절연막은 계면 준위 밀도가 필연적으로 증가하여버려 양호한 계면을 형성할 수 없었다. 또한, 계면의 청정성에서 봐도 절연 기판 상에 형성되는 다결정 규소막은 오염되기 쉬운 것이 문제였다. 특히, 화학 오염은 그 오염 원인이나 오염 경로를 명확하게 특정하는 것이 곤란하며, 클린 룸의 필터재가 발생 원인이라고 생각되는 붕소 오염이나, 벽재나 실링재로부터의 인이나 유기물 오염 등은 일상적인 기판 관리만으로는 막는 것이 어려워, 유리 기판의 사이즈가 대형화할수록 곤란함이 늘고 있다.
상술한 바와 같은 Cu 배선은 배선이 절연막에 매입된 다마신 구조로 형성되지만, 적절한 배리어막을 사용하지 않으면, 주위의 절연막 중이나 적층 계면으로 용이하게 확산한다는 문제점을 갖고 있다. 이것을 막기 위해서는 Cu를 확산시키지 않고, 또한 하지와의 밀착성이 좋은 배리어막을 형성할 필요가 있다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로, 게이트 절연막이나 보호막으로서 적합하게 적용 가능한 치밀하고 고품질의 절연막을 유리 기판에 왜곡점 이하의 온도로 형성하는 기술 및 그것을 사용하여 고성능이고 고신뢰성을 실현하는 반도체 장치에 적용하는 것을 목적으로 한다.
(문제를 해결하기 위한 수단)
상기 문제점을 해결하기 위해, 본 발명은 규소를 타깃으로 하여, 고주파 마그네트론(magnetron) 스퍼터링법으로, 질소 또는 질소와 희귀 가스를 스퍼터 가스로 하여, 300℃ 이하의 기판 가열 온도로 질화 규소막을 형성하는 것이다. 상기 질화 규소막은 TFT의 게이트 절연막으로서 적용할 수 있다. 또한, 본 발명은 상기 질화 규소막과, 화학 처리, 가열 처리, 광 조사에 의해 결정성 반도체막 표면에 형성되는 산화막을 적층시켜 게이트 절연막으로서 적용하는 것이다.
본 발명에 있어서, 규소를 타깃으로 하여 사용하여, 고주파 마그네트론 스퍼터링법으로 형성되는 질화 규소막은 다음에 도시하는 특성 중 적어도 하나를 만족한다. 즉, 불화수소암모늄(NH4HF2)을 7.13%와 불화암모늄(NH4F)을 15.4% 포함하는 혼합 수용액(20℃)에 있어서의 에칭 속도가 10nm/min 이하(바람직하게는 3.5nm/min 이하), 수소 농도가 1×1021/cm3 이하(바람직하게는 5×1020/cm3 이하), 산소 농도가 5×1018 내지 5×1021/cm3(바람직하게는 1×1019 내지 1×10 21/cm3) 중 어느 하나, 바람직하게는 복수의 요건을 동시에 만족하는 것이다. 또한, 내부 응력의 절대치는 2×1010dyn/cm2 이하, 바람직하게는 5×109dyn/cm2 이하, 더욱 바람직하게는 5×108dyn/cm2 이하로 한다.
본 발명은 수소를 1×1021/cm3 이하의 농도로 포함하고, 산소를 5×1018 내지 5×1021/cm3의 농도로 포함하며, 또한, 불화수소암모늄(NH4HF2)을 7.13%와 불화암모늄(NH4F)을 15.4% 포함하는 혼합 수용액에 대한 에칭 속도가 10nm/min 이하의 특성을 갖는 질화 규소막을 제공한다. 이러한 수소 및 산소 함유량 및 에칭 특성을 갖는 질화 규소막은 반도체 장치에 있어서, 게이트 절연막이나 용량부의 유전체 보호막 등 전기 절연성이 요구되는 부위만이 아니라, 가스나 이온성 불순물 확산을 저지하는 보호막으로서 적용할 수 있다.
본 발명의 반도체 장치는 수소를 1×1021/cm3 이하의 농도로 포함하고, 산소를 5×1018 내지 5×1021/cm3의 농도로 포함하며, 또한, 불화수소암모늄(NH 4HF2)을 7.13%와 불화암모늄(NH4F)을 15.4% 포함하는 혼합 수용액에 대한 에칭 속도가 10nm/min 이하의 특성을 갖는 질화 규소막을 적어도 1층 포함하는 게이트 절연막이 형성되어 있는 것을 특징으로 한다. 더욱이, 상기 질화 규소막이 채널 길이 0.35 내지 2.5㎛인 전계 효과형 트랜지스터의 게이트 절연막으로서 적어도 1층 형성되어 있는 것을 특징으로 한다.
상기한 게이트 절연막 또는 전계 효과형 트랜지스터의 게이트 절연막은 표면에 있어서의 돌기부의 곡률 반경이 1㎛ 이하인 결정성 반도체막 상에 형성되어 있는 것을 특징으로 한다. 상기 게이트 절연막 또는 전계 효과형 트랜지스터의 게이트 절연막은 표면에 있어서의 돌기부의 곡률 반경이 1㎛ 이하인 결정성 반도체막 상에 형성되어 있는 것을 특징으로 한다.
본 발명은 상기 조성 및 에칭 특성을 갖는 질화 규소막이 게이트 절연막, 용량부의 유전체막으로서, 반도체 소자의 보호막으로서 또는 유기 수지로 이루어지는 층간 절연막 상에 형성된 구성 중 어느 하나 또는 복수의 조합을 포함하고 있다.
이러한 수소 및 산소 함유량, 에칭 특성을 가짐으로써, 게이트 절연막에의 적용에 있어서는 게이트 리크 전류가 저감하여, 전계 효과 이동도, 서브 스레스홀드(threshold) 계수, 컨덕턴스(gm) 등이 양호해져, 연속 동작에 있어서의 트랜지스터 특성의 짧은 시간의 변화가 저감하여, 제조 제품 비율이나 특성 격차를 향상시킬 수 있다. 또한, 이러한 효과는 결정성 반도체막과 질화 규소막 사이에 산화 규소막을 개재시킴으로써, 보다 유효하게 발현시킬 수 있다.
본 발명의 반도체 장치의 제작 방법은 절연 기판 상에 형성된 결정성 반도체막에 산화 처리와, 산화막 제거 처리를 하는 제 1 단계와, 고주파 전력을 인가하여 Ar와 N2 혹은 N2만의 글로 방전 하에 있어서, 규소의 타겟을 스퍼터링하여 질화 규소막을 형성하는 제 2 단계와, 직류 전력을 인가하여 도전성막을 형성하는 제 3 단계의 각 단계를 포함하여, 상기 제 1 내지 제 3 단계는 대기에 노출되지 않고 불활성 분위기 또는 감압 하에서 연속하여 행하는 것을 특징으로 하고 있다. 상기 제 2 단계에 있어서의 N2에 대한 Ar의 비율은 0.01 내지 0.5로 하는 것이 바람직하다.
본 발명의 반도체 장치의 제작 방법은 절연 기판 상에 형성된 결정성 반도체막에 산화 처리와, 산화막 제거 처리를 하는 제 1 단계와, 고주파 전력을 인가하여 O2의 글로 방전 하에 있어서, 산화성 분위기 중에서의 가열 처리에 의해 산화 규소 막을 형성하는 제 2 단계와, 고주파 전력을 인가하여 Ar와 N2 혹은 N2만의 글로 방전 하에 있어서, 규소의 타깃을 스퍼터링하여 질화 규소막을 형성하는 제 3 단계와, 직류 전력을 인가하여 도전성막을 형성하는 제 4 단계의 각 단계를 포함하여, 상기 제 1 내지 제 4 단계는 대기에 노출되지 않고 불활성 분위기 또는 감압 하에서 연속하여 행하는 것을 특징으로 하고 있다. 제 2 단계에 있어서의 산화성 분위기는 O2에 NF3, HF, ClF3으로부터 선택된 한 종류 또는 복수 종류를 0.01 내지 0.1% 첨가하는 것이 바람직하다. 제 3 단계에 있어서의 N2에 대한 Ar의 비율은 0.01 내지 0.5로 하는 것이 바람직하다.
상기 본 발명의 반도체 장치의 제작 방법은 왜곡점 700℃ 이하의 유리 기판에 적용할 수도 있다.
상기 본 발명의 반도체 장치의 제작 방법에 의해, 실온으로부터 300℃ 이하의 온도, 바람직하게는 200℃ 이하의 온도에 있어서, 수소를 1×1021/cm3 이하의 농도로 포함하고, 산소를 5×1018 내지 5×1021/cm3의 농도로 포함하며, 또한, 불화수소암모늄(NH4HF2)을 7.13%와 불화암모늄(NH4F)을 15.4% 포함하는 혼합 수용액에 대한 에칭 속도가 10nm/min 이하의 특성을 갖는 질화 규소막을 얻을 수 있다.
상기 본 발명의 반도체 장치의 제작 방법에 있어서, 고주파 마그네트론 스퍼터링법에 있어서 적용하는 전력 주파수는 1MHz 이상 120MHz 이하, 바람직하게는 10MHz 이상 60MHz 이하로 할 수 있다.
더구나, 본 발명에 있어서의 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로 및 전자 장치는 모두 반도체 장치의 범주에 포함되는 것으로 한다.
(발명의 실시의 형태)
본 발명은 반도체 장치의 주요 구성 요소인 전계 효과형 트랜지스터, 전형적으로는 전계 효과형 박막 트랜지스터(이하, TFT라 약기한다)의 게이트 절연막 및 보호막에 대하여, 또한 액정이나 EL을 이용한 표시 장치에 있어서의 층간 절연막이나 보호막, 유리 등의 절연 기판 상에 형성되는 집적 회로에 있어서의 층간 절연막이나 보호막 및 상기 집적 회로를 구성하는 TFT의 게이트 절연막 등에 산소 농도 1×1019/cm3 이하의 단결정 또는 다결정 규소를 타깃으로 하여, 질소 또는 질소와 희귀 가스를 스퍼터 가스로서 사용하여, 기판 가열 온도를 실온으로부터 300℃ 이하의 범위 내로 하여, 고주파 마그네트론 스퍼터링법에 의해 제작되는 질화규소를 소재로서 사용한다.
도 7은 본 발명을 실시함에 있어서, 적합한 멀티태스크형 마그네트론 스퍼터링/산화막 형성 장치의 양태를 설명하는 도면이다. 도 7에서 도시하는 장치의 구성은 기판의 반송 수단(102)을 구비한 제 1 공통실(101)에 대하여, 경계 밸브(119)를 개재시켜 스퍼터링에 의해 피막 형성이 가능한 복수의 막 형성실을 구비하고 있다. 질화 규소막을 형성함에 있어서는 하나의 반응실이 있으면 되지만, 대기에 노출되지 않고 계면을 오염시키지 않고 성형이 다른 복수의 피막을 연속하여 형성하기 위해서는 도 7에 도시하는 장치의 구성은 적합하다.
질화 규소막 등 피막을 형성하는 기판은 로드/언로드실(111)에 장전되어, 제 2 공통실(109)에 구비된 반송 수단(110)에 의해 반송된다. 전처리실(112)은 기판을 회전시키는 스피너가 구비되며, 약액 공급 수단(118)으로부터의 각종 약액 도포에 의해 기판의 피퇴적 표면의 세정, 산화, 산화막 제거 등의 처리가 가능하다. 로드/언로드실(111), 제 2 공통실(109), 전처리실(112)은 가스 공급 수단(130)에 의해 불활성 가스가 충전되어 상압에서 사용하는 것으로, 중간실(108)은 내부를 감압으로 하는 제 1 공통실(101) 및 그에 연결하는 복수의 막 형성실과의 사이에서 기판을 교환하기 위한 방으로서 구비되어 있다. 도 7에서는 상세하게 도시하지 않지만, 중간실(108)은 로드/언로드실(111)에 장전되는 기판의 전체수를 일시적 보존하는 카세트 홀더 등이 구비되어 있어도 된다.
가열 처리실(103)에는 가열 수단(120)이 구비되며, 기판에 흡착되어 있는 대기 성분을 포함하는 각종 불순물을 이탈시켜 청정화시키거나 혹은 스퍼터링에 의해 형성된 피막을 가열 처리하여 치밀화 또는 결정화하는 등의 처리를 한다.
가열 처리실(103)의 구성으로서, 순간 열 어닐링(RTA)을 하는 가열 수단(120)이 구비되어 있어도 된다. 도 20은 가열 처리실(103)을 상세히 나타내는 도면이다. 가열 처리실(103)에는 석영으로 형성된 반응실(1129)이 있으며, 그 외측에 광원(1110)이 설치되어 있다. 반응실(1129) 내에는 석영으로 형성된 기판 홀더(1112)가 있으며, 피처리 기판은 이 기판 홀더(1112) 상에 설치된다. 이 때, 온도 분포를 균일하게 하기 위해 피처리 기판은 핀 상에 놓여진다. 또한, 광원(1110)에 의해 가열되는 온도를 모니터하는 수단으로서, 여기서는 열 전대를 사용한 온도 검출 시스템(1128)을 사용하고 있다.
광원(1110)은 전원(1111)에 의해 점등과 소등의 동작을 한다. 컴퓨터(1118)는 이 전원과 유량 제어 수단(1115)의 동작을 제어하고 있다. 반응실(1129)에 도입된 냉매는 서큘레이터(1116)에 의해 순환시켜 동작시켜도 된다. 그 순환 경로에는 정제기(1117)를 설치하여 냉매인 He의 순도를 유지하는 것도 중요하다.
또한, 감압 하에서의 열 처리를 가능하게 하기 위해 배기 수단으로서 터보 분자 펌프(1119)와 드라이 펌프(1120)를 설치하고 있다. 감압 하에서의 열 처리에 있어서도, 램프 광이 반도체막에 흡수되는 파장대를 사용함으로써, 반도체막을 가열하는 것이 가능하다. 감압 하에서의 열 처리는 산소 농도가 저감됨으로써, 반도체막의 표면 산화가 억제되며, 그 결과, 결정화의 촉진이나 게터링 효율 향상에 기여할 수 있다. 피처리 기판은 게이트를 개재시켜 접속된 반송실로부터 행하여져, 반송 수단에 의해 기판 스테이지(1112)에 피처리 기판이 셋된다
도 21은 광원에 의해 가열되는 피처리 기판과, 처리실에 흘리는 기체의 유량의 제어 방법에 대해서 도시하는 도면이다. 처음에, 실온에 놓여진 피처리 기판은 광원에 의해 급속하게 가열된다. 승온 기간은 100 내지 200℃/초라는 승온 속도로 설정 온도(예를 들면 1100℃)까지 가열한다. 예를 들면, 150℃/초의 승온 속도로 가열하면, 1100℃까지 약 7초로 가열할 수 있다. 그 후, 어느 일정 시간 설정 온도로 유지하여, 광원 점등을 차단한다. 유지 시간은 0.5 내지 5초로 한다. 따라서, 광원의 연속 점등 시간은 0.1초 이상으로, 20초를 넘는 일은 없다. 처리 분위기 중에 기체를 계속 흘림으로써 승온 속도는 50 내지 150℃/초로 할 수 있다. 예를 들면, 100℃/초의 속도로 냉각하면, 1100℃에서 300℃까지 8초로 냉각할 수 있다.
이와 같이 광원에 의한 가열과, 기체의 순환에 의한 냉각의 사이클을 복수 회 반복하여 행하는 것을 특징으로 하고 있다. 이것을 PPTA(Plural Pulse Thermal Annealing)법이라고 부른다. PPTA법에 의해, 실제의 가열 시간을 짧게 하고, 또한, 반도체막에 선택적으로 흡수되는 광을 광원으로부터 조사함으로써, 기판 자체는 그 정도로 가열하지 않고, 반도체막만을 선택적으로 가열하는 것이 가능해진다. 도 21에서 도시하는 바와 같은 펄스 광은 반도체막을 가열하여, 그 열이 기판 측으로 전파하기 전에 가열을 정지하고, 또한, 냉매로 주위부터 식힘으로써, 기판의 온도는 그다지 상승하지 않는다. 따라서, 종래의 RTA 장치에서 문제가 되었던 기판 변형을 막을 수 있다.
광원의 1회당 발광 시간은 0.1 내지 60초, 바람직하게는 0.1 내지 20초이고, 상기 광원으로부터의 광을 복수 회 조사한다. 또는, 반도체막의 최고 온도의 유지 시간이 0.5 내지 5초이도록 광원으로부터의 광을 펄스형으로 조사한다. 더욱이, 광원의 점멸에 따라, 냉매의 공급량을 증감시킴으로써, 반도체막의 열 처리 효과를 높임과 동시에, 열에 의한 기판의 데미지를 막고 있다. 또한, 처리실 내를 감압으로 하는 배기 수단을 설치하여, 열 처리 분위기에 있어서의 산소 농도를 저감시킨다. 이로써, 열 처리에 의해 반도체막의 표면이 산화하거나 오염되거나 하는 것을 막을 수 있다.
도 7에 있어서, 막 형성실(104 내지 107)에는 다른 재료의 타깃이 장착되며, 그로써 복수의 피막을 감압 하에서 연속하여 적층 형성할 수 있다. 각 막 형성실에는 스퍼터 가스를 공급하는 가스 공급 수단(115), 배기 수단(114) 및 압력 제어 수단(113)이 구비되어 있다. 막 형성실(104, 105)은 절연 물질의 타깃을 구비하며, 스퍼터링을 하기 위해 고주파 전원(116)이 연접하고 있다. 고주파 전원이 공급하는 전력의 주파수는 1MHz 이상 120MHz 이하, 바람직하게는 10MHz 이상 60MHz 이하의 주파수를 적용한다. 이러한 주파수의 적용 범위는 그것이 높아짐에 따라 시스 전위가 내려가, 물리적인 막 형성 기구에 의한 스퍼터링법에 있더라도, 화학적인 반응에 의한 막 형성이 우위가 되어 치밀한 피막을 형성하는 것을 기대할 수 있다. 또한, 막 형성실(106, 107)은 금속의 타깃을 구비하여 직류 전원(117)이 접속되어 있다.
도 8은 일례로서 막 형성실(105)을 상세하게 나타내는 도면이다. 막 형성실(105)은 본 발명에 관련되는 질화 규소막을 형성하는 장소이다. 타깃(120)은 규소로, 배킹 플레이트를 개재시켜 냉매에 의해 냉각되어 있다. 영구 자석(124)은 타깃면과 평행한 방향으로 원 운동 또는 직선 운동함으로써 대향하는 기판 표면에 막 두께의 균일성이 좋은 피막 형성을 가능하게 한다. 셔터(123)는 막 형성 개시 전후에 개폐하여, 방전 초기에서 플라즈마가 불안정한 상태에서 피막이 형성되는 것을 막고 있다. 기판 유지 수단(122)은 홀더가 상하하여 기판을 재치 및 배면판(121)에 고정시킨다. 배면판(121) 내에는 가열 수단(128)으로서 시즈 히터(sheath heater)가 매입되고, 또한, 가열된 희귀 가스를 기판 뒤편에서 도입하여 균열성을 높이고 있다. 가스 도입 수단(115)으로부터는 희귀 가스 외에 질소 가스가 도입되어, 막 형성실(105) 내의 압력은 컨덕턴스 밸브(126)에 의해 제어되는 구조이다. 정류판(125)은 막 형성실(105) 내에서의 스퍼터 가스의 흐름을 정류할 목적으로 설치되어 있다. 타깃에는 고주파 전원에 접속되어, 고주파 전력을 인가함으로써 스퍼터링이 이루어진다.
도 8의 구성에 의한 고주파 마그네트론 스퍼터링에 의해, 규소를 타깃으로 하여 치밀한 질화 규소막을 형성할 수 있다. 주요 막 형성 조건으로서는 타깃재로서 규소를 사용하여, N2만 또는 N2와 Ar의 혼합 가스를 스퍼터 가스로서 사용하고 있다. 인가하는 고주파 전력의 주파수는 전형적으로는 13.56MHz이지만, 그보다 높은 27 내지 120MHz의 주파수를 적용하여도 된다. 주파수 증가에 따라서 막 형성 기구는 보다 화학적 반응이 우선적이 되며, 치밀하여 하지에의 데미지가 적은 막 형성을 기대할 수 있다. 스퍼터 가스로서 사용되는 Ar은 기판을 가열하기 위한 가스로서, 도 8에서 도시한 바와 같이 기판 뒤편에서 도입되어, 최종적으로 N2와 혼합되어 스퍼터링에 기여한다.
이하에 도시하는 표 1은 막 형성 조건의 대표예를 도시한다. 물론, 여기서 도시하는 성막 조건은 일례로, 상기 주요 막 형성 조건을 만족하는 범위에 있어서 적당히 설정할 수 있다.
Figure 112003017395103-pat00002
또한, 비교예로서, 종래의 플라즈마 CVD법에 의해 형성되는 질화 규소막의 막 형성 조건을 표 2에 도시한다.
Figure 112003017395103-pat00003
다음으로, 표 1의 성막 조건으로 형성된 질화 규소막과, 표 2의 조건으로 형성된 질화 규소막의 대표적인 특성치에 대해서 비교한 결과를 표 3에 도시한다. 더구나, 시료에 있어서 「RFSP-SiN(No.1)」과 「RFSP-SiN(No.2)」라는 차이는 스퍼터링 장치에 의한 차이로, 본 발명에 있어서의 질화 규소막으로서의 기능을 손상하는 것은 아니다. 또한, 내부 응력은 압축 응력과 인장 응력으로 수치의 양음이 변 하지만, 여기서는 그 절대치만을 취급한다.
Figure 112003017395103-pat00004
표 3에 도시하는 바와 같이, 상술한 고주파 마그네트론 스퍼터링법으로 제작된 「RFSP-SiN(No.1)」과 「RFSP-SiN(No.2)」 시료의 플라즈마 CVD법으로 제작된 비교예의 시료에 대한 특징적인 차이는 불화수소암모늄(NH4HF2)을 7.13%와 불화암모늄(NH4F)을 15.4% 포함하는 혼합 수용액의 20℃(LAL500 SA 버퍼드 불산; 하시모토 화성 주식회사 제작)에 있어서의 에칭 속도가 대단히 느려, 수소 함유량이 극히 적다는 점에 있다. 또한, 내부 응력은 플라즈마 CVD법으로 형성된 질화 규소막보다도 절대치로 비교하여 작은 값으로 되어 있다.
상기 질화 규소막에 있어서의 수소, 산소, 탄소의 불순물 농도는 2차 이온 질량 분석(SIMS)에 의해 조사한 것으로, 그 깊이 방향 분석의 결과를 도 3에 도시한다. 시료는 단결정 규소 기판 상에 표 1에 따르는 조건으로 형성된 질화 규소막 으로, 수소 농도가 1×1021/cm3 이하인 것이 판명되고 있다. 질화 규소막에 있어서의 수소 결합의 유무는 푸리에 변환 적외 분광 분석(FT-IR)에 의해서도 조사하여, 그 결과를 플라즈마 CVD법으로 제작된 질화 규소막의 특성과의 비교로 도 5에 도시한다. FT-IR의 분석에 의해서도 Si-H 결합, N-H 결합에 의한 흡수 피크는 관측되어 있지 않다.
또한, 분광 광도계로 측정한 투과율을 도 4에 도시하며, 비교 참조를 위해 동일 도면에는 표 2에서 도시하는 조건에 의해 플라즈마 CVD법으로 제작한 질화 규소막의 특성에 대해서도 도시하고 있다. 양자에게는 현저한 차이는 보이지 않아, 어느 쪽도 투명도가 좋은 막인 것을 알 수 있다.
상기, 특성치는 대표적인 결과를 도시하는 것으로, 여러 가지 실험 결과로부터 본 발명에 관련되는 고주파 마그네트론 스퍼터링법으로 제작된 질화 규소막의 주요 특성치는 이하와 같다.
본 발명에 관련되는 질화 규소막은 여러 가지를 검토한 결과, 다음에 도시하는 특성 중 적어도 하나를 만족하는 것이다. 즉, 불화수소암모늄(NH4HF2)을 7.13%와 불화암모늄(NH4F)을 15.4% 포함하는 혼합 수용액(20℃)에 있어서의 에칭 속도가 10nm/min 이하(바람직하게는 3.5nm/min 이하), 수소 농도가 1×1021/cm3 이하(바람직하게는 5×1020/cm3 이하), 산소 농도가 5×1018 내지 5×1021/cm 3(바람직하게는 1×1019 내지 1×1021/cm3)인 것 중 어느 하나, 바람직하게는 복수의 요건을 동시에 만족하는 것이다. 또한, 내부 응력의 절대치는 2×1010dyn/cm2 이하, 바람직하게는 5×109dyn/cm2 이하, 더욱 바람직하게는 5×108dyn/cm2 이하로 한다. 내부 응력을 작게 하면 다른 피막과 적층시킨 경우에 있어서, 계면에 있어서의 결함 준위 발생을 억제할 수 있으며, 또한 박리 등의 문제가 생기는 일은 없다.
더욱이, 상기 특성을 갖는 본 발명의 질화 규소막은 Na나 Li으로 대표되는 주기율표 1족 및 2족의 원소에 대한 블로킹 효과가 극히 높고, 이들 가동 이온의 확산을 억제할 수 있다. 이 사실을 단적으로 도시하는 데이터를 도 1, 도 2, 도 6에 도시한다. 도 6은 표 2의 조건으로 플라즈마 CVD법에 의해 막 형성한 질화 규소막을 유전체로 한 MOS 구조의 바이어스-열 스트레스(B-T 스트레스) 시험의 결과 전후에 있어서의 C-V 특성의 변화를 도시하는 그래프이다. 시료의 구조는 단결정 규소 기판(n형, 1 내지 10Ωcm)에 100nm의 질화 규소막을 표 2의 조건으로 형성하고, 그 위에 Al에 Li을 첨가(0.2 내지 1.5 중량%)한 금속을 전극(직경 1mm)으로서 형성한 것이다. 이 시료의 구조에 있어서 Al 전극에 Li을 첨가함으로써, Li 확산의 유무를 조사할 수 있다. B-T 스트레스 시험의 조건은 1.7MV의 전압을 인가하여 150℃에서 1시간 유지하는 조건 하에서 행하였다. 도 6에 의하면, BT 스트레스 시험에 의해 C-V 특성이 크게 시프트하여, 질화 규소막 상에 형성한 Al에 Li을 첨가한 전극으로부터 Li이 확산하고 있는 영향을 현저하게 확인할 수 있다.
도 1과 도 2는 표 1의 조건으로 제작한 질화 규소막을 유전체막으로 한 MOS 구조의 시료에 있어서의 B-T 스트레스 시험 전후에 있어서의 C-V 특성을 도시하고 있다. 도 1의 시료는 질화 규소막 상의 전극을 Al-Si(규소를 첨가한 Al)로 형성한 것으로, 도 2는 Al-Li으로 전극을 형성한 시료이다. 단, 시료는 단결정 규소 기판(p형, 1 내지 10Ωcm)의 표면에 50nm의 산화막을 형성하여 있으며, 이것은 질화 규소막과 규소 기판과의 계면 준위의 영향을 저감할 목적으로 형성한 것이다. 따라서, 질화 규소막의 Li에 대한 블로킹성에 조금도 영향을 주는 것은 아니다.
도 1과 도 2의 특성을 비교하면, 양 그래프 모두 B-T 스트레스 시험 전후에 있어서의 C-V 특성 변화에 거의 차이가 없고, Li 확산에 의한 영향이 나타나고 있지 않은 것, 즉, 표 1의 막 형성 조건으로 제작한 질화 규소막이 효과적으로 블로킹막으로서 기능하는 것을 확인할 수 있다. 이와 같이 본 발명에 관련되는 질화 규소막은 300℃ 이하의 온도로 형성되어 있음에도 불구하고, 대단히 치밀하고 Na나 Li과 같은 가동 이온에 대한 블로킹 효과가 높은 것을 확인할 수 있다.
이상에 있어서의 B-T 스트레스 시험 등으로 확인되는 대단히 치밀한 질화 규소막은 종래의 스퍼터링 현상에 의한 물리적인 막 형성 기구와는 달리, 타깃 표면 및 피막 퇴적 표면에 있어서 질소 또는 질소와 희귀 가스 이온과 규소가 서로 반응하여 막 형성에 관여하고 있다고 생각된다.
그 막 형성 기구의 한 고찰예를 도 9의 모식도에 의해 설명한다. 타깃(901)에 고주파 전력의 인가에 의해 글로 방전 플라즈마(900)가 형성되면, 질소 또는 질소와 희귀 가스는 각종 이온종, 여기종, 발광종이 형성된다. 그 중에서 화학적으로 극히 활성인 성질을 갖는 활성 질소가 생성된다. 활성 질소는 대단히 반응성이 강하여 비교적 저온이라도 용이하게 질화물을 형성하는 것이 알려져 있다. 즉, 타 깃 표면으로 확산한 활성 질소는 규소와 반응하여 질화물을 형성한다. 질화규소는 안정되지만, 타깃 표면에 희귀 가스 이온 또는 질소 이온이 시스(sheath) 전계에서 가속되어 입사하면, 스퍼터링되어 기상 중에 방출된다. 글로 방전 플라즈마(900) 중을 확산하는 규소의 질화물은 그 과정에서 활성 질소나 다른 질소의 여기종과 반응하여, 일부는 기판 표면에 이른다. 그래서 규소의 질화물은 표면 반응하여 질화규소가 형성된다. 표면 반응에 있어서도 플라즈마 전위와 접지 전위와의 전위차에 의해 가속되어 입사하는 이온종의 원조가 작용하고 있다고 생각된다. 이러한 막 형성 기구에 의해, 질화 규소막 중에 규소의 클러스터가 포함되지 않고, 그것이 막의 치밀함을 향상시키고 있는 것이 추측된다.
이러한 막 형성 기구는 공급하는 질소보다도 희귀 가스 비율을 높여버리면, 희귀 가스 이온에 의한 스퍼터링이 지배적이 되어 실현할 수는 없다. 이상적으로는 질소 가스만으로 하면 되지만, 막 형성 속도가 현저히 저하하기 때문에, 질소와 희귀 가스와의 혼합비가 최대 1대 1이 되는 범위 내에서 선택하는 것이 바람직하다.
상기 질화 규소막 및 제조 장치를 사용한 반도체 장치의 양태에 대해서, 이하에 도면을 사용하여 상세하게 설명한다.
(실시의 형태 1)
본 실시의 형태에 있어서 적용할 수 있는 기판에는 바륨붕규산 유리, 알루미늄붕규산 유리, 알루미늄실리케이트 유리 등을 소재로 하는 유리 기판이 적합하다. 대표적으로는 코닝사가 제작한 1737 유리 기판(왜곡점 667℃), 아사히 유리사가 제작한 AN100(왜곡점 670℃) 등이 적용 가능하지만, 물론 다른 같은 기판이면 특별한 한정은 없다. 어떻든간에, 본 발명에 있어서는 왜곡점 700℃ 이하의 유리 기판이 적용 가능하다. 본 실시예에서는 왜곡점 700℃ 이하의 유리 기판 상에 고주파 마그네트론 스퍼터링법에 의해 제작된 질화 규소막을 사용하여 마이크로 프로세서(Micro Processor Unit: MPU)를 형성하는 한 형태에 대해서 설명한다.
더구나, 본 발명에 있어서, 왜곡점이 700℃ 이상인 기판을 제외하는 것은 아니다. 물론, 내열 온도가 1000℃ 이상인 합성 석영 기판을 적용하여도 된다. 본 발명에 관련되는 질화 규소막은 700℃ 이하의 온도로 치밀하게 블로킹성이 높은 막을 형성할 수 있고, 그 특징에 있어서 특별한 합성 석영 기판을 선택할 필요는 없다.
상기 기판을 선택하여 도 10a에 도시하는 바와 같이, 유리 기판(200) 상에 산화 규소막, 질화 규소막 또는 산화질화 규소막(SiOxNy) 등의 절연막으로 이루어지는 제 1 무기 절연체층(201)을 형성한다. 대표적인 일례는 2층 구조를 가지고, SiH4, NH3 및 N2O를 반응 가스로서 플라즈마 CVD에 의해 막 형성되는 제 1 산화질화 규소막(202)을 50nm, SiH4 및 N2O를 반응 가스로 하여 플라즈마 CVD에 의해 막 형성되는 제 2 산화질화 규소막(203)을 100nm의 두께로 적층 형성하는 구조이다. 여기서, 제 1 산화질화 규소막(202)을 고주파 마그네트론 스퍼터링법으로 형성하는 질화 규소막과 치환하여도 된다. 상기 질화 규소막은 Na 등 유리 기판에 미량 포함 되는 알칼리 금속 원소가 확산하는 것을 막을 수 있다.
TFT의 활성층으로 하는 결정성 반도체막은 제 1 무기 절연체층(201) 상에 형성한 비정질 규소막(204)을 결정화할 수 있다. 또한, 비정질 규소막으로 바꾸어, 비정질 실리콘게르마늄(Si1-xGex; x=0.001 내지 0.05)막을 적용하여도 된다. 처음에 형성하는 비정질 규소막의 두께는 완성된 결정성 규소막의 두께가 20nm 내지 60nm이 되는 범위에서 선택된다. 이 막 두께의 상한은 TFT의 채널 형성 영역에 있어서 완전 공핍형으로서 동작시키기 위한 상한치로, 이 막 두께의 하한치는 프로세스 상의 제약이며, 결정성 규소막의 에칭 공정에 있어서 선택 가공하는 경우에 필요한 최소치로서 정하고 있다.
결정화 공정에 있어서, 그 방법은 특별히 한정은 없다. 예를 들면 결정화법의 일례로서, 니켈 등의 반도체 결정화에 대하여 촉매 작용이 있는 금속 원소를 첨가하여 결정화시켜도 된다. 이 경우, 니켈을 함유하는 층(205)을 비정질 규소막(204) 상에 유지시킨 후, 탈수소화(500℃, 1시간), 계속하여 550℃, 4시간의 가열 처리에 의해 결정화시킨다.
도 10b는 결정성 규소막(206)이 형성된 상태를 도시하고 있다. 이 상태에서 50 내지 95%의 비율로 결정화한 결정성 규소막이 얻어지지만, 도 10c에서 도시하는 바와 같이, 더욱 결정성을 향상시키기 위해 펄스 발진의 엑시머 레이저 또는 YAG 레이저, YVO4 레이저, YLF 레이저 등 고체 레이저의 제 2 고조파를 조사하는 레이저 어닐링 처리를 가한다. 레이저 어닐링 처리에서는 상기 레이저광을 광학계에서 짧 은 변 방향의 폭 400㎛인 선형 레이저 광으로서, 90 내지 98%의 오버랩율을 가지고 조사한다. 이 펄스 레이저 광의 조사에 의해, 도 10c에 도시하는 바와 같이 표면에 최대치로서, 막 두께와 같은 정도 높이의 볼록부가 다수 형성된다.
이 결정성 규소막 상에 게이트 절연막을 형성하여 톱 게이트형 TFT를 형성하면, 게이트 리크 전류가 증가한다. 또한, 게이트 전극에 바이어스 전압을 인가하는 스트레스 시험에 의해서도 특성이 열화한다. 이것은 볼록부에 전계가 집중하기 때문이라고 생각된다. 따라서, 결정성 규소막 표면의 요철 형상의 최대치를 10nm 이하 바람직하게는 5nm 이하로 하는 것이 바람직하다.
표면의 요철을 저감하기 위해서는 오존수 함유 수용액에 의한 산화 처리와, 불산 함유 수용액에 의한 산화막 제거 처리를 1회, 바람직하게는 복수 회 반복함으로써 실현할 수 있다. 본 실시의 형태에서는 채널 길이 0.35 내지 2.5㎛인 TFT를 제작하기 위해, 게이트 절연막의 실질적인 두께를 30 내지 80nm으로 하기 위해, 결정성 규소막 표면의 평활성에 관하여, 요철 형상의 최대치를 10nm 이하 바람직하게는 5nm 이하로 한다(도 10d).
그 후, 얻어진 결정성 규소막을 포토 마스크를 사용하여 사진 식각법에 의해 원하는 형상으로 에칭 처리하여, TFT에 있어서 채널 형성 영역, 소스 및 드레인 영역, 저농도 불순물 영역 등을 포함하는 활성층을 형성하는 반도체막(216 내지 218)을 형성한다(도 12a).
도 10d의 상태에서 형성된 결정성 규소막을 에칭하기 위해서는 드라이 에칭 법을 사용하여 CF4와 O2의 혼합 가스를 에칭 가스로서 사용하여, 게이트 절연막의 피복성을 잘 하기 위해, 반도체막(216 내지 218)의 끝 부분에 30 내지 60도의 테이퍼각이 지도록 가공한다. 그 상세한 것은 도 17에 도시되어 있다. 하지와의 선택비와의 관계로, 산화질화 규소막도 약간 에칭되지만, 그 카운터보어(counterbore)의 깊이는 반도체막 두께(d)의 1/3 이하가 되도록 한다. 카운터보어가 깊은 경우, 게이트 절연막이 피복하지 않고, 그 상층에 형성하는 게이트 배선이 단선하는 불량이 발생한다. 또한, 반도체막(216 내지 218)에 대하여, 임계치(Vth)를 제어하기 위해 p형을 부여하는 불순물 원소를 첨가하여도 된다. 반도체에 대하여 p형을 부여하는 불순물 원소에는 붕소(B), 알루미늄(Al), 갈륨(Ga) 등 주기율 제 13족 원소가 대상이 된다.
이어서, 도 12b에서 도시하는 바와 같이, 반도체막(216 내지 218) 상에 게이트 절연막을 형성하는 산화 규소막(219), 질화 규소막(220)을 고주파 마그네트론 스퍼터링법으로 형성하여, 게이트 전극을 형성하는 제 1 도전막(221), 제 2 도전막(222)의 4층을 대기에 노출시키지 않고 감압 하에서 연속적으로 형성한다.
도 7에서 설명한 멀티 태스크형 마그네트론 스퍼터링 장치는 이 공정에 적합한 구성으로 되어 있다. 이 게이트 절연막 내지 게이트 전극을 형성하기까지의 공정은 개략 이하와 같다.
우선, 로드/언로드실(111)로부터 반송되는 기판은 도 12a의 상태로 되어 있다. 상술한 표면의 평활화 처리는 스피너를 구비한 전처리실(112)에서 행하는 것 이 가능하여 오존수 함유 수용액에 의한 산화 처리와, 불산 함유 수용액에 의한 산화막 제거 처리를 하여, 반도체막의 표면을 볼록부를 중심으로 에칭한다. 또한, 이 처리에 의해 반도체막의 최표면이 에칭되어 수소로 종단된 청정하고 불활성인 표면이 형성된다는 특징도 있다.
그 후, 기판은 중간실(108)을 지나 진공 배기된 제 1 공통실(101)에 반송된다. 가열 처리실(103)에는 가열 수단(120)이 구비되며, 기판에 흡착하고 있는 수분을 이탈시켜 청정화시킨다. 막 형성실(104)에서는 고주파 마그네트론 스퍼터링법에 의해 합성 석영을 타깃으로 하여 산화 규소막을 10 내지 60nm의 두께로 형성한다. 주된 막 형성 조건은 스퍼터 가스(O2), 스퍼터링 시의 압력 0.4Pa, 방전 전력 11.0mW/cm2, 13.56MHz, 기판 가열 온도 200℃로 한다. 이 조건에 의해 반도체막과 계면 준위 밀도가 낮아, 치밀한 산화 규소막(219)을 형성할 수 있다. 이어서, 기판을 막 형성실(105)로 옮겨 고주파 마그네트론 스퍼터링법으로써 질화 규소막을 10 내지 30nm의 두께로 형성한다. 이 막 형성 조건은 표 1과 같다. 산화규소의 비유전율 3.8에 대하여 질화규소의 비유전율은 약 7.5이기 때문에, 산화 규소막으로 형성하는 게이트 절연막에 질화 규소막을 포함시킴으로써, 실질적으로는 게이트 절연막의 박막화를 도모하는 것과 동등한 효과를 얻을 수 있다.
즉, 결정성 규소막 표면의 평활성에 관하여, 요철 형상의 최대치를 10nm 이하 바람직하게는 5nm 이하로 하여, 게이트 절연막에 있어서 산화 규소막과 질화 규소막의 2층 구조로 함으로써, 상기 게이트 절연막의 전체 두께를 30 내지 80nm으로 하여도 게이트 리크 전류를 저감시켜, 2.5 내지 10V, 대표적으로는 3.0 내지 5.5V에서 TFT를 구동시킬 수 있다.
또한, 게이트 절연막과 게이트 전극 계면의 오염물도 TFT의 특성 격차의 원인이 되기 때문에, 게이트 절연막을 형성한 후, 계속하여 막 두께 10 내지 50nm의 질화탄탈륨(TaN)으로 이루어지는 제 1 도전막(221)과, 막 두께 100 내지 400nm의 텅스텐(W)으로 이루어지는 제 2 도전막(222)을 적층 형성한다. 게이트 전극을 형성하기 위한 도전성 재료로서는 Ta, W, Ti, Mo, Al, Cu로부터 선택된 원소 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성한다. 또한, 인 등의 불순물 원소를 도핑한 다결정 규소막으로 대표되는 반도체막을 사용하여도 된다. 또한, 제 1 도전막을 탄탈륨(Ta)막으로 형성하고, 제 2 도전막을 W막으로 하는 조합, 제 1 도전막을 질화탄탈륨(TaN)막으로 형성하고, 제 2 도전막을 Al막으로 하는 조합, 제 1 도전막을 질화탄탈륨(TaN)막으로 형성하고, 제 2 도전막을 Cu막으로 하는 조합으로 하여도 된다.
다음으로, 도 12c에 도시하는 바와 같이, 사진 식각법에 의해 게이트 전극 패턴이 형성되는 레지스트 마스크(223)를 형성한다. 그 후, 드라이 에칭법에 의해 제 1 에칭 처리를 한다. 에칭에는 예를 들면 ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법이 적용된다. 에칭용 가스에 한정은 없지만, W나 TaN의 에칭에는 CF4와 Cl2와 O2를 사용하면 좋다. 제 1 에칭 처리에서는 기판 측에는 소정의 바이어스 전압을 인가하여, 형성되는 제 1 형상의 게이트 전극 패턴(224)의 측면에 15 내지 50도의 경사각을 갖게 한다. 에칭 조건에도 의하지만, 제 1 에칭 처리에 의해 게이트 절연막으로서 형성된 질화 규소막(220)은 제 1 형상의 게이트 전극 패턴(224)의 하부에 있어서 잔존하여, 산화 규소막(219)이 노출한다. 이 후, 제 2 에칭 조건으로 바꾸어, 에칭용 가스에 SF6과 Cl2와 O2를 사용하여, 기판 측에 인가하는 바이어스 전압을 소정의 값으로 하여, W막의 이방성 에칭을 한다. 이렇게 하여 게이트 전극(224, 225)을 형성한다. 그 후, 레지스트 마스크(223)는 제거한다.
게이트 전극은 제 1 도전막(221)과 제 2 도전막(222)과의 적층 구조체로, 제 1 도전막이 차양과 같이 돌출한 구조를 갖고 있다. 그 후, 도 12a에서 도시하는 바와 같이 도핑 처리를 하여, 각 반도체막에 불순물 영역을 형성한다. 도핑 조건은 적당히 설정하면 된다. 반도체막(216)에 형성되는 제 1 n형 불순물 영역(227)은 저농도 드레인을 형성하고, 제 2 n형 불순물 영역(228)은 소스 또는 드레인 영역을 형성한다. 반도체막(217)에 형성되는 제 1 p형 불순물 영역(230)은 저농도 드레인을 형성하고, 제 2 p형 불순물 영역(231)은 소스 또는 드레인 영역을 형성한다. 각각의 반도체막에 있어서의 채널 형성 영역(226, 229)은 저농도 드레인 영역 사이에 위치한다. 반도체막(218)은 용량부를 형성하기 위한 부재로 제 2 n형 불순물 영역과 같은 농도로 불순물이 첨가된다.
그리고, 도 16a에 도시하는 바와 같이 수소를 함유하는 산화질화 규소막(274)을 플라즈마 CVD법에 의해 50nm의 두께로 형성하여, 350 내지 550℃의 가열 처리에 의해 반도체막의 수소화를 한다. 이 가열 처리에는 도 20 및 도 21에서 도시하는 RTA 열 처리 장치를 사용한다. 또한, 수소화와 함께 상술한 불순물 영역의 활성화처리를 동시에 행할 수 있다.
층간 절연막(275)은 아크릴 또는 폴리이미드 등을 주성분으로 하는 감광성 유기 수지 재료로 소정의 패턴으로 형성한다. 그 후, 보호막(276)을 고주파 마그네트론 스퍼터링법에 의해 질화 규소막으로 형성한다. 막 두께는 20 내지 500nm으로 하면, 산소나 공기 중의 수분을 비롯하여 각종 이온성 불순물 침입을 저지하는 블로킹 작용을 얻을 수 있다. 그리고, 드라이 에칭에 의해 콘택트 홀(277)을 형성한다(도 16b).
그 후, 도 16c에서 도시하는 바와 같이, Al, Ti, Mo, W 등을 사용하여 배선(278a 내지 278d, 279)을 형성한다. 배선 구조의 일례는 막 두께 50 내지 250nm의 Ti막과, 막 두께 300 내지 500nm의 합금막(Al과 Ti와의 합금막)과의 적층막을 사용한다.
이렇게 하여, n채널형 TFT(303), p채널형 TFT(304), 용량부(305)를 형성할 수 있다. 각 TFT에 있어서는 게이트 절연막에 적어도 1층의 질화 규소막이 포함되어 있다. 또한, 용량부(305)에 있어서, 유전체막으로서 적어도 1층의 질화 규소막(276)이 포함되어 있다. 상기 질화 규소막은 불화수소암모늄(NH4HF2)을 7.13%와 불화암모늄(NH4F)을 15.4% 포함하는 혼합 수용액에 대한 에칭 속도가 10nm/min 이하인 등의 본 발명의 특징을 갖고 있다.
(실시의 형태 2)
실시의 형태 1에 있어서, 도 10b에서 도시하는 결정성 규소막이 얻어진 후에, 도 11에서 도시하는 바와 같이, 연속 발진형 고체 레이저로서, YAG 레이저, YVO4 레이저, YLF 레이저를 사용할 수 있다. YAG 레이저, YVO4 레이저, YLF 레이저의 제 2 고조파를 조사한다. 예를 들면, YVO4 레이저의 제 2 고조파(532nm)를 선형으로 집광하여, 1 내지 100cm/sec의 속도로 주사시켜 결정성 향상을 도모한다. 이 공정에서 연속 발진 레이저를 사용함으로써, 표면이 평활한 결정성 규소막을 얻을 수 있어, 표면의 요철 형상의 최대치를 10nm 이하 바람직하게는 5nm 이하로 할 수 있다.
(실시의 형태 3)
본 실시의 형태는 게이트 전극의 구조가 달라, 보다 미세화에 적합한 반도체 장치의 구성에 대해서 도면을 참조하여 설명한다. 물론, 이 반도체 장치의 각 부위에 있어서도 본 발명에 관련되는 질화 규소막이 적용된다.
도 13a에 있어서, 반도체막(216 내지 218)은 실시의 형태 1과 같이 하여 형성한다. 게이트 절연막(240)은 10 내지 80nm의 두께로 고주파 마그네트론 스퍼터링법으로 제작되는 질화 규소막이 적용되지만, 반도체막과의 계면에는 스퍼터링 또는 산소 플라즈마 처리에 의해 형성되는 1 내지 5nm 두께의 산화 규소막을 개재시켜 둔다. 이로써, 질화규소와 반도체막이 직접 접촉하여 계면 준위 밀도가 증가하 는 것을 막고, 또한, 막 형성 시의 데미지를 저감할 수 있다.
게이트 전극(243, 244) 및 용량 전극(245)은 실시의 형태 1과 같이 막 두께 10 내지 50nm의 질화탄탈륨(TaN)으로 이루어지는 제 1 도전막(241)과, 막 두께 100 내지 400nm의 텅스텐(W)으로 이루어지는 제 2 도전막(242)으로 형성한다.
그 후, 도 13b에 도시하는 바와 같이, 도핑 처리에 의해 제 1 n형 불순물 영역(246, 248), 제 1 p형 불순물 영역(247)을 형성한다. 이들 불순물 영역은 제 2 도전막(242)을 마스크로 하여 제 1 도전막(241)과 중첩하도록 형성하고 있다.
도 13c에서는 게이트 전극의 측벽 스페이서(249 내지 251)를 산화 규소막으로 형성하고 있다. 전체면에 플라즈마 CVD법으로 산화 규소막을 형성하여, 이방성 드라이 에칭으로 이 막을 전체면에 걸쳐 균일하게 에칭하여 측벽 스페이서를 형성한다. 게이트 전극을 마스크로 하여 제 2 n형 불순물 영역(252, 254), 제 2 p형 불순물 영역(253)을 형성한다.
그리고, 도 14a에 도시하는 바와 같이 수소를 함유하는 산화질화 규소막(256)을 플라즈마 CVD법에 의해 50nm의 두께로 형성한다. 더욱이, 고주파 마그네트론 스퍼터링법에 의해 제작되는 질화 규소막(257)을 형성한다. 그 후, 410℃의 가열 처리에 의해 수소화를 하지만, 질화 규소막(257)에 의해 상기 수소가 기상 중에 방산되는 것을 막아 수소화 효과를 높일 수 있다. 또한, 질화 규소막(257)으로 치환하여 산화질화알루미늄(AlNxOy: X=2.5 내지 47.5원자%)을 적용하여도 된다. 산화질화알루미늄은 질화 규소막과 동일한 효과와 더불어, 열 전도 성이 높기 때문에, TFT의 발열을 방산시키는 효과가 얻어진다. 즉, 소자를 미세화하여 집적도를 향상시키는 것에 의한 발열 영향을 저감할 수 있다.
층간 절연막(258)은 플라즈마 CVD법으로 제작되는 산화 규소막, 상압 CVD법으로 제작되는 인 유리(PSG) 혹은 붕소 유리(BSG) 또는 인붕소 유리(PBSG)로 형성 가능하지만, 가장 바람직하게는 폴리이미드, 아크릴 등 감광성 유기 수지 재료에 의해 피막 형성과 동시에 콘택트부의 개구를 형성한다.
그리고, 배선(259)을 Al, Ti, Mo, W 등을 사용하여 형성한다. 이 배선(259)과 층간 절연막(258)을 피복하는 형태로 고주파 마그네트론 스퍼터링법에 의해 질화 규소막(260)을 20 내지 100nm의 두께로 형성한다. 이것은 이 상층에 Cu 배선을 형성함에 있어서, Cu의 확산을 막는 배리어막으로 하는 것이다.
그리고, 산화 규소막 또는 유기 수지 재료를 사용하여 0.5 내지 5㎛인 두께로 제 2 층간 절연막(261)을 형성한다. 제 2 층간 절연막(261)에 배선을 형성하기 위한 개방 홈을 형성하고, 그 후 전체면에 스퍼터법으로 질화탄탈륨막으로 이루어지는 배리어층(262)을 100 내지 200nm의 두께로 형성한다. 질화탄탈륨막은 Cu의 확산을 막는 배리어층으로서 사용한다. 더욱이 스퍼터법으로 Cu막을 성막하여 시드층을 형성하고, 황산구리를 사용한 도금법에 의해 Cu층(263)을 1 내지 10㎛의 두께로 형성한다. 도금법 이외에도, Cu층을 스퍼터법으로 형성하여, 450℃의 열 처리로 리플로시켜 평탄화를 실현할 수도 있다(도 14c).
Cu층(263)을 에칭 가공하여 Cu 배선(264)을 형성한다. Cu 배선은 산화하기 쉽고 열적으로 불안정하기 때문에, 이 Cu 배선(264)을 피복하는 보호막을 고주파 마그네트론 스퍼터링법에 의한 질화 규소막(265)으로 20 내지 200nm의 두께로 형성한다. 상기 질화 규소막은 치밀하여, Cu 산화나 주변 부위에의 확산을 막을 수 있다. 또한, 질화 규소막(260)과 질화 규소막(265)에서 Cu 배선(264)을 삽입함으로써 Cu에 의해 TFT가 오염되는 것을 막을 수 있다. 더욱 필요하면 제 3 층간 절연막(266)을 형성하여, 도 14c와 같은 작업을 하면 다층 배선을 형성하며, 마이크로 프로세서나 메모리 등의 반도체 장치를 형성할 수 있다.
(실시의 형태 4)
본 실시의 형태에서는 다마신에 의해 Cu 배선을 형성하는 한 형태에 대해서 도 15를 사용하여 설명한다. 물론, 이 반도체 장치의 각 부위에 있어서도 본 발명에 관련되는 질화 규소막이 적용된다.
우선, 실시의 형태 3과 같이 하여 도 14b의 상태를 형성한다. 즉, 배선(259)의 상층에 질화 규소막(260)을 형성한다. 그 후, 산화실리콘막 또는 유기 수지막을 사용하여 1 내지 5㎛의 두께로 제 2 층간 절연막(267)을 형성한다. 제 2 층간 절연막(267) 상에 질화 규소막(268)을 형성한 후, 배선을 형성하기 위한 개방 홈(269)을 형성한다(도 15a).
더욱이, 제 3 층간 절연막(270)을 형성하고, 개략 개구(269)의 위치에 맞추어 그보다 개구 폭이 넓은 개구(272)를 형성한다. 그 후 전체면에 스퍼터법으로 질화탄탈륨막(271)을 100 내지 200nm의 두께로 형성한다. 질화탄탈륨막은 Cu의 확산을 막는 층이 된다(도 15b).
더욱이 스퍼터법으로 Cu막을 성막하여, 시드층을 형성한 후, 황산구리를 사용한 도금법에 의해 Cu층을 1 내지 10㎛의 두께로 형성한다. 도금법 이외에도 Cu층을 스퍼터법으로 형성하여, 450℃의 열 처리로 리플로시켜 평탄화를 실현할 수 있다.
다음으로, CMP(Chemical-Mechanical Polishing: 화학적·기계적 폴리싱)법을 사용하여 Cu 도금층의 표면부터 연마를 시작하여, 제 3 층간 절연막(270)이 노출할 때까지 연마를 하여, 도 15c에 도시하는 바와 같이 표면을 평탄화한다. 이렇게 하여 Cu 배선(273)이 형성된다. CMP의 슬러리는 숯돌 입자와 산화제와 첨가제로 이루어지며, 숯돌 입자에는 알루미나나 실리카를 사용한다. 산화제에는 질산철, 과산화수소, 과옥소산칼륨 등을 사용한다. 이렇게 하여 배리어층(271), Cu층(273)으로 이루어지는 배선이 형성된다. 이 상층에 질화 규소막(274)을 형성하여 보호막으로 하여도 된다. 질화 규소막(260), 질화 규소막(268), 질화 규소막(274)에서 Cu 배선(273)을 삽입함으로써 Cu에 의해 TFT가 오염되는 것을 막을 수 있다.
(실시의 형태 5)
본 실시의 형태는 유리 기판과 비교하여 보다 평탄성이 높은 합성 석영 기판을 사용하여, 보다 미세화에 적합한 반도체 장치의 구성에 대해서 도 22와 도 23을 참조하여 설명한다. 물론, 이 반도체 장치의 각 부위에 있어서도 본 발명에 관련되는 질화 규소막이 적용된다.
석영 기판(200) 상에 결정성 규소막을 형성한다. 결정성 규소막은 600 내지 900℃의 가열 처리에 의해 비정질 규소막을 결정화하여 형성된 것 또는 비정질 규소막에 Ni 등 규소의 결정화 촉매가 되는 원소를 첨가하여 500 내지 700℃에서 결정화시킨 것을 적용할 수 있다. 후자인 경우에는 결정성 규소막이 얻어진 후에, 할로겐을 포함하는 산화성 분위기 속에서 850 내지 1050℃, 바람직하게는 950℃에서 1 내지 12시간의 가열 처리를 하여, 촉매가 되는 원소를 게터링에 의해 제거하여 두면 좋다.
그 후, 도 22a에 있어서 도시하는 바와 같이, 상기 결정성 규소막으로 아일랜드 형상으로 분할한 반도체막(216 내지 218)을 형성한다. 더욱이, 도 7 및 도 20에서 설명한 PPTA법을 사용하여, 반도체막(216 내지 218)의 표면에 열 산화 처리에 의해 1 내지 5nm의 산화 규소막(280)을 형성한다. 또한, 산소에 NF3, HF, ClF3으로부터 선택된 한 종류 또는 복수 종류를 0.01 내지 0.1% 첨가하여 산화 처리를 하여, F를 산화 규소막 중에 포함시켜도 된다.
도 22b에서 도시하는 바와 같이, 게이트 절연막(240)은 10 내지 80nm의 두께로 고주파 마그네트론 스퍼터링법으로 제작되는 질화 규소막이 적용되지만, 반도체막과의 계면에는 열 산화 처리에 의해 형성되는 1 내지 5nm 두께의 산화 규소막(280)을 개재시켜 둔다. 산화 규소막에 의해, 질화규소와 반도체막이 직접 접촉하여 계면 준위 밀도가 증가하는 것을 막고, 또한, 막 형성 시의 데미지를 저감하는 것이 가능하여 계면 준위 밀도를 저감할 수 있다.
또한, 동일한 효과를 얻는 수단으로서, 산화성 수용액, 대표적으로는 오존수 로 형성되는 산화 규소막(케미컬 옥사이드)을 잔존시켜 두어도 된다.
게이트 전극(243, 244) 및 용량 전극(245)은 실시의 형태 1과 같이 막 두께 10 내지 50nm의 질화탄탈륨(TaN)으로 이루어지는 제 1 도전막(241)과, 막 두께 100 내지 400nm의 텅스텐(W)으로 이루어지는 제 2 도전막(242)으로 형성한다.
그 후, 도 22c에 도시하는 바와 같이, 도핑 처리에 의해 제 1 n형 불순물 영역(246, 248), 제 1 p형 불순물 영역(247)을 형성한다. 이들 불순물 영역은 제 2 도전막(242)을 마스크로 하여 제 1 도전막(241)과 중첩하도록 형성하고 있다.
도 22d에서는, 게이트 전극의 측벽 스페이서(249 내지 251)를 산화 규소막으로 형성하고 있다. 전체면에 플라즈마 CVD법으로 산화 규소막을 형성하고, 이방성 드라이 에칭으로 이 막을 전체면에 걸쳐 균일하게 에칭하여 측벽 스페이서를 형성한다. 게이트 전극을 마스크로 하여 제 2 n형 불순물 영역(252, 254), 제 2 p형 불순물 영역(253)을 형성한다.
그리고, 도 23a에 도시하는 바와 같이 수소를 함유하는 산화질화 규소막(256)을 플라즈마 CVD법에 의해 50nm의 두께로 형성한다. 더욱이, 고주파 마그네트론 스퍼터링법에 의해 제작되는 질화 규소막(257)을 형성한다. 그 후, 410℃의 가열 처리에 의해 수소화를 행하지만, 질화 규소막(257)에 의해 상기 수소가 기상 중에 방산되는 것을 막아 수소화 효과를 높일 수 있다. 또한, 질화 규소막(257)으로 치환하여 산화질화알루미늄(AlNxOy: X=2.5 내지 47.5원자%)을 적용하여도 된다. 산화질화알루미늄은 질화 규소막과 같은 효과와 더불어, 열 전도성이 높 기 때문에, TFT의 발열을 방산시키는 효과가 얻어진다. 즉, 소자를 미세화하여 집적도를 향상시킴으로써 발열 영향을 저감할 수 있다.
층간 절연막(258)은 플라즈마 CVD법으로 제작되는 산화 규소막, 상압 CVD법으로 제작되는 인 유리(PSG) 혹은 붕소 유리(BSG) 또는 인붕소 유리(PBSG)로 형성 가능하지만, 가장 바람직하게는 폴리이미드, 아크릴 등 감광성 유기 수지 재료에 의해 피막 형성과 동시에 콘택트부의 개구를 형성한다.
그리고, 배선(259)을 Al, Ti, Mo, W 등을 사용하여 형성한다. 이 배선(259)과 층간 절연막(258)을 피복하는 형태로 고주파 마그네트론 스퍼터링법에 의해 질화 규소막(260)을 20 내지 100nm의 두께로 형성한다. 이것은 이 상층에 Cu 배선을 형성함에 있어서, Cu의 확산을 막는 배리어막으로 하는 것이다(도 23b).
그리고, 산화 규소막 또는 유기 수지 재료를 사용하여 0.5 내지 5㎛의 두께로 제 2 층간 절연막(261)을 형성한다. 제 2 층간 절연막(261)에 배선을 형성하기 위한 개방 홈을 형성하고, 그 후 전체면에 스퍼터법으로 질화탄탈륨막으로 이루어지는 배리어층(262)을 100 내지 200nm의 두께로 형성한다. 질화탄탈륨막은 Cu의 확산을 막는 배리어층으로서 사용한다. 더욱이 스퍼터법으로 Cu막을 성막하여 시드층을 형성하고, 황산구리를 사용한 도금법에 의해 Cu층(263)을 1 내지 10㎛의 두께로 형성한다. 도금법 이외에도, Cu층을 스퍼터법으로 형성하여, 450℃의 열 처리로 리플로시켜 평탄화를 실현할 수도 있다(도 23c).
Cu층(263)을 에칭 가공하여 Cu 배선(264)을 형성한다. Cu 배선은 산화하기 쉽고 열적으로 불안정하기 때문에, 이 Cu 배선(264)을 피복하는 보호막을 고주파 마그네트론 스퍼터링법에 의한 질화 규소막(265)으로 20 내지 200nm의 두께로 형성한다. 상기 질화 규소막은 치밀하여 Cu 산화나 주변 부위에의 확산을 막을 수 있다. 또한, 질화 규소막(260)과 질화 규소막(265)에서 Cu 배선(264)을 삽입함으로써 Cu에 의해 TFT가 오염되는 것을 막을 수 있다. 더욱 필요하면 제 3 층간 절연막(266)을 형성하고, 도 23c와 같은 작업을 하면 다층 배선을 형성하며, 마이크로 프로세서나 메모리 등의 반도체 장치를 형성할 수 있다(도 23d). 배선층은 필요에 따라서 다층화할 수 있다.
(실시의 형태 6)
실시의 형태 5에 실시의 형태 4에서 도시하는 배선 형성 공정을 조합하여 반도체 장치를 완성시켜도 된다. 즉, 다마신 기술에 의해 Cu 배선을 형성할 수 있다. 이 경우에 있어서도, 본 발명에 관련되는 질화 규소막이 적용된다.
(실시의 형태 7)
실시의 형태 1 내지 6에 의해 제작되는 대표적인 반도체 장치로서 마이크로 컴퓨터의 한 실시형태를 도 18과 도 19를 사용하여 설명한다. 도 18에 도시하는 바와 같이, 0.3 내지 1.1mm 두께의 유리 또는 석영 등의 기판 상에 각종 기능 회로부를 집적하여 마이크로 컴퓨터를 실현할 수 있다. 각종 기능 회로부는 실시의 형태 1 내지 6에 의해 제작되는 TFT나 용량부를 주체로 하여 형성하는 것이 가능하다.
도 18에서 도시하는 마이크로 컴퓨터(2100)의 요소로서는 CPU(2101), ROM(2102), 인터럽트 컨트롤러(2103), 캐쉬 메모리(2104), RAM(2105), DMAC(2106), 클록 발생 회로(2107), 시리얼 인터페이스(2108), 전원 발생 회로(2109), ADC/DAC(2110), 타이머 카운터(2111), WDT(2112), I/O 보트(2102) 등이다.
유리 기판 상에 형성된 마이크로 컴퓨터(2100)는 세라믹이나 FRP(섬유 강화 플라스틱)의 베이스(2201)에 페이스 다운 본딩으로 고착된다. 마이크로 컴퓨터(2100)의 유리 기판 이면에는 열 전도성이 좋은 산화질화알루미늄(2203)이 피복되어 열 방산 효과를 높이고 있다. 더욱이 이것에 접하여 알루미늄으로 형성되는 방열 핀(2204)이 설치되고, 마이크로 컴퓨터(2100)의 동작에 따르는 발열 대책으로 하고 있다. 전체는 봉지 수지(2205)로 덮여, 외부 회로와의 접속은 핀(2202)에 의해 행한다.
본 실시의 형태에서는 마이크로 컴퓨터의 형태를 일례로서 도시하였지만, 각종 기능 회로의 구성이나 조합을 바꾸면, 미디어 프로세서, 그래픽스용 LSI, 암호 LSI, 메모리, 그래픽스용 LSI, 휴대전화용 LSI 등 각종 기능의 반도체 장치를 완성시킬 수 있다.
본 발명에 의해, 왜곡점 700℃ 이하의 유리 기판 상이라도, 수소를 1×1021/cm3 이하의 농도로 포함하고, 산소를 5×1018 내지 5×1021 /cm3의 농도로 포함 하며, 불화수소암모늄(NH4HF2)을 7.13%와 불화암모늄(NH4F)을 15.4% 포함하는 혼합 수용액에 대한 에칭 속도가 10nm/min 이하의 특성을 가지고, Li와 같은 가동 이온에 대하여 블로킹성이 높은 치밀한 질화 규소막을 얻을 수 있다.
이 질화 규소막은 게이트 절연막이나 보호막, 특히 Cu 배선의 배리어막으로서, 반도체 장치의 각 부위에 사용함으로써, 고성능이고 고신뢰성을 실현하는 반도체 장치를 제공할 수 있다.
이러한 수소 및 산소 함유량, 에칭 특성을 가짐으로써, 게이트 절연막에의 적용에 있어서는, 게이트 리크 전류가 저감하여, 전계 효과 이동도, 서브 스레스 홀드 계수, 컨덕턴스(gm) 등이 양호해져, 연속 동작에 있어서의 트랜지스터 특성의 짧은 시간의 변화가 저감하여, 제조 제품 비율이나 특성 격차를 향상시킬 수 있다. 또한, 이러한 효과는 결정성 반도체막과 질화 규소막 사이에 산화 규소막을 개재시킴으로써 보다 유효하게 발현시킬 수 있다.

Claims (101)

  1. 반도체 장치에 있어서,
    절연 기판 위에 형성되고, 제 1 질화 규소막을 포함하는 게이트 절연막;
    상기 게이트 절연막 위의 게이트 전극;
    상기 게이트 전극 위의 제 2 질화 규소막;
    상기 제 2 질화 규소막 위에 형성되고, 구리를 포함하는 배선; 및
    상기 배선 위의 제 3 질화 규소막을 포함하고,
    상기 제 1 질화 규소막, 상기 제 2 질화 규소막 및 상기 제 3 질화 규소막 각각은 수소를 1×1021/cm3 이하의 농도로 포함하고, 불화수소암모늄(NH4HF2)을 7.13%와 불화암모늄(NH4F)을 15.4% 포함하는 혼합 수용액에 대한 에칭 속도가 10nm/min 이하의 특성을 갖는 것을 특징으로 하는, 반도체 장치.
  2. 반도체 장치에 있어서,
    적어도 1층이 제 1 질화 규소막으로 형성된, 0.35 내지 2.5㎛의 채널 길이를 갖는 전계 효과형 트랜지스터의 게이트 절연막;
    상기 게이트 절연막 위의 게이트 전극;
    상기 게이트 전극 위의 제 2 질화 규소막;
    상기 제 2 질화 규소막 위에 형성되고, 구리를 포함하는 배선; 및
    상기 배선 위의 제 3 질화 규소막을 포함하고,
    상기 제 1 질화 규소막, 상기 제 2 질화 규소막 및 상기 제 3 질화 규소막 각각은 수소를 1×1021/cm3 이하의 농도로 포함하고, 불화수소암모늄(NH4HF2)을 7.13%와 불화암모늄(NH4F)을 15.4% 포함하는 혼합 수용액에 대한 에칭 속도가 10nm/min 이하의 특성을 갖는 것을 특징으로 하는, 반도체 장치.
  3. 반도체 장치에 있어서,
    제 1 질화 규소막이 산화 규소막을 개재시켜 결정성 반도체막 위에 형성되어 있는, 절연 기판 위의, 0.35 내지 2.5㎛의 채널 길이를 갖는 전계 효과형 트랜지스터의 게이트 절연막;
    상기 게이트 절연막 위의 게이트 전극;
    상기 게이트 전극 위의 제 2 질화 규소막;
    상기 제 2 질화 규소막 위에 형성되고, 구리를 포함하는 배선; 및
    상기 배선 위의 제 3 질화 규소막을 포함하고,
    상기 제 1 질화 규소막, 상기 제 2 질화 규소막 및 상기 제 3 질화 규소막 각각은 수소를 1×1021/cm3 이하의 농도로 포함하고, 불화수소암모늄(NH4HF2)을 7.13%와 불화암모늄(NH4F)을 15.4% 포함하는 혼합 수용액에 대한 에칭 속도가 10nm/min 이하의 특성을 갖는 것을 특징으로 하는, 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 질화 규소막, 상기 제 2 질화 규소막 및 상기 제 3 질화 규소막 각각은 산소를 5×1018 내지 5×1021/cm3의 농도로 포함하고 있는 것을 특징으로 하는, 반도체 장치.
  5. 제 2 항 또는 제 3 항에 있어서,
    상기 게이트 절연막은 표면 상의 돌기부의 곡률 반경이 1㎛ 이하인 결정성 실리콘막 위에 형성되어 있는 것을 특징으로 하는, 반도체 장치.
  6. 제 1 항 또는 제 3 항 중 어느 한 항에 있어서,
    상기 절연 기판은 왜곡점 700℃ 이하의 유리 기판으로 형성되는 것을 특징으로 하는, 반도체 장치.
  7. 반도체 장치에 있어서,
    700℃ 이하의 왜곡점을 갖는 유리 기판 위에 용량부의 유전체막으로서 형성된 제 1 질화 규소막;
    상기 용량부 위의 제 2 질화 규소막;
    상기 제 2 질화 규소막 위에 형성되고, 구리를 포함하는 배선; 및
    상기 배선 위의 제 3 질화 규소막을 포함하고,
    상기 제 1 질화 규소막, 상기 제 2 질화 규소막 및 상기 제 3 질화 규소막 각각은 수소를 1×1021/cm3 이하의 농도로 포함하고, 불화수소암모늄(NH4HF2)을 7.13%와 불화암모늄(NH4F)을 15.4% 포함하는 혼합 수용액에 대한 에칭 속도가 10nm/min 이하의 특성을 갖는 것을 특징으로 하는, 반도체 장치.
  8. 반도체 장치에 있어서,
    700℃ 이하의 왜곡점을 갖는 유리 기판 위의 유기 수지로 이루어진 층간 절연막 위의 제 1 질화 규소막;
    상기 제 1 질화 규소막 위의 제 2 질화 규소막;
    상기 제 2 질화 규소막 위에 형성되고, 구리를 포함하는 배선; 및
    상기 배선 위의 제 3 질화 규소막을 포함하고,
    상기 제 1 질화 규소막, 상기 제 2 질화 규소막 및 상기 제 3 질화 규소막 각각은 수소를 1×1021/cm3 이하의 농도로 포함하고, 불화수소암모늄(NH4HF2)을 7.13%와 불화암모늄(NH4F)을 15.4% 포함하는 혼합 수용액에 대한 에칭 속도가 10nm/min 이하의 특성을 갖는 것을 특징으로 하는, 반도체 장치.
  9. 반도체 장치에 있어서,
    절연 기판 위에 반도체 소자의 보호막으로서 형성된 제 1 질화 규소막;
    상기 제 1 질화 규소막 위의 제 2 질화 규소막;
    상기 제 2 질화 규소막 위에 형성되고, 구리를 포함하는 배선; 및
    상기 배선 위의 제 3 질화 규소막을 포함하고,
    상기 제 1 질화 규소막, 상기 제 2 질화 규소막 및 상기 제 3 질화 규소막 각각은 수소를 1×1021/cm3 이하의 농도로 포함하고, 불화수소암모늄(NH4HF2)을 7.13%와 불화암모늄(NH4F)을 15.4% 포함하는 혼합 수용액에 대한 에칭 속도가 10nm/min 이하의 특성을 갖는 것을 특징으로 하는, 반도체 장치.
  10. 제 9 항에 있어서,
    상기 절연 기판은 왜곡점 700℃ 이하의 유리 기판으로 형성되는 것을 특징으로 하는, 반도체 장치.
  11. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 1 질화 규소막, 상기 제 2 질화 규소막 및 상기 제 3 질화 규소막 각각은 산소를 5×1018 내지 5×1021/cm3의 농도로 포함하고 있는 것을 특징으로 하는, 반도체 장치.
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Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI288443B (en) * 2002-05-17 2007-10-11 Semiconductor Energy Lab SiN film, semiconductor device, and the manufacturing method thereof
JP2004071696A (ja) * 2002-08-02 2004-03-04 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US7605023B2 (en) * 2002-08-29 2009-10-20 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for a semiconductor device and heat treatment method therefor
JP4627961B2 (ja) * 2002-09-20 2011-02-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7253125B1 (en) 2004-04-16 2007-08-07 Novellus Systems, Inc. Method to improve mechanical strength of low-k dielectric film using modulated UV exposure
KR100655751B1 (ko) * 2004-10-01 2006-12-11 삼성전자주식회사 반도체 장치의 제조 방법
US9659769B1 (en) 2004-10-22 2017-05-23 Novellus Systems, Inc. Tensile dielectric films using UV curing
US20060105106A1 (en) * 2004-11-16 2006-05-18 Applied Materials, Inc. Tensile and compressive stressed materials for semiconductors
US7897443B2 (en) * 2005-04-26 2011-03-01 Sharp Kabushiki Kaisha Production method of semiconductor device and semiconductor device
US8889233B1 (en) 2005-04-26 2014-11-18 Novellus Systems, Inc. Method for reducing stress in porous dielectric films
US8980769B1 (en) 2005-04-26 2015-03-17 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
US8454750B1 (en) 2005-04-26 2013-06-04 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
TWI338171B (en) * 2005-05-02 2011-03-01 Au Optronics Corp Display device and wiring structure and method for forming the same
US7247582B2 (en) * 2005-05-23 2007-07-24 Applied Materials, Inc. Deposition of tensile and compressive stressed materials
CN100431994C (zh) * 2005-10-14 2008-11-12 宋学君 一种加工玻璃微通路的新方法
JP2007273919A (ja) 2006-03-31 2007-10-18 Nec Corp 半導体装置及びその製造方法
US10037905B2 (en) * 2009-11-12 2018-07-31 Novellus Systems, Inc. UV and reducing treatment for K recovery and surface clean in semiconductor processing
US20100267231A1 (en) * 2006-10-30 2010-10-21 Van Schravendijk Bart Apparatus for uv damage repair of low k films prior to copper barrier deposition
US8465991B2 (en) 2006-10-30 2013-06-18 Novellus Systems, Inc. Carbon containing low-k dielectric constant recovery using UV treatment
KR100823461B1 (ko) * 2007-05-11 2008-04-21 테크노세미켐 주식회사 실리콘산화막 및 실리콘질화막 식각용 식각액 조성물
TWI345836B (en) 2007-06-12 2011-07-21 Au Optronics Corp Dielectric layer and thin film transistor,display planel,and electro-optical apparatus
GB2451116A (en) * 2007-07-20 2009-01-21 X Fab Uk Ltd Polysilicon devices
US8211510B1 (en) 2007-08-31 2012-07-03 Novellus Systems, Inc. Cascaded cure approach to fabricate highly tensile silicon nitride films
JP5182993B2 (ja) * 2008-03-31 2013-04-17 株式会社半導体エネルギー研究所 表示装置及びその作製方法
US8486164B2 (en) 2008-09-05 2013-07-16 Samsung Sdi Co., Ltd. Evaporator and fuel reformer having the same
US9050623B1 (en) 2008-09-12 2015-06-09 Novellus Systems, Inc. Progressive UV cure
US8076224B2 (en) * 2008-12-08 2011-12-13 Calyxo Gmbh Thin-film deposition and recirculation of a semi-conductor material
US8506831B2 (en) 2008-12-23 2013-08-13 Air Products And Chemicals, Inc. Combination, method, and composition for chemical mechanical planarization of a tungsten-containing substrate
US20110207301A1 (en) * 2010-02-19 2011-08-25 Kormanyos Kenneth R Atmospheric pressure chemical vapor deposition with saturation control
US8563095B2 (en) * 2010-03-15 2013-10-22 Applied Materials, Inc. Silicon nitride passivation layer for covering high aspect ratio features
WO2011114890A1 (ja) 2010-03-16 2011-09-22 シャープ株式会社 半導体装置およびその製造方法
WO2011145484A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012151261A (ja) * 2011-01-19 2012-08-09 Mitsubishi Heavy Ind Ltd 半導体発光素子、半導体発光素子の保護膜及びその作製方法
CN102736294A (zh) * 2011-04-13 2012-10-17 京东方科技集团股份有限公司 一种基板、液晶显示面板及其制造方法
KR102358093B1 (ko) * 2012-06-29 2022-02-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9625807B2 (en) * 2012-11-20 2017-04-18 Hoya Corporation Mask blank, transfer mask, method of manufacturing a mask blank, method of manufacturing a transfer mask and method of manufacturing a semiconductor device
CN104919642B (zh) 2013-01-11 2018-03-20 株式会社半导体能源研究所 电子设备充电方法
US9787126B2 (en) 2013-02-08 2017-10-10 Semiconductor Energy Laboratory Co., Ltd. Driving method of electrochemical device
JP6083053B2 (ja) 2013-05-29 2017-02-22 株式会社Ｊｏｌｅｄ 薄膜トランジスタ装置とその製造方法、および表示装置
KR102268516B1 (ko) * 2013-12-09 2021-06-24 엘지디스플레이 주식회사 초고해상도 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법
US9472678B2 (en) 2013-12-27 2016-10-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10012883B2 (en) 2014-02-10 2018-07-03 Sharp Kabushiki Kaisha Semiconductor device including a silicon nitride dielectric layer and method for producing same
US9589853B2 (en) * 2014-02-28 2017-03-07 Lam Research Corporation Method of planarizing an upper surface of a semiconductor substrate in a plasma etch chamber
JP6255508B2 (ja) * 2014-10-14 2017-12-27 シャープ株式会社 窒化物半導体装置
KR102378361B1 (ko) * 2015-04-15 2022-03-25 삼성디스플레이 주식회사 플렉서블 디스플레이 장치 및 이의 제조 방법
CN105137660A (zh) * 2015-09-25 2015-12-09 京东方科技集团股份有限公司 一种光配向膜杂质去除装置和方法
US20170271380A1 (en) * 2016-03-16 2017-09-21 Semiconductor Energy Laboratory Co., Ltd. Peeling method
JP2018021994A (ja) * 2016-08-02 2018-02-08 株式会社ジャパンディスプレイ 表示装置およびその製造方法
US9847221B1 (en) 2016-09-29 2017-12-19 Lam Research Corporation Low temperature formation of high quality silicon oxide films in semiconductor device manufacturing
CN108172626B (zh) * 2016-12-07 2020-07-10 清华大学 一种薄膜晶体管及其制备方法
CN106783628B (zh) * 2017-02-27 2019-12-03 武汉华星光电技术有限公司 薄膜晶体管的制作方法、薄膜晶体管及显示器
KR102177894B1 (ko) * 2017-04-04 2020-11-12 미쓰비시덴키 가부시키가이샤 반도체 장치 및 그 제조 방법
WO2019087691A1 (ja) * 2017-10-31 2019-05-09 パナソニックＩｐマネジメント株式会社 構造体およびその製造方法
US10840189B2 (en) 2018-07-30 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit devices having raised via contacts and methods of fabricating the same
DE112018008193T5 (de) * 2018-12-05 2021-10-14 Mitsubishi Electric Corporation Halbleitereinheit und verfahren zur herstellung einer halbleitereinheit
CN112981351B (zh) * 2021-05-06 2021-08-03 蓝思科技（长沙）有限公司 非金属吸收渐变薄膜的制备方法、具膜器件和电子产品

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08195494A (ja) * 1994-05-26 1996-07-30 Sanyo Electric Co Ltd 半導体装置，半導体装置の製造方法，薄膜トランジスタ，薄膜トランジスタの製造方法，表示装置
JP2002050634A (ja) * 2000-04-28 2002-02-15 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

Family Cites Families (159)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3967981A (en) * 1971-01-14 1976-07-06 Shumpei Yamazaki Method for manufacturing a semiconductor field effort transistor
JPS61194827A (ja) 1985-02-25 1986-08-29 Oki Electric Ind Co Ltd 拡散保護膜形成方法
US4951601A (en) * 1986-12-19 1990-08-28 Applied Materials, Inc. Multi-chamber integrated process system
JPH0756190B2 (ja) 1987-11-17 1995-06-14 清水建設株式会社 構造物の振動抑制装置
JPH01176067A (ja) 1987-12-29 1989-07-12 Hoya Corp 窒化シリコン膜の成膜方法
JPH0316129A (ja) 1989-03-22 1991-01-24 Fuji Electric Co Ltd 窒化シリコン膜の生成方法
JPH0263A (ja) 1989-04-07 1990-01-05 Daicel Chem Ind Ltd フォトマスクカバー
JP2832360B2 (ja) * 1989-05-10 1998-12-09 日本真空技術株式会社 薄膜形成装置
US5043299B1 (en) * 1989-12-01 1997-02-25 Applied Materials Inc Process for selective deposition of tungsten on semiconductor wafer
US5310410A (en) * 1990-04-06 1994-05-10 Sputtered Films, Inc. Method for processing semi-conductor wafers in a multiple vacuum and non-vacuum chamber apparatus
EP0456199B1 (en) * 1990-05-11 1997-08-27 Asahi Glass Company Ltd. Process for preparing a polycrystalline semiconductor thin film transistor
JP3179779B2 (ja) 1990-07-24 2001-06-25 株式会社半導体エネルギー研究所 窒化物絶縁膜の作製方法
US7335570B1 (en) * 1990-07-24 2008-02-26 Semiconductor Energy Laboratory Co., Ltd. Method of forming insulating films, capacitances, and semiconductor devices
EP0468758B1 (en) 1990-07-24 1997-03-26 Semiconductor Energy Laboratory Co., Ltd. Method of forming insulating films, capacitances, and semiconductor devices
JPH04130631A (ja) 1990-09-20 1992-05-01 Fuji Electric Co Ltd 半導体装置の製造方法
JP2937459B2 (ja) 1990-11-07 1999-08-23 日本電気株式会社 半導体装置におけるコンタクト・ホールの形成方法
JP3024661B2 (ja) * 1990-11-09 2000-03-21 セイコーエプソン株式会社 アクティブマトリクス基板及びその製造方法
TW237562B (ko) * 1990-11-09 1995-01-01 Semiconductor Energy Res Co Ltd
US5286296A (en) * 1991-01-10 1994-02-15 Sony Corporation Multi-chamber wafer process equipment having plural, physically communicating transfer means
US5289030A (en) * 1991-03-06 1994-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with oxide layer
JP2717237B2 (ja) * 1991-05-16 1998-02-18 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
US5324360A (en) * 1991-05-21 1994-06-28 Canon Kabushiki Kaisha Method for producing non-monocrystalline semiconductor device and apparatus therefor
JP2543764Y2 (ja) 1991-05-27 1997-08-13 株式会社クボタ 屋根の隅棟部の連結装置
JPH0544017A (ja) 1991-08-08 1993-02-23 Nissin Electric Co Ltd 窒化ケイ素膜の形成方法
US5182619A (en) * 1991-09-03 1993-01-26 Motorola, Inc. Semiconductor device having an MOS transistor with overlapped and elevated source and drain
JP2666103B2 (ja) * 1992-06-03 1997-10-22 カシオ計算機株式会社 薄膜半導体装置
JP3309509B2 (ja) 1993-08-12 2002-07-29 セイコーエプソン株式会社 薄膜トランジスタを用いたアクティブマトリックス表示装置およびその製造方法
JP3030368B2 (ja) * 1993-10-01 2000-04-10 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
CN1052566C (zh) * 1993-11-05 2000-05-17 株式会社半导体能源研究所 制造半导体器件的方法
JPH08339996A (ja) 1995-06-12 1996-12-24 Toshiba Corp 半導体装置の製造方法
TW371796B (en) * 1995-09-08 1999-10-11 Semiconductor Energy Lab Co Ltd Method and apparatus for manufacturing a semiconductor device
US5587520A (en) * 1995-09-29 1996-12-24 Hewlett-Packard Company Thermal conductivity detector
US5847410A (en) * 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3114964B2 (ja) 1995-12-22 2000-12-04 株式会社半導体エネルギー研究所 絶縁ゲイト型電界効果半導体装置の作製方法
US5985740A (en) * 1996-01-19 1999-11-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device including reduction of a catalyst
JP3729955B2 (ja) * 1996-01-19 2005-12-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3645380B2 (ja) * 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法、情報端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、ビデオカメラ、投射型表示装置
JP3645379B2 (ja) * 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6478263B1 (en) * 1997-01-17 2002-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
JP3645378B2 (ja) * 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5888858A (en) * 1996-01-20 1999-03-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
US7056381B1 (en) * 1996-01-26 2006-06-06 Semiconductor Energy Laboratory Co., Ltd. Fabrication method of semiconductor device
US6180439B1 (en) * 1996-01-26 2001-01-30 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device
US6465287B1 (en) * 1996-01-27 2002-10-15 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device using a metal catalyst and high temperature crystallization
JPH09232250A (ja) 1996-02-20 1997-09-05 Semiconductor Energy Lab Co Ltd 被膜作製方法
US6063654A (en) * 1996-02-20 2000-05-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a thin film transistor involving laser treatment
US6100562A (en) * 1996-03-17 2000-08-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JPH09312406A (ja) 1996-03-17 1997-12-02 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP3565983B2 (ja) * 1996-04-12 2004-09-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5989998A (en) 1996-08-29 1999-11-23 Matsushita Electric Industrial Co., Ltd. Method of forming interlayer insulating film
JPH1084085A (ja) 1996-09-09 1998-03-31 Matsushita Electron Corp 半導体装置およびその製造方法
JP3377160B2 (ja) 1996-12-13 2003-02-17 シャープ株式会社 半導体装置およびその製造方法
US6537905B1 (en) 1996-12-30 2003-03-25 Applied Materials, Inc. Fully planarized dual damascene metallization using copper line interconnect and selective CVD aluminum plug
JP3976828B2 (ja) 1997-02-17 2007-09-19 株式会社半導体エネルギー研究所 結晶性珪素膜の作製方法
US6232142B1 (en) * 1997-12-09 2001-05-15 Seiko Epson Corporation Semiconductor device and method for making the same, electro-optical device using the same and method for making the electro-optical device, and electronic apparatus using the electro-optical device
JP3697044B2 (ja) 1997-12-19 2005-09-21 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
JPH11251599A (ja) 1998-03-06 1999-09-17 Toshiba Corp 薄膜半導体装置の製造方法
WO1999050903A1 (fr) * 1998-03-30 1999-10-07 Hitachi, Ltd. Circuit integre a semi-conducteur et procede de fabrication correspondant
US6987786B2 (en) 1998-07-02 2006-01-17 Gsi Group Corporation Controlling laser polarization
US20040084780A1 (en) 1998-07-07 2004-05-06 Tri-Rung Yew Dual damascene structure for the wiring-line structures of multi-level interconnects in integrated circuit
JP2000040679A (ja) 1998-07-24 2000-02-08 Hitachi Ltd 半導体集積回路装置の製造方法
JP2000100811A (ja) 1998-09-18 2000-04-07 Rohm Co Ltd 半導体装置の製造方法
US6274887B1 (en) * 1998-11-02 2001-08-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method therefor
US6909114B1 (en) 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
US6277679B1 (en) * 1998-11-25 2001-08-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing thin film transistor
JP4583540B2 (ja) 1999-03-04 2010-11-17 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US6674136B1 (en) 1999-03-04 2004-01-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having driver circuit and pixel section provided over same substrate
US6306694B1 (en) 1999-03-12 2001-10-23 Semiconductor Energy Laboratory Co., Ltd. Process of fabricating a semiconductor device
JP4641586B2 (ja) 1999-03-12 2011-03-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6281552B1 (en) * 1999-03-23 2001-08-28 Semiconductor Energy Laboratory Co., Ltd. Thin film transistors having ldd regions
TW518637B (en) * 1999-04-15 2003-01-21 Semiconductor Energy Lab Electro-optical device and electronic equipment
US6362507B1 (en) * 1999-04-20 2002-03-26 Semiconductor Energy Laboratory Co., Ltd. Electro-optical devices in which pixel section and the driver circuit are disposed over the same substrate
TW517260B (en) * 1999-05-15 2003-01-11 Semiconductor Energy Lab Semiconductor device and method for its fabrication
CN100485943C (zh) * 1999-06-02 2009-05-06 株式会社半导体能源研究所 半导体器件
JP4173307B2 (ja) 1999-06-24 2008-10-29 株式会社ルネサステクノロジ 半導体集積回路の製造方法
US6140220A (en) 1999-07-08 2000-10-31 Industrial Technology Institute Reseach Dual damascene process and structure with dielectric barrier layer
JP4108228B2 (ja) * 1999-07-15 2008-06-25 富士通株式会社 半導体装置の製造方法
JP4554011B2 (ja) 1999-08-10 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP2001102328A (ja) 1999-09-30 2001-04-13 Hitachi Ltd 半導体集積回路装置の製造方法
US6281134B1 (en) 1999-10-22 2001-08-28 United Microelectronics Corp. Method for combining logic circuit and capacitor
JP4562835B2 (ja) * 1999-11-05 2010-10-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW587239B (en) * 1999-11-30 2004-05-11 Semiconductor Energy Lab Electric device
US6653657B2 (en) * 1999-12-10 2003-11-25 Semoconductor Energy Laboratory Co., Ltd. Semiconductor device and a method of manufacturing the same
US6576546B2 (en) 1999-12-22 2003-06-10 Texas Instruments Incorporated Method of enhancing adhesion of a conductive barrier layer to an underlying conductive plug and contact for ferroelectric applications
US6282115B1 (en) 1999-12-22 2001-08-28 International Business Machines Corporation Multi-level DRAM trench store utilizing two capacitors and two plates
US6639265B2 (en) * 2000-01-26 2003-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
US6815329B2 (en) 2000-02-08 2004-11-09 International Business Machines Corporation Multilayer interconnect structure containing air gaps and method for making
JP4831873B2 (ja) 2000-02-22 2011-12-07 株式会社半導体エネルギー研究所 自発光装置及びその作製方法
TW525305B (en) 2000-02-22 2003-03-21 Semiconductor Energy Lab Self-light-emitting device and method of manufacturing the same
US6399478B2 (en) 2000-02-22 2002-06-04 Sanyo Electric Co., Ltd. Method of making a dual damascene structure with modified insulation
JP2001250956A (ja) * 2000-03-08 2001-09-14 Semiconductor Energy Lab Co Ltd 半導体装置
DE10014917B4 (de) * 2000-03-17 2004-12-02 Infineon Technologies Ag Verfahren zur Herstellung einer Kontaktschicht
JP2003528467A (ja) 2000-03-20 2003-09-24 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体装置およびその製造方法
JP2001274245A (ja) * 2000-03-24 2001-10-05 Nec Corp 半導体装置及びその製造方法
JP2001261499A (ja) 2000-03-24 2001-09-26 Nikon Corp ＧａＮ系結晶成長用基板およびその製造方法
JP2001291720A (ja) 2000-04-05 2001-10-19 Hitachi Ltd 半導体集積回路装置および半導体集積回路装置の製造方法
US6559070B1 (en) 2000-04-11 2003-05-06 Applied Materials, Inc. Mesoporous silica films with mobile ion gettering and accelerated processing
US20010030169A1 (en) 2000-04-13 2001-10-18 Hideo Kitagawa Method of etching organic film and method of producing element
JP2001358218A (ja) 2000-04-13 2001-12-26 Canon Inc 有機膜のエッチング方法及び素子の製造方法
US6794229B2 (en) * 2000-04-28 2004-09-21 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for semiconductor device
JP2001339066A (ja) 2000-05-26 2001-12-07 Sharp Corp 半導体装置のコンタクトエッチング方法
US6828587B2 (en) * 2000-06-19 2004-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7503975B2 (en) * 2000-06-27 2009-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method therefor
JP2002016246A (ja) * 2000-06-28 2002-01-18 Sharp Corp Ｍｏｓ型半導体トランジスタの製造方法
US6541861B2 (en) 2000-06-30 2003-04-01 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method including forming step of SOI structure and semiconductor device having SOI structure
JP2002026009A (ja) 2000-06-30 2002-01-25 Toshiba Corp 半導体装置およびその製造方法
JP3760086B2 (ja) 2000-07-07 2006-03-29 株式会社ルネサステクノロジ フォトマスクの製造方法
JP3953715B2 (ja) 2000-07-31 2007-08-08 富士通株式会社 半導体装置及びその製造方法
JP2002053971A (ja) 2000-08-03 2002-02-19 Sony Corp めっき方法及びめっき構造、並びに半導体装置の製造方法及び半導体装置
JP3594888B2 (ja) 2000-08-07 2004-12-02 セイコーエプソン株式会社 半導体装置及びその製造方法
JP2002057342A (ja) 2000-08-10 2002-02-22 Seiko Epson Corp 半導体装置の製造方法
JP2002076114A (ja) * 2000-08-30 2002-03-15 Hitachi Ltd 半導体装置の製造方法
JP2002076308A (ja) * 2000-08-31 2002-03-15 Fujitsu Ltd 半導体装置およびその製造方法
US6413852B1 (en) 2000-08-31 2002-07-02 International Business Machines Corporation Method of forming multilevel interconnect structure containing air gaps including utilizing both sacrificial and placeholder material
JP2002162646A (ja) * 2000-09-14 2002-06-07 Sony Corp 反射型液晶表示装置
US6599818B2 (en) * 2000-10-10 2003-07-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device manufacturing method, heat treatment apparatus, and heat treatment method
JP3612486B2 (ja) 2000-11-28 2005-01-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2002164428A (ja) 2000-11-29 2002-06-07 Hitachi Ltd 半導体装置およびその製造方法
JP3669919B2 (ja) 2000-12-04 2005-07-13 シャープ株式会社 半導体装置の製造方法
TWI313059B (ko) * 2000-12-08 2009-08-01 Sony Corporatio
TW545080B (en) * 2000-12-28 2003-08-01 Semiconductor Energy Lab Light emitting device and method of manufacturing the same
US7087975B2 (en) 2000-12-28 2006-08-08 Infineon Technologies Ag Area efficient stacking of antifuses in semiconductor device
TW525402B (en) * 2001-01-18 2003-03-21 Semiconductor Energy Lab Process for producing a light emitting device
JP2002217258A (ja) 2001-01-22 2002-08-02 Hitachi Ltd 半導体装置およびその測定方法、ならびに半導体装置の製造方法
SG107573A1 (en) * 2001-01-29 2004-12-29 Semiconductor Energy Lab Light emitting device
US6440842B1 (en) 2001-02-02 2002-08-27 Macronix International Co. Ltd. Method of forming a dual damascene structure by patterning a sacrificial layer to define the plug portions of the structure
JP4663139B2 (ja) * 2001-02-16 2011-03-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
SG143945A1 (en) * 2001-02-19 2008-07-29 Semiconductor Energy Lab Light emitting device and method of manufacturing the same
US6492708B2 (en) 2001-03-14 2002-12-10 International Business Machines Corporation Integrated coil inductors for IC devices
US20020142531A1 (en) 2001-03-29 2002-10-03 Hsu Sheng Teng Dual damascene copper gate and interconnect therefore
US6932896B2 (en) 2001-03-30 2005-08-23 Nutool, Inc. Method and apparatus for avoiding particle accumulation in electrodeposition
US20040126548A1 (en) 2001-05-28 2004-07-01 Waseda University ULSI wiring and method of manufacturing the same
JP3654354B2 (ja) 2001-05-28 2005-06-02 学校法人早稲田大学 超ｌｓｉ配線板及びその製造方法
US6930056B1 (en) 2001-06-19 2005-08-16 Lsi Logic Corporation Plasma treatment of low dielectric constant dielectric material to form structures useful in formation of metal interconnects and/or filled vias for integrated circuit structure
TW527646B (en) 2001-07-24 2003-04-11 United Microelectronics Corp Method for pre-cleaning residual polymer
US20030045098A1 (en) 2001-08-31 2003-03-06 Applied Materials, Inc. Method and apparatus for processing a wafer
JP2003110108A (ja) 2001-09-28 2003-04-11 Mitsubishi Electric Corp 半導体装置の製造方法及びその構造
US6717222B2 (en) 2001-10-07 2004-04-06 Guobiao Zhang Three-dimensional memory
TW521328B (en) * 2001-11-19 2003-02-21 United Microelectronics Corp Fabrication method of metal oxide semiconductor transistor
JP4778660B2 (ja) 2001-11-27 2011-09-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6872658B2 (en) 2001-11-30 2005-03-29 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device by exposing resist mask
US6686236B2 (en) 2001-12-21 2004-02-03 Texas Instruments Incorporated Methods of preventing reduction of IrOx during PZT formation by metalorganic chemical vapor deposition or other processing
US6646328B2 (en) 2002-01-11 2003-11-11 Taiwan Semiconductor Manufacturing Co. Ltd. Chip antenna with a shielding layer
US7749818B2 (en) 2002-01-28 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
TW200302511A (en) 2002-01-28 2003-08-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
TWI261358B (en) 2002-01-28 2006-09-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
US6656748B2 (en) 2002-01-31 2003-12-02 Texas Instruments Incorporated FeRAM capacitor post stack etch clean/repair
JP4137460B2 (ja) 2002-02-08 2008-08-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2003243631A (ja) 2002-02-18 2003-08-29 Mitsubishi Electric Corp 薄膜磁性体記憶装置ならびにそれを用いた無線チップ、流通管理システムおよび製造工程管理システム
US7157366B2 (en) 2002-04-02 2007-01-02 Samsung Electronics Co., Ltd. Method of forming metal interconnection layer of semiconductor device
EP1495161A4 (en) 2002-04-12 2006-06-28 Acm Res Inc ELECTROPOLISHING AND ELECTRODEPOSITION PROCESSES
JP3590034B2 (ja) 2002-04-26 2004-11-17 Ｎｅｃエレクトロニクス株式会社 半導体容量素子及びその製造方法
TWI288443B (en) * 2002-05-17 2007-10-11 Semiconductor Energy Lab SiN film, semiconductor device, and the manufacturing method thereof
JP2004071696A (ja) * 2002-08-02 2004-03-04 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US7605023B2 (en) * 2002-08-29 2009-10-20 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for a semiconductor device and heat treatment method therefor
US6870183B2 (en) 2002-11-04 2005-03-22 Advanced Micro Devices, Inc. Stacked organic memory devices and methods of operating and fabricating
US20040112735A1 (en) 2002-12-17 2004-06-17 Applied Materials, Inc. Pulsed magnetron for sputter deposition
US6794718B2 (en) 2002-12-19 2004-09-21 International Business Machines Corporation High mobility crystalline planes in double-gate CMOS technology
US7041748B2 (en) 2003-01-08 2006-05-09 International Business Machines Corporation Patternable low dielectric constant materials and their use in ULSI interconnection

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08195494A (ja) * 1994-05-26 1996-07-30 Sanyo Electric Co Ltd 半導体装置，半導体装置の製造方法，薄膜トランジスタ，薄膜トランジスタの製造方法，表示装置
JP2002050634A (ja) * 2000-04-28 2002-02-15 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

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