JP6067907B2 - 絶縁分離された集積回路装置 - Google Patents

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Description

発明の背景
半導体集積回路（ＩＣ）チップの製造においては、チップの表面上に形成されたデバイスを電気的に分離することが必要であることが多い。これを行なう種々の方法がある。一つの方法は、チップの表面が窒化ケイ素のような比較的固い材料によりマスクされ、マスクの開口において厚い酸化膜層が熱的に成長する、周知のシリコン局所酸化（Local Oxidation Of Silicon, LOCOS）プロセスを使用することによる。他の方法は、シリコンに溝
をエッチングし、その後その溝に酸化ケイ素のような誘電体材料を充填することであり、トレンチ分離としても知られている。ＬＯＣＯＳ、トレンチ分離の両方ともに、装置間の不要な表面導電を防止することができるが、完全な電気的分離は容易に行なわれない。
完全な電気的分離は、バイポーラトランジスタを含むある種のトランジスタ、および、パワーＤＭＯＳトランジスタを含む種々の金属酸化物半導体（ＭＯＳ）トランジスタを集積するために必要である。完全な分離はまた、ＣＭＯＳ制御回路が動作中に基板ポテンシャル上方のポテンシャル井戸へ浮遊することを可能にするために必要である。完全な分離は、アナログ集積回路、パワー集積回路、および混合信号集積回路の製造において、特に重要である。
従来のＣＭＯＳウェハ製造により高密度のトランジスタの集積が提供されるが、製造されたデバイスにおける完全な電気的分離は容易に行われない。特に、Ｐ型基板に製造された従来のＣＭＯＳに含まれるＮＭＯＳトランジスタは、基板に短絡されたＰウェル「ボディ（body）」または「バックゲート（back-gate）」を有し、そのため基板ポテンシャル
の上方へ浮遊できない。この制限は重大であり、ＮＭＯＳトランジスタのハイサイドスイッチ、アナログパストランジスタ、または双方向スイッチとしての使用の妨げとなる。このことはまた、電流検出をより困難にし、ＮＭＯＳデバイスをより電子なだれ耐性（avalanche rugged）にするために必要とされる集積ソース−ボディ短絡（integral source-body shorts）の使用を妨げることが多い。
その上、従来のＣＭＯＳにおけるＰ型基板は、最も負のオンチップ電位（「グランド（gound）」と規定される）にバイアスされるために、各々のＮＭＯＳデバイスは必ず不要
な基板ノイズにさらされる。
完全な電気的分離の必要性は、Ｒ．Ｋ．ウィリアムズらによって２００５年１２月９日に出願された「半導体集積回路基板の絶縁構造およびその製造方法」という名称の関連出願第１１／２９８，０７５号に詳細に開示されており、その全体が本明細書中に引用により援用される。
従来の分離プロセス技術
集積デバイスの完全な電気的分離は、典型的には、三重拡散、エピタキシャル接合または誘電体分離を用いて達成される。完全な電気的分離の最も一般的な形式は接合分離である。酸化物がデバイスまたは回路の各々を取り囲む誘電体分離ほど理想的ではないものの、接合分離は歴史的に、製造コストと分離性能との間の最善の妥協を提供してきた。
接合分離によって電気的に分離されたＣＭＯＳは、Ｎ型エピタキシャル島の下側および全ての側部をＰ型材料を用いて完全に分離するための、Ｐ型基板に電気的に接続する深い
Ｐ型分離の環状リングによって取り囲まれた、Ｎ型エピタキシャル層のＰ型基板上への成長を要する、複雑な構造を必要とする。エピタキシャル層の成長は遅く、時間を要し、半導体ウェハの製造における最も費用のかかる一工程を代表する。分離拡散もまた、長期間（最大１８時間）の高温拡散を使用して形成され、費用がかかる。寄生素子の抑制を可能にするために、高濃度ドープＮ型埋込層ＮＢＬもまた、エピタキシャル成長以前にマスクされ選択的に導入されなければならない。
エピタキシャル成長および分離拡散中の上方向への拡散を最小化するために、ヒ素（Ａｓ）またはアンチモン（Ｓｂ）のような拡散の遅いドーパントが、Ｎ型埋込層（ＮＢＬ）を形成するために選択される。しかしながら、エピタキシャル成長以前に、このＮＢＬ層はその表面濃度を低減するために十分に深く拡散されなければならず、さもなければエピタキシャル成長の濃度制御に悪影響が及ぶ。ＮＢＬが遅い拡散物により構成されるために、このエピタキシー以前の拡散プロセスには十時間以上かかり得る。
分離が完了した後にのみ従来のＣＭＯＳ製造を開始でき、従来のＣＭＯＳと比較して接合分離プロセスの製造にかなりの時間と複雑さとを付け加える。
接合分離の製造方法が深く拡散された接合を形成しエピタキシャル層を成長させるための高温プロセスに依存することにより、これら高温プロセスは費用がかかり、製造が困難であり、大径のウェハ製造と相容れず、デバイスの電気的性能において重大な変動を示し、高いトランジスタ集積密度の妨げとなる。接合分離の他の短所は、分離構造により浪費され、能動トランジスタまたは回路を製造するために利用できない領域である。接合分離に関してさらに複雑なことに、デザインルール（および浪費された領域）は分離デバイスの最大電圧に依存する。明白に、従来のエピタキシャル接合分離は、その電気的な利点にもかかわらず、あまりにも多くの領域を浪費するために、混合信号集積回路またはパワー集積回路のための実現可能な技術の選択肢として残ることができない。
従来の接合分離に係る制限は、上述の出願第１１／２９８，０７５号にさらに詳細に開示される。
輪郭にあわせた注入を用いたエピレス完全分離ＢＣＤプロセス
リチャード・ケイ・ウィリアムズらによる米国特許第６，８５５，９８５号明細書、第６，９００，０９１号明細書、第６，９４３，４２６号明細書は、これらの各々が本明細書中に引用により援用されるが、これらに開示されるように、ＣＭＯＳトランジスタ、バイポーラトランジスタおよびＤＭＯＳトランジスタを集積する完全分離プロセスは、高温拡散またはエピタキシーを必要とすることなく達成される。このモジュール式のＢＣＤプロセスの原理は、高温プロセスを実質的に必要とせず自己形成する分離構造を製造するための、輪郭に合わせた酸化物を介した高エネルギー（ＭｅＶ）イオン注入に依存する。輪郭に合わせた酸化物を介した共形イオン注入の原理は、厚い酸化膜層を通ってドーパントを注入することにより原子がシリコン表面の近傍に配置され、薄い酸化膜層を通って注入することにより注入された原子はシリコンの表面から離れたより深くに配置される、という概念である。この低サーマルバジェットプロセスは、高温プロセスが用いられないためにドーパントの再分布がほとんどまたは全く起こらない、「注入されたままの」ドーパント分布によって利益を得る。
ドーパント、すなわちＬＯＣＯＳにより注入されたフィールド酸化膜は、その結果として、多電圧ＣＭＯＳトランジスタ、バイポーラトランジスタおよびその他の通常のＰ型基板から形成されるデバイスを囲み分離するために使用される、共形の分離構造を形成する。同一のプロセスは、集積バイポーラトランジスタ、および、ドーズ量およびエネルギーの異なる共形かつチェーンイオン注入を用いる、すべて目的に合わされた種々の二重接合
ＤＭＯＳパワーデバイスに対して可能である。
このエピレス低サーマルバジェット技術は、非分離プロセスおよびエピタキシャル接合分離プロセスに対して多くの利点を有するものの、そのＬＯＣＯＳへの依存により、より小さい寸法およびより高いトランジスタ密度にする能力において、いくらかの制限が課される。
ＣＭＯＳトランジスタの集積密度を向上するために、ＬＯＣＯＳ構造の縁部において現れる周知のバーズビーク先細形状は、より高い実装密度のためにデバイスがより密に配置できるように、低減されてより垂直な構造にされなければならない。しかしながら、ＬＯＣＯＳの細いバーズビークは、分離側壁の幅が許容できないほどに細くなり分離性能が犠牲にされる原因となる。フォトリソグラフィ限界よりもずっと大きな寸法において、ＬＯＣＯＳのその他の実用的な制限が明白になる。そのような制限は、フィールド酸化膜のねじれた形状、酸化物の過度の薄さ、高い応力、高い表面準位電荷、ゲート誘電体の低品質、およびその他のものを含む。
必要とされているのは、完全に分離された、低サーマルバジェットの、エピレス集積回路プロセスを実行するための新戦略であって、上述したＬＯＣＯＳの制限をなくす新戦略である。
本発明はまた、分離されたＭＯＳＦＥＴを備える。分離されたＭＯＳＦＥＴは、埋め込まれたフロア分離領域と、誘電体材料を備える充填されたトレンチと、充填されたトレンチの底部からフロア分離領域へ延びる側壁領域とを備える。これらの要素は基板の分離されたポケットを取り囲み、ＭＯＳＦＥＴは分離されたポケット内に形成される。一実施の形態では、トレンチは誘電体材料により充填される。他の実施の形態では、トレンチは導電性材料を備え、誘電体材料はトレンチの壁の内側を覆う。
発明の簡単な要約
本発明に係る分離構造は、埋め込まれたフロア分離領域と、フロア分離領域の上方に配置された誘電体の充填されたトレンチと、トレンチの底部からフロア分離領域へ延びる側壁分離領域とを含み、これらのすべては、一体に基板の分離されたポケットを取り囲む。フロア分離領域は基板内にドーパントを注入することにより形成され、同様に側壁分離領域は、トレンチに誘電体材料が充填される前に、トレンチの底部を経由してドーパントを注入することにより形成される。側壁分離領域は、注入エネルギーの異なる一連の注入により形成されてもよい。これらのプロセスは、注入された領域が本質的に、注入されたときにそうであったのと同一の寸法および形状のままであるように、低温環境において実行される。エピタキシャルプロセスまたはその他の高温プロセスは用いられない。このプロセスは、各ステップが任意の順序で実行されてもよいという意味において、モジュール化されている。もっとも、側壁分離領域を注入する前にトレンチをエッチングするのが好ましい。
本発明は、ＭＯＳＦＥＴ、ＪＦＥＴ、バイポーラトランジスタおよびダイオードを含む、分離されたポケット内における種々のデバイスの製造を含む。一つ以上の浅い部分よりも高濃度ドープされる一つ以上の深い部分を含む非単調なウェルが、デバイス性能を最適化するために用いられてもよい。たとえば、ＮチャネルＭＯＳＦＥＴがこの種類のＰ型ウェル内に形成されてもよく、または、ＰチャネルＭＯＳＦＥＴがこの種類のＮ型ウェル内に形成されてもよい。バイポーラトランジスタのコレクタ領域またはベース領域は、この種類のウェルを備えてもよく、ＭＯＳＦＥＴ用のウェルを製造するために使用されるのと同一のプロセス工程において製造されてもよい。
本発明の他の実施の形態では、トレンチは誘電体層により内側を覆われ、誘電体材料が充填される代わりに導電性材料を含む。これにより、トレンチを介した側壁とフロア分離領域との電気的接触が可能になる。
図面におけるいくつかの図の簡単な説明
浅いトレンチのない、タイプＩＩのエピレス分離構造の断面図である。 浅いトレンチのある、タイプＩＩのエピレス分離構造の断面図である。 ゲートの形成を経由する、エピレス分離バイポーラ−ＣＭＯＳ−ＤＭＯＳ（ＢＣＤ）構造の製造のためのプロセスフロー図である。 浅い注入に由来する、エピレス分離ＢＣＤ構造の製造のためのプロセスフロー図である。 タイプＩＩのトレンチ分離プロセスを用いて製造された、多電圧分離ＣＭＯＳの断面図である。 タイプＩＩのトレンチ分離プロセスを用いて製造された、多電圧分離ＣＭＯＳの断面図である。 タイプＩＩのトレンチ分離プロセスを用いて製造された、ＰベースおよびＰウェルタイプのＮＰＮバイポーラトランジスタの断面図である。 タイプＩＩのトレンチ分離プロセスを用いて製造された、ＮベースおよびＮウェルタイプのＰＮＰバイポーラトランジスタの断面図である。 タイプＩＩのトレンチ分離プロセスを用いて製造された、分離されていない高電圧拡張されたＬＤＤＮチャネル横方向ＤＭＯＳデバイスの断面図である。 タイプＩＩのトレンチ分離プロセスを用いて製造された、ドレイン中心の分離をされ高電圧拡張されたＬＤＤＮチャネル横方向ＤＭＯＳデバイスの断面図である。 タイプＩＩのトレンチ分離プロセスを用いて製造された、ソース中心の分離をされ高電圧拡張されたＬＤＤＮチャネル横方向ＤＭＯＳデバイスの断面図である。 タイプＩＩの分離プロセスを用いて製造された、高電圧拡張されたＬＤＤＰチャネル横方向ＤＭＯＳデバイスの断面図である。 タイプＩＩの分離プロセスを用いて製造された、分離された共通のアノードのＰＮ接合整流器の断面図である。 タイプＩＩの分離プロセスを用いて製造された、分離され細分化されたアノードのＰＮ接合整流器の断面図である。 分離された高電圧ＰチャネルＪＦＥＴの断面図である。 分離された低電圧ＰチャネルＪＦＥＴの断面図である。 ＰＮＰおよびＮＰＮポリシリコンエミッタバイポーラトランジスタの断面図である。 タイプＩＩの分離に関連するデザインルールを示し、表面のＰ＋領域とＤＮフロア分離領域との間の分離を含む図である。 タイプＩＩの分離に関連するデザインルールを示し、ＮＩ領域に接近するＮ型ウェルを含む図である。 タイプＩＩの分離に関連するデザインルールを示し、ＮＩ領域に接触するＮ型ウェルを含む図である。 タイプＩＩの分離に関連するデザインルールを示し、ＮＩ領域に実質的に重なるＮ型ウェルを含む図である。 タイプＩＩの分離に関連するデザインルールを示し、ＤＮフロア分離領域に重なるＮ型ウェルを含む図である。 タイプＩＩの分離に関連するデザインルールを示し、Ｎ型ウェル上方のＰ型ポケットの形成を含む図である。 図９Ａ〜９Ｆの種々の縦断面におけるドーパント分布を示すグラフである。 図９Ａ〜９Ｆの種々の縦断面におけるドーパント分布を示すグラフである。 図９Ａ〜９Ｆの種々の縦断面におけるドーパント分布を示すグラフである。 図９Ａ〜９Ｆの種々の縦断面におけるドーパント分布を示すグラフである。 図９Ａ〜９Ｆの種々の縦断面におけるドーパント分布を示すグラフである。 図９Ａ〜９Ｆの種々の縦断面におけるドーパント分布を示すグラフである。 タイプＩＩ分離構造の内部のＮ型ウェルの上側部分の、異なる形式のドーパント分布を示すグラフである。 タイプＩＩ分離構造の内部のＮ型ウェルの上側部分の、異なる形式のドーパント分布を示すグラフである。 タイプＩＩ分離構造の内部のＮ型ウェルの上側部分の、異なる形式のドーパント分布を示すグラフである。 中間深さのＤＰ注入部とＤＮフロア分離領域との製造を示す断面図である。 誘電体の充填されたトレンチと下にあるＮＩ領域との製造を示す断面図である。 中間深さのＤＰ注入部を有する、高電圧ＮチャネルおよびＰチャネルＬＤＤＭＯＳＦＥＴの断面図である。 中間深さのＤＰ注入部を有する、ＮＢおよびＮＷベースＰＮＰトランジスタの断面図である。 対称ドリフト領域を有するＬＤＤＮチャネルＭＯＳＦＥＴの断面図である。 非対称ドリフト領域を有するＬＤＤＮチャネルＭＯＳＦＥＴの断面図である。 非対称ドリフト領域と分離トレンチに当接するドレイン領域とを有するＬＤＤＮチャネルＭＯＳＦＥＴの断面図である。 側壁スペーサにより形成されたドリフト領域を有するＬＤＤＮチャネルＭＯＳＦＥＴの断面図である。 非対称ドリフト領域と中心のドレイン領域とを有するＬＤＤＮチャネルＭＯＳＦＥＴの断面図である。 図１４Ａに示すＭＯＳＦＥＴの平面図である。 図１４Ｂに示すＭＯＳＦＥＴの平面図である。 図１４Ｃに示すＭＯＳＦＥＴの平面図である。 図１４Ｄに示すＭＯＳＦＥＴの平面図である。 図１４Ｅに示すＭＯＳＦＥＴの平面図である。 本発明に従った他の分離の型式を用いて分離された、ＣＭＯＳ対とＤＭＯＳとの断面図である。 他の分離の型式を用いて分離された、二つのＮＰＮと一つのＰＮＰとの断面図である。
発明の詳細な説明
先行技術のプロセスに関連する上述した制限を無くすために、本明細書中に開示されるデバイスは、ＬＯＣＯＳの代わりとして、浅い、中間の、または深いトレンチ分離された
領域（いわゆるＳＴＩまたはＤＴＩ）を使用して分離される。これらの誘電体の充填されたトレンチは、高エネルギーのチェーンイオン注入を用いて結合され、フロア分離を形成し、かつ側壁分離の電圧能力を高める。
側壁の分離および高エネルギー注入されたフロア分離のためのＳＴＩまたはＤＴＩの新規な組合せは、種々の形式において、長期間の高温拡散または費用のかかるエピタキシャル堆積の必要なくデバイスを高密度で集積し分離するための、方法の発明および装置の発明の両方を表わす。このように製造された分離構造は、三つの範疇または「タイプ」に分類できるが、これらは本明細書中において以下の通り定義される。
・タイプＩの分離：深い高エネルギーイオン注入されたフロア分離と、誘電体の充填されたトレンチ側壁分離であって、側壁分離に関連しない浅いトレンチに対する選択肢を有するものと、の組合せ。
・タイプＩＩの分離：深い高エネルギーイオン注入されたフロア分離と、トレンチの底部に形成された追加的な分離注入部を有する、誘電体の充填されたトレンチ側壁分離と、の組合せ。
・タイプＩＩＩの分離：深い高エネルギーイオン注入されたフロア分離と、側壁分離に必ずしも関連しない誘電体の充填されたトレンチを有する、チェーン注入部が形成された接合側壁分離と、の組合せ。
本明細書中に開示される本発明の方法は、完全に分離されたＢＣＤプロセスにおけるバイポーラデバイス、ＣＭＯＳデバイスおよびＤＭＯＳデバイスの、タイプＩＩの分離構造を組み入れる製造および構成を詳しく述べる。
「集積回路の絶縁構造およびその製造に係るモジュール化方法」という名称の出願第１１／４４４，１０２号は、本明細書中に引用により援用されるが、タイプＩ、ＩＩおよびＩＩＩのトレンチ分離構造の詳細な製造を開示する。
タイプＩＩのエピレス分離
タイプＩＩのエピレス分離構造は、図１Ａのデバイス分離構造１に示されるが、Ｐ型基板２内に形成され誘電体の充填されたトレンチ４Ａ〜４Ｄを有するＮ型フロア分離領域３Ａ，３Ｂと、トレンチ４Ａ〜４Ｄの底部に形成された側壁Ｎ型ドープ分離（ＮＩ）領域５Ａ〜５Ｄと、を備える。随意のＰ型領域７は、基板２内に、フロア分離領域３Ａ，３Ｂよりも浅いもしくは深い深さに、または等しい深さに、形成される。結果としてＰ型ポケット６Ａ，６Ｂおよび６Ｄが形成されるが、これらは、各々のポケットの底部における接合分離と各々のポケットの側壁を取り囲む誘電体の充填されたトレンチとの組合せによって、Ｐ型基板２から電気的に分離される。
本発明の好ましい実施の形態では、フロア分離領域３Ａ，３Ｂは、高エネルギーのリンを注入し注入後に最小限の高温プロセスを行なうことにより、形成される。そのような深いＮ型層は、本明細書中では、深いＮ型領域（deep N-type region）の頭字語である「ＤＮ」と呼称される。
基板２がその上に成長するエピタキシャル層を有さないために、ＤＮフロア分離領域３Ａ，３Ｂは、従来のエピタキシャルプロセスにおいて高温プロセスを使用して形成される埋込層と、外観は類似するものの、同一ではない。従来の埋込層のピーク濃度および全体の縦方向寸法は、エピタキシャル成長前、成長中および成長後の高温製造において不可避的に発生する実質的な拡散によって影響される。温度のわずかな変化がドーパント分布の大変動の原因となり、拡散性の温度に対する指数関数的な依存という結果をもたらすために、拡散プロセスおよびエピタキシャルプロセスにおける変動に関する問題が発生する。
対照的に、本発明に係る注入されたＤＮ領域は、注入エネルギー（または多数の注入の場合には複数の注入エネルギー）によってのみ影響される。結果として分布は「注入されたまま」になり、熱的プロセスに関連する変動を受けない。関連する意味において、ＤＮ領域の形成は好ましくは、１メガ電子ボルト（１ＭｅＶ、百万電子ボルト）から３ＭｅＶ超の範囲の、プロセスにおける最も高いエネルギー注入を備えてもよい。実用的に言えば、１．５ＭｅＶ〜３．０ＭｅＶのエネルギーによって、一重または二重イオン化されたドーパントを使用して手頃な時間内で深い注入を達成することが可能となる。高い電荷状態を有する三重イオン化されたドーパント種はより深く注入され得るが、対応してビーム電流は低くなる。その結果注入がより遅くなり、変動がより大きくなる。ＤＮ領域のためのリンの打込みドーズ量は７×１０１１ｃｍ−２から１×１０１４ｃｍ−２の範囲で変動してもよいが、典型的には、５×１０１２ｃｍ−２から５×１０１３ｃｍ−２の範囲のドーズ量を備える。
深いＰ型領域（Deep P-type region）７は、頭字語「ＤＰ」を有するが、好ましい実施の形態において、高エネルギーのホウ素の注入を用いて、任意の深さ、ただし概してＤＮ領域と同一の深さまたはＤＮ領域よりも浅い深さにおいて、形成されてもよい。ホウ素はリンよりも体積の小さい元素であるので、任意の所定の深さにホウ素を注入するためには、リンよりも小さい、たとえば０．８ＭｅＶ〜１．５ＭｅＶのエネルギーを必要とする。ＤＰ領域のためのホウ素の打込みドーズ量は７×１０１１ｃｍ−２から１×１０１４ｃｍ−２の範囲であってもよいが、典型的には、１×１０１２ｃｍ−２から７×１０１２ｃｍ−２の範囲のドーズ量を備えてもよい。
側壁ＮＩ領域５Ａ〜５Ｄの形成は、トレンチに任意の誘電体材料が充填される前の、トレンチ４Ａ〜４Ｄの底部への中〜高エネルギーのイオン注入を使用して、成し遂げられる。これらＮＩ領域はＤＮ領域と重なって、トレンチの下方およびＤＮ領域の上方の領域における側壁の分離を完全なものとし、より浅いトレンチが側壁の分離を行なうために使用されることを可能にする。より浅いトレンチは、製造が容易、すなわち容易にエッチングでき、また容易に充填される。
デバイス分離構造１において、三つの分離ポケット６Ａ，６Ｂおよび６Ｄは、二つのＤＮフロア分離領域６Ａ，６Ｂを使用して形成される。ポケット６Ｃは、ポケット６Ａ，６Ｂおよび６Ｄから分離されているが、基板２に電気的に接続されている。ＤＮフロア分離領域３Ａ，３Ｂは電気的に浮いている、または基板２と同一の電位に接続されるが、これらには好ましくは、基板２よりも正の電位にバイアスが印加され、そのため基板および分離されたポケットとともに逆方向バイアスされたＰＮ接合を形成する。ＤＮ領域の各々に存在する逆方向バイアスは、同一であっても異なってもよく、固定された電位であっても時間とともに変動してもよい。たとえば、ポケット６Ａ，６Ｂは、フロア分離領域３Ａおよびトレンチ４Ａ，４Ｃによって基板から分離され、トレンチ４Ｂによって互いに分離されているが、５ボルトの電気回路を含んでもよい。ポケット６Ｄは、フロア分離領域３Ｂおよびトレンチ４Ｄによって基板から分離されているが、１２ボルトの電気回路を含み、同一のＰ型基板２を共有する５ボルトの電気回路と関係なく動作してもよい。
分離領域の内部において、分離されたＰ型ポケットの各々は、ポケットの下にあるＤＮフロア分離領域のバイアス電位と等しい、またはより負の電位にバイアスされた、デバイスを含んでもよい。たとえば、ＤＮフロア分離領域が５ボルトにバイアスされていれば、分離されたポケット内のデバイスは、最大５ボルトまで、かつ、分離されたデバイスの接合ブレークダウン（breakdown）が許容できる限り、潜在的にはＰ型基板２自身の電位よ
りも負にまでさえ、動作してもよい。分離されたポケットは同様に、分離の形成前および／または後に導入された追加のＰ型またはＮ型ドープ領域を含んでもよい。
タイプＩＩの分離では、側壁分離を形成するために使用される各々かつ全てのトレンチは、トレンチの底部において、注入された側壁ＮＩ領域を含む。個々のＰ型ポケット内および／または基板内のデバイス間に従来のＳＴＩを形成するために、トレンチのいくつかはＮＩ領域の注入中にマスクされてもよい。たとえば、図１Ａにおいて、ＳＴＩトレンチ８Ａ，８Ｂは、側壁分離トレンチのために使用されるのと同一のプロセス工程を使用してエッチングされ、充填され、また平坦化され、これによりプロセスの複雑さを最小化してもよい。
代替的には、側壁分離トレンチを形成するために使用されるのと異なるマスキング工程およびエッチング工程を使用して、より浅いトレンチがエッチングされてもよい。これらのより浅いトレンチは、側壁分離トレンチを充填しまた平坦化するために使用されるのと同一のプロセス工程を用いて、充填され平坦化されて、これによりプロセスの複雑さを低減してもよい。より浅いトレンチは、容易にエッチングおよび再充填されるので、側壁分離トレンチよりも小さなマスク寸法を有し、これによりプロセスのトランジスタ実装密度を向上する。
深い側壁分離トレンチと浅いトレンチとの組合せが、図１Ｂの断面１０に示される。深い誘電体の充填されたトレンチ１３Ａ，１３Ｂ，１３Ｃは、側壁ＮＩ領域１４Ａ，１４Ｂ，１４ＣとＤＮフロア分離領域１２とに結合され、Ｐ型ポケット１５Ａ，１５ＢをＰ型基板１１から分離するために使用される。浅い誘電体の充填されたトレンチ１６Ａ〜１６Ｅは、ＣＭＯＳおよび他のデバイス間での（従来のＳＴＩのように）部分的な分離を容易に行なうために、分離されたポケット１５Ａ内および／または基板１１内に含まれる。深いトレンチ１３Ａ〜１３Ｃと異なり、これらの浅いトレンチ１６Ａ〜１６Ｅは、トレンチの底部に注入部を含まない。
エピレス分離を有するＢＣＤプロセス
図２Ａ，図２Ｂは、高温プロセスまたはエピタキシーを必要とせず完全に分離された種々のバイポーラデバイス、ＣＭＯＳデバイスおよびＤＭＯＳデバイスの製造に関する、モジュール化されたプロセスアーキテクチャ３０，４０を示す。
原則的には、開示された技術が使用された電気的分離を達成するために高温を必要としないので、側壁ＮＩ領域、誘電体の充填されたトレンチ、およびＤＮフロア分離領域の形成は、集積デバイスの電気的分離に悪影響を及ぼすことなく、任意の順序で行なわれてもよい。しかしながら、実用的には、好ましい製造順序がいくつかある。それらはウェハの加工を簡略化するからである。トレンチ分離構造の形成に関するプロセスの詳細は、上述の出願第１１／２９８，０７５号において、詳細に述べられる。
この集積プロセスにおいて、デバイスは、チェーン注入部または高エネルギー注入部を備えるマスクされた注入部の組合せによって規定される。実質的に注入されたままの最終的なドーパント分布を得るために、拡散からの最小限のドーパントの再分布および高温プロセスのみが可能である。注入されたままのドーパント分布は、それらがデバイス特性を設定するために独自に最適化されているので、通常の単調減少する拡散ガウス分布の濃度とは異なる。
分離構造を形成する順序に一層大きい柔軟性を与えることに加え、開示された低温のプロセスアーキテクチャは、デバイス性能に与える影響を最小としてデバイス形成順序を再構成することを可能にする。たとえば、バイポーラベース注入は、ＭＯＳゲート形成工程に先立っても後に続いてもよい。セルフアラインされたＭＯＳトランジスタの特性を維持するために、ＬＤＤ注入はゲート形成の後に続くが側壁スペーサ形成に先立たなければならない。一方、Ｎ＋およびＰ＋ソースおよびドレイン注入は側壁形成に続いて行なわれな
ければならない。
好ましい実施の形態では、図２Ａのモジュール化された集積プロセス順３０は、次の工程に関する。
・側壁の分離およびＳＴＩの形成
・相補型ウェルおよび深い注入の形成
・相補型バイポーラベースの形成
・デュアルゲートの形成
プロセスフロー３０に示す工程に続いて、図２Ｂのモジュール化された集積プロセス順４０が、次の工程とともに続く。
・ＤＭＯＳボディの形成
・浅いドリフトおよび側壁スペーサの形成
・ソースおよびドレイン注入部の形成
・ポリシリコンエミッタの形成
・コンタクトの形成
・多層相互接続の形成
・バンプメタル再分布層の形成
・パッシベーション
・アンダーバンプメタルおよびバンプの形成
本プロセスの重要な特徴は、そのモジュール性、または所望の組のデバイスを実行するために必要とされるプロセスのみを実行する能力である。そのため、上に列記され図２Ａ，２Ｂに示す工程の多くは、随意である。図２Ａのモジュール化されたプロセスアーキテクチャ３０を再度参照して、相補型ウェルの形成は、一連のマスクおよび注入部の形成を備え、その後高温拡散および最小限のドーパントの分離は行なわれない。たとえば、予め注入された酸化物は、注入の前にたとえば８５０℃〜９００℃の低温において熱的に成長し、数百オングストロームの厚みに達し、表面濃度を最小化し得る。一つの予め注入された酸化物が、酸化物の除去および再成長の必要なく、複数のウェル注入に使用されてもよい。一つ以上のＰ型およびＮ型ウェルが、異なる電圧デバイスの製造を容易に行なうために、異なる領域で形成されてもよい。
たとえば、第一のＰ型ウェルは、ホウ素チェーン注入（chain implant）を使用して形
成され、少なくとも頂部ＰＷ１と埋め込まれたもしくは深い部分ＰＷ１Ｂ、またはエネルギーおよびドーズ量の変動する注入部を備える任意の数の領域を含み得る、非単調または非ガウシアンドープ濃度分布を形成する。深い部分ＰＷ１Ｂは、上方のウェル部ＰＷ１よりも、よりドーズ量の大きい注入部およびより高い濃度を備えてもよい。
第二のＰ型ウェルはまた、ホウ素チェーン注入を使用して形成され、少なくとも頂部ＰＷ２と埋め込まれたもしくは深い部分ＰＷ２Ｂ、またはエネルギーおよびドーズ量の変動する注入部を備える任意の数の領域を含み得る、非単調または非ガウシアンドープ濃度分布を形成する。深い部分ＰＷ１Ｂはまた、上方のウェル部ＰＷ１よりも、よりドーズ量の大きい注入部およびより高い濃度を備えてもよい。第一のＰ型ウェルおよび第二のＰ型ウェルの濃度およびドープ分布は非類似であり、異なる作動電圧が要求されるデバイスのために最適化され得る。たとえば、第一のＰ型ウェルは１．５Ｖ、２．５Ｖまたは３．３ＶのＮＭＯＳトランジスタを構成するために最適化されてもよく、一方では、第二のＰ型ウェルは５Ｖ、１２Ｖまたは２０ＶのＮＭＯＳトランジスタを製造するために最適化されてもよい。
類似の方式により、第一のＮ型ウェルは、リンチェーン注入を使用して形成され、少なくとも頂部ＮＷ１と埋め込まれたもしくは深い部分ＮＷ１Ｂ、またはエネルギーおよびドーズ量の変動する注入部を備える任意の数の領域を含み得る、非単調または非ガウシアン
ドープ濃度分布を形成する。深い部分ＮＷ１Ｂは、上方のウェル部ＮＷ１よりも、ドーズ量の大きい注入部およびより高い濃度を備えてもよい。
同様に、第二のＮ型ウェルはまた、リンチェーン注入を使用して形成され、少なくとも頂部ＮＷ２と埋め込まれたもしくは深い部分ＮＷ２Ｂ、またはエネルギーおよびドーズ量の変動する注入部を備える任意の数の領域を含み得る、非単調または非ガウシアンドープ濃度分布を形成する。深い部分ＮＷ１Ｂはまた、上方のウェル部ＮＷ１よりも、よりドーズ量の大きい注入部およびより高い濃度を備えてもよい。第一のＮ型ウェルおよび第二のＮ型ウェルの濃度およびドープ分布は非類似であり、異なる作動電圧が要求されるデバイスのために最適化され得る。たとえば、第一のＮ型ウェルは１．５Ｖ、２．５Ｖまたは３．３ＶのＰＭＯＳトランジスタを構成するために最適化されてもよく、一方では、第二のＮ型ウェルは５Ｖ、１２Ｖまたは２０ＶのＰＭＯＳトランジスタを製造するために最適化されてもよい。
好ましい実施の形態では、上述されたＰ型ウェルは、ＤＮフロア分離層よりも深くない深さに注入される。すなわち、ＤＮ注入エネルギーよりも少ない最大注入エネルギーを有する、チェーン注入部を備える。したがって、ＤＮフロア分離領域の上方に在するＰ型ウェルは、ＤＮ層を実質的に逆ドープすべきではない。または、ＤＮ層の分離効率を実質的に減少するべきではない。
他の深い注入の選択肢は、高電圧の深いドリフト領域の形成である。最も深いＮ型ウェル注入部のエネルギーに達する、または超えさえもする、エネルギーによってマスクされ注入されたため、Ｎ型ドリフト領域（ＮＤ）は、その全体の注入ドーズ量ＱＮＤが高電圧トランジスタを構成するために最適となるように、調整される。高電圧ドリフトの注入された電荷の総計は、１×１０１２ｃｍ−２〜５×１０１２ｃｍ−２の範囲であるべきである。
本発明の一実施の形態では、浅いトレンチ分離は相補型ウェルの形成後に形成され、図２Ａの流れ番号３１に続く。この順で、ウェルドープ分布および接合深さは、浅いトレンチ分離（ＳＴＩ）領域の存在によって影響されない。浅いトレンチ分離の語は、本技術分野において慣用されているが、不適当な名称であることに留意されたい。浅いトレンチ分離は、ＭＯＳ電界効果トランジスタを互いに空間をあけ、不要な表面反転およびこれらトランジスタ間の漏洩を防止するという点において、ＬＯＣＯＳフィールド酸化膜に類似している。そこで、表面のトランジスタの作用を抑制する、すなわち、寄生電界しきい電圧を、決してターンオン（turn on）しないように、供給電圧よりも上げるという意味にお
いて、ＳＴＩはある種の「分離」を提供する。しかし、本明細書中に開示されるタイプＩＩのトレンチ分離は、デバイスを完全に分離することができ、Ｐ型基板ポテンシャルより高く浮くことを可能とするが、ＳＴＩはこのようなことはできない。特に、深く注入されたフロア分離領域ＤＮに接続するにはＳＴＩは浅すぎ、それゆえにＳＴＩは、タイプＩＩの分離が形成する方法において、浮いているポケットを形成しない。
好ましい実施の形態では、浅いトレンチは、タイプＩＩの分離構造を形成する深いトレンチよりも、より浅い深さとより狭い幅とを有する。このように、浅いトレンチは、ダイ領域とトランジスタの実装密度とに悪影響をより与えずに、デバイス間に挿入されてもよい。たとえば、一実施の形態では、深いトレンチは１．６ミクロンの深さと０．４ミクロンの幅とを有し、すなわちアスペクト比は４であってもよい。一方、浅いトレンチは０．２〜０．５ミクロンの深さとほんの０．２ミクロンの幅とを有し、すなわちアスペクト比はわずか１〜２．５であってもよい。アスペクト比のより低いトレンチは、特にローディング効果（loading effects）がプラズマエッチングまたは反応性イオンエッチングの速
度および均一性に影響を与える高密度において、アスペクト比の高いトレンチよりもエッ
チングおよび再充填が容易である。この範囲の浅い側の限界値において、ＳＴＩ深さは、Ｎ＋およびＰ＋注入部を重なりまたは接触から電気的に分離するために十分であるが、より深いバイポーラベース注入部の横方向長さを制限するほどには十分深くない。たとえば、ＮＰＮバイポーラトランジスタにおいて、ＳＴＩは、Ｎ＋エミッタとＰ＋ベースコンタクト注入部との間に挿入されてもよいが、ＰＢベース注入部のＮ＋コレクタ注入部への横方向の重なりを防止するには不十分であり、そのことがデバイスのベース−コレクタ間のブレークダウン定格（breakdown rating）に影響を与える。逆に、ＳＴＩ深さが一定の範囲の高い側の限界値にありベース注入部よりも深いように選択されるのであれば、Ｐ＋コンタクトからのＰＢベースの接続を断つために、Ｎ＋エミッタとＰ＋ベースコンタクトとの間に挿入することはできない。
ＬＯＣＯＳフィールド酸化膜分離に対する浅いトレンチ分離の重要な利点の一つは、バーズビーク、すなわち、ＭＯＳトランジスタの動作に複雑かつ不適当に干渉し、究極的にはトランジスタの実装密度を制限する、傾斜した酸化物領域の消失である。０．４ミクロンより小さい幅を有するＬＯＣＯＳフィールド酸化膜領域では、両側からのバーズビークの侵食は、過度のバーズビーク長さ、酸化物の厚み減少、電気的性能の低下、および高い応力をもたらす。浅いトレンチ分離のより垂直な形状は、特に０．３ミクロン未満の寸法において、ＬＯＣＯＳよりも優れる。
本発明の他の実施の形態では、浅いトレンチ分離は、ウェルの形成以前に導入され、側壁分離工程と統合されてもよい。一実施では、浅いトレンチは、ＮＩ側壁注入部がＳＴＩトレンチへ入り込むのを防止するための追加のマスクを用いて、側壁分離トレンチを形成するために使用されるのと同一の工程を使用して、エッチングされ充填されてもよい。他の実施では、ＳＴＩトレンチと側壁分離トレンチとを製造するために別々のマスキング工程およびエッチング工程が使用されてもよいが、再充填および平坦化工程のいくつかまたは全部を共有してもよい。ウェル形成前に浅いトレンチ分離を導入することにより、浅いトレンチ内に存在する酸化物はウェルドーパント分布に影響を与え、ウェルの埋め込まれたまたは深く注入された部分、すなわちＮＷ１ＢおよびＰＷ１Ｂが、シリコン表面にさらに近接して配置されるように、シリコンの接合深さを低減してもよい。いくつかの実施例では、これらの深く注入された部分が実際にシリコン表面に接触してもよく、もしトランジスタのブレークダウン電圧を悪化させることなくＳＴＩ下の電位のしきい値を高めるのであれば、これは有利となり得る。逆に、ウェルの深く注入された部分の濃度があまりに高ければ、トランジスタのブレークダウンが損なわれ、オフ状態（off-state）でのリー
ク電流が増加する。
本発明のさらに他の実施の形態では、図２Ａに示すフロー３２のように、浅いトレンチ分離領域は完全に除外され、これらのプロセス工程は省略される。
側壁分離、ウェル形成および浅いトレンチ分離の後に、図２Ａに示すプロセスフロー３３，３４に従って、相補型ベース領域が形成されてもよい。注入部は、ＮＰＮバイポーラトランジスタのＰＢベース領域を形成するために、フォトリソグラフィにより規定され注入される。同様に、ＰＮＰバイポーラトランジスタのＮＢベース領域を形成するために、注入部がフォトリソグラフィにより規定され注入される。
ベース注入部は、単一の注入部またはチェーン注入部を備えてもよい。一実施の形態では、深く低濃度の部分と浅く高濃度の部分とを備えてもよい。浅い部分はベース抵抗を低減するために使用されてもよく、一方、深い部分は、デバイスの電流ゲインβおよびアーリー電圧（Early voltage）ＶＡを設定する。バイポーラトランジスタは、ポリシリコン
エミッタまたは注入されたエミッタのいずれかを使用して形成されてもよい。注入されたエミッタのベース領域は、ポリシリコンエミッタのベース領域よりも深くてもよい。
相補型ベース形成後に、シングル、デュアルまたはトリプルゲート酸化膜が形成される。デュアルゲート酸化膜のプロセスにおいて、第一の酸化膜が低温、たとえば８５０℃〜９００℃において、所定の厚さｘｏｘ１にまで成長される。酸化膜はその後、より薄いゲート酸化膜が望まれる領域において、マスクされ、概してフッ化水素酸中のエッチングにより除去される。エッチング中に誘電体の充填されたトレンチから重要な酸化膜が除去されないように、エッチング工程中に被覆する、またはエッチング時間を限定することによって、注意が払われなければならない。代替的には、Ｒ．Ｋ．ウィリアムズらによる「半導体集積回路基板の絶縁構造およびその製造方法」という名称の、本明細書中に引用により援用される出願第１１／２９８，０７５号に開示されるような、覆われたトレンチを、トレンチの酸化物の腐食を軽減するために使用してもよい。
選択された活性領域からゲート酸化膜が除去された後に、ウェハ全体に再度酸化膜が、二度目の酸化の時点では酸化物が存在しなかった領域において第二の厚みｘｏｘ（ｔｈｉｎ）にまで、形成される。第二のゲート酸化以前に酸化膜が残存していた領域では、二度の連続する酸化膜形成の結果、開始時の厚みｘｏｘ１から新たな厚みｘｏｘ（ｔｈｉｃｋ）にまで、酸化膜が成長する。厚い酸化膜は概して、特に厚みのより大きいゲート酸化膜において、二つの酸化膜の厚みの線形結合よりも薄い。すなわち、ｘｏｘ（ｔｈｉｃｋ）＜（ｘｏｘ１＋ｘｏｘ（ｔｈｉｎ））となる。これは、酸化膜が厚くなるにつれて、線形的な成長率からより漸近的な放物線の成長率へと速度が落ちるためである。たとえば、厚い酸化膜が薄い酸化膜よりもわずかにのみ厚いのであれば、酸化膜の厚みの線形的な合計がよい概算となる。厚い酸化膜が薄い酸化膜よりも数倍厚いのであれば、第二の酸化は最終的な厚さにほとんど影響を与えないかもしれない。
概して、より厚い酸化膜は、より高いゲート電圧を支持するために使用される。１００オングストロームを超える厚さに対して、定常状態でのゲート電圧の最大値は約４ＭＶ／ｃｍに限られる。しかし、極めて薄いゲートは、より高い電界、たとえば６〜８ＭＶ／ｃｍを、破裂することなく支持できる。（一つには、量子の機械的なトンネル効果によって「リーク（leak）」するためである。）この低い最大電圧定格にもかかわらず、より電圧しきい値の低いトランジスタを得るため、および深いサブミクロントランジスタにおける不要な短チャネル効果（short channel effects）を抑制するために、より薄いゲート酸
化膜が望まれる。６Ｖのデバイスに対して１５０オングストロームのゲート、および１２Ｖのデバイスに対して３００オングストロームのゲートが、実施例に含まれてもよい。
シングル、デュアルまたはトリプルゲート酸化膜の形成後に、ゲートポリシリコンが堆積される。このポリシリコン層は、その場ドープ（堆積中のドープ）されてもよく、または、ドープされずに堆積され、その後、ある領域においてＰ型ドープされ、他の領域においてＮ型ドープされてもよい。プラチナ、チタンまたはタングステンのような高融点金属がその後堆積されてもよく、その金属およびポリシリコンを反応させるために随意に低温に加熱され低抵抗シリサイドが形成されてもよい。ゲートはその後、フォトリソグラフィによりマスクされエッチングされる。
代替的なプロセスフローでは、第一に厚いゲートが成長され、後にマスクされエッチングされるその場ドープされたポリシリコン層で覆われる。不必要な厚いゲート酸化膜はその後除去される。薄いゲート酸化膜がその後成長され、ドープされていない第二のポリシリコン層で覆われ、その後マスクされドープされて、Ｐ型およびＮ型の両方のポリシリコン領域を形成する。高融点金属がその後第二のポリシリコン層上に堆積され、反応されてシリサイドを形成してもよい。第二のポリシリコン層はマスクされエッチングされて、低電圧ゲートを形成する。この代替的なプロセスフローにおいては、高電圧で厚いゲートのデバイスはシリサイドを有さず、その結果最大スイッチング速度がより低くなる。このプ
ロセスフローの利点の一つは、第一および第二のポリシリコン層の間に、ポリ−ポリ間（poly-to-poly）キャパシタを形成できることである。
代替的なプロセスフローでは、図２Ａに示す経路３５，３６に従って、ゲート酸化工程の後にベース注入部が導入される。これは、ゲート酸化工程がベースドーパント分布に影響を与えないという利点を有する。高周波数の動作のためにベースが必ず非常に浅いポリシリコンエミッタバイポーラトランジスタの形成に対して、特に有利である。このフローの他の利点は、バイポーラトランジスタのエミッタ領域を規定するためにパターン化されたポリシリコン層が使用されてもよいことであり、エミッタ領域のより優れた寸法制御が可能となる。
ゲートの形成およびベースの形成が完了した後に、プロセスは図２Ｂのプロセスフロー図４０に示されるように続く。プロセスフロー４１に従って、傾角注入を使用して、専用のＤＭＯＳボディがマスクを経由して導入されてもよい。Ｎチャネル横方向ＤＭＯＳの製造のためには、１×１０１３ｃｍ−２〜９×１０１３ｃｍ−２の範囲のホウ素注入が４５°の角度で導入され、ＭＯＳゲートの下方のシリコンを貫通する。種々の方位のＭＯＳゲートに対する注入の均一性を与えるために、ウェハはイオン注入中に機械的に回転されるべきである。
代替的なフロー４２は、Ｐボディ形成を省略する。
浅いドリフトまたは低濃度ドープドレイン（Lightly-doped Drain、ＬＤＤ）注入部は
、マスクされ注入されて、続いてたとえばより低濃度ドープされた１２Ｖ〜２０Ｖのドリフト領域、および、より高濃度ドープされた１．５Ｖ、３Ｖまたは５Ｖのドリフト注入部を含む。これらの浅い注入後に、伝統的な方法を使用して、たとえば厚い酸化膜を堆積し異方性エッチングを使用してエッチングすることにより、側壁スペーサ酸化膜が形成される。
高濃度ドープされたＮ＋およびＰ＋注入部は、マスクされ、たとえば約５×１０１５ｃｍ−２のドーズ量のヒ素および約２×１０１５ｃｍ−２のドーズ量の二フッ化ホウ素（ＢＦ２）をそれぞれ使用して注入される。随意の注入部が、ＥＳＤ性能を向上するために導入されてもよい。たとえば、１×１０１５ｃｍ−２のドーズ量のリンが使用されてもよい。
レベル間誘電体（Interlevel Dielectric、ＩＬＤ）層は、一層以上の酸化物、窒化ケ
イ素、またはその他の好適な誘電体材料の堆積などの、従来のプロセスにより形成される。高周波数ポリシリコンエミッタバイポーラトランジスタが所望される場合には、プロセスはフロー４３に続き、ポリシリコンエミッタ窓が開かれポリシリコンが堆積される。ポリシリコンは、その場ドープされてもよく、または、ドープされずに堆積され、その後、マスクされイオン注入されて、Ｐ型およびＮ型ポリシリコンエミッタを形成してもよい。そのような高周波数バイポーラトランジスタが必要でないのであれば、代わりにフロー４４を使用してポリシリコンエミッタ工程を省略してもよい。
ウェハは、注入されたドーパントを活性化するために、急速熱アニール（rapid-thermal-anneal、ＲＴＡ）プロセスを使用してアニールされる。ゲートの酸化プロセスとは別に、この工程は、プロセスにおけるサーマルバジェットの最も重要な部分を備える。この特性は、最も分離されたＩＣプロセスが分離およびウェル形成に関連して実質的な高温プロセスを有するという点において、独特なものである。
コンタクトマスクおよびエッチング、バリヤメタル、コンタクトプラグ、またはビア堆積とエッチバック、金属堆積、金属マスクおよびエッチングを含む、標準のプロセス技術
を使用して、多層の相互接続が形成される。第一の金属層が第二のＩＬＤ層で覆われ、そのプロセスが繰り返されて金属相互接続の追加のレベルを形成してもよい。金属の厚さはエッチングされる線幅の最小値に依存するが、より高い電流密度を取り扱うために、低いレベルは典型的には０．３〜０．８ミクロンの範囲であってもよく、一方、高いレベルは典型的には最大３ミクロンの厚みであってもよい。
酸化物や窒化ケイ素などの一層以上のパッシベーション層がその後堆積され、マスクされ、エッチングされてボンドパッド開口を規定してもよい。
随意の上部金属層は、バンプアセンブリのためのチップに亘って、典型的には通常のグリッドアレイにおいて、パッド位置を均一に再分配するために使用されてもよい。この金属層は、再分配層（ＲＤＬ）を形成する。この場合、パッシベーション層はバンプ位置においてエッチングされ、オーミックコンタクト層としてのチタンと、続いてバリヤとしてのニッケルと、最後にハンダ付け可能な金属としての銀と、を備える三層の金属のサンドイッチ構造のような、適切なバンプ材料が堆積される。銀ハンダバンプはその後ウェハ上にメッキされ、完成したウェハがダイシングに供される状態となる。
低電圧デバイス
図３Ａは、共通のＰ型基板６１内に製造された二つの分離されたＣＭＯＳデバイス、すなわちＣＭＯＳ１とＣＭＯＳ２との断面６０を示す。ＣＭＯＳ１は、フロア分離領域６２Ａ、誘電体の充填されたトレンチ７０およびＮＩ領域６５によって基板６１から分離された、第一の分離領域内に形成される。この分離領域の内部で、第一のＮ型ウェル６６が、第一のＰＭＯＳ６０Ａを含むボディまたはウェル領域を形成するために使用される。Ｎ型ウェル６６はまた、フロア分離領域６２Ａに重なることによって直接的に、またはＮＩ領域６５にコンタクトし重なることによって間接的に、フロア分離領域６２Ａにコンタクトするために使用される。好ましい実施の形態では、Ｎ型ウェル６６のドープ分布は非単調であり、少なくとも頂部ＮＷ１と深い部分ＮＷ１Ｂとを備え、Ｎ型ウェル６６はエネルギーおよびドーズ量の異なるリンチェーン注入を使用して形成される。Ｎ型ウェル６６の底部がフロア分離領域６２Ａに重ならない場合、介在するＰ型領域６４Ａが結果として生じる。Ｐ型領域６４Ａは浮いており、ＣＭＯＳ１に実質的な電気的影響を及ぼさない。
第一のＰ型ウェル６７は、第一のＮＭＯＳ６０Ｂを含むボディまたはウェル領域を形成するために使用される。好ましい実施の形態では、Ｐ型ウェル６７のドープ分布は非単調であり、少なくとも頂部ＰＷ１と深い部分ＰＷ１Ｂとを備え、Ｐ型ウェル６７はエネルギーおよびドーズ量の異なるホウ素チェーン注入を使用して形成される。Ｐ型ウェル６７がフロア分離領域６２Ａに重ならないのであれば、介在するＰ型領域６４Ｂが結果として生じる。領域６４ＢもＰ型であるので、Ｐ型ウェル６７の電位と電気的に短絡されている。好ましい実施の形態では、Ｎ型ウェル６６とＰ型ウェル６７とはそれらを分離するトレンチ７０に接触してもよく、これにより、ラッチアップ（latch-up）、すなわちある種の不必要な寄生サイリスタの電気伝導に対する、分離されたＣＭＯＳデバイスの感受性を低減する。
Ｎ型ウェル６６内において、ＰＭＯＳ６０ＡはＰ＋ソースドレイン８０と、側壁スペーサ８５と、低濃度ドープドレイン（ＬＤＤ）９４と、シリサイド層７１を有するポリシリコンゲート７２Ａとを備える。ゲート７２Ａは、第一のゲート酸化膜層７３の上に配置されており、ｘｏｘ１の厚みを有する。Ｐ型ウェル６７内において、ＮＭＯＳ６０ＢはＮ＋ソースドレイン８１と、側壁スペーサ８７と、ＬＤＤ８８と、シリサイド層７１を有するポリシリコンゲート７２Ｂとを備える。ゲート７２Ｂは、第一のゲート酸化膜層７３の上に配置されており、ｘｏｘ１の厚みを有し、ＣＭＯＳ１を構成するＰＭＯＳ６０ＡとＮＭＯＳ６０Ｂとの両方に対する最高の全体性能と電圧能力とのために最適化されている。
第二のＣＭＯＳの対であるＣＭＯＳ２は、フロア分離領域６２Ｂ、トレンチ７０およびＮＩ領域６５によって基板６１から分離された、第二の分離領域内に形成される。この第二の分離領域の内部で、第二のＮ型ウェル６８が第二のＰＭＯＳ６０Ｃのボディまたはウェル領域を形成するために使用されるが、第二のＰＭＯＳ６０Ｃは好ましくは、第一のＰＭＯＳ６０Ａと異なるブレークダウン電圧または電気伝導特性を有する。Ｎ型ウェル６８はまた、直接的にまたは間接的に、フロア分離領域６２Ｂにコンタクトするために使用される。好ましい実施の形態では、Ｎ型ウェル６８のドープ分布は非単調であり、第一のＮ型ウェル６６のドープ分布と異なり、少なくとも頂部ＮＷ２と深い部分ＮＷ２Ｂとを備え、エネルギーおよびドーズ量の異なるリンチェーン注入を使用して形成される。Ｎ型ウェル６８の底部がフロア分離領域６２Ｂに重ならない場合、介在するＰ型領域６４Ｃが結果として生じる。Ｐ型領域６４Ｃは浮いており、ＣＭＯＳ２に実質的な電気的影響を及ぼさない。
第二のＰ型ウェル６９は、第二のＮＭＯＳ６０Ｄを製造するために使用されるが、好ましくはＮＭＯＳ６０Ｂに製造されたものと異なる特性を有する。好ましい実施の形態では、Ｐ型ウェル６９のドープ分布は非単調であり、第一のＰ型ウェル６７のドープ分布と異なり、少なくとも頂部ＰＷ１と深い部分ＰＷ１Ｂとを備え、Ｐ型ウェル６９はエネルギーおよびドーズ量の異なるホウ素チェーン注入を使用して形成される。Ｐ型ウェル６９がフロア分離領域６２Ｂに重ならないのであれば、介在するＰ型領域６４Ｄが結果として生じる。領域６４ＤもＰ型であるので、Ｐ型ウェル６９の電位と電気的に短絡されている。好ましい実施の形態では、Ｎ型ウェル６８とＰ型ウェル６９とはそれらを分離するトレンチ７０に接触してもよく、これによりラッチアップに対する感受性を低減する。
Ｎ型ウェル６８内において、ＰＭＯＳ６０ＣはＰ＋ソースドレイン９０と、側壁スペーサ８５と、ＬＤＤ８６と、シリサイド層７１を有するポリシリコンゲート７２Ｃとを備える。ゲート７２Ｃは、第二のゲート酸化膜層７４の上に配置されており、ｘｏｘ２の厚みを有するが、厚みｘｏｘ２は好ましくは第一のゲート酸化膜層７３の厚みｘｏｘ１と異なる。Ｐ型ウェル６９内において、ＮＭＯＳ６０ＤはＮ＋ソースドレイン９１と、側壁スペーサ８７と、ＬＤＤ９１と、シリサイド層７１を有するポリシリコンゲート７２Ｄとを備える。シリサイド化されたゲート７２Ｄは、第二のゲート酸化膜層７４の上に配置されており、ｘｏｘ２の厚みを有し、ＣＭＯＳ２を構成するＰＭＯＳ６０ＣとＮＭＯＳ６０Ｄとの両方に対する最高の全体性能と電圧能力とのために最適化されている。
好ましい実施の形態では、ＣＭＯＳ２はＣＭＯＳ１よりも電圧の高いデバイスを備える。この場合、第二のゲート酸化膜７４は第一の酸化膜層７３よりも厚く、第二のＮ型ウェル６８と第二のＰ型ウェル６９とは、第一のＮ型ウェル６６および第一のＰ型ウェル６７よりも、より低い表面濃度とより大きい深さとを有する。ゲート７２Ａ，７２Ｂ，７２Ｃおよび７２Ｄのポリシリコン材料は、ＰＭＯＳ６０Ａ，６０ＣおよびＮＭＯＳ６０Ｂ，６０Ｄの両方のためのＮ型ドープを備えてもよい。または代替的には、ＰＭＯＳ６０Ａのゲート７２Ａと、随意にＰＭＯＳ６０Ｃのゲート７２Ｃとは、Ｐ型ドープポリシリコンを備えてもよい。
任意の数のＣＭＯＳデバイスは、共通のフロア分離領域の上において、または他のフロア分離領域の電位と異なる電位に電気的にバイアスされた専用のフロア分離領域内において、ＣＭＯＳデバイスの間にトレンチ７０を導入することにより集積されてもよい。追加のウェル注入部およびゲート酸化膜を含むことにより、任意の数の完全に分離されたＣＭＯＳデバイスが集積され、異なる電圧およびデバイス密度における動作のために最適化されてもよい。
図３Ｂは、Ｐ型基板１０１内に製造された、低電圧ＮＰＮバイポーラトランジスタ１００Ａ，１００Ｂを示す。バイポーラデバイス１００Ａ，１００Ｂは、図３Ａに示すＣＭＯＳトランジスタ６０Ａ〜６０Ｄと、同一の基板、分離、ウェル注入部、浅い注入部および相互接続を使用して、モノリシックにかつ同時に製造されてもよい。
ＮＰＮ１００Ａは専用のＰＢベース注入部を使用し、一方ＮＰＮ１００Ｂはベースとして使用可能なＣＭＯＳＰ型ウェルの一つを利用する。ＮＰＮ１００Ａにおいて、ＤＮフロア分離領域１０２Ａ、ＮＩ領域１０５Ａおよび第一のＮ型ウェル１０６Ａは、電気的にコレクタを形成し、ＮＩ領域１０５Ａを介して互いに短絡される。介在するＰ型領域１０４Ａは、非常に小さくてもよく、Ｎ型ウェル１０６Ａの深い部分ＮＷ１Ｂの底部がＤＮフロア分離領域１０２Ａに重なるのであれば存在すらしなくてもよい。好ましい実施の形態では、第一のＮ型ウェル１０６Ａは、深い領域ＮＷ１Ｂよりも濃度の小さい表面部ＮＷ１を有する、非単調なドープ分布を含む。より濃度の低い部分ＮＷ１は、ＰＢベース９３へ広がるデプレッション（depletion）を低減し、これによりＮＰＮ１００Ａのアーリー電圧
を増加する。一方、深い部分ＮＷ１Ｂは、ＤＮフロア分離領域１０２Ａに結合し、コレクタ抵抗を低減するのに役立ち、コレクタの飽和電圧を低減する。好ましい実施の形態では、第一のＮ型ウェル１０６Ａのドープ分布は、エネルギーおよびドーズ量の異なるリンチェーン注入を使用して形成される。
上側のコレクタコンタクトは、Ｎ＋領域９１Ａを介して容易に行なわれる。ベース９３へのコンタクトは、Ｐ＋領域９２Ａを介して達成される。Ｎ＋領域９１Ｂはエミッタに使える。デバイス分離は、ＮＰＮトランジスタ全体を取り囲み下にあるＮＩ領域１０５Ａを有する誘電体の充填されたトレンチ９２を含む。コンタクトは、ＩＬＤ層１１０に形成されたコンタクト窓を通る金属層９５およびＰ＋領域９２ＡとＮ＋領域９１Ａ，９１Ｂとに接触するバリヤメタル層９４を介して、達成される。
ＮＰＮトランジスタ１００Ｂにおいて、ＤＮフロア分離領域１０２ＢとＮＩ領域１０５Ｂとは、電気的にコレクタを形成し、Ｎ型ウェル１０６ＢおよびＮ＋領域９１Ｄを介して表面からコンタクトされる。Ｐ型ウェル１０７は、トランジスタ１００Ｂのベースを形成する。好ましい実施の形態では、Ｐ型ウェル１０７のドープ分布は非単調であり、少なくとも頂部ＰＷ１と深い部分ＰＷ１Ｂとを備え、エネルギーおよびドーズ量の異なるホウ素チェーン注入を使用して形成される。第一のＰ型ウェル１０７の深い部分ＰＷ１Ｂは頂部ＰＷ１よりも高い濃度を有してもよい。Ｐ型領域１０４ＢがＰ型ウェル１０７の下方に存在してもよい。
上側のベース（Ｐ型ウェル１０７）へのコンタクトは、浅いＰ＋領域９２Ｂを介してなされる。Ｎ＋領域９１Ｃは、ＮＰＮトランジスタのエミッタとして機能する。デバイス分離は、ＮＰＮトランジスタ全体を取り囲むトレンチ９０とＮＩ領域１０５Ｂとを含む。コンタクトは、ＩＬＤ層１１０に形成されたコンタクト窓を通る金属層９５およびＰ＋領域９２ＢとＮ＋領域９１Ｃ，９１Ｄとに接触するバリヤメタル層９４によって、形成される。深く注入されたＤＰ領域１０３は、パンチスルー（punch-through）によるリークを抑
制するために、ＤＮフロア分離領域１０２Ａ，１０２Ｂ間に形成されてもよい。
Ｐ型ウェル１０７は、上述されたＮＭＯＳデバイス６０Ｂ，６０Ｄのいくつかのために最適化されたウェルと同一の、ドープ分布ＰＷ１と表面下の領域ＰＷ１Ｂとを備えてもよい。ＮＭＯＳトランジスタ６０Ｂ，６０Ｄと同一のＰ型ウェルに依存することにより、ＮＰＮ１００Ｂは、電流ゲイン、ブレークダウン電圧および周波数応答に悪影響を与えるのと引き換えに、その性能において妥協され得る。逆に、専用のＰベース注入部を有するＮＰＮ１００Ａの性能は、妥協の必要を最小限にして独自に最適化され得る。
図３Ｃは、Ｐ型基板１３１内に製造された、低電圧ＰＮＰバイポーラトランジスタ１３０Ａ，１３０Ｂの断面図を示す。バイポーラトランジスタ１３０Ａ，１３０Ｂは、図３Ａに示すＣＭＯＳトランジスタ６０Ａ〜６０Ｄおよび図３Ｂに示すＮＰＮバイポーラトランジスタ１００Ａ，１００Ｂと、同一の基板、分離構造、ウェル注入部、浅い注入部および相互接続を使用して、モノリシックにかつ同時に製造されてもよい。
図３Ｃにおいて、ＰＮＰ１３０Ａは専用のＮＢベース注入部を使用し、一方ＰＮＰ１３０ＢはＮ型ウェルをベースとして利用する。ＮＰＮ１３０Ａにおいて、Ｐ型ウェル１３６Ａはコレクタを形成する。好ましい実施の形態では、Ｐ型ウェル１３６Ａは、少なくとも頂部ＰＷ１と深い領域ＰＷ１Ｂとを備え、好ましくはエネルギーおよびドーズ量の異なるホウ素チェーン注入を使用して形成される、非単調なドープ分布を有する。より濃度の低い頂部ＰＷ１は、ＮＢベース１３９へ広がるデプレッションを低減し、これによりＰＮＰ１３０Ａのアーリー電圧ＶＡを増加する。一方、深い部分ＰＷ１Ｂは、コレクタ抵抗を低減し、トランジスタの飽和が発生する箇所におけるコレクタ電圧を低減する。代替的には、Ｐ型ウェル１３６Ａのドープ分布と異なるドープ分布を有するＰ型ウェルが、Ｐ型ウェル１３６Ａの代わりに使われてもよい。
コレクタ（Ｐ型ウェル１３６Ａ）への電気的コンタクトは、Ｐ＋領域１３７Ａを介して容易に行なわれる。ベース１３９へのコンタクトは、浅いＮ＋領域１４０Ａを介して達成される。Ｐ＋領域１３７Ｄはエミッタを形成する。分離構造は、フロア分離領域１３２Ａと、ＰＮＰ１３０Ａ全体を取り囲み下にあるＮＩ領域１３５Ａを有する誘電体の充填されたトレンチ１４４とを含む。コンタクトは、ＩＬＤ層１３４に形成されたコンタクト窓を通る金属層１４１およびＰ＋領域１３７Ａ，１３７ＤとＮ＋領域１４０Ａとに接触するバリヤメタル層１４０とによって、達成される。
ＰＮＰ１３０Ｂにおいて、ＤＮフロア分離領域１３２ＢとＮＩ領域１３５Ｂとトレンチ１４４とは、電気的にコレクタ（Ｐ型領域１３４Ｂ）を基板１３１から分離する。コレクタは、Ｐ＋領域１３７Ｂおよび随意のＰ型ウェル１３６Ｂを介して表面にコンタクトする。Ｎ型ウェル１３８は、ＰＮＰ１３０Ｂのベースを形成する。好ましい実施の形態では、Ｎ型ウェル１３８のドープ分布は非単調であり、少なくとも頂部ＮＷ１と深い部分ＮＷ１Ｂとを備え、好ましくはエネルギーおよびドーズ量の異なるホウ素チェーン注入を使用して形成される。Ｐ型ウェル１３６Ｂはまた、示されたように非単調のドープ分布を輸して形成され、少なくとも頂部ＰＷ１と深い部分ＰＷ１Ｂとを備え、好ましくはエネルギーおよびドーズ量の異なるホウ素チェーン注入を使用して形成されてもよい。Ｐ型領域１３４Ｂの一部分は、Ｎ型ウェル１３８の下方に存在してもよいが、無視できるほどに薄く、デバイスの挙動に最小の影響を与えるものであってもよい。
上側のベース（Ｎ型ウェル１３８）へのコンタクトは、浅いＮ＋領域１４０Ｂを介して達成される。Ｐ＋領域１３７Ｃは、エミッタを形成する。分離構造は、フロア分離領域１３２Ｂと、ＰＮＰ１３０Ｂを取り囲み下にあるＮＩ領域１３５Ｂを有するトレンチ１４４とを含む。コンタクトは、ＩＬＤ層１３４に形成されたコンタクト窓を通る金属層１４１およびＰ＋領域１３７Ｂ，１３７ＣとＮ＋領域１４０Ｂとに接触するバリヤメタル層１４０によって、達成される。深く注入されたＤＰ領域１３３は、パンチスルーによるリークを抑制するために、ＤＮフロア分離領域１３２Ａ，１３２Ｂ間に存在してもよい。
ＰＮＰ１３０Ｂは第一のＮ型ウェル１３８を利用するが、Ｎ型ウェル１３８は、サブミクロンＰＭＯＳ６０Ａまたは６０Ｃを集積するために最適化されたＮ型ウェルと同一の、ドープ分布ＮＷ１と表面下の領域ＮＷ１Ｂとを備えてもよい。結果として、第一のＮ型ウェル１３８の垂直のドーパント分布は、ＰＭＯＳ６０Ａにおけるウェル６６またはＰＭＯＳ６０Ｃにおけるウェル６８の垂直のドーパント分布に、実質的に類似である。ＰＭＯＳ
６０Ａまたは６０Ｃと同一のＮ型ウェルに依存することにより、ＰＮＰ１３０Ｂの性能は妥協され得る。逆に、ＰＮＰ１３０Ａは、専用のＮ型ベース注入部１３９を含むが、他の集積されたデバイスの性能を妥協することなく独自に最適化され得る。
ＰＮＰ１３０Ｂのコレクタは、ＮＭＯＳ６０Ｂまたは６０Ｄを集積するために最適化されたＰ型ウェルと同一のプロセス工程において形成され得る、ウェル１３６Ｂを備える。この場合、ウェル１３６Ｂの各々は、ＮＭＯＳ６０Ｂのウェル６７またはＮＭＯＳ６０Ｄのウェル６９の垂直のドーパント分布と実質的に類似の、垂直のドーパント分布を有する。
したがって、上述されたモジュール式のプロセスは、広範な種類の、最小限の高温プロセスを有する、完全に分離された低電圧ＣＭＯＳおよび相補型バイポーラ（すなわちＮＰＮとＰＮＰとの両方）トランジスタを、集積することができる。ＰＭＯＳ６０Ａ，６０Ｃのそれぞれにおける第一および第二のＮ型ウェルや、ＭＭＯＳ６０Ｂ，６０Ｄのそれぞれにおける第一および第二のＰ型ウェルのような層は、最大の柔軟性のために再使用される。しかし、好ましい実施の形態では、ＣＭＯＳの性能および信頼性のために最適化される。一方、バイポーラデバイスは、専用のベース注入部が含まれなければ、概して最適化されない。
高電圧デバイス
図４Ａ〜４Ｃは、上述されたモジュール式のＢＣＤプロセスにおいて構成され得る、いくつかの分離されていないおよび分離された高電圧Ｎチャネルトランジスタを示す。これらのデバイスは、表面電界を緩和し、デバイスのアヴァランシェ・ブレークダウン（avalanche breakdown）電圧能力を高めるために、深く注入されたＮ型ドリフト領域ＮＤを使
用して形成される。深いＮＤ層は、１２Ｖのドリフト領域を形成するために使用される浅いポストポリシリコンＬＤＤ領域と違い、ゲートにセルフアラインされない。深い接合は、最適化されたとき、浅いセルフアラインされたドリフト領域よりも、より低い表面電界と低減されたホットキャリア効果との能力を提供する。
図４Ａは、開示されたモジュール式のプロセスに従って製造され、最小限の高温プロセスを有する、分離されていないＮチャネル横方向ＤＭＯＳ１６０の断面図を示す。このデバイスは、長さＬＤ１のＮ型ドリフト領域１６６を有するＮ＋ドレイン領域１６７Ａと、ゲート酸化膜層１７５の上にあるシリサイド化されたゲート１７７と、Ｎ＋ソースコンタクト１６７ＢおよびＰ＋ボディコンタクト１６９Ａと、を備える。Ｐ型ウェル１６４Ａはゲート１７７の下側へ延び、ＬＤＭＯＳボディを形成する。Ｐ型ウェル１６４Ａは、少なくとも一つの頂部ＰＷ１および深い部分ＰＷ１Ｂ、またはエネルギーおよびドーズ量の変動する注入部を備える任意の数の領域を含む、非単調のドープ分布を備えてもよい。深い部分ＰＷ１Ｂは、頂部ＰＷ１よりもドーズ量の多い注入部と高い濃度とを備えてもよく、これにより表面電界と表面付近の衝突電離とを低減する。深く注入されたＤＰ領域１６２Ａが、シリコン表面からさらに遠く離れた最も高い電界を移動することによりデバイスの耐久性を高めるために、含まれてもよい。好ましい実施の形態では、Ｎ型ドリフト領域１６６は、Ｐ型ウェル１６４Ａから離れ、間隔を空けられる。ゲート１７７の下方のチャネル部分の下部にのみＰ型ウェル１６４Ａを配置することにより、デバイスは二つのチャネル濃度を有する。Ｐ型ウェル１６４Ａの高濃度は、デバイスのしきい値を設定し、パンチスルーを妨げる。一方、濃度の低い基板部分は、デバイスのブレークダウンおよび衝突電離特性を支配する。
側壁スペーサ１７６と低濃度ドープされたソースエクステンション（source extension）１６８とは、ＣＭＯＳ製造の結果物であって、ＤＭＯＳ１６０の適切な動作のために有益に必要ではない。集積されたＣＭＯＳを有さないデバイスの製造により、これらの特徴
を完全に排除できる。しかしながら、ソースエクステンション１６８は深いドリフトＮＤ１６６と比較して相対的に高濃度にドープされるために、ＤＭＯＳ１６０の動作に及ぼすソースエクステンション１６８の影響は無視し得る。
好ましい実施の形態では、Ｎ＋ドレイン１６７Ａは、ＤＭＯＳデバイスの中心にあり、ゲート１７７、Ｐ型ウェル１６４Ａおよびソース１６７Ｂにより取り囲まれてもよい。このドレイン中心のデバイスはまた、下にあるＮＩ側壁領域１７０と深いＮ型領域１６３とを有する誘電体の充填されたトレンチ１７１により囲まれ、Ｎ型ウェル１６５およびＮ＋領域１６７Ｃを介して基板１６１上部にあり、電気的に正の電位にバイアスされた、囲繞リングを形成してもよい。Ｎ型領域１６７Ｃ，１６５，１７０および１６３は、有利には、ドレイン１６７ＡがＰ型基板１６１に対し相対的に順方向バイアスされる場合に基板に注入された電子を集め、これにより、基板１６１に集積された他のデバイスにこれらの電子が干渉するのを防止する。
深いＰ型領域１６２ＡとＰ型ウェル１６４Ａとは、少数キャリア（電子）の再結合を増加することにより、Ｐ型基板１６１での不要な寄生バイポーラの電気伝導を抑制する。領域１６２Ａでの電子の再結合の結果生じる基板の正孔電流は、Ｐ型ウェル１６４Ａを通って流れ、またＰ＋領域１６９Ｂ、Ｐ型ウェル１６４ＢおよびＤＰ層１６２Ｂを備える随意の外側グランドリングを通って流れてもよい。分離の欠乏にもかかわらず、分離されていない横方向ＤＭＯＳ１６０は、バイポーラの電気伝導を三つの方法で、すなわち、ＤＰ領域１６２Ａにおける少数キャリアの再結合、深いＮ型領域１６３における少数キャリアの収集、およびＰ＋基板コンタクト１６９Ａ，１６９Ｂによる低インピーダンスの「接地」で抑制する。
図４Ｂは、Ｐ型基板２０１Ａおよび分離されたＰ型ポケット２０１Ｂに製造された、完全に分離されたＮチャネル横方向ＤＭＯＳ２００を示す。ＤＭＯＳ２００は、Ｎ＋ドレイン領域２０９Ａと、長さＬＤ１のＮ型ドリフト領域２０８と、ゲート２１６と、ゲート酸化膜層２１４と、Ｎ＋ソース領域２０９Ｂと、Ｐ型ウェル２０６にコンタクトするＰ型領域２１０Ａと、を有するが、これらはＤＭＯＳ２００のボディ領域を構成する。Ｐ型ウェル２０６は、少なくとも一つの頂部ＰＷ１および深い部分ＰＷ１Ｂ、または、エネルギーおよびドーズ量の変動する注入部を備える任意の数の領域を含んでもよい。深い部分ＰＷ１Ｂは、上側部分ＰＷ１よりもドーズ量の多い注入部と高い濃度とを備えてもよい。
側壁スペーサ２１５と低濃度ドープされたソースエクステンション２１８とは、ＣＭＯＳ製造の結果物であって、ＤＭＯＳ２００の適切な動作のために有益に必要ではない。相対的に高いドープ濃度のために、高電圧ＤＭＯＳ２００の動作に及ぼすソースエクステンション２１８の影響は無視し得る。
Ｐ型領域２０１Ｂと、その内部に製造されたＤＭＯＳ２００とは、高エネルギーで注入されたフロア分離領域２０２、誘電体の充填されたトレンチ２０５およびＮＩ領域２０４によって形成された分離構造によって、基板２０１Ａから分離されており、高温拡散またはエピタキシーを必要としない。フロア分離領域２０２は、Ｎ＋注入部２０９Ｃ、Ｎ型ウェル２０７およびＮＩ領域２０４を介して、ＩＬＤ層２１１を通って延びる金属層２１２および随意のバリヤメタル層２１３により形成されたＩＳＯ電極に、電気的にコンタクトされる。図示されるように、トレンチ２０５がＮ型ウェル２０７の内側縁に配置されてもよく、または、Ｎ型ウェル２０７がトレンチ分離の内側縁および外側縁の両方に囲まれてもよい。下にあるＤＰ層２０３を有するＰ＋基板接続領域２１０Ｂと、随意のＰ型ウェル（図示せず）とが、ＤＭＯＳ２００を囲んでもよい。
フロア分離領域２０２の電位はＩＳＯ電極により設定され、ドレイン領域２０９Ａ、Ｐ
型ウェル２０６、基板２０１Ａ、またはその他の一定のまたは変動する電位と同一であってもよい。フロア分離領域２０２とＮ型ドリフト領域２０８との最大の許容可能な電圧差は、介在するＰ型領域２０１Ｂのパンチスルーにより制限される。一方、フロア分離領域２０２とＰ型ウェル２０６との最大電圧差は、これら二つの領域間のアヴァランシェ・ブレークダウン電圧により設定される。フロア分離領域２０２がドレイン領域２０９Ａと同一の電位に接続されるのであれば、このパンチスルーブレークダウンは回避され得る。しかしながら、フロア分離領域２０２が基板２０１Ａと同一の電位に接続されるのであれば、Ｐ型ウェル２０６は基板２０１Ａよりも負の電位にバイアスされ得る。
図４ＣはＬＤＭＯＳ２３０の断面図を示すが、ＬＤＭＯＳ２３０では、ドレインよりもむしろＰ型ボディがデバイスの中心に配置され、ゲートとドレインとはボディを囲む。Ｐ＋領域２３８Ａ、Ｐ型ウェル２３７およびＮ＋ソース領域２３９Ａは、ゲート２４３およびゲート酸化膜層２４１によって囲まれるが、長さＬＤ１のＮ型ドリフト領域２３６ＡおよびＮ＋ドレイン領域２３９Ｂによってさらに囲まれる。Ｐ型ウェル２３７は、少なくとも頂部ＰＷ１および深い部分ＰＷ１Ｂ、またはエネルギーおよびドーズ量の変動する注入部を備える任意の数の領域を含んでもよい。深い部分ＰＷ１Ｂは、上側部分ＰＷ１よりもドーズ量の多い注入部と高い濃度とを備えてもよい。
ＬＤＭＯＳ２３０の能動部分２３０Ａは、誘電体の充填されたトレンチ２３５、フロア分離領域２３２およびＮＩ領域２３４により基板２３１Ａから分離された、Ｐ型ポケット２３１Ｂの内部に製造される。ドリフト領域２３６ＡはＮＩ層２３４に重なり、これによりフロア分離領域２３２をドレイン領域２３９Ｂと同一の電位へバイアスする。代替的には、ドレイン領域２３９Ｂをフロア分離領域２３２と連結するために、随意のＮ型ウェル（図示せず）が含まれてもよい。
デバイスの耐久性を高めるために、Ｎ＋ソース接続領域２３９ＡとＰ＋ボディ接続領域２３８Ａとは、ＩＬＤ層２４０に形成された開口を介して延びる金属層２４４および随意のバリヤメタル層２４５とによる金属によって、電気的に短絡されてもよい。
側壁スペーサ２４２と低濃度ドープされたソースエクステンション２４６とは、ＣＭＯＳ製造の結果物であって、ＬＤＭＯＳ２３０の適切な動作のために有益に必要ではない。相対的に高いドープ濃度のために、ＬＤＭＯＳ２３０に及ぼすソースエクステンション２４６の影響は無視し得る。
図４Ｃに示す好ましい実施の形態では、非能動領域２３０ＢはＮ型エッジ終端領域２３６ＢとＮ＋領域２３９Ｃとを含み、ドレイン領域２３９Ｂと同一の電位にバイアスされ、分離されたＤＭＯＳ２３０の外周を囲み、これにより基板２３１Ａに関するブロック電圧を拡張する。ＬＤＭＯＳ２３０の全体はまた、Ｐ＋グランドコンタクト領域２３８Ｂおよび／または深く注入されたＰ型領域ＤＰ２３３により囲まれてもよい。他の実施の形態では、デバイスの外側縁はトレンチ２３５により終端してもよい。
図５は、Ｐチャネルの完全に分離された横方向ＤＭＯＳ２６０の断面図を示す。Ｐ型基板２６１Ａと分離されたＰ型ポケット２６１Ｂとに製造されたＤＭＯＳ２６０は、中央Ｐ＋ドレイン領域２６９Ａと、長さＬＤ１の随意に注入された深いドリフトＰＤ２６８と、ゲート２７８と、ゲート酸化膜層２６９Ａと、Ｐ＋ソース領域２６９Ｂと、ボディ領域を備えるＮ型ウェル２６７にコンタクトするＮ＋注入部２７０Ａと、を備える。Ｎ型ウェル２６７は、頂部ＮＷ１および埋め込まれたもしくは深い部分ＮＷ１Ｂ、または、エネルギーおよびドーズ量の変動する注入部を備える任意の数の領域を含んでもよい。深い部分ＮＷ１Ｂは、上側の部分ＮＷ１よりもドーズ量の多い注入部と高い濃度とを備えてもよい。
代替的には、Ｎ型ウェル２６７の代わりに、少なくとも頂部ＮＷ２および深い部分ＮＷ２Ｂ、または、エネルギーおよびドーズ量の変動する注入部を備える任意の数の領域を備える、チェーン注入部を備えるＮ型ウェルが使用されてもよい。深い部分ＮＷ２Ｂは、上側の部分ＮＷ２よりもドーズ量の多い注入部と高い濃度とを備えてもよいが、深い部分ＮＷ２ＢはＮ型ウェル２６７の深い部分ＮＷ１Ｂよりも低濃度にドープされてもよい。
代替的には、深いドリフト２６８は、ゲート形成前に注入されるが、図３Ａに示すＣＭＯＳ２において使用されるＬＤＤ８６などの、プロセスにおいて後に注入される浅いＰ型ドリフト領域により置き換えられてもよい。ポリシリコンゲート形成後に注入が行なわれるならば、浅いドリフト領域はゲートにセルフアラインされ、ドリフト領域とＬＤＭＯＳ２６０のボディ領域としてふるまうＮ型ウェル２６７との重なりの危険性をさらに低減する。他の実施の形態では、深いドリフトＰＤ２６８はゲート２７８の下側へ延びず、ゲート２７８の縁部からいくらか離れて停止し、深いドリフトＰＤ２６８およびゲート２７８との間に存在するＰ型ポケット２６１Ｂの一部を有する。Ｐ型ポケット２６１Ｂ内により低濃度にドープされた材料は、ＰＤ領域２６８がない場合には、たとえ高い抵抗においても、ＬＤＭＯＳ２６０にオン状態の電流を流す。
側壁スペーサ２７５と低濃度ドープされたソースエクステンション２７１とは、ＣＭＯＳ製造の結果物であって、ＬＤＭＯＳ２６０の適切な動作のために有益に必要ではない。相対的に高いドープ濃度のために、高電圧ＬＤＭＯＳ２６０の動作に及ぼすソースエクステンション２７１の影響は無視し得る。
Ｐ型領域２６１Ｂと、その内部に製造されたＬＤＭＯＳ２６０とは、高エネルギーで注入されたＤＮフロア分離領域２６２と、誘電体の充填されたトレンチ２６５と、トレンチ２６５をフロア分離領域２６２に接続するＮＩ領域２６４と、を備える分離構造によって、基板２６１Ａから分離されており、高温拡散またはエピタキシーを必要としない。ＤＮフロア分離領域２６２は、Ｎ＋注入部２７０Ａ、Ｎ型ウェル２６７およびＮＩ領域２６４を介して、電気的にコンタクトされる。デバイスへの電気的コンタクトは、ＩＬＤ層２７２にエッチングされたコンタクト窓を介して、金属層２７４および随意のバリヤメタル層２７３により行なわれる。
図示されるように、トレンチ２６５は、Ｎ型ウェル２６７の外側縁に配置されているが、長さＬＤ３の追加のＮＤ高電圧終端領域２６６により囲まれ、Ｎ＋領域２７０Ｂによりコンタクトされ、好ましくはＮ型ウェル２６７に短絡されてもよい。随意の下にあるＤＰ層２６３および／または随意のＰ型ウェル（図示せず）を有するＰ＋基板コンタクト領域２６９Ｃもまた、ＬＤＭＯＳ２６０を囲んでもよい。
ＤＮフロア分離領域２６２とボディ領域、すなわちＮ型ウェル２６７とは、好ましくは、「Ｂ／ＩＳＯ」電極によって正高電圧電源レールＶＤＤに連結され、またソース接続「Ｓ」に接続されることが多い。ソースＳとボディＢ／ＩＳＯピンとは、たとえばソース抵抗を検出する電流が必要ならば、分離したままでもよい。
タイプＩＩの分離されたＢＣＤプロセスにおける集積されたダイオード
多くのパワーアプリケーション（power application）において、整流器としての用途
のために、または、スイッチングコンバータ（switching converters）におけるブレイクビフォーメイク（break-before-make）間隔の間にインダクタ電流を再循環するために、
分離された高電圧ダイオードが必要とされる。図６Ａは、ＤＮカソード３０２と、Ｐ型ウェル３０５内に囲まれたＰ＋領域３０９Ａ，３０９Ｂを備えるセグメント化されたアノードとを備える、そのような分離されたダイオード３００の一つを示す。本発明の一実施の形態では、Ｐ型ウェル３０５のドープ分布は非単調であり、少なくとも頂部ＰＷ１と深い
部分ＰＷ１Ｂとを備え、エネルギーおよびドーズ量の異なるホウ素チェーン注入を使用して形成される。
ダイオード３００は、ＤＮ層３０２、Ｎ型ウェル３０７およびＮＩ領域３０４により基板３０１Ａから分離されている。Ｎ型ウェル３０７に接続された長さＬＤ１の内部ドリフト領域ＮＤ３０６Ａは、分離されたダイオード３００のアヴァランシェ・ブレークダウンを改善するために使用される。ダイオード３００への電気的コンタクトは、ＩＬＤ層３１５にエッチングされたコンタクト窓を介して、金属層３１３および随意のバリヤメタル層３１２により行なわれる。
ＤＮ層３０２、ＮＩ層３０４、Ｎ型ウェル３０７および分離されたＤＮドリフト領域３０６Ａの結合は、電極「Ｋ／ＩＳＯ」によって、基板３０１Ａと等しいまたは基板３０１を上回る電位にバイアスされる。寄生Ｎ＋エミッタ領域３０８Ａ，３０８Ｂに沿うＰ＋領域３０９Ａ，３０９Ｂ（アノード）は、互いに短絡され、かつ、カソードに対して順方向バイアスされてもよくＰ型ウェル３０５のブレークダウン電圧に達するまでＤＮフロア分離領域３０２へ逆方向バイアスされてもよい、アノード接続「Ａ」へ短絡される。飽和した寄生ＮＰＮバイポーラを本質的に形成することにより、Ｎ＋領域３０８Ａ，３０８Ｂは、基板３０１Ａへリークする不要な正孔電流の量を低減するのに役立つ。
図示されるように、誘電体が充填されＮ型ウェル３０７の外側縁に配置されたトレンチ３１０は、デバイスの外側縁を備えてもよく、またそうでなければ、長さＬＤ３の追加の高電圧終端領域３０６Ｂにより囲まれ、Ｎ＋領域３０８Ｃによりコンタクトされ、金属層３１３を介してウェル３０７に電気的に短絡されてもよい。随意の下にあるＤＰ層３０３および／または随意のＰ型ウェル（図示せず）を有するＰ＋基板接続３０９Ｃが、デバイスを囲んでもよい。ダイオード３００は、図６Ａの左端に示される中心線に対して対称であってもよく、この場合、ＮＩ側壁領域３０４と誘電体の充填されたトレンチ３１０とは、環状であり、横方向にＰ型ウェル３０５を囲んでもよい。（注記：本明細書中に使用されるように、「環状」の語は、環状の領域または機構の形状が円形、多角形またはその他の形状であろうとも、他の領域または機構を横方向に取り囲む、任意の領域または他の機構を示すことが意図される。）
他の分離されたダイオード３３０が図６Ｂに示される。ダイオード３３０は、ＤＮカソード領域３３２と、Ｐ型ウェル３３６Ａ，３３６Ｂ内に囲まれたＰ＋領域３３９Ａ，３３９Ｂを備えるセグメント化されたアノードとを備える。一実施の形態では、Ｐ型ウェル３３６Ａ，３３６Ｂのドープ分布は非単調であり、少なくとも頂部ＰＷ１と深い部分ＰＷ１Ｂとを備え、好ましくはエネルギーおよびドーズ量の異なるホウ素チェーン注入を使用して形成される。
ＤＮ層３３２、Ｎ型ウェル３３７Ａ，３３７Ｂ、Ｎ＋領域３４０Ａ，３４０Ｂ、ＮＩ領域３３４Ａ，３３４Ｂ，３３４Ｃ，３３４Ｃ、および誘電体の充填されたトレンチ３３５Ａ，３３５Ｂ，３３５Ｃ，３３５Ｄは、カソード、および、多数のＰ型アノード領域３３９Ａ，３３９Ｂおよびウェル３３６Ａ，３３６Ｂを囲み基板３３１Ａから分離する、ダイオード３３０の分離構造を形成する。図６Ｂに示されるアノード領域の数は、例示的な目的のために簡略化されたデバイスを表す。つまり、デバイスをより大電流用に拡大するために、さらに多くのアノード領域が含まれてもよい。デバイスへの電気的コンタクトは、ＩＬＤ層３４１にエッチングされたコンタクト窓を介して、金属層３４２および随意のバリヤメタル層３４３により行なわれる。
Ｐ型ウェル３３６Ａ，３３６ＢおよびＮ型ウェル３３７Ａ，３３７ＢがＤＮカソード領域３３２に重なるために十分深くない場合、分離されたＰ型ポケット３３１Ｂ，３３１Ｃ，３３１Ｄ，３３１Ｅが結果として生じ得るが、ダイオード３３０の性能への影響は最小
限である。特に、Ｐ型ポケット３３１Ｂ，３３１ＤはそれぞれＰ型ウェル３３６Ａ，３３６Ｂに電気的に短絡される。一方、ポケット３３１Ｃ，３３１Ｅは、全方向においてＮ型材料によって、すなわち、上方のＮ型ウェル３３７Ａ，３３７Ｂ，側方のＮＩ領域３３４Ａ，３３４Ｂ，３３４Ｃ，３３４Ｄおよび下方のＤＮカソード領域３３２によって囲まれ、電気的に浮いている。
分離されたダイオード３３０の内部ブレークダウン電圧は、ＮＩ領域３３４およびＤＮカソード領域３３２に関連して、Ｐ型ウェル３３６Ａ，３３６Ｂのアヴァランシェ・ブレークダウン電圧によって決定される。周囲の基板３３１Ａ、および、Ｐ＋領域３３９Ｃと随意のＤＰ層３３３とを備えるグランドリングへの、ＤＮカソード領域３３２の外部ブレークダウンは、ダイオード３３０の外側エッジ終端により決定される。そのような終端の一つの例示である、長さＬＤ３の外側ＮＤドリフト領域３３８は、表面電界を低減することによりデバイスのブレークダウンを高めるために使用される。
タイプＩＩの分離されたＢＣＤプロセスにおけるＪＦＥＴ
「常時オフ」のデバイスである従来のエンハンスメント・モードＭＯＳＦＥＴとは異なり、ＪＦＥＴは、ソース電位にバイアスされたゲートを有していてもドレイン電流を流す。すなわち、ＪＦＥＴは、ＶＧＳ＝０において電気伝導する。他のトランジスタがまだ動作していないとき、スタートアップ回路のための電流源を形成する場合に、そのようなデバイスが便利である。
図７Ａは、Ｐ＋ドレイン領域３５９Ａと、Ｐ型チャネル領域３５１Ｂと、Ｎ型ウェル３５６ＡおよびＮ＋領域３６０Ａを備えるトップゲートと、ＤＮフロア分離領域３５２を備えるボトムゲートと、Ｐ型ウェル３５７およびＰ＋領域３５９Ｃを備えるソースと、を含む、分離された高電圧ＰチャネルＪＦＥＴ３５０を示す。一実施の形態では、Ｎ型ウェル３５６Ａのドープ分布は非単調であり、少なくとも頂部ＮＷ１と深い部分ＮＷ１Ｂとを備え、好ましくはエネルギーおよびドーズ量の異なるリンチェーン注入を使用して形成される。
ＪＦＥＴ３５０は、ＤＮフロア分離領域３５２、ＮＩ領域３５４および取り囲む誘電体の充填されたトレンチ３５５により、基板３５１Ａから分離される。ＮＩ領域３５４および誘電体の充填されたトレンチ３５５は環状であってもよく、フロア分離領域３５２、ＮＩ領域３５４および誘電体の充填されたトレンチ３５５は一体で基板３５１Ａの分離されたポケットを取り囲んでもよい。ボトムゲート、すなわちＤＮフロア分離領域３５２は、Ｎ型ウェル３５６ＢおよびＮ＋領域３６０を介して、「ＩＳＯ」電位へ電気的にバイアスされている。ボトムゲートのバイアスは、トップゲート「Ｇ」に比例して電位を変動してもよく、一定の電位にバイアスされてもよい。
分離されたＪＦＥＴ３５０の外側縁はトレンチ３５５により規定されてもよいが、一方、デバイスはまた、Ｎ型ウェル３５６Ｂ、Ｎ＋領域３６０Ｂ、および／または長さＬＤ２の低濃度にドープされたＮＤ領域３５８Ｂを備える、高電圧終端により囲まれてもよい。この外側終端が最大電位を決定し、ＪＦＥＴ３５０は取り囲むＰ型基板３５１Ａを上回ってバイアスされてもよい。分離されたＪＦＥＴ３５０の内部ブレークダウンは、低濃度にドープされた領域３５８Ａの長さＬＤ１と、Ｐ＋領域３５９Ａ、Ｐ領域３５１ＢおよびＤＮフロア分離領域３５２を備えるＰＩＮ接合のブレークダウン電圧と、によって主として決定される。ダイオード３５０の全体が、随意の下にあるＤＰ領域３５３および／またはＰ型ウェル（図示せず）を有するＰ＋基板リング３５９Ｂによって終端されてもよい。デバイスへの電気的コンタクトは、ＩＬＤ層３６１にエッチングされたコンタクト窓を介して、金属層３６２および随意のバリヤメタル層３６３により行なわれる。
図７Ｂは、取り囲んでいるＰ型ウェル３７６Ａを有するＰ＋ドレイン領域３７７Ａと、Ｐ型チャネル領域３７１Ｂと、Ｎ型ウェル３７５ＡおよびＮ＋領域３７８Ａを備えるトップゲートと、ＤＮフロア分離領域３７２を備えるボトムゲートと、Ｐ型ウェル３７６ＢおよびＰ＋領域３７７Ｂを備えるソースと、を含む、他の分離されたＰチャネルＪＦＥＴ３７０を示す。一実施の形態では、Ｎ型ウェル３７５Ａのドープ分布は非単調であり、少なくとも頂部ＮＷ１と深い部分ＮＷ１Ｂとを備え、好ましくはエネルギーおよびドーズ量の異なるリンチェーン注入を使用して形成される。
ＪＦＥＴ３７０は、ＤＮフロア分離領域３７２、ＮＩ領域３７４および取り囲む誘電体の充填されたトレンチ３８５により、基板３７１Ａから分離される。ＮＩ領域３７４および誘電体の充填されたトレンチ３８５は環状であってもよく、フロア分離領域３７２、ＮＩ領域３７４および誘電体の充填されたトレンチ３８５は一体で基板３７１Ａの分離されたポケットを取り囲んでもよい。ボトムゲート、すなわちＤＮフロア分離領域３７２は、Ｎ型ウェル３７５ＢおよびＮ＋領域３７８Ｂを介して、「ＩＳＯ」電位へ電気的にバイアスされている。ボトムゲートのバイアスは、トップゲート「Ｇ」に比例して電位を変動してもよく、一定の電位にバイアスされてもよい。
分離されたＪＦＥＴ３７０の外側縁はトレンチ３８５により規定されてもよいが、一方、デバイスはまた、Ｎ型ウェル３７５Ｂ、Ｎ＋領域３７８Ｂ、および長さＬＤ３の低濃度にドープされたＮＤ領域３７９を備える、高電圧終端により囲まれてもよい。この外側終端が最大電位を決定し、ＪＦＥＴ３７０は取り囲むＰ型基板３７１Ａを上回ってバイアスされてもよい。分離されたＪＦＥＴ３７０の内部ブレークダウンは、Ｐ＋領域３７７Ａ、Ｐ型ウェル３７６Ａ、Ｐ領域３７１ＢおよびＤＮフロア分離領域３７２を備える接合のアヴァランシェ電圧によって、理想的に決定される。ダイオード３７０の全体が、随意の下にあるＤＰ領域３７３および／またはＰ型ウェル（図示せず）を有するＰ＋基板リング３７７Ｃによって終端されてもよい。デバイスへの電気的コンタクトは、ＩＬＤ層３７９にエッチングされたコンタクト窓を介して、金属層３８０および随意のバリヤメタル層３８１により行なわれる。
タイプＩＩの分離されたＢＣＤプロセスにおけるポリシリコンエミッタバイポーラトランジスタ
拡散エミッタを有するバイポーラトランジスタは、その最大周波数において、ベース領域とエミッタ領域との両方に亘るキャリア移動によって制限される。そのようなデバイスの高周波能力を改善するための従来技術の方法は、ベース領域を有するダイレクトコンタクトにおいて拡散エミッタとポリシリコンとを置き換えることである（たとえば、ミヒャエル・ライシュ（Michael Reisch）著、「ハイフリークエンシー・バイポーラ・トランジスタ（High-frequency Bipolar Transistors）」、シュプリンガー（Springer）、２００３年を参照）。極度に浅いポリシリコンエミッタ用のベース深さを調整することにより、数十ギガヘルツの周波数が得られる。
そのようなポリシリコンエミッタバイポーラトランジスタは、上述された最小限の数の追加的なプロセス工程を有するモジュール化された低温の注入されたままのＢＣＤプロセスに合うように適応され、高められた分離能力、非単調のウェルドープ分布、ウェルとフロア分離領域と側壁分離領域とＢＣＤ集積内の他のデバイスが有するベースコンタクト注入部とに対する共通の注入部の共有化、および、周辺の基板電位を上回る高電圧において製造プロセスを変更することなく任意の単個のバイポーラデバイスまたは一群のバイポーラデバイスおよびＣＭＯＳデバイスを分離するおよび「浮かせる」ための能力によって、利益を得られる。
高速ＮＰＮトランジスタのみを集積する多くの従来のＢｉＣＭＯＳプロセスおよびＢＣ
Ｄプロセスと異なり、上述のモジュール化されたプロセスは、高周波の相補型（すなわち、ＮＰＮおよびＰＮＰ）バイポーラデバイスを集積する能力を有する。さらに、好ましい実施の形態では、そのようなバイポーラトランジスタのドープ分布は、デジタルスイッチング速度を増加するよりもむしろ、デバイスの「アナログ」性能を高めるために、注文に合わせて製造される。最適化されたアナログ特性は、コレクタ電流の広い範囲を超えて相当に一定な電流ゲインβと、高いアーリー電圧ＶＡと、多大な相互コンダクタンスｇｍと、高いゲインバンド幅の製品と、を得ることを含む。
図８は、ＮＰＮポリシリコンエミッタバイポーラトランジスタ４００Ｂと、ＰＮＰポリシリコンエミッタバイポーラトランジスタ４００Ａとを図示する。ＮＰＮ４００Ｂは、Ｎ型ポリシリコンエミッタ４１５と、Ｎ型ウェル４０７Ｂに形成され、誘電体の充填されたトレンチ４０５Ｃ，４０５Ｄ、ＮＩ領域４０４Ｃ，４０４Ｄおよび注入されたＤＮフロア分離領域４０２Ｂを備える分離構造によって共通のＰ型基板４０１から分離された、Ｐ型ベースＰＢ４１１と、を含む。ＤＮフロア分離領域４０２Ｂは、重なるＮＩ領域４０４Ｃ，４０４Ｄを介してＮ型ウェル４０７Ｂに電気的に接続されている。基板４０１の表面にコンタクトするポリシリコンエミッタ４１５の面積は、ポリシリコンエミッタのマスクによって決定される。
好ましい実施の形態では、Ｎ型ウェル４０７Ｂは、深く埋め込まれたＮＷ１Ｂ部分よりも低いドープ濃度を有する表面部分ＮＷ１を有する、非単調のドープ分布を含む。表面部分ＮＷ１の低いドープ濃度は、ＰＢベース４１１に広がるデプレッションを低減し、これによりアーリー電圧ＶＡを増加させる。一方、深い部分ＮＷ１Ｂは、ＤＮフロア分離領域４０２Ｂに結合され、コレクタ抵抗を低減するのに役立ち、トランジスタの飽和を改善する。好ましい実施の形態では、Ｎ型ウェル４０７Ｂのドープ分布は、エネルギーおよびドーズ量の異なるリンチェーン注入を使用して形成される。Ｎ型ウェル４０７ＢとＤＮフロア分離領域４０２Ｂとの間に図示されるＰ型フローティング層４０３Ｂは、非常に小さくてもよく、Ｎ型ウェル４０７Ｂの底部がＤＮフロア分離領域４０２Ｂと重なるのであれば、存在すらしなくてもよい。
上側のコレクタコンタクトは、Ｎ＋領域４０８Ｃを介して容易に行なわれる。ベースへのコンタクトは、Ｐ＋領域４０９Ｂを介して達成される。Ｎ型ポリシリコンエミッタ４１５はエミッタを形成する。分離構造は、ＮＰＮ４００Ｂ全体を取り囲み下にあるＮＩ分離領域４０４Ｃ，４０４Ｄを有し誘電体の充填されたトレンチ４０５Ｃ，４０５Ｄを含む。ＮＰＮ４００Ｂとのコンタクトは、ＩＬＤ層４２０に形成されたコンタクト窓を通って延びる金属層４１７および随意のバリヤメタル層４１６によって、達成される。
ＰＮＰ４００Ａは、Ｐ型ポリシリコンエミッタ４１２と、Ｐ型ウェル４０６に形成されたＮＢベース注入部４１０とを含む。上側のコレクタコンタクトは、Ｐ＋領域４０９Ａを介して容易に行なわれる。ベースへのコンタクトは、Ｎ＋領域４０８Ａを介して達成される。コンタクトは、ＩＬＤ層４２０に形成されたコンタクト窓を通って延びる金属層４１４および随意のバリヤメタル層４１３を介して、達成される。
ＤＮフロア分離領域４０２Ａ、ＮＩ領域４０４Ａ，４０４Ｂおよび誘電体の充填されたトレンチ４０５Ａ，４０５Ｂは、Ｐ型ポケット４０３ＡおよびＰ型ウェル４０６を基板４０１から分離する。ＤＮフロア分離領域４０２Ａは、Ｎ型分離コンタクトウェル４０７ＡとＮ＋領域４０８Ｂとを介して、バイアスされる。
好ましい実施の形態では、Ｐ型ウェル４０６は、非単調のドープ分布を含み、少なくとも頂部ＰＷ１と深い部分ＰＷ１Ｂとを備え、好ましくはエネルギーおよびドーズ量の異なるホウ素チェーン注入を使用して形成される。Ｐ型ポケット４０３Ａは、非常に薄くても
よく、Ｐ型ウェル４０６の底部がＤＮフロア領域４０２Ａと重なるのであれば、存在すらしなくてもよい。頂部ＰＷ１の低いドープ濃度は、ＮＢベース４１０に広がるデプレッションを低減し、これによりアーリー電圧ＶＡを増加させる。一方、深い部分ＰＷ１Ｂは、コレクタ抵抗を低減し、トランジスタの飽和を改善する。
バイポーラデバイスＮＰＮ４００ＡとＰＮＰ４００Ｂとは、図３Ａに示すＣＭＯＳトランジスタ６０Ａ〜６０Ｄと、同一の基板、分離、ウェル注入部、浅い注入部および相互接続を使用して、モノリシックにかつ同時に製造されてもよい。
タイプＩＩの分離されたＢＣＤプロセスの設計検討
タイプＩＩのトレンチ分離において分離されたデバイスの電圧能力は、注入された領域の相対的な接合深さによって決定される。他のトレンチ分離の構成と異なり、分離されたデバイスの最大ブレークダウン電圧は、トレンチ深さによって決定されず、深く注入されたＤＮフロア分離領域の深さおよび注入エネルギーによって決定される。
図９Ａに示すように、タイプＩＩの分離の電圧能力は、典型的には、他のトレンチ分離構成を超える。トレンチ４３４が充填される前にトレンチ４３４の底部に注入されたＮＩ分離領域４３３がＤＮフロア分離領域４３２の上表部とトレンチ４３４の底部との間の隙間を埋め、深いトレンチのエッチングおよび充填の必要性を除くためである。
分離されたデバイスの最大電圧能力は、Ｐ＋領域４３５、Ｐ型ポケット４３１ＢおよびＤＮフロア分離領域４３２によって形成された接合の、一次元的なアヴァランシェ・ブレークダウンによって制限される。Ｐ型ポケット４３１Ｂのドープ濃度に依存して、アヴァランシェ・ブレークダウンのメカニズムは、ＰＮ接合の電子雪崩またはＰＩＮのリーチスルーブレークダウンであり得る。分離されたＰ型ポケット４３１Ｂのドーピングが十分な濃度でないならば、ＤＮフロア分離領域４３２とＰ型ポケット４３１Ｂとの間に電気的な逆方向バイアス下で形成されたＰＮ接合のデプレッション領域は、デプレッション領域がＰ＋領域４３５に到達する前に電子雪崩を起こす。これは数学的には、ｘＤ（ＢＶ）＜ｘｎeｔと表すことができる。ここで、ｘＤ（ＢＶ）は、電圧ＢＶでのアヴァランシェ・ブ
レークダウンの発生時におけるＰ型ポケット４３１Ｂ内に広がるデプレッションの幅である。また、ｘｎeｔは、Ｐ＋領域４３５とＤＮフロア分離領域４３２との間の「正味の厚
み」である。そのような例において、ブレークダウン電圧は主として、ＤＮフロア分離領域４３２のドープ濃度と、基板４３１Ａのドープ濃度と同一値である分離されたＰ型ポケット４３１Ｂのドープ濃度と、によって決定される。
代替的には、Ｐ型ポケット４３１Ｂが低濃度にドープされるならば、デプレッション領域はＰ型領域４３１Ｂに「到達（reach through）」する。すなわち、ｘＤ（ＢＶ）＞ｘ
ｎeｔである。完全にデプレッションされた低濃度ドープされたＰ型ポケット４３１Ｂは
、ＰＩＮダイオードの真性領域に類似する挙動をする。結果として、ブレークダウン電圧は、低濃度ドープされた領域４３１Ｂの厚みｘｎeｔに線形的に比例する。これは数学的
には、ＢＶ≒Ｅｃｒｉｔ・ｘｎeｔ＋ＢＶ０として概算できる。ここで、Ｅｃｒｉｔは、
濃度に依存して２０〜３５Ｖ／μｍで変動するシリコンの臨界アヴァランシェ電場である。ＢＶ０は、真性層がゼロの厚みを有する、すなわちｘｎeｔ＝０であるときの、ＰＮ接
合のブレークダウンを概算する線形近似パラメータである。
上述された低温プロセスにおいて、注入されたままのドープ分布は最大ブレークダウンを正確に定め、高温拡散に由来する変動性を回避する。一定のリンのドーズ量に対し、ＤＮ注入部の深さおよびそれに従うブレークダウン電圧ＢＶは、注入エネルギーに線形的に比例する。２〜２．５ＭｅＶの注入に対して、ブレークダウン電圧は、Ｐ型ポケット４３１Ｂの約１ミクロンの正味厚さに対応する、２０〜３５ボルトで変動する。この挙動は厚
い層および高い電圧に対して線形的に拡大するが、今日商業的に利用可能なイオン注入機の最大エネルギーによって、このブレークダウン電圧は数十ボルトに制限される。
図９Ｂに示すように、誘電体の充填されたトレンチ４４４とトレンチ底部のＮＩ領域４４３との結合された深さは、Ｐ型ポケット４４１Ｂの基板４４１Ａからの分離を完全にするため、ＮＩ注入部４４３がＤＮフロア分離領域４４２に重なるように、十分に大きくなければならない。これらのファクターが定められて、Ｎ型ウェル４４５の深さは、いくつかの検討により制限される。Ｎ型ウェル４４５は、浅すぎに注入されれば、ＮＩ領域４４３に重ならない、すなわちΔｘ１＞０であって、ＤＮフロア分離領域は望ましくなく電気的に浮いたままとされ、不要な寄生現象および過渡現象が発生しやすい。Δｘ１＞０であれば、その場合必ずΔｘ２＞０となり、浮いているＰ型ポケット４４１ＢがＮ型ウェル４４５をＤＮフロア分離領域４４２から分離し、Ｎ型ウェル４４５の抵抗はＤＮフロア分離領域４４２の存在によって低減されない。高濃度ドープされたＤＮフロア分離領域４４２の重なりがなければ、Ｎ型ウェル４４５の低い抵抗率を得ることは専らＮ型ウェル４４５の非単調のドープ分布に依存するが、Ｎ型ウェル４４５は濃度において上側の部分ＮＷ１よりも高い下側の部分ＮＷ１Ｂを有するチェーン注入されたウェルを備える。ウェルの低い抵抗率を得ることは、不要でありかつ潜在的なサイリスタ効果を損なうＣＭＯＳの寄生ラッチアップを防止するために、有益である。しかし、しきい値電圧およびブレークダウン電圧の検討により、Ｎ型ウェル４４５の表面濃度の最大値は制限される。
図９Ｃにおいて、Ｎ型ウェル４５５は、ウェル４５５の底部が誘電体の充填されたトレンチ４５４の下側の深さにまで垂直に延び、ＮＩ領域４５３と重なる、すなわち、前の定義を使用すればΔｘ１＜０であるように、Ｎ型ウェル４４５よりも大きい深さに注入される。このドープ分布は図９Ｂの構造のドープ分布に対して好ましいが、浮いているＰ型ポケット４５１Ｂは、フロア分離領域４５２の存在がＮ型ウェル４５５の抵抗率を低減しないように、Ｎ型ウェル４５５をＤＮフロア分離領域４５２の上表面から分離する、すなわちΔｘ２＞０である。
図９Ｄはさらなる改善を示す。この場合、Ｎ型ウェル４６５の底部は、誘電体の充填されたトレンチ４６４よりも深く注入され、実質的にＮＩ領域４６３に重なる。介在するＰ型ポケット４６１Ｂの厚みが非常に小さい、すなわち極限においてΔｘ２→０であるならば、Ｎ型ウェル４６５は非常に小さい電圧でＤＮフロア分離領域４６２に「パンチスルー」し、Ｎ型ウェル４６５の抵抗率は有益に低減される。
本発明の好ましい実施の形態では、図９Ｅに示すように、Ｎ型ウェル４７５はＤＮフロア分離領域４７２とＮＩ領域４７３との両方に重なり、誘電体の充填されたトレンチ４７４の垂直方向（深さ）全体に沿って基板４８１Ａの表面からＮ型ウェル４７５の深い部分ＮＷ１Ｂへ延びる、低濃度ドープされた頂部ＮＷ１を有する。ＤＮフロア分離領域４７０に重なるウェル４７５の深い部分ＮＷ１Ｂの結合により、Ｎ型ウェル４７５の抵抗率を実質的に低減し、Ｕ型ウェル４７５内部に形成されたＣＭＯＳデバイス（図示せず）のしきい値に悪影響を及ぼさず、また電圧能力を下げることなく、ラッチアップおよびスナップバックブレークダウンを向上する。
図９Ｆは、図９Ｅに示すのと類似の分離構造を示すが、この場合、Ｎ型ウェル４８５の最も浅い注入、すなわち、Ｎ型ウェル４８５の頂部ＮＷ１を形成する注入が深すぎて、ＮＷ１部分の上への深さΔｘ３の不要なＰ型層４８１Ｃの形成を防止できない。この問題を回避するために、Ｎ型ウェル４８５への最も浅いリン注入の注入エネルギーを低減でき、または、ウェルの注入のチェーンに追加的な低エネルギーの注入を追加できる。
結論として、タイプＩＩのトレンチ分離は、トレンチの底部と高エネルギー注入された
ＤＮフロア分離領域の上表面との間に重なり隙間を埋める、介在するＮＩ層を導入することにより、深いトレンチ側壁の分離の必要を回避し、より深くより高エネルギーのフロア分離を可能とする。より深いフロア分離は、任意の分離されたＮ型ウェルの形成に、追加的な設計検討を科す。Ｎ型ウェルは好ましくは、不要な浮いているＰ型領域の形成を回避するために、ＤＮフロア分離領域に重なるまたはほぼ重なる深い部分を含むべきである。または、浮いているＰ型領域は、ＤＮフロア分離領域とＮ型ウェルとが互いに「パンチスルー」し重なっている注入された領域と電気的に類似する挙動をするように、可能な限り（垂直方向に）薄く保たれるべきである。
タイプＩＩのトレンチ分離における分離されたＮ型ウェルの形成のための上述された基準は、基板の表面下の深さｘに対するドープ濃度Ｎ（ｘ）を図示している図１０に示す、一次元ドーパント分布を解析することにより、さらに理解され得る。深さｘは、基板表面に対する深さをｘ＝０として示した。たとえば、図１０Ａは、Ｐ＋領域４３５（ドーパント分布５０３により表される）と、Ｐ型の分離されたポケット４３１Ｂ（ドーパント分布５０２により表される）と、ＤＮフロア分離領域４３２（ドーパント分布５０４により表される）と、Ｐ型基板４３１Ａ（ドーパント分布５０１により表される）と、を有する、図９Ａの１０Ａ−１０Ａ断面における構造に対応する、一次元的なドーパント分布を示す。正味分離深さｘｎeｔは、浅いＰ＋領域４３５とＤＮフロア分離領域５０４との間の分
離として示される。図示されるように、ドーパント分布は、基板表面に対して垂直に、トレンチ４３４に対して平行に規定される。この特有の分布は、ＮＩトレンチ注入部の存在しない、トレンチから十分離れて計測される。
図１０Ｂは、ＮＩ領域４３３が存在するが浅いＰ＋領域４３５がない、トレンチ４３４に近接する図９Ａの１０Ｂ−１０Ｂ断面におけるドーパント分布を示す。トレンチ（ドーパント分布５１２により表される）に沿う分離されたＰ型ポケット４３１Ｂは、Ｐ型基板４３１Ａ（ドーパント分布５１１により表される）に形成され、ＤＮフロア分離領域４３２（ドーパント分布５１３により表される）に重なるＮＩ領域４３３（ドーパント分布５１４により表される）の上に存在する。ＮＩ領域４３３（分布５１４）の最大濃度は、実のところ、トレンチ底部において形成される。しかし、注入中のはね飛び（ricochets）
による横方向の散らばり（straggle）が、注入部を横方向に、トレンチ自身よりもわずかに大きな幅にまで広げる。
図１０Ｃは、Ｎ型ウェル４４５がＮＩ領域４４３またはＤＮフロア分離領域４４２に重ならない、図９Ｂに示す分離構造のトレンチ４４４に近接する１０Ｃ−１０Ｃ断面におけるドーパント分布を示す。図示されるように、Ｐ型基板４４１Ａ（ドーパント分布５２１で表される）に形成されたＤＮフロア分離領域４４２２（ドーパント分布５２５で表される）は、ＮＩ領域４４３（ドーパント分布５２６で表される）に重なる。Ｎ型ウェル４４５は、上側部分ＮＷ１（ドーパント分布５２４で表される）と、深い部分ＮＷ１Ｂ（ドーパント分布５２３で表される）とを備える。上側部分ＮＷ１と深い部分ＮＷ１Ｂとのドーパント分布の結合は、Ｎ型ウェル４４５の全体のドーパント分布が非単調であることを示す。図１０Ｃに示されるように、深い部分ＮＷ１Ｂにおける最大ドープ濃度は、上側部分ＮＷ１における最大ドープ濃度よりも大きい。介在するＰ型ポケット４４１Ｂ（ドーパント分布５２２で表される）は、深い部分ＮＷ１Ｂ（分布５２３）の底部を、距離Δｘ１分ＮＩ領域４４３（分布５２６）から分離する。図１０Ｃにまた示されるように、断面において深い部分ＮＷ１Ｂ（分布５２３）とＤＮフロア分離領域４４２（分布５２５）との間のＮＩ領域４４３が存在しない隙間は、Δｘ１よりも大きな間隔を空ける距離Δｘ２を有する。
図１０Ｄは、Ｎ型ウェル４５５がＮＩ領域４５３にちょうど接触するがＤＮフロア分離領域４５２に重ならない、図９Ｃに示す分離構造のトレンチ４５４に近接する１０Ｄ−１
０Ｄ断面におけるドーパント分布を示す。図示されるように、Ｐ型基板４５１Ａ（ドーパント分布５３１で表される）に形成されたＤＮフロア分離領域４５２（ドーパント分布５３２で表される）は、ＮＩ領域４５３（ドーパント分布５３３で表される）に重なる。Ｎ型ウェル４５５は、上側部分ＮＷ１（ドーパント分布５３５で表される）と、深い部分ＮＷ１Ｂ（ドーパント分布５３４で表される）とを備える。Ｐ型領域は、深い部分ＮＷ１Ｂ（分布５３４）の底部を、ＮＩ領域４５３（分布５３３）から分離しない。すなわち、Δｘ１≦０である。ＮＩ領域４５３が存在しない断面において、深い部分ＮＷ１Ｂ（分布５３４）とＤＮフロア分離領域４５２（分布５３２）との間には、基板４５１Ａと同一の濃度を有するＰ型ポケット４５１Ｂ（図示せず）の介在する部分を備える、Δｘ２の隙間がある。
図１０Ｅは、Ｎ型ウェル４６５がＮＩ領域４６３に実質的に重なるがＤＮフロア分離領域４６２に重ならない、図９Ｄに示す分離構造のトレンチ４６４に近接する１０Ｅ−１０Ｅ断面におけるドーパント分布を示す。図示されるように、Ｐ型基板４６１Ａ（ドーパント分布５４１で表される）に形成されたＤＮフロア分離領域４６２（ドーパント分布５４２で表される）は、ＮＩ領域４６３（ドーパント分布５４３で表される）に重なる。ＮＩ領域４６３（分布５４３）は、深い部分ＮＷ１Ｂ（ドーパント分布５４４で表される）と、上側部分ＮＷ１（ドーパント分布５４５で表される）とを備える、Ｎ型ウェル４６５に重なる。Ｐ型ポケット４６１Ｂのどの部分も、深い部分ＮＷ１Ｂ（分布５４４）の底部をＮＩ領域４６３（分布５４３）から分離しない。すなわち、Δｘ１＜０である。ＮＩ領域４６３が存在しない断面において、深い部分ＮＷ１Ｂ（分布５４４）とＤＮフロア分離領域４６２（分布５４２）との間には、基板４６１Ａと同一の濃度を有するＰ型ポケット４６１Ｂ（図示せず）の薄い介在する部分を備える、Δｘ２の隙間がある。このようなドープ分布は、Ｎ型ウェル４６５の深い部分ＮＷ１ＢとＤＮフロア分離領域４６２とが、低いバイアス条件でＰ型ポケット４６１Ｂの薄い部分をパンチスルーすることを可能にし、Ｎウェル４６５の深い部分ＮＷ１ＢをＤＮフロア分離領域４６２へ本質的に短絡する。
図１０Ｆは、Ｎ型ウェル４７５がＮＩ領域４７３とＤＮフロア分離領域４７２との両方に重なる、図９Ｅに示す好ましい分離構造のトレンチ４７４に近接する１０Ｆ−１０Ｆ断面におけるドーパント分布を示す。図示されるように、Ｐ型基板４７１（ドーパント分布５５１で表される）に形成されたＤＮフロア分離領域４７２（ドーパント分布５５２で表される）は、ＮＩ領域４７３（ドーパント分布５５５で表される）と、深い部分ＮＷ１Ｂ（ドーパント分布５５３で表される）および上側部分ＮＷ１（ドーパント分布５５４で表される）を備えるＮ型ウェル４７５と、に重なる。どのＰ型領域も、深い部分ＮＷ１Ｂ（分布５５３）の底部をＮＩ領域４７３（分布５５５）から分離しない。すなわち、Δｘ１＜＜０である。さらに、ＮＩ領域４７３が存在しない断面において、深い部分ＮＷ１Ｂ（分布５５３）とＤＮフロア分離領域４７２（分布５５２）との間には、隙間または介在するＰ型領域は存在しない。すなわち、Δｘ２＜０である。この形状において、良好なＣＭＯＳラッチアップの抑制およびスナップバックブレークダウンの防止のための、Ｎ型ウェル４７５の低い抵抗率を形成するために、すべてのＮ領域は一体に電気的に短絡され、さらに、低いしきい値のＣＭＯＳおよび高いベータのバイポーラトランジスタのために必要とされる低い表面濃度を維持する。高温プロセスを用いずに形成された、タイプＩＩのトレンチ分離されたウェル構造の全体は、大径のシリコンウェハに適合する。後に続く浅いトレンチ分離とともに使用されてもよい。
図９Ｅの好ましい分離構造においてトレンチ７４７に近接しない、他のドーパント分布１１Ａ−１１Ａが図１１Ａに示され、ＮＩ領域４７３はなく、上側部分ＮＷ１（ドーパント分布５６４で表される）と、深くより高濃度な部分ＮＷ１Ｂ（ドーパント分布５６３で表される）とを備えるＮ型ウェル４７５が、やはりＤＮフロア分離領域４７２（ドーパント分布５６２で表される）に重なり、基板４７１（ドーパント分布５６１で表される）に
非単調のドープを有する連続したＮ型領域を形成することを、明らかにする。
図１１Ｂは、図９Ｆの構造において示された問題点を示す。ここでは、Ｎ型ウェル４８５（ドーパント分布５７３で表される）の上側部分ＮＷ１が深すぎ、表面のＰ型層４８１Ｃ（ドーパント分布５７４で表される）を不用意に形成する。しかし、上側部分ＮＷ１（分布５７３）のエネルギーおよび深さは深い部分ＮＷ１Ｂ（ドーパント分布５７２で表される）に重なり、深い部分ＮＷ１Ｂは好ましくはＤＮフロア分離領域（ドーパント分布５７１で表される）に重なり、連続したＮ型領域を形成する。上側部分ＮＷ１（分布５７３）に低いエネルギーで注入することにより、上側部分ＮＷ１がＮ型ウェル４８５の深い部分ＮＷ１Ｂ（分布５７２）に重なるのを防止し、デバイスの動作、性能および信頼性に悪影響を与える。そして、上側部分ＮＷ１（分布５７３）が深すぎると、実態のないＰ型表面層４８１Ｃ（分布５７４）が形成され、注入が浅すぎると、深いウェル部分ＮＷ１Ｂ（分布５７２）への低抵抗な重なりが代わりに犠牲とされる。
この望ましくない二律背反の解決策は、多数のドーパント（たとえばリン）注入を行ない、図１１Ｃに示す頂部ＮＷ１を形成することである。図示されるように、上側部分ＮＷ１は、深い部分ＮＷ１Ｂ（ドーパント分布５８３で表される）に重なり三つの注入Ｎ型ウェルを形成する、二つの重なった注入部（ドーパント分布５８５，５８４で表される）を備える。このウェルはさらにＤＮフロア分離領域（ドーパント分布５８２で表される）に重なる。これら全ては、Ｐ型基板（ドーパント分布５８１で表される）に形成される。三つの注入部のウェルが図示されているが、濃度がより高く深さの増大した、ドーズ量およびエネルギーの変動する任意の数の注入部が、とても長いのでＮ型注入部が適切に重なる、その他の非ガウス型非単調ドープ分布を形成するために使用されてもよい。
タイプＩＩの分離構造に関する分離されたＮ型ウェル領域の相対深さの検討は、Ｐ型ウェルを形成するとき、分離されたポケットが既にＰ型であるために、複雑な因子ではない。Ｐ型ウェルのドーパント分布にかかわらず、浮いているＰ型層は形成されないので、主な考慮点は、Ｐ型ウェルをあまりにも深く形成するために、ＤＮフロア分離領域を逆ドープする、または、Ｐ型ウェルとＤＮフロア分離領域との間のブレークダウン電圧が最大電源電圧における動作を支持するために不十分であることを、回避することである。
Ｐ型ウェルを低いドーパント濃度に維持することは、Ｐ型ウェルとＮ型フロア分離領域との間のブレークダウン電圧を増大するが、特定のＮＭＯＳ特性を妥協するかもしれない。この二律背反を改善するために、ＤＮ層よりも浅い深さに導入されるがＰ型ウェルの底部と重なる別の深いＰ型注入部が、ウェルの抵抗率を低くしスナップバックを抑制するために、必要に応じて使用されてもよい。
この余分のＰ型注入部はまた、分離されたポケット間の間隔を減少することを含む、他の目的に役立ってもよい。図１２Ａは、Ｐ型基板６０１内に高エネルギー注入を使用して形成され、マスク層６０４Ｂと、随意にマスク層６０４Ｂを使用してパターニングされた酸化膜層６０５とによって規定された、本明細書中では「ＤＰ」領域と称される、深いＰ型領域６０３を示す。可能な製造フローの一つでは、酸化膜層６０５は基板６０１上に成長され、その後マスクされエッチングされる。基板６０１は、予め注入された薄い酸化膜層６０６を製造するために、酸化される。深いＮ型注入部がその後、ＤＮフロア分離領域６０２を形成するために導入され、続いて、フォトレジスト６０４Ｂまたはその他の任意の厚いマスク材料を用いて、注入されたＤＰ領域６０３の位置が規定される。
ＤＰ深く注入された領域６１４の使用が、図１２Ｂに示される。二つの分離されたＰ型ポケット６１１Ｂ，６１１Ｃは、タイプＩＩのトレンチ分離によって周囲のＰ型基板６１１Ａから分離される。分離されたポケット６１１Ｂは、同心の誘電体の充填されたトレン
チ６１５Ａ、トレンチ底部のＮＩ領域６１３ＡおよびＤＮフロア分離領域６１２Ａによって囲まれる。分離されたポケット６１１Ｃは、同心の誘電体の充填されたトレンチ６１５Ｂ、トレンチ底部のＮＩ領域６１３ＢおよびＤＮフロア分離領域６１２Ｂによって囲まれる。図示されるように、パンチスルーブレークダウンの危険性を低減するために、ＮＩ領域６１３Ａ，６１３Ｂの間にＤＰ領域６１４が配置される。ＤＮフロア分離領域６１２Ａ，６１２Ｂは、ＤＮフロア分離領域６１３Ａ，６１３Ｂ間の横方向の分離がＮＩ領域６１３Ａ，６１３Ｂ間の横方向の分離よりも大きいように、ＮＩ領域６１３Ａ，６１３Ｂの縁から引き戻される。このようにして、分離された領域がより緊密に実装され、チップ寸法を低減することができる。
他のタイプＩＩの分離されたＢＣＤプロセス
分離されたポケット間の間隔の低減を可能とすることとは別に、ＤＰ注入部は、低電圧および高電圧のＮＭＯＳ形成において、有効なＰ型ウェルの抵抗率を下げるために使用されてもよい。たとえば、図１３Ａでは、一対の相補的な低濃度ドープドレイン（ＬＤＤ）ＭＯＳＦＥＴトランジスタが形成され、トレンチ分離によって分離される。
図１３Ａの分離されたＰＭＯＳ６３０Ａは、Ｎ型ウェル６３６、Ｎ＋ウェルコンタクト領域６３９Ａ、Ｐ＋ソース領域６４０Ａ、Ｐ−ソースエクステンション６４１Ａ、Ｐ−ドレインエクステンション６４１Ｂ、および、Ｐ＋ドレイン領域６４０Ｂを備える。図１３Ａの分離されたＮＭＯＳ６３０Ｂは、Ｐ型ウェル６３７、Ｐ＋ウェルコンタクト領域６４０Ｃ、Ｎ＋ソース領域６３９Ｂ、Ｎ−ソースエクステンション６４２Ａ、Ｎ−ドレインエクステンション６４２Ｂ、および、Ｎ＋ドレイン領域６３９Ｃを備える。ＮＭＯＳ６３０ＢとＰＭＯＳ６３０Ａとの両方は、ＭＯＳＦＥＴチャネルを形成するために、ゲート６４６と側壁スペーサ６４３とを有するゲート酸化膜層６４４を使用する。ＮＭＯＳ６３０ＢとＰＭＯＳ６３０Ａとの領域へのコンタクトは、ＩＬＤ層６４７にエッチングされたコンタクト窓を通って、そのコンタクト窓内に存在する金属層６４９および随意のバリヤメタル層６４８によって、形成される。
Ｎ型ウェル６３６とＰ型ウェル６３７とは、少なくとも表面領域ＮＷ２，ＰＷ２と深い部分ＮＷ２Ｂ，ＰＷ２Ｂとをそれぞれ有する、非単調ドープ分布を備える。ウェルは、ＤＮ層６３２に重なるＮＩ領域６３３Ａ，６３３Ｃと誘電体の充填されたトレンチ６３５Ａ，６３５Ｃとを備えるトレンチ分離によって、基板６３１Ａから分離される。ＮＩ領域６３３Ｂに結合されたトレンチ６３５Ｂは、ＰＭＯＳ６３０ＡとＮＭＯＳ６３０Ｂとを互いに分離する。
Ｎ型ウェル６３６の底部ＮＷ２Ｂは、ＤＮフロア分離領域６３２に重なってもよく、フロア分離領域６３２とＮ型ウェル６３６との間に介在する薄いＰ型ポケット６３１Ｂを残してもよい。一実施の形態では、Ｐ型ウェル６３７は、Ｎ型ウェル６３６およびトレンチ６３５Ａ〜６３５Ｃよりも浅い。この場合、低濃度ドープされたＰ型ポケット６３１Ｃが、Ｐ型ウェル６３７の底部とＤＮフロア分離領域６３２の上表面との間に存在する。ウェル６３７とポケット６３１Ｃとは両方ともＰ型シリコンを備えるので、電気的に浮いたままに残された領域はない。Ｐ型ウェル６３７の下方へのＤＰ領域６３４Ａの導入により、この結合されたＰ型領域の抵抗率が低減され、特に図示された高電圧ＬＤＤＮＭＯＳにおいて、ＣＭＯＳのラッチアップとＮＭＯＳのスナップバックとに対する構造の抵抗を向上させる。図１３Ａに示す分離された領域と他の分離された領域（図示せず）との間にＤＰ領域６３４Ｂを形成するために、同一の高エネルギーホウ素注入が使用されてもよい。
ＤＰ領域の他の利点は、種々のＰＮＰトランジスタの電気的な性能を向上することである。図１３Ｂでは、注入されたＤＰ領域を使用する二種類のＰＮＰデバイスが図示される。
ＰＮＰ６５０Ａでは、エミッタとしてのＰ＋領域６６０ＢとＮ型ベース６６１へのコンタクトを容易に行なうためのＮ＋領域６６２Ａとを含むＰ型ウェル６５６Ａの内部に、Ｎ型ベース６６１が形成される。コレクタとしてふるまうＰ型ウェル６５６Ａは、Ｐ＋領域６６０Ａ，６６０Ｃを介してコンタクトされる。ＰＮＰ６５０Ａは、誘電体の充填されたトレンチ６５５と、ＮＩ領域６５９Ａ，６５９Ｂと、ＤＮフロア分離領域６５２Ａとを備えるタイプＩＩの分離構造によって、Ｐ型基板６５１Ａから分離される。Ｎ型ウェル（図示せず）は、ＮＩ領域６５９Ａ，６５９Ｂの一部に重なり、ＤＮフロア分離６５２Ａを電気的にバイアスするために使用される。
一実施の形態では、Ｐ型ウェル６５６ＡはＤＮフロア分離領域６５２Ａに重ならない。そのような例では、Ｐ型ウェル６５６Ａの底部とＤＮフロア分離領域６５２Ａの上表面との間に、低濃度ドープされたＰ型ポケット６５１Ｂが存在する。Ｐウェル６５６Ａとポケット６５１Ｂとは両方ともＰ型ドーパントを備えるので、電気的に浮いたままに残された領域はない。しかしながら、Ｐ型ウェル６５６Ａの下方にＤＰ領域６５３Ａを導入することにより、結合されたＰ型領域の抵抗率が低減され、これによりＰＮＰ６５０Ａのコレクタ抵抗が低減される。
ＰＮＰ６５０Ｂでは、Ｎ型ウェル６７０はベース領域を形成し、エミッタとしてのＰ＋領域６６０Ｅとベース領域へのコンタクトを容易に行なうためのＮ＋領域６６２Ｂ，６６２Ｃとを含む。コレクタとしてふるまうＰ型ポケット６５１Ｃは、Ｐ型ウェル６５６Ｂ，６５６Ｃをさらに含み、Ｐ＋領域６６０Ｄ，６６０Ｆを介してコンタクトされる。ＰＮＰ６５０Ｂは、誘電体の充填されたトレンチ６５６と、ＮＩ領域６５９Ｃ，６５９Ｄと、ＤＮフロア分離領域６５２Ｂとを備えるタイプＩＩの分離構造によって、Ｐ型基板６５１Ａから分離される。ＮＩ領域６５９Ｃ，６５９Ｄは、たとえば図１３Ｂの平面の外部において、Ｎウェルによってコンタクトされる。
ＰＮＰ６５０Ｂに係る好ましい実施の形態では、Ｐ型ポケット６５１ＣがＮウェル６７０の底部とＤＮフロア分離領域６５２Ｂの上表面との間に存在するように、Ｎ型ウェル６７０はＤＮフロア分離領域６５２Ｂに重ならない。Ｐ型ポケット６５１Ｃが十分に薄ければ、Ｎ型ウェル６７０は、ＤＮフロア分離領域６５２Ｂへパンチスルーし、Ｎ型ウェル６７０をＤＮフロア分離領域６５２Ｂに電気的に短絡し得る。Ｎ型ウェル６７０の下方にＤＰ領域６５３Ｂを導入することにより、パンチスルーを抑制し、ベース（Ｎ型ウェル６７０）と分離領域（ＤＮフロア分離領域６５２ＢおよびＮＩ領域６５９Ｃ，６５９Ｄ）との間の分離を改善する。加えて、ＤＰ領域６５３Ｂは、分離構造により囲まれたＰ型領域の抵抗率を低減し、これによりＰＮＰ６５０Ｂのコレクタ抵抗を低減する。
ＤＮフロア分離領域６５２Ｂよりも浅い深さでのＤＰ領域６５３Ｂの注入エネルギーを最適化することにより、ＤＰ領域６５３Ｂは、図３Ｂおよび図３Ｃに示されるデバイスのような、ＮＰＮおよびＰＮＰバイポーラデバイスの両方の性能を向上でき、ＣＭＯＳのラッチアップとＮＭＯＳのスナップバックブレークダウンとに対する傾向を低減でき、分離されたウェル間の間隔を低減できる。
タイプＩＩの分離されたＢＣＤプロセスにおける分離されていないＢｉＣＭＯＳ
本発明のプロセスは完全に分離されたデバイスの集積を可能にするが、そのモジュール性のために、設計者は、完全な分離が必要でない時にＮＩ注入部およびＤＮ注入部を省略することができる。そのようにするとき、完全に分離されたＢＣＤデバイス集積は、ＮＰＮバイポーラトランジスタを有するＣＭＯＳへ、すなわち、より少ないマスクとより低いコストとを有するＢｉＣＭＯＳプロセスへと復帰する。このアーキテクチャのモジュール性はさらに、ＣＭＯＳが分離されていても分離されていなくても、ＣＭＯＳの電気的特性
は不変のままであることを意味する。ＮＰＮの電気的特性は、ＤＮ層が分離された形のコレクタ抵抗を低減することを除いて、不変のままである。ＮＰＮは、周辺のＰ型基板への逆方向バイアスされた接合を本質的に形成するＮ型ウェルの内部において形成されるので、ちょうどＰＭＯＳデバイスのように「自己分離」する。
図１４Ａ〜１４Ｅは、従来の浅いトレンチ分離（shallow trench isolation、ＳＴＩ）を用いて形成された、いくつかのＮＭＯＳトランジスタを示す。上述したように、ＤＮ領域およびＮＩ領域の完全な分離がないために、これらのＮＭＯＳデバイスのボディ領域として使えるＰ型ウェルは、Ｐ型基板に短絡される。これらの非分離型のデバイスは、ＮＩ注入部およびＤＮ注入部を特定のデバイス例から取り除き、これにより同一の集積回路において分離されたデバイスと分離されていないデバイスとを混ぜることにより、または、これらのプロセス工程を省略することにより、形成されてもよい。
図１４Ａは、対称的にドリフトされたＮＭＯＳ７００、すなわち、ドリフトされたソースとドリフトされたドレインとを有するデバイスの、断面図を示す。ＮＭＯＳ７００は、Ｐ型ウェル７０１と、Ｐ＋コンタクト領域７０３と、Ｎ＋ソース領域７０４ＡおよびＮ＋ドレイン領域７０４Ｂと、ゲート酸化膜層７０６と、ポリシリコンゲート７０８と、ゲートシリサイド７０９と、側壁スペーサ７０７とを備える。ＮＭＯＳ７００は、長さＬＳ１およびＬＤ１をそれぞれ有し、オン状態において電流を流す、Ｎ−ソース領域７０５ＢおよびＮ−ドレイン領域７０５Ｃと、Ｎ＋接合の表面ブレークダウンを防止するが電流は流さない、長さＬＳ２，ＬＤ２のパッシブＮ−ドリフト終端７０５Ａ,７０５Ｄと、を含む
。ドリフト領域の長さＬＳ１，ＬＤ１は、パッシブ終端の長さＬＳ２，ＬＤ２とは独立して最適化されてもよい。いくつかの実施の形態において、ドリフト領域はまた、そのドープ分布もまた独立して最適化されるように、パッシブ終端と異なるプロセス工程により形成されてもよい。
Ｐ型ウェル７０１は、好ましくは上側部分ＰＷ２と深い部分ＰＷ２Ｂとを備え、深い部分ＰＷ２Ｂが上側部分ＰＷ１よりも高いドーパント濃度を有する。
ＮＭＯＳ７００は、その周辺部において、誘電体の充填されたトレンチ７０２によって仕切られる。ＩＬＤ層７１０を介したＮＭＯＳ７００へのコンタクトは、バリヤメタル層７１１と、ドレインコンタクト７１２、ソースコンタクト８０９およびウェルコンタクト８１０を含み、相互接続する金属層と、によって、容易に行なわれる。
図１４Ｂは、非対称的にドリフトされたＮＭＯＳ７２０、すなわち、ドリフトされたドレインを有するが、短く側壁スペーサにより規定されドリフトされたソースのみを有するデバイスの、断面図を示す。ＮＭＯＳ７２０は、Ｐ型ウェル７２１と、Ｐ＋コンタクト領域７２３と、Ｎ＋ソース領域７２４ＡおよびＮ＋ドレイン領域７２４Ｂと、ゲート酸化膜層７２６と、ポリシリコンゲート７２８と、ゲートシリサイド７２９と、側壁スペーサ７２７とを備える。ＮＭＯＳ７２０はまた、側壁スペーサ７２７により規定された、従来のＬＤＤＣＭＯＳプロセスの結果物である、ソースエクステンション７２５Ａを含む。長さＬＤ１の、マスクによって規定されたドレインエクステンション７２５Ｂは、オン状態において電流を流す。一方、長さＬＤ２のパッシブＮ−ドリフト終端７２５Ｃは、Ｎ＋ドレイン接合の表面ブレークダウンを防止するが、電流は流さない。ソースエクステンション７２５、ドレインエクステンション７２６およびドリフト終端７２５Ｃの長さ、ドープ濃度およびドープ分布は、独立して最適化されてもよい。
図１４Ｃは、非対称的にドリフトされたＮＭＯＳ７４０の断面図を示す。ＮＭＯＳ７４０は、Ｐ型ウェル７４１と、Ｐ＋コンタクト領域７４３と、Ｎ＋ソース領域７４４ＡおよびＮ＋ドレイン領域７４４Ｂと、ゲート酸化膜層７４６と、ポリシリコンゲート７４８と
、ゲートシリサイド７４９と、側壁スペーサ７４７とを備える。このデバイスは、側壁スペーサ７４７により規定された、従来のＬＤＤＣＭＯＳプロセスの結果物である、ソースエクステンション７４５Ａを含む。長さＬＤ１を有する、マスクによって規定されたドレインエクステンション７４５Ｂは、オン状態において電流を流す。図１４Ａおよび１４Ｂのデバイスと異なり、ドレイン７４４Ｂとトレンチ７４２との間にＮ−ドリフト領域は存在しない。ＮＭＯＳ７４０の他の特徴は、上述したＮＭＯＳ７２０の特徴と同様である。
図１４Ｄは、マスクによって規定されたドリフト長さを有さず完全にセルフアラインされた、対称のＬＤＤＮＭＯＳ７６０の断面図である。上述したＮＭＯＳ７４０と異なり、ソースエクステンション７６５Ａとドレインエクステンション７６５Ｂとは、側壁スペーサ７６７の長さによって決定された長さを有する。ＮＭＯＳ７６０の他の特徴は、上述したＮＭＯＳ７４０の特徴と同様である。
図１４Ｅは、非対称的にドリフトされたＮＭＯＳ７８０を示す。ＮＭＯＳ７２０と異なり、ＮＭＯＳ７８０のドレイン領域７８４Ｂは、ゲート７８８とソース領域７８４Ａ，７８４Ｃとによって、完全に同心に囲まれている。ＮＭＯＳ７８０は、Ｐ型ウェル７８１と、Ｐ＋コンタクト領域７８３と、輪状のＮ＋ソース領域７８４Ａ，７８４Ｃと、中心のＮ＋ドレイン領域７８４Ｂと、ゲート酸化膜層７８６と、輪状のポリシリコンゲート７８８と、ゲートシリサイド７８９と、側壁スペーサ７８７とを備える。ＮＭＯＳ７８０はまた、側壁スペーサ７８７によって規定されたソースエクステンション７８５Ａ，７８５Ｄと、マスクによって規定された径方向長さＬＤ１のＮ−ドレインエクステンション７８５Ｂ，７８５Ｃと、を含む。Ｎ−ドレインエクステンション７８５Ｂ，７８５Ｃは、輪状形状または環状形状において、Ｎ＋ドレイン領域７８４Ｂの全側面を完全に取り囲む。この実施の形態において、Ｎ＋ソース７８４Ｃとトレンチ７８２との間には低濃度ドープされた領域は存在しない。ＮＭＯＳ７８０の他の特徴は、ＮＭＯＳ７２０の特徴と同様である。
図１５Ａ〜１５Ｅは、図１４Ａ〜１４Ｅにおいて断面視された、分離されていないＮＭＯＳトランジスタの平面図を示す。図１５Ａは、図１４Ａに示すＮＭＯＳ７００の平面図である。ＮＭＯＳ７００は、Ｐ＋コンタクト領域７０３およびウェルコンタクト８１０と、Ｎ＋ソース領域７０４Ａおよびソースコンタクト８０９と、Ｎ＋ドレイン領域７０４Ｂおよびドレインコンタクト７１２と、ゲートコンタクト８０３を有するポリシリコンゲート７０８と、を取り囲む、輪の形状のトレンチ７０２を有する。図示されるように、Ｎ＋ソース領域７０４Ａは、マスクによって規定されＮ＋およびポリシリコンゲートマスクの相対位置により決定された距離ＬＳ１分ゲートから間隔を空けられ、トレンチ７０２の縁から距離ＬＳ２分の間隔を空けられる。Ｎ＋ソース領域７０４はまた、ＬＳ２に隙間８０６の幅を加えた距離分、Ｐ＋コンタクト領域７０３から離れて間隔を空けられる。Ｎ＋ドレイン領域７０４Ｂは、マスクによって規定されＮ＋およびポリシリコンゲートマスクの相対位置により決定された距離ＬＤ１分ゲート７０８から間隔を空けられ、トレンチ７０２から距離ＬＳ２分の間隔を空けられる。図１４Ａは、図１５Ａに示す１４Ａ−１４Ａ断面において選び取られる。
図１５Ｂは、図１４Ｂに示すＮＭＯＳ７２０の平面図である。ＮＭＯＳ７２０は、Ｐ＋コンタクト領域７２１およびウェルコンタクト８３０と、Ｎ＋ソース領域７２４Ａおよびソースコンタクト８２９と、Ｎ＋ドレイン領域７２４Ｂおよびドレインコンタクト７３２と、ゲートコンタクト８２３を有するポリシリコンゲート７２８と、を取り囲む、輪の形状のトレンチ７２２を有する。図示されるように、Ｎ＋ソース領域７２４Ａは、ゲート７２８に当接する。（側壁スペーサ７２７によって形成されるソースエクステンション７２５Ａは、図１５Ｂには図示されない。）ソース領域７２４Ａは、隙間８２６分Ｐ＋コンタクト領域７２１から離れて間隔を空けられる。Ｎ＋ドレイン領域７２４Ｂは、マスクによって規定されＮ＋およびポリシリコンゲートマスクの相対位置により決定された距離ＬＤ
１分ゲート７２８から間隔を空けられ、トレンチ７２２から距離ＬＳ２分の間隔を空けられる。図１４Ｂは、図１５Ｂに示す１４Ｂ−１４Ｂ断面において選び取られる。
図１５Ｃは、図１４Ｃに示すＮＭＯＳ７４０の平面図である。ＮＭＯＳ７４０は、Ｐ＋コンタクト領域７４３およびウェルコンタクト８５０と、Ｎ＋ソース領域７４４Ａおよびソースコンタクト８４９と、Ｎ＋ドレイン領域７４４Ｂおよびドレインコンタクト７５２と、ゲートコンタクト８４３を有するポリシリコンゲート７４６と、を取り囲む、輪の形状のトレンチ７４２を有する。図示されるように、Ｎ＋ソース領域７４４Ａは、ゲート７４６に当接する。（側壁スペーサ７４８によって形成されるソースエクステンション７４５Ａは、図１５Ｃには図示されない。）ソース領域７４４Ａは、隙間８４６の幅分Ｐ＋コンタクト領域７４３から離れて間隔を空けられる。Ｎ＋ドレイン領域７４４Ｂは、マスクによって規定されＮ＋およびポリシリコンゲートマスクの相対位置により決定された距離ＬＤ１分ゲート７４６から間隔を空けられ、そのほかの三面においてトレンチ７４２に当接する。図１４Ｃは、図１５Ｃに示す１４Ｃ−１４Ｃ断面において選び取られる。
図１５Ｄは、図１４Ｄに示すＮＭＯＳ７６０の平面図である。ＮＭＯＳ７６０は、Ｐ＋コンタクト領域７６３およびウェルコンタクト８７０と、Ｎ＋ソース領域７６４Ａおよびソースコンタクト８６９と、Ｎ＋ドレイン領域７６４Ｂおよびドレインコンタクト８６８と、ゲートコンタクト８６３を有するポリシリコンゲート７６８と、を取り囲む、輪の形状のトレンチ７６２を有する。図示されるように、Ｎ＋ソース領域７６４Ａは、ゲート７６８に当接する。（側壁スペーサによって形成されるソースエクステンション７６５Ａは、図１５Ｄには図示されない。）ソース領域７６４Ａは、隙間８６６分Ｐ＋コンタクト領域７６３から離れて間隔を空けられる。Ｎ＋ドレイン領域７６４Ｂは、ゲート７６８に当接する。（側壁スペーサ７６７によって形成されるドレインエクステンション７６５Ｂは、図１５Ｄには図示されない。）Ｎ＋ドレイン領域７６４Ｂはまた、そのほかの三面においてトレンチ７６２に当接する。図１４Ｄは、図１５Ｄに示す１４Ｄ−１４Ｄ断面において選び取られる。
図１５Ｅは、図１４Ｅに示すＮＭＯＳ７８０の平面図である。ＮＭＯＳ７８０は、Ｐ＋コンタクト領域７８３およびウェルコンタクト８９０と、輪状のＮ＋ソース領域７８４Ａ，７８４Ｃおよびソースコンタクト７９２と、囲まれたＮ＋ドレイン領域７８４Ｂおよびドレインコンタクト８８８と、ポリシリコンゲートコンタクト８８３を有する輪８８２の形状のポリシリコンゲート７８８と、を取り囲む、輪の形状のトレンチ７８２を有する。図示されるように、Ｎ＋ソース領域７８４Ａ，７８４Ｃは、ゲートリング８８２を取り囲み当接する。（側壁スペーサによって形成されるソースエクステンション７８５Ａ，７８５Ｃは、図１５Ｅには図示されない。）ソース領域７８４Ａは、隙間８８６分Ｐ＋コンタクト領域７８３から離れて間隔を空けられる。Ｎ＋ドレイン領域７８４Ｂは、ゲート７８８により囲まれ、マスクによって規定されＮ＋およびポリシリコンゲートマスクの相対位置により決定された距離ＬＤ１分ゲート７８８から間隔を空けられる。図１４Ｅは、図１５Ｅに示す１４Ｅ−１４Ｅ断面において選び取られる。
タイプＶの分離されたＢＣＤプロセス
本発明に係る他の好ましい実施の形態は、絶縁側壁と、シリコンの表面からトレンチの底部にまで延び、トレンチの底部においてトレンチの底部の下方にあるＮＩ領域と電気的にコンタクトする導電性中心部と、を深いトレンチに組み入れる。絶縁側壁は、二酸化ケイ素、窒化ケイ素、酸窒化膜もしくはサンドイッチ構造、または任意のその他の非導電性誘電体を備えてもよい。側壁の厚みは、トレンチの幅に依存して、１００オングストロームから３００オングストロームの範囲であってもよい。導電性材料は、好ましくはその場ドープされたポリシリコンであるが、代替的には、高温または高融点金属などのその他の導電性材料を備えてもよい。
上述されたタイプＩＩの分離と比較して、タイプＶの分離の分離トレンチ内に埋め込まれた導電性材料を追加することは、いくつかの利点を提供する。第一に、基板の上面からＮＩ領域およびＤＮ領域までの垂直方向の抵抗が著しく低減される。さらに、基板の上面からＮＩ領域およびＤＮ領域への電気的コンタクトは分離トレンチを介して行なわれ、ＮＩ領域およびＤＮ領域を基板表面へ接続するためのＮ型ウェルを不要にする。これにより、垂直方向のＤＮコンタクトのために必要な表面積が低減され、チップの全面積の許容できない増加を伴うことなく、より多くのコンタクトが使用されることを可能にする。
図１６Ａは、浮いているＣＭＯＳ９００Ａ，９００Ｂと、タイプＶの分離を使用して分離され、共通のＰ型基板９０１に製造された、準垂直なＮチャネルＤＭＯＳ９００Ｃと、の断面図を示す。ＰＭＯＳ９００ＡとＮＭＯＳ９００Ｂとは、深く注入されたＤＮフロア分離領域９０２Ａと、誘電体層９０６およびトレンチ導電層９０７を備えるトレンチ９２４Ａと、トレンチ９２４Ａの底部に配置されたＮＩ領域９０４と、を備える、タイプＶの分離構造によって囲まれる。この分離構造の内部において、Ｎ型ウェル９０９Ａは、ＰＭＯＳ９００Ａのボディ領域を形成するために使用される。Ｎ型ウェル９０９Ａはまた、ＤＮ領域９０２Ａに重なることにより直接的に、またはＮＩ領域９０４にコンタクトし重なることにより間接的に、ＤＮフロア分離領域９０２Ａにコンタクトするために使用される。しかし、Ｎウェル９０９ＡとＮＩ９０４との間のコンタクトは、タイプＶの分離では不要である。なぜなら、ＮＩ層とＤＮ層とは、トレンチ導電領域９０７を介してコンタクトされるからである。好ましい実施の形態では、Ｎ型ウェル９０９Ａのドープ分布は、非単調であり、少なくとも頂部ＮＷ１と深い部分ＮＷ１Ｂとを備え、好ましくはエネルギーおよびドーズ量が異なるリンチェーン注入を使用して形成される。Ｎ型ウェル９０９Ａの底部がＤＮ領域９０２Ａに重ならない場合には、介在するＰ型層９０５Ａが結果として生じる。Ｐ型層９０５Ａは浮いており、ＣＭＯＳ９００Ａ，９００Ｂの動作に実質的な電気的影響を及ぼさない。
ＤＮフロア分離９０２Ａによって仕切られた分離領域の内部においてまた、Ｐ型ウェル９０８は、ＮＭＯＳ９００Ｂのボディ領域を形成するために使用される。好ましい実施の形態では、Ｐ型ウェル９０８のドープ分布は、非単調であり、少なくとも頂部ＰＷ１と深い部分ＰＷ１Ｂとを備え、好ましくはエネルギーおよびドーズ量が異なるホウ素チェーン注入を使用して形成される。Ｐ型ウェル９０８の底部がＤＮ分離領域層９０２Ａに重ならない場合には、介在するＰ型層９０５Ｂが結果として生じる。層９０５Ｂはまた、Ｐ型であるので、Ｐ型ウェル９０８の電位に電気的に短絡される。
Ｎ型ウェル９０９ＡとＰ型ウェル９０８とは、介在するトレンチ分離を有さずに、互いに近接して配置されてもよい。しかし、好ましい実施の形態では、Ｎ型ウェル９０９ＡとＰ型ウェル９０８とは誘電体の充填されたトレンチ９２３によって分離され、このことがラッチアップに対する感受性を著しく低減する。誘電体のみの充填されたトレンチ９２３を使用することにより、トレンチ９２４Ａのような誘電体と導電体との充填されたトレンチが使用される場合よりも、ＰＭＯＳ９００ＡとＮＭＯＳ９００Ｂとの間の間隔を小さくできる。他の実施の形態では、Ｎウェル９０９ＡとＰウェル９０８との間に介在するトレンチは、トレンチ９２４Ａに類似して、内部に導電層を有して形成されてもよく、これによってより多くの空間が必要とされるが、ＤＮフロア分離領域９０２Ａへの追加のコンタクトが設けられる。
Ｎ型ウェル９０９Ａの内部において、ＰＭＯＳ９００Ａは、Ｐ＋ソース領域９１１ＡおよびＰ＋ドレイン領域９１１Ｂと、側壁スペーサ９１５および下にあるＬＤＤ９１２と、シリサイド９１７を有し、厚みｘｏｘ１を有する第一のゲート酸化膜層９１６の上に配置されたポリシリコンゲート９１８と、を備える。Ｐ型ウェル９０８の内部において、ＮＭ
ＯＳ９００Ｂは、Ｎ＋ソース領域９１０ＡおよびＮ＋ドレイン領域９１０Ｃと、側壁スペーサ９１５および下にあるＬＤＤ９１３Ａと、シリサイド９１７を有し、また第一のゲート酸化膜層９１６の上に配置されたポリシリコンゲート９１８と、を備える。ゲート酸化膜層９１６の厚みｘｏｘ１は、ＰＭＯＳ９００ＡとＮＭＯＳ９００Ｂとの両方に対して、最高の全体の性能および電圧能力のために最適化されてもよい。ゲート９１８を形成するために使用されるポリシリコン層は、ＮＭＯＳ９００ＢとＰＭＯＳ９００Ａとの両方に対して、Ｎ型ドープを備えてもよい。または代替的には、ＰＭＯＳ９００ＡはＰ型ドープされたポリシリコンを備えてもよい。
ＣＭＯＳデバイス９００Ａ，９００Ｂへの電気的接続は、ＩＬＤ層９１９を貫通してエッチングされたコンタクト開口を介して、金属層９２１およびバリヤメタル層９２２を用いて容易に行なわれる。ＤＮフロア領域９０２Ａへのコンタクトは、ＩＳＯ電極、トレンチ導電層９０７およびＮＩ領域９０４によって行なわれる。
準垂直なＮチャネルトランジスタ９００Ｃは、ＤＮフロア分離領域９０２Ｂと、ＮＩ領域９０４と、誘電体層９０６および導電体９０７を含むトレンチ９２４Ｂと、を備えるタイプＶの分離されたポケットを含む。Ｎドリフト（ＮＤ）領域９２５は、Ｐ＋コンタクト領域９１１Ｄ，９１１Ｅを介してコンタクトされたＰ型ボディ領域９１４から延びる。Ｎ＋ソース領域９１０Ｄ，９１０Ｅは好ましくは、図示されるように、Ｐ＋コンタクト領域９１１Ｄ，９１１Ｅに短絡される。ポリシリコン層と随意のシリサイド層９２１とを備えるゲート９２０は、ゲート酸化膜層９２２の上に載置される。ソースエクステンション領域９１３Ｂは、酸化物側壁スペーサ９１５の結果物であるが、トランジスタ９００Ｃ用のゲート形成工程がＰＭＯＳ９００ＡおよびＮＭＯＳ９００Ｂ用のゲート形成工程と共有されないのであれば、省略されてもよい。オン状態において、チャネル領域は、ゲート酸化膜層９２２の下方のボディ領域９１４に亘って形成される。Ｎドリフト領域９２５は、埋め込まれたドレインとして使えるＤＮフロア分離領域９０２Ｂへ、チャネル領域を接続する。トレンチ９２４Ｂの導電層は、ドレイン電極９２６とＮＩ領域９０４との間の、および、ＮＩ領域９０４を介してＤＮフロア分離領域９０２Ｂへの、電気的接続を設ける。
トランジスタ９００Ｃの断面図は、二つのソース領域９１０Ｄ，９１０Ｅと共通のドレイン（ＤＮフロア分離領域９０２Ｂ）を共有する二つのボディ領域９１４とを有する、単一のセルを図示する。実際のトランジスタは、多数セルデバイスまたは多数ストライプデバイスにおいて、多数のセルまたはストライプを備えてもよい。
図１６Ｂは、Ｐ型基板９４１に製造され、タイプＶの分離を使用して分離された、三つのバイポーラトランジスタの断面図を示す。三つのバイポーラトランジスタと、その構成要素であるタイプＶの分離構造、ウェル、注入部、浅い注入部および相互接続は、同一の基板内に、モノリシックにかつ同時に製造されてもよい。
ＮＰＮ９４０Ａは専用のＰＢベース注入部９４８を使用し、一方、ＮＰＮ９４０ＢはベースとしてＰ型ウェル９４７Ａを利用する。Ｐ型ウェル９４７Ａは、ＮＭＯＳ９００ＡにおけるＰウェル９０８と同一のプロセス工程において製造される。ＮＰＮ９４０Ａでは、ＤＮフロア分離領域９４２Ａと、ＮＩ領域９６０Ａと、第一のＮ型ウェル９４６とは、ＮＩ領域９６０Ａとトレンチ９６０内の導電部９４５とを介して互いに短絡された、コレクタを電気的に形成する。トレンチ誘電体層９４４は、導電部９４５を基板９４１から分離する。
図１６Ｂは、Ｎ型ウェル９４６とＤＮフロア分離領域９４２Ａとの間の、介在するＰ型フローティング層９６１Ａを示す。Ｐ型フローティング層は好ましくは、Ｎ型ウェル９４６の底部をＤＮフロア分離領域９４２Ａに重ねることにより、省略されてもよい。好まし
い実施の形態では、Ｎ型ウェル９４６は、非単調のドープ分布を含み、深い埋め込まれたＮＷ１Ｂ部分よりも低いドープ濃度を有する表面部分ＮＷ１を有する。表面部分ＮＷ１はＰＢベース９４８に広がるデプレッションを低減し、これによりＮＰＮ９４０Ａのアーリー電圧ＶＡを増加させる。一方、Ｎ型ウェル９４６の深い部分ＮＷ１Ｂは、ＤＮ層９４２Ａと結合し、コレクタ抵抗を低減するのに役立つ。Ｎ型ウェル９４６がＤＮ領域９４２Ａに重ならなければ、コレクタ抵抗はさらに高い。好ましい実施の形態では、第一のＮ型ウェル９４６のドープ分布は、エネルギーおよびドーズ量の異なるリンチェーン注入を使用して形成される。上側のコレクタコンタクトは、トレンチ９６０の導電部９４５を介して容易に行なわれる。ベースへのコンタクトは、浅いＰ＋コンタクト領域９５１Ａを介して達成される。Ｎ＋領域９５０Ａはエミッタを形成する。タイプＶのデバイス分離は、誘電体層９４４と、下にあるＮＩ領域９６０Ａにコンタクトする導電部９４５と、を有するトレンチ９６０、およびＤＮフロア分離領域９４２Ａを含むが、これもまた（誘電体層９４４を除いて）コレクタの一部である。
ＮＰ９４０Ａのエミッタ、ベースおよびコレクタへのコンタクトは、ＩＬＤ層９５２に形成されたコンタクト窓を通って延びる金属層９５４およびバリヤメタル層９５３を介して、達成される。浅いトレンチがＰＢベース注入部９４８よりも深くないのであれば、Ｎ＋領域９５０Ａ（エミッタ）をＰ＋領域９５１Ａから分離するために、浅いトレンチ分離（図示せず）が使用されてもよい。ポリシリコンエミッタ（図示せず）がエミッタとしてのＮ＋領域９５０Ａの代わりとされてもよい。
Ｐウェル９４７ＡがＮＰＮのベースとしてのＰＢベース注入部９４８に代替し、ベース（Ｐウェル９４７Ａ）とＤＮフロア分離領域９４２Ｂとの間に含まれるＮ型ウェル９４６に匹敵するＮウェルがない点を除いて、ＮＰＮ９４０Ｂは上述したＮＰＮ９４０Ａと類似である。
Ｐ型ウェル９４７Ａは、サブミクロンＮＭＯＳ、たとえばＮＭＯＳ９００ＢにおけるＰ型ウェル９０８（図１６Ａ）を集積するために最適化されたＰウェルと同一のドープ分布を備えてもよい。この手法を使用することで、電流ゲイン、ブレークダウン電圧および周波数応答への悪影響と引き換えに、ＮＰＮ９４０Ａと比較してＮＰＮ９４０Ｂの性能は妥協され得る。逆に、それ自身の専用のＰ型ベース注入部９４８を有することで、ＮＰＮ９４０Ａの性能は最小限の妥協を必要とし独立して最適化され得る。
ＰＮＰ９４０Ｃはまた、専用のＮＢベース９４９を使用して、Ｐ型基板９４１に製造される。Ｐ＋領域９５１ＣはＰＮＰ９４０Ｃのエミッタを形成する。Ｐ型ウェル９４７Ｂはコレクタを形成し、好ましくはエネルギーおよびドーズ量の異なるホウ素チェーン注入を使用して形成された、頂部ＰＷ１と深い部分ＰＷ１Ｂとを少なくとも備える、非単調のドープ分布を好ましくは有する。Ｐ型ウェル９４７ＢとＤＮフロア分離領域９４２Ｃとの間に介在するＰ型層９６１Ｃは、有利には、コレクタとタイプＶの分離構造との間の高いブレークダウン電圧を提供してもよい。しかしながら、Ｐ型層９６１Ｃは、非常に薄くてもよく、Ｐ型ウェル９４７Ｂの深い部分ＰＷ１Ｂの底部がＤＮフロア分離領域９４２Ｃと重なるのであれば、存在すらしなくてもよい。好ましい実施の形態では、コレクタおよび分離は、同一の電位を有するように、金属化層により一体に接続される。Ｐウェル９４７Ｂの頂部ＮＷ１はＰＢベース９４９に広がるデプレッションを低減し、これによりＰＮＰ９４０Ｃのアーリー電圧を増加させる。一方、Ｐ型ウェル９４７Ｂの深い部分ＮＷ１Ｂは、コレクタ抵抗を低減するのに役立つ。
ポリシリコンエミッタ（図示せず）がＰＮＰ９４０ＣのエミッタとしてのＰ＋領域９５１Ｃの代わりとされてもよい。
コレクタへの上側のコンタクトは、Ｐ＋コンタクト領域９５１Ｄを介して容易に行なわれる。ＤＮフロア分離領域９４２Ｃへのコンタクトは、トレンチ導電部９４５Ｃによって設けられる。また、ベースへのコンタクトは、Ｎ＋コンタクト領域９５０Ｃを介して達成される。Ｐ＋領域９５１Ｃはエミッタを形成する。タイプＶの分離構造は、導電部９４５と誘電体層９４４とを含むトレンチ９６０と、下にあるＮＩ領域９６０Ｃと、ＤＮ分離領域９４２Ｃとを含み、これらは一体でＰＮＰ９４０Ｃの全体を取り囲む。ＰＮＰ９４０Ｃのエミッタ、ベースおよびコレクタへのコンタクトは、ＩＬＤ層９５２に形成されたコンタクト窓を通って延びる金属層９５４およびバリヤメタル層９５３を介して、達成される。
深く注入されたＤＰ領域９４３Ａ，９４３Ｂが、リークを抑制しより小さな間隔を空けることを可能とするために、ＤＮフロア分離領域９４２Ａ，９４２Ｂ，９４２Ｃの間に存在してもよい。
結合された発明
本発明の特定の実施の形態が開示されたが、これらの実施の形態は例示のみであって、限定的なものではないことを理解されたい。本発明の広い原理に従った多くの追加のまたは代替する実施の形態が、当業者には明白であろう。
たとえば、任意のデバイスに使用されるＮ型ウェルは、分離トレンチから離れて空間を空けられてもよく、分離トレンチのいずれかの側に当接してもよく、両側のトレンチによって囲まれてもよい。開示されたタイプＩＩの分離に携わる任意のデバイスは、タイプＶの分離に適応されてもよい。Ｎ型ウェルとＰ型ウェルとは、介在するトレンチを含んでもよく、互いに当接してもよい。分離されたデバイスと分離されていないデバイスとが同一の集積回路において混在してもよい。デバイスは、タイプＩＩまたはタイプＶの分離を実行するための比較的深いトレンチを使用してもよいが、特にデジタル回路に使用される高密度ＣＭＯＳ領域において、浅いトレンチ分離を組み入れてもよい。側壁スペーサによって規定されたドリフト（ＬＤＤ）領域に携わる任意のＣＭＯＳトランジスタは、マスクによって規定されたドリフト領域を含むように変更されてもよい。

Claims (11)

  1. 分離された接合型電界効果トランジスタであって、
    第一導電型の半導体基板と、
    前記基板に埋め込まれた、前記第一導電型と反対の第二導電型である、フロア分離領域と、
    誘電体材料を含み、前記基板の表面から下方へ延びる充填されたトレンチであって、前記充填されたトレンチの底部は前記フロア分離領域の上表面の上方に配置される、充填されたトレンチと、
    前記充填されたトレンチの底部から少なくとも前記フロア分離領域の前記上表面にまで下方へ延びる、第二導電型の側壁分離領域とを備え、前記側壁分離領域は、前記基板に埋め込まれ、かつ上方へ前記基板の表面までは延びず、前記フロア分離領域と充填されたトレンチと側壁領域とが一体で前記基板の分離されたポケットを囲み、
    前記分離されたポケット内の前記基板の前記表面に近接する前記第一導電型のソース領域と、
    前記分離されたポケット内の前記基板の前記表面に近接する前記第一導電型のドレイン領域と、
    前記ソース領域と前記ドレイン領域との間に配置された前記第二導電型のゲート領域であって、前記トランジスタのチャネル領域は前記ゲート領域と前記フロア分離領域との間の前記分離されたポケットの一領域を含む、ゲート領域と、
    前記ゲート領域と前記ドレイン領域との間に配置され、かつ前記ゲート領域に接触する前記第二導電型の低濃度ドープ領域とを備える、分離された接合型電界効果トランジスタ。
  2. 前記基板の前記表面の上方に配置され、前記ソース領域に電気的にコンタクトする、ソース電極と、
    前記基板の前記表面の上方に配置され、前記ゲート領域に電気的にコンタクトする、ゲート電極と、
    前記基板の前記表面の上方に配置され、前記ドレイン領域に電気的にコンタクトする、ドレイン電極と、をさらに備える、請求項１に記載の分離された接合型電界効果トランジスタ。
  3. 前記ゲート領域は少なくとも上側部分と下側部分とを含み、前記上側部分は前記下側部分の上方に配置され、前記下側部分は前記上側部分の最大ドープ濃度よりも高い最大ドープ濃度を有する、請求項１に記載の分離された接合型電界効果トランジスタ。
  4. 前記ソース領域は少なくとも上側部分と下側部分とを含み、前記上側部分は前記下側部分の直接の上方に配置され、前記下側部分は前記上側部分の最大ドープ濃度よりも高い最大ドープ濃度を有する、請求項１に記載の分離された接合型電界効果トランジスタ。
  5. 前記ドレイン領域は少なくとも上側部分と下側部分とを含み、前記上側部分は前記下側部分の直接の上方に配置され、前記下側部分は前記上側部分の最大ドープ濃度よりも高い最大ドープ濃度を有する、請求項１に記載の分離された接合型電界効果トランジスタ。
  6. 前記充填されたトレンチは、前記側壁領域に電気的にコンタクトする導電性材料をさらに含む、請求項１に記載の分離された接合型電界効果トランジスタ。
  7. 前記基板の前記表面の上方に配置され、前記導電性材料と側壁領域とフロア分離領域とに電気的にコンタクトする、分離電極をさらに備える、請求項６に記載の分離された接合型電界効果トランジスタ。
  8. 前記分離されたポケットの外部の前記基板の表面に配置された前記第二導電型の終端領域をさらに備える、請求項１に記載の分離された接合型電界効果トランジスタ。
  9. 前記第一導電型の基板コンタクト領域をさらに備え、前記基板コンタクト領域は前記分離されたポケットの外部の前記基板の前記表面に配置され、前記基板コンタクト領域は前記基板のドープ濃度よりも高いドープ濃度を有する、請求項１に記載の分離された接合型電界効果トランジスタ。
  10. 前記第一導電型の埋込層をさらに備え、前記埋込層は前記基板のドープ濃度よりも高いドープ濃度を有する、請求項９に記載の分離された接合型電界効果トランジスタ。
  11. 前記ゲート領域は、前記基板の前記分離されたポケット内に配置される、請求項１に記載の分離された接合型電界効果トランジスタ。
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