JP5925374B2 - 絶縁分離された集積回路装置 - Google Patents
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Description
半導体集積回路(IC)チップの製造においては、チップの表面上に形成されたデバイスを電気的に分離することが必要であることが多い。これを行なう種々の方法がある。一つの方法は、チップの表面が窒化ケイ素のような比較的固い材料によりマスクされ、マスクの開口において厚い酸化膜層が熱的に成長する、周知のシリコン局所酸化(Local Oxidation Of Silicon, LOCOS)プロセスを使用することによる。他の方法は、シリコンに溝
をエッチングし、その後その溝に酸化ケイ素のような誘電体材料を充填することであり、トレンチ分離としても知られている。LOCOS、トレンチ分離の両方ともに、装置間の不要な表面導電を防止することができるが、完全な電気的分離は容易に行なわれない。
の上方へ浮遊できない。この制限は重大であり、NMOSトランジスタのハイサイドスイッチ、アナログパストランジスタ、または双方向スイッチとしての使用の妨げとなる。このことはまた、電流検出をより困難にし、NMOSデバイスをより電子なだれ耐性(avalanche rugged)にするために必要とされる集積ソース−ボディ短絡(integral source-body shorts)の使用を妨げることが多い。
な基板ノイズにさらされる。
集積デバイスの完全な電気的分離は、典型的には、三重拡散、エピタキシャル接合または誘電体分離を用いて達成される。完全な電気的分離の最も一般的な形式は接合分離である。酸化物がデバイスまたは回路の各々を取り囲む誘電体分離ほど理想的ではないものの、接合分離は歴史的に、製造コストと分離性能との間の最善の妥協を提供してきた。
P型分離の環状リングによって取り囲まれた、N型エピタキシャル層のP型基板上への成長を要する、複雑な構造を必要とする。エピタキシャル層の成長は遅く、時間を要し、半導体ウェハの製造における最も費用のかかる一工程を代表する。分離拡散もまた、長期間(最大18時間)の高温拡散を使用して形成され、費用がかかる。寄生素子の抑制を可能にするために、高濃度ドープN型埋込層NBLもまた、エピタキシャル成長以前にマスクされ選択的に導入されなければならない。
リチャード・ケイ・ウィリアムズらによる米国特許第6,855,985号明細書、第6,900,091号明細書、第6,943,426号明細書は、これらの各々が本明細書中に引用により援用されるが、これらに開示されるように、CMOSトランジスタ、バイポーラトランジスタおよびDMOSトランジスタを集積する完全分離プロセスは、高温拡散またはエピタキシーを必要とすることなく達成される。このモジュール式のBCDプロセスの原理は、高温プロセスを実質的に必要とせず自己形成する分離構造を製造するための、輪郭に合わせた酸化物を介した高エネルギー(MeV)イオン注入に依存する。輪郭に合わせた酸化物を介した共形イオン注入の原理は、厚い酸化膜層を通ってドーパントを注入することにより原子がシリコン表面の近傍に配置され、薄い酸化膜層を通って注入することにより注入された原子はシリコンの表面から離れたより深くに配置される、という概念である。この低サーマルバジェットプロセスは、高温プロセスが用いられないためにドーパントの再分布がほとんどまたは全く起こらない、「注入されたままの」ドーパント分布によって利益を得る。
DMOSパワーデバイスに対して可能である。
本発明に係る分離構造は、埋め込まれたフロア分離領域と、フロア分離領域の上方に配置された誘電体の充填されたトレンチと、トレンチの底部からフロア分離領域へ延びる側壁分離領域とを含み、これらのすべては、一体に基板の分離されたポケットを取り囲む。フロア分離領域は基板内にドーパントを注入することにより形成され、同様に側壁分離領域は、トレンチに誘電体材料が充填される前に、トレンチの底部を経由してドーパントを注入することにより形成される。側壁分離領域は、注入エネルギーの異なる一連の注入により形成されてもよい。これらのプロセスは、注入された領域が本質的に、注入されたときにそうであったのと同一の寸法および形状のままであるように、低温環境において実行される。エピタキシャルプロセスまたはその他の高温プロセスは用いられない。このプロセスは、各ステップが任意の順序で実行されてもよいという意味において、モジュール化されている。もっとも、側壁分離領域を注入する前にトレンチをエッチングするのが好ましい。
先行技術のプロセスに関連する上述した制限を無くすために、本明細書中に開示されるデバイスは、LOCOSの代わりとして、浅い、中間の、または深いトレンチ分離された
領域(いわゆるSTIまたはDTI)を使用して分離される。これらの誘電体の充填されたトレンチは、高エネルギーのチェーンイオン注入を用いて結合され、フロア分離を形成し、かつ側壁分離の電圧能力を高める。
・タイプIの分離:深い高エネルギーイオン注入されたフロア分離と、誘電体の充填されたトレンチ側壁分離であって、側壁分離に関連しない浅いトレンチに対する選択肢を有するものと、の組合せ。
・タイプIIの分離:深い高エネルギーイオン注入されたフロア分離と、トレンチの底部に形成された追加的な分離注入部を有する、誘電体の充填されたトレンチ側壁分離と、の組合せ。
・タイプIIIの分離:深い高エネルギーイオン注入されたフロア分離と、側壁分離に必ずしも関連しない誘電体の充填されたトレンチを有する、チェーン注入部が形成された接合側壁分離と、の組合せ。
タイプIIのエピレス分離構造は、図1Aのデバイス分離構造1に示されるが、P型基板2内に形成され誘電体の充填されたトレンチ4A〜4Dを有するN型フロア分離領域3A,3Bと、トレンチ4A〜4Dの底部に形成された側壁N型ドープ分離(NI)領域5A〜5Dと、を備える。随意のP型領域7は、基板2内に、フロア分離領域3A,3Bよりも浅いもしくは深い深さに、または等しい深さに、形成される。結果としてP型ポケット6A,6Bおよび6Dが形成されるが、これらは、各々のポケットの底部における接合分離と各々のポケットの側壁を取り囲む誘電体の充填されたトレンチとの組合せによって、P型基板2から電気的に分離される。
りも負にまでさえ、動作してもよい。分離されたポケットは同様に、分離の形成前および/または後に導入された追加のP型またはN型ドープ領域を含んでもよい。
図2A,図2Bは、高温プロセスまたはエピタキシーを必要とせず完全に分離された種々のバイポーラデバイス、CMOSデバイスおよびDMOSデバイスの製造に関する、モジュール化されたプロセスアーキテクチャ30,40を示す。
ければならない。
・側壁の分離およびSTIの形成
・相補型ウェルおよび深い注入の形成
・相補型バイポーラベースの形成
・デュアルゲートの形成
プロセスフロー30に示す工程に続いて、図2Bのモジュール化された集積プロセス順40が、次の工程とともに続く。
・DMOSボディの形成
・浅いドリフトおよび側壁スペーサの形成
・ソースおよびドレイン注入部の形成
・ポリシリコンエミッタの形成
・コンタクトの形成
・多層相互接続の形成
・バンプメタル再分布層の形成
・パッシベーション
・アンダーバンプメタルおよびバンプの形成
本プロセスの重要な特徴は、そのモジュール性、または所望の組のデバイスを実行するために必要とされるプロセスのみを実行する能力である。そのため、上に列記され図2A,2Bに示す工程の多くは、随意である。図2Aのモジュール化されたプロセスアーキテクチャ30を再度参照して、相補型ウェルの形成は、一連のマスクおよび注入部の形成を備え、その後高温拡散および最小限のドーパントの分離は行なわれない。たとえば、予め注入された酸化物は、注入の前にたとえば850℃〜900℃の低温において熱的に成長し、数百オングストロームの厚みに達し、表面濃度を最小化し得る。一つの予め注入された酸化物が、酸化物の除去および再成長の必要なく、複数のウェル注入に使用されてもよい。一つ以上のP型およびN型ウェルが、異なる電圧デバイスの製造を容易に行なうために、異なる領域で形成されてもよい。
成され、少なくとも頂部PW1と埋め込まれたもしくは深い部分PW1B、またはエネルギーおよびドーズ量の変動する注入部を備える任意の数の領域を含み得る、非単調または非ガウシアンドープ濃度分布を形成する。深い部分PW1Bは、上方のウェル部PW1よりも、よりドーズ量の大きい注入部およびより高い濃度を備えてもよい。
ドープ濃度分布を形成する。深い部分NW1Bは、上方のウェル部NW1よりも、ドーズ量の大きい注入部およびより高い濃度を備えてもよい。
いて、STIはある種の「分離」を提供する。しかし、本明細書中に開示されるタイプIIのトレンチ分離は、デバイスを完全に分離することができ、P型基板ポテンシャルより高く浮くことを可能とするが、STIはこのようなことはできない。特に、深く注入されたフロア分離領域DNに接続するにはSTIは浅すぎ、それゆえにSTIは、タイプIIの分離が形成する方法において、浮いているポケットを形成しない。
度および均一性に影響を与える高密度において、アスペクト比の高いトレンチよりもエッ
チングおよび再充填が容易である。この範囲の浅い側の限界値において、STI深さは、N+およびP+注入部を重なりまたは接触から電気的に分離するために十分であるが、より深いバイポーラベース注入部の横方向長さを制限するほどには十分深くない。たとえば、NPNバイポーラトランジスタにおいて、STIは、N+エミッタとP+ベースコンタクト注入部との間に挿入されてもよいが、PBベース注入部のN+コレクタ注入部への横方向の重なりを防止するには不十分であり、そのことがデバイスのベース−コレクタ間のブレークダウン定格(breakdown rating)に影響を与える。逆に、STI深さが一定の範囲の高い側の限界値にありベース注入部よりも深いように選択されるのであれば、P+コンタクトからのPBベースの接続を断つために、N+エミッタとP+ベースコンタクトとの間に挿入することはできない。
ク電流が増加する。
エミッタまたは注入されたエミッタのいずれかを使用して形成されてもよい。注入されたエミッタのベース領域は、ポリシリコンエミッタのベース領域よりも深くてもよい。
化膜が望まれる。6Vのデバイスに対して150オングストロームのゲート、および12Vのデバイスに対して300オングストロームのゲートが、実施例に含まれてもよい。
ロセスフローの利点の一つは、第一および第二のポリシリコン層の間に、ポリ−ポリ間(poly-to-poly)キャパシタを形成できることである。
浅いドリフトまたは低濃度ドープドレイン(Lightly-doped Drain、LDD)注入部は
、マスクされ注入されて、続いてたとえばより低濃度ドープされた12V〜20Vのドリフト領域、および、より高濃度ドープされた1.5V、3Vまたは5Vのドリフト注入部を含む。これらの浅い注入後に、伝統的な方法を使用して、たとえば厚い酸化膜を堆積し異方性エッチングを使用してエッチングすることにより、側壁スペーサ酸化膜が形成される。
イ素、またはその他の好適な誘電体材料の堆積などの、従来のプロセスにより形成される。高周波数ポリシリコンエミッタバイポーラトランジスタが所望される場合には、プロセスはフロー43に続き、ポリシリコンエミッタ窓が開かれポリシリコンが堆積される。ポリシリコンは、その場ドープされてもよく、または、ドープされずに堆積され、その後、マスクされイオン注入されて、P型およびN型ポリシリコンエミッタを形成してもよい。そのような高周波数バイポーラトランジスタが必要でないのであれば、代わりにフロー44を使用してポリシリコンエミッタ工程を省略してもよい。
を使用して、多層の相互接続が形成される。第一の金属層が第二のILD層で覆われ、そのプロセスが繰り返されて金属相互接続の追加のレベルを形成してもよい。金属の厚さはエッチングされる線幅の最小値に依存するが、より高い電流密度を取り扱うために、低いレベルは典型的には0.3〜0.8ミクロンの範囲であってもよく、一方、高いレベルは典型的には最大3ミクロンの厚みであってもよい。
図3Aは、共通のP型基板61内に製造された二つの分離されたCMOSデバイス、すなわちCMOS1とCMOS2との断面60を示す。CMOS1は、フロア分離領域62A、誘電体の充填されたトレンチ70およびNI領域65によって基板61から分離された、第一の分離領域内に形成される。この分離領域の内部で、第一のN型ウェル66が、第一のPMOS60Aを含むボディまたはウェル領域を形成するために使用される。N型ウェル66はまた、フロア分離領域62Aに重なることによって直接的に、またはNI領域65にコンタクトし重なることによって間接的に、フロア分離領域62Aにコンタクトするために使用される。好ましい実施の形態では、N型ウェル66のドープ分布は非単調であり、少なくとも頂部NW1と深い部分NW1Bとを備え、N型ウェル66はエネルギーおよびドーズ量の異なるリンチェーン注入を使用して形成される。N型ウェル66の底部がフロア分離領域62Aに重ならない場合、介在するP型領域64Aが結果として生じる。P型領域64Aは浮いており、CMOS1に実質的な電気的影響を及ぼさない。
を増加する。一方、深い部分NW1Bは、DNフロア分離領域102Aに結合し、コレクタ抵抗を低減するのに役立ち、コレクタの飽和電圧を低減する。好ましい実施の形態では、第一のN型ウェル106Aのドープ分布は、エネルギーおよびドーズ量の異なるリンチェーン注入を使用して形成される。
制するために、DNフロア分離領域102A,102B間に形成されてもよい。
60Aまたは60Cと同一のN型ウェルに依存することにより、PNP130Bの性能は妥協され得る。逆に、PNP130Aは、専用のN型ベース注入部139を含むが、他の集積されたデバイスの性能を妥協することなく独自に最適化され得る。
図4A〜4Cは、上述されたモジュール式のBCDプロセスにおいて構成され得る、いくつかの分離されていないおよび分離された高電圧Nチャネルトランジスタを示す。これらのデバイスは、表面電界を緩和し、デバイスのアヴァランシェ・ブレークダウン(avalanche breakdown)電圧能力を高めるために、深く注入されたN型ドリフト領域NDを使
用して形成される。深いND層は、12Vのドリフト領域を形成するために使用される浅いポストポリシリコンLDD領域と違い、ゲートにセルフアラインされない。深い接合は、最適化されたとき、浅いセルフアラインされたドリフト領域よりも、より低い表面電界と低減されたホットキャリア効果との能力を提供する。
を完全に排除できる。しかしながら、ソースエクステンション168は深いドリフトND166と比較して相対的に高濃度にドープされるために、DMOS160の動作に及ぼすソースエクステンション168の影響は無視し得る。
型ウェル206、基板201A、またはその他の一定のまたは変動する電位と同一であってもよい。フロア分離領域202とN型ドリフト領域208との最大の許容可能な電圧差は、介在するP型領域201Bのパンチスルーにより制限される。一方、フロア分離領域202とP型ウェル206との最大電圧差は、これら二つの領域間のアヴァランシェ・ブレークダウン電圧により設定される。フロア分離領域202がドレイン領域209Aと同一の電位に接続されるのであれば、このパンチスルーブレークダウンは回避され得る。しかしながら、フロア分離領域202が基板201Aと同一の電位に接続されるのであれば、P型ウェル206は基板201Aよりも負の電位にバイアスされ得る。
多くのパワーアプリケーション(power application)において、整流器としての用途
のために、または、スイッチングコンバータ(switching converters)におけるブレイクビフォーメイク(break-before-make)間隔の間にインダクタ電流を再循環するために、
分離された高電圧ダイオードが必要とされる。図6Aは、DNカソード302と、P型ウェル305内に囲まれたP+領域309A,309Bを備えるセグメント化されたアノードとを備える、そのような分離されたダイオード300の一つを示す。本発明の一実施の形態では、P型ウェル305のドープ分布は非単調であり、少なくとも頂部PW1と深い
部分PW1Bとを備え、エネルギーおよびドーズ量の異なるホウ素チェーン注入を使用して形成される。
他の分離されたダイオード330が図6Bに示される。ダイオード330は、DNカソード領域332と、P型ウェル336A,336B内に囲まれたP+領域339A,339Bを備えるセグメント化されたアノードとを備える。一実施の形態では、P型ウェル336A,336Bのドープ分布は非単調であり、少なくとも頂部PW1と深い部分PW1Bとを備え、好ましくはエネルギーおよびドーズ量の異なるホウ素チェーン注入を使用して形成される。
限である。特に、P型ポケット331B,331DはそれぞれP型ウェル336A,336Bに電気的に短絡される。一方、ポケット331C,331Eは、全方向においてN型材料によって、すなわち、上方のN型ウェル337A,337B,側方のNI領域334A,334B,334C,334Dおよび下方のDNカソード領域332によって囲まれ、電気的に浮いている。
「常時オフ」のデバイスである従来のエンハンスメント・モードMOSFETとは異なり、JFETは、ソース電位にバイアスされたゲートを有していてもドレイン電流を流す。すなわち、JFETは、VGS=0において電気伝導する。他のトランジスタがまだ動作していないとき、スタートアップ回路のための電流源を形成する場合に、そのようなデバイスが便利である。
拡散エミッタを有するバイポーラトランジスタは、その最大周波数において、ベース領域とエミッタ領域との両方に亘るキャリア移動によって制限される。そのようなデバイスの高周波能力を改善するための従来技術の方法は、ベース領域を有するダイレクトコンタクトにおいて拡散エミッタとポリシリコンとを置き換えることである(たとえば、ミヒャエル・ライシュ(Michael Reisch)著、「ハイフリークエンシー・バイポーラ・トランジスタ(High-frequency Bipolar Transistors)」、シュプリンガー(Springer)、2003年を参照)。極度に浅いポリシリコンエミッタ用のベース深さを調整することにより、数十ギガヘルツの周波数が得られる。
Dプロセスと異なり、上述のモジュール化されたプロセスは、高周波の相補型(すなわち、NPNおよびPNP)バイポーラデバイスを集積する能力を有する。さらに、好ましい実施の形態では、そのようなバイポーラトランジスタのドープ分布は、デジタルスイッチング速度を増加するよりもむしろ、デバイスの「アナログ」性能を高めるために、注文に合わせて製造される。最適化されたアナログ特性は、コレクタ電流の広い範囲を超えて相当に一定な電流ゲインβと、高いアーリー電圧VAと、多大な相互コンダクタンスgmと、高いゲインバンド幅の製品と、を得ることを含む。
よく、P型ウェル406の底部がDNフロア領域402Aと重なるのであれば、存在すらしなくてもよい。頂部PW1の低いドープ濃度は、NBベース410に広がるデプレッションを低減し、これによりアーリー電圧VAを増加させる。一方、深い部分PW1Bは、コレクタ抵抗を低減し、トランジスタの飽和を改善する。
タイプIIのトレンチ分離において分離されたデバイスの電圧能力は、注入された領域の相対的な接合深さによって決定される。他のトレンチ分離の構成と異なり、分離されたデバイスの最大ブレークダウン電圧は、トレンチ深さによって決定されず、深く注入されたDNフロア分離領域の深さおよび注入エネルギーによって決定される。
レークダウンの発生時におけるP型ポケット431B内に広がるデプレッションの幅である。また、xnetは、P+領域435とDNフロア分離領域432との間の「正味の厚
み」である。そのような例において、ブレークダウン電圧は主として、DNフロア分離領域432のドープ濃度と、基板431Aのドープ濃度と同一値である分離されたP型ポケット431Bのドープ濃度と、によって決定される。
netである。完全にデプレッションされた低濃度ドープされたP型ポケット431Bは
、PINダイオードの真性領域に類似する挙動をする。結果として、ブレークダウン電圧は、低濃度ドープされた領域431Bの厚みxnetに線形的に比例する。これは数学的
には、BV≒Ecrit・xnet+BV0として概算できる。ここで、Ecritは、
濃度に依存して20〜35V/μmで変動するシリコンの臨界アヴァランシェ電場である。BV0は、真性層がゼロの厚みを有する、すなわちxnet=0であるときの、PN接
合のブレークダウンを概算する線形近似パラメータである。
い層および高い電圧に対して線形的に拡大するが、今日商業的に利用可能なイオン注入機の最大エネルギーによって、このブレークダウン電圧は数十ボルトに制限される。
DNフロア分離領域の上表面との間に重なり隙間を埋める、介在するNI層を導入することにより、深いトレンチ側壁の分離の必要を回避し、より深くより高エネルギーのフロア分離を可能とする。より深いフロア分離は、任意の分離されたN型ウェルの形成に、追加的な設計検討を科す。N型ウェルは好ましくは、不要な浮いているP型領域の形成を回避するために、DNフロア分離領域に重なるまたはほぼ重なる深い部分を含むべきである。または、浮いているP型領域は、DNフロア分離領域とN型ウェルとが互いに「パンチスルー」し重なっている注入された領域と電気的に類似する挙動をするように、可能な限り(垂直方向に)薄く保たれるべきである。
離として示される。図示されるように、ドーパント分布は、基板表面に対して垂直に、トレンチ434に対して平行に規定される。この特有の分布は、NIトレンチ注入部の存在しない、トレンチから十分離れて計測される。
による横方向の散らばり(straggle)が、注入部を横方向に、トレンチ自身よりもわずかに大きな幅にまで広げる。
0D断面におけるドーパント分布を示す。図示されるように、P型基板451A(ドーパント分布531で表される)に形成されたDNフロア分離領域452(ドーパント分布532で表される)は、NI領域453(ドーパント分布533で表される)に重なる。N型ウェル455は、上側部分NW1(ドーパント分布535で表される)と、深い部分NW1B(ドーパント分布534で表される)とを備える。P型領域は、深い部分NW1B(分布534)の底部を、NI領域453(分布533)から分離しない。すなわち、Δx1≦0である。NI領域453が存在しない断面において、深い部分NW1B(分布534)とDNフロア分離領域452(分布532)との間には、基板451Aと同一の濃度を有するP型ポケット451B(図示せず)の介在する部分を備える、Δx2の隙間がある。
非単調のドープを有する連続したN型領域を形成することを、明らかにする。
チ615A、トレンチ底部のNI領域613AおよびDNフロア分離領域612Aによって囲まれる。分離されたポケット611Cは、同心の誘電体の充填されたトレンチ615B、トレンチ底部のNI領域613BおよびDNフロア分離領域612Bによって囲まれる。図示されるように、パンチスルーブレークダウンの危険性を低減するために、NI領域613A,613Bの間にDP領域614が配置される。DNフロア分離領域612A,612Bは、DNフロア分離領域613A,613B間の横方向の分離がNI領域613A,613B間の横方向の分離よりも大きいように、NI領域613A,613Bの縁から引き戻される。このようにして、分離された領域がより緊密に実装され、チップ寸法を低減することができる。
分離されたポケット間の間隔の低減を可能とすることとは別に、DP注入部は、低電圧および高電圧のNMOS形成において、有効なP型ウェルの抵抗率を下げるために使用されてもよい。たとえば、図13Aでは、一対の相補的な低濃度ドープドレイン(LDD)MOSFETトランジスタが形成され、トレンチ分離によって分離される。
本発明のプロセスは完全に分離されたデバイスの集積を可能にするが、そのモジュール性のために、設計者は、完全な分離が必要でない時にNI注入部およびDN注入部を省略することができる。そのようにするとき、完全に分離されたBCDデバイス集積は、NPNバイポーラトランジスタを有するCMOSへ、すなわち、より少ないマスクとより低いコストとを有するBiCMOSプロセスへと復帰する。このアーキテクチャのモジュール性はさらに、CMOSが分離されていても分離されていなくても、CMOSの電気的特性
は不変のままであることを意味する。NPNの電気的特性は、DN層が分離された形のコレクタ抵抗を低減することを除いて、不変のままである。NPNは、周辺のP型基板への逆方向バイアスされた接合を本質的に形成するN型ウェルの内部において形成されるので、ちょうどPMOSデバイスのように「自己分離」する。
。ドリフト領域の長さLS1,LD1は、パッシブ終端の長さLS2,LD2とは独立して最適化されてもよい。いくつかの実施の形態において、ドリフト領域はまた、そのドープ分布もまた独立して最適化されるように、パッシブ終端と異なるプロセス工程により形成されてもよい。
、ゲートシリサイド749と、側壁スペーサ747とを備える。このデバイスは、側壁スペーサ747により規定された、従来のLDDCMOSプロセスの結果物である、ソースエクステンション745Aを含む。長さLD1を有する、マスクによって規定されたドレインエクステンション745Bは、オン状態において電流を流す。図14Aおよび14Bのデバイスと異なり、ドレイン744Bとトレンチ742との間にN−ドリフト領域は存在しない。NMOS740の他の特徴は、上述したNMOS720の特徴と同様である。
1分ゲート728から間隔を空けられ、トレンチ722から距離LS2分の間隔を空けられる。図14Bは、図15Bに示す14B−14B断面において選び取られる。
本発明に係る他の好ましい実施の形態は、絶縁側壁と、シリコンの表面からトレンチの底部にまで延び、トレンチの底部においてトレンチの底部の下方にあるNI領域と電気的にコンタクトする導電性中心部と、を深いトレンチに組み入れる。絶縁側壁は、二酸化ケイ素、窒化ケイ素、酸窒化膜もしくはサンドイッチ構造、または任意のその他の非導電性誘電体を備えてもよい。側壁の厚みは、トレンチの幅に依存して、100オングストロームから300オングストロームの範囲であってもよい。導電性材料は、好ましくはその場ドープされたポリシリコンであるが、代替的には、高温または高融点金属などのその他の導電性材料を備えてもよい。
OS900Bは、N+ソース領域910AおよびN+ドレイン領域910Cと、側壁スペーサ915および下にあるLDD913Aと、シリサイド917を有し、また第一のゲート酸化膜層916の上に配置されたポリシリコンゲート918と、を備える。ゲート酸化膜層916の厚みxox1は、PMOS900AとNMOS900Bとの両方に対して、最高の全体の性能および電圧能力のために最適化されてもよい。ゲート918を形成するために使用されるポリシリコン層は、NMOS900BとPMOS900Aとの両方に対して、N型ドープを備えてもよい。または代替的には、PMOS900AはP型ドープされたポリシリコンを備えてもよい。
い実施の形態では、N型ウェル946は、非単調のドープ分布を含み、深い埋め込まれたNW1B部分よりも低いドープ濃度を有する表面部分NW1を有する。表面部分NW1はPBベース948に広がるデプレッションを低減し、これによりNPN940Aのアーリー電圧VAを増加させる。一方、N型ウェル946の深い部分NW1Bは、DN層942Aと結合し、コレクタ抵抗を低減するのに役立つ。N型ウェル946がDN領域942Aに重ならなければ、コレクタ抵抗はさらに高い。好ましい実施の形態では、第一のN型ウェル946のドープ分布は、エネルギーおよびドーズ量の異なるリンチェーン注入を使用して形成される。上側のコレクタコンタクトは、トレンチ960の導電部945を介して容易に行なわれる。ベースへのコンタクトは、浅いP+コンタクト領域951Aを介して達成される。N+領域950Aはエミッタを形成する。タイプVのデバイス分離は、誘電体層944と、下にあるNI領域960Aにコンタクトする導電部945と、を有するトレンチ960、およびDNフロア分離領域942Aを含むが、これもまた(誘電体層944を除いて)コレクタの一部である。
本発明の特定の実施の形態が開示されたが、これらの実施の形態は例示のみであって、限定的なものではないことを理解されたい。本発明の広い原理に従った多くの追加のまたは代替する実施の形態が、当業者には明白であろう。
Claims (19)
- 第一導電型の半導体基板であって、エピタキシャル層を備えない、基板と、
前記基板に埋め込まれた、前記第一導電型と反対の第二導電型である、フロア分離領域と、
前記基板の表面から下方へ延びる充填されたトレンチであって、前記充填されたトレンチの底部は前記フロア分離領域の上方に配置される、充填されたトレンチと、
前記第二導電型の側壁分離領域であって、前記充填されたトレンチの底部から少なくとも前記フロア分離領域にまで下方へ延び、前記充填されたトレンチの横方向の最大長が前記側壁分離領域の横方向の最大長未満であり、前記フロア分離領域と前記充填されたトレンチと前記側壁領域とが一体で前記基板の分離されたポケットを囲む、側壁分離領域と、
エミッタ領域、前記分離されたポケット内に形成されたベース領域、およびコレクタ領域と、を備える、分離されたバイポーラトランジスタ。 - 前記コレクタ領域は前記分離されたポケット内に形成されたウェルを備え、前記ウェルは少なくとも上側部分と下側部分とを備え、前記上側部分は前記下側部分の上方に配置され、前記下側部分は前記上側部分の最大ドープ濃度よりも高い最大ドープ濃度を有する、請求項1に記載の分離されたバイポーラトランジスタ。
- 前記ウェルは、前記側壁分離領域に重なる、請求項2に記載の分離されたバイポーラトランジスタ。
- 前記ウェルは、前記フロア分離領域に重なる、請求項2に記載の分離されたバイポーラトランジスタ。
- 前記ベース領域は、前記分離されたポケット内に形成された前記第一導電型の第二のウェルを備え、前記第二のウェルは少なくとも上側部分と下側部分とを含み、前記第二のウェルの前記上側部分は前記第二のウェルの前記下側部分の上方に配置され、前記第二のウェルの前記下側部分は前記第二のウェルの前記上側部分の最大ドープ濃度よりも高い最大ドープ濃度を有する、請求項4に記載の分離されたバイポーラトランジスタ。
- 前記エミッタ領域は前記第二導電型であり、前記ベース領域は前記第一導電型である、請求項1に記載の分離されたバイポーラトランジスタ。
- 前記充填されたトレンチには、誘電体材料が充填されている、請求項1に記載の分離されたバイポーラトランジスタ。
- 前記充填されたトレンチの中心部は導電性材料を含み、前記導電性材料は誘電体材料によって横方向に囲まれ、前記導電性材料は前記側壁領域に電気的にコンタクトする、請求項1に記載の分離されたバイポーラトランジスタ。
- 前記導電性材料は、前記基板の前記表面から前記フロア分離領域への電気的コンタクトを与える、請求項8に記載の分離されたバイポーラトランジスタ。
- 前記エミッタ領域は前記第一導電型であり、前記ベース領域は前記第二導電型である、請求項1に記載の分離されたバイポーラトランジスタ。
- 前記ベース領域は、前記分離されたポケット内に形成された前記第二導電型の第二のウェルを備え、前記第二のウェルは少なくとも上側部分と下側部分とを含み、前記第二のウェルの前記上側部分は前記第二のウェルの前記下側部分の上方に配置され、前記第二のウェルの前記下側部分は前記第二のウェルの前記上側部分の最大ドープ濃度よりも高い最大ドープ濃度を有する、請求項10に記載の分離されたバイポーラトランジスタ。
- 前記第二のウェルと前記フロア分離領域との間に配置された前記第一導電型の注入された領域を備え、前記注入された領域は前記基板のドープ濃度よりも高いドーパント濃度を有する、請求項11に記載の分離されたバイポーラトランジスタ。
- 前記エミッタはポリシリコンを備える、請求項1に記載の分離されたバイポーラトランジスタ。
- 前記第二導電型の分離コンタクトウェルを備え、前記分離コンタクトウェルは前記基板の前記表面から延び、前記側壁分離領域の少なくとも一部と重なる、請求項1に記載の分離されたバイポーラトランジスタ。
- 前記分離コンタクトウェルは、少なくとも上側部分と下側部分とを含み、前記分離コンタクトウェルの前記上側部分は前記分離コンタクトウェルの前記下側部分の上方に配置され、前記分離コンタクトウェルの前記下側部分は前記分離コンタクトウェルの前記上側部分の最大ドープ濃度よりも高い最大ドープ濃度を有する、請求項14に記載の分離されたバイポーラトランジスタ。
- 第一導電型の半導体基板であって、エピタキシャル層を備えない、基板と、
前記基板に埋め込まれた、前記第一導電型と反対の第二導電型である、フロア分離領域と、
前記基板の表面から下方へ延びる、充填されたトレンチであって、前記充填されたトレンチの底部は前記フロア分離領域の上方に配置される、充填されたトレンチと、
前記第二導電型の側壁分離領域であって、前記フロア分離領域と充填されたトレンチと側壁領域とが一体で前記基板の分離されたポケットを囲むように、前記充填されたトレンチの底部から少なくとも前記フロア分離領域にまで下方へ延びる、側壁分離領域と、
エミッタ領域、前記分離されたポケット内に形成されたベース領域、およびコレクタ領域とを備え、
前記フロア分離領域は、前記コレクタ領域の下側部分を形成する、分離されたバイポーラトランジスタ。 - 前記コレクタ領域の前記下側領域から前記基板の表面への電気的コンタクトを与える、前記第二導電型のシンカー領域をさらに備える、請求項16に記載の分離されたバイポーラトランジスタ。
- 前記基板の表面から下方へ延びる第二の充填されたトレンチであって、前記第二の充填されたトレンチの底部は前記フロア分離領域の上方に配置される、第二の充填されたトレンチと、
前記第二導電型の第二の側壁分離領域であって、前記第二の充填されたトレンチの底部から少なくとも前記フロア分離領域にまで下方へ延び、前記第二の充填されたトレンチが前記シンカー領域と前記分離されたポケット領域との間に配置される、第二の側壁分離領域と、をさらに備える、請求項17に記載の分離されたバイポーラトランジスタ。 - 第一導電型の半導体基板であって、エピタキシャル層を備えない、基板と、
前記基板に埋め込まれた、前記第一導電型と反対の第二導電型である、第一のフロア分離領域と、
前記基板の表面から下方へ延びる第一の充填されたトレンチであって、前記第一の充填されたトレンチの底部は前記第一のフロア分離領域の上方に配置される、第一の充填されたトレンチと、
前記第二導電型の第一の側壁分離領域であって、前記第一のフロア分離領域と第一の充填されたトレンチと第一の側壁領域とが一体で前記基板の第一の分離されたポケットを囲むように、前記第一の充填されたトレンチの底部から少なくとも前記第一のフロア分離領域にまで下方へ延びる、側壁分離領域と、
エミッタ領域、前記第一の分離されたポケット内に形成されたベース領域、およびコレクタ領域と、
前記基板に埋め込まれた、前記第二導電型である、第二のフロア分離領域と、
前記基板の表面から下方へ延びる第二の充填されたトレンチであって、前記第二の充填されたトレンチの底部は前記第二のフロア分離領域の上方に配置される、第二の充填されたトレンチと、
前記第二導電型の第二の側壁分離領域であって、前記第二のフロア分離領域と第二の充填されたトレンチと第二の側壁領域とが一体で前記基板の第二の分離されたポケットを囲むように、前記第二の充填されたトレンチの底部から少なくとも前記第二のフロア分離領域にまで下方へ延びる、側壁分離領域と、
前記第一のフロア分離領域と前記第二のフロア分離領域との間に配置された前記第一導電型のバッファ領域であって、前記基板のドープ濃度よりも高いドープ濃度を有する、バッファ領域と、を備える、複数の分離されたバイポーラトランジスタ。
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