KR20100036221A - 절연 집적 회로 장치 - Google Patents

절연 집적 회로 장치 Download PDF

Info

Publication number
KR20100036221A
KR20100036221A KR1020097022107A KR20097022107A KR20100036221A KR 20100036221 A KR20100036221 A KR 20100036221A KR 1020097022107 A KR1020097022107 A KR 1020097022107A KR 20097022107 A KR20097022107 A KR 20097022107A KR 20100036221 A KR20100036221 A KR 20100036221A
Authority
KR
South Korea
Prior art keywords
region
substrate
conductivity type
well
insulating
Prior art date
Application number
KR1020097022107A
Other languages
English (en)
Other versions
KR101131320B1 (ko
Inventor
리차드 케이. 윌리엄스
도날드 레이 디즈니
와이 티엔 찬
Original Assignee
어드밴스드 아날로직 테크놀로지스 인코퍼레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어드밴스드 아날로직 테크놀로지스 인코퍼레이티드 filed Critical 어드밴스드 아날로직 테크놀로지스 인코퍼레이티드
Publication of KR20100036221A publication Critical patent/KR20100036221A/ko
Application granted granted Critical
Publication of KR101131320B1 publication Critical patent/KR101131320B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

본 발명에 의한 반도체 장치를 위한 절연 구조체는 플로어 절연 영역, 상기 플로어 절연 영역 위에 유전체 충전 트렌치, 및 상기 트렌치로부터 상기 플로어 절연 영역으로 하방 확장하는 측벽 절연 영역을 포함한다. 이 구조체는 상기 기판 안에서 에칭되어야할 트렌치의 깊이를 제한하는 동안 반도체 구조체 내의 비교적 깊은 절연 포켓을 제공한다. MOSFET, 바이폴라 트랜지스터, 다이오드, 및 JFET를 포함하는 여러 장치가 상기 절연 포켓에 형성된다.

Description

절연 집적 회로 장치{ISOLATED INTEGRATED CIRCUIT DEVICES}
반도체 집적회로(IC) 칩의 제작에서, 칩의 표면에 형성되는 장치를 전기적으로 절연시키는 것이 빈번하게 요구된다. 이를 위한 여러 방법이 있다. 한가지 방법은 칩의 표면이 실리콘 나이트라이드와 같은 비교적 단단한 물질로 마스킹되고, 두꺼운 옥사이드 레이어가 마스크 내의 개구에 열성장되는 잘 알려진 LOCOS(Local Oxidation Of Silicon) 프로세스를 사용하는 것이다. 다른 방법은 트렌치 절연으로 또한 잘 알려진 것으로 실리콘 내에 트렌치를 에칭한 다음 실리콘 옥사이드와 같은 유전체 물질로 트렌치를 채우는 것이다. LOCOS와 트렌치 절연 모두 장치 사이의 원하지 않는 표면 전도를 방지할 수 있지만, 완전 전기적 절연을 용이하게 하지는 않는다.
완전 전기적 절연은 양극 접합 트랜지스터를 포함하는 특정 유형의 트랜지스터와 전력 DMOS 트랜지스터를 포함하는 여러 MOS(metal-oxide-semiconductor) 트랜지스터를 집적하는데 필요하다. 완전 절연은 CMOS 제어 회로가 작동 중 기판 포텐셜(potential) 이상의 포텐셜 웰(well)로 플로팅을 허용하는 데 또한 요구된다. 완전 절연은 아날로그, 전력, 및 혼합 신호 IC의 제작에 특히 중요하다.
종래의 CMOS 웨이퍼 제작은 고밀도 트랜지스터 집적을 제공하지만, 그 제작된 장치의 완전 전기 절연을 용이하게 하지는 않는다. 특히, P-타입 기판에 제작 된 종래의 CMOS에 포함된 NMOS 트랜지스터는 기판에 쇼트된 P-웰 "바디(body)" 또는 "백-게이트(back-gate)를 가지고 그러한 기판 포텐셜 이상으로 플로팅할 수 없다. 이 제한은 높은-측 스위치, 아날로그 패스 트랜지스터로 또는 양방향 스위치로 NMOS 트랜지스터의 사용을 실질적으로 방해하고 있다. 또한 전류 감지를 더 어렵게 하고 보다 강력한 애벌런치(avalanche)의 NMOS 장치를 제작하기 위해 요구되는 내부 소스-바디 쇼트의 사용을 배제하곤 한다.
또한, 종래 CMOS의 P-타입 기판은 가장 음의 온-칩 포텐셜("접지"로 정의됨)로 바이어스되므로, 모든 NMOS 장치는 원하지 않은 기판 노이즈를 필수적으로 겪게 된다.
완전 전기 절연에 대한 필요성은 R. K. Williams 등에 의해 2005년 12월 9일에 출원된 관련 미국 특허 출원번호 제11/298,075호, "Isolation Structures For Semiconductor Integrated Circuit Substrates And Methods Of Forming The Same,"에 상세히 설명되고, 여기에서 참조로서 전체에서 포함된다.
종래의 절연 프로세스 기술
집적 장치의 완전 전기 절연은 일반적으로 3중 확산, 에피택셜 접합, 또는 유전체 절연을 사용하여 달성된다. 완전 전기 절연의 가장 일반적인 형태는 접합 절연 이다. 유전체 절연만큼 이상적이지는 않지만, 옥사이드가 각 장치 또는 회로를 둘러싸면, 접합 절연은 생산비와 절연 성능 사이의 최적 절충을 역사적으로 제공해왔다.
접합 절연을 가지고, 전기적으로 절연한 CMOS는 아래 및 모든 측 상에 P-타입 기판에 전기적으로 연결하는 깊은 P-타입 절연의 환상 고리에 의해 둘러싸여진 P-타입 기판 위의 N-타입 에피택셜 레이어의 성장을 필요로 하는 복합 구조를 필요로 한다. 에피택셜 레이어의 성장은 느리고 시간이 소요되고, 반도체 웨이퍼 제작에서 단일한 가장 비용이 많이 소요되는 단계를 대표한다. 절연 확산 또한 비용이 많이 소요되고 확장된 지속 기간(18시간까지)동안 고온 확산을 사용하여 형성된다. 플라스틱 장치를 압출할 수 있도록, 강하게 도핑된 N-타입 매장 레이어 NBL 또한 마스킹되어야 하고 에피택셜 성장 전에 선택적으로 도입되어야 한다.
에피택셜 성장과 절연 확산동안 상방-확산을 최소화하도록, As 또는 Sb와 같은 느린-확산 도펀트가 NBL(N-type buried layer)을 형성하도록 선택된다. 그러나, 에피택셜 성장 전에, 이 NBL 레이어는 그 표면 농축을 저감하도록 충분히 깊게 확산되어야 하거나 에피택셜 성장의 농축 제어가 역으로 영향을 받게 될 것이다. NBL은 느린 확산자로 구성되기 때문에, 이 전-에피택시 확산 프로세스는 10시간 이상 소요될 수 있다.
절연이 완료된 후에만 종래 CMOS와 비교하여 접합-절연 프로세스의 제작에 상당한 시간과 복잡성을 부가하여 종래 CMOS 제작이 시작될 수 있다.
접합 절연 제작 방법이 깊은-확산 접합을 형성하고 에피택셜 레이어를 성장시키는 고온 프로세스에 좌우되기 때문에, 이 고온 프로세스는 제작이 용이하지 않고 비용이 많이 소요되고, 지름이 큰 웨이퍼를 제작하고, 장치의 전기적 성능에 실질적인 변화를 개시하고, 높은 트랜지스터 집적 밀도를 방지하는데 부적합하다. 접 합 절연의 다른 단점은 절연 구조체에 의해 낭비되는 영역이고, 그렇지 않으면 활성 트랜지스터 또는 회로의 제작이 가능하지 않다. 접합 절연과의 추가 문제 때문에, 설계 규칙(및 낭비된 영역)은 절연 장치의 최대 전압에 좌우된다. 명백하게, 그 전기적 이점에도 불구하고, 종래의 에피택셜 접합 절연은 혼합 신호와 전력 IC를 위한 여러 전기적 옵션을 유지하기 위해 너무 많은 영역을 낭비한다.
종래의 접합 절연의 한계는 전술한 미국 특허 출원 제11/298,075호에 보다 상세하게 설명된다.
임플란트 컨투어(Contouring Implant)를 포함하는 무-에피 완전-절연 BCD 프로세스
여기에 참조로 포함되는 Richard K. Williams 등의 미국 특허 번호 제6,855,985호, 제6,900,091호, 및 제6,943,426호에 개시된 바와 같이, CMOS, 바이폴라, 및 DMOS 트랜지스터를 집적하는 완전-절연 프로세스가 고온 확산 또는 에피택시에 대한 필요없이 달성될 수 있다. 이 모듈 BCD 프로세스의 원칙은 컨투어된 옥사이드를 통해 사실상 고온 프로세스가 요구되지 않는 자체 성형 절연 구조체를 생성하는 고-에너지(MeV) 이온 임플란트에 좌우된다. 컨투어된 옥사이드를 통한 등각 이온 임플란트의 원칙은 더 두꺼운 옥사이드 레이어를 통한 임플란트에 의해 도펀트 원자가 실리콘 표면에 더 가깝게 위치될 것이고, 더 얇은 옥사이드 레이어를 통한 임플란트에 의해 임플란트된 원자가 표면에서 떨어진 실리콘 안에 더 깊게 위치될 것이다. 이 저온의 저렴한 프로세스는 고온 프로세스가 채용되지 않았으므로 도펀트 재확산이 없거나 작게 받는 “임플란트 시(as-implanted)” 도펀트 프로파일로부터 이익이 있다.
LOCOS 필드 옥사이드를 통해 임플란트된 도펀트는 멀티-전압 CMOS, 양극 트랜지스터, 및 일반 P-타입 기판의 다른 장치를 둘러싸고 절연하는데 차례로 사용되는 등각 절연 구조체를 형성한다. 동일한 프로세스는 집적된 양극 트랜지스터와 여러 더블-접합 DMOS 전력 장치를 상이한 용량과 에너지의 양극 및 체인-이온 임플란트를 사용하여 모두 재단할 수 있다.
이 무-에피 저온의 저렴한 기술은 비-절연 및 에피택셜 접합 절연 프로세스에 대하여 많은 이점을 가지고 있지만, LOCOS에 대한 그 의존은 더 작은 치수 및 더 높은 트랜지스터 밀도로 측정할 능력에 특정 제한을 부과한다.
CMOS 트랜지스터 집적 밀도를 향상시키도록, LOCOS 구조체의 가장자리에서 보여지는 잘 알려진 새부리(bird's beak) 테이퍼가 보다 수직 구조로 감소되어야 하므로 장치는 더 높은 집적 밀도를 위해 보다 가깝게 배치될 수 있다. 얕은 LOCOS 새부리는 그러나, 절연 측벽의 폭이 수용하기 어렵게 얕게 되도록 하고 절연 품질을 손상시킨다. 포토리소그라피 제한보다 더 큰 치수에서, LOCOS의 다른 실제 제한이 명백하게 된다. 그러한 제한은 왜곡된 필드 옥사이드 형상, 과도한 옥사이드 박화, 높은 스트레스, 높은 표면 상태 전하, 부족한 품질의 게이트 유전체, 등을 포함한다.
전술된 LOCOS의 제한을 제거하는 충분한-절연의, 저온의 저렴한, 무-에피 IC 프로세스가 필요하다.
본 발명은 또한 침강된 플로어 절연 영역, 유전체 물질로 구성된 충전된 트렌치, 및 충전된 트렌치의 바닥에서 플로어 절연 영역을 감싸는 이 구성요소, 기판 의 절연된 포켓, 절연된 포켓에 형성된 MOSFET로 확장하는 측벽 영역을 포함하는 절연된 MOSFET를 포함한다. 일 실시예에서, 트렌치는 유전체 물질로 충전되고; 다른 실시예에서, 트렌치는 전도 물질을 포함하고 유전체 물질은 트렌치의 벽을 라이닝(lining)한다.
본 발명의 절연 구조체는 침강된 플로어 절연 영역, 상기 플로어 절연 영역 위에 위치하는 유전체 충전된 트렌치, 및 트렌치의 바닥에서 플로어 절연 영역으로 확장하는 측벽 절연 영역을 포함하고, 이들 모두는 함께 기판의 절연된 포켓을 둘러싼다. 플로어 절연 영역은 기판 안으로 도펀트를 임플란트하는 것에 의해 형성되고 측벽 절연 영역은 트렌치가 유전체 물질로 충전되기 전에 트렌치의 바닥을 통해 도펀트를 임플란트하는 것에 의해 마찬가지로 형성된다. 측벽 절연 영역은 상이한 임플란트 에너지에서 일련의 임플란트에 의해 형성된다. 이들 프로세스는 저온 환경에서 수행되고 그래서 임플란트된 영역은 임플란트 될때와 본질적으로 동일한 크기와 형상을 유지한다. 무-에피택셜 또는 다른 고온 프로세스가 사용된다. 프로세스는 측벽 절연 영역을 임플란트하기 전에 트렌치를 에칭하는 것이 바람직하지만 단계들이 임의 순서로 수행될 수도 있다는 의미에서 모듈이다.
본 발명은 MOSFET, JFET, 바이폴라 트랜지스터, 및 다이오드를 포함하는 절연된 포켓 내의 다양한 장치의 제작을 포함한다. 하나 이상의 얕은 부분보다 강하게 도핑된 하나 이상의 깊은 부분을 포함하는 비-단조(Non-monotonic) 웰은 장치 성능을 최적화하기 위해 사용될 수 있다. 예를 들어, N-채널 MOSFET는 이 타입의 P-타입 웰 안에 형성되거나, P-채널 MOSFET는 이 타입의 N-타입 웰 안에 형성될 수도 있다. 바이폴라 트랜지스터의 콜렉터 또는 베이스 영역은 이 타입의 웰을 포함하고 MOSFET을 위한 웰의 제작에 사용되는 동일한 프로세스 단계 안에서 만들어진다.
본 발명의 다른 실시예에서, 트렌치는 유전체 레이어로 라이닝되고 유전체 물질로 충전되는 대신 전도 물질을 포함한다. 이것은 트렌치를 통해 측벽과 플로어 절연 영역에 전기적 접속을 허용한다.
도 1A는 얕은 트렌치가 없는 타입-Ⅱ 무-에피 절연 구조체의 단면도,
도 1B는 얕은 트렌치를 가진 타입-Ⅱ 무-에피 절연 구조체의 단면도,
도 2A는 게이트의 형성을 통해 무-에피 절연 바이폴라-CMOS-DMOS(BCD) 구성의 제작을 위한 프로세스 흐름을 나타낸 흐름도,
도 2B는 얕은 임플란트로부터 무-에피 절연 BCD 구성의 제작에 대한 프로세스 흐름을 나타낸 흐름도,
도 3A-1 및 도 3A-2는 타입-Ⅱ 트렌치 절연 프로세스를 사용하여 제작된 멀티-전압 절연 CMOS의 단면도,
도 3B는 타입-Ⅱ 트렌치 절연 프로세스를 사용하여 제작된 P-베이스 및 P-웰 타입 NPN 바이폴라 트랜지스터의 단면도,
도 3C는 타입-Ⅱ 트렌치 절연 프로세스를 사용하여 제작된 N-베이스 및 N-웰 타입 PNP 바이폴라 트랜지스터의 단면도,
도 4A는 타입-Ⅱ 트렌치 절연 프로세스를 사용하여 제작된 비-절연 고압 확장 LDD N-채널 래터럴(laterl) DMOS 장치의 단면도,
도 4B는 타입-Ⅱ 트렌치 절연 프로세스를 사용하여 제작된 드레인-중심 절연 고압 확장 LDD N-채널 래터럴 DMOS 장치의 단면도,
도 4C는 타입-Ⅱ 트렌치 절연 프로세스를 사용하여 제작된 소스-중심 절연 고압 확장 LDD N-채널 래터럴 DMOS 장치의 단면도,
도 5 는 타입-Ⅱ 절연 프로세스를 사용하여 제작된 고압 확장 LDD P-채널 래터럴 DMOS 장치의 단면도,
도 6A는 타입-Ⅱ 절연 프로세스를 사용하여 제작된 절연 일반 애노드 P-N 접합 정류기의 단면도,
도 6B는 타입-Ⅱ 절연 프로세스를 사용하여 제작된 절연 세그먼트 애노드 P-N 접합 정류기의 단면도,
도 7A는 절연 고압 P-채널 JFET의 단면도,
도 7B는 절연 저압 P-채널 JFET의 단면도,
도 8 은 PNP와 NPN 폴리실리콘-이미터 바이폴라 트랜지스터의 단면도,
도 9A-9F는 표면 P+ 영역과 DN 플로어 절연 영역 사이의 분리(도 9A); NI 영역에 접근하는 N-타입 웰(도 9B); NI 영역과 접촉하는 N-타입 웰(도 9C); NI 영역을 실질적으로 오버랩하는 N-타입 웰(도 9D); DN 플로어 절연 영역을 오버랩하는 N-타입 웰(도 9E); 및 N-타입 웰 위로 P-타입 포켓의 형성(도 9F)을 포함하는 타입-Ⅱ 절연에 관련된 설계 규칙을 도시하는 도면,
도 10A-1OF는 도 9A-9F의 여러 수직 단면도에서 도펀트 프로파일을 나타낸 그래프,
도 11A-11C는 타입-Ⅱ 절연 구조체 내부의 N-타입 웰의 상부의 상이한 형태의 도펀트 프로파일을 도시하는 그래프,
도 12A는 중간 깊이 DP 임플란트 및 DN 플로어 절연 영역의 제작을 도시하는 단면도,
도 12B는 유전체-충전 트렌치와 아래 놓인 NI 영역의 제작을 나타낸 단면도,
도 13A는 중간-깊이 DP 임플란트를 가진 고압 N-채널 및 P-채널 LDD MOSFET의 단면도,
도 13B는 중간-깊이 DP 임플란트를 가진 NB 및 NW 베이스 PNP 트랜지스터의 단면도,
도 14A는 비대칭 드리프트 영역을 가진 LDD N-채널 MOSFET의 단면도,
도 14B는 비대칭 드리프트 영역을 가진 LDD N-채널 MOSFET의 단면도,
도 14C는 비대칭 드리프트 영역과 절연 트렌치를 접한 드레인 영역을 가진 LDD N-채널 MOSFET의 단면도,
도 14D는 측벽 스페이서에 의해 형성되는 드리프트 영역을 가진 LDD N-채널 MOSFET의 단면도,
도 14E는 비대칭 드리프트와 중앙 드레인 영역을 가진 LDD N-채널 MOSFET의 단면도,
도 15A-15E는 각각 도 14A-14E에 도시된 MOSFET의 평면도,
도 16A는 본 발명에 따른 다른 타입의 절연을 사용하여 절연된 CMOS 쌍과 DMOS의 단면도, 및
도 16B는 다른 타입의 절연을 사용하여 절연된 2개의 NPN과 하나의 PNP의 단면도이다.
종전 기술의 프로세스와 관련된 전술한 한계를 제거하기 위하여, 여기 설명된 장치는 LOCOS 대신 얕거나, 중간이거나, 깊은 트렌치 절연 영역(소위 STI 또는 DTI)을 사용하여 절연된다. 이들 유전체-충전 트렌치는 측벽 절연 전압 용량을 강화하고 플로어 절연을 형성하는 이온 임플란트와 연쇄되고 고-에너지와 결합된다.
측벽 절연과 고 에너지로 임플란트된 플로어 절연을 위한 STI 또는 DTI의 신규한 조합은 장시간 고온 확산 또는 고 비용의 에피택셜 피착의 필요가 없는 고밀도 집적 및 절연 장치에 대한 방법 및 장치 발명의 범주 둘 다인 여러가지 형태로 나타난다. 이 방식으로 생산된 절연 구조체는 3개의 카테고리 또는 “타입”으로 나눌 수 있고, 다음과 같이 여기서 정의된다:
ㆍ 타입-Ⅰ 절연 : 측벽 절연과 관련 없는 얕은 트렌치에 대한 옵션을 가진, 유전체-충전 트렌치 측벽 절연과 깊은 고-에너지 이온 임플란트 플로어 절연의 조합
ㆍ 타입-Ⅱ 절연 : 트렌치의 바닥으로 만들어진 추가 절연 임플란트를 가진 유전체 충전 측벽 절연과 깊은 고-에너지 이온 임플란트 플로어 절연의 조합
ㆍ 타입-Ⅲ 절연 : 측벽 절연과 반드시 관련있지는 않은 유전체-충전 트렌치 를 가지고 체인 임플란트가 형성된 접합 측벽 절연과 깊은 고-에너지 이온 임플란트 플로어 절연의 조합
여기 설명된 본 발명의 방법은 타입-Ⅱ 절연 구조체와 결합하는 완전-절연된 BCD 프로세스 내의 바이폴라, CMOS, 및 DMOS 장치의 구성과 제작을 상세히 설명된다.
여기에 참조로 포함되는 미국 특허 출원번호 제11/444,102호, “Isolation Structure For Integrated Circuits And Modular Methods Of Forming The Same”는 타입 Ⅰ,Ⅱ, 및 Ⅲ 절연 구조체의 상세한 제작을 설명한다.
타입-Ⅱ 무-에피 절연
도 1A의 장치 절연 구조체(1)에 도시된, 타입-Ⅱ 무-에피 절연의 구조체는 유전체 충전 트렌치(4A-4D)를 가진 P-타입 기판(2)에 형성된 N-타입 플로어 절연 영역(3A,3B)과 트렌치(4A-4D)의 바닥에 형성된 측벽 N-타입 도핑된 절연(NI) 영역(5A-5D)을 포함한다. 옵션인 P-타입 영역(7)은 플로어 절연 영역(3A,3B)보다 얕거나, 깊거나, 같은 깊이에서 기판(2)에 형성된다. 결과는 P-타입 포켓(6A,6B,6D)의 형성이고, 이들은 각 포켓의 측벽에 외접하는 유전체 충전 트렌치와 각 포켓 바닥의 접합 절연의 결합에 의해 P-타입 기판(2)으로부터 전기적으로 절연된다.
본 발명의 바람직한 실시예에서, 플로어 절연 영역(3A, 3B)은 임플란트 후 최소 고온 프로세스를 가지는 고-에너지에서 인을 임플란트하는 것에 의해 형성된다. 그러한 깊은 N-타입 레이어는 여기서 깊은 N-타입 영역에 대한 두문자인 “DN”으로 부른다.
기판(2)은 그 위에 성장된 에피택셜 레이어가 없으므로 DN 플로어 절연 영역(3A, 3B)은 그 유사한 외관에도 불구하고 종래 에피택셜 프로세스에서의 고온 프로세스를 사용하여 형성된 매장된 레이어와 동일하지 않다. 종래 매장 레이어의 전체 수직 치수 및 피크 농도는 에피택셜 성장 동안 및 전, 후에 고온 제작에서 피할수 없이 일어나는 실질적 확산에 의해 영향 받는다. 확산된 에피택셜 프로세스에서 가변성의 문제가 온도에서 약간의 변화가 도펀트 프로파일에서 큰 편차를 일으킬 수 있기 때문에 온도 상의 열 확산성의 기하급수적인 의존성의 결과를 일으킨다.
본 발명의 임플란트된 DN 영역은 반대로 임플란트 에너지(또는 복수의 임플란트의 경우 에너지들)에 의해서만 영향 받는다. 결과 프로파일은 “임플란트 시”이고, 고온 프로세스와 관련된 변화가능성을 겪지 않는다. 상대적인 의미에서, DN 영역 형성은 바람직하게 프로세스에서 1MeV-3MeV 이상의 범위에 있는 최고 에너지 임플란트를 포함한다. 사실상, 1.5 MeV-3.0 MeV의 에너지는 단독으로 및 이중으로 이온화된 도펀트를 사용하여 적당한 시간에 달성될 깊은 임플란트를 허용한다. 높은 전하 상태를 가지는 삼중으로 이온화된 도펀트 종류는 그러나 상응하게 더 낮은 빔 전류에서 깊이가 더 깊게 임플란트될 수 있다. 결과는 더 느리고 더 가변적인 임플란트이다. DN 영역에 대한 인 임플란트 도스는 범위가 7E11 cm-2 내지 1E14 cm-2 이지만, 일반적으로 5E12 cm-2 내지 5E13 cm-2 범위 내의 도스를 포함한다.
바람직한 실시예에서 두문자 “DP”를 가지는 깊은 P-타입 영역(7)은 임의의 깊이에서, 그러나 일반적으로 DN 영역보다 얕거나 같은 깊이에서 붕소의 고-에너지 임플란트를 사용하여 형성된다. 임의의 주어진 깊이로의 붕소의 임플란트는, 붕소가 인보다 크기가 더 작은 원자이므로, 인보다 낮은 에너지, 예를 들어 0.8 MeV-1.5 MeV 를 필요로 한다. DP 영역에 대한 붕소 임플란트 도스는 7E11 cm-2 내지 1E14 cm-2 이지만, 일반적으로 1E12 cm-2 내지 7E12 cm-2 범위 내의 도스를 포함한다.
측벽 NI 영역(5A-5D)의 형성은 트렌치가 임의의 유전체 물질로 충전되기 전에 트렌치(4A-4D)의 바닥으로 중간- 내지 고- 에너지 이온 임플란트를 사용하여 달성된다. 이들 NI 영역은 DN 영역 위로 오버랩되어 트렌치 아래 및 DN 영역 위의 영역 안에 측벽 영역을 완성하고 측벽 절연을 실행하는데 사용되는 더 얕은 트렌치를 허용한다. 더 얕은 트렌치는 제작, 즉 에칭 및 충전이 더 용이하다.
장치 절연 구조체(1)에서, 3개의 절연 포켓(6A,6B,6D)은 DN 플로어 절연 영역(3A,3B)을 사용하여 형성된다. 포켓(6C)은 포켓(6A,6B,6D)으로부터 절연되지만, 기판(2)에는 전기적으로 연결된다. DN 플로어 절연 영역(3A,3B)은 기판(2)과 동일한 포텐셜로 전기적으로 연결되거나 플로팅할 수 있으나, 바람직하게 기판(2)보다 더 양의 포텐셜로 바이어스되고, 그리하여 기판 및 절연 포켓과 역 바이어스된 P-N 접합을 형성한다. 각각의 DN 영역 상의 역 바이어스는 동일하거나 상이할 수도 있고, 고정 포텐셜이거나 시간에 따라 변화할 수도 있다. 예를 들어, 플로어 절연 영역(3A) 및 트렌치(4A,4C)에 의해 상기 기판으로부터 절연되고, 트렌치(4B)에 의해 서로 절연되는 포켓(6A,6B)은 5V 회로를 포함할 수 있다. 플로어 절연 영역(3B) 및 트렌치(4D)에 의해 기판으로부터 절연되는 포켓(6D)는 12V 회로를 포함하고, 동일한 P-타입 기판(2)을 공유하는 5V 회로와 관계 없이 동작한다.
절연 영역 내부에, 각 절연 P-타입 포켓은 그 포켓 밑에 있는 DN 플로어 절연 영역의 바이어스 포텐셜과 같거나 더 음인 임의의 포텐셜로 바이어스된 장치를 포함할 수 있다. 예를 들어, DN 플로어 절연 영역이 5V에서 바이어스되면, 절연 포켓 내부의 장치는 5V까지 동작될 수 있고, 절연 장치의 접합 붕괴와 같은 음의 전압은 P-타입 기판(2) 그 자체의 포텐셜보다 훨씬 더 전위적으로 더욱 음의 전압을 허용한다. 절연 포켓은 절연 형성 전 및/또는 후에 개입된 추가 P-타입 또는 N-타입 도핑된 영역을 포함한다.
타입-Ⅱ 절연에서, 측벽 절연을 형성하기 위해 사용된 각각의 및 모든 트렌치는 트렌치의 바닥에 임플란트된 측벽 NI 영역을 포함한다. 개별적인 P-타입 포켓 내부의 및/또는 기판 내의 장치 중에 종래의 STI를 형성하기 위하여, 일부 트렌치들은 NI 영역의 임플란트 동안 마스킹된다. 예를 들어, 도 1에서, 트렌치(8A,8B)는 측벽 절연 영역을 위해 사용되는 것과 동일한 프로세스를 사용하여 에칭되고, 충전되고, 평탄화되므로, 프로세스 복잡성을 최소화한다.
한편, 더 얕은 트렌치는 마스킹 및 에칭 단계를 사용하여 에칭되는 것에 의해 측벽 절연 트렌치를 형성하기 위해 사용되는 것들과 분리될 수 있다. 이들 얕은 트렌치는 측벽 절연 트렌치를 충전 및 평탄화하는 데 사용되는 것과 동일한 프로세스 단계를 사용하여 충전 및 평탄화될 수 있으므로 프로세스 복잡성을 감소시킨다. 더 얕은 트렌치가 에칭 및 재충전이 더 용이하므로, 측벽 절연 트렌치보다 더 작은 마스킹 치수를 가지고, 그에 의해 프로세스의 트랜지스터 집적 밀도를 개선한다.
더 깊은 측벽 절연 트렌치와 더 얕은 트렌치의 조합이 도 1B의 단면 10에 도시되는 데, 측벽 NI 영역(14A,14B,14C) 및 DN 플로어 절연 영역(12)과 결합된 깊은 유전체 충전 트렌치(13A,13B,13C)는 P-타입 포켓(15A,15B)을 P-타입 기판(11)으로부터 절연하는 데 사용된다. 얕은 유전체-충전 트렌치(16A-16E)는 CMOS와 다른 장치 중에서 부분 절연(종래 STI에서와 같이)을 용이하게 하도록 절연 포켓(15A) 내부에 및/또는 기판(11) 안에 포함된다. 깊은 트렌치(13A-13C)와 달리, 이들 얕은 트렌치(16A-16E)는 트렌치 바닥에서 임의의 임플란트를 포함하지 않는다.
무-에피 절연을 구비한 BCD 프로세스
도 2A 및 도 2B는 고온 프로세스 또는 에피택시에 대한 필요가 없는 다양한 완전-절연 바이폴라, CMOS, 및 DMOS 장치의 제작을 위한 모듈 프로세스-구조(30,40)를 도시하다. 원칙적으로, 개시 기술이 사용된 전기 절연을 달성하기 위해 고온이 필요 없으므로, 측벽 NI 영역, 유전체 충전 트렌치, 및 DN 플로어 절연 영역의 형성은 집적된 장치의 전기적 절연을 거스르는 작용 없이 임의 순서로 실행될 수 있다. 그러나, 실제로, 일부 제작 시퀀스는 웨이퍼 프로세스를 단순히 하므로 선호된다. 트렌치 절연 구조체를 형성하는 상세한 프로세스는 전술한 미국 특허 출원 제11/298,075호에 상술한다.
이 집적 프로세스에서, 장치는 체인-임플란트 또는 고-에너지 임플란트를 포함하는 마스킹된 임플란트의 조합으로 한정된다. 실질적으로 임플란트와 같은 최종 도펀트 프로파일을 달성하는, 확산으로부터 최소 도펀트 재분포와 고온 프로세싱이 가능하다. 임플란트와 같은 도펀트 프로파일은 장치 특성을 독립적으로 설정하기 위해 최적화될 수 있으므로 확산된 가우스 프로파일의 농도가 표준 단순 감소하는 것과는 다르다.
또한, 절연 구조체 형성의 시퀀스에서 더 큰 적응성을 제공하기 위해, 개시된 저온 프로세스 양식은 장치 성능에 최소 영향을 주도록 재구성되는 장치 형성의 시퀀스를 허용한다. 예를 들어, 바이폴라 베이스 임플란트는 MOS 게이트 형성 단계를 앞서거나 따를 수 있다. 자체-정렬된 MOS 트랜지스터 특성을 유지하도록, N+ 및 P+ 소스 및 드레인 임플란트가 측벽 형성 다음에 일어나야 하는 반면에, LDD 임플란트는 게이트 형성을 뒤따라야 하지만 측벽 스페이서 형성을 앞선다. 바람직한 실시예에서, 도 2A의 모듈 집적 프로세스 시퀀스(30)는 다음 단계를 포함한다:
ㆍ 측벽 절연 및 STI 형성
ㆍ 보완 웰 및 깊은 임플란트 형성
ㆍ 보충 바이폴라 베이스 형성
ㆍ 듀얼 게이트 형성
프로세스 흐름(30)에 도시된 단계 다음에, 도 2B의 모듈 집적 프로세스 시퀀스(40)가 다음 단계들로 계속된다.
ㆍ DMOS 바디 형성
ㆍ 얕은 드리프트 및 측벽 스페이서 형성
ㆍ 소스 및 드레인 임플란트 형성
ㆍ 폴리실리콘 이미터 형성
ㆍ 접점 형성
ㆍ 멀티 레이어 상호 접속 형성
ㆍ 범프 금속 재분산 레이어 형성
ㆍ 패시베이션
ㆍ 언더 범프 금속 및 범프 형성
이 프로세스의 주요 특징은 그 모듈성 또는 원하는 세트의 장치를 이행하는데 필요한 프로세스만 수행할 능력이다. 그렇게, 위에 리스트된 및 도 2A 및 2B에 도시된 여러 프로세스는 선택적이다. 도 2A의 모듈 프로세스-양식(30)을 다시 살펴보면, 보완 웰 형성은 후속 고온 확산 및 최소 도펀트 분리가 없는 임플란트와 마스킹 시퀀스를 포함한다. 예를 들어, 임플란트 전 옥사이드는 표면 오염을 최소화하도록 저온, 예를 들어 850℃ ~ 900℃ 에서 몇 백 Å의 두께로 임플란트 전에 열성장될 수 있다. 하나의 임플란트 전 옥사이드는 스트립과 옥사이드 재성장에 대한 필요 없이 몇몇 웰 임플란트를 위해 사용될 수 있다. 하나 이상의 P-타입 및 N-타입 웰이 상이한 전압 장치의 제작을 용이하게 하도록 상이한 영역에서 형성될 수도 있다.
예를 들어, 제 1 P-타입 웰은 적어도 상부 PW1 및 매장 또는 더 깊은 부분 PW1B 또는 에너지와 도스를 변화시킨 임플란트를 포함하는 임의 숫자의 영역을 포함하는 비-단조 또는 비-가우스 도핑 농도 프로파일을 가져오는 붕소 체인 임플란트를 사용하여 형성된다. 더 깊은 부분 PW1B는 상부 웰 부분 PW1 보다 더 많은 양의 도스 임플란트와 더 높은 농도를 포함한다.
제 2 P-타입 웰 또한 적어도 상부 PW2 및 매장 또는 더 깊은 부분 PW2B 또는 에너지와 도스를 변화시킨 임플란트를 포함하는 임의 숫자의 영역을 포함하는 비-단순 또는 비-가우스 도핑 농도 프로파일을 가져오는 붕소 체인 임플란트를 사용하여 형성된다. 더 깊은 부분 PW2B는 또한 상부 웰 부분 PW2 보다 더 많은 양의 도스 임플란트와 더 높은 농도를 포함한다. 제 1 P-타입 웰 및 제 2 P-타입 웰의 농도와 도핑 프로파일은 유사하지 않고 상이한 필수 동작 전압을 가진 장치에 대해 최적화될 수 있다. 예를 들어, 제 1 P-타입 웰은 1.5V, 2.5V 또는 3.3V NMOS 트랜지스터의 제작을 위해 최적화 될 수 있는 반면에, 제 2 P-타입 웰은 5V, 12V 또는 20V NMOS 트랜지스터의 제작을 위해 최적화될 수 있다.
유사한 방식으로, 제 1 N-타입 웰은 적어도 상부 NW1 및 매장 또는 더 깊은 부분 NW1B 또는 에너지와 도스를 변화시킨 임플란트를 포함하는 임의 숫자의 영역을 포함하는 비-단순 또는 비-가우스 도핑 농도 프로파일을 가져오는 dls 체인 임플란트를 사용하여 형성된다. 더 깊은 부분 NW1B는 상부 웰 부분 NW1 보다 더 많은 양의 도스 임플란트와 더 높은 농도를 포함한다.
마찬가지로, 제 2 N-타입 웰은 적어도 상부 NW2 및 매장 또는 더 깊은 부분 NW2B 또는 에너지와 도스를 변화시킨 임플란트를 포함하는 임의 숫자의 영역을 포함하는 비-단순 또는 비-가우스 도핑 농도 프로파일을 가져오는 인 체인 임플란트를 사용하여 형성된다. 더 깊은 부분 NW2B 또한 상부 웰 부분 NW2 보다 더 많은 양의 도스 임플란트와 더 높은 농도를 포함한다. 제 1 N-타입 웰 및 제 2 N-타입 웰의 농도와 도핑 프로파일은 유사하지 않고 상이한 필수 동작 전압을 가진 장치에 대해 최적화될 수 있다. 예를 들어, 제 1 N-타입 웰은 1.5V, 2.5V 또는 3.3V PMOS 트랜지스터의 제작을 위해 최적화 될 수 있는 반면에, 제 2 N-타입 웰은 5V, 12V 또는 20V PMOS 트랜지스터의 제작을 위해 최적화될 수 있다.
바람직한 실시예에서, 전술한 P-타입 웰은 DN 플로어 절연 레이어 보다 더 깊이가 깊게 임플란트되지 않는다, 즉, 최고 임플란트 에너지가 DN 임플란트 에너지보다 작은 체인 임플란트를 포함한다. 따라서, DN 플로어 절연 영역 위에 이쓴 P-타입 웰은 DN 레이어를 실질적으로 카운터-도핑거나 DN 레이어의 절연 효과를 실질적으로 감소시키지 않는다.
다른 깊은 임플란트 옵션은 고전압 깊은 드리프트 영역의 형성이다. 제일 깊은 N-타입 웰 임플란트의 에너지까지 또는 초과하는 에너지를 가지고 마스킹 및 임플란트된 N-타입 드리프트 영역(ND)은 조절될 수 있으므로 그 전체 임플란트 도스 가 고-전압 트랜지스터 제작을 위해 최적화된다. 고 전압 드리프트의 전체 임플란트된 전하는 1E12 cm-2 ~ 5E12 cm-2의 범위 안에 있어야 한다.
본 발명의 일 실시예에서, 얕은 트렌치 절연은 도 2A에서 흐름 번호 31을 뒤따라, 보완 웰 형성 후에 형성된다. 이 시퀀스에서, 웰 도핑 프로파일과 접합 깊이는 STI(shallow trench isolation) 영역의 존재에 의해 영향 받지 않는다. 기술 분야에서 일반적으로 사용되는데 불구하고, STI라는 단어는 오칭이라는 것을 알아야 한다. STI는 MOS 전계 효과 트랜지스터를 서로로부터 이격시키고 원하지 않는 표면 역위와 이들 트랜지스터 사이 및 중에서의 누출을 방지하는 LOCOS 전계 옥사 이드에 유사하다. 그래서 표면 트랜지스터 작용 억제의 관점에서, 즉, 파라스틱 필드 임계 전압을 공급 전압 이상으로 상승시켜 턴온되지 않도록, STI는 일종의 “절연”을 제공한다. 그러나 여기 게시된 타입-Ⅱ 트렌치 절연은, STI에 반해, P-타입 기판 포텐샬 위에 플로팅을 허용하는 완전 절연이 가능하다. 명확하게, STI는 깊이 임플란트된 플로어 절연 영역 DN에 연결하기에는 너무 얕고, 그래서 타입-Ⅱ 절연을 하는 방법에서 플로팅 포켓을 형성하지 않는다.
바람직한 실시예에서, 얕은 트렌치는 타입-Ⅱ 절연 구조체를 형성하는 더 깊은 트렌치 형성보다 더 얕은 깊이와 더 좁은 폭을 가진다. 이 방식에서, 얕은 트렌치는 다이 구역 상에 불리한 영향이 덜 가지고 트랜지스터 패키지 밀도를 가지고 장치들 사이에 삽입될 수 있다. 예를 들어, 일 실시예에서 깊은 트렌치는 1.6 미크론 깊이와 0.4 미크론 폭, 즉 4X 면적비를 가지는 데 반해, 얕은 트렌치는 0.2-0.5 미크론 깊이와 단지 0.2 미크론 폭, 즉 1X ~ 2.5X 면적비만 가진다 더 낮은 면적 비 트렌치는 에칭 및 재충전이 높은 면적 비 트렌치보다 용이한데, 특히, 높은 밀도에서 로딩 결과는 플라즈마 또는 반응성 이온 에칭의 속도와 균일성에 영향을 미칠 수 있다. 얕은 범위의 끝에서, STI 깊이는 N+ 와 P+ 임플란트가 오버랩하거나 터치하는 것으로부터 전기적으로 분리하는데 적당하지만, 더 깊은 바이폴라 베이스 임플란트의 측면 확장을 제한하기 충분히 깊지 않다. NPN 바이폴라 트랜지스터에서, 예를 들어, STI는 그 다음 N+ 이미터와 P+ 베이스 콘택트 임플란트 사이에 삽입될 수 있지만, PB 베이스 임플란트가 N+ 콜렉터 임플란트 위로 측면 오버랩하는 것을 방지하기에 적당하지 않아, 장치의 베이스-대-콜렉터 단락률에 영향을 줄 수 있다. 반대로, STI 깊이가 전술된 범위의 높은 단부에서 선택되고 베이스 임플란트보다 더 깊었으면, N+ 이미터와 P+ 베이스 콘택트 사이에 삽입될 수 없으므로 PB 베이스를 그 P+ 콘택트로부터 분리하게 된다.
LOCOS 필드 옥사이드 절연 이상 얕은 트렌치 절연의 하나의 중요한 장점은 새부리 현상, 복잡하고 바람직하지 않은 방법으로 MOS 트랜지스터 동작과 간섭하는 경사진 옥사이드 영역, 및 최종 한계 트랜지스터 패키징 밀도의 부족이다. 0.4 미크론 이하의 폭을 가진 LOCOS 필드 산화물 영역에서, 양측으로부터 새부리의 침식은 결과적으로 새부리 길이를 과도하게 하고, 옥사이드를 얇게하고, 전기적 성능을 약화시기고, 스트레스를 높인다. 얕은 트렌치 절연의 보다 수직 프로파일은 특히 0.3 미크론 이하의 치수에서 특히 LOCOS 보다 개선된다.
본 발명의 다른 실시예에서, 얕은 트렌치 절연은 웰 형성 전에 개입되고 측벽 절연 프로세스 시퀀스로 통합된다. 일 실시예에서, 얕은 트렌치는 NI 측벽 임플란트가 STI 트렌치안으로 들어가는 것을 방지하는 추가 마스크와 함께, 측벽 절연 트렌치 형성에 사용된 단계와 동일한 단계를 사용하여 에칭 및 충전된다. 다른 실시예에서, 분리 마스킹 및 에칭 단계가 STI 트렌치와 측벽 절연 트렌치 생성에 사용될 수 있지만, 이들은 일부 또는 모든 재충전 및 평탄화 단계를 공유한다. 웰 형성 전 얕은 트렌치 절연을 도입하는 것에 의해, 얕은 트렌치 내에 존재하는 옥사이드는 웰, 예를 들어 NWIB 및 PWIB의 매장된 또는 깊은 임플란트 부분이 실리콘 표면에 더 가깝게 위치하도록 실리콘 접합 깊이를 감소시키도록 웰 도펀트 프로파일에 영향을 미칠 수 있다. 일부 단계에서, 이들 깊은 임플란트 부분은 실제로 실리 콘 표면을 터치하여 트랜지스터 단락 전압을 감쇠시키지 않고 STI 아래의 필드 임계값을 상승시킨다면 이익이 될 수 있다. 반대로, 웰의 깊은 임플란트 부분이 너무 농도가 높으면, 트랜지스터 단락 당하고 오프-상태 누출 전류가 증가할 수 있다.
본 발명의 또 다른 실시예에서, 도 2A에 도시된 흐름 32에서, 얕은 트렌치 절연 영역은 전체적으로 남고 그 프로세스 단계는 생략된다.
측벽 절연 후에, 웰 형성 및 얕은 트렌치 절연, 보완 베이스 영역은 도 2A에 도시된 프로세스 흐름 33 및 34를 뒤따라 형성될 수 있다. 임플란트는 NPN 바이폴라 트랜지스터의 PB 베이스 영역을 형성하도록 포토리소스래픽하게 한정 및 임플란트 된다. 유사하게, 임플란트는 PNP 바이폴라 트랜지스터의 NB 베이스 영역을 형성하도록 포토리소스래픽하게 한정 및 임플란트된다.
베이스 임플란트는 단일 임플란트 또는 체인 임플란트를 - 일 실시예에서 더 깊고 더 가벼운 부분 및 더 얕고 더 무거운 부분, 포함할 수 있다. 얕은 부분은 베이스 저항을 감소시키는 데 사용되는 반면에, 더 깊은 부분은 전류 게인 β와 장치의 초기 전압 VA를 수립한다. 바이폴라 트랜지스터는 폴리실리콘 또는 임플란트된 이미터 중 하나를 사용하여 형성될 수 있다. 베이스 영역은 폴리실리콘 이미터에 대한 것 보다 임플란트된 이미터에 대한 것이 더 깊을 수 있다.
보완 베이스 형성 후, 단일, 듀얼, 또는 트리플 게이트 옥사이드가 형성된다. 듀얼 게이트 옥사이드 프로세스에서, 제 1 옥사이드가 낮은 온도, 예를 들어 850℃ 내지 900℃에서 주어진 두께 Xox1으로 성장된다. 옥사이드는 그 다음 더 얇은 게이트 산화물이 요구되는 영역에서 일반적으로 HF산에서의 에칭에 의해 마스킹되고 제거된다. 케어는 에칭 동안 유전체-충전 트렌치로부터 상당한 옥사이드가 제거되지 않도록 에칭 프로세스 동안 그들을 커버하는 것에 의해 또는 에칭 시간을 제한하는 것에 의해 이루어져야 한다. 대안으로, 여기 참조로서 포함되는 R.K. Williams에 의한 미국 특허 출원 제11/298,075호, “Isolation Structures For Semicconductor Integrated Circuit Substrates And Methods Of Forming The Same”에 설명된 바와 같이, 캡된 트렌치가 트렌치 옥사이드 부식을 방지하도록 사용될 수 있다.
게이트 옥사이드가 선택 활성 영역으로부터 제거된 후, 전체 웨이퍼는 그 다음 두 번째로 제 2 두께 xOX(얇음)로 제 2 산화의 시간에 옥사이드가 없는 영역에서 산화된다. 제 2 게이트 옥사이드 전에 옥사이드가 남아있는 영역에서는, 옥사이드가 두 후속 산화의 결과로 두께 Xox1에서 새로운 두께 Xox(두꺼움)로 성장한다. 두꺼운 옥사이드는 산화가 리니어 성장 속도로부터 더 두껍게 성장하듯 보다 점근선 포물선 성장 속도로 속도를 늦추므로, 특히 더 두꺼운 게이트 옥사이드에 대하여 일반적으로 두 옥사이드 두께의 리니어 결합보다 더 얇은, 즉, xox(두꺼움)<(xox1+xox(얇음))이다. 예를 들어 두꺼운 옥사이드가 얇은 옥사이드보다 약간만 더 두껍다면, 옥사이드 두께의 리니어 합계는 좋은 근사치가 된다. 두꺼운 옥사이드가 얇은 옥사이드보다 몇배 더 두꺼우면, 제 2 산화는 최종 두께에 약간 영향을 가질 수 있다.
일반적으로, 더 두꺼운 산화물은 더 높은 게이트 전압을 지지하기 위해 사용 된다. 100Å이상의 두께에 대하여, 최대 안정-상태 게이트 전압이 약 4MV/cm에 제한되지만 초박 게이트는 파열(부분적으로 양자 역학 터널 효과 때문에 “누출”되기 때문에) 없이 더 높은 전기장을, 예를 들어 6~8MV/cm에서 지지할 수 있다. 그들의 더 낮은 최대 전압율에도 불구하고, 더 얇은 게이트 옥사이드는 더 낮은 임계 전압 트랜지스터를 달성하기 위해 그리고 깊은 서브 미크론 트랜지스터에서 원치 않는 짧은 채널 효과를 억압하기 위해 바람직하다. 예는 6V 장치에 대한 150Å 게이트, 및 12V 장치에 대한 300Å을 포함한다.
단일, 듀얼, 또는 트리플 게이트 옥사이드 형성 후, 게이트 폴리실리콘이 그 다음 피착된다. 폴리실리콘 레이어는 원위치에 도핑된(피착 동안 도핑된), 또는 미-도핑 피착되고, 그 다음 일부 영역에서 P-타입 도핑되고 다른 영역에서 N-타입 도핑된다. 플래티늄, 티타늄, 또는 텅스텐과 같은 내화 금속이 그 다음 피착되고 선택적으로 저-저항 실리사이드를 형성하는 금속과 폴리실리콘의 작용을 위해 낮은 온도에서 가열된다. 게이트는 그 다음 포토리소그래픽하게 마스킹 및 에칭된다.
대안 프로세스 흐름에서, 더 두꺼운 게이트가 첫번째로 성장되고, 제 위치에 도핑된 폴리실리콘 레이어로 커버되고 그 후에 마스킹 및 에칭된다. 바람직하지 않은 두꺼운 게이트 옥사이드는 그 다음 제거된다. 얇은 게이트 옥사이드가 그 다음 성장되고 제 2 폴리실리콘 레이어로 커버되는데, 이는 미-도핑 상태이며, P-타입 및 N-타입 폴리실리콘 영역을 형성하기 위해 그 후에 마스킹 및 도핑된다. 내화 금속이 그 다음 제 2 폴리실리콘 레이어 위에 피착되고 실리사이드 형성을 위해 반응된다. 제 2 폴리실리콘 레이어는 저-전압 게이트 형성을 위해 마스킹 및 에칭된다. 이 대안 프로세스 흐름에서, 더 높은 전압, 두꺼운-게이트 장치는 실리사이드 가지지 않아 최대 스위칭 속도가 더 낮아진다. 이 프로세스 흐름의 하나의 장점은 제 1 및 제 2 폴리실리콘 레이어 사이에 폴리-대-폴리 커패시터를 형성할 수 있다는 것이다.
도 2A에 도시된, 경로 35 및 36을 따르는 대안 프로세스 흐름에서, 베이스 임플란트는 게이트 프로세스가 베이스 도펀트 프로파일에 영향을 미치지 않는다는 장점을 가지는 게이트 산화 단계 이후 개입된다. 이것은 특히 베이스가 고주파수 작동에 대해 매우 얕아야 하는 폴리실리콘 이미터 바이폴라 트랜지스터 형성에 대해 이익이 있다. 이 흐름의 다른 이점은 패터닝된 폴리실리콘 레이어가 바이폴라 트랜지스터의 이미터 영역을 한정하는데 사용될 수 있어 이미터 영역의 수치 제어를 개선하도록 한다는 것이다.
게이트 형성과 베이스 형성이 완료된 후, 프로세스는 도 2B의 프로세스 흐름도 40에 도시된 바와 같이 진행한다. 프로세스 흐름 41을 따라, 전용 DMOS 바디가 틸트 임플란트를 사용하는 마스크를 통해 개입된다. N-채널 래터럴 DMOS 제작을 위해, 1E13cm-2 ~ 9E13cm-2의 범위 내의 붕소 임플란트가 45도 각도에서 도입되어 MOS 게이트 바로 밑의 실리콘 안으로 관통한다. 여러 방위의 MOS 게이트에 대하여 임플란트 균일성을 제공하도록, 웨이퍼는 이온 임플란트 동안 역학적으로 회전되어야 한다.
다른 흐름 42는 P-바디 형성을 생략한다.
얕은 드리프트 또는 LDD(Lightly-doped Drain) 임플란트는 마스킹되고, 예를 들어 보다 약하게 도핑된 12V 또는 20V 드리프트 영역과 보다 강하게 도핑된 1.5V, 3V, 또는 5V 드리프트 임플란트를 포함하여 연속하여 임플란트된다. 이 얕은 임플란트 후, 측벽 스페이서 옥사이드가 종래 방법, 예를 들어 두꺼운 옥사이드 피착, 및 이등방성 에칭을 사용하여 백 에칭하는 것을 사용하여 형성된다.
강하게-도핑된 N+ 및 P+ 임플란트는 예를 들어 약 5E15cm-2 도스의 비소 및 약 2E15cm-2 도스의 BF2 각각을 사용하여 임플란트된다. 선택 임플란트 또한 ESD 성능을 개선하기 위해 도입될 수 있다. 예를 들어 1E15cm-2도스의 인이 사용될 수 있다.
ILD(Interlevel Dielectric) 레이어가 하나 이상의 옥사이드, 실리콘 나이트라이드, 또는 다른 적절한 유전체 물질의 피착과 같은 종래 프로세스에 의해 형성된다. 고주파수 폴리실리콘 이미터 바이폴라 트랜지스터가 필요한 경우, 프로세스는 폴리실리콘 이미터 윈도우가 오픈되고 폴리실리콘이 피착되는 흐름 43에서 계속된다. 폴리실리콘은 제자리에 도핑되거나 미-도핑 피착되고 그 다음 마스킹되고 P-타입 및 N-타입 폴리실리콘 이미터를 형성하도록 이온 임플란트된다. 그러한 고주파 바이폴라 트랜지스터가 필요하지 않은 경우, 흐름 44가 대신 사용될 수 있고 폴리실리콘 이미터 단계는 생략된다.
웨이퍼는 임플란트된 도펀트를 활성화하는 RTA(rapid- thermal- anneal) 프로세스를 사용하여 어닐링된다. 게이트 산화 프로세스를 제외하고, 이 단계가 프로 세스에서 열 소모 비용의 가장 주요 부분을 구성한다. 이 특성은 대부분의 절연 IC 프로세스가 절연 및 양호한 형성과 관련하여 실질적으로 고온 프로세스를 가진다는 점에서 특수하다.
멀티레이어 상호 연결이 콘택트 마스킹과 에칭, 배리어 금속, 콘택트 플러그, 또는 피착을 경유하고 에칭-백, 금속 피착, 금속 마스킹과 에칭을 포함하는 표준 프로세싱 기술을 사용하여 형성된다. 제 1 금속 레이어는 제 2 ILD 레이어로 커버되고, 금속 상호 연결의 추가 레벨을 형성하도록 프로세스가 반복된다. 금속 두께는 에칭될 최소 라인 폭에 좌우되지만 더 낮은 레벨은 일반적으로 0.3 ~ 0.8 미크론의 범위에 있는 반면에, 탑 레벨은 더 높은 전류 밀도를 다루기 위하여 일반적으로 3 미크론까지 된다.
옥사이드 또는 실리콘 나이트라이드와 같은 하나 이상의 패시베이션 레이어가 그 다음에 접착 패드 개구를 한정하기 위해 피착, 마스킹 및 에칭된다.
옵션인 탑 메탈 레이어는 일반적으로 규칙적인 그리드 배열 내의 범프 어셈블리를 위해 일정하게 칩을 가로지르는 패드 위치를 재분배하기 위해 사용된다. 이 금속 레이어는 RDL(redistribution layer)을 형성한다. 이 경우, 패시베이션 레이어는 범프 위치에서 에칭되고 적절한 범프 금속이 피착되어, 저항 콘택트 레이어와 같은 티타늄, 베리어로써 뒤따르는 니켈, 및 마지막으로 납땜 가능 금속으로 은으로 금속의 3중 레이어 샌드위치를 구성한다. 은 납땜 범프는 그 다음 웨이퍼 위에서 도금되고 최종 웨이퍼가 다이싱을 위해 준비된다.
저-전압 장치
도 3A는 일반 P-타입 기판(61)에 제작된 2개의 절연 CMOS 장치, CMOS1 및 CMOS2의 단면(60)을 도시한다. CMOS1은 플로어 절연 영역(62A), 유전체-충전 트렌치(70) 및 NI 영역(65)에 의해 기판(61)으로부터 절연되는 제 1 절연 영역 내에 형성된다. 이 절연 영역 안에, 제 1 N-타입 웰(66)이 제 1 PMOS(60A)를 포함하는 웰 또는 바디 영역을 형성하는 데 사용된다. N-타입 웰(66)은 또한 플로어 절연 영역(62A)과 접속하도록 사용되는 데, 직접적으로 플로어 절연 영역(62A)을 오버랩하는 것에 의해, 또는 간접적으로 NI 영역(65)을 오버랩 및 접속하는 것에 의해 사용된다. 바람직한 실시예에서, N-타입 웰(66)의 도핑 프로파일은 적어도 탑 부분 NW1과 깊은 부분 NW1B을 포함하는 비 단조이고, N-타입 웰(66)은 상이한 에너지와 도스의 인 체인 임플란트를 사용하여 형성된다. N-타입 웰(66)의 바닥이 플로어 절연 영역(62A)을 오버랩하지 않는 경우, P-타입 영역(64A)이 결과적으로 사이에 개입하게 될 것이다. P-타입 영역(64A)을 플로팅하고 실질적으로 CMOS1에 전기적 영향을 가지지 않는다.
제 1 P-타입 웰(67)은 제 1 NMOS(60B)를 포함하는 바디 또는 웰 영역을 형성하는 데 사용된다. 바람직한 실시예에서, P-타입 웰(67)의 도핑 프로파일은 적어도 탑 부분 PW1과 깊은 부분 PW1B을 포함하는 비 단조이고, 상이한 에너지와 도스의 인 체인 임플란트를 사용하여 형성된다. P-타입 웰(67)이 플로어 절연 영역(62A) 위로 오버랩하지 않으면 P-타입 영역(64B)이 결과적으로 사이에 개입하게 될 것이다. 영역(64B) 또한 P-타입이므로 P-타입 웰(67)의 포텐셜로 전기적으로 쇼트된다. N-타입 웰(66)과 P-타입 웰(67)이 접촉하지만, 바람직한 실시예에서, 트렌치(70)가 그들을 분리하고, 그에 의해 일종의 원하지 않는 와류 사이리스터 전도인 절연 CMOS 장치의 감응성의 래치-업을 감소시킨다.
N-타입 웰(66) 안에, PMOS(60A)는 P+ 소스 및 드레인(80), 측벽 스페이서(85), 약하게 도핑된 드레인(LDD)(94), 및 실리사이드 레이어(71)를 가진 폴리실리콘 게이트(72A)를 포함한다. 게이트(72A)는 두께xox1를 가진 제 1 게이트 옥사이드 레이어(73)의 탑에 위치한다. P-타입 웰(67) 안에, NMOS(60B)는 N+ 소스 및 드레인(81), 측벽 스페이서(87), LDD(88), 실리사이드 레이어(71)를 가진 폴리실리콘 게이트(72B)를 포함한다 게이트(72B)는 CMOS1을 포함하는 PMOS(60A)와 NMOS(60B) 모두를 위해 최의 전체 성능과 전압 가능 출력을 위해 최적화된, 두께 xox1을 가진 제 1 게이트 옥사이드 레이어(73)의 탑에 위치한다.
제 2 CMOS 쌍, CMOS2는 플로어 절연 영역(62B), 유전체-충전 트렌치(70) 및 NI 영역(65)에 의해 기판(61)으로부터 절연되는 제 2 절연 영역 내에 형성된다. 이 제 2 절연 영역 안에, 제 2 N-타입 웰(68)은 제 2 PMOS(60C)의 바디 또는 웰 영역을 형성하는데 사용되고, 바람직하게 제 1 PMOS(60A)보다는 바람직하게 상이한 단락 전압 또는 전기 전도 특성을 가진다. N-타입 웰(68)은 또한 직접적으로 또는 간접적으로 플로어 절연 영역(62B)에 접속하는데 사용된다. 바람직한 실시예에서, N-타입 웰(68)의 도핑 프로파일은 비단조이고, 제 1 N-타입 웰(66)의 도핑 프로파일과는 상이하고, 적어도 탑 부분 NW2과 깊은 부분 NW2B을 포함하며, 상이한 에너지와 도스의 인 체인 임플란트를 사용하여 형성된다. N-타입 웰(68)의 바닥이 플로어 절연 영역(62B)을 오버랩하지 않는 경우, P-타입 영역(64C)이 결과적으로 사이에 개입하게 될 것이다. P-타입 영역(64C)을 플로팅하고 실질적으로 CMOS2에 전기적 영향을 가지지 않는다.
제 2 P-타입 웰(69)이 제 2 NMOS(60D)를 제작하는 데 사용되고 바람직하게 NMOS(60B)에 제작되는 것보다 상이한 특성을 가진다. 바람직한 실시예에서, 제 2 P-타입 웰(69)의 도핑 프로파일은 비단조이고, 제 1 N-타입 웰(67)의 도핑 프로파일과는 상이하고, 적어도 탑 부분 PW1과 깊은 부분 PW1B을 포함하며, 상이한 에너지와 도스의 인 체인 임플란트를 사용하여 형성된다. P-타입 웰(69)이 플로어 절연 영역(62B) 위로 오버랩하지 않으면 P-타입 영역(64D)이 결과적으로 사이에 개입하게 될 것이다. 영역(64D) 또한 P-타입이므로 P-타입 웰(69)의 포텐셜로 전기적으로 쇼트된다. N-타입 웰(68)과 P-타입 웰(69)이 접촉하지만, 바람직한 실시예에서, 트렌치(70)가 그들을 분리하고 그에 의해 감응성 래치업을 감소시킨다.
N-타입 웰(68) 안에, PMOS(60C)는 P+ 소스 및 드레인(90), 측벽 스페이서(85), LDD(86), 실리사이드 레이어(71)를 가진 폴리실리콘 게이트(72C)를 포함한다 게이트(72C)는 제 2 게이트 옥사이드 레이어(74)의 탑에 위치하고, 바람직하게 제 1 게이트 옥사이드 레이어(73)의 두께 xox1과 상이한 두께 xox2를 가진다. P-타입 웰(69) 안에, NMOS(60D)는 N+ 소스 및 드레인(91), 측벽 스페이서(87), LDD(91), 실리사이드 레이어(71)를 가진 폴리실리콘 게이트(72D)를 포함한다 실리사이드 게이트(72D)는 CMOS2를 포함하는 PMOS(60C)와 NMOS(60D) 모두를 위해 최고의 전체 성 능과 전압 가능 출력을 위해 최적화된, 두께 xox2를 가진 제 2 게이트 옥사이드 레이어(74)의 탑에 위치한다.
바람직한 실시예에서, CMOS2는 CMOS1보다 더 높은 전압 장치를 포함한다. 이 경우, 제 2 게이트 옥사이드(74)는 제 1 옥사이드 레이어(73)보다 더 두껍고, 제 2 N-타입 웰(68)과 제 2 P-타입 웰(69)는 제 1 N-타입 웰(66)과 제 1 P-타입 웰(67)보다 더 낮은 표면 농도와 더 큰 깊이를 가진다. 게이트 72A,72B,72C 내의 폴리실리콘 물질은 PMOS 60A,69C와 NMOS 60B,60D 모두에 대한 N-타입 도핑을 가지거나 대안으로 PMOS 60A 내의 게이트 72A와 옵션으로 PMOS60C 내의 게이트 72C는 P-타입 도핑된 폴리실리콘을 포함한다.
임의 숫자의 CMOS 장치는, 공유 플로어 절연 영역 탑 위에서, 또는 다른 플로어 절연 영역의 포텐셜과 상이한 포텐셜로 전기적으로 바이어스되는 전용 플로어 절연 영역을 가지는 절연 영역 내에서 그들 사이 및 그들 중에 트렌치(70)를 도입하는 것에 의해 집적될 수 있다. 추가 웰 임플란트와 게이트 옥사이드를 포함하는 것에 의해, 임의 숫자의 완전 절연 CMOS 장치는 상이한 전압과 장치 밀도에서 동작을 위해 최적화되고 집적될 수 있다.
도 3B는 P-타입 기판(101) 내에 제작되는 저-전압 NPN 바이폴라 트랜지스터(100A,100B)를 도시한다. 바이폴라 장치(100A,100B)는 동일 기판, 절연, 웰 임플란트, 얕은 임플란트 및 상호 접속을 사용하여, 도 3A에 도시된 CMOS 트랜지스터(60A - 60D)와 함께 모놀리식으로 동시에 제작될 수 있다.
NPN(100A)은 전용 PB 베이스 임플란트를 이용하는 반면에 NPN(100B)는 그 베이스와 같이 이용가능한 CMOS P-타입 웰 중 하나를 이용한다. NPN(100A)에서, DN 플로어 절연 영역(102A), NI 영역(105A), 및 제 1 N-타입 웰(106A)이 전기적으로 콜렉터를 형성하고, NI 영역(105A)를 통해 서로 쇼트된다. 사이에 들어가는 P-타입 영역(104A)은 매우 작거나, N-타입 웰(106A)의 깊은 부분NWIB의 바닥이 DN 플로어 절연 영역(102A) 위로 오버랩하면 존재하지도 않는다. 바람직한 실시예에서, 제 1 N-타입 웰(106A)은 더 깊은 부분(NW1B)보다 더 약한 농도를 가진 표면 부분(NW1)을 가지는 비-단조 도핑 프로파일을 가진다. 더 약한 부분NW1은 PB 베이스(93) 안으로 공핍 확산을 감소시키고 그에 의해 NPN(100A)의 초기 전압을 감소시키는 반면에, DN 플로어 절연 영역(102A)과 공동으로 깊은 부분 NW1B은 콜렉터 저항 감소를 돕고 콜렉터 포화 전압을 감소시킨다. 바람직한 실시예에서, 제 1 N-타입 웰(106A)의 도핑 프로파일은 에너지와 도스를 상이하게 하는 인 체인 임플란트를 사용하여 형성된다.
탑-측 콜렉터 콘택트는 N+영역(91A)을 통해 이용되고, 베이스(93)로의 콘택트는 P+ 영역(92A)을 통해 달성되고, N+ 영역(91B)은 이미터로 작용한다. 장치 절연은 전체 NPN 트랜지스터(100A)를 외접하는 NI 영역(105A) 밑에 있는 유전체-충전 트렌치를 포함한다. 콘택트는 ILD 레이어(110) 안에 형성된 콘택트 윈도우를 통해 P+영역(92A) 및 N+영역(91A,91B)과 접촉하는 배리어 금속 레이어(94)와 금속 레이어(95)를 통해 달성된다.
NPN 트렌지스터(100B)에서, DN 플로어 절연 영역(102B)와 NI 영역(105B)는 N-타입 웰(106B)과 N+영역(91D)을 통해 표면으로부터 접속되는 콜렉터를 전기적으로 형성한다. P-타입 웰(107)은 트랜지스터(100B)의 베이스를 형성한다. 바람직한 실시예에서, P-타입 웰(107)의 도핑 프로파일은 적어도 탑 부분 PW1과 깊은 부분 PW1B을 포함하는 비 단조이고, 에너지와 도스를 다르게 하는 인 체인 임플란트를 사용하여 형성된다. P-타입 웰(107)의 깊은 부분(PWlB)은 탑 부분(PWl)보다 더 높은 농도를 가진다. P-타입 영역(104B)은 P-타입 웰(107) 아래에 존재한다.
베이스(P-타입 웰(107))로의 탑-측 콘택트는 얕은 P+영역(92B)을 통해 만들어진다. N+영역(91C)은 NPN 트랜지스터의 이미터로 기능한다. 장치 절연은 전체 NPN 트랜지스터를 외접하는 NI 영역(105B)과 트렌치(90)를 포함한다. 콘택트는 ILD 레이어(110) 안에 형성된 콘택트 윈도우를 통해 P+영역(92B) 및 N+영역(91C,91D)과 접촉하는 배리어 금속 레이어(94)와 금속 레이어(95)에 의해 형성된다. 깊이 임플란트된 DP 영역(103)은 DN 플로어 절연 영역(102A,102B) 사이에 형성되어 펀치-스로우(punch-through)로 인한 누출을 억제한다.
P-타입 웰(107)은 전술한 바와 같이 일부 NMOS 장치(60B,60D)에 대해 최적화된 웰과 동일한 도핑 프로파일(PWl)과 표면 아래 영역(PWlB)을 포함한다. NMOS 트랜지스터(60B,60D)와 동일한 P-타입 웰에 의지하는 것에 의해, NPN(100B)은 그 성능이 전류 게인, 단락 전압, 및 주파수 반응에 역으로 영향을 주는 거래와 절충된다. 반대로, 그 전용 P-베이스 임플란트를 가지는 NPN(100A)의 성능은 최소 절충 필요를 가지고 독립적으로 최적화될 수 있다.
도 3C는 P-타입 기판(131)에 제작된 저-전압 PNP 바이폴라 트랜지스 터(130A,130B)의 단면도를 도시한다. 바이폴라 트랜지스터(130A,130B)는 동일한 기판, 절연 구조체, 웰 임플란트, 얕은 임플란트 및 상호 접속을 이용하는 도 3A에 도시된 CMOS 트랜지스터(60A-60D) 및 도 3B에 도시된 NPN 바이폴라 트랜지스터(100A,100B)와 모놀리식으로 동시에 제작될 수 있다.
도 3C에서, PNP(130A)는 전용 NB 베이스 임플란트를 이용하는 반면에, PNP(130B)는 그 베이스와 같이 N-타입 웰을 이용한다. PNP(130A)에서, P-타입 웰(136A)은 콜렉터를 형성한다. 바람직한 실시예에서, P-타입 웰(136A) 은 적어도 탑 부분 PW1과 깊은 부분 PW1B을 포함하는 비 단조 도핑 프로파일을 가지고, 바람직하게 에너지와 도스를 다르게 하는 인 체인 임플란트를 사용하여 형성된다. 더 약한 탑 부분(PW1)은 NB 베이스(139)로 공핍 확산을 감소시켜 그에 의해 PNP(130A)의 초기 전압 VA을 증가시키는 반면에, 깊은 부분(PW1B)은 콜렉터 저항을 감소시키므로 트랜지스터 포화가 일어나는 콜렉터 전압을 저하시킨다. 대안으로, P-타입 웰(136A)의 도핑 프로파일과 상이한 도핑 프로파일을 가지는 P-타입 웰이 P-타입 웰(136A)을 대신하게 된다.
콜렉터(P-타입 웰(136A))로의 전기 접속은 P+영역(137A)을 통해 용이하게 되고, 베이스(139)로의 접속은 얕은 N+ 영역(140A)을 통해 달성되고, P+영역(137D)은 이미터를 형성한다. 절연 구조체는 전체 PNP(130A)를 외접하는 NI 영역(135A) 아래 놓이는, 유전체-충전 트렌치(144)와 플로어 절연 영역(132A)을 포함한다. 콘택트는 ILD 레이어(134) 안에 형성된 콘택트 윈도우를 통해 P+영역(137A,137D) 및 N+영역(140A)과 접촉하는 배리어 금속 레이어(140)와 금속 레이어(141)에 의해 달성된 다.
PNP(130B)에서, DN 플로어 절연 영역(132B), NI 영역(135B), 및 트렌치(144)는 전기적으로 기판(131)으로부터 콜렉터(P-타입 영역(134B))를 절연한다. 콜렉터는 P+ 영역(137B)과 옵션 P-타입 웰(136B)를 통해 표면과 접속한다. N-타입 웰(138)은 PNP(130B)의 베이스를 형성한다. 바람직한 실시예에서, N-타입 웰(138)의 도핑 프로파일은 적어도 탑 부분 NW1과 깊은 부분 NW1B을 포함하는 비 단조이고, 바람직하게 에너지와 도스를 상이하게 하는 인 체인 임플란트를 사용하여 형성된다. P-타입 웰(136B)은 또한 적어도 탑 부분 PW1과 깊은 부분 PW1B을 포함하는, 도시되는 비 단조 도핑 프로파일을 가지고 형성되고, 바람직하게 에너지와 도스를 상이하게 하는 붕소 체인 임플란트를 사용하여 형성된다 P-타입 영역의 부분은 N-타입 웰(138) 바로 아래 존재하지만, 무시해도 좋게 얇고, 장치 움직임에 대하여 최소 영향을 가진다.
베이스(N-타입 웰(138))로의 탑-측 콘택트는 얕은 N+영역(140B)을 통해 달성된다. P+영역(137C)은 이미터를 형성한다. 절연 구조체는 PNP(130B)와 외접하는 NI 영역(135B) 아래 있는 트렌치(144)와 플로어 절연 영역(132B)을 포함한다. 콘택트는 ILD 레이어(134) 안에 형성된 콘택트 윈도우를 통해 P+영역(137B,137C) 및 N+영역(140B)과 접촉하는 배리어 금속 레이어(140)와 금속 레이어(141)에 의해 달성된다. 깊이 임플란트된 DP 영역(133)은 DN 플로어 절연 영역(132A,132B) 사이에 존재하여 펀치-스로우로 인한 누출을 억제한다.
PNP(130B)는 제 1 N-타입 웰(138)을 이용하는데, 이것은 미크론이하의 PMOS 60A 또는 60C를 집적하기 위해 최적화된 N-타입 웰과 동일한 도핑 프로파일(NW1)과 표면 아래 영역(NW1B)을 포함한다. 결과적으로, 제 1 N-타입 웰(138)의 수직 도펀트 프로파일은 PMOS 60A 또는 60C 내의 웰 66 또는 68 각각의 수직 도펀트 프로파일과 실질적으로 유사하게 된다. PMOS 60A 또는 60C와 동일한 N-타입 웰 때문에, PNP(130B)의 성능이 절충된다. 그에 반해, 그 자신의 전용 N-타입 베이스 임플란트(139)를 포함하는 PNP(130A)는 다른 집적된 장치의 성능과 절충할 필요 없이 독립적으로 최적화될 수 있다.
PNP(130B)의 콜렉터는 NMOS 60B 또는 60D를 위해 최적화된 P-타입 웰과 같은 프로세스에서 형성된 웰(136B)을 포함하고, 각 경우의 웰(136B)은 NMOS 60B 또는 60D의 수직 도펀트 프로파일 각각에 실질적으로 유사한 수직 도펀트 프로파일을 가진다. 설명된 모듈 프로세스는 그러므로 최소 고온 프로세싱으로 보완 바이폴라(즉, NPN과 PNP 모두) 트랜지스터와 다양한 완전 절연된 저-전압 CMOS의 집적이 가능하다. PMOS 60A와 60C 각각 내의 제 1 및 제 2 N-타입 웰과 같은 레이어 및 MMPS 60B와 60D 각각 내의 제 1 및 제 2 P-타입 웰은 최대 플렉시블을 위해 재사용되지만 바람직한 실시예에서 CMOS 성능과 신뢰성을 위해 최적화되는 반면에 바이폴라 장치는 일반적으로 전용 베이스 임플란트가 포함되지 않으면 최적화되지 않는다.
고-전압 장치
도 4A-4C는 개시된 모듈 BCD 프로세스에서 구성될 수 있는 몇몇 비-절연 및 절연 고-전압 N-채널 트랜지스터를 도시한다. 이들 장치는 표면 전기장을 완화하고 장치 애벌런치 단락 전압(avalanche breakdown voltage) 용량을 증진하도록 깊이 임플란트된 N-타입 드리프트 영역(ND)을 사용하여 형성된다. 12V 드리프트 영역을 형성하는 데 사용되는 얕은 포스트-폴리실리콘 LDD 영역과는 달리 더 깊은 ND 레이어는 게이트로 자체 정렬되지 않는다. 최적화때, 더 깊은 접합은 더 낮은 표면 전기장의 가능성과, 얕은 자체 정렬 드리프트 영역보다 감소된 고온 캐리어 효과를 제공한다.
도 4A는 개시된 모듈 프로세스와 최소 고온 프로세싱에 따라 제작된 비 절연 N-채널 래터럴 DMOS(160)의 단면도를 나타낸다. 장치는 길이 LDI의 N-타입 드리프트 영역(166)을 구비한 N+ 드레인 영역(167A). 게이트 옥사이드 레이어(175)의 탑에 있는 실리사이드 게이트(177), 및 N+ 소스 콘택트(167B)와 P+바디 콘택트(169A)를 포함한다. P-타입 웰(164A)은 게이트(177) 아래로 확장하고 LDMOS 바디를 형성한다. P-타입 웰(164A)은 최소한 탑 부분 PWI와 깊은 부분 PWIB 또는 에너지와 도스가 변화하는 임플란트를 포함하는 임의 개수의 영역을 포함하는 비단조 도핑 프로파일을 포함한다. 더 깊은 부분 PW1B은 표면 전기장을 감소하고 표면 가까이의 이온화에 영향을 주는, 상부 부분 PW1보다 더 큰 도스 임플란트와 더 높은 농도를 포함한다. 깊이 임플란트된 DP 영역(162A)은 실리콘 표면으로부더 더욱 떨어진 최고 전기장을 움직이는 것에 의해 장치 견고성을 강화하도록 포함된다. 바람직한 실시예에서, N-타입 드리프트 영역(166)은 P-타입 웰(164A)로부터 이격된다. P-타입 웰(164A)을 채널 아래 게이트(177) 부분 아래에만 위치시키는 것에 의해, 장치는 두 채널 농도:를 가진다. P-타입 웰(164A)의 더 무거운 농도는 장치 임계를 설정 하고 펀치 스로우를 방지하는 반면에, 더 약한 기판 부분은 장치 단락을 좌우하고 이온화 특성에 영향을 미친다.
측벽 스페이서(176)와 약하게 도핑된 소스 연장부(168)는 CMOS 제작의 결함이고 DMOS(160)의 적절한 동작을 위해 유익하게 요구되지 않는다. 집적된 CMOS 없는 장치 제작은 이들 특징 또한 모두 제거할 수 있다. 그러나 소스 연장부(168)가 깊은 드리프트(ND)보다 비교적 높게 도핑되기 때문에, DMOS(160)의 동작에 대한 소스 연장부(168)의 영향은 무시해도 좋다.
바람직한 실시예에서 N+ 드레인(167A)은 DMOS 장치의 중심에 있고 게이트(177), P-타입 웰(164A), 및 소스(167B)에 의해 외접된다. 이 드레인-중심 장치 또한 N-타입 웰(165)과 N+영역(167C)을 통해 기판보다 양의 포텐셜로 전기적으로 바이어스된 에워싸는 링을 형성하는 깊은 N-타입 영역(163)과 NI 측벽 영역(170) 아래있는 유전체-충전 트렌치(171)로 둘러싸여 진다. N-타입 영역(167C,165,170,163)은 유리하게 드레인(167A)이 P-타입 기판(161)에 비해 포워드-바이어스되는 경우에 기판 안으로 주입된 임의의 전자를 모아서, 이들 전자가 기판(161)에 집적된 다른 장치와 간섭하는 것을 방지한다.
깊은 P-타입 영역(162A)과 P-타입 웰(164A)은 소수 캐리어(전자) 재결합을 증가시키는 것에 의해 P-타입 기판(161) 내에 원하지 않는 와류 바이폴라 전도를 억제한다. 영역(162A) 내의 전자 재결합으로 인한 기판 홀-전류는 P-타입 웰(164A)를 통해, 그리고 P+영역(169B), P-타입 웰(164B), 및 DP 레이어(162B)를 포함하는 선택적인 외부 그라운드 링을 통해 흐를 수 있다. 절연이 부족한 데도 불구하고, 비-절연 래터럴 DMOS(160)는 DP 영역에서 소수 캐리어의 재결합을 통한, 깊은 N-타입 영역(163) 내의 소수 캐리어의 수집을 통한, 그리고 P+기판 콘택트(169A, 169B)에 의한 저-임피던스 “그라운드”를 통한 세가지 방식으로 바이폴라 전도를 억제한다. 도 4B는 DMOS(200) 바디 영역을 포함하는 P-타입 웰(206)에 접속하는 P+영역(201A), N+드레인 영역(209A), 길이 LD1의 N-타입 드리프트 영역(208), 게이트(216), 게이트 옥사이드 레이어(214), 및 N+소스 영역(209B)을 구비한 절연된 P-타입 포켓(201B)과 P-타입 기판(201A) 안에 제작된 완전-절연된 N-채널 래터럴 DMOS(200)를 도시한다. P-타입 웰(206)은 최소한 탑 부분 PWI와 깊은 부분 PWIB 또는 에너지와 도스가 변화하는 임플란트를 포함하는 임의 개수의 영역을 포함한다. 더 깊은 부분 PW1B은 상부 웰 부분 PW1 보다 더 큰 도스 임플란트와 더 높은 농도를 포함한다.
측벽 스페이서(215)와 약하게 도핑된 소스 연장부(218)는 CMOS 제작의 결함이고 DMOS(200)의 적절한 동작을 위해 유익하게 요구되지 않는다. 그 비교적 높은 도핑 농도 때문에, 고-전압 DMOS 장치(200)의 동작에 대한 소스 연장부(218)의 영향은 무시할 수 있다.
P-타입 영역(201B)과 그 안에 만들어진 DMOS(200)는 고-에너지 임플란트 플로어 절연 영역(202), 유전체-충전 트렌치(205), 및 NI 영역(204)에 의해 형성된 절연 구조체에 의해, 고-온 확산 또는 에피택시에 대한 필요 없이 기판(201A)으로부터 절연된다. 플로어 절연 영역(202)은 N+임플란트(209C), N-타입 웰(207), 및 NI 영역(204)을 통해 ILD 레이어(211)을 통해 확장하는 옵션 배리어 금속 레이 어(213)와 금속 레이어(212)에 의해 형성되는 ISO 전극에 전기적으로 접속된다. 트렌치(205)는 도시된 바와 같이 N-타입(207)의 내부 에지 상에 위치하거나 N-타입 웰(207)이 트렌치 절연에 의해 그 내부 및 외부 에지 모두 상에 둘러싸인다. 밑에 있는 DP 레이어(203)를 구비한 P+기판 연결 영역(210B)과 P-타입 웰(미도시) 또한 DMOS(200)를 둘러쌀 수 있다.
플로어 절연 영역(202)의 포텐셜은 ISO 전극에 의해 설정되고 드레인 영역(209A), P-타입 웰(206), 기판(201A)과 동일하거나, 또는 일부 다른 고정된 또는 변화 포텐셜이다. 플로어 절연 영역(202)과 N-타입 드리프트 영역(208) 사이의 최대 허용 가능 전압 차는 사이에 개입하는 P-타입 영역(201B)의 펀치-스로우에 의해 제한되지만, 플로어 절연 영역(202)과 P-타입 웰(206) 사이의 최대 전압 차이는 이들 두 영역 사이의 애벌런치 단락(avalanche breakdown) 전압에 의해 설정된다. 플로어 절연 영역(202)은 드레인 영역(209A)과 동일한 전위로 연결되면, 이 펀치 스로우 단락이 회피된다. 그러나, 플로어 절연 영역9202)이 기판(201A)과 동일한 전위에 연결되면, P-타입 웰(206)이 기판(201A) 보다 더 “-“에 연결될 수 있다.
도 4C는 드레인 보다는 P-타입 바디가 장치의 중심에 위치하고 게이트와 드레인이 바디를 둘러싸는 LDMOS(230)의 단면도를 도시한다. P+영역(238A), P-타입 웰(237), 및 N+소스 영역(239A)은 게이트(243)와 게이트 옥사이드 레이어(241)에 의해 둘러싸이고, 길이 LDI의 N-타입 드리프트 영역(236A)과 N+드레인 영역(239B)에 의해 추가로 둘러싸인다. P-타입 웰(237)은 최소한 탑 부분 PWI와 깊은 부분 PWIB 또는 에너지와 도스가 변화하는 임플란트를 포함하는 임의 개수의 영역을 포 함한다. 더 깊은 부분 PW1B은 상부 웰 부분 PW1 보다 더 큰 도스 임플란트와 더 높은 농도를 포함한다.
LDMOS(230)의 활성 부분(230A)은 P-타입 포켓(231B) 안에 제작되고, 유전체-충전 트렌치(235), 플로어 절연 영역(232), 및 NI 영역(234)에 의해 기판(231A)으로부터 절연된다. 드리프트 영역(236A)은 NI 레이어(234) 위로 오버랩하고 그에 의해 드레인 영역(239B)과 동일한 포텐셜로 플로어 절연 영역(232)을 바이어스한다. 대안으로, 옵션 N-타입 웰(미도시)이 드레인 영역(239B)을 플로어 절연 영역(232)에 연결하도록 포함될 수 있다.
증진된 장치 견고성을 위하여, N+소스 연결 영역(239A)과 P+바디 연결 영역(238A)은 ILD 레이어(240)내의 개구를 통해 확장하는 옵션 베리어 금속 레이어(245)와 금속 레이어(244)에 의해 금속으로 전기적으로 쇼트될 수 있다.
측벽 스페이서(242)와 약하게 도핑된 소스 연장부(246)는 CMOS 제작의 결함이고 DMOS(230)의 적절한 동작을 위해 유익하게 요구되지 않는다. 그 비교적 높은 도핑 농도 때문에, LDMOS(230)에 대한 소스 연장부(246)의 영향은 무시할 수 있다.
도 4C에 도시된 바람직한 실시예에서, 비활성 영역(230B)은 드레인 영역(239B)과 동일한 포텐셜로 바이어스된, N+ 영역(239C)과 N-타입 에지 종단 영역(236B)을 포함하고, 절연된 DMOS(230)의 외부 표면을 둘러싸고, 그에 의해 기판(231A)과 비례하여 블로킹 전압을 확장한다. 전체 LDMOS(230)는 또한 P+그라운드 영역(238B) 및/또는 깊은 임플란트 P-타입 영역 DP 233에 의해 둘러싸인다. 대체 실시예에서, 장치의 외부 에지는 트렌치(235)와 함께 끝난다.
도 5는 P-채널 완전 절연 래터럴 DMOS(260)의 단면도를 도시한다. P-타입 기판(261A)과 절연된 P-타입 포켓(261B) 안에 제작되는, DMOS(260)는 중신 P+드레인 영역(269A), 길이 LDI의 옵션 임플란트 깊은 드리프트 PD(268), 게이트(278), 게이트 옥사이드 레이어(276), P+ 소스 영역(269B), 바디 영역을 포함하는 N-타입 웰(267)을 접속하는 N+임플란트(270A)를 포함한다. N-타입 웰(267)은 탑 부분 NWI와 매장된 또는 더 깊은 부분 NWIB 또는 에너지와 도스가 변화하는 임플란트를 포함하는 임의 개수의 영역을 포함한다. 더 깊은 부분 NW1B는 상부 부분 NW1 보다 더 큰 도스 임플란트와 더 높은 농도를 포함한다.
대안으로, 적어도 탑 부분(NW2)과 깊은 부분(NW2B)을 가진 체인 임플란트를 포함하는 N-타입 웰, 또는 에너지와 도스가 변화하는 임플란트를 포함하는 임의 개수의 영역은 N-타입 웰(267) 대신에 사용될 수 있다. 깊은 부분 NW2B는 상부 부분 NW2 보다 더 큰 도스 임플란트와 더 높은 농도를 포함하지만 깊은 부분 NW2B는 N-타입 웰(267)의 깊은 부분 NW1B보다 도핑이 더 약하게 된다.
대안으로, 게이트 형성 전 임플란트된 깊은 드리프트 PD(268)는 도 3A에 도시된 CMOS2에 사용된 LDD(86)과 같이, 프로세스에서 후에 임플란트 되는 얕은 P-타입 드리프트 영역에 의해 교체될 수 있다. 임플란트가 폴리실리콘 게이트 형성 후에 발생하면, 얕은 드리프트 영역은 게이트와 자체 정렬하게 되어, 추가로 드리프트 영역과 LDMOS(260)의 바디 영역으로 작용하는 N-타입 웰(267)의 오버랩의 위험을 감소시킨다. 다른 실시예에서, 깊은 드리프트 PD(268)는 게이트(278) 아래로 확장하지 않고 깊은 드리프트 PD(268)과 게이트(278) 사이에 존재하는 P-타입 포 켓(261B)의 일부와 함께 게이트(278)의 에지로부터 얼마 떨어져 멈춘다. P-타입 포켓(261B) 내의 더 약하게 도핑된 금속은 PD 영역(268)이 없을 때 LDMOS 내의 온-상태 전류를, 비록 더 높은 저항이지만 반송할 수 있다.
측벽 스페이서(275)와 약하게 도핑된 소스 연장부(271)는 CMOS 제작의 결함이고 LDMOS(260)의 적절한 동작을 위해 유익하게 요구되지 않는다. 그 비교적 높은 도핑 농도 때문에, 고-전압 LDMOS 장치(260)의 동작에 대한 소스 연장부(271)의 영향은 무시할 수 있다.
P-타입 포켓(261B)과 그 안에 만들어진 LDMOS(260)는 고-에너지 임플란트 DN 플로어 절연 영역(262); 유전체-충전 트렌치(265), 및 트렌치(265)와 플로어 절연 영역(262)을 연결하는 NI 영역(264)을 포함하는 절연 구조체에 의해, 고-온 확산 또는 에피택시에 대한 필요 없이 기판(261A)으로부터 절연된다. DN 플로어 절연 영역(262)은 N+임플란트(270A), N-타입 웰(267), 및 NI 영역(264)을 통해 전기적으로 접속된다. 장치로의 전기 접속은 금속 레이어(274) 및 옵션 배리어 금속 레이어(273)와 함께 ILD 레이어(272)내에 에칭된 콘택트 윈도우를 통해 만들어진다.
도시된 바와 같이, N-타입 웰(267)의 외부 에지 상에 위치하는 트렌치(265)는 길이 LD3의 추가 ND 고 전압 종단 영역(266)에 의해 둘러싸이고, N+영역 270B에 의해 접속되고, 바람직하게 N-타입 웰(267)에 쇼트된다. 밑에 있는 옵션 DP 레이어(263)를 구비한 P+기판 접속 영역(269C)과 옵션 P-타입 웰(미도시) 또한 LDMOS(260)를 둘러쌀 수 있다.
DN 플로어 절연 영역(262) 및 바디 영역, 즉 N-타입 웰(267)은 “B/ISO” 전극에 의해 고-전압 양의 공급 레일 VDD에 바람직하게 묶이고, 또한 자주 소스 연결 “S”에 연결된다. 소스 S와 바디 B/ISO 핀은 예를 들어 전류 감지 소스 저항이 필요하면 분리된 상태로 남는다.
타입-Ⅱ 절연 BCD 프로세스 내의 집적 다이오드
여러 전력 애플리케이션에서, 절연 고-전압 다이오드는 정류기로서 애플리케이션을 위해 요구되고, 컨버터 스위칭 시 인터벌 만들기 전 브레이크 동안 인덕터 전류를 다시 순환하도록 하기 위해 요구된다. 도 6A는 P-타입 웰(305) 안에 둘러싸인 P+영역(309A,309B)를 포함하는 구획된 애노드와 DN 캐소드(302)를 포함하는 하나의 그러한 절연 다이오드(300)를 도시한다. 본 발명의 일 실시예에서, P-타입 웰(305)의 도핑 프로파일은 적어도 탑 부분 PW1과 깊은 부분 PW1B을 포함하는 비 단조이고, 에너지와 도스를 다르게 하는 붕소 체인 임플란트를 사용하여 형성된다.
다이오드(300)는 DN 레이어(302), N-타입 웰(307), 및 NI 영역(304)에 의해 기판(301A)으로부터 절연된다. N-타입 웰(307)에 연결된 길이 LDI의 내부 드리프트 영역 ND(306A)은 절연 다이오드(300)의 애벌런치 단락을 개선하는 데 사용된다. 다이오드(300)로의 전기 접속은 금속 레이어(313) 및 옵션 배리어 금속 레이어(312)와 함께 ILD 레이어(315) 내에 에칭된 콘택트 윈도우를 통해 실행된다.
DN 레이어(302), NI 레이어(304), N-타입 웰(307), 및 절연 DN 드리프트 영역(306A)의 결합은 기판(301A)이상 또는 동일한 포텐셜로 전극 “K/ISO”에 의해 바이어스된다. 파라스틱 N+ 이미터 영역(308A,308B)를 따라 P+영역(309A,309B)(애노드)이 함께 쇼트되고, DN 플로어 절연 영역(302)으로 P-타입 웰(305)의 단락 전압까지 역 바이어스되거나 캐소드로 포워드 바이어스되는 애노드 연결 “A”에 쇼트된다. 포화 파라스틱 NPN 바이폴라를 본질적으로 형성하는 것에 의해, N+영역(308A,308B)은 기판(301A) 안으로 원하지 않는 홀-전류 누출의 양을 감소시키는 것을 돕는다.
도시된 바와 같이, N-타입 웰(307)의 외부 에지 상에 위치하는 유전체-충전 트렌치(310)는 장치의 외부 에칭을 포함하거나 그렇지 않으면 길이 LD3의 추가 고 전압 종단 영역(306B)으로 둘러싸이고, N+영역(308C)에 의해 접속되고, 금속 레이어(313)를 통해 웰(307)로 전기적으로 쇼트된다. 밑에 있는 옵션 DP 레이어(303)를 구비한 P+기판 접속 연결(309C) 및/또는 옵션 P-타입 웰(미도시)이 장치를 둘러싼다. 다이오드(300)는 도 6A의 좌측 에지에 도시된 중심선에 대하여 대칭이고, 이 경우, NI 측벽 영역(304)과 유전체-충전 트렌치(301)는 P-타입 웰(305)을 측면으로 둘러싸거나 환형이 될 수 있다. (주의: 여기 사용되는 바와 같이, 단어 “환형”은 환형 영역 또는 모양이 원이거나, 다각형이거나, 어떤 다른 형상이든지, 다른 영역 또는 모양을 측면으로 둘러싸는 임의의 영역 또는 다른 모양을 일컫는 것으로 의도된다.)
P-타입 웰(336A,336B) 안에 둘러싸인 P+영역(330A, 339B)을 포함하는 구획된 애노드와 DN 캐소드 영역(332)를 포함하는 다른 절연 다이오드(330)가 도 6B에 도시된다. 일 실시예에서, P-타입 웰(336A,336B)의 도핑 프로파일은 적어도 탑 부분 PW1과 깊은 부분 PW1B을 포함하는 비 단조이고, 에너지와 도스를 다르게 하는 붕소 체인 임플란트를 사용하여 형성된다.
DN 레이어(332), N-타입 웰(337A, 337B), N+영역(340A, 340B), NI 영역(334A, 334B, 334C, 334D), 및 유전체-충전 트렌치(335A, 335B, 335C, 335D)는 캐소드와 다이오드(330)의 절연 구조체를 형성하고, 다수의 P-타입 애노드 영역(339A, 339B)과 웰(336A, 336B)을 기판(331A)으로부터 분리하고 둘러싼다. 도 6B에 도시된 애노드 영역의 수는 예를 들어 목적-많은 더 이상 애노드 영역이 더 높은 전류를 위해 장치를 계측하도록 포함될 수 있는 간소화한 장치를 나타낸다. 장치로의 전기 접속은 금속 레이어(342) 및 옵션 배리어 금속 레이어(343)와 함께 ILD 레이어(341) 내에 에칭된 콘택트 윈도우를 통해 실행된다.
P-타입 웰(336A,336B)과 N-타입 웰(337A,337B)이 DN 캐소드 영역(332)위로 오버랩되기에 충분히 깊지 않은 경우, 절연 P-타입 포켓(331B,331D,331E)은 그러나 다이오드(330) 성능에 최소 영향을 가져온다. 특히, P-타입 포켓(331B,331D)은 각각 P-타입 웰(336A,336B)에 전기적으로 쇼트되지만, 포켓(331C,331E)은 모든 측면에서 N-타입 물질에 의해 둘러싸여, 즉, 아래로부터 DN 캐소드 영역(332)과 상기 래터럴 상의 NI 영역(334A,334B, 또는 334C,334D) 위의 N-타입 웰(337A,337B)에 의해 둘러싸여 플로팅된다.
절연 다이오드(330)의 내부 단락 전압은 NI 영역(334)과 DN 캐소드 영역(332)에 비례하여 P-타입 웰(336A,336B)의 어밸란치 단락 전압에 의해 결정된다. 둘러싸는 기판(331A) 및 P+영역(339C)과 옵션 DP 레이어(333)를 포함하는 그라운드 링에 대한 DN 캐소드 영역(332)의 외부 단락은 다이오드(330)의 외부 에지 종단에 의해 결정된다. 그러한 종단 중 하나를 도시한, 길이 LD3의 외부 ND 드리프트 영역(338)은 표면 전기장을 감소시키는 것에 의해 장치 단락을 강화하는 데 사용된다.
타입-Ⅱ 절연 BCD 프로세스에서 JFET
“노멀-오프” 장치인 종래의 강화-모드 MOSFET와는 달리, JFET는 그들의 소스 포텐셜로 바이어스된 게이트로 드레인 전류를 전도한다. 즉, VGS=0에서 전도한다. 그러한 장치는 다른 트랜지스터가 아직 동작하지 않을 때, 스타트-업 회로를 위한 전류 소스를 형성하는 것이 용이하다.
도 7A는 P+드레인 영역(359A), P-타입 채널 영역(351B), N-타입 웰(356A)과 N+영역(360A)을 포함하는 탑 게이트, DN 플로어 절연 영역(352)을 포함하는 바닥 게이트, 및 P-타입 웰(357)과 P+영역(359C)을 포함하는 소스를 포함하는 고-전압 절연 P-채널 JFET(350)을 도시한다. 일 실시예에서, N-타입 웰(356A)의 도핑 프로파일은 적어도 탑 부분 NW1과 깊은 부분 NW1B을 포함하는 비 단조이고, 바람직하게 에너지와 도스를 상이하게 하는 인 체인 임플란트를 사용하여 형성된다. JFET(350)는 DN 플로어 절연 영역(352), NI 영역(354), 및 둘러싸는 유전체-충전 트렌치(355)에 의해 기판(351A)로부터 절연된다.
NI 영역(354)과 유전체-충전 트렌치(355)는 환상이고, 플로어 절연 영역(352), NI 영역(354), 및 유전체 충전 트렌치(355)는 함께 기판(351A)의 절연 포 켓을 감싼다. 바닥 게이트, DN 플로어 절연 영역(352)은 “ISO” 포텐셜로서 N-타입 웰(356B) 및 N+영역(360B)을 통해 전기적으로 바이어스된다. 바닥 게이트 바이어스는 탑 게이트 “G”와 비교해서 포텐셜이 변화하거나, 고정된 포텐셜로서 바이어스될 수 있다.
절연된 JFET(350)의 외부 에지가 트렌치(355)에 의해 한정되는 동안, 장치 또한 N-타입 웰(356B), N+영역(360B), 및/또는 길이 LO2의 약하게-도핑된 ND 영역(358B)을 포함하는 고-전압 종단으로 둘러싸일 수 있다. 이 외부 종단이 최대 포텐셜 JEFT(350)가 둘러싸는 P-타입 기판(351A) 위로 바이어스될 수 있는 지를 결정한다. 절연 JFET(350)의 내부 단락은 먼저 약하게 도핑된 영역(358A)의 길이 LDI와 P+영역(359A), P영역(351B) 및 DN 플로어 절연 영역(352)을 포함하는 P-I-N 접합의 단락 전압에 의해 결정된다. 전체 다이오드(350)는 옵션 밑에 있는 DP 영역(353) 및/또는 P-타입 웰(미도시)을 구비한 P+기판 링(359B)에 의해 종료된다. 장치로의 전기 접속은 금속 레이어(362) 및 옵션 배리어 금속 레이어(363)와 함께 ILD 레이어(361) 내에 에칭된 콘택트 윈도우를 통해 실행된다.
도 7B는 P-타입 웰(376A), P-타입 채널(371B), N-타입 웰(375A)와 N+영역(378A)을 포함하는 탑 게이트, DN 플로어 절연 영역을 포함하는 바닥 게이트, 및 P-타입 웰(376B)과 P+영역(377B)을 포함하는 소스를 둘러싸는 P+드레인 영역(377A) 다른 절연 P-채널 JFET(370)를 도시한다. 일 실시예에서, N-타입 웰(375A)의 도핑 프로파일은 적어도 탑 부분 NW1과 깊은 부분 NW1B을 포함하는 비 단조이고, 바람직하게 에너지와 도스를 상이하게 하는 인 체인 임플란트를 사용하여 형성된다.
JFET(370)는 DN 플로어 절연 영역(372), NI 영역(754), 및 둘러싸는 유전체-충전 트렌치(385)에 의해 기판(371A)으로부터 절연된다. NI 영역(374)과 유전체-충전 트렌치(385)는 환상이고, 플로어 절연 영역(372), NI 영역(374), 및 유전체 충전 트렌치(385)는 함께 기판(371A)의 절연 포켓을 감싼다. 바닥 게이트, DN 플로어 절연 영역(372)은 “ISO” 포텐셜로서 N-타입 웰(375B) 및 N+영역(378B)을 통해 전기적으로 바이어스된다. 바닥 게이트 바이어스는 탑 게이트 “G”와 비교해서 포텐셜이 변화하거나, 고정된 포텐셜로서 바이어스될 수 있다.
절연된 JFET(370)의 외부 에지가 트렌치(385)에 의해 한정되는 동안, 장치 또한 N-타입 웰(375B), N+영역(378B), 및/또는 길이 LO3의 약하게-도핑된 ND 영역(379)을 포함하는 고-전압 종단으로 둘러싸일 수 있다. 이 외부 종단이 최대 포텐셜 JEFT(370)가 둘러싸는 P-타입 기판(371A) 위로 바이어스 될 수 있는 지를 결정한다. 절연 JFET(370)의 내부 단락은 P+ 영역(377A), P-타입 웰(376A), P 영역(371B), 및 DN 플로어 절연 영역(372)을 포함하는 접합의 어밸란치 전압에 의해 이론상 결정된다. 전체 다이오드(370)는 옵션 밑에 있는 DP 영역(373) 및/또는 P-타입 웰(미도시)을 구비한 P+기판 링(377C)에 의해 종료된다. 장치로의 전기 접속은 금속 레이어(379) 및 옵션 배리어 금속 레이어(380)와 함께 ILD 레이어(381) 내에 에칭된 콘택트 윈도우를 통해 실행된다.
타입 II 절연 BCD 프로세스에서 폴리실리콘 이미터 바이폴라 트랜지스터
확산된 이미터를 가진 바이폴라 트랜지스터는 베이스와 이미터 영역 모두를 가로지르는 캐리어 전송에 의해 그들의 최대 주파수에 제한된다. 그러한 장치의 고 주파 용량을 개선하는 종래 기술의 방법은 베이스 영역과 직접 콘택트에서 폴리실리콘으로 확산된 이미터를 대신하는 것이다(예를 들어, Michael Reisch의, High- frequency Bipolar Transistors, Springer, 2003 참조). 울트라-얕은 폴리실리콘 이미터에 대한 베이스 깊이 조절에 의해, 몇십 기가헤르쯔의 주파수가 달성될 수있다.
그러한 폴리실리콘 이미터 바이폴라 트랜지스터는 최소 개수의 추가 프로세스 단계를 가진 개신된 바와 같은 모듈 저온의 임플란트 시의 BCD 프로세스로 맞추도록 적용될 수 있고, 증진된 절연 용량, 비단조 웰 도핑 프로파일, 플로어 절연 영역, 측벽 절연 영역, 및 BCD 축적 내의 다른 장치를 지닌 베이스 콘택트 임플란트, 웰에 대한 일반 임플란트의 공유, 및 제작 프로세스의 변경 없이 주위의 기판 프로세스보다 높은 전압에서 임의의 단일 바이폴라 장치, 또는 바이폴라 그룹과 CMOS 장치를 절연 및 “플로팅”할 수 있는 능력으로부터 이익을 얻는다.
고속 NPN 트랜지스터만 통합하는 많은 종래의 BiCMOS 및 BCD 프로세스와 달리, 개시된 모듈 프로세스는 높은 주파수의 보완(즉, NPN 및 PNP) 바이폴라 장치를 통합하는 능력을 가진다. 게다가, 바람직한 실시예에서, 그러한 바이폴라 트랜지스터의 도핑 프로파일은 디지털 스위칭 속도의 증진 보다는 장치의 “아날로그” 성능을 증진하도록 맞춰진다. 아날로그 최적화된 특성은 넓은 범위의 콜렉터 전류 이상의 비교적 변화지 않는 전류 게인 β, 높은 초기 전압 VA, 넓은 상호 컨덕턴스 gm, 및 높은 게인 대역 폭 산출물을 달성하는 것을 포함한다.
도 8 은 NPN 폴리실리콘 이미터 바이폴라 트랜지스터(400B), PNP 폴리실리콘 이미터 바이폴라 트랜지스터(400A)를 도시한다. NPN(400B)은 N-타입 폴리실리콘-이미터(415)와 N-타입 웰(407B)에 형성되고 유전체-충전 트렌치(405C,405D)를 포함하는 절연 구조체에 의해 일반 P-타입 기판(401)으로부터 절연된 P-타입 베이스 PB(411); NI 영역(404C,404D), 및 임플란트된 DN 플로어 절연 영역(402B)을 포함한다. DN 플로어 절연 영역(402B)은 NI 영역(404C,404D)을 오버랩하는 것을 통해 N-타입 웰(407B)에 전기적으로 연결된다. 기판(401)의 표면을 접속하는 폴리실리콘-이미터(415)의 구역은 폴리실리콘 이미터 마스크에 의해 결정된다.
바람직한 실시예에서, N-타입 웰(407B)은 더 깊이 매장된 NW1B 부분 보다 더 약한 도핑 농도를 가진 표면 부분(NW1)을 가지는 비-단조 도핑 프로파일을 포함한다. 표면 부분 NW1의 더 약한 도핑 농도는 PB 베이스(411)에서 공핍 확산을 감소시키고, 그에의해 초기 전압 VA을 증가시키는데 반해, DN 플로어 절연 영역(402B)과 공동으로 더 깊은 부분 NWIB은 콜렉터 저항을 감소시키고 트랜지스터 포화를 개선한다. 바람직한 실시예에서, N-타입 웰(407B)의 도핑 프로파일은 에너지와 도스를 상이하게 하는 인 체인 임플란트를 사용하여 형성된다. N-타입 웰(407B)과 DN 플로어 절연 영역(402B) 사이에 도시된 P-타입 플로팅 레이어(403)는 매우 작거나 N-타입 웰(407B)의 바닥이 DN 플로어 절연 영역(402B) 위로 오버랩하면 존재하지도 않는다.
탑-측 콜렉터 콘택트는 N+영역(408C)을 통해 이용되고, 베이스(93)로의 콘택트는 P+ 영역(409B)을 통해 달성되고, N-타입 폴리실리콘-이미터(415)는 이미터를 형성한다. 절연 구조체는 전체 NPN(400B)를 둘러싸는 밑에 있는 NI 절연 영 역(404C,404D)을 가진 유전체-충전 트렌치(405C,405D)를 포함한다. NPN(400B)와의 접속은 ILD 레이어(420) 안에 형성된 콘택트 윈도우를 통해 확장하는 옵션 배리어 금속 레이어(416)와 금속 레이어(417)에 의해 달성된다.
PNP(400A)는 P-타입 웰(406) 안에 형성된 NB 베이스 임플란트(410)와 P-타입 폴리실리콘-이미터(412)를 포함한다. 탑-측 콜렉터 콘택트는 P+영역(409A)을 통해 이용되고; 베이스로의 콘택트는 N+ 영역(408A)을 통해 달성된다. 접속은 ILD 레이어(420) 안에 형성된 콘택트 윈도우를 통해 확장하는 옵션 배리어 금속 레이어(413)와 금속 레이어(414)에 의해 달성된다.
DN 플로어 절연 영역(402A), NI 영역(404A,404B), 및 유전체-충전 트렌치(405A,405B)는 기판(401)으로부터 P-타입 포켓(403A)과 P-타입 웰(406)을 절연한다. DN 플로어 절연 영역(402A)은 N-타입 절연 접속 웰(407A)과 N+영역(408B)을 통해 바이어스된다.
바람직한 실시예에서, P-타입 웰(406)은 적어도 탑 부분 PW1과 깊은 부분 PW1B을 포함하는 비 단조 도핑 프로파일을 가지고, 바람직하게 에너지와 도스를 다르게 하는 붕소 체인 임플란트를 사용하여 형성된다. P-타입 포켓(403A)은 매우 얇고 P-타입 웰(406)이 DN 플로어 절연 영역(402A) 위로 오버랩하면 존재하지 않기도 한다. 탑 부분(PW1)의 약한 도핑은 NB 베이스(410)에서 공핍 확산을 감소시키고, 그에의해 초기 전압 VA을 증가시키는 반면에 깊은 부분 PW1B은 콜렉터 저항을 감소시키고 트랜지스터 포화를 개선한다.
바이폴라 장치 NPN(400A)과 PNP(400B)는 동일 기판, 절연, 웰 임플란트, 얕 은 임플란트 및 상호 접속을 사용하여, 도 3A에 도시된 CMOS 트랜지스터(60A-60D)와 함께 모놀리식으로 동시에 제작될 수 있다.
타입-Ⅱ 절연 BCD 프로세스 설계 고려사항
타입-Ⅱ 트렌치 절연 내의 절연 장치의 전압 용량은 임플란트된 영역의 상대적인 접합 깊이에 의해 결정된다. 다른 트렌치 절연 스켐과 달리, 절연 장치의 최대 단락 전압은 트렌치 깊이에 의해 결정되지 않고 깊은 임플란트 DN 플로어 절연 영역의 임플란트 에너지와 깊이에 의해 결정된다.
도 9A에 도시된 바와 같이, 충전 전에 트렌치(434)의 바닥 안으로 임플란트된 NI 절연 영역(433)은 DN 플로어 절연 영역(432)의 탑과 트렌치(434)의 바닥 사이의 갭에 다리를 놓아 깊은 트렌치의 에칭과 충전에 대한 필요를 제거하였기 때문에, 타입-Ⅱ 절연의 전압 용량은 일반적으로 다른 절연 스켐을 초과한다.
절연 장치의 최대 전압 용량은 P+영역(435), P-타입 포켓(431B), 및 DN 플로어 절연 영역(432)에 의해 형성된 접합의 1차원 애벌런치 단락에 의해 제한된다. P-타입 포켓(431B)의 도핑 농도에 따라, 애벌런치 단락의 메커니즘은 P-N 접합 애벌런치 또는 P-I-N 리치-스로우 단락이 된다. 절연 P-타입 포켓(431B)의 도핑의 농도가 충분하면, 전기적 역-바이어스 이하의 P-타입 포켓(431B)과 DN 플로어 절연 영역(432)과 사이에 형성된 P-N 접합의 공핍 영역은 공핍 영역이 P+영역(435)에 언젠가 도달하기 전에 애벌런치 될 것이다. 이것은 수학적으로 xD(BV)<xnet으로 표현할 수 있고, 여기서 xD(BV)는 전압 BV에서 애벌런치 단락의 온셋 시 P-타입 포켓(431B) 내의 공핍 확산의 폭이고, xnet은 P+영역(435)와 DN 플로어 절연 영역(432(사이의 “순수 폭”이다. 그러한 경우에, 단락 전압은 첫번째로 DN 플로어 절연 영역(432)의 도핑 농도와 기판(431A)의 도핑 농도에 상당하는 절연 P-타입 포켓(431B)의 도핑 농도에 의해 결정된다.
한편, P-타입 포켓(431B)이 약하게 도핑되면, 공핍 영역은 P-타입 영역(431B)을 통해 도달한다. 즉 xD(BV)>xnet이다. 완전 공핍된, 약하게-도핑된 P-타입 포켓(431B)은 P-I-N 다이오드 내의 내재된 영역과 유사하게 행동한다. 결과적으로, 단락 전압은 약하게 도핑된 영역(431B)의 두께 xnet에 리니어으로 비례한다. 이것은 BV ≒ Ecrit*xnet + BV0로 수학적으로 근사치를 구할 수 있고, Ecrit는 농도에 좌우되며, 범위가 20 ~ 35V/μm인 실리콘의 임계 아벌란치 전기장이고, BVo는 내재 레이어의 두께가 0, 즉 xnet = 0일때, P-N 접합의 단락 전압의 근사치를 구하는 리니어 조절 파라미터이다.
개시된 저온 프로세스에서, 임플란트 시의 도핑 프로파일은 최대 단락을 정확하게 세팅하여 고온 확산에 기인한 변화가능성을 회피한다. 고정된 인 도스에 대하여, DN 임플란트 깊이와 그로인한 단락 전압 BV는 임플란트 에너지에 리니어로 비례한다. 2 ~ 2.5MeV의 임플란트에 대하여, 단락 전압은 P-타입 포켓(431B)의 순 두께는 거의 1 미크론에 상응하는 20 ~ 35V 범위이다. 이 행동은 더 두꺼운 레이어와 더 높은 전압으로 리니어 계측되지만, 상업적으로 사용가능한 오늘날의 이온 임 플란트의 최대 에너지는 이 단락 전압을 몇 십 볼트로 제한한다.
도 9B에 도시된 바와 같이, 유전체-충전 트렌치(444)와 트렌치 바닥 NI 영역(443)의 결합 깊이는 기판(441a)로부터 P-타입 포켓(441B)의 절연을 완전하게 하도록 DN 플로어 절연 영역(442) 위로 NI 임플란트(443)을 오버랩하기 충분하게 커야한다. 주어진 이들 요인에 따라, N-타입 웰(445)의 깊이는 몇몇 고려사항에 의해 경계지워진다. N-타입 웰(445)이 너무 얕게 임플란트되면, NI 영역(443)을 오버랩하지 않게 되고, 즉 Δx1 > 0이고, DN 플로어 절연 영역은 원하지 않게 남아 전기적으로 플로팅하고, 원하지 않는 기생 및 과도 현상을 겪는다. Δx1>0이면, 필수적으로 Δx2>0, 플로팅 P-타입 포켓(441B)은 DN 플로어 절연 영역(442)으로부터 N-타입 웰(445)을 분리하고, N-타입 웰(445)의 저항은 DN 플로어 절연 영역(442)의 조재에 의해 감사하지 않는다. 고도로-도핑된 DN 플로어 절연 영역(442)을 오버랩하지 않고, N-타입 웰(445) 내의 낮은 저항을 달성하는 것은 N-타입 웰(445)의 비-단조 도핑 프로파일 상에 전적으로 의존하고, N-타입 웰(445)은 상부 부분 NW1 보다 농도가 더 높은 더 낮은 부분 NW1B을 가진 체인-임플란트된 웰을 포함한다. 낮은 웰 저항을 달성하는 것은 기생 CMOS 래치-업, 원하지 않고 가능성 있게 손상하는 사이리스터 효과를 방지할 이익이 있으나, 임계- 및 단락-전압 고려는 N-타입 웰(445)의 최대 표면 농도를 제한한다.
도 9C에서, N-타입 웰(455)은 N-타입 웰(445)보다 더 큰 깊이로 임플란트 되고, 웰(455)의 바닥 부분이 수직으로 유전체-충전 트렌치(454) 아래 깊이로 확장하고 NI 영역(453) 위로 오버랩하도록, 즉 이전 정의 Δx1 < 0을 사용한다. 이 도핑 프로파일은 도 9B내의 구조체의 것을 오버하는 것을 선호하지만, 플로팅 P-타입 포켓(451B)은 DN 플로어 절연 영역(452)의 탑으로부터 N-타입 웰(455)를 분리하여, 즉 Δx2 > 0 이므로, 플로어 절연 영역(452)의 존재는 N-타입 웰(455)의 저항을 감소시키지 않는다.
도 9D는 추가 개선을 도시하는데, N-타입 웰(465)의 바닥은 유전체 트렌치(464) 보다 깊게 임플란트되고, NI 영역(463)을 실질적으로 오버랩한다. 사이에 개입하는 P-타입 포켓(461B)의 두께가 매우 작으면, 즉 Δx2 -> 0 이면, N-타입 웰(465)은 매우 작은 전압을 가진 DN 플로어 절연 영역(462)으로 펀치 스로우하고, N-타입 웰(465)의 저항은 바람직하게 감소된다.
본 발명의 바람직한 실시예에서, 도 9E에 도시된, N-타입 웰(475)은 DN 플로어 절연 영역(472)와 NI 영역(473) 모두를 오버랩하고, 유전체-충전 트렌치(474)의 전체 수직 길이(깊이)를 따라 기판(481A)의 표면에서 N-타입 웰(475)의 깊은 부분 NW1B로 확장하는 약하게 도핑된 탑 부분 NW1을 구비한다. DN 플로어 절연 영역(470)을 오버랩하는 웰(475)의 깊은 부분 NW1B의 결합은 N-타입 웰(475)의 저항을 실질적으로 감소시키고, 임계에 불리하게 영향을 미치거나 N-타입 웰(475) 안에 형성된 CMOS 장치(미도시)의 전압 용량을 낮추지 않고 역 스냅-백(snap-back) 단락 및 래치-업(latch-up)을 향상시킨다.
도 9F는 도 9E에 도시된 것과 유사한 절연 구조를 도시하지만, N-타입 웰(485)의 가장 얕은 임플란트, 즉 임플란트 또는 N-타입 웰(485)의 탑 부분 NW1을 형성하는 임플란트들은 부분 NW1의 탑에 있는 깊이 Δx3의 P-타입 레이어(481C)의 원하지 않는 형성을 방지하기에 너무 깊다. 이 문제를 회피하기 위하여, N-타입 웰(485)로의 가장 얕은 인 임플란트의 임플란트 에너지가 감소될 수 있거나, 추가적으로 더 낮은 에너지의 임플란트가 웰의 체인의 임플란트에 부가될 수 있다.
결과적으로, 타입-Ⅱ 트렌치 절연은 사이에 개입하는 NI 레이어가 트렌치의 바닥과 고-에너지 임플란트 DN 플로어 절연 영역의 탑 사이의 갭을 오버랩하고 연결하는 것을 도입하는 것에 의해, 더 깊고 더 높은 에너지의 플로어 절연의 사용을 가능하게 하여 깊은 트렌치 측벽 절연에 대한 필요를 회피한다. 더 깊은 플로어 절연은 임의의 절연 N-타입 웰의 형성 상에 추가적인 설계 고려 사항을 둔다. N-타입 웰은 바람직하게 원하지 않는 플로팅 P-타입 영역의 형성을 회피하도록 DN 플로어 절연 영역을 거의 오버랩하거나 오버랩하는 깊은 부분을 포함해야 하거나, 플로팅 P-타입 영역은 가능한한 얇게(수직으로) 유지해야 DN 플로어 절연 영역과 N-타입 웰이 서로 펀치-스로우하고 임플란트된 영역을 오버랩하는 것에 전기적으로 유사하게 행동한다.
타입 II 트렌치 절연에서 절연 N-타입 웰 형성을 위한 전술된 기준은 도핑 농도 N(x) 대 기판의 표면 아래 깊이(x)를 나타낸 도 10에 도시된 일차원 도펀트 프로파일을 분석하는 것에 의해 추가로 이해될 수 있다. 깊이 x는 기판 표면에 x=0에서 기판 표면에 기준이 된다. 예를 들어, 도 10A는 P+영역(435)(도펀트 프로파일 503으로 표현됨), P-타입 절연 포켓(431B)(도펀트 프로파일 502로 표현됨), DN 플로어 절연 영역(432)(도펀트 프로파일 504로 표현됨), 및 P-타입 기판(431A)(도펀트 프로파일 501로 표현됨)을 가지는 도 9A의 10A-10A 단면에서의 구조체에 상응하 는 1차원 도펀트 프로파일을 나타낸다. 순 절연 두께 xnet은 얕은 P+영역(435)과 DN 플로어 절연 영역(504) 사이의 간격으로 도시된다. 도시되는 바와 같이, 도펀트 프로파일은 기판 표면에 수직선으로, 트렌치(434)에 평행선으로 한정된다. 이 특정 프로파일은 NI트렌치 임플란트의 존재가 나타나지 않는 트렌치로부터 충분히 떨어져 측정된다.
도 10B는 NI 영역(433)이 존재하지만 얕은 P+ 영역(435)은 존재하지 않는 트렌치(434)에 인접하는 도 9A의 10B-10B 단면에서 도펀트 프로파일을 나타낸다. 절연된 P-타입 포켓(431B)은 트렌치(도펀트 프로파일 512로 표현됨)를 따라 차례로 DN 플로어 절연 영역(432)(도펀트 프로파일 513으로 표현됨)을 오버랩하고 P-타입 기판(431A)(도펀트 프로파일 511로 표현됨)에 형성되는 NI 영역(433)(도펀트 프로파일 514로 표현됨) 탑에 놓인다. NI 영역(433)(프로파일 514)의 피크 농도는 사실상 트렌치 바닥에 형성되지만 임플란트 동안 빗맞는 것으로부터 측면 흐트러짐은 임플란트를 트렌치 그 자체 보다 약간 더 큰 폭으로 측면으로 퍼지게 한다.
도 10C는 N-타입 웰(445)가 NI 영역(443) 또는 DN 플로어 절연 영역(442) 위로 오버랩하지 않는 도 9B에 도시된 절연 구조체의 트렌치 444에 인접하는 10C-10C 단면에서의 도펀트 프로파일을 나타낸다. 도시된 바와 같이, P-타입 기판(441A)(도펀트 프로파일 521로 표현됨)에 형성된 DN 플로어 절연 영역(442)(도펀트 프로파일 525로 표현)은 NI 영역(443)(도펀트 프로파일 526으로 표현됨)에 의해 오버랩된다. N-타입 웰(445)은 상부 부분(NW1)(도펀트 프로파일 524로 표현됨)과 깊은 부 분(NW1B)(도펀트 프로파일 523으로 표현됨)을 포함한다. 상부 부분 NW1과 깊은 부분 NW1B의 결합 도펀트 프로파일은 N-타입 웰(445)의 전체 도펀트 프로파일이 비-단조임을 나타낸다. 도 10C에 도시된 바와 같이, 깊은 부분 NW1B 내의 최대 도핑 농도는 상부 부분 NW1 내의 최대 도핑 농도 보다 더 크다. 중간에 개입하는 P-타입 포켓(441B) (도펀트 프로파일 522로 표현됨)은 깊은 부분 NW1B(프로파일 523)의 바닥을 NI 영역(443)(프로파일 526)으로부터 거리 Δx1 분리한다. 도 10C에 또한 도시되는, NI 영역(443)이 보이지 않는 단면에서 깊은 부분 NWIB(프로파일 523)와 DN 플로어 절연 영역(442)(프로파일 525) 사이의 갭은 Δx1 보다 더 큰 간격을 가지는 거리 Δx2를 가진다.
도 10D는 N-타입 웰(455)가 NI 영역(455)에 접촉만 하고 DN 플로어 절연 영역(453)을 오버랩하지 않는 경우, 도 9C에 도시된 절연 구조체의 트렌치 454에 인접하는 10D-10D 단면에서의 도펀트 프로파일을 나타낸다. 도시된 바와 같이, P-타입 기판(451A)(도펀트 프로파일 532로 표현됨)에 형성된 DN 플로어 절연 영역(452)(도펀트 프로파일 532로 표현)은 NI 영역(453)(도펀트 프로파일 533으로 표현됨)에 의해 오버랩된다. N-타입 웰(455)은 상부 부분(NW1)(도펀트 프로파일 535로 표현됨)과 깊은 부분(NW1B)(도펀트 프로파일 534로 표현됨)을 포함한다. P-타입 영역은 깊은 부분 NW1B(프로파일 534)을 NI 영역(453)(프로파일 533)으로부터 분리하지 않는다. 즉, Δx1 ≤ 0이다. NI 영역(453)이 보이지 않는 단면에서, 기판(451A)과 동일한 농도의 P-타입 포켓(451B)(미도시)의 사이에 개입하는 부분을 포함하는 DN 플로어 절연 영역(452)(프로파일 532)과 깊은 부분 NW1B(프로파일 534) 사이에 갭 = Δx2가 있다.
도 10E는 N-타입 웰(465)가 NI 영역(463)은 실질적으로 오버랩하지만 DN 플로어 절연 영역(462)을 오버랩하지 않는 경우, 도 9D에 도시된 절연 구조체의 트렌치 464에 인접하는 10E-10E 단면에서의 도펀트 프로파일을 나타낸다. 도시된 바와 같이, P-타입 기판(461A) (도펀트 프로파일 541로 표현됨)에 형성된 DN 플로어 절연 영역(462)(도펀트 프로파일 542로 표현됨)은 NI 영역(463) (도펀트 프로파일 543으로 표현됨)으로 오버랩되고, NI 영역(463)(프로파일 543)은 깊은 부분 NW1B(도펀트 프로파일 544로 표현됨)과 상부 부분 NW1(도펀트 프로파일 545로 표현됨)을 포함하는 N-타입 웰(465)에 의해 오버랩된다. P-타입 영역은 깊은 부분 NW1B(프로파일 544)을 NI 영역(463)(프로파일 543)으로부터 분리하지 않는다. 즉, Δx1 < 0 이다. NI 영역(463)이 보이지 않는 단면에서, 기판(461A)과 동일한 농도의 P-타입 포켓(461B)(미도시)의 사이에 개입하는 얇은 부분을 포함하는 DN 플로어 절연 영역(462)(프로파일 542)과 깊은 부분 NW1B(프로파일 544) 사이에 갭= Δx2이 있다. 그러한 도핑 프로파일은 N-웰(465)의 깊은 부분(NW1B)과 DN 플로어 절연 영역(462)이 기본적으로 N-웰(465)의 깊은 부분 NW1B을 DN 플로어 절연 영역(462)으로 쇼트하는 낮은 바이어스 조건에서, P-타입 포켓(461B)의 얇은 부분을 통해 펀치스로우 하도록 한다.
도 10F는 N-타입 웰(475)가 NI 영역(473) 및 DN 플로어 절연 영역(472) 모두 를 오버랩하는 도 9E에 도시된 바람직한 절연 구조체의 트렌치(474)에 인접하는 10F-10F 단면에서의 도펀트 프로파일을 나타낸다. 도시된 바와 같이, P-타입 기판(471) (도펀트 프로파일 551로 표현됨)에 형성된 DN 플로어 절연 영역(472)(도펀트 프로파일 552로 표현됨)은 NI 영역(473)(도펀트 프로파일 555로 표현됨), 및 깊은 부분 NW1B(도펀트 프로파일 553으로 표현됨)과 상부 부분 NW1(도펀트 프로파일 554로 표현됨)을 포함하는 N-타입 웰(475)에 의해 오버랩된다. P-타입 영역은 깊은 부분 NW1B(프로파일 553)을 NI 영역(473)(프로파일 555)으로부터 분리하지 않는다. 즉, Δx1 ≪ 0이다. 또한, NI 영역(473)이 보이지 않는 단면에서, 깊은 부분 NW1B(프로파일 553)과 DN 플로어 절연 영역(472)(프로파일 552) 사이에 갭이 없거나, 사이에 개입하는 P-타입 영역이 존재한다. 즉, Δx2 < 0이다. 이 구성에서, N-영역들은 양호한 CMOS 래치-업 억제와 스냅 백 단락 방지를 위하여 N-타입 웰(475)의 낮은 저항을 생성하도록 함께 전기적으로 쇼트되지만, 낮은 임계 CMOS와 높은 베타 바이폴라 트랜지스터를 위해 필요한 낮은 표면 농도를 유지한다. 고-온 프로세스 없이 형성된 전체 타입-II 트렌치 절연 웰은 커다란 지름의 실리콘 웨이퍼와 양립할 수 있고 더욱이 후속 얕은 트렌치 절연과의 접합에 이용된다.
도 9E의 바람직한 절연 구조체에서 트렌치(747)에 인접하지 않은 도펀트 프로파일 11A-11A가 도 11에 의해 도시된다. NI 영역(473) 없이, 상부 NW1(도펀트 프로파일 564로 표현됨)와 보다 강하게 농축된 깊은 부분 NW1B(도펀트 프로파일 563으로 표현됨)을 포함하는 N-타입 웰(475)은 기판(471)(도펀트 프로파일 561로 표현됨) 내의 비단조 도핑의 연속 N-타입 영역을 형성하도록 여전히 DN 플로어 절연 영 역(472)(도펀트 프로파일 562로 표현됨)을 오버랩한다.
도 11B는 N-타입 웰(485)(도펀트 프로파일 573으로 표현됨)의 상부 부분 NW1이 너무 깊고 않게 표면 P-타입 레이어(481C)(도펀트 프로파일 574로 표현됨)를 의도하지 않게 형성하는 도 9F의 구조체에 나타난 문제를 도시한다. 상부부분 NW1(도펀트 프로파일 573으로 표현됨)의 에너지와 깊이는 그러나 깊은 부분 NW1B(도펀트 프로파일 572로 표현됨)를 오버랩하고, 이는 차례로 바람직하게 연속 N-타입 영역을 형성하도록 DN 플로어 절연 영역(도펀트 프로파일 571로 표현됨)을 오버랩한다. 낮은 에너지에서 상부 부분 NW1(도펀트 프로파일 573으로 표현됨)을 임플란트하는 것은 상부 부분 NW1이 N-타입 웰(485)의 깊은 부분 NW1B(도펀트 프로파일 572로 표현됨)를 오버랩하는 것을 방지할 수 있고, 장치 동작, 성능 및 신뢰도에 악영향을 미칠 수 있다. 그러므로, 상부 부분 NW1(프로파일 573)이 너무 깊으면, 팬텀 P-타입 표면 레이어(481C) (프로파일 574)이 형성되고, 임플란트가 너무 얕으면, 깊은 웰 부분 NW1B(프로파일 572)에 오버랩하는 낮은-저항이 대신 희생된다.
이 바람직하지 않은 교환에 대한 해결은 도 11C에 도시된 바와 같이 탑 부분 NW1을 형성하도록 복수의 도펀트(예를 들어, 인) 임플란트를 채용하는 것이다. 도시된 바와 같이, 상부 부분 NW1은 3개의 임플란트 N-타입 웰을 형성하도록 차례로 깊은 부분 NW1B(도펀트 프로파일 583으로 표현됨)를 오버랩하는 2개의 오버랩 임플란트(도펀트 프로파일 585,584로 표현됨)를 포함한다. 이 웰은 차례로 모두 P-타입 기판(도펀트 프로파일 581로 표현됨) 안에 형성된 DN 플로어 절연 영역(도펀트 프로파일 582로 표현됨)을 오버랩한다. 3중-임플란트 웰이 도시되는 동안, 깊이가 증 가할수록 더 높은 농도, 도스와 에너지를 변화시키는 임의 개수의 임플란트는 N-타입 임플란트가 적절히 오버랩하는 한 다른 비-가우스, 비-단조 도핑 프로파일을 형성하는데 사용될 수 있다.
타입-Ⅱ 절연 구조체에 관한 절연 N-타입 웰 영역의 상대 깊이에 대한 고려는, 절연 포켓이 이미 P-타입이므로 P-타입 웰 형성 시의 요인 만큼 복잡하지 않다. 어느 플로팅 P-타입 레이어도 P-타입 웰의 도펀트 프로파일과 관련 없이 형성되지 않기 때문에, 주요 고려는 DN 플로어 절연 영역을 카운터-도핑하거나, P-타입 웰과 DN 플로어 절연 영역이 최대 공급 전압에서 동작을 지원하기에 적절치 않도록 깊은 P-타입 웰을 만드는 것을 피하는 것이다.
P-타입 웰에서 낮은 도펀트 농도를 유지하는 것은 P-타입 웰과 N-타입 플로어 절연 영역 사이에서 단락 전압을 증가시키지만, 임의의 NMOS 특성을 절충한다. 이 교환을 교정하기 위해, DN 레이어보다 얕은 깊이에서 도입되지만, P-타입 웰의 바닥을 오버랩하는 분리 깊은 P-타입 임플란트는 요구되는 웰 저항을 낮추는 데 사용되고 스냅백을 억제한다.
이 추가 P-타입 임플란트는 절연 포켓 사이에서 이격을 감소시키는 것을 포함하는 다른 목적 또한 수행한다. 도 12A는 마스크 레이어(604B)에 의해 그리고 선택적으로 마스크 레이어(604B)를 사용하여 패터닝된 옥사이드 레이어에 의해 한정되는 P-타입 기판(601) 안으로 고 에너지 임플란트를 사용하여 형성된, 여기서 “DP” 영역으로 일컬어지는 깊은 P-타입 영역(603)을 나타낸다. 하나의 가능한 제작 흐름에서, 옥사이드 레이어(605)는 기판(601) 상에 성장되고 그 다음 마스킹 되 고 에칭된다. 기판(601)은 얇은 프리-임플란트 옥사이드 레이어(606)을 생성하도록 산화된다. 깊은 N-타입 임플란트는 그러면 DN 플로어 절연 영역(602)을 형성하도록 개입되고, 그 다음 임플란트된 DP 영역(603)의 위치를 한정하도록 포토레지스트(604B) 또는 임의의 다른 두꺼운 마스크 물질을 이용한다.
DP 깊은 임플란트 영역(614)의 사용이, 두 절연 P-타입 포켓(611B,611C)이 타입-Ⅱ 트렌치 절연에 의해 둘러싸는 P-타입 기판(611A)로부터 절연되는 도 12B에 도시된다. 절연 포켓(611B)은 중심 유전체-충전 트렌치(615A), 트렌치 바닥 영역(613A) 및 DN 플로어 절연 영역(612A)에 의해 둘러싸인다. 절연 포켓(611C)은 중심 유전체-충전 트렌치(615B), 트렌치 바닥 영역(613B) 및 DN 플로어 절연 영역(612B)에 의해 둘러싸인다. 도시된 바와 같이, DP 영역(614)은 펀치-스로우 단락의 위험을 감소시키도록 NI 영역(613A,613B) 사이에 위치한다. DN 플로어 절연 영역(612A,612B)은 DN 플로어 절연 영역(613A,613B) 사이의 측면 분리가 NI 영역(613A,613B) 사이의 측면 분리보다 크도록 NI 영역(613A,613B)의 에지로부터 뒤로 끌어당겨 진다. 이 방식으로, 절연 영역은 칩 크기를 감소시키도록 함께 보다 가깝게 패키징될 수 있다.
대체 타입-Ⅱ 절연 BCD 프로세스
절연 포켓 사이에 감소된 공간을 허용하는 것을 제외하고, DP 임플란트는 낮은- 및 높은- 전압 NMOS 형성시 유효 P-타입 웰 저항을 낮추기 위해 사용될 수 있다. 도 13A에서, 예를 들어, 약하게 도핑된 드레인(LDD) MOSFET 트랜지스터의 보완 쌍은 트렌치 절연에 의해 형성되고 절연된다.
도 13A의 절연 PMOS(630A)는 N+웰 콘택트 영역(639A), P+소스 영역(640A), P-소스 연장부(641A), P-드레인 연장부(641B), 및 P+드레인 영역(640B)을 포함한다. 도 13A의 절연 NMOS(630B)는 P-타입 웰(637), P+웰 콘택트 영역(640C), N+소스 영역(639B), N-소스 연장부(642A), N-드레인 연장부(642B), 및 N+드레인 영역(639C)을 포함한다. NMOS(630B)와 PMOS(630A)는 MOSFET 채널을 형성하기 위해 게이트(646)와 측벽 스페이서(643)을 구비한 게이트 옥사이드 레이어(644)를 이용한다. NMOS(630B)와 PMOS(630A) 영역으로의 접속은 콘택트 윈도우에 있는 옵션 배리어 금속 레이어(648)와 금속 레이어(649)로, ILD 레이어(647)에서 에칭된 콘택트 윈도우를 통해 만들어진다.
N-타입 웰(636) 및 P-타입 웰(637)은 적어도 표면 영역 NW2, PW2 와 깊은 부분 NW2B, PW2B 각각을 가진 비-단조 도핑 프로파일을 포함한다. 웰은 NI 영역(633A,633C)을 포함하고 DN 레이어(632)와 유전체-충전 트렌치(635A,635C)를 오버랩하는 트렌치 절연에 의해 기판(631A)로부터 절연된다. NI 영역(633B)과 결합된 트렌치(635B)는 PMOW(630A)와 NMOS(630B)를 서로로부터 절연한다.
N-타입 웰(636)의 바닥 부분 NW2B은 DN 플로어 절연 영역(632)위로 오버랩하거나 플로어 절연 영역(632)와 N-타입 웰(636) 사이에 삽입된 얇은 P-타입 포켓(631B)을 남긴다. 일 실시예에서, P-타입 웰(637)은 N-타입 웰(636) 및 트렌치(635A-635C)보다 더 얕다. 이 경우, 약하게 도핑된 P-타입 포켓(631C)은 P-타입 웰(637)의 바닥과 DN 플로어 절연 영역(632)의 탑 사이에 존재한다. 웰(637)과 포켓(631C) 모두 P-타입 실리콘을 포함하기 때문에, 어느 영역도 전기적으로 플로팅 한 상태로 남지 않는다. P-타입 웰(637) 아래로 DP 영역(634A)의 도입이 특히 도시된 바와 같이 더 높은 전압 LDD NMOS에서, 이 결합된 P-타입 영역의 저항을 감소시키고 CMOS 래치-업과 NMOS 스냅백으로의 구조체의 저항을 개선한다. 동일한 고-에너지 붕소 임플란트는 도 13A에 도시된 절연 영역과 다른 절연 영역(미도시) 사이에서 DP 영역(634B)을 형성하는 데 사용될 수 있다.
DP 영역의 다른 장점은 여러 PN 트랜지스터의 전기 성능을 개선하는 것이다. 도 13B에서 두 타입의 PNP 장치는 임플란트된 DP 영역을 사용하여 도시된다.
PNP(650A)에서, N-타입 베이스(661)는 이미터로 P+영역(660B)과 N-타입 베이스(661)와의 접속을 용이하게 하는 N+영역(662)을 포함하는 P-타입 웰(656A) 안에 형성된다. 콜렉터로 작용하는 P-타입 웰(656A)은 P+영역(660A,660C)을 통해 접속된다. PNP(650A)는 유전체-충전 트렌치(655), NI 영역(659A,659B), 및 DN 플로어 절연 영역(652A)을 포함하는 타입-Ⅱ 절연 구조체에 의해 P-타입 기판(651A)으로부터 절연된다. N-타입 웰(미도시)은 NI 영역(659A,659B)의 일부분을 오버랩하고 DN 플로어 절연(652A)을 전기적으로 바이어스하는 데 사용된다.
일 실시예에서, P-타입 웰(656A)은 DN 플로어 절연 영역(652A)위로 오버랩하지 않는다. 그러한 경우, 약하게 도핑된 P-타입 포켓(651B)은 P-타입 웰(656A)의 바닥과 DN 플로어 절연 영역(652A)의 탑 사이에 존재한다. P-웰(656A)과 포켓(651B) 모두 P-타입 도펀트를 포함하기 때문에, 어느 영역도 전기적으로 플로팅한 상태로 남지 않는다. P-타입 웰(656A) 아래로 D-영역(653A)의 도입은 그러나 결합된 P-타입 영역의 저항을 감소시키고 그에의해 PNP(650A)의 콜렉터 저항을 감 소시킨다.
PNP(650B)에서, N-타입 웰(670)은 베이스 영역을 형성하고 이미터로 P+영역(660E)과 베이스 영역과 접속을 용이하게 하는 N+영역(662B,662C)을 포함한다. 콜렉터로 작용하는 P-타입 포켓(651C)은 P+영역(660D,660F)을 통해 접속되는 P-타입 웰(656B,656C)을 추가로 포함한다. PNP(650B)는 유전체-충전 트렌치(656), NI 영역(659C,659D), 및 DN 플로어 절연 영역(652B)을 포함하는 타입-Ⅱ 절연 구조체에 의해 P-타입 기판(651A)로부터 절연된다. NI 영역(659C,659D)은 예를 들어 도 13B의 평면 외부의 N-웰에 의해 접속된다.
PNP(650B)의 바람직한 실시예에서, P-타입 포켓(651C)이 N-웰(670)의 바닥과 DN 플로어 절연 영역(652B)의 탑 사이에 위치하도록, N-타입 웰(670)은 DN 플로어 절연 영역(652B) 위로 오버랩하지 않는다. P-타입 포켓(651C)이 충분히 얇으면, N-타입 웰(670)은 DN 플로어 절연 영역(652B)으로 펀치 스로우하여 N-타입 웰(670)이 DN 플로어 절연 영역(652B)으로 전기적으로 쇼트한다. N-타입 웰(670) 아래로 DP 영역(653B)의 도입은 펀치-스로우를 억제하고 베이스(N-타입 웰(670))와 절연 영역(DN 플로어 절연 영역(652B)과 NI 영역(659C,659D)) 사이의 절연을 향상시킨다. 또한, DP 영역(653B)은 절연 구조체에 의해 둘러싸인 P-타입 영역의 저항을 감소시키고 그에 의해 PNP(650B)의 콜렉터 저항을 감소시킨다.
DN 플로어 절연 영역(652B)보다 더 얕은 깊이에 대한 DP 영역(653B)의 임플란트 에너지를 최적화하는 것에 의해, DP 영역(653B)은 도 3B 및 3C에 도시된 바와 같은 NPN 및 PNP 바이폴라 장치 모두의 성능을 개선하여, CMOS 래치-업과 NMOS 스 냅백 단락에 대한 경향을 감소시키고 절연된 웰 사이의 간격을 감소시킨다.
타입-Ⅱ 절연 BCD 프로세스에서 비-절연 BiCMOS
본 발명의 프로세스가 완전 절연 장치의 집적을 허용하는 반면에, 그 모듈성은 완전 절연이 필요하지 않은 경우 설계자가 NI 및 DN 임플란트를 생략하도록 한다. 그렇게 하는 동안, 완전 절연 BCD 장치 축적은 NPN 바이폴라 트랜지스터를 구비한 CMOS로, 즉 더 적은 마스킹과 더 낮은 비용의 BiCMOS로 되돌아간다. 구조체의 모듈성은 CMOS가 절연되든 절연되지 않든 CMOS의 전기적 특성이 변경되지 않는 다는 것을 추가로 의미한다. NPN의 전기적 특성은 DN 레이어가 절연된 버전의 콜렉터 저항을 감소시키는 경우를 제외하고 변경되지 않는다. NPN은 P-타입 기판 주위에 역-바이어스된 접합을 자연히 형성하는 N-타입 웰 내부에 형성되므로, PMOS 장치와 같이 자체-절연이다.
도 14A-14E는 종래의 얕은 트렌치 절연(STI)으로 형성된 몇몇 NMOS 트랜지스터를 도시한다. DN 및 NI 영역의 완전 절연 없이, 전술된, 이들 NMOS 장치의 바디 영역이 되는 P-타입 웰은 P-타입 기판으로 쇼트된다. 이들 비-절연 장치는 NI 및 DN 임플란트를 특정 장치 단계로부터 이동시키는 것에 의한 동일 IC 상의 절연과 비-절연 장치의 혼합 또는 그 프로세스 단계를 생략하는 것에 의해 형성된다.
도 14A는 대칭적으로-드리프트된 NMOS(700), 즉 드리프트된 소스 및 드리프트된 드레인을 구비한 장치의 단면을 도시한다. NMOS(700)는 P-타입 웰(701), P+콘택트 영역(703), N+소스 및 드레인 영역(704A,704B), 게이트 옥사이드 레이어(706), 폴리실리콘 게이트(708), 게이트 실리사이드(709) 및 측벽 스페이서(707) 를 포함한다. NMOS(700)는 각각 길이 LS1 및 LD1을 가지고 온 상태에서 전류를 전도하는 N-드리프트 소스 및 드레인 영역(705B,705C)과 N+접합의 표면 접합을 방지하지만 전류를 반송하지 않는 길이 LS2 및 LD2의 패시브 N-드리프트 단부(705A,705D)를 포함한다. 드리프트의 길이 LS1 및 LD1은 패시브 단부 길이 LS2, LD2에 독립적으로 최적화된다. 일부 실시예에서, 드리프트 영역은 또한 패시브 단부와는 상이한 프로세스 단계에 의해 형성되어 그들의 도핑 프로파일 또한 독립적으로 최적화된다.
P-타입 웰(701)은 바람직하게 상부 부분 PW2과 깊은 부분 PW2B을 포함하고, 깊은 부분 PW2B이 상부 부분 PW1보다 더 높은 도핑 농도를 가진다.
NMOS(700)는 유전체-충전 트렌치(702)에 의해 그 가장자리 상에 묶인다. ILD 레이어(710)를 통한 NMOS(700)로의 콘택트는 배리어 금속 레이어(711)와 드레인 콘택트(712), 소스 콘택트(809), 및 웰 콘택트(810)를 포함하는 상호 접속 금속 레이어에 의해 용이하게 된다.
도 14B는 대칭적으로-드리프트된 NMOS(720), 즉 드리프트된 드레인 및 그러나 쇼트만된 측벽-스페이서-한정 드리프트된 소스를 구비한 장치의 단면을 도시한다. NMOS(720)는 P-타입 웰(721), P+콘택트 영역(723), N+소스 및 드레인 영역(724A,724B), 게이트 옥사이드 레이어(726), 폴리실리콘 게이트(728), 게이트 실리사이드(729) 및 측벽 스페이서(727)를 포함한다. NMOS(720)는 또한 측벽 스페이서(727), 종래의 LDD CMOS 프로세스의 산물에 의해 한정된 소스 연장(725A)을 포함한다. 길이 LD1의 마스크-한정된 드레인 연장부(72B)는 온 상태에서 전류를 전도 하는 반면에 길이 LD2의 패시브 N-드리프트 단부(725C)는 N+드레인 접합의 표면 단락을 방지하지만 전류를 반송하지 않는다. 소스 연장부(725A), 드레인 연장부(725B) 및 드리프트 단부(725C)의 길이와 도핑 농도 및 프로파일은 독립적으로 최적화된다.
도 14C는 비대칭으로 드리프트된 NMOS(740)의 단면도를 도시한다. NMOS(740)는 P-타입 웰(741), P+콘택트 영역(743), N+소스 및 드레인 영역(744A,724B), 게이트 옥사이드 레이어(746), 폴리실리콘 게이트(748), 게이트 실리사이드(749) 및 측벽 스페이서(747)를 포함한다. 장치는 측벽 스페이서(727), 종래의 LDD CMOS 프로세스의 산물에 의해 한정된 소스 연장부(745A)를 포함한다. 길이 LD1을 가지는 마스크-한정된 드레인 연장부(745B)는 온-상태에서 전류를 전도한다. 도 14A,14B의 장치와는 다르게, N-드리프트 영역은 드레인(744B)와 트렌치(742) 사이에 위치하지 않는다. NMOS(740)의 다른 특징은 전술된 NMOS(720)의 것들에 유사하지 않다.
도 14D는 마스크 안정된 드리프트 길이들이 없는 완전 자체-절연된 대칭 LDD NMOS(760)의 단면을 도시한다. 전술된, NMOS(740)와는 달리, 소스와 드레인 연장부(765A,765B)는 측벽 스페이서(767)의 길이에 의해 결정된 길이를 가진다. NMOS(760)의 다른 특징은 전술된 NMOS(740)의 것들에 유사하지 않다.
도 14E는 비대칭으로 드리프트된 NMOS(780)을 도시한다. NMOS(720)과 달리, NMOS(780)의 드레인 영역(784B)은 게이트(788)와 소스 영역(784A,784C)에 의해 완전히 집중적으로 둘러싸인다. NMOS(780)는 P-타입 웰(781), P+콘택트 영역(783), 링 형상의 N+소스 및 드레인 영역(784A,784C), 중심 N+ 영역(784B), 게이트 옥사이 드 레이어(786), 링 형상의 폴리실리콘 게이트(788), 게이트 실리사이드(789) 및 측벽 스페이서(787)를 포함한다. NMOS(780)는 측벽 영역(787)과 마스크로 한정된 반지름 LDI의 N-드레인 연장부(785B,785C)에 의해 한정된 소스 연장부(785A,785D) 또한 포함한다. N-드레인 연장부(785B)는 링 형상 또는 환형 형상에서 모든 방향 상의 N+드레인 영역(784B)을 완전히 둘러싼다. 본 실시예에서, 약하게 도핑된 영역은 N+소스(784C)와 트렌치(782) 사이에 위치하지 않는다. NMOS(780)의 다른 특징은 NMOS(720)의 것들과 유사하다.
도 15A-15E는 도 14A-14E의 단면에 도시된 비-절연 NMOS 트랜지스터의 평면도를 도시한다. 도 15A는 P+콘택트 영역(703)과 웰 콘택트(810)를 링 형상으로 둘러싸는 트렌치, N+소스 영역(704A)과 소스 콘택트(809), N+드레인 영역(704B) 및 드레인 콘택트(712), 게이트 콘택트(803)를 구비한 폴리실리콘 게이트(708)를 구비한 도 14A에 도시된 NMOS(700)의 평면도이다. 도시된 바와 같이, N+소스 영역(704)은 마스크로 한정된 N+및 폴리실리콘 게이트 위 관련 위치에 의해 결정되는 거리 LS1에 의해 게이트로부터, 거리 LS2로 트렌치(702)의 에지로부터 이격된다. N+소스 영역(704A) 또한 거리 LS2에 갭(806)의 폭을 더한 거리로 P+콘택트 영역(703)으로부터 떨어져 배치된다. N+드레인 영역(704B)은 N+와 폴리실리콘 게이트 마스크의 관련 위치에 의해 결정되는 마스크 한정 거리 LDI에 의해 게이트(708)로부터 이격되고, 거리 LD2로 트렌치(702)로부터 이격된다. 도 14A는 도 15A에 도시된 14A-14A 단면에서 가져온다.
도 15B는 P+콘택트 영역(721)과 웰 콘택트(830)를 링 형상으로 둘러싸는 트 렌치(722), N+소스 영역(724A)과 소스 콘택트(829), N+드레인 영역(724B) 및 드레인 콘택트(732), 게이트 콘택트(823)를 구비한 폴리실리콘 게이트(728)를 구비한 도 14B에 도시된 NMOS(720)의 평면도이다. 도시된 바와 같이, N+소스 영역(724A)은 게이트(728)에 접한다. (측벽 스페이서(727)에 의해 형성되는 소스 연장부(725A)는 도 15B에 도시되지 않는다.) 소스 영역(724A)은 갭(826)에 의해 P+콘택트 영역(721)으로부터 이격된다. N+드레인 영역(724B)은 N+와 폴리실리콘 게이트 마스크의 관련 위치에 의해 결정되는 마스크 한정 거리 LDI에 의해 게이트(728)로부터 이격되고, 거리 LD2로 트렌치(722)로부터 이격된다. 도 14B는 도 15B에 도시된 14B-14B 단면에서 가져온다.
도 15C는 P+콘택트 영역(740)과 웰 콘택트(850)를 링 형상으로 둘러싸는 트렌치, N+소스 영역(744A)과 소스 콘택트(849), N+드레인 영역(744B) 및 드레인 콘택트(752), 게이트 콘택트(843)를 구비한 폴리실리콘 게이트(746)를 구비한 도 14C에 도시된 NMOS(740)의 평면도이다. 도시된 바와 같이, N+소스 영역(744A)은 게이트(746)에 접한다. (측벽 스페이서(748)에 의해 형성되는 소스 연장부(745A)는 도 15C에 도시되지 않는다) 소스 영역(744A)은 갭(846)의 폭에 의해 P+콘택트 영역(743)으로부터 이격된다. N+드레인 영역(744B)은 N+와 폴리실리콘 게이트 마스크의 관련 위치에 의해 결정되는 마스크 한정 거리 LDI에 의해 게이트(746)로부터 이격되고, 남은 세 방향 상의 트렌치(742)에 접한다. 도 14C는 도 15C에 도시된 14C-14C 단면에서 가져온다.
도 15D는 P+콘택트 영역(760)과 웰 콘택트(870)를 링 형상으로 둘러싸는 트 렌치, N+소스 영역(764A)과 소스 콘택트(869), N+드레인 영역(764B) 및 드레인 콘택트(868), 게이트 콘택트(863)를 구비한 폴리실리콘 게이트(763)를 구비한 도 14D에 도시된 NMOS(760)의 평면도이다. 도시된 바와 같이, N+소스 영역(764A)은 게이트(768)에 접한다. (측벽 스페이서에 의해 형성되는 소스 연장부(765A)는 도 15D에 도시되지 않는다.) 소스 영역(764A)은 갭(866)에 의해 P+콘택트 영역(763)으로부터 이격된다. N+드레인 영역(764B)은 게이트(768)에 접한다. (측벽 스페이서(767)에 의해 형성되는 소스 연장부(765B)는 도 15D에 도시되지 않는다) N+드레인 영역(764B) 또한 남은 세 방향 상의 트렌치(762)에 접한다. 도 14D는 도 15D에 도시된 14D-14D 단면에서 가져온다.
도 15E는 P+콘택트 영역(783)과 웰 콘택트(890)를 링 형상으로 둘러싸는 트렌치(782), 링 형상 N+소스 영역(784A,784C)과 소스 콘택트(792), 둘러싸인 N+드레인 영역(784B) 및 드레인 콘택트(888), 폴리실리콘 게이트 콘택트(883)를 구비한 링(882) 형상의 폴리실리콘 게이트(788)를 구비한 도 14E에 도시된 NMOS(780)의 평면도이다. 도시된 바와 같이, N+소스 영역(784A,784C)은 게이트 링(882)을 둘러싸고 접한다. (측벽 스페이서에 의해 형성되는 소스 연장부(785A,785D)는 도 15E에 도시되지 않는다.) 소스 영역(784A)은 갭(886)에 의해 P+콘택트 영역(783)으로부터 이격된다. N+드레인 영역(784B)은 N+와 폴리실리콘 게이트 마스크의 관련 위치에 의해 결정되는 마스크 한정 거리 LD1에 의해 게이트(788)에 의해 둘러싸이고, 이격된다. 도 14E는 도 15E에 도시된 14E-14E 단면에서 가져온다.
타입-V 절연 BCD 프로세스
본 발명의 다른 바람직한 실시예는 깊은 트렌치를 절연하는 측벽 및 실리콘 표면에서 트렌치 바닥으로 확장하는 전도 중심부와 결합하고, 여기서 전도 중심은 트렌치 바닥 아래의 NI 영역과 전기적으로 접속한다. 절연하는 측벽은 실리콘 디옥사이드, 실리콘 나이트라이트, 옥시-나이트라이드 필름 또는 샌드위치, 또는 다른 비-절연 유전체를 포함한다. 측벽의 두께는 트렌치의 폭에 따라 100Å~3000Å 범위가 될 수 있다. 전도 물질은 바람직하게 원위치에 도핑된 폴리실리콘이지만, 대안으로 고온 또는 내화 금속과 같은 다른 전도 물질을 포함할 수 있다.
전술된 타입-Ⅱ 절연과 비교하여, 타입-V 절연의 절연 트렌치에 내장된 전도 물질의 부가는 몇가지 이점을 제공한다. 첫번째, 기판의 탑 표면에서 NI 및 DN 영역으로의 수직 저항이 상당히 감소될 수 있다. 또한, 기판의 탑 표면에서 NI 및 DN 영역으로의 전기 접속은 절연 트렌치를 통해 만들어질 수 있고, N-타입 웰이 NI 및 DN 레이어를 기판 표면에 연결할 필요를 없앤다. 이는 수직 DN 접속을 위해 필요한 표면 영역을 감소시키고, 이는 더 많은 콘택트가 전체 칩 영역에서 수용할 수 없이 증가하지 않고 사용되는 것을 허용한다.
도 16A는 플로팅 CMOS(900A,900B) 및 타입 V 절연을 이용하여 절연되고 일반 P-타입 기판(901) 안에 제작되는 의사-수직 N-채널 DMOS(900C)의 단면을 도시한다. PMOS(900A) 및 NMOS(900B)는 깊은 임플란트 DN 플로어 절연 영역(902), 유전체 레이어(906)와 트렌치 전도 레이어(907)를 포함하는 트렌치(924A), 및 트렌치(924A)의 바닥에 위치하는 NI영역(904)을 포함하는 타입 V 절연 구조체에 의해 둘러싸인다. 이 절연 구조체 안에서, N-타입 웰(909A)은 PMOS(900A)의 바다영역을 형성하는 데 사용된다. N-타입 웰(909A)은 또한 DN 플로어 절연 영역(902)과 접속하도록 사용되는 데, 직접적으로 DN 영역(902A)을 오버랩하는 것에 의해, 또는 간접적으로 NI 영역(904)을 오버랩 및 접속하는 것에 의해 사용된다. 그러나, N-웰(909A) 및 NI(904) 사이의 콘택트는 NI 및 DN 레이어가 트렌치 전도 영역(907)을 통해 접속하므로 타입-V 절연에서 필요하지 않다. 바람직한 실시예에서, N-타입 웰(909A)의 도핑 프로파일은 적어도 탑 부분 NW1과 깊은 부분 NW1B을 포함하는 비 단조이고, 바람직하게 에너지와 도스를 상이하게 하는 인 체인 임플란트를 사용하여 형성된다. N-타입 웰(909A)의 바닥이 DN 영역(902A) 위로 오버랩하지 않는 경우, 결과적으로 P-타입 영역(905A)이 을 도입하게 될 것이다. P-타입 영역(905A)은 플로팅하고 CMOS(900A,900B)의 동작에 실질적인 전기적인 영향을 가지지 않는다.
또한 DN 플로어 절연(902A)에 의해 경계지워지는 절연 영역안에서, P-타입 웰(908)은 NMOS(900B)의 바디 영역을 형성하는 데 사용된다. 바람직한 실시예에서, P-타입 웰(908)의 도핑 프로파일은 적어도 탑 부분 PW1과 깊은 부분 PW1B를 포함하는 비 단조이고, 에너지와 도스를 다르게 하는 붕소 체인 임플란트를 사용하여 형성된다. P-타입 웰(908)이 DN 플로어 절연 영역(902A) 위로 오버랩하지 않으면, 결과적으로 P-타입 영역(905B)을 도입하게 될 것이다. 레이어(905B) 또한 P-타입이므로 P-타입 웰(908)의 포텐셜로 전기적으로 쇼트된다.
N-타입 웰(909A) 및 P-타입 웰(908)은 도입되는 트렌치 절연 없이 서로 인접하여 위치한다. 그러나, 바람직한 실시예에서, N-웰(909A) 및 P-웰(908)은 유전체 충전 트렌치(923)에 의해 분리되고, 이는 래치업 감수성을 상당히 감소시킨다. 트 렌치에 대한 유전체 충전만 이용하는 것에 의해, PMOS 900A 및 NMOS 900B 사이의 간격은 트렌치(924A)와 같은 유전체 및 컨덕터 충전 트렌치가 사용되면 더 작다. 다른 실시예에서, N-웰 909A 및 P-웰 908 사이에 도입하는 트렌치는 트렌치(924A)에 유사한 전도성 레이어로 내부에 만들어지고, 이는 간격을 더 필요로 하지만 추가 접속을 DN 플로어 절연 영역(902A)에 제공한다.
N-타입 웰(909A) 안에, PMOS(900A)는 P+ 소스 영역(911A), 드레인 영역(911B), 측벽 스페이서(915), 및 아래 놓이는 LDD(912), 제 1 게이트 옥사이드 레이어(916) 탑에 위치하는 실리사이드(917)를 구비한 폴리실리콘 게이트(918)를 포함하고, 여기서 제 1 게이트 옥사이드 레이어(916)는 두께 xOX1를 가진다. P-타입 웰(908) 안에, NMOS(900B)는 N+ 소스 영역(910A), N+드레인 영역(910C), 측벽 스페이서(915), 및 아래 놓이는 LDD(913), 실리사이드(917)를 구비한 폴리실리콘 게이트(918)를 포함하고, 여기서 게이트(918) 또한 상기 제 1 게이트 옥사이드 레이어(916) 탑에 위치한다. 게이트 옥사이드 레이어(916)의 두께 xOX1는 PMOS 900A 및 NMOS 900B 모두에 대하여 최상의 전체 성능과 전압 용량을 위해 최적화될 수 있다. 게이트(918) 형성을 위해 사용되는 폴리실리콘 레이어는 NMOS 900B 및 PMOS 900A 모두에 대한 N-타입 도핑을 포함하거나, 대안으로 PMOS 900A는 P-타입 도핑된 폴리 실리콘을 포함한다.
CMOS 장치(900A,900B)로의 전기적 연결은 금속 레이어(921)와 배리어 금속 레이어(922)를 가지는 ILD 레이어(919)를 통해 에칭된 콘택트 개구를 통해 용이해 진다. DN 플로어 영역(902A)으로의 콘택트는 ISO 전극, 트렌치 전도 레이어(907), 및 NI 영역(904)에 의해 만들어진다.
의사-수직 N-채널 트랜지스터(900C)는 DN 플로어 절연 영역(902B), NI 영역(904), 및 유전체 레이어(906)와 컨덕터(907)를 포함하는 트렌치(924B)를 포함하는 타입 V 절연된 포켓을 포함한다. N-드리프트(ND) 영역(925)은 P+콘택트 영역(911D,911E)을 통해 접속되는 P-타입 바디 영역(914)으로부터 연장된다. N+소스 영역(910D,910E)은 바람직하게 도시되는 바와 같이 P+콘택트 영역(911D,911E)에 쇼트된다. 폴리실리콘 레이어와 옵션 실리사이드 레이어(921)를 포함하는 게이트(920)는 게이트 옥사이드 레이어(922) 탑에 위치한다. 소스 연장 영역(913B), 옥사이드 측벽 스페이서(915)의 결과는 트랜지스터(900C)에 대한 게이트 제작 단계가 PMOS 900A 및 NMOS 900B를 위한 게이트 제작 단계와 공유하지 않으면 제거될 수 있다. 온-상태에서, 채널 영역은 게이트 옥사이드 레이어(922) 아래의 바디 영역(914)를 가로질러 형성된다. N-드리프트 영역(925)은 채널 영역을 DN 플로어 절연 영역(902B)에 연결하고, 이는 매장된 드레인으로 작용한다. 트렌치(924B) 내의 전도 레이어는 드레인 전극(926)과 NI 영역(904) 사이에 NI 절연 영역(904)을 통해 DN 플로어 절연 영역(902B)으로 전기적 접속을 제공한다.
트렌치(900C)의 단면도는 일반 드레인(DN 플로어 절연 영역(902B))을 공유하는 두 소스 영역(910D,910E)과 두 바디 영역(914)을 가지는 단일 셀을 도시한다. 실제 트랜지스터는 여러 셀 또는 여러 셀 또는 복수-스트라이프 장치 내의 스트라이프를 포함한다.
도 16B는 P-타입 기판(941) 안에 제작되고 타입 V 절연을 사용하여 절연되는 세개의 바이폴라 트랜지스터의 단면을 나타낸다. 이들 바이폴라 장치, 및 그들의 컴포넌트 타입 V 절연 구조체, 웰, 임플란트, 얕은 임플란트 및 상호 연결은, 동일 기판에서 모놀리식으로 그리고 동시에 제작될 수 있다.
NPN 940A는 전용 PB 베이스 임플란트(948)를 이용하는 반면에, NPN 940B는 그 베이스로 P-타입 웰(947A)을 활용하는데, 이는 NMOS 900A 안에 P-웰(908)로 동일 프로세스 단계에서 제작된다. NPN(940A)에서, DN 플로어 절연 영역(942A), NI 영역(960A), 및 제 1 N-타입 웰(946)은 전기적으로 콜렉터를 형성하고, NI 영역(960A)과 트렌치(960) 내의 컨덕터(945)를 통해 서로 쇼트된다. 트렌치 유전체 레이어(944)는 기판(941)으로부터 컨덕터(945)를 절연한다.
도 16B는 N-타입 웰(946)과 DN 플로어 절연 영역(942A) 사이에 도입하는 P-타입 플로팅 레이어(961A)를 도시한다. P-타입 플로팅 레이어는 N-타입 웰(946))의 바닥을 DN 플로어 절연 영역(942A) 위로 오버랩하는 것에 의해 바람직하게 제거될 수 있다. 바람직한 실시예에서, N-타입 웰(946)은 더 깊이 매장된 NW1B 부분 보다 더 약한 도핑 농도를 가진 표면 부분(NW1)을 가지는 비-단조 도핑 프로파일을 포함한다. 표면 부분 NW1은 PB 베이스(948)에서 공핍 확산을 감소하여 그에 의해 NPN(940A)의 초기 전압 VA을 증가시키는 반면에, DN 레이어(942A)와 공동으로 N-타입 웰(946A)의 깊은 부분 NW1B은 콜렉터 저항을 감소시키는 것을 돕는다. N-타입 웰(946)이 DN 영역(942A)위로 오버랩하지 않으면 콜렉터 저항이 더 높다. 바람직한 실시예에서, 제 1 N-타입 웰(946)의 도핑 프로파일은 에너지와 도스를 상이하게 하 는 인 체인 임플란트를 사용하여 형성된다. 탑-측 콜렉터 콘택트는 트렌치(960)의 전도 부분(945)을 통해 활용되고; 베이스로의 콘택트는 얕은 P+콘택트 영역(951A)을 통해 달성되고; N+영역(950A)은 이미터를 형성한다. 유전체 레이어(944)를 구비한 유전체 레이어(944), 및 아래 놓이는 NI 영역(960A)과 접속하는 컨덕터(945) 및 DN 절연 영역(942A)을 포함하는 타입 V 절연 구조체 또한 콜렉터의 일부이다(유전체(944) 제외).
NPN(940A)의 이미터, 베이스 및 콜렉터 로의 콘택트는 ILS 레이어(952) 안에 형성된 콘택트 윈도우를 통해 확장하는 배리어 금속 레이어(953)와 금속 레이어(954)를 통해 달성된다. 얕은 트렌치 절연(미도시)은 얕은 트렌치가 PB 베이스 임플란트(948) 보다 더 깊지 않으면 P+영역(951A)으로부터 N+영역(950A)(이미터)을 분리하는 데 사용된다. 폴리실리콘 이미터(미도시)는 이미터로 N+영역(950A)을 대신할 수 있다.
NPN(940B)은 P-웰(947A)이 NPN의 베이스로 PB 임플란트(948)를 대신하지 않으면 전술된 NPN(940A)에 유사하고, 베이스(P-웰 947A)와 DN 플로어 절연 영역(942B) 사이에 포함되는 N-타입 웰(946)과 유사한 N-웰은 없다.
P-타입 웰(947A)은 예를 들어 NMOS 900B(도 16A) 내의 P-타입 웰(908)과 같은 미크론 이하의 NMOS를 집적하기 위해 최적화된 P-웰과 동일한 도핑 프로파일을 포함한다. 이 접근을 활용하여, NPN 940B의 성능은 NPN 940A에 비교되어 전류 게인, 단락 전압, 및 주파수 응답에 역으로 영향을 미치는 트레이드오프와 절충된다. 반대로, 그 전용 P-베이스 임플란트(948)를 가지는 NPN(940A)의 성능은 최소 절충 필요를 가지고 독립적으로 최적화될 수 있다.
PNP 940C 또한 전용 NB 베이스(949)를 사용하여 P-타입 기판(941) 내에 제작된다. P+영역(951C)은 PNP 940C의 이미터를 형성한다. P-타입 웰(947B)은 콜렉터를 형성하고, 바람직하게 적어도 탑 부분 PW1과 깊은 부분 PW1B을 포함하는 비 단조 도핑 프로파일을 가지고, 바람직하게 에너지와 도스를 다르게 하는 붕소 체인 임플란트를 사용하여 형성된다. P-타입 웰 947B 및 DN 플로어 절연 영역 942C 사이에 개입하는 P-타입 레이어 961C는 이롭게 콜렉터와 타입-V 절연 구조체 사이에 더 높은 단락 전압을 제공한다. 그러나, P-타입 포켓(961C)은 매우 얇고 P-타입 웰(947B)이 DN 플로어 절연 영역(942C) 위로 오버랩하면 존재하지 않기도 한다. 바람직한 실시예에서, 콜렉터와 절연은 금속화 레이어에 의해 함께 연결되어 동일 전기적 포텐셜을 가질 것이다. P-웰 947B의 탑 부분 PW1은 NB 베이스(949)에 공핍 확산을 감소시키고, 그에 의해, PNP 940C의 초기 전압을 증가시키지만, P-타입 웰 947B의 깊은 부분 PW1B는 콜렉터 저항을 감소시킨다.
폴리실리콘 이미터(미도시)는 PNP 940C의 이미터로 P+영역(951C)을 대신할 수 있다.
콜렉터로의 탑-측 콘택트는 P+콘택트 영역(951D)을 통해 활용되고, DN 플로어 절연 영역(942C)으로의 콘택트는 트렌치 컨덕터(945C)에 의해 제공되고, 베이스로의 콘택트는 N+콘택트 영역(950C)을 통해 달성된다. P+영역(951C)은 이미터를 형성한다. 타입-V 절연 구조체는 컨덕터(945)와 유전체 레이어(944)를 포함하는 트렌치(960), 아래 놓이는 NI 영역(960C), 및 DN 절연 영역(942C)을 포함하고, 이는 함 께 전체 PNP 940C를 감싸고 외접한다. PNP(940C)의 이미터, 베이스 및 콜렉터 로의 콘택트는 ILD 레이어(952) 안에 형성된 콘택트 윈도우를 통해 확장하는 배리어 금속 레이어(953)와 금속 레이어(954)를 통해 달성된다.
깊이 임플란트된 DP 영역(943A,943B)은 누출을 억제하고 더 가까운 간격을 허용하도록 DN 플로어 절연 영역(942A, 942B, 942C) 사이에 위치할 수 있다.
결합된 발명의 내용
본 발명의 특정 실시예가 설명되었지만, 이들 실시에는 설명을 위한 것일 뿐 제한하는 것이 아니라는 것을 알 수 있다. 본 발명의 넓은 원리에 따라 여러 추가 또는 대체 실시예가 기술분야에서 명백할 것이다.
예를 들어, 임의 장치에서 사용되는 N-타입 웰은 절연 트렌치로부터 이격되거나, 양 사이드 상의 절연 트렌치의 탑위에 있거나, 양 사이드 상의 트렌치에 의해 둘러싸인다. 도시된 타입 II 절연을 채용한 임의의 장치는 타입 V 절연에 적용될 수 있다. N-타입 및 P-타입 웰은 도입 트렌치를 포함하거나 서로의 탑 위에 있을 수 있다. 절연 및 비-절연 장치는 동일 IC 안에 혼합될 수 있다. 장치는 타입 II 또는 타입 V 절연을 수행하기 위해 비교적 깊은 트렌치를 사용하지만, 또한 얕은 트렌치 절연과, 특히 디지털 회로에 사용되는 고-밀도 CMOS 영역에서 결합할 수 있다. 측벽-스페이서-한정 드리프트 LDD 영역을 채용한 임의의 CMOS 트랜지스터는 마스크-한정 드리프트 영역을 포함하도록 수정될 수 있다.

Claims (100)

  1. 반도체 기판 내에 형성되는 반도체 구조체에 있어서,
    상기 기판은 에피택셜 레이어를 포함하지 않고, 상기 반도체 구조체는 절연 구조체를 포함하며,
    상기 절연 구조체는,
    상기 기판 내에 침강되는 제 1 전도 타입의 플로어 절연 영역;
    상기 기판의 표면에서 하방으로 확장하고, 유전체 물질을 포함하며, 바닥이 상기 플로어 절연 영역 위에 배치되는 충전 트렌치; 및
    상기 충전 트렌치의 바닥에서 적어도 상기 플로어 절연 영역으로 하방 확장하는 상기 제 1 전도 타입의 측벽 절연 영역;을 포함하고,
    상기 플로어 절연 영역, 충전 트렌치, 및 측벽 영역은 함께 상기 기판의 절연 포켓을 감싸고,
    상기 절연 영역의 바깥 쪽에 접하는 상기 기판의 부분은 상기 제 1 전도 타입과 반대되는 제 2 전도 타입이며,
    상기 절연 포켓 내에 위치하는 웰을 추가로 포함하고,
    상기 웰은 적어도 상부 부분과 하부 부분을 포함하고, 상기 상부 부분은 상기 하부 부분 위에 배치되고, 상기 하부 부분은 상기 상부 부분의 최대 도핑 농도 보다 더 큰 최대 도핑 농도를 가지며,
    상기 기판의 표면 위에 놓이고 게이트 유전체 레이어에 의해 상기 기판에서 분리되는 게이트, 상기 게이트 아래의 상기 기판의 표면에 인접하여 위치하는 채널 영역을 포함하는 바디 영역, 상기 기판의 표면에 인접하여 위치하는 소스 영역, 및 상기 기판의 상기 표면에 인접하여 위치하는 드레인 영역을 포함하는 MOSFET을 추가로 포함하고,
    상기 채널 영역은 상기 소스와 드레인 영역사이에 위치하고, 상기 소스, 드레인, 및 바디 영역은 상기 웰 내에 위치하는 것을 특징으로 하는 반도체 구조체.
  2. 제 1 항에 있어서,
    상기 웰은 상기 제 1 전도 타입이고 상기 측벽 절연 영역을 오버랩하는 것을 특징으로 하는 반도체 구조체.
  3. 제 2 항에 있어서,
    상기 웰은 상기 제 1 전도 타입이고 상기 플로어 절연 영역을 오버랩하는 것을 특징으로 하는 반도체 구조체.
  4. 제 1 항에 있어서,
    상기 MOSFET는 드레인 연장부를 추가로 포함하고,
    상기 드레인 연장부는 상기 드레인 영역과 동일한 전도 타입이지만 상기 드레인 영역보다 약하게 도핑되고, 상기 드레인 연장부는 상기 드레인 영역에 인접하며 상기 드레인 영역과 상기 채널 영역 사이에 위치하는 것을 특징으로 하는 반도 체 구조체.
  5. 제 1 항에 있어서,
    상기 충전 트렌치는 상기 유전체 물질로 충전되는 것을 특징으로 하는 반도체 구조체.
  6. 제 1 항에 있어서,
    상기 충전 트렌치는 전도성 물질을 포함하고, 상기 유전체 물질이 상기 충전 트렌치의 벽을 라이닝(lining)하는 것을 특징으로 하는 반도체 구조체.
  7. 제 1 항에 있어서,
    제 2 절연 구조체를 추가로 포함하고,
    상기 제 2 절연 구조체는,
    상기 기판 내에 침강하는 상기 제 1 전도 타입의 제 2 플로어 절연 영역;
    상기 기판의 상기 표면으로부터 하방으로 확장하며, 바닥이 상기 제 2 플로어 절연 영역 위에 위치하는 제 2 충전 트렌치; 및
    상기 제 2 충전 트렌치의 바닥에서 적어도 상기 제 2 플로어 절연 영역으로 하방으로 확장하여, 상기 제 2 플로어 절연 영역을 오버랩하는, 제 1 전도 타입의 제 2 측벽 절연 영역;을 포함하고,
    상기 제 2 플로어 절연 영역, 제 2 충전 트렌치 및 제 2 측벽 절연 영역은 함께 상기 기판의 제 2 절연 포켓을 감싸고,
    상기 제 2 절연 포켓은 이미터 영역, 베이스 영역 및 콜렉터 영역을 포함하는 바이폴라 트랜지스터를 포함하고,
    상기 베이스 영역은 제 2 웰을 포함하고, 상기 제 2 웰은 상기 웰의 수직 도핑 프로파일에 실질적으로 유사한 수직 도핑 프로파일을 가지는 것을 특징으로 하는 반도체 구조체.
  8. 제 1 항에 있어서,
    상기 웰은 제 1 전도 타입이고, 각 소스 및 드레인 영역은 상기 제 2 전도 타입이며,
    상기 절연 포켓은, 상기 제 2 전도 타입의 제 2 웰, 및 제 2 MOSFET를 추가로 포함하고,
    상기 제 2 웰은 적어도 제 2 상부 부분과 제 2 하부 부분을 포함하고, 상기 제 2 상부 부분은 상기 제 2 하부 부분 위에 위치하고, 상기 제 2 하부 부분은 상기 제 2 상부 부분의 최대 도핑 농도 보다 큰 최대 도핑 농도를 가지고,
    상기 제 2 MOSFET는, 제 2 게이트 유전체 레이어에 의해 상기 기판으로부터 분리되고, 상기 기판의 상기 표면 위에 놓이는 제 2 게이트, 상기 제 2 게이트 바로 아래로 상기 기판에 인접하여 위치하는 제 2 채널 영역, 상기 기판의 상기 표면에 인접하여 위치하는 제 2 소스 영역, 및 상기 기판의 상기 표면에 인접하여 위치하는 제 2 드레인 영역을 포함하고,
    상기 제 2 채널 영역은 상기 제 2 소스와 제 2 드레인 영역 사이에 위치하고, 상기 제 2 소스 및 제 2 드레인 영역은 각각 제 1 전도 타입이고, 상기 제 2 소스, 제 2 드레인 및 제 2 바디 영역은 상기 제 2 웰 안에 위치하는 것을 특징으로 하는 반도체 구조체.
  9. 제 8 항에 있어서,
    제 2 절연 구조체를 추가로 포함하고, 상기 제 2 절연 구조체는,
    상기 기판 내에 침강하는 상기 제 1 전도 타입의 제 2 플로어 절연 영역;
    상기 기판의 상기 표면으로부터 하방으로 확장하고 바닥이 상기 제 2 플로어 절연 영역 위에 위치하는 제 2 충전 트렌치; 및
    상기 제 2 충전 트렌치의 바닥에서 적어도 상기 제 2 플로어 절연 영역으로 하방 확장하여 상기 제 2 플로어 절연 영역을 오버랩하는 제 1 전도 타입의 제 2 측벽 절연 영역;을 포함하고,
    상기 제 2 플로어 절연 영역, 제 2 충전 트렌치 및 제 2 측벽 영역은 함께 상기 기판의 제 2 절연 포켓을 감싸고, 상기 제 2 절연 포켓은 바이폴라 트랜지스터를 포함하고, 상기 바이폴라 트렌지스터는 이미터 영역, 베이스 영역 및 콜렉터 영역을 포함하고, 상기 베이스 영역은 제 3 웰을 포함하고, 상기 제 3 웰은 상기 웰의 수직 도핑 프로파일에 실질적으로 유사한 수직 도핑 프로파일을 가지고, 상기 콜렉터 영역은 제 4 웰을 포함하고, 상기 제 4 웰은 상기 제 2 웰의 수직 도펀트 프로파일에 실질적으로 유사한 수직 도펀트 프로파일을 가지는 것을 특징으로 하는 반도체 구조체.
  10. 제 8 항에 있어서,
    절연 포켓의 중간 부분이 상기 제 2 웰과 상기 플로어 절연 영역 사이에 남아있도록 상기 제 2 웰의 하부 경계는 상기 플로어 절연 영역의 상부 경계 위에 위치하고,
    상기 중간 부분은 상기 제 2 전도 타입이고,
    상기 절연 포켓은 적어도 부분적으로 상기 제 2 웰과 상기 플로어 절연 영역 사이에 위치하는 상기 제 2 전도 타입의 임플란트 영역을 추가로 포함하고,
    상기 제 2 전도 타입의 영역은 상기 중간 부분의 도핑 농도보다 큰 도핑 농도를 가지는 것을 특징으로 하는 반도체 구조체.
  11. 제 8 항에 있어서,
    상기 절연 포켓은 제 2 절연 구조체를 포함하고,
    상기 제 2 절연 구조체는 상기 웰과 상기 제 2 웰 사이에 배치되며,
    상기 제 2 절연 구조체는:
    상기 기판의 상기 표면으로부터 하방으로 확장하고, 그 바닥이 상기 플로어 절연 영역 위에 위치하는 제 2 충전 트렌치; 및
    상기 제 2 충전 트렌치의 바닥에서 적어도 상기 플로어 절연 영역으로 하방 확장하여 상기 플로어 절연 영역을 오버랩하는 상기 제 1 전도 타입의 제 2 측벽 절연 영역을 포함하는 것을 특징으로 하는 반도체 구조체.
  12. 제 8 항에 있어서,
    제 2 절연 구조체를 추가로 포함하고,
    상기 제 2 절연 구조체는:
    상기 기판에 침강된 상기 제 1 전도 타입의 제 2 플로어 절연 영역;
    상기 기판의 상기 표면으로부터 하방 확장하고 바닥이 상기 제 2 플로어 절연 영역 위에 위치하는 제 2 충전 트렌치; 및
    상기 제 2 충전 트렌치의 바닥에서 적어도 상기 제 2 플로어 절연 영역으로 하방 확장하여 상기 제 2 플로어 절연 영역을 오버랩하는 상기 제 1 전도 타입의 제 2 측벽 절연 영역;을 포함하고,
    상기 제 2 플로어 절연 영역, 제 2 충전 트렌치, 및 제 2 측벽 절연 영역은 함께 상기 기판의 제 2 절연 포켓을 감싸고,
    상기 제 2 절연 포켓은,
    적어도 제 3 상부 부분과 제 3 하부 부분을 포함하는 제 3 웰로서, 상기 제 3 상부 부분은 상기 제 3 하부 부분 위에 위치하고, 상기 제 3 하부 부분은 상기 제 3 상부 부분의 최대 도핑 농도보다 큰 최대 도핑 농도를 가지는, 상기 제 1 전도 타입의 제 3 웰; 및
    상기 기판의 상기 표면 위에 놓이고 제 3 게이트 유전체 레이어에 의해 상기 기판으로부터 분리되는 제 3 게이트, 상기 제 3 게이트 바로 아래의 상기 기판 의 상기 표면에 인접하여 위치하는 제 3 채널 영역, 상기 기판의 상기 표면에 인접하여 위치하는 제 3 소스 영역, 및 상기 기판의 상기 표면에 인접하여 위치하는 제 3 드레인 영역을 포함하는 제 3 MOSFET으로서, 상기 제 3 채널 영역은 상기 제 3 소스 영역과 제 3 드레인 영역 사이에 위치하고, 상기 제 3 소스 영역, 제 3 드레인 영역, 및 제 3 바디 영역은 상기 제 3 웰 내에 위치하는 제 3 MOSFET;
    적어도 제 4 상부 부분과 제 4 하부 부분을 포함하는 제 4 웰로서, 상기 제 4 상부 부분은 상기 제 4 하부 부분 위에 위치하고, 상기 제 4 하부 부분은 상기 제 4 상부 부분의 최대 도핑 농도 보다 큰 최대 도핑 농도를 가지는, 상기 제 2 전도 타입의 제 4 웰; 및
    상기 기판의 상기 표면 위에 놓이고 제 4 게이트 유전체 레이어에 의해 상기 기판으로부터 분리되는 제 4 게이트, 상기 제 4 게이트의 바로 아래의 상기 기판의 상기 표면에 인접하여 위치하는 제 4 채널 영역, 상기 기판의 상기 표면에 인접하여 위치하는 제 4 소스 영역, 및 상기 기판의 상기 표면에 인접하여 위치하는 제 4 드레인 영역을 포함하는 제 4 MOSFET으로서, 상기 제 4 채널 영역은 상기 제 4 소스 영역과 제 4 드레인 영역 사이에 위치하고, 상기 제 4 소스 영역, 제 4 드레인 영역, 및 제 4 바디 영역은 상기 제 4 웰 내에 위치하는 제 4 MOSFET;를 포함하고,
    상기 제 3 및 제 4 게이트 유전체 레이어 각각의 두께는 상기 제 1 및 제 2 게이트 유전체 레이어 각각의 두께보다 큰 것을 특징으로 하는 반도체 구조체.
  13. 제 12 항에 있어서,
    상기 제 3 웰의 수직 도펀트 프로파일은 상기 웰의 수직 도펀트 프로파일과 상이한 것을 특징으로 하는 반도체 구조체.
  14. 제 13 항에 있어서,
    상기 제 4 웰의 수직 도펀트 프로파일은 상기 제 2 웰의 수직 도펀트 프로파일과 상이한 것을 특징으로 하는 반도체 구조체.
  15. 제 12 항에 있어서,
    상기 제 3 웰은 상기 웰보다 상기 기판 안으로 더 깊이 확장하는 것을 특징으로 하는 반도체 구조체.
  16. 제 15 항에 있어서,
    상기 제 4 웰은 상기 제 2 웰보다 상기 기판 안으로 더 깊이 확장하는 것을 특징으로 하는 반도체 구조체.
  17. 제 12 항에 있어서,
    상기 웰과 상기 제 3 웰 각각은 상기 기판의 표면에서 하방으로 확장하고, 상기 제 3 웰은 상기 웰보다 상기 기판의 상기 표면에서 더 낮은 도핑 농도를 가지는 것을 특징으로 하는 반도체 구조체.
  18. 제 17 항에 있어서,
    상기 제 2 웰과 상기 제 4 웰 각각은 상기 기판의 표면에서 하방으로 확장하고, 상기 제 4 웰은 상기 2 웰보다 상기 기판의 상기 표면에서 더 낮은 도핑 농도를 가지는 것을 특징으로 하는 반도체 구조체.
  19. 제 12 항에 있어서,
    상기 제 1 및 제 2 플로어 절연 영역 사이에서 측면으로 위치하는 제 2 전도 타입의 임플란트 영역을 추가로 포함하고,
    상기 임플란트 영역은 상기 임플란트 영역과 접하는 상기 기판 부분보다 더 큰 도핑 농도를 가지는 것을 특징으로 하는 반도체 구조체.
  20. 제 1 항에 있어서,
    상기 드레인 영역은 상기 채널 영역으로 측면이 둘러싸이고, 상기 채널 영역은 상기 소스 영역으로 측면이 둘러싸이는 것을 특징으로 하는 반도체 구조체.
  21. 제 1 항에 있어서,
    상기 소스 영역은 상기 채널 영역으로 측면이 둘러싸이고, 상기 채널 영역은 상기 드레인 영역으로 측면이 둘러싸이는 것을 특징으로 하는 반도체 구조체.
  22. 반도체 기판 내에 형성되는 반도체 구조체에 있어서,
    상기 기판은 에피택셜 레이어를 포함하지 않고, 상기 반도체 구조체는 절연 구조체를 포함하며,
    상기 절연 구조체는,
    상기 기판에 침강되는 제 1 전도 타입의 플로어 절연 영역;
    상기 기판의 표면에서 하방 확장하고 유전체 물질을 포함하며 바닥이 상기 플로어 절연 영역 위에 위치하는 충전 트렌치;
    상기 충전 트렌치의 바닥에서 적어도 상기 플로어 절연 영역으로 하방 확장하여 상기 플로어 절연 영역을 오버랩하는 상기 제 1 전도 타입의 측벽 절연 영역; 및
    MOSFET;를 포함하고,
    상기 플로어 절연 영역, 충전 트렌치, 및 측벽 영역은 함께 상기 기판의 절연 포켓을 감싸고, 상기 절연 구조체의 외측과 서로 접한 상기 기판의 부분은 상기 제 1 전도 타입의 반대인 제 2 전도 타입이고,
    상기 MOSFET는,
    상기 기판의 표면 위에 놓이고 게이트 유전체 레이어에 의해 상기 기판과 분리되는 게이트, 상기 게이트 아래의 상기 기판의 상기 표면에 인접하여 위치하는 채널 영역을 포함하는 상기 제 1 전도 타입의 바디 영역, 상기 기판의 상기 표면에 인접하여 위치하는 상기 제 2 전도 타입의 소스 영역, 및 상기 기판의 상기 표면에 인접하여 위치하는 상기 제 2 전도 타입의 드레인 영역을 포함하고, 상기 채널 영역은 상기 소스 영역과 드레인 영역 사이에 위치하고, 상기 소스 영역, 드레인 영 역, 및 바디 영역은 상기 졀연 포켓 안에 위치하고, 상기 바디 영역은 상기 충전 트렌치에 인접하고 상기 측벽 절연 영역을 오버랩하는 것을 특징으로 하는 반도체 구조체.
  23. 제 22 항에 있어서,
    상기 MOSFET는 상기 드레인 영역과 상기 채널 영역 사이에 상기 제 1 전도 타입의 드리프트 영역을 추가로 포함하는 것을 특징으로 하는 반도체 구조체.
  24. 제 22 항에 있어서,
    상기 기판의 상기 표면과 상기 절연 포켓 외측의 상기 충전 트렌치에 인접하여 위치하는 상기 제 1 전도 타입의 단말 영역을 추가로 포함하고,
    상기 단말 영역은 상기 바디 영역으로 전기적으로 쇼트되는 것을 특징으로 하는 반도체 구조체.
  25. 절연 바이폴라 트랜지스터에 있어서,
    에피택셜 레이어를 포함하지 않는 제 1 전도 타입의 기판;
    상기 기판에 침강되고 상기 제 1 전도 타입에 반대되는 제 2 전도 타입의 플로어 절연 영역;
    상기 기판의 표면에서 하방으로 확장하고 바닥이 상기 플로어 절연 영역 위에 위치하는 충전 트렌치;
    상기 충전 트렌치의 바닥에서 적어도 상기 플로어 절연 영역으로 하방 확장하여 상기 플로어 절연 영역 및 충전 트렌치와 함께 상기 기판의 절연 포켓을 감싸는 상기 제 2 전도 타입의 측벽 절연 영역; 및
    상기 절연 영역에 형성된 베이스 영역, 이미터 영역, 및 콜렉터 영역을 포함하는 것을 특징으로 하는 절연 바이폴라 트랜지스터.
  26. 제 25 항에 있어서,
    상기 콜렉터 영역은 상기 절연 포켓 내에 형성되는 웰을 포함하고, 상기 웰은 적어도 상부 부분과 하부 부분을 포함하고, 상기 상부 부분은 상기 하부 부분 위에 위치하고, 상기 하부 부분은 상기 상부 부분의 최대 도핑 농도보다 더 큰 최대 도핑 농도를 가지는 것을 특징으로 하는 절연 바이폴라 트랜지스터.
  27. 제 26 항에 있어서,
    상기 웰은 상기 측벽 절연 영역을 오버랩하는 것을 특징으로 하는 절연 바이폴라 트랜지스터.
  28. 제 26 항에 있어서,
    상기 웰은 상기 플로어 절연 영역을 오버랩하는 것을 특징으로 하는 절연 바이폴라 트랜지스터.
  29. 제 25 항에 있어서,
    상기 이미터 영역은 상기 제 2 전도 타입이고, 상기 베이스 영역은 상기 제 1 전도 타입인 것을 특징으로 하는 절연 바이폴라 트랜지스터.
  30. 제 28 항에 있어서,
    상기 베이스 영역은 상기 절연 포켓 내에 형성되는 상기 제 1 전도 타입의 제 2 웰을 포함하고, 상기 2 웰은 적어도 상부 부분과 하부 부분을 포함하고, 상기 제 2 웰의 상기 상부 부분은 상기 제 2 웰의 상기 하부 부분 위에 위치하고, 상기 제 2 웰의 상기 하부 부분은 상기 제 2 웰의 상기 상부 부분의 최대 도핑 농도보다 더 큰 최대 도핑 농도를 가지는 것을 특징으로 하는 절연 바이폴라 트랜지스터.
  31. 제 25 항에 있어서,
    상기 플로어 절연 영역이 상기 콜렉터 영역의 하부 부분을 형성하는 것을 특징으로 하는 절연 바이폴라 트랜지스터.
  32. 제 31 항에 있어서,
    상기 콜렉터 영역의 상기 하부 부분에서 상기 기판의 표면으로의 전기 접촉을 제공하는 상기 제 2 전도 타입의 싱커 영역을 추가로 포함하는 것을 특징으로 하는 절연 바이폴라 트랜지스터.
  33. 제 32 항에 있어서,
    상기 기판의 표면에서 하방으로 확장하고 바닥이 상기 플로어 절연 영역 위에 위치하는 제 2 충전 트렌치; 및
    상기 제 2 충전 트렌치의 바닥에서 적어도 상기 플로어 절연 영역으로 하방 확장하는 상기 제 2 전도 타입의 제 2 측벽 절연 영역을 추가로 포함하고,
    상기 제 2 충전 트렌치는 상기 싱커 영역과 상기 절연 포켓 영역 사이에 위치하는 것을 특징으로 하는 절연 바이폴라 트렌지스터.
  34. 제 25 항에 있어서,
    상기 충전 트렌치는 유전체 물질로 충전되는 것을 특징으로 하는 절연 바이폴라 트렌지스터.
  35. 제 25 항에 있어서,
    상기 충전 트렌치의 중심 부분은 전도성 물질을 포함하고, 상기 전도성 물질은 측면이 유전체 물질로 둘러싸이고, 상기 전도성 물질은 상기 측벽 영역과 전기적으로 접촉하는 것을 특징으로 하는 절연 바이폴라 트랜지스터.
  36. 제 25 항에 있어서,
    상기 이미터 영역은 상기 제 1 전도 타입이고, 상기 베이스 영역은 상기 제 1 전도 타입인 것을 특징으로 하는 절연 바이폴라 트랜지스터.
  37. 제 36 항에 있어서,
    상기 베이스 영역은 상기 절연 포켓 내에 형성되는 상기 제 2 전도 타입의 제 2 웰을 포함하고, 상기 2 웰은 적어도 상부 부분과 하부 부분을 포함하고, 상기 제 2 웰의 상기 상부 부분은 상기 제 2 웰의 상기 하부 부분 위에 위치하고, 상기 제 2 웰의 상기 하부 부분은 상기 제 2 웰의 상기 상부 부분의 최대 도핑 농도보다 더 큰 최대 도핑 농도를 가지는 것을 특징으로 하는 절연 바이폴라 트랜지스터.
  38. 제 37 항에 있어서,
    상기 제 2 웰과 상기 플로어 절연 영역 사이에 위치하는 상기 제 1 전도 타입의 임플란트 영역을 포함하고,
    상기 임플란트 영역은 상기 기판의 도핑 농도보다 더 큰 도핑 농도를 가지는 것을 특징으로 하는 절연 바이폴라 트랜지스터.
  39. 제 37 항에 있어서,
    상기 제 2 웰과 상기 플로어 절연 영역 사이에 위치하는 상기 제 2 전도 타입의 임플란트 영역을 추가로 포함하고, 상기 임플란트 영역은 상기 기판의 도핑 농도보다 더 큰 제 2 전도 타입의 도핑 농도를 가지는 것을 특징으로 하는 절연 바이폴라 트랜지스터.
  40. 제 25 항에 있어서,
    상기 이미터는 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 구조체.
  41. 제 25 항에 있어서,
    상기 제 2 전도 타입의 절연 접촉 웰을 포함하고,
    상기 절연 접촉 웰은 상기 기판의 상기 표면으로부터 확장하고, 적어도 상기 측벽 절연 영역을 오버랩하는 것을 특징으로 하는 반도체 구조체.
  42. 제 41 항에 있어서,
    상기 절연 접촉 웰은 적어도 상부 부분과 하부 부분을 포함하고,
    상기 절연 접촉 웰의 상기 상부 부분은 상기 절연 웰의 상기 하부 부분 위에 위치하고, 상기 절연 접촉 웰의 상기 하부 부분은 상기 절연 접촉 웰의 상기 상부 부분의 최대 도핑 농도보다 더 큰 최대 도핑 농도를 가지는 것을 특징으로 하는 반도체 구조체.
  43. 제 35 항에 있어서,
    상기 전도성 물질은 상기 기판의 상기 표면에서 상기 플로어 절연 영역으로 전기 접촉을 제공하는 것을 특징으로 하는 절연 바이폴라 트랜지스터.
  44. 복수의 절연 바이폴라 트랜지스터에 있어서,
    에피택셜 레이어를 포함하지 않는, 제 1 전도 타입의 기판;
    상기 기판에 침강되며 상기 제 1 전도 타입과 반대인 제 2 전도 타입의 제 1 플로어 절연 영역;
    상기 기판의 표면에서 하방으로 확장하며 바닥이 상기 제 1 플로어 절연 영역 위에 위치하는 제 1 충전 트렌치;
    상기 제 1 충전 트렌치의 바닥에서 적어도 제 1 플로어 절연 영역으로 하방 확장하여 상기 제 1 플로어 절연 영역, 및 제 1 충전 트렌치와 함께 상기 기판의 제 1 절연 포켓을 감싸는 상기 제 2 전도 타입의 제 1 측벽 절연 영역;
    상기 제 1 절연 포켓 내에 형성된 베이스 영역, 이미터 영역, 및 콜렉터 영역;
    상기 기판에 침강되는 제 2 전도 타입의 제 2 플로어 절연 영역;
    상기 기판의 표면에서 하방으로 확장하며 바닥이 상기 제 2 플로어 절연 영역 위에 위치하는 제 2 충전 트렌치;
    상기 제 2 충전 트렌치의 바닥에서 적어도 제 2 플로어 절연 영역으로 하방 확장하여 상기 제 2 플로어 절연 영역, 및 제 2 충전 트렌치와 함께 상기 기판의 제 2 절연 포켓을 감싸는 상기 제 2 전도 타입의 제 2 측벽 절연 영역; 및
    상기 제 1 플로어 절연 영역과 상기 제 2 플로어 절연 영역 사이에 위치하며, 상기 기판의 도핑 농도보다 더 큰 도핑 농도를 가지는 제 1 전도 타입의 버퍼 영역;을 포함하는 것을 특징으로 하는 복수의 절연 바이폴라 트랜지스터.
  45. 래터럴 MOSFET에 있어서,
    에피택셜 레이어를 포함하지 않는 제 1 전도 타입의 반도체 기판;
    상기 기판의 표면 위의 게이트 유전체 레이어의 탑에 형성된 게이트;
    상기 기판 내에 형성되며, 상기 게이트의 일 측 상의 상기 기판의 상기 표면에 인접하여 위치하는, 상기 제 1 전도 타입에 반대되는 제 2 전도 타입의 소스 영역;
    상기 기판 안에 형성되며, 상기 소스 영역에 반대되는 상기 게이트 측 상의 상기 기판의 상기 표면에 인접하여 위치하는, 상기 제 2 전도 타입의 드레인 영역;
    상기 기판 내에 형성되며, 상기 드레인 영역의 도핑 농도 보다 작은 도핑 농도를 가지고, 상기 드레인 영역에 인접하여 위치하며, 상기 게이트 아래에서 확장하는, 상기 제 2 전도 타입의 드리프트 영역;
    상기 기판 내에 형성되며, 상기 기판의 도핑 농도보다 더 큰 도핑 농도를 가지고, 상기 소스 영역에 인접하여 위치하며, 상기 게이트 아래에서 확장하는 상기 제 1 전도 타입의 바디 영역;
    상기 소스 영역을 측면으로 둘러싸고, 유전체 물질을 포함하는 충전 트렌치; 및
    상기 트렌치의 바닥에 인접하는 상기 기판 안에서 상기 기판 안으로 하방 확장하는 상기 제 2 전도 타입의 측벽 영역;을 포함하는 것을 특징으로 하는 래터럴 MOSFET.
  46. 제 45 항에 있어서,
    상기 바디 영역은 적어도 상부 부분과 하부 부분을 포함하고, 상기 상부 부분은 상기 하부 부분 위에 위치하고, 상기 하부 부분은 상기 상부 부분의 최대 도핑 농도 보다 더 큰 최대 도핑 농도를 가지는 것을 특징으로 하는 래터럴 MOSFET.
  47. 제 45 항에 있어서,
    상기 기판의 일부는 상기 바디 영역으로부터 상기 드리프트 영역을 분리하는 것을 특징으로 하는 래터럴 MOSFET.
  48. 제 45 항에 있어서,
    상기 바디 영역의 바닥보다 더 큰 깊이에서 상기 기판 내에 위치하는 상기 제 1 전도 타입의 임플란트 영역을 포함하고, 상기 임플란트 영역은 상기 기판의 도핑 농도보다 더 큰 도핑 농도를 가지는 것을 특징으로 하는 래터럴 MOSFET.
  49. 제 45 항에 있어서,
    상기 드레인 영역은 상기 소스 영역에 의해 측면으로 둘러싸여있고, 상기 충전 트렌치는 전도성 물질을 추가로 포함하는 것을 특징으로 하는 래터럴 MOSFET.
  50. 제 45 항에 있어서,
    상기 트렌치의 바닥에 인접하고 상기 기판 안으로 하방 확장하는 상기 제 2 전도 타입의 측벽 영역을 포함하는 것을 특징으로 하는 래터럴 MOSFET.
  51. 제 50 항에 있어서,
    상기 제 2 전도 타입의 웰을 포함하고,
    상기 제 2 전도 타입의 웰은 상기 기판의 표면에서 하방으로 확장하고 상기 측벽 영역을 오버랩하는 것을 특징으로 하는 래터럴 MOSFET.
  52. 제 51 항에 있어서,
    상기 제 2 전도 타입의 상기 웰과 상기 측벽 영역은 상기 측벽 영역과 상기 기판의 인접 부분 사이의 P-N 접합이 역-바이어스되도록 하는 전압에서 바이어스되는 것을 특징으로 하는 래터럴 MOSFET.
  53. 제 49 항에 있어서,
    상기 트렌치의 바닥에 인접하고 상기 전도성 물질에 전기적으로 연결되는 상기 제 2 전도 타입의 측벽 영역을 포함하는 것을 특징으로 하는 래터럴 MOSFET.
  54. 제 53 항에 있어서,
    상기 전도성 물질과 상기 측벽 영역은 상기 측벽 영역과 상기 기판의 인접 부분 사이의 P-N 접합이 역-바이어스되도록 하는 전압에서 바이어스되는 것을 특징으로 하는 래터럴 MOSFET.
  55. 제 45 항에 있어서,
    상기 트렌치를 측면으로 둘러싸는 상기 제 1 전도 타입의 외부 링을 포함하고, 상기 외부 링은 상기 기판의 도핑 농도보다 더 큰 도핑 농도를 가지는 것을 특징으로 하는 래터럴 MOSFET.
  56. 제 53 항에 있어서,
    상기 외부 링의 바닥보다 더 큰 깊이에서 상기 기판 내에 위치하는 상기 제 1 전도 타입의 제 2 임플란트 영역을 포함하고,
    상기 제 2 임플란트 영역은 상기 기판의 도핑 농도보다 더 큰 도핑 농도를 가지고, 상기 그라운드 링 아래에, 및 상기 그라운드 링으로부터 이격되어 위치하는 것을 특징으로 하는 래터럴 MOSFET.
  57. 래터럴 MOSFET에 있어서,
    에피택셜 레이어를 포함하지 않는, 제 1 전도 타입의 반도체 기판;
    상기 제 1 전도 타입에 반대되는 제 2 전도 타입의 소스 영역;
    상기 제 2 전도 타입의 드레인 영역;
    상기 기판의 표면 위의 게이트 유전체 레이어의 탑에 형성되며, 상기 소스 영역과 상기 드레인 영역 사이에 배치되는 게이트;
    상기 드레인 영역으로부터 상기 소스 영역을 향해 측면으로 확장하는 상기 제 2 전도 타입의 드리프트 영역;
    상기 소스 영역을 측면으로 둘러싸고, 유전체 물질을 포함하는 충전 트렌치;
    상기 트렌치의 바닥에 인접하며, 상기 기판 안으로 하방 확장하는 상기 제 2 전도 타입의 측벽 영역;
    상기 소스 영역의 바닥보다 더 큰 깊이에서 상기 기판 내에 배치되며, 상기 기판의 도핑 농도보다 더 큰 도핑 농도를 가지는 상기 제 1 전도 타입의 임플란트 영역;
    상기 트렌치를 측면으로 둘러싸고, 상기 기판의 도핑 농도보다 더 큰 도핑 농도를 가지는 상기 제 1 전도 타입의 외부 링;을 포함하는 것을 특징으로 하는 래터럴 MOSFET.
  58. 제 57 항에 있어서,
    상기 충전 트렌치는 상기 측벽 영역과 전기적으로 접촉하는 전도성 물질을 추가로 포함하는 것을 특징으로 하는 래터럴 MOSFET.
  59. 제 58 항에 있어서,
    상기 전도성 물질과 상기 측벽 영역은 상기 측벽 영역과 상기 기판의 인접 부분 사이의 P-N 접합이 역-바이어스되도록 하는 전압에서 바이어스되는 것을 특징으로 하는 래터럴 MOSFET.
  60. 제 57 항에 있어서,
    상기 제 2 전도 타입의 웰을 포함하고, 상기 제 2 타입의 웰은 상기 기판의 표면으로부터 하방 확장하고 상기 측벽 영역을 오버랩 하는 것을 특징으로 하는 래터럴 MOSFET.
  61. 제 60 항에 있어서,
    상기 제 2 전도 타입의 상기 웰과 상기 측벽 영역은 상기 측벽 영역과 상기 기판의 인접 부분 사이의 P-N 접합이 역-바이어스되도록 하는 전압에서 바이어스되는 것을 특징으로 하는 래터럴 MOSFET.
  62. 절연 다이오드에 있어서,
    에피택셜 레이어를 포함하지 않는 제 1 전도 타입의 반도체 기판;
    상기 기판에 침강되는 상기 제 1 전도 타입과 반대인 제 2 전도 타입의 플로어 절연 영역;
    상기 기판의 표면에서 상기 플로어 절연 영역의 탑 보다 작은 깊이로 하방 확장하며,
    유전체 물질을 포함하는 환상 충전 트렌치;
    상기 유전체-충전 트렌치의 바닥에서 적어도 상기 플로어 절연 영역의 탑으로 확장하여 상기 플로어 절연 영역 및 상기 충전 영역과 함께 상기 기판의 절연 포켓을 감싸는 상기 제 2 전도 타입의 환상 측벽 영역;
    상기 절연 포켓 내에 배치되며, 상기 제 1 전도 타입의 애노드 접촉 영역과 상기 제 2 전도 타입의 이미터 영역을 감싸는, 상기 제 1 전도 타입의 애노드 영역;
    상기 기판의 상기 표면 위에 놓이고, 상기 애노드 접촉 영역 및 상기 이미터 영역과 전기적 접촉을 가지는 애노드 전극; 및
    상기 기판의 상기 표면 위에 놓이고, 상기 측벽 영역 및 상기 플로어 절연 영역과 전기적으로 접촉하는 캐소드 전극;을 포함하는 것을 특징으로 하는 절연 다이오드.
  63. 제 62 항에 있어서,
    상기 기판의 상기 표면에서 하방으로 확장하고 상기 측벽 영역을 오버랩하는 상기 제 2 전도 타입의 캐소드 웰을 포함하고,
    상기 캐소드 웰은 상기 캐소드 전극과 상기 측벽 영역 사이에 전기적 접촉을 제공하는 것을 특징으로 하는 절연 다이오드.
  64. 제 62 항에 있어서,
    상기 충전 트렌치는 전도성 물질을 추가로 포함하고,
    상기 전도성 물질은 상기 캐소드 전극과 상기 측벽 영역 사이에 전기적 접촉을 제공하는 것을 특징으로 하는 절연 다이오드.
  65. 제 62 항에 있어서,
    애노드 웰은 적어도 상부 부분과 하부 부분을 포함하고, 상기 상부 부분은 상기 하부 부분 위에 위치하고, 상기 하부 부분은 상기 상부 부분의 최대 도핑 농도 보다 더 큰 최대 도핑 농도를 가지는 것을 특징으로 하는 절연 다이오드.
  66. 제 63 항에 있어서,
    상기 캐소드 웰은 적어도 상부 부분과 하부 부분을 포함하고, 상기 상부 부분은 상기 하부 부분 위에 위치하고, 상기 하부 부분은 상기 상부 부분의 최대 도핑 농도보다 더 큰 최대 도핑 농도를 가지는 것을 특징으로 하는 절연 다이오드.
  67. 제 62 항에 있어서,
    상기 애노드 웰과 상기 충전 트렌치 사이에 배치되는 상기 제 2 전도 타입의 드리프트 영역을 추가로 포함하는 것을 특징으로 하는 절연 다이오드.
  68. 제 67 항에 있어서,
    상기 절연 포켓 외부의 상기 충전 트렌치에 인접하는 제 2 드리프트 영역을 추가로 포함하는 것을 특징으로 하는 절연 다이오드.
  69. 제 62 항에 있어서,
    상기 절연 포켓 외부에 위치하는 상기 제 1 전도 타입의 기판 접촉 영역을 포함하고,
    상기 기판 접촉 영역은 상기 기판의 도핑 농도 보다 더 큰 도핑 농도를 가지는 것을 특징으로 하는 절연 다이오드.
  70. 제 62 항에 있어서,
    상기 절연 포켓 외부의 상기 제 1 전도 타입의 침강 레이어를 포함하고,
    상기 침강 레이어는 상기 기판의 도핑 농도 보다 더 큰 도핑 농도를 가지는 것을 특징으로 하는 절연 다이오드.
  71. 제 62 항에 있어서,
    상기 애노드 접촉 영역 및 상기 애노드 웰은 P-타입 전도성을 가지고 상기 다이오드의 애노드에 포함되고, 상기 플로어 절연 영역과 상기 환상 측벽 영역은 N-타입 전도성을 가지고 상기 다이오드의 캐소드에 포함되는 것을 특징으로 하는 절연 다이오드.
  72. 절연 다이오드에 있어서,
    제 1 전도 타입의 반도체 기판;
    상기 기판에 형성되고, 유전체 물질을 포함하고, 상기 기판의 표면에서 하방으로 확장하고, 적어도 제 1, 제 2, 및 제 3 트렌치를 포함하고, 상기 제 1 및 제 2 트렌치 사이에 제 1 메사가 형성되고, 상기 제 2 및 제 3 트렌치 사이에 제 2 메사가 형성되는 일련의 충전 트렌치;
    상기 기판에 침강되는 상기 제 1 전도 타입과 반대인 제 2 전도 타입의 플로어 절연 영역;
    상기 제 1 트렌치의 바닥에서 적어도 상기 플로어 절연 영역으로 확장하는 상기 제 2 전도 타입의 제 1 측벽 영역;
    상기 제 2 트렌치의 바닥에서 적어도 상기 플로어 절연 영역으로 확장하는 상기 제 2 전도 타입의 제 2 측벽 영역;
    상기 제 3 트렌치의 바닥에서 적어도 상기 플로어 절연 영역으로 확장하는 상기 제 2 전도 타입의 제 3 측벽 영역;
    상기 제 1 메사 내에 위치하고 상기 기판의 도핑 농도보다 더 큰 도핑 농도를 가지는 상기 제 1 전도 타입의 제 1 단말 영역;
    상기 제 2 메사 내에 위치하는 상기 제 2 전도 타입의 제 2 단말 영역;
    상기 제 1 단말 영역과 전기적 접촉을 가지며 상기 기판의 상기 표면 위에 놓이는 제 1 전극; 및
    상기 제 2 단말 영역과 전기적 접촉을 가지며 상기 기판의 상기 표면 위에 놓이는 제 2 전극을 포함하는 것을 특징으로 하는 절연 다이오드.
  73. 제 72 항에 있어서,
    상기 제 1 단말 영역은 적어도 상부 부분과 하부 부분을 포함하고, 상기 상부 부분은 상기 하부 부분 위에 위치하고, 상기 하부 부분은 상기 상부 부분의 최 대 도핑 농도보다 더 큰 최대 도핑 농도를 가지는 것을 특징으로 하는 절연 다이오드.
  74. 제 72 항에 있어서,
    상기 제 2 단말 영역은 적어도 상부 부분과 하부 부분을 포함하고, 상기 상부 부분은 상기 하부 부분 위에 위치하고, 상기 하부 부분은 상기 상부 부분의 최대 도핑 농도보다 더 큰 최대 도핑 농도를 가지는 것을 특징으로 하는 절연 다이오드.
  75. 제 72 항에 있어서,
    상기 제 2 단말 영역은 상기 제 2 및 제 3 측벽 절연 영역 중 하나 이상을 오버랩 하는 것을 특징으로 하는 절연 다이오드.
  76. 제 72 항에 있어서,
    상기 기판의 상기 표면에 인접하고 상기 제 2 메사에 반대되는 상기 제 3 트렌치 일측에 위치하는 상기 제 2 전도 타입의 외부 드리프트 영역을 포함하는 것을 특징으로 하는 절연 다이오드.
  77. 제 76 항에 있어서,
    상기 제 2 전극은 상기 외부 드리프트 영역과 전기적으로 접촉하는 것을 특 징으로 하는 절연 다이오드.
  78. 제 77 항에 있어서,
    상기 제 1 전도 타입의 기판 접촉 영역을 포함하고, 상기 기판 접촉 영역은 상기 일련의 충전 트렌치의 외부에 위치하고 상기 기판의 도핑 농도 보다 더 큰 도핑 농도를 가지는 것을 특징으로 하는 절연 다이오드.
  79. 제 78 항에 있어서,
    상기 일련의 충전 트렌치 외부에 배치되며 상기 기판의 도핑 농도 보다 더 큰 도핑 농도를 가지는 상기 제 1 전도 타입의 침강 레이어를 포함하는 것을 특징으로 하는 절연 다이오드.
  80. 제 72 항에 있어서,
    상기 제 1 단말 영역은 P-타입 전도성을 가지고 상기 다이오드의 애노드에 포함되고, 상기 플로어 절연 영역과 상기 측벽 영역은 N-타입 전도성을 가지고 상기 다이오드의 캐소드에 포함되는 것을 특징으로 하는 절연 다이오드.
  81. 제 72 항에 있어서,
    하나 이상의 상기 충전 트렌치가 전도성 물질을 추가로 포함하는 것을 특징으로 하는 절연 다이오드.
  82. 제 81 항에 있어서,
    하나 이상의 상기 충전 트렌치 내의 상기 전도성 물질은 상기 측벽 영역과 전기적으로 접촉하는 것을 특징으로 하는 절연 다이오드.
  83. 절연 다이오드에 있어서,
    제 1 전도 타입의 반도체 기판;
    상기 기판에 침강되며 상기 제 1 전도 타입과 반대인 제 2 전도 타입의 플로어 절연 영역;
    상기 기판 내에 형성되며, 유전체 물질과 전도성 물질을 포함하고 상기 플로어 절연 영역의 탑 보다 작은 깊이로 상기 기판의 표면에서 하방 확장하는 둘 이상의 충전 트렌치;
    제 1 트렌치의 바닥에서 적어도 상기 플로어 절연 영역의 탑으로 확장하는 상기 제 2 전도 타입의 제 1 측벽 영역;
    제 2 트렌치의 바닥에서 적어도 상기 플로어 절연 영역의 탑으로 확장하는 상기 제 2 전도 타입의 제 2 측벽 영역; 및
    상기 제 1 및 제 2 트렌치 사이에 형성된 제 1 메사 내에 위치하는 상기 제 1 전도 타입의 캐소드 웰 영역;을 포함하는 것을 특징으로 하는 절연 다이오드.
  84. 제 83 항에 있어서,
    상기 캐소드 웰 영역과 전기적 접촉을 가지며 상기 기판의 상기 표면 위에 놓이는 제 1 전극; 및
    상기 기판의 상기 표면 위에 놓이고 상기 전도성 물질, 측벽 영역 및 플로어 절연 영역과 전기적으로 접촉하는 제 2 전극;을 포함하는 것을 특징으로 하는 절연 다이오드.
  85. 절연 접합 전계 효과 트랜지스터에 있어서,
    제 1 전도 타입의 반도체 기판;
    상기 기판에 침강되며 상기 제 1 전도 타입과 반대인 제 2 전도 타입의 플로어 절연 영역;
    상기 기판의 표면에서 하방으로 확장하고 바닥이 상기 플로어 절연 영역의 탑 위에 위치하며 유전체 물질을 포함하는 충전 트렌치;
    상기 충전 트렌치의 바닥에서 적어도 상기 플로어 절연 영역의 탑으로 하방으로 확장하여 상기 플로어 절연 영역 및 충전 트렌치과 함께 상기 기판의 절연 포켓을 감싸는 상기 제 2 전도 타입의 측벽 절연 영역;
    상기 절연 포켓 내의 상기 기판의 상기 표면에 인접하는 상기 제 1 전도 타입의 소스 영역;
    상기 절연 포켓 내의 상기 기판의 상기 표면에 인접하는 상기 제 1 전도 타입의 드레인 영역; 및
    상기 소스 영역과 드레인 영역 사이에 배치되는 상기 제 2 전도 타입의 게이 트 영역을 포함하고,
    상기 트랜지스터의 채널 영역은 상기 게이트 영역과 상기 플로어 절연 영역 사이에 상기 절연 포켓의 영역을 포함하는 것을 특징으로 하는 절연 접합 전계 효과 트랜지스터.
  86. 제 85 항에 있어서,
    상기 기판의 상기 표면 위에 배치되며 상기 소스 영역과 전기적으로 접촉하는 소스 전극;
    상기 기판의 상기 표면 위에 배치되며 상기 게이트 영역과 전기적으로 접촉하는 게이트 전극; 및
    상기 기판의 상기 표면 위에 배치되며 상기 드레인 영역과 전기적으로 접촉하는 드레인 전극;을 포함하는 것을 특징으로 하는 절연 접합 전계 효과 트랜지스터.
  87. 제 85 항에 있어서,
    상기 게이트와 드레인 영역 사이에 배치되는 상기 제 2 전도 타입의 드리프트 영역을 포함하는 것을 특징으로 하는 절연 접합 전계 효과 트랜지스터.
  88. 제 85 항에 있어서,
    상기 게이트 영역은 적어도 상부 부분과 하부 부분을 포함하고, 상기 상부 부분은 상기 하부 부분 위에 위치하고, 상기 하부 부분은 상기 상부 부분의 최대 도핑 농도보다 더 큰 최대 도핑 농도를 가지는 것을 특징으로 하는 절연 접합 전계 효과 트랜지스터.
  89. 제 85 항에 있어서,
    상기 소스 영역은 적어도 상부 부분과 하부 부분을 포함하고, 상기 상부 부분은 상기 하부 부분 위에 위치하고, 상기 하부 부분은 상기 상부 부분의 최대 도핑 농도보다 더 큰 최대 도핑 농도를 가지는 것을 특징으로 하는 절연 접합 전계 효과 트랜지스터.
  90. 제 85 항에 있어서,
    상기 드레인 영역은 적어도 상부 부분과 하부 부분을 포함하고, 상기 상부 부분은 상기 하부 부분 위에 위치하고, 상기 하부 부분은 상기 상부 부분의 최대 도핑 농도보다 더 큰 최대 도핑 농도를 가지는 것을 특징으로 하는 절연 접합 전계 효과 트랜지스터.
  91. 제 85 항에 있어서,
    상기 기판의 상기 표면에서 하방 확장하고 상기 측벽 절연 영역을 오버랩하는 상기 제 2 전도 타입의 절연 접촉 웰을 포함하는 것을 특징으로 하는 절연 접합 전계 효과 트랜지스터.
  92. 제 91 항에 있어서,
    상기 절연 접촉 웰은 적어도 상부 부분과 하부 부분을 포함하고, 상기 상부 부분은 상기 하부 부분 위에 위치하고, 상기 하부 부분은 상기 상부 부분의 최대 도핑 농도보다 더 큰 최대 도핑 농도를 가지는 것을 특징으로 하는 절연 접합 전계 효과 트랜지스터.
  93. 제 91 항에 있어서,
    상기 절연 접촉 웰은 상기 절연 포켓 외부의 상기 유전체 충전 트렌치의 측벽에 인접하여 위치하는 것을 특징으로 하는 절연 접합 전계 효과 트랜지스터.
  94. 제 91 항에 있어서,
    상기 기판의 표면 위에 배치되고 상기 절연 접촉 웰, 측벽 영역, 및 플로어 절연 영역과 전기적으로 접촉하는 절연 전극을 포함하는 것을 특징으로 하는 절연 접합 전계 효과 트랜지스터.
  95. 제 85 항에 있어서,
    상기 충전 트렌치는 상기 측벽 영역과 전기적으로 접촉하는 전도성 물질을 추가로 포함하는 것을 특징으로 하는 절연 접합 전계 효과 트랜지스터.
  96. 제 95 항에 있어서,
    상기 기판의 상기 표면 위에 배치되고 상기 전도성 물질, 측벽 영역, 및 플로어 절연 영역과 전기적으로 접촉하는 절연 전극을 포함하는 것을 특징으로 하는 절연 접합 전계 효과 트랜지스터.
  97. 제 85 항에 있어서,
    상기 절연 포켓 외부에 배치되는 상기 제 2 전도 타입의 드리프트 영역을 포함하는 것을 특징으로 하는 절연 접합 전계 효과 트랜지스터.
  98. 제 85 항에 있어서,
    상기 절연 포켓 외부의 상기 기판의 상기 표면에 위치하고, 상기 기판의 도핑 농도 보다 더 큰 도핑 농도를 가지는, 상기 제 1 전도 타입의 기판 접촉 영역을 포함하는 것을 특징으로 하는 절연 접합 전계 효과 트랜지스터.
  99. 제 98 항에 있어서,
    상기 기판의 도핑 농도 보다 더 큰 도핑 농도를 가지는, 상기 제 1 전도 타입의 침강 레이어를 포함하는 것을 특징으로 하는 절연 접합 전계 효과 트랜지스터.
  100. 절연 접합 전계 효과 트랜지스터에 있어서,
    제 1 전도 타입의 기판;
    상기 기판에 침강되는 상기 제 1 전도 타입에 반대되는 제 2 전도 타입의 플로어 절연 영역;
    상기 기판의 표면에서 하방으로 확장하고, 바닥이 상기 플로어 절연 영역의 탑 위에 위치하며 유전체 물질과 전도성 물질을 포함하는 충전 트렌치;
    상기 전도성 물질과 상기 플로어 절연 영역 사이에 배치되고 전기적으로 접촉하여 상기 플로어 절연 영역, 및 충전 트렌치과 함께 상기 기판의 절연 포켓을 감싸는 상기 제 2 전도 타입의 측벽 절연 영역;
    상기 절연 포켓 내의 상기 기판의 상기 표면에 인접하는 상기 제 1 전도 타입의 소스 영역;
    상기 절연 포켓 내의 상기 기판의 상기 표면에 인접하는 상기 제 1 전도 타입의 드레인 영역;
    상기 소스와 드레인 영역 사이에 배치되는 상기 제 2 전도 타입의 게이트 영역;을 포함하고,
    상기 트랜지스터의 채널 영역은 상기 게이트 영역과 상기 플로어 절연 영역 사이에 상기 절연 포켓 구역을 포함하는 것을 특징으로 하는 절연 접합 전계 효과 트랜지스터.
KR1020097022107A 2007-03-28 2008-02-27 분리 집적회로 장치 KR101131320B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US92048807P 2007-03-28 2007-03-28
US60/920,488 2007-03-28
US12/002,358 US7737526B2 (en) 2007-03-28 2007-12-17 Isolated trench MOSFET in epi-less semiconductor sustrate
US12/002,358 2007-12-17
PCT/US2008/002558 WO2008118271A1 (en) 2007-03-28 2008-02-27 Isolated integrated circuit devices

Publications (2)

Publication Number Publication Date
KR20100036221A true KR20100036221A (ko) 2010-04-07
KR101131320B1 KR101131320B1 (ko) 2012-04-04

Family

ID=39788802

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097022107A KR101131320B1 (ko) 2007-03-28 2008-02-27 분리 집적회로 장치

Country Status (7)

Country Link
US (1) US7737526B2 (ko)
EP (1) EP2130216A4 (ko)
JP (4) JP5600839B2 (ko)
KR (1) KR101131320B1 (ko)
CN (1) CN101730934B (ko)
TW (1) TWI385754B (ko)
WO (1) WO2008118271A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140080420A (ko) * 2012-12-20 2014-06-30 세이코 인스트루 가부시키가이샤 반도체 장치
KR20140145263A (ko) * 2013-06-12 2014-12-23 매그나칩 반도체 유한회사 고전압용 esd 트랜지스터 및 그 정전기 보호 회로

Families Citing this family (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7956391B2 (en) 2002-08-14 2011-06-07 Advanced Analogic Technologies, Inc. Isolated junction field-effect transistor
US8513087B2 (en) 2002-08-14 2013-08-20 Advanced Analogic Technologies, Incorporated Processes for forming isolation structures for integrated circuit devices
US8089129B2 (en) * 2002-08-14 2012-01-03 Advanced Analogic Technologies, Inc. Isolated CMOS transistors
US7667268B2 (en) 2002-08-14 2010-02-23 Advanced Analogic Technologies, Inc. Isolated transistor
US7812403B2 (en) * 2002-08-14 2010-10-12 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuit devices
US20080197408A1 (en) * 2002-08-14 2008-08-21 Advanced Analogic Technologies, Inc. Isolated quasi-vertical DMOS transistor
US7902630B2 (en) * 2002-08-14 2011-03-08 Advanced Analogic Technologies, Inc. Isolated bipolar transistor
US7939420B2 (en) * 2002-08-14 2011-05-10 Advanced Analogic Technologies, Inc. Processes for forming isolation structures for integrated circuit devices
US7825488B2 (en) 2006-05-31 2010-11-02 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same
US7834421B2 (en) * 2002-08-14 2010-11-16 Advanced Analogic Technologies, Inc. Isolated diode
US8212315B2 (en) * 2004-01-29 2012-07-03 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US7230302B2 (en) 2004-01-29 2007-06-12 Enpirion, Inc. Laterally diffused metal oxide semiconductor device and method of forming the same
US8212317B2 (en) * 2004-01-29 2012-07-03 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US8212316B2 (en) * 2004-01-29 2012-07-03 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US8253195B2 (en) * 2004-01-29 2012-08-28 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US8253196B2 (en) * 2004-01-29 2012-08-28 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US8253197B2 (en) * 2004-01-29 2012-08-28 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
KR100867977B1 (ko) 2006-10-11 2008-11-10 한국과학기술원 인도시아닌 그린 혈중 농도 역학을 이용한 조직 관류 분석장치 및 그를 이용한 조직 관류 분석방법
US7737526B2 (en) 2007-03-28 2010-06-15 Advanced Analogic Technologies, Inc. Isolated trench MOSFET in epi-less semiconductor sustrate
US7868414B2 (en) * 2007-03-28 2011-01-11 Advanced Analogic Technologies, Inc. Isolated bipolar transistor
DE102007056103B4 (de) * 2007-11-15 2010-03-04 Texas Instruments Deutschland Gmbh Verfahren zur Herstellung von isolierten integrierten Halbleiterstrukturen
KR101035596B1 (ko) * 2007-12-28 2011-05-19 매그나칩 반도체 유한회사 딥 트렌치 구조를 갖는 반도체 소자
US9240402B2 (en) * 2008-02-13 2016-01-19 Acco Semiconductor, Inc. Electronic circuits including a MOSFET and a dual-gate JFET
US7859009B1 (en) 2008-06-17 2010-12-28 Rf Micro Devices, Inc. Integrated lateral high-voltage diode and thyristor
US7989889B1 (en) 2008-06-17 2011-08-02 Rf Micro Devices, Inc. Integrated lateral high-voltage metal oxide semiconductor field effect transistor
US7633095B1 (en) * 2008-06-17 2009-12-15 Rf Micro Devices, Inc. Integration of high-voltage devices and other devices
JP5570743B2 (ja) * 2009-03-09 2014-08-13 株式会社東芝 半導体装置
US7902608B2 (en) * 2009-05-28 2011-03-08 International Business Machines Corporation Integrated circuit device with deep trench isolation regions for all inter-well and intra-well isolation and with a shared contact to a junction between adjacent device diffusion regions and an underlying floating well section
US9478537B2 (en) * 2009-07-15 2016-10-25 Cree, Inc. High-gain wide bandgap darlington transistors and related methods of fabrication
JP4995873B2 (ja) * 2009-08-05 2012-08-08 株式会社東芝 半導体装置及び電源回路
JP5546191B2 (ja) * 2009-09-25 2014-07-09 セイコーインスツル株式会社 半導体装置
JP5560812B2 (ja) 2010-03-23 2014-07-30 富士通セミコンダクター株式会社 半導体装置及びその製造方法
KR20110119400A (ko) * 2010-04-27 2011-11-02 삼성전자주식회사 슬리티드 웰 터브를 갖는 반도체소자
US7977742B1 (en) 2010-08-20 2011-07-12 Monolithic Power Systems, Inc. Trench-gate MOSFET with capacitively depleted drift region
JP2012124207A (ja) * 2010-12-06 2012-06-28 Toshiba Corp 半導体装置
CN102623511B (zh) * 2011-01-26 2015-12-02 上海华虹宏力半导体制造有限公司 功率二极管
US9543434B2 (en) 2011-05-19 2017-01-10 Hewlett-Packard Development Company, L.P. Device active channel length/width greater than channel length/width
US8581339B2 (en) 2011-08-08 2013-11-12 Macronix International Co., Ltd. Structure of NPN-BJT for improving punch through between collector and emitter
JP5743831B2 (ja) * 2011-09-29 2015-07-01 株式会社東芝 半導体装置
CN102496573B (zh) * 2011-12-28 2014-01-01 上海先进半导体制造股份有限公司 沟槽绝缘栅型双极晶体管的制作方法
US8921978B2 (en) * 2012-01-10 2014-12-30 Taiwan Semiconductor Manufacturing Co., Ltd. Dual DNW isolation structure for reducing RF noise on high voltage semiconductor devices
US8723178B2 (en) 2012-01-20 2014-05-13 Monolithic Power Systems, Inc. Integrated field effect transistors with high voltage drain sensing
JP5343141B2 (ja) * 2012-02-20 2013-11-13 株式会社東芝 半導体装置
US8664050B2 (en) 2012-03-20 2014-03-04 International Business Machines Corporation Structure and method to improve ETSOI MOSFETS with back gate
US9190535B2 (en) 2012-05-25 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Bootstrap MOS for high voltage applications
US8704279B2 (en) 2012-05-25 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded JFETs for high voltage applications
US9231083B2 (en) * 2012-06-29 2016-01-05 Freescal Semiconductor Inc. High breakdown voltage LDMOS device
US10269658B2 (en) 2012-06-29 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit devices with well regions and methods for forming the same
US9076760B2 (en) * 2012-08-29 2015-07-07 Texas Instruments Incorporated JFET having width defined by trench isolation
TWI655718B (zh) 2012-11-30 2019-04-01 美商英力股份有限公司 包含耦合至一去耦裝置之半導體裝置之設備及其形成方法
JP2014150113A (ja) * 2013-01-31 2014-08-21 Toyota Motor Corp 半導体装置及び半導体装置の製造方法
KR101392587B1 (ko) * 2013-02-19 2014-05-27 주식회사 동부하이텍 고전압 정전기 방전 보호 소자
JP2014170831A (ja) 2013-03-04 2014-09-18 Seiko Epson Corp 回路装置及び電子機器
US9006833B2 (en) * 2013-07-02 2015-04-14 Texas Instruments Incorporated Bipolar transistor having sinker diffusion under a trench
US9059278B2 (en) * 2013-08-06 2015-06-16 International Business Machines Corporation High voltage lateral double-diffused metal oxide semiconductor field effect transistor (LDMOSFET) having a deep fully depleted drain drift region
US9536938B1 (en) 2013-11-27 2017-01-03 Altera Corporation Semiconductor device including a resistor metallic layer and method of forming the same
US9673192B1 (en) 2013-11-27 2017-06-06 Altera Corporation Semiconductor device including a resistor metallic layer and method of forming the same
US10020739B2 (en) 2014-03-27 2018-07-10 Altera Corporation Integrated current replicator and method of operating the same
US9299857B2 (en) * 2014-06-19 2016-03-29 Macronix International Co., Ltd. Semiconductor device
US9312382B2 (en) * 2014-07-22 2016-04-12 Empire Technology Development Llc High voltage transistor device with reduced characteristic on resistance
TWI559530B (zh) * 2014-07-29 2016-11-21 旺宏電子股份有限公司 半導體裝置
KR20160058499A (ko) * 2014-11-17 2016-05-25 삼성전자주식회사 반도체 소자, 및 그 반도체 소자의 제조방법과 제조장치
CN104538397A (zh) * 2014-12-29 2015-04-22 上海华虹宏力半导体制造有限公司 桥式二极管整流器及其制造方法
CN105826322B (zh) * 2015-01-04 2018-12-14 旺宏电子股份有限公司 有源元件及应用其的高压半导体元件
US10103627B2 (en) 2015-02-26 2018-10-16 Altera Corporation Packaged integrated circuit including a switch-mode regulator and method of forming the same
US10784372B2 (en) * 2015-04-03 2020-09-22 Magnachip Semiconductor, Ltd. Semiconductor device with high voltage field effect transistor and junction field effect transistor
CN106206585B (zh) * 2015-05-04 2019-03-12 华邦电子股份有限公司 自对准埋入式字线隔离结构的形成方法
JP6641958B2 (ja) * 2015-12-11 2020-02-05 セイコーエプソン株式会社 半導体装置及びその製造方法
US9633993B1 (en) * 2016-04-01 2017-04-25 Texas Instruments Incorporated Bipolar SCR
CN106024697B (zh) * 2016-07-12 2024-01-26 杭州士兰集成电路有限公司 沟槽功率器件及制作方法
KR102166618B1 (ko) * 2016-09-26 2020-10-16 온세미컨덕터코리아 주식회사 정전기 방전 회로 및 그 제조 방법
KR102140358B1 (ko) * 2016-12-23 2020-08-03 매그나칩 반도체 유한회사 잡음 감소를 위한 분리 구조를 갖는 통합 반도체 소자
CN108878367B (zh) * 2017-05-09 2021-02-05 上海珏芯光电科技有限公司 BiCMOS集成电路器件的制造方法及器件
JP2017139503A (ja) * 2017-05-18 2017-08-10 セイコーエプソン株式会社 回路装置及び電子機器
US10340266B2 (en) * 2017-10-02 2019-07-02 Globalfoundries Singapore Pte. Ltd. ESD protection circuit and method of making the same
WO2019143733A1 (en) * 2018-01-16 2019-07-25 Ipower Semiconductor Self-aligned and robust igbt devices
KR20190140220A (ko) 2018-06-11 2019-12-19 에스케이하이닉스 주식회사 정전기 방지 회로를 구비하는 반도체 집적 회로 장치 및 그 제조방법
CN109638083B (zh) * 2018-12-29 2024-04-05 捷捷半导体有限公司 一种快恢复二极管及其制备方法
JP7376516B2 (ja) * 2019-02-07 2023-11-08 ローム株式会社 半導体装置
US10896953B2 (en) * 2019-04-12 2021-01-19 Globalfoundries Inc. Diode structures
JP2021034493A (ja) * 2019-08-22 2021-03-01 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び電子機器
US11227921B2 (en) * 2019-11-22 2022-01-18 Nxp Usa, Inc. Laterally-diffused metal-oxide semiconductor transistor and method therefor
US11482521B2 (en) * 2020-02-06 2022-10-25 Globalfoundries U.S. Inc. Integrated circuit with P-N-P junction and vertically aligned field effect transistor, and method to form same
CN111933640B (zh) * 2020-07-28 2023-03-17 杭州士兰微电子股份有限公司 高压集成电路及其制造方法
CN114975574A (zh) * 2021-02-19 2022-08-30 联华电子股份有限公司 高压半导体装置
US20230040387A1 (en) * 2021-08-06 2023-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Seal Ring For Semiconductor Device With Gate-All-Around Transistors

Family Cites Families (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5269587A (en) * 1975-12-08 1977-06-09 Hitachi Ltd Device and manufacture for high voltage resisting semiconductor
US4269636A (en) 1978-12-29 1981-05-26 Harris Corporation Method of fabricating self-aligned bipolar transistor process and device utilizing etching and self-aligned masking
JPS5824018B2 (ja) 1979-12-21 1983-05-18 富士通株式会社 バイポ−ラｉｃの製造方法
FR2498812A1 (fr) * 1981-01-27 1982-07-30 Thomson Csf Structure de transistors dans un circuit integre et son procede de fabrication
US4454647A (en) 1981-08-27 1984-06-19 International Business Machines Corporation Isolation for high density integrated circuits
JPS58100441A (ja) 1981-12-10 1983-06-15 Toshiba Corp 半導体装置の製造方法
US4485392A (en) * 1981-12-28 1984-11-27 North American Philips Corporation Lateral junction field effect transistor device
JPS60117654A (ja) * 1983-11-30 1985-06-25 Toshiba Corp 相補型半導体装置
JPS613449A (ja) * 1984-06-15 1986-01-09 Nec Corp 集積回路装置
US4655875A (en) 1985-03-04 1987-04-07 Hitachi, Ltd. Ion implantation process
US6740958B2 (en) 1985-09-25 2004-05-25 Renesas Technology Corp. Semiconductor memory device
JPS639968A (ja) * 1986-07-01 1988-01-16 Olympus Optical Co Ltd 静電誘導トランジスタイメ−ジセンサの素子分離法
JPS63110769A (ja) * 1986-10-29 1988-05-16 Hitachi Ltd 高集積半導体装置
US4819052A (en) 1986-12-22 1989-04-04 Texas Instruments Incorporated Merged bipolar/CMOS technology using electrically active trench
US4980747A (en) 1986-12-22 1990-12-25 Texas Instruments Inc. Deep trench isolation with surface contact to substrate
JPH01149464A (ja) * 1987-12-04 1989-06-12 Nec Corp 半導体装置
US5156989A (en) 1988-11-08 1992-10-20 Siliconix, Incorporated Complementary, isolated DMOS IC technology
US5410175A (en) 1989-08-31 1995-04-25 Hamamatsu Photonics K.K. Monolithic IC having pin photodiode and an electrically active element accommodated on the same semi-conductor substrate
US5386136A (en) 1991-05-06 1995-01-31 Siliconix Incorporated Lightly-doped drain MOSFET with improved breakdown characteristics
KR100292851B1 (ko) 1991-09-27 2001-09-17 스콧 티. 마이쿠엔 높은얼리전압,고주파성능및고항복전압특성을구비한상보형바이폴라트랜지스터및그제조방법
JPH05109886A (ja) 1991-10-17 1993-04-30 N M B Semiconductor:Kk フイールドシールド分離構造の半導体装置およびその製造方法
JPH0613409A (ja) * 1992-06-24 1994-01-21 Ricoh Co Ltd 半導体素子及びその製造方法
US5422508A (en) 1992-09-21 1995-06-06 Siliconix Incorporated BiCDMOS structure
US5420061A (en) 1993-08-13 1995-05-30 Micron Semiconductor, Inc. Method for improving latchup immunity in a dual-polysilicon gate process
US5892264A (en) 1993-10-04 1999-04-06 Harris Corporation High frequency analog transistors, method of fabrication and circuit implementation
JPH07106412A (ja) * 1993-10-07 1995-04-21 Toshiba Corp 半導体装置およびその製造方法
JP3252569B2 (ja) 1993-11-09 2002-02-04 株式会社デンソー 絶縁分離基板及びそれを用いた半導体装置及びその製造方法
US5517046A (en) * 1993-11-19 1996-05-14 Micrel, Incorporated High voltage lateral DMOS device with enhanced drift region
US5506431A (en) 1994-05-16 1996-04-09 Thomas; Mammen Double poly trenched channel accelerated tunneling electron (DPT-CATE) cell, for memory applications
US5684305A (en) 1995-06-07 1997-11-04 Harris Corporation Pilot transistor for quasi-vertical DMOS device
JPH10506503A (ja) 1995-07-19 1998-06-23 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ Ｈｖ−ｌｄｍｏｓｔ型の半導体装置
JP3575908B2 (ja) 1996-03-28 2004-10-13 株式会社東芝 半導体装置
EP0847078A4 (en) * 1996-06-24 2000-10-04 Matsushita Electric Ind Co Ltd MANUFACTURING METHOD OF SEMICONDUCTOR ARRANGEMENTS
US5807783A (en) 1996-10-07 1998-09-15 Harris Corporation Surface mount die by handle replacement
KR100205609B1 (ko) 1997-01-06 1999-07-01 윤종용 정전기 보호 소자
JP3393544B2 (ja) * 1997-02-26 2003-04-07 シャープ株式会社 半導体装置の製造方法
US6163052A (en) 1997-04-04 2000-12-19 Advanced Micro Devices, Inc. Trench-gated vertical combination JFET and MOSFET devices
EP1021828B1 (en) * 1997-07-11 2010-01-06 Infineon Technologies AG A process for manufacturing ic-components to be used at radio frequencies
JP2978467B2 (ja) * 1998-03-16 1999-11-15 株式会社日立製作所 半導体集積回路装置の製造方法
JP3097652B2 (ja) * 1998-03-31 2000-10-10 日本電気株式会社 半導体集積回路装置の製造方法
US6331456B1 (en) 1998-05-04 2001-12-18 Texas Instruments - Acer Incorporated Fipos method of forming SOI CMOS structure
US6759306B1 (en) * 1998-07-10 2004-07-06 Micron Technology, Inc. Methods of forming silicon dioxide layers and methods of forming trench isolation regions
US6013936A (en) 1998-08-06 2000-01-11 International Business Machines Corporation Double silicon-on-insulator device and method therefor
JP2000114361A (ja) * 1998-09-29 2000-04-21 Toshiba Corp 半導体集積回路装置及びその製造方法
JP4508304B2 (ja) * 1998-11-26 2010-07-21 三洋電機株式会社 半導体集積回路装置
US20010013636A1 (en) 1999-01-22 2001-08-16 James S. Dunn A self-aligned, sub-minimum isolation ring
EP1043775B1 (en) 1999-04-06 2006-06-14 STMicroelectronics S.r.l. Power integrated circuit with vertical current flow and related manufacturing process
US6144086A (en) 1999-04-30 2000-11-07 International Business Machines Corporation Structure for improved latch-up using dual depth STI with impurity implant
KR100300069B1 (ko) 1999-05-10 2001-09-26 김영환 반도체 소자 및 그 제조방법
US6448124B1 (en) 1999-11-12 2002-09-10 International Business Machines Corporation Method for epitaxial bipolar BiCMOS
US6489653B2 (en) 1999-12-27 2002-12-03 Kabushiki Kaisha Toshiba Lateral high-breakdown-voltage transistor
US6440805B1 (en) * 2000-02-29 2002-08-27 Mototrola, Inc. Method of forming a semiconductor device with isolation and well regions
IT1316871B1 (it) 2000-03-31 2003-05-12 St Microelectronics Srl Dispositivo elettronico integrato monoliticamente e relativo processodi fabbricazione
IT1317516B1 (it) 2000-05-11 2003-07-09 St Microelectronics Srl Dispositivo integrato con struttura d'isolamento a trench e relativoprocesso di realizzazione.
JP2002198439A (ja) 2000-12-26 2002-07-12 Sharp Corp 半導体装置および携帯電子機器
US6600199B2 (en) 2000-12-29 2003-07-29 International Business Machines Corporation Deep trench-buried layer array and integrated device structures for noise isolation and latch up immunity
JP2002237591A (ja) 2000-12-31 2002-08-23 Texas Instruments Inc Ｄｍｏｓトランジスタ・ソース構造とその製法
JP2002237575A (ja) * 2001-02-08 2002-08-23 Sharp Corp 半導体装置及びその製造方法
JP2003100862A (ja) * 2001-09-21 2003-04-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100456691B1 (ko) * 2002-03-05 2004-11-10 삼성전자주식회사 이중격리구조를 갖는 반도체 소자 및 그 제조방법
US7179691B1 (en) 2002-07-29 2007-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for four direction low capacitance ESD protection
US6867462B2 (en) 2002-08-09 2005-03-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device using an SOI substrate and having a trench isolation and method for fabricating the same
US7834421B2 (en) 2002-08-14 2010-11-16 Advanced Analogic Technologies, Inc. Isolated diode
US7667268B2 (en) 2002-08-14 2010-02-23 Advanced Analogic Technologies, Inc. Isolated transistor
US20080197408A1 (en) 2002-08-14 2008-08-21 Advanced Analogic Technologies, Inc. Isolated quasi-vertical DMOS transistor
US7956391B2 (en) 2002-08-14 2011-06-07 Advanced Analogic Technologies, Inc. Isolated junction field-effect transistor
US6900091B2 (en) 2002-08-14 2005-05-31 Advanced Analogic Technologies, Inc. Isolated complementary MOS devices in epi-less substrate
US7902630B2 (en) 2002-08-14 2011-03-08 Advanced Analogic Technologies, Inc. Isolated bipolar transistor
US7939420B2 (en) 2002-08-14 2011-05-10 Advanced Analogic Technologies, Inc. Processes for forming isolation structures for integrated circuit devices
US7825488B2 (en) 2006-05-31 2010-11-02 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same
US8089129B2 (en) 2002-08-14 2012-01-03 Advanced Analogic Technologies, Inc. Isolated CMOS transistors
US6943426B2 (en) * 2002-08-14 2005-09-13 Advanced Analogic Technologies, Inc. Complementary analog bipolar transistors with trench-constrained isolation diffusion
US7741661B2 (en) 2002-08-14 2010-06-22 Advanced Analogic Technologies, Inc. Isolation and termination structures for semiconductor die
US7719054B2 (en) 2006-05-31 2010-05-18 Advanced Analogic Technologies, Inc. High-voltage lateral DMOS device
US6855985B2 (en) * 2002-09-29 2005-02-15 Advanced Analogic Technologies, Inc. Modular bipolar-CMOS-DMOS analog integrated circuit & power transistor technology
EP1612861B1 (en) * 2003-04-10 2018-10-03 Fujitsu Semiconductor Limited Semiconductor device and its manufacturing method
JP4569105B2 (ja) * 2003-12-25 2010-10-27 富士電機システムズ株式会社 半導体装置
US20050179111A1 (en) 2004-02-12 2005-08-18 Iwen Chao Semiconductor device with low resistive path barrier
US7304354B2 (en) 2004-02-17 2007-12-04 Silicon Space Technology Corp. Buried guard ring and radiation hardened isolation structures and fabrication methods
JP4429036B2 (ja) * 2004-02-27 2010-03-10 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
TWI231986B (en) 2004-03-22 2005-05-01 Sunplus Technology Co Ltd ESD protection device for high voltage and negative voltage tolerance
US7009271B1 (en) 2004-04-13 2006-03-07 Advanced Micro Devices, Inc. Memory device with an alternating Vss interconnection
US7183610B2 (en) 2004-04-30 2007-02-27 Siliconix Incorporated Super trench MOSFET including buried source electrode and method of fabricating the same
JP4592340B2 (ja) * 2004-06-29 2010-12-01 三洋電機株式会社 半導体装置の製造方法
US7161213B2 (en) * 2004-08-05 2007-01-09 Broadcom Corporation Low threshold voltage PMOS apparatus and method of fabricating the same
US7229886B2 (en) * 2004-08-23 2007-06-12 Enpirion, Inc. Method of forming an integrated circuit incorporating higher voltage devices and low voltage devices therein
US20060076629A1 (en) 2004-10-07 2006-04-13 Hamza Yilmaz Semiconductor devices with isolation and sinker regions containing trenches filled with conductive material
JP4959140B2 (ja) 2005-02-04 2012-06-20 株式会社日立超エル・エス・アイ・システムズ 半導体装置
CN100449782C (zh) * 2005-04-29 2009-01-07 崇贸科技股份有限公司 具隔离结构的金属氧化物半导体场效晶体管及其制作方法
US7719080B2 (en) 2005-06-20 2010-05-18 Teledyne Scientific & Imaging, Llc Semiconductor device with a conduction enhancement layer
US20070132056A1 (en) 2005-12-09 2007-06-14 Advanced Analogic Technologies, Inc. Isolation structures for semiconductor integrated circuit substrates and methods of forming the same
US20070158779A1 (en) * 2006-01-12 2007-07-12 International Business Machines Corporation Methods and semiconductor structures for latch-up suppression using a buried damage layer
US7718481B2 (en) * 2006-04-17 2010-05-18 International Business Machines Corporation Semiconductor structure and method of manufacture
US7868414B2 (en) 2007-03-28 2011-01-11 Advanced Analogic Technologies, Inc. Isolated bipolar transistor
US7737526B2 (en) 2007-03-28 2010-06-15 Advanced Analogic Technologies, Inc. Isolated trench MOSFET in epi-less semiconductor sustrate
US7541247B2 (en) 2007-07-16 2009-06-02 International Business Machines Corporation Guard ring structures for high voltage CMOS/low voltage CMOS technology using LDMOS (lateral double-diffused metal oxide semiconductor) device fabrication

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140080420A (ko) * 2012-12-20 2014-06-30 세이코 인스트루 가부시키가이샤 반도체 장치
KR20140145263A (ko) * 2013-06-12 2014-12-23 매그나칩 반도체 유한회사 고전압용 esd 트랜지스터 및 그 정전기 보호 회로

Also Published As

Publication number Publication date
JP5925374B2 (ja) 2016-05-25
EP2130216A4 (en) 2011-09-28
US7737526B2 (en) 2010-06-15
TW200847330A (en) 2008-12-01
JP5600839B2 (ja) 2014-10-08
CN101730934A (zh) 2010-06-09
JP6067907B2 (ja) 2017-01-25
EP2130216A1 (en) 2009-12-09
US20080237704A1 (en) 2008-10-02
CN101730934B (zh) 2012-01-25
JP2010522986A (ja) 2010-07-08
JP5826894B2 (ja) 2015-12-02
WO2008118271A1 (en) 2008-10-02
TWI385754B (zh) 2013-02-11
JP2016028444A (ja) 2016-02-25
JP2014209634A (ja) 2014-11-06
KR101131320B1 (ko) 2012-04-04
JP2016167613A (ja) 2016-09-15

Similar Documents

Publication Publication Date Title
KR101131320B1 (ko) 분리 집적회로 장치
US7795681B2 (en) Isolated lateral MOSFET in epi-less substrate
US6855985B2 (en) Modular bipolar-CMOS-DMOS analog integrated circuit &amp; power transistor technology
US8089129B2 (en) Isolated CMOS transistors
US7902630B2 (en) Isolated bipolar transistor
US7939420B2 (en) Processes for forming isolation structures for integrated circuit devices
US8513087B2 (en) Processes for forming isolation structures for integrated circuit devices
US7812403B2 (en) Isolation structures for integrated circuit devices

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150309

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160309

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170315

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180308

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee