JPS63110769A

JPS63110769A - 高集積半導体装置

Info

Publication number: JPS63110769A
Application number: JP61255720A
Authority: JP
Inventors: Tokuo Watanabe; 篤雄渡辺; Ryuichi Saito; 隆一斉藤; Yasuo Sawahata; 沢畠　保夫; Takahiro Nagano; 隆洋長野; Naohiro Monma; 直弘門馬
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-10-29
Filing date: 1986-10-29
Publication date: 1988-05-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体装置に係り、特に半導体基板に微細ＭＯ
ＳＦＩＥＴ　（絶縁ゲート型電界放果トランジスタ）を
高集積化するのに好適な半導体装置に関する。

〔従来の技術〕

ＭＯ５ＦＩＥＴを高集積化するためには隣接するＭＯＳ
ＦＥＴのソース領域及びドレイン領域を如何に近接させ
て良好な電気的分離を実現するかが重要な課題である。

第２図に特開昭５５−７５２６５号公報に記載の半導体
装置を示す、同図において、Ｎ生型半導体基板１にｐ＋
　　（高濃度Ｐ型）埋込層３が形成されている。Ｐ十埋
込層３の上にＰ型層３０、Ｐ型層３０の中に酸化膜２０
０を介して隣接するＮ型チャンネルのＭＯＳＦＥＴ　（
以下ＮＭＯ３と記す）６２．６２’が形成される。ＮＨ
Ｏ２，６２は、Ｎ中型ソース、ドレイン領域６ｆゲート
酸化膜８．ゲート電１４！９で構成され、ＮＭＯ５６２
’　は、Ｎ中型ソース、ドレイン領域６′、ゲート酸化
膜８′、ゲート電極９′で構成される。同図中の酸化膜
２００はＰ十埋込層３と接触している。

〔発明が解決しようとする問題点〕

上記従来技術は微細化、高集積化を図る上で限界がある
。以下この点を説明する。第２図の従来構造で示したＬ
は隣接するＮＭＯＳトランジスタ６２゜６２′間の距離
を示し、Ｄは素子分離用の酸化膜２００の深さを示す、
高集積化には上記し寸法の低減が不可欠である。しかし
、Ｌ寸法を短かくする場合、同時にＤも小さくしてＬ／
Ｄ比がほぼ一定値となるように比例縮少する必要がある
。つまり、Ｄを変えずにＬを縮小すると、短い幅で厚い
酸化膜を形成することになり１通常のプロセス技術では
不可能である。以下この点を説明酸化膜をごく一般的な
形成法、選択酸化法で形成する場合を考える。酸化して
形成する膜厚が同じために横方向に成長する酸化膜の長
さ、いわゆるバーズビーク長が低減せず、横方向の寸法
が実質的には縮まらない。他の形成法として、半導体基
板１に溝を形成してその溝に絶縁物を埋込む、いわゆる
、埋込法では、Ｌ／Ｄ比が高くなる程、狭い幅の溝が形
成できなくなる。以上で説明したように、Ｌの低減はＬ
／Ｄ比を一定にして実現させる方法以外にないことが分
かる。そこで、第２図に示す従来構造に単純に上述の基
本設計思想を適用すると。

Ｌの低減とともにＤ、つまり酸化膜２００の厚さが薄く
なり、Ｐ十埋込層３が半導体基板１の表面に近接してし
まうことになる。この結果、ＮＭＯ５６２又は６２′の
しきい電圧、　ＶＴＲ（チャンネル形成に必要なゲート
電圧のしきい値）がＰ十埋込層３の影響で増大するとい
う問題が生じる。ＶＴＨの増大は回路性能の低下を引き
起こし、これは絶対に回避しなければならない問題であ
る。特に、Ｐ型層３ｏにバイアス電圧が印加される場合
には、無バイアスの時より内部濃度がＶＴＨに反映する
ため、Ｐ十埋込層３の悪影響は顕著に現われ、バイアス
電圧を印加したときのＶＴＲは著しく増大し回路性能が
大幅に低下してしまう。

上記のＶＴＨにおける問題点が従来構造では解決できな
いため、これまでＬを１μｍ以下とするサブミクロン領
域まで微細化できる半導体装置は実現されなかった。

一方、第３図に示す構造が、アイ、イー、イー。

イー、１９８６．カスタム　インテグレイテイドサーキ
イツツ　コンファレンス（ＩＥＥＥ　１９８６　ＣＵＳ
ＴＯＭＩＮＴＥＧＲＡＴＥＤ　ＣＩＲＣＵＩＴＳ　Ｃ０
ＮＦＥＲＥＮＣＥ）の予稿集６３頁から６６頁において
開示されている。上記従来例では、Ｐ十埋込Ｍ３に突出
したＰ十層３００が開示されている。しかし、Ｐ十層３
００の断面形状が表面から内部に向けてその横方向の寸
法が短かくなっている。特に、Ｐ十埋込層３とＰ十層３
００が接する部分０部で最小となっているため、この最
小のスペースで隣接するＮＨＯ２トランジスタ６２゜６
２′の素子分離特性が決まってしまう可能性がある。こ
れは素子分離用の酸化膜の幅り以外のスペースで隣接の
ＮＨＯ２トランジスタの配［［が決定され、場合によっ
ては、現状のプロセス技術で形成可能な最小の酸化膜幅
より広幅としなければならない事態が発生する。

本発明の目的は、素子分離幅を微細化できる素子構造を
提供することであり、このため、アクティブ素子の特性
を損なわずに微細化できること、及び、形成した素子分
離幅のみで所定の分離特性が決定される機能を有する新
規な構造を提供することにある。

〔問題点を解決するための手段〕

本発明の特徴は、第２図および第３図に示す従来構造に
おいて、Ｐ十埋込層３の構造を改良した点にあり、隣接
するＮＭＯ９６２と６２′とを素子分離している酸化膜
２００で、該酸化膜２００と接触する部分のＰ十埋込Ｐ
ｆ！ｊ３を他の部分のＰ十埋込層３より突出させた構造
としていること、さらに、この突出部の不純物濃度分布
が半導体基板内部から表面に向って減少する形状とした
点にある。

〔作用〕

以下上記構造の作用を説明する。

第１図は本発明構造を示すものであり、（ａ）図はその
断面図を、（ｂ）図はＡＡ’線に沿った不純物濃度分布
を示す。但し、第１導電型はＰ型とし、ＭＯＳＦＥＴは
Ｎ型チャンネルのＭＯＳとした場合を示す。また、素子
分離構造に対する本発明の詳細な説明する観点から、二
素子のＮＭＯ５ＦＥＴが隣接している場合についてのみ
示している。酸化膜２００は、Ｐ十埋込層３の突出部３
００で接触し、隣接するＮ中型ソース、ドレイン６、と
６′がＰ÷型の高濃度層３００で分離されている。チャ
ンネル形成領域では、ゲート電極８の下のＰ十埋込層３
は表面から離れているため、ＶＴＨに及ぼす影響は無い
、Ｌ／Ｄ比を一定にしてＬが縮小されると、これに応じ
てＤが浅くなるが、これはＤの縮小に合わせてＰ十埋込
層突出部３００の突出量を増大させるプロセス、デバイ
ス設計技術で対応でき、ＮＭＯ３６２，６２’等のアク
ティブ素子に対してＶＴＲ特性を損なう問題は発生しな
い。

また、突出部の不純物濃度は半導体基板の内部になる程
高い分布である。この結果、突出部の断面形状は第１図
（ａ）に図示の如く、内部ですそ広がりの構造となり、
素子分離用の酸化膜２００の幅より狭くなることが解決
できる。従って、上記突出部３００が酸化膜２００と接
する部分で、ここでの酸化膜幅でも所定の素子分離特性
が得られる様にそこでの濃度を設定することになり、設
計上の対策のみで目標特性を満たす半導体装置が実現で
きる。

〔実施例〕

以下、本発明による高集積半導体装置の一実施例を説明
する。

〔実施例１〕第４図は、本発明をＮＭＯ５ＦＥＴに適用した第１図の
製作プロセスの一例を示す。

（１）１０Ω／口のＰ−型シリコン基板１にＰ十型高濃
度層３をボロンのイオン打込み法で形成する。

（ボロン：加速電圧５０ＫｅＶ、打込量５Ｘ１０　”　
〜５　Ｘ　１０１８ａｎ−”）　　　　　−第４図（ａ
）（２）エピタキシャル層（厚さ０．５〜２．０μｍ）
の形成後、ＳｉＯｚＭｚを形成し、このＳｉＯｚＭ　１
を介してボロンをイオン打込み（ＢＦ２＋、加速電圧６
０　Ｋ　ｅ　Ｖ　、打込ｆｆｔ１〜５　Ｘ　１０　”ｃ
ｎ−”）　、打込み後１０００℃で熱処理しＰ型層３０
を形成する。

・・・第４図（ｂ）（３）　Ｓｉ（ｈＭｘ、シリコン窒化膜Ｍ２をＮＨＯ２
のソース、ドレイン、及びゲート領域等のアクティブ領
域を残してそれ以外のフィールド領域を除去する。

・・・第４図（ｃ）（４）シリコン窒化１１１Ｍ　２をマスクにシリコン基
板のエツチング（深さ０．５〜１．０μｍ）・・・第４
図（ｄ）（５）全面にボロンを垂直方向にイオン打込みして。

溝の底部のみ自己整合的にＰ十型高濃度層を形成する。

このとき、加速電圧を２０〜２００ＫｅＶの範囲で調整
して、投影飛程ＰＰを所定の値に選択し、既に形成しで
あるＰ十高濃度層３の中にまでボロンが打込まれる様に
する。

（打込−［５Ｘ　１０１２〜５　Ｘ　１０”番］−２）
・・・第４図（ｅ）（６）シリコン窒化膜Ｍｚを酸化マスクとして選択酸化
し、素子分離用の酸化膜２００を形成する。

この工程で、溝底部に打込まれているボロンが上方に拡
散され、Ｐ十高濃度層３と接触し、本発明の突出部３０
０が自己整合的に形成される。

・・・第４図（ｆ）（７）ゲート酸化膜８形成、ゲート電極９形成、ソース
、ドレイン６．６′を形成する。（ヒ素打込、加速電圧
８０ＫｅＶ、打込量２〜７Ｘ１０　”ＣＭ−”）　　　
　　　　　　　　−第４図（ｇ）（８）コンタクト穴１
０１ＭＩｊ間絶縁膜１１、配線電極１２、保護膜１３を
形成する。・・・第４図（ｈ）第１図、第４図等に示す
実施例において、隣接するＮＭＯ３ＦＥＴ６２．　６２
　’がＰ十型高濃度埋込層３を共通の基板としているた
め、このＰ十型高濃度埋込ＡＦｊ３のない構造の半導体
装置に比べて、基板抵抗が大幅に低下し、半導体装置の
電源立上り時に発生する変位電流、並びに、短チャンネ
ルＭＯ５ＦＥＴ程大きく発生するインパクトイオン化に
よる基板電流等のノイズ電流によるＮＭＯ５ＦＥＴの基
板電位の変動が防止できる。従って、外来ノイズに強い
高信頼の半導体装置を提供できる。

〔実施例２〕第５図は、第２の実施例を示す。第１図と異なる点は、
Ｎ−型シリコン基板１を用いている点にある。上記の実
施例は、Ｐ十型高濃度埋込層３とＮ−型シリコン、基板
１との間にＰＮ接合が形成される。一般に微細ＭＯ５Ｇ
ＥＴでは、パッケージ材料に微量に含まれるウランやト
リウム等の放射性元素から放出されるα粒子力ｔＭＯ５
ＦＥＴに入射し、１００個の電子−正孔対が発生し、こ
の雑音電荷がソース、ドレイン６．６′に流入して、そ
の電位を変動させ、半導体装置を誤動作させる。これを
α線ソフトエラーと一般に称する１本実施例では、ＰＮ
接合が上記の雑音電荷に対して電位障壁として働き、Ｎ
ＨＯ２のドレイン６．６′等に流入することを防止する
結果、α線ソフトエラーの問題を解決できる利点がある
。

〔実施例３〕第６図は、第５図の実施例で述べたα線ソフトエラーの
間層をより一層改善した実施例を示す。

第５図と異なる点は、ＮＨＯ２のＮ中型ソース、ドレイ
ン６．６′がその底面に於てＰ十高濃度埋込層３の突出
部３００と接触している点にある。ソース、ドレイン層
６，６′がＰ型の高濃度Ｍ３００と接触する為、その接
合容量が増大する。接合容量が大きいと、Ｑ＝ＣＶ（Ｑ
：電荷量、Ｃ：容量。

Ｖ：接合電圧）の関係からソース、ドレイン接合６．６
′に蓄積される電荷量、つまり、情報量が増大するため
、α線の照射によって発生した雑音電荷がソース、ドレ
イン層６，６′に捕獲されても、もともとのＷａ電荷量
が多いため、ドレイン電位の変動が低減でき半導体装置
の誤動作がおきない。従って、本実施例ではα線ソフト
エラーの問題が大幅に改善できる。また、本実施例の利
点として以下の点がある。

ソース、ドレイン層６，６′とＰ十型高波度層３０．０
が接触できる為には、ソース、ドレイン６゜６′は深く
拡散させて形成する必要がある。深い拡散は同時に横方
向への延びも増大するが１本実施例に示すように、ソー
ス、ドレイン６．６′の側壁は素子分離の酸化膜２００
となっているため、横方向の拡散が上記の酸化膜２００
で抑えられ、隣接したソース、ドレイン６と６′との実
質的なスペースは浅い拡散法で形成した場合と同じであ
る。従って、微細な素子分離特性を何ら損なわず、α線
ソフトエラーの間層が解決できることになる。

〔実施例４〕第７図は、素子を分離する絶縁物２００に関する第２の
実施例を示す、シリコン１をエツチング後（第７図（ａ
））、エツチング側面を薄い酸化膜Ｍ８で被覆し、第４
図（ｅ）と同様に自己整合的に溝底面にＰ中型高濃度層
の突出部形成用のボロンをイオン打込みする。その後、
溝内に多結晶シリコンＭ４を充てんする（第７図（ｂ）
）。シリコン窒化膜Ｍｚを酸化マスクにして上記多結晶
シリコンの上部に酸化膜を形成する。この選択酸化工程
で溝底部に打込まれていたボロンがシリコン中に拡散し
、Ｐ中型高濃度埋込層３と接触する。

（第７図（Ｃ））本実施例では、第４図に示した実施例と異なり、単結晶
シリコンＭ４の上部のみに酸化膜を形成するため、酸化
膜の厚さが低減でき、その結果、酸化膜の横方向成長が
少なく素子分離幅の低減が実現できる。

〔実施例５〕第８図は、同一基板上にＰ型チャンネルのＰＭＯ８ＦＦ
！Ｔ７２とＮ型チャンネルのＮＭＯ５ＦＥＴ６２が存在
する相補型ＭＯ５ＦＥＴ　（ＣＭＯ５）についての実施
例である。　Ｐｕ０５７２とＮＭＯ３６２の境界では、
Ｎ十型高濃度層３１とＰ十型高濃度層３とがそれぞれ突
出しており、酸化膜２００と接触している。　０ＭＯ５
特有の問題に寄生サイリスタ効果がある。これは、図中
矢印で示した径路のＰｎＰｒ＋４１造が寄生サイリスタ
として誤動作する現像であるが、本実施例では、この経
路にＮ中型高濃度層３１０．Ｐ＋型高濃度層３００が存
在するため、寄生ＰＮＰ　トランジスタ。

ＮＰＮ寄生トランジスタいずれの電流増幅率も大幅に低
減されており、上記の寄生サイリスタ現象は発生しない
。

第９図は、素子分に部のみを拡大してその製造プロセス
を示す。Ｐ型シリコン基板１にＮ十型高濃度埋込層３１
、Ｐ中型高濃度埋込層３、及びＮ。

Ｐ型層３２．３０とを形成した後、シリコン窒化［ｉ　
Ｍ　２をマスクとしてシリコンをエツチングし溝加工す
る（第９図（ａ））、溝加工後、感光有機材料（レジス
ト）Ｍ５を塗布、現象してバタ一二ングし、Ｎ十型高濃
度埋込層３１上の溝底部にリンをイオン打込みする（第
９図（ｂ））、レジストを除去し、全面にボロンをイオ
ン打込みする。

このとき、ボロンの打込量はリンの打込量に比べて少な
い量とすれば、前工程で打込んだ溝底部がＰ型に反転す
ることは無い（第９図（ｃ））、次に、シリコン窒化膜
Ｍ２を選択マスクとして酸化すれば、酸化膜２００の形
成と同じにリン及びボロンが拡散しそれぞれＮ中型高濃
度埋込層３１、Ｐ十型高濃度埋込層３０と接触するＮ＋
、Ｐ十高濃度層の突出部が形成する（第９図（ｄ））。

〔発明の効果〕

本発明によれば、素子分離幅の縮小に対応して、ＭＯＳ
ＦＥＴのしきい電圧を損なわずに素子分離深さを浅くで
きるので、サブミクロン以下の領域までＭＯＳＦＥＴが
近接される良好な素子分離特性を備えた高集積半導体装
置が提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す説明図、第２図、第３
図はそれぞれ従来構造を示す説明図、第４図は、第１図
の半導体装置の製造プロセスを示す説明図、第５図、第
６図は本発明の他の実施例を示す説明図、第７図は素子
分離形成プロセスの第２実施例を示す説明図、第８図、
第９図は相補型ＭＯ５構造に本発明の技術を実施した場
合の断面構造図と製造プロセスを示す説明図である。１・・・半導体基板、３．３１・・・高濃度層、２００
・・・素子分離層、３００，３１０・・・高濃度層の突
出部、６２．６２’　・・・隣接ＮＭＯ３トランジスタ
。

Claims

【特許請求の範囲】

１、半導体基板内部の所定の領域に、少なくとも第１あ
るいは第２導電型の高濃度層が形成され、該第１あるい
は第２高濃度層の上にこれと接して同じ導電型を有する
第１あるいは第２の半導体層が形成され、該半導体層中
には半導体層と反対導電型のチャンネルを形成する複数
のＭＯＳＦＥＴが構成され、それぞれのＭＯＳＦＥＴは
、半導体基板の表面から内部に向つて形成される絶縁物
と該絶縁物と接触する上記の第１あるいは第２導電型の
高濃度層で素子分離される構造に於て、第１あるいは第
２導電型の高濃度層が該絶縁物と接する部分で半導体基
板の表面方向に突出した構造で、かつ、該突出部の不純
物濃度が表面方向に減少する分布になつていることを特
徴とする高集積半導体装置。