JP2018527747A - 半導体素子のアレイを処理するための研磨ストップ層 - Google Patents

半導体素子のアレイを処理するための研磨ストップ層 Download PDF

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Abstract

半導体製造において用いることができ、高研磨速度および低研磨速度を有する材料を使用して、ウェハ全体にわたって一貫した、半導体素子に損傷を与える前に研磨を停止することを可能にする正確な研磨終点の決定に役立つ実施形態が記載される。半導体素子の間の低研磨速度材料の高さが研磨終点として用いられる。低研磨速度材料は研磨プロセスを遅くさせるため、終点を決定し、半導体素子への損傷を回避することが容易である。追加のあるいは代わりのエッチング終点は、露出時に非常に明確な分光信号を与え、それによりエッチングプロセスを停止することを可能にする材料の薄い層とすることができる。【選択図】図５

Description

本開示は、一般に半導体製造の分野に関し、特に化学機械研磨を用いるウェハ上の半導体素子の形成および／または露出に関する。
実施形態で述べられる方法は、マイクロチップウェハ上の半導体素子の形成、分離、および露出に用いられ得る。特に、これらの方法は磁気トンネル接合（ＭＴＪ）ピラーアレイの分離および露出に用いられ得る。
ＭＴＪは半導体装置であり、絶縁体によって隔てられた２つの強磁性体からなり得る。磁気抵抗メモリ（ＭＲＡＭ）装置に関しては、ＭＴＪはフリー磁性層およびリファレンス磁性層を備えており、これらはそれぞれ絶縁体によって隔てられている。ＭＲＡＭ装置のようなメモリセルを作成するためにはさらなる層が用いられる。ＭＲＡＭ装置用のＭＴＪは磁性層の上方のハードマスクも含み得る。
ＭＴＪピラーの抵抗がフリー層の磁化方向に基づいて変化するため、ＭＲＡＭは情報を記憶することができる。装置が情報を書き込むとき、磁化方向は切り替わってＭＴＪピラーの抵抗を変化させることができる。その結果ＭＴＪピラーの抵抗はデジタルの「１」または「０」と解釈される。
ＭＴＪピラーを分離し、続いて露出させるプロセスの例は、厚い絶縁層を堆積してピラー上および隣接する領域間の谷内にバンプを作成することと、その後化学機械研磨（ＣＭＰ）および／または反応性イオンエッチング（ＲＩＥ）を行ってピラー上部が露出するまでこの絶縁層を除去することとを含んでいる。
しかしながらこのプロセスにはいくつかの欠点がある。非常に厚い（数百ナノメートル）可能性がある絶縁膜中でＣＭＰプロセスが進行する際、いつＣＭＰプロセスをストップするかを決定することは非常に難しい。ＣＭＰプロセスが深く進行しすぎると、ピラーに損傷を与える可能性がある。またウェハ全体にわたってＣＭＰが均一さを欠くことも重大になり得る。これはピラーの高さおよびサイズの制御によくない影響をもたらす。
図１Ａは位置１０２、１０４、および１０６のＭＴＪピラーを含むウェハアレイ１００の一例を示す。ＣＭＰをウェハ全体に適用すると、ウェハ全体においてはピラーの高さに著しい偏りが生じることになる。図１Ｂは１０２、１０４、および１０６に位置するＭＴＪピラーの断面の高さを有するテストウェハの一例を示している。具体的には、あるテストウェハにおいて、１０２にある中央のピラーの高さは５１ナノメートルであり、１０４にある中間のピラーは３９ナノメートルであり、１０６にある縁部のピラーは１７ナノメートルしかなかった。一様でない研磨によりピラー間での抵抗一様性の問題が生じ、ＣＭＰによる除去が過度に行われるとピラーの損傷を引き起こす可能性がある。このようなピラーの損傷には、微小剥離、微小亀裂、およびシャントの形成が含まれる。
これらの欠点は、ＭＴＪピラーを含むＭＲＡＭに関して広範囲な問題を生じる。損傷および不均一であることは、結果として問題のある磁気トンネル抵抗（ＴＭＲ）値、不十分な特性制御、およびシャントを引き起こす。適切なタイミングでＣＭＰプロセスを正確にストップすることができないことで、ＭＲＡＭ用のより高密度なアレイに必要とされる短いピラーを使用することができなくなる。代わりのエッチングプロセスでは、よりよい制御あるいはウェハ全体にわたっての均一性は得られない。
したがって、半導体素子を絶縁し、続いて露出させることができる、ウェハ全体にわたって差がみられない製造プロセスであって、大きな読出信号に対しては一貫して高ＴＭＲ値を与え、より高い面密度を可能にし、ピラーを損傷するあるいはピラーにおいて問題を生じるリスクがほとんどなく、低コストで容易に行うことができる製造プロセスが、当該技術において必要とされている。
半導体装置を製造する方法を説明する。一実施形態において、この方法は、ウェハ上に複数のＭＴＪピラーを作製することを含み、複数のＭＴＪピラーのそれぞれは上面および側面を有し、上面はウェハからＭＴＪピラー高さのところに延在している。この実施形態は、半導体ウェハ上に第一の層を堆積することも含み、第一の層は高化学機械研磨（ＣＭＰ）速度材料からなる。この結果、複数のＭＴＪピラーのそれぞれの上面および側面を覆う第一の層が得られる。第一の層は、複数のＭＴＪピラーのそれぞれの上面の上に第一層バンプ部を形成し、複数のＭＴＪピラーのそれぞれの側面の上に第一層側面部を形成し、複数のＭＴＪピラーの間に複数の第一層谷部を形成する。この実施形態は、第一の層の上に第二の層を堆積することも含み、第二の層は低ＣＭＰ速度材料からなる。結果として、第一層バンプ部を覆う第二層バンプ部、第一層側部を覆う第二層側部、および複数の第一層谷部を覆う複数の第二層谷部が得られ、それによって複数のＭＴＪピラーバンプが形成される。複数のＭＴＪピラーバンプのそれぞれは、複数のＭＴＪピラーのそれぞれの上面に相当する。第二の層は、複数の第二層谷部の上面がＣＭＰストップ高さに位置するように選択された厚さを有する。この実施形態は、化学機械研磨機で複数のＭＴＪピラーバンプを化学機械研磨することをさらに含む。この実施形態は、化学機械研磨機が第二層谷部の上面に到達したことを検出することと、研磨機が複数の第二層谷部の上面に到達すると、複数のＭＴＪピラーのそれぞれの側面が第一の層および第二の層によって覆われたまま残存するように化学機械研磨工程を停止させることとをさらに含む。
一実施形態では、第二の層を堆積する工程において、ＭＴＪピラーの高さよりも上方に複数の第二層谷部の上面が位置するように第二の層を堆積する。一実施形態において、前記方法は、化学機械研磨を停止する工程の後に、ＩＢＥプロセスを用いてエッチングを行って、ＭＴＪの上面の上の複数のＭＴＪピラーバンプのいかなる残存する部分も除去することをさらに含む。
一実施形態では、第二の層を堆積する工程において、ＭＴＪピラーの高さに前記複数の第二層谷部の上面が位置するように第二の層を堆積し、それにより複数のＭＴＪピラーの上面を露出させる。
一実施形態において、複数のＭＴＪピラーのそれぞれは、トンネル層によって隔てられたリファレンス層およびフリー層と、フリー層の上のハードマスクと有している。第二の層を堆積する工程において、ＭＴＪピラーのハードマスク層の底面よりも上方に第二層谷部の上面が位置するように第二の層を堆積する。
一実施形態において、第三の層を第二の層の上に堆積する。第三の層は、第三層バンプ部が各第二層バンプ部を覆い、第三層側部が各第二層側部を覆い、複数の第三層谷部が複数の第二層谷部を覆うように、高ＣＭＰ速度材料からなる。この実施形態では、これによって第三層バンプ部によって与えられる追加の高さを有する複数のＭＴＪピラーバンプを形成する。複数のＭＴＪピラーバンプのそれぞれは、複数のＭＴＪピラーのそれぞれの上面に相当する。複数のＭＴＪピラーバンプのそれぞれは、第三層バンプ部、第二層バンプ部、および第一層バンプ部を備えている。
一実施形態において、第一の層は絶縁体材料である。他の実施形態において、この絶縁体材料はＳｉＯｘである。
一実施形態において、第二の層は絶縁体材料である。他の実施形態において、この絶縁体材料はＳｉＮｘである。
一実施形態では、第二の層を堆積する工程において、ＭＴＪピラー高さよりも上方に複数の第二層谷部の上面が位置するように第二の層を堆積する。
一実施形態において、前記方法は、化学機械研磨工程を停止した後に、ＩＢＥプロセスを用いてエッチングを行って、ＭＴＪの上面の上の複数のＭＴＪピラーバンプのいかなる残存する部分も除去する工程をさらに含む。
一実施形態において、前記方法は、ウェハ上に複数の磁気トンネル接合（ＭＴＪ）ピラーを作製する工程に先立って電極層を堆積する工程をさらに含む。
他の実施形態において、半導体装置が開示され、これは半導体ウェハを備えている。この装置は、半導体ウェハ上に複数のＭＴＪピラーも備えており、半導体ウェハ上において各ＭＴＪピラーは複数の層とハードマスク層とを備えている。ハードマスク層は、ハードマスク底面高さに底面を有している。各ＭＴＪピラーは上面および側面を有している。上面はウェハからＭＴＪピラー高さのところに延在している。各ＭＴＪピラーの上面は、電気的な接続のために露出されている。この装置は、複数のＭＴＪピラーを有し、かつ複数のＭＴＪピラー間に複数の谷部を有する半導体ウェハをさらに備えている。前記装置は第一の層をさらに有することができる。第一の層は、高化学機械研磨（ＣＭＰ）速度材料からなる。第一の層は、複数のＭＴＪピラーのそれぞれの側面の上の側部と、半導体ウェハの複数の谷部の上の複数の谷部とを備えている。この装置は、第二の層も備えることができ、第二の層は低化学機械研磨（ＣＭＰ）速度材料を備えている。第二の層は、第一の層の各側部の上の側部と、第一の層の複数の谷の部上の複数の谷部とを備えている。第二の層の各谷部は上面を有している。第二の層は、第二の層の谷部の上面が前記ハードマスク底面高さよりも上方の高さを有するような厚さを有している。
一実施形態において、前記装置の第二の層は、第二の層の谷部の上面がＭＴＪピラー高さと等しい高さを有するような厚さを有しており、それにより複数のＭＴＪピラーの上面を露出させる。
他の実施形態において、前記装置の第二の層は、第二の層の谷部の上面がＭＴＪピラー高さよりも上方の高さを有するような厚さを有している。
一実施形態において、前記装置の第一の層は絶縁体材料である。他の実施形態において、この絶縁体材料はＳｉＯｘである。
一実施形態において、第二の層は絶縁体材料である。他の実施形態において、この絶縁体材料はＳｉＮｘである。
一実施形態において、前記装置は第三の層を備えている。第三の層は高ＣＭＰ速度材料からなり、第二の層の各側部の上の側部と、第二の層の複数の谷部の上の複数の谷部とを備えている。
他の実施形態においては、半導体装置を製造する方法が開示される。この方法は、表面上に複数のＭＴＪピラーを作製することを含む。表面は半導体ウェハである。複数のＭＴＪピラーのそれぞれは上面および側面を有しており、上面は表面からＭＴＪピラー高さのところに延在している。この方法の実施形態は、第一の層を堆積することをさらに含む。第一の層は、高化学機械研磨（ＣＭＰ）速度材料を備えており、複数のＭＴＪピラーのそれぞれの上面と、複数のＭＴＪピラーのそれぞれの側面と、表面とを覆う。この方法の実施形態は、低化学機械研磨（ＣＭＰ）速度層を第一の層の上に堆積し、それにより複数のＭＴＪピラーバンプを形成することをさらに含む。複数のＭＴＪピラーバンプのそれぞれは、複数のＭＴＪピラーのそれぞれの上面に相当する。低ＣＭＰ速度層は、複数のＭＴＪピラーバンプの間に低ＣＭＰ速度層谷状表面をさらに形成する。複数のＭＴＪピラーバンプのそれぞれは、複数のＭＴＪピラーのそれぞれの上面の上に延在している第一の高ＣＭＰ速度層および低ＣＭＰ速度層の一部分を備えている。低ＣＭＰ速度層は、低ＣＭＰ速度層谷状表面がＭＴＪピラー高さに位置するように選択された厚さを有する。この方法の実施形態は、研磨パッドで半導体の化学機械研磨を行い、複数のＭＴＪピラーバンプを除去することをさらに含む。この方法の実施形態は、前記研磨パッドが低ＣＭＰ速度層谷状表面に達したことを検出することをさらに含む。この実施形態は、ＭＴＪピラーのそれぞれの上面は露出されるが、側面は高ＣＭＰ速度層および低ＣＭＰ速度層に覆われたままで残存するように化学機械研磨工程を停止することをさらに含む。
一実施形態において、第一の層は絶縁体材料である。他の実施形態において、この絶縁体材料はＳｉＯｘである。
一実施形態において、低ＣＭＰ速度層は絶縁体材料である。他の実施形態において、この絶縁体材料はＳｉＮｘである。
実施形態のこれらおよび他の目的、特徴、態様、および利点は、以下の説明および添付図面を参照してよりよく理解されるであろう。
添付の図面は、本明細書の一部として含まれるが、これらは現時点で好適な実施形態を示しており、上記一般的な説明および以下の詳細な説明とともに、ここで説明するＭＴＪ装置の原則を説明、教示する働きをする。
図１ＡはＭＲＡＭウェハの上部から見た図である 図１Ｂは、図１ＡのＭＲＡＭウェハから、本特許の一実施形態の方法を用いずに作製されたウェハの中心、中間、および縁部に位置する３つのピラーの断面高さを示している。 図２Ａは、第一の分離層を有するＭＴＪピラー、ならびに第一の分離層の上部領域、側部領域、および谷領域の断面を示している。 図２Ｂは第一および第二の分離層の下にあるＭＴＪピラーの断面を示している。 図２Ｃは、３つの分離層と低速ＣＭＰストップ層とを有する実施形態の断面を示している。 図３Ａは、低ＣＭＰ研磨速度ストップ層を含むいくつかの絶縁体の層の下にあるＭＴＪピラーと最終の高ＣＭＰ研磨速度絶縁体の追加とを有する実施形態の断面を示している。 図３Ｂは、低ＣＭＰ研磨速度ストップ層を含むいくつかの絶縁体の層の下にあるＭＴＪピラーと最終の高ＣＭＰ研磨速度絶縁体およびＣＭＰストップ高さの追加とを有する実施形態の断面を示している。 図４Ａは、ＣＭＰ研磨が行われるより前の時点での３つの分離層、第四の低速度ＣＭＰストップ層、および第五の高速度ＣＭＰ層の下のＭＴＪピラーを有する実施形態の断面を示している。 図４Ｂは、図４Ａと同一のＭＴＪピラーの断面を示しており、ＣＭＰ研磨が停止した後の断面を示す。 図４Ｃは、図４Ｂと同一のＭＴＪピラーの断面を示しており、イオンビームエッチングを用いてＭＴＪピラーの上部を露出した後の断面を示す。 図５は、ストップ層と他の絶縁層とを堆積する一実施形態の工程を示している。 図６は、一実施形態による処理の後のウェハの中心および縁部のＭＴＪピラーを示している。 図７は、一実施形態によって処理されたバッチの向上したＴＭＲとＲｌｏｗ特性とを、ＣＭＰストップ層なしで処理されたものと比較して示している。 図８Ａは、図７の個別のチップを示している。 図８Ｂは、チップが本特許の一実施形態を用いて処理されたときの結果である良好なＴＭＲおよびＲＨループを示している。 図８Ｃは、チップが本特許の一実施形態を用いて処理されたときの結果である、狭くかつ十分に分離されたＲｌｏｗおよびＲｈｉｇｈの値を示している。
図面は必ずしも正確な縮尺ではなく、類似した構造あるいは機能を有する要素は、全般的に説明のために、図面全体を通して同様の参照符号で示している。図面はここで述べる様々な実施形態の説明を容易にするためのみのものである。したがって図面はここで開示される教示の全ての態様を示してはおらず、請求項の範囲を限定するものでもない。
ここでは、ＭＴＪを用いるＭＲＡＭ装置を作製する際に用いることができる半導体装置の製造方法が開示される。ここで開示される特徴および教示のそれぞれは、別々にあるいは他の特徴および教示と組み合わせて用いることができる。これらの付加的な特徴および教示の多くを別々に、および組み合わせて用いる代表的な例を、添付図面を参照しながらさらに詳細に説明する。この詳細な説明は、当業者に本教示の好ましい態様を実施するためのさらなる詳細を教示することを意図するものにすぎず、請求項の範囲を超えることを意図するものではない。したがって、以下の詳細な説明において開示される特徴の組み合わせは必ずしも一番広い意味での教示を実施するものではなく、本教示の特定の代表例を述べるために教示されるにすぎない。
以下の説明において、ここで説明するＭＴＪメモリ装置およびその製造方法を十分に理解してもらうべく、特定の用語を説明のためだけに用いる。代表例および従属請求項の様々な特徴は、本教示の付加的な有用な実施形態を提供すべく、具体的かつ明示的には列挙されていないやり方で組み合わせられてもよい。また、全ての数値範囲あるいは存在するもののグループの記載は、クレームされている主題を限定する目的だけではなく当初の開示という目的でも、全ての可能な中間値あるいは中間物を開示していることにも留意されたい。また、図面に示されている構成要素の寸法および形状は本教示がどのように実施されるかの理解を助けるために設定されており、例に示されている寸法および形状を限定することを意図するものではない。
本特許の実施形態は、ストップ層を用いて化学機械研磨プロセスを遅くするための電子機器の製造における全ての応用を含む。しかしながら、詳細な説明は、不揮発性ストレージアプリケーションのためのＭＴＪの改良されたＭＲＡＭアレイを作製することにこの処理方式を適用する実施形態に焦点をあてる。この詳細な説明は、プロセスを説明するために述べられるものであって、請求項の範囲を限定することは意図していない。
実施形態は、高化学機械研磨（ＣＭＰ）エッチレートおよび低ＣＭＰエッチレートの両方の材料を用い、ＭＴＪピラーに隣接する谷における低ＣＭＰエッチレート材料（ＬＲ−ＣＭＰ材料）の高さがＣＭＰストップ高さを規定する。
また、実施形態は、ＭＴＪピラーの上部を露出させるためにイオンビームエッチング（ＩＢＥ）工程を含むＣＭＰも含んでいる。ＣＭＰはより高速で材料を除去し、もし適切に行われなければ、ピラーに機械的なストレスを生じさせる。これに対してＩＢＥは最終段階で用いることができ、残存する材料をよりゆるやかに除去してピラーの上部を露出させる。正確に制御されたＣＭＰ工程の後にＩＢＥプロセスを用いることによって、ＣＭＰパッドがＭＴＪ積層体に接触すると界面に影響を及ぼす可能性がある、あるいはＭＴＪ層の微小剥離を誘導することもあるＣＭＰプロセスに伴ういかなる機械的なストレスもなくなる。またＩＢＥプロセスは、それ自体のストップ層とともに用いられてもよい。それ自体のストップ層は一度露出すると明確な信号を与えてＩＢＥプロセスを停止させる。
ある実施形態においては、高ＣＭＰ研磨速度材料（ＨＲ−ＣＭＰ材料）および低ＣＭＰ研磨速度材料（ＬＲ−ＣＭＰ材料）の両方をＭＴＪ上に堆積する。高ＣＭＰ研磨速度材料はＳｉＯｘ（例えば二酸化ケイ素）であってもよく、低ＣＭＰ研磨速度材料はＳｉＮｘ（窒化ケイ素）であってもよい。ＨＲ−ＣＭＰ材料あるいはＬＲ−ＣＭＰ材料のいずれかに関連する特定の研磨速度がある必要はない。むしろ、ＨＲ−ＣＭＰ（例えば毎分７０ナノメートル）材料と比較してのＬＲ−ＣＭＰ（例えば毎分２ナノメートル）材料の相対的な研磨速度がＬＲ−ＣＭＰ材料およびＨＲ−ＣＭＰ材料を定義する。以下の開示はＣＭＰプロセスに焦点をあてているが、ＣＭＰプロセスに続いて反応性イオンエッチング（ＲＩＥ）およびＩＢＥを行うことができることを理解すべきである。
ＭＴＪピラーの上のバンプに隣接する谷におけるＬＲ−ＣＭＰ材料の高さは調整可能であり、製造者がＣＭＰを終了する地点を決定することを可能にする。ＣＭＰプロセスがＨＲ−ＣＭＰ材料からＬＲ−ＣＭＰ材料に移ると除去速度は著しく遅くなるため、このフィードバックによってＣＭＰ終点を精密に決定することが可能となる。
ＬＲ−ＣＭＰ材料の高さは非常に正確に決定されてもよい。なぜなら物理気相成長（ＰＶＤ）、スパッタリング、およびプラズマエンハンスト化学気相成長（ＰＥＣＶＤ）を含む堆積技術によって層の厚さは非常に精密に制御することができるからである。したがって、正確に予め定めた高さでＣＭＰプロセスをストップすることができる。
ここで述べる方法の一実施形態において、最初の部分は図２Ａ〜図２Ｃを参照しながら説明されるように、ＭＴＪピラーはウェハ上に作製されて分離される。ＭＴＪは、図２Ａには示されていないが、トンネル層（絶縁体）によって隔てられたリファレンス層とフリー層とを有することができる。他の層（例えば偏光層、様々なキャップ層等）も同様に存在してもよい。本実施形態の作製および分離を図２Ａに単一のＭＴＪピラーの断面で示す。図２Ａにおいて、ＭＴＪピラー２００はウェハ２０２上にある電極２０４上に作製される。電極２０４はウェハ２０２の大部分あるいは全体の上に堆積される。しかしながら、図２Ａは電極２０４の一部分の上の単一のＭＴＪピラー２００のみを示しているが、その電極２０４は示されているよりもさらに伸びていることが理解されるべきである。ＭＲＡＭ装置を製造するのに用いられるウェハは、何千、何百万のこのようなＭＴＪピラーを有することができると理解されるべきである。
ＭＴＪピラー２００を作製した後、ＭＴＪピラー２００は分離される。図２Ａの実施形態においては、ＳｉＯｘあるいはＳｉＮｘの第一の分離層２０６をＭＴＪピラー２００および電極２０４の上にスパッタリングにより形成してもよい。図２Ａにおける層の表面はいくつかの領域からなる。バンプ領域２２４はＭＴＪピラーの上にほぼ水平に位置しており、ＭＴＪ２００の上面に接している。側部領域２２０および２２２はＭＴＪピラーの側部に対応しており、ＭＴＪピラーの側面に接している。谷領域２１６および２１８はほぼ水平であり、電極２０４の上方に延在しており、ＭＴＪピラー２００の間の領域を含む。図面および説明はこれらの領域が全体的に水平あるいは垂直であるように示しているが、湾曲していたり、水平および垂直からはずれた角度を有していたりする場合もある。これは明細書あるいは請求項において述べられる全てのこのような層に関して当てはまる。
ここで説明するプロセスの一実施形態は、プラズマエンハンスト化学気相成長（ＰＥＣＶＤ）プロセスを用いて第一の分離層２０６の上にＳｉＯｘの第二の分離層２０８を堆積し得る。図２Ｂにその結果を示す。第二の分離層２０８もバンプ領域２３４を有しており、バンプ領域２３４はＭＴＪピラーの上部に対応しており、層２０６のバンプ領域に接している。第二の分離層は、ＭＴＪピラーの側部に対応し、かつ層２０６の側部領域に接する２つの側部領域２３０および２３２を有している。また第二の分離層は、第一の分離層２０６の谷領域の上部に位置する２つの谷領域２２６および２２８を有している。ＳｉＯｘの第二の分離層２０８を堆積した後、背面電極の分離が行われる。この工程は、電極２０４のＭＴＪピラー２００の間にある部分を除去することによってＭＴＪ積層体を分離する。したがって、例えば、図２Ａはウェハ全体にわたって延在している電極２０４および第一の分離層２０６を示している。背面電極を分離した後、各ＭＴＪピラー２００は、図２Ｂからわかるように、単一の電極２０４に対応することになる。
ここで図２Ｃを参照して述べるように、ここで説明するプロセスの一実施形態は、背面電極を分離した後に第三の分離層および第四のＣＭＰストップ層を堆積する。具体的には、図２Ｂと全く同じように、図２Ｃの実施形態は電極２０４の上にＭＴＪピラー２００を作製する。電極２０４自体は、ウェハ２０２の上に作製されたものである。この実施形態はスパッタリングプロセスを用いてＭＴＪピラー２００および電極２０４の上に第一の素子分離ＳｉＯｘ層２０６を堆積する。続いて実施形態は、ＰＥＣＶＤプロセスを用いて第一の素子分離ＳｉＯｘ層２０６の上に第二の素子分離ＳｉＯｘ層２０８を堆積する。図２Ｃでは別々には示していないが、これらの層もやはりバンプ領域（２２４および２３４）、側部領域（２２０、２２２、２３０、および２３２）、ならびに谷領域（２１６，２１８，２２６、および２２８）を図２Ａや２Ｂに示したように有している。
背面電極分離プロセスを完了した後、ＰＥＣＶＤプロセスを用いてＳｉＯｘの第三の分離層２１０を堆積して、図示するようにＭＴＪピラー２００（と隣接する領域と）を封入する。この層もバンプ領域、側部領域、および谷領域（描いていない）を含んでいる。その後、ＰＶＤあるいはＰＥＣＶＤプロセスを用いて第四のＣＭＰストップ層２１２を堆積する。第一、第二、および第三の分離層と同様に、第四のＣＭＰストップ層は、ほぼ水平にＭＴＪピラーの上方に位置し、層２１０の上部領域上に堆積されたバンプ領域２３６と、ＭＴＪピラーの側部に対応し、層２１０の側部領域の上に堆積された側部領域２４８および２４０と、層２１０の谷領域の上に堆積された谷領域２４２および２４４を有している。バンプ領域は全ウェハ表面積の一部を占めているに過ぎず、ＣＭＰ速度は大きくはウェハ上の谷領域によって規定される。
第四のＬＲ−ＣＭＰストップ層２１２は、ＬＲ−ＣＭＰ絶縁材料であるＳｉＮｘから形成されてもよい。第四のＣＭＰストップ層２１２がＬＲ−ＣＭＰ材料であるため、ＣＭＰ研磨パッドが様々な層のバンプ領域および側部領域を進んでいくと、ＬＲ−ＣＭＰストップ層の谷部（２４２および２４４）に行きつく。このＬＲ−ＣＭＰストップ層がＣＭＰプロセスを遅くし、結果としてＣＭＰプロセスを簡単にストップすることができるようにする。ＣＭＰプロセスは、バンプ部および側部においてＬＲ−ＣＭＰ材料およびＨＲ−ＣＭＰ材料の両方に行きつくが、第四のＬＲ−ＣＭＰストップ層のより大きな谷部（２４２および２４４）に到達したときにやはり著しく遅くされる。
その上に形成されたＭＴＪピラー２００を有するウェハ表面は、ウェハ全体にわたって形成される「バンプ」を有することになり、それぞれのバンプがＭＴＪピラー２００に相当する。これらのバンプは、多くの層のバンプ部を含み得るが、ある層の側部および谷部も含むことがある。
ＭＴＪピラー２００の上部は、さらなる処理工程を行ってＭＴＪピラーを他のコンタクトに接続することができるように露出されていなければならない。言い換えると、各ＭＴＪピラー２００は、このようなＭＴＪピラー２００に電気的な接続をすることができるように露出されていなければならない。ＣＭＰプロセスを用いてウェハ表面（堆積された層を備えている）を研磨し、それによりバンプを除去して、ウェハ上に形成された各ＭＴＪピラー２００の上部を露出させる。あるいは、ＣＭＰプロセスをピラーの上方でストップしてもよい。ＭＴＪピラーの上部に対して電気的な接続が行うことができる際にはピラーは露出していると想定されることを理解すべきである。
ＣＭＰプロセスが第四のＣＭＰストップ層の谷部（２４２および２４４）に行きついた後に第四のＣＭＰストップ層として作用する十分に厚いＳｉＮｘ（あるいは他の好適な低ＣＭＰ研磨速度材料）が存在する限り、ＳｉＯｘの第三の絶縁層２１０のＳｉＮｘの第四のＣＭＰストップ層２１２に対する厚さの比は調整することができ、あるいは全てＳｉＮｘとすることができる。層の堆積には任意の適切な方法を用いてもよいことと、堆積順序、必要とされる特定の層、ならびに用いる材料を変更してもよいことは当業者であれば理解するであろう。さらに当業者であれば、第四のＬＲ−ＣＭＰストップ層の堆積よりも前に３つの分離層が必要であるわけではないことを理解するであろう。
ある実施形態においては、図２Ｃの第四のＬＲ−ＣＭＰストップ層２１２を１つ以上の絶縁層によって覆うことができる。これを図３Ａの実施形態に示す。この実施形態は、ＭＴＪピラー３００をウェハ３０２上に作製された電極３０４上に作製する。この実施形態は、ＭＴＪ３００の上にＳｉＯｘの第一の分離層３０６をスパッタリングにより形成してもよい。その後この実施形態は、ＰＥＣＶＤを用いて第一の分離層３０６の上にＳｉＯｘの第二の分離層３０８を堆積し得る。そしてこの実施形態は、ＰＥＣＶＤを用いてＳｉＯｘの第三の絶縁層３１０を第二の分離層３０８の上に堆積し得る。続いて、ＰＶＤを用いて、ＳｉＯｘからなる第三の分離層３１０の上部の上にＳｉＮｘ（ＬＲ−ＣＭＰ材料）の第四のＣＭＰストップ層３１２を堆積し得る。その後この実施形態は、ＰＥＣＶＤプロセスを用いて、第四のＬＲ−ＣＭＰストップ層３１２の上にＳｉＯｘの第五のＨＲ−ＣＭＰ絶縁層３１４を堆積し得る。図３Ａは、ＳｉＮｘの第四のＬＲ−ＣＭＰストップ層３１２の上部の上に堆積されたＳｉＯｘの第五のＨＲ−ＣＭＰ絶縁層３１４を１つ示しているが、追加の層を用いてもよいことに留意すべきである。最初の３つの分離層は全て、説明したように、バンプ領域、側部領域、および谷領域を含んでいる（これらの領域は図３Ａでは参照符号を付されていないが、存在している）。第四のＬＲ−ＣＭＰストップ層は、バンプ領域（参照符号を付していない）、２つの側部領域（参照符号を付していない）、および点線で示す２つの谷領域３１８および３２０を有している。第五のＨＲ−ＣＭＰ絶縁層３１４も、バンプ領域（参照符号を付していない）、２つの側部領域（参照符号を付していない）、および２つの谷領域３２２および３２４を有している。
ここで説明するように、第四のＬＲ−ＣＭＰストップ層３１２および第五のＨＲ−ＣＭＰ絶縁層３１４によって、ＣＭＰ研磨パッドがＣＭＰストップ層の谷領域３１８および３２０に行きついたときにＣＭＰプロセスをストップすることができる。これによって、コンタクトを付加することができるようにＭＴＪピラー３００の上部が露出されるが、ウェハ上のＭＴＪピラー３００はウェハ全体にわたって一貫した高さを持つことも可能となる。
図３Ｂに示すように、全ての層を堆積した後、ＭＴＪピラー３００の上のいくつかの層によって形成されるバンプをＣＭＰプロセスで研磨することができる。バンプを研磨することは、層３１４、３１２、３１０、３０８、および３０６のバンプ領域ならびに層３１４、３１２、３１０、および３０８の側部領域の一部を研磨することを含むが、最も重要な遷移は谷領域同士の間で生じる。ＣＭＰプロセスが第五のＨＲ−ＣＭＰ層の谷領域３２２および３２４を完全に除去すると、ＣＭＰプロセスはＬＲ−ＣＭＰストップ層の谷領域３１８および３２０に行きつく。ＣＭＰ研磨パッドがこれらのＬＲ−ＣＭＰ谷領域にいきつくと、ＣＭＰ十分に遅くなり、ＣＭＰプロセスをＣＭＰストップ高さ３１６でストップすることができる。本実施形態では、第五のＨＲ−ＣＭＰ層３１４はＳｉＯｘからなり、それに対して選択的なスラリーは、ＳｉＮｘからなるＬＲ−ＣＭＰ層３１２の速度の約５倍で研磨する。したがって、ＣＭＰ研磨パッドがＬＲ−ＣＭＰ層３１２の谷領域３１８および３２０に到達したら、研磨速度は著しく低下する。低下した研磨速度はＣＭＰをストップすることができることを示している。
図３Ｂの実施形態においては、ＣＭＰプロセスはＣＭＰストップ高さ３１６において著しく遅くなる。図２Ｃの実施形態については、ＬＲ−ＣＭＰストップ層の谷部２４２および２４４は、ＣＭＰストップ高さ２１４でＣＭＰプロセスを著しく遅くする。そしてＣＭＰを終了することができる。
第五のＣＭＰストップ層２１４および３１４の高さは、堆積プロセスを通じて変更することができ、ＭＴＪピラーの上部よりも上方あるいは下方でＣＭＰプロセスをストップするように設定してもよい。もし非常にゆるやかな露出を必要としなければ、ＣＭＰストップ高さはＭＴＪピラーの高さよりも下に設定してもよい。このような設定は、ＭＴＪピラー３００の上部にピラーの損傷を避けるのに十分な厚さのハードマスクがあるときに適切である。
もしゆるやかなピラーの露出を必要とし、それがＭＴＪ積層体（２００、３００）にＣＭＰでストレスを与えるわけにはいかない場合は、第四のＬＲ−ＣＭＰストップ層（２１２および３１２）の厚さ／高さは、それらの層の谷領域（３１８、３２０、２４２、２４４）がＭＴＪピラーの高さよりも高くなるように堆積することができる。ＣＭＰが完了すると、ＩＢＥあるいはＲＩＥを用いてさらなる除去を行うことができる。
図４Ａ、４Ｂおよび４Ｃは、ＣＭＰストップ高さをＭＴＪピラーの高さより上方に設定する例示的な実施形態を示す。図４Ａは、電極４０４上に作製されたＭＴＪピラー４００を図示する。電極４０４自体はウェハ４０２上に作製されたものである。本実施形態では、プロセスは、ＭＴＪピラー４００をウェハ４０２上に作製された電極４０４上に作製する。この実施形態は、ＭＴＪ４００の上にＳｉＯｘの第一の分離層４０６をスパッタリングにより形成し得る。その後この実施形態は、ＰＥＣＶＤプロセスを用いて第一の分離層４０６の上にＳｉＯｘの第二の分離層４０８を堆積し得る。そしてこの実施形態は、ＰＥＣＶＤを用いてＳｉＯｘの第三の分離層４１０を第二の分離層４０８の上に堆積し得る。続いて、ＰＶＤを用いて、第三の素子分離ＳｉＯｘ層４１０の上部の上にＳｉＮｘの第四のＬＲ−ＣＭＰストップ層４１２を堆積し得る。
これらの層の全てはバンプ領域、側部領域、および谷領域を有している。注目すべきは、第四のＬＲ−ＣＭＰストップ層４１２の谷領域（４１８および４２０）はＭＴＪピラー４００の上部の上方にあるＣＭＰストップ高さ４１６まで堆積されることである。その後、この実施形態は、ＰＥＣＶＤプロセスを用いてＳｉＯｘの第五のＨＲ−ＣＭＰ絶縁層４１４を第四のＬＲ−ＣＭＰストップ層４１２の上に堆積する。図４ＡはＳｉＮｘの第四のＣＭＰストップ層３１２の上部の上に堆積されたＳｉＯｘの第五のＨＲ−ＣＭＰ絶縁層４１４を１つ示しているが、さらなる層を用いることができる。ＨＲ−ＣＭＰ絶縁層４１４がＬＲ−ＣＭＰストップ層４１２におけるＬＲ−ＣＭＰ材料に比べて高速で研磨されるのであれば、最初の３つの分離層（４０６、４０８、４１０）とＨＲ−ＣＭＰ絶縁層４１４とに同一の材料を用いなくてもよい。
図４Ｂは、ＣＭＰプロセスが起こった後の同じＭＴＪピラー４００を図示している。ＣＭＰプロセスはバンプの多くを除去し、ＣＭＰストップ高さ４１６でストップされた。本実施形態では、第一のＨＲ−ＣＭＰ分離層４０６からの材料がＭＴＪピラー４００の上部に残存する。これはＭＴＪピラー４００がＣＭＰパッドによるストレスにさらされなかったことを意味する。
しかしながら、本実施形態では、第一の分離層４０６の一部はやはりＭＴＪピラー４００を覆っているため、ＭＴＪピラー４００を露出させるには他の除去プロセスを行う必要がある。ＭＴＪピラー４００を露出させるために、さらなる除去をゆるやかなＩＢＥあるいはＲＩＥプロセスを用いて行ってもよい。
図４Ｃは、ＩＢＥエッチプロセスが行われてピラー上部を露出させた後の同じＭＴＪピラー４００を図示している。ＩＢＥエッチプロセスはイオンビームを基板に向け、そのイオンビームが、ＭＴＪピラー４００の上部を覆う第一のＨＲ−ＣＭＰ分離層４０６のバンプ領域を含む表面をエッチングして除去する。ＩＢＥエッチプロセスで用いられるイオンビームは、半導体ウェハに向けられるため、第二のＨＲ−ＣＭＰ分離層４０８、第三のＨＲ−ＣＭＰ分離層４１０、およびＬＲ−ＣＭＰストップ層４１２を含む他の層の一部もエッチングにより除去され得る。
テストでは、図４Ｂに示す結果と類似した結果を得るために必要なＣＭＰプロセスは、約２．５分の全ＣＭＰ（１分の初期ＣＭＰと１．５分の追加ＣＭＰ）の後に起こり得、図４Ｃに示すものと類似した結果を得るために必要な追加のエッチングは５６２秒のＩＢＥによるエッチングを２０度で２回行った後に起こり得る。このようなタイミングは、それぞれの層の厚さ、使用する装置、およびその装置の設定に実質的に依存する。
ＩＢＥプロセスは、ＭｇＯ（酸化マグネシウム）（図示していない）のような、ＩＢＥエッチストップ層として作用することができる酸化物の薄い層を付加することによって、より強力にすることができる。ＭｇＯを使うと、ＩＢＥプロセスを速くストップすることが可能である。なぜならＭｇＯが露出すると、ＭｇＯは強い二次イオン質量分析（ＳＩＭＳ）信号を出し、この信号がＩＢＥプロセスをストップするのに用いられるからである。ＭｇＯの非常に薄い層は様々な堆積技術を用いて適切な位置に配置され得る。
図５はここで述べる実施形態におけるプロセス工程のいくつかを図示するフローチャートである。他の実施形態はこれらの工程の多くを省いてもよく、工程を異なる順序で行ってもよく、間に他の工程を挟んでもよく、他の材料および他の堆積プロセスを用いてもよい。ステップ５００において、実施形態はＭＴＪピラーをＣＭＯＳウェハ上に作製する。半導体ウェハ上にＭＴＪピラーを製造するための可能性のある一プロセスは米国特許第９，２６３，６６７号に開示されており、その全体をここに援用する。ＭＴＪピラーが５００で作製された後、実施形態は、ステップ５０２において、（層２０６、３０６、４０６のような）ＳｉＯｘの第一の分離層をＭＴＪの上にスパッタリングにより形成する。ステップ５０４において、実施形態はＰＥＣＶＤプロセスを用いて（層２０８、２０８、および４０８のような）ＳｉＯｘの第二の分離層を堆積する。そして背面電極分離工程５０６を行うことができる。その後、ステップ５０８において、実施形態はＰＥＣＶＤを用いて（層２１０、３１０、および４１０のような）ＳｉＯｘの第三の分離層を堆積する。次に、実施形態はステップ５１０においてＭｇＯのＩＢＥエッチストップ層を必要に応じて堆積することができる。そしてステップ５１２において、実施形態はＰＶＤを用いて（２１２，３１２、および４１２のような）第四のＬＲ−ＣＭＰストップ層を堆積する。ステップ５１６において、実施形態はＰＥＣＶＤを用いて（層３１４および４１４のような）第五のＨＲ−ＣＭＰ層で第四のＬＲ−ＣＭＰストップ層を覆う。
これらの層を堆積して準備すると、ウェハに対してＣＭＰおよびエッチングを行い、ピラーの上部を露出させる。ステップ５１６において、実施形態は１周期以上のＣＭＰを開始する。上述したように、ＣＭＰプロセスは様々な層のバンプ領域、側部領域、および／または谷領域を通じて続けられる。ステップ５１８において、ＣＭＰプロセスは、（２４２、２４４、３１８、３２０，４１８、４２０のような）第四のＬＲ−ＣＭＰストップ層の谷領域に到達し、著しく遅くなる。遅くなったＣＭＰの進行に応じて、ステップ５２０において、実施形態は（２１４、３１６、４１６のような）ＣＭＰストップ高さでＣＭＰをストップする。ステップ５２２において、実施形態はＩＢＥプロセスを開始して、（層４０８の上部領域のような）ＭＴＪピラーの上部の上方の層を除去する。ステップ５２４では、ピラー上部より下方の所望の高さにおいてＩＢＥプロセスはＭｇＯの薄い層を露出させ、この層が強い分光信号ＳＩＭＳを出す。その信号に応答して、実施形態はステップ５２６においてＩＢＥプロセスをストップする。その後、完全なＭＲＡＭ装置を製造するのに必要な任意の残りの製造工程を行うことができる。残りの作製工程は、各ＭＴＪピラー（例えば２００、３００、４００）の上部に接する電極を設けることを含む。
開示された実施形態を用いることによって、数多くの利点が得られる。本出願の実施形態を用いることによって、結果として、可能性のあるシャントへの露出を減らすことだけではなく、ＭＴＪの抵抗×面積（ＲＡ）が向上し、ＴＭＲ値が向上し（大読出信号を可能にする）、よりきっちりとした特性制御が可能になることがわかる。これらの特性によって、高面密度を有し、かつより小さいＭＴＪピラーを有するウェハについてこの方法を用いることが可能となる。説明した実施形態によって、大面積（例えば２００あるいは３００ ｍｍ）のウェハ全体にわたって一様なＣＭＰプロセスが可能となり、このことはＣＭＯＳウェハ上にＭＲＡＭアレイを製造する上で有利である。
例えば、ここで述べた実施形態を用いて、ＣＭＰ終点をウェハ全体にわたって一致させることができる。これを図６に示す。例えば、ＣＭＰ終点によってピラーがウェハの中心の５１ナノメートルから縁部での１７ ｎｍまでの範囲にわたることになった図１Ａおよび１Ｂとは対照的に、出願人は、ウェハの中心のＭＴＪピラー６００について８３．１０ ｎｍのＣＭＰストップ高さ６０４を、ウェハの縁部のＭＴＪ６０２について８３．１０ ｎｍのＣＭＰストップ高さ６０６を得た。ＣＭＰストップ高さ６０４および６０６が一致していることに加えて、ＭＴＪピラー６００および６０２の高さ自体も一致した。例えば、ＭＴＪピラー６００は、一方の側で７８．７８ナノメートルの高さ６０８を有し、反対側で７５．５４ナノメートルの高さ６１０を有する。同様に、ＭＴＪピラー６０２は７３．３８ナノメートルの高さ６１２を有している。
これらの測定から確かめられるように、ここで述べた方法を用いるＭＴＪピラーが作製されたウェハの処理の結果、ウェハの中心のＭＴＪピラーの高さは同一ウェハの縁部のＭＴＪピラー高さと同様のものとなる（厚さ約７３〜７８ナノメートル）。これは他の方法に対して著しい向上である。当業者であれば、部分的には正確なＣＭＰストップ層の制御およびＩＢＥ制御からピラー上部でのハードマスクの必要性が減少するせいで、ここで述べた方法を約２０ナノメートルまで短くしたより短いピラーを作るのに用いることができることを理解するであろう。より短いピラーによって、高度なＭＲＡＭアプリケーションでより高密度なアレイが可能になる。
ピラーサイズおよびＣＭＰストップの位置の向上に加えて、開示された実施形態は、ＭＲＡＭアレイで用いられるＭＴＪのピラー特性を向上させる。望ましいＭＲＡＭアレイの特性には、高トンネル磁気抵抗値（ＴＭＲ）が含まれる。ＭＴＪピラーが良好に形成されて機能するときに高ＴＭＲ値が得られ、ＭＴＪピラーが明確な抵抗読出信号を出すことが可能になる。高抵抗値（Ｒｈｉｇｈ）から十分に分離された低抵抗（Ｒｌｏｗ）も望ましい。なぜなら低抵抗は、セルがＭＲＡＭアレイにおいて「１」あるいは「０」と指定されたときに明確に分離した良好な読出信号を与えるからである。以下で述べるように、ここで述べた実施形態を用いるＭＲＡＭ装置の製造はこれらの値を向上させる。
図７は開示された実施形態の要素を用いて、および用いないで処理された４つのバッチについて出願人が得た結果を示している。ＴＭＲ値をＹ軸に対してプロットし、ＲｌｏｗをＸ軸に対して対数目盛りでプロットしている。
一般的に、バッチ４３および４４は開示されたＣＭＰストップ層の実施形態を用いないで処理されており、バッチ５５および６０は開示されたＬＲ−ＣＭＰストップ層を用いている。
図７からわかるように、ＬＲ−ＣＭＰストップ層を用いることによって、ＭＴＪのＴＭＲ値は著しく向上し、より高い歩留まりが得られ、許容可能なＲｌｏｗおよびＴＭＲ値を有するより多くのピラーが得られる。
図８Ａは、図７からバッチ６０でのデータを得るために集められたチップをいくつか図示している。それぞれのセルは、バッチ６０のウェハの断面上の特定のチップからのデータを示している。観察できるように、ほぼ全てのＭＴＪにおいて良好なＴＭＲ値が観測される。円で囲んだチップ８０２は、次の図８Ｂに示すデータを与える。
図８Ｂはチップ８０２の高ＴＭＲ値およびＲＨ（抵抗対磁界）ループを示している。この例では、装置の９４％が高ＴＭＲを有し、９０％が良好なＲＨループを有する。
図８Ｃは同じチップのＲｌｏｗおよびＲｈｉｇｈを示す。これらは良好な信号を与え、データから容易にわかるように、ＭＲＡＭアレイについて非常に明確な「１」および「０」を生成する狭くかつ十分に分離されたＲｌｏｗおよびＲｈｉｇｈの分布を与える。したがって、実施形態によって、ＭＲＡＭアプリケーションに関して多数の特性が向上する。
当業者であれば、上記開示は特定の実施形態のみを説明するものであることを理解するであろう。さらに、ある層が他の層の上部の上に配置されたと述べられ、該上部を覆い、あるいは該上部の上にある場合であっても、介在する層を設けることができることが理解されるべきである。その理解は請求項にも適用される。さらに、研磨はいくつかの実施形態においてはエッチングプロセスを含んでいてもよいことが理解されるべきである。さらに、ＭＴＪピラーは二次元断面図で示されたが、これらは三次元の物体であり、説明した層は、ＭＴＪピラーの三次元の上部、全ての側部、および全ての周囲の谷部を覆ってもよいことが理解されるべきである。
上記説明および図面は、具体的な実施形態を説明するものとのみ考えられ、これらの実施形態によってここで述べた特徴および利点が得られる。具体的なプロセス条件に対する変更および代替を行うことができる。したがって、本特許文書における実施形態は、前述の説明および図面によって限定されるものではない。
上記説明および図面は、具体的な実施形態を説明するものとのみ考えられ、これらの実施形態によってここで述べた特徴および利点が得られる。具体的なプロセス条件に対する変更および代替を行うことができる。したがって、本特許文書における実施形態は、前述の説明および図面によって限定されるものではない。
以下の項目は、国際出願時の特許請求の範囲に記載の要素である。
（項目１）
ウェハ上に複数の磁気トンネル接合（ＭＴＪ）ピラーを作製する工程であって、前記複数のＭＴＪピラーのそれぞれは上面および側面を有し、前記上面は前記ウェハからＭＴＪピラー高さのところに延在する、工程と、
前記半導体ウェハ上に第一の層を堆積する工程であって、前記第一の層は、前記複数のＭＴＪピラーのそれぞれの上面および側面を覆うように高化学機械研磨（ＣＭＰ）速度材料からなり、前記第一の層は、前記複数のＭＴＪピラーのそれぞれの上面の上に第一層バンプ部を形成し、前記複数のＭＴＪピラーのそれぞれの側面の上に第一層側面部を形成し、前記複数のＭＴＪピラーの間に複数の第一層谷部を形成する、工程と、
前記第一の層の上に第二の層を堆積する工程であって、前記第二の層は、第二層バンプ部が前記第一層バンプ部を覆い、第二層側部が前記第一層側部を覆い、複数の第二層谷部が前記複数の第一層谷部を覆い、それにより複数のＭＴＪピラーバンプが形成されるように低ＣＭＰ速度材料からなり、前記複数のＭＴＪピラーバンプのそれぞれは、前記複数のＭＴＪピラーのそれぞれの上面に対応し、前記第二の層は、前記複数の第二層谷部の上面がＣＭＰストップ高さに位置するように選択された厚さを有する、工程と、
化学機械研磨機で前記複数のＭＴＪピラーバンプを化学機械研磨する工程と、
前記化学機械研磨機が前記第二層谷部の上面に到達したことを検出する工程と、
前記研磨機が前記複数の第二層谷部の上面に到達すると、前記複数のＭＴＪピラーのそれぞれの側面が前記第一の層および前記第二の層によって覆われたまま残存するように前記化学機械研磨工程を停止する工程と、を含む、半導体装置の製造方法。
（項目２）
前記第二の層を堆積する工程において、前記ＭＴＪピラー高さよりも上方に前記複数の第二層谷部の上面が位置するように前記第二の層を堆積する、項目１に記載の方法。
（項目３）
化学機械研磨工程を停止後、ＩＢＥプロセスを用いてエッチングを行って、前記ＭＴＪの上面の上の前記複数のＭＴＪピラーバンプのいかなる残存する部分も除去する工程をさらに含む、項目２に記載の方法。
（項目４）
前記第二の層を堆積する工程において、前記ＭＴＪピラー高さに前記第二層谷部の上面が位置するように前記第二の層を堆積し、それにより前記複数のＭＴＪピラーの上面を露出させる、項目１に記載の方法。
（項目５）
前記複数のＭＴＪピラーのそれぞれは、トンネル層によって隔てられたリファレンス層およびフリー層と、前記フリー層の上のハードマスクと有しており、前記第二の層を堆積する工程において、前記ＭＴＪピラーの前記ハードマスク層の底面よりも上方に前記第二層谷部の上面が位置するように前記第二の層を堆積する、項目１に記載の方法。
（項目６）
第三の層を前記第二の層の上に堆積する工程をさらに含み、
前記第三の層は、第三層バンプ部が各第二層バンプ部を覆い、第三層側部が各第二層側部を覆い、複数の第三層谷部が前記複数の第二層谷部を覆い、それによって前記第三層バンプ部によって与えられた追加の高さを有する前記複数のＭＴＪピラーバンプを形成するように、高ＣＭＰ速度材料からなり、前記複数のＭＴＪピラーバンプのそれぞれは前記複数のＭＴＪピラーのそれぞれの上面に対応し、前記複数のＭＴＪピラーバンプのそれぞれは第三層バンプ部、第二層バンプ部、および第一層バンプ部を備えている、項目１に記載の方法。
（項目７）
前記第一の層は絶縁体材料である、項目６の記載の方法。
（項目８）
前記絶縁体材料はＳｉＯｘである、項目７に記載の方法。
（項目９）
前記第二の層は絶縁体材料である、項目６に記載の方法。
（項目１０）
前記絶縁体材料はＳｉＮｘである、項目９に記載の方法。
（項目１１）
前記第二の層を堆積する工程において、前記ＭＴＪピラー高さよりも上方に前記複数の第二層谷部の上面が位置するように前記第二の層を堆積する、項目６に記載の方法。
（項目１２）
前記化学機械研磨工程を停止後に、ＩＢＥプロセスを用いてエッチングを行って、前記ＭＴＪの上面の上の前記複数のＭＴＪピラーバンプのいかなる残存する部分も除去する工程をさらに含む、項目１１に記載の方法。
（項目１３）
ウェハ上に複数の磁気トンネル接合（ＭＴＪ）ピラーを作製する工程に先立って電極層を堆積する工程をさらに含む、項目１に記載の方法。
（項目１４）
半導体ウェハと、
その上の複数のＭＴＪピラーであって、それぞれが複数の層とハードマスク層とを備えており、前記ハードマスク層はハードマスク底面高さに底面を有しており、各ＭＴＪピラーは上面および側面を有しており、前記上面はウェハからＭＴＪピラー高さのところに延在し、各ＭＴＪピラーの上面が電気的な接続のために露出されている、ＭＴＪピラーと、
前記複数のＭＴＪピラーをその上に有する前記半導体ウェハは、前記複数のＭＴＪピラー間に複数の谷部を有しており、
高化学機械研磨（ＣＭＰ）速度材料からなり、前記複数のＭＴＪピラーのそれぞれの側面の上の側部と、前記半導体ウェハの前記複数の谷部の上の複数の谷部とを備えている第一の層と、
低化学機械研磨（ＣＭＰ）速度材料からなり、前記第一の層の各側部の上の側部と、前記第一の層の複数の谷部の上の複数の谷部とを備えている第二の層であって、前記第二の層の各谷部は上面を有しており、前記第二の層は、前記第二の層の谷部の上面が前記ハードマスク底面高さよりも上方の高さを有するような厚さを有している、第二の層と、を備えている半導体装置。
（項目１５）
前記第二の層は、前記第二の層の谷部の上面が前記ＭＴＪピラー高さと等しい高さを有するような厚さを有しており、それにより前記複数のＭＴＪピラーの上面を露出させる、項目１４に記載の半導体装置。
（項目１６）
前記第二の層は、前記第二の層の谷部の上面が前記ＭＴＪピラー高さよりも上方の高さを有するような厚さを有している、項目１４に記載の半導体装置。
（項目１７）
前記第一の層は絶縁体材料である、項目１４に記載の半導体装置。
（項目１８）
前記絶縁体材料はＳｉＯｘである、項目１７に記載の半導体装置。
（項目１９）
前記第二の層は絶縁体材料である、項目１４に記載の半導体装置。
（項目２０）
前記絶縁体材料はＳｉＮｘである、項目１９に記載の半導体装置。
（項目２１）
第三の層をさらに備えており、
前記第三の層は、高ＣＭＰ速度材料からなり、前記第二の層の各側部の上の側部と前記第二の層の複数の谷部の上の複数の谷部と、を有している、項目１４に記載の半導体装置。
（項目２２）
表面上に複数の磁気トンネル接合（ＭＴＪ）ピラーを作製する工程であって、前記表面は半導体ウェハ上であり、前記複数のＭＴＪピラーのそれぞれは上面および側面を有しており、前記上面は前記表面からＭＴＪピラー高さのところに延在している、工程と、
第一の層を堆積する工程であって、前記第一の層は、前記複数のＭＴＪピラーのそれぞれの上面と前記複数のＭＴＪピラーのそれぞれの側面と前記表面とを覆うように、高化学機械研磨（ＣＭＰ）速度材料を備えている、工程と、
低化学機械研磨（ＣＭＰ）速度層を前記第一の層の上に堆積して、それにより複数のＭＴＪピラーバンプを形成する工程であって、前記複数のＭＴＪピラーバンプのそれぞれは、前記複数のＭＴＪピラーのそれぞれの上面に対応し、前記低ＣＭＰ速度層はさらに前記複数のＭＴＪピラーバンプの間に低ＣＭＰ速度層谷状表面を形成し、前記複数のＭＴＪピラーバンプのそれぞれは、前記複数のＭＴＪピラーのそれぞれの上面の上に延在している前記第一の高ＣＭＰ速度層の一部および前記低ＣＭＰ速度層の一部を備えており、前記低ＣＭＰ速度層は、前記低ＣＭＰ速度層谷状表面が前記ＭＴＪピラー高さに位置するように選択された厚さを有している、工程と、
研磨パッドで前記半導体の化学機械研磨を行って、前記複数のＭＴＪピラーバンプを除去する工程と、
前記研磨パッドが前記低ＣＭＰ速度層谷状表面に達したことを検出する工程と、
前記ＭＴＪピラーのそれぞれの上面は露出されるが、前記ＭＴＪピラーのそれぞれの側面は高ＣＭＰ速度層および前記低ＣＭＰ速度層に覆われたまま残存するように前記化学機械研磨工程を停止する工程と、を含む、半導体装置の製造方法。
（項目２３）
前記第一の層は絶縁体材料である、項目２２に記載の方法。
（項目２４）
前記絶縁体材料はＳｉＯｘである、項目２３に記載の方法。
（項目２５）
前記低ＣＭＰ速度層は絶縁体材料である、項目２２に記載の方法。
（項目２６）
前記絶縁体材料はＳｉＮｘである、項目２５に記載の方法。

Claims (26)

  1. ウェハ上に複数の磁気トンネル接合（ＭＴＪ）ピラーを作製する工程であって、前記複数のＭＴＪピラーのそれぞれは上面および側面を有し、前記上面は前記ウェハからＭＴＪピラー高さのところに延在する、工程と、
    前記半導体ウェハ上に第一の層を堆積する工程であって、前記第一の層は、前記複数のＭＴＪピラーのそれぞれの上面および側面を覆うように高化学機械研磨（ＣＭＰ）速度材料からなり、前記第一の層は、前記複数のＭＴＪピラーのそれぞれの上面の上に第一層バンプ部を形成し、前記複数のＭＴＪピラーのそれぞれの側面の上に第一層側面部を形成し、前記複数のＭＴＪピラーの間に複数の第一層谷部を形成する、工程と、
    前記第一の層の上に第二の層を堆積する工程であって、前記第二の層は、第二層バンプ部が前記第一層バンプ部を覆い、第二層側部が前記第一層側部を覆い、複数の第二層谷部が前記複数の第一層谷部を覆い、それにより複数のＭＴＪピラーバンプが形成されるように低ＣＭＰ速度材料からなり、前記複数のＭＴＪピラーバンプのそれぞれは、前記複数のＭＴＪピラーのそれぞれの上面に対応し、前記第二の層は、前記複数の第二層谷部の上面がＣＭＰストップ高さに位置するように選択された厚さを有する、工程と、
    化学機械研磨機で前記複数のＭＴＪピラーバンプを化学機械研磨する工程と、
    前記化学機械研磨機が前記第二層谷部の上面に到達したことを検出する工程と、
    前記研磨機が前記複数の第二層谷部の上面に到達すると、前記複数のＭＴＪピラーのそれぞれの側面が前記第一の層および前記第二の層によって覆われたまま残存するように前記化学機械研磨工程を停止する工程と、を含む、半導体装置の製造方法。
  2. 前記第二の層を堆積する工程において、前記ＭＴＪピラー高さよりも上方に前記複数の第二層谷部の上面が位置するように前記第二の層を堆積する、請求項１に記載の方法。
  3. 化学機械研磨工程を停止後、ＩＢＥプロセスを用いてエッチングを行って、前記ＭＴＪの上面の上の前記複数のＭＴＪピラーバンプのいかなる残存する部分も除去する工程をさらに含む、請求項２に記載の方法。
  4. 前記第二の層を堆積する工程において、前記ＭＴＪピラー高さに前記第二層谷部の上面が位置するように前記第二の層を堆積し、それにより前記複数のＭＴＪピラーの上面を露出させる、請求項１に記載の方法。
  5. 前記複数のＭＴＪピラーのそれぞれは、トンネル層によって隔てられたリファレンス層およびフリー層と、前記フリー層の上のハードマスクと有しており、前記第二の層を堆積する工程において、前記ＭＴＪピラーの前記ハードマスク層の底面よりも上方に前記第二層谷部の上面が位置するように前記第二の層を堆積する、請求項１に記載の方法。
  6. 第三の層を前記第二の層の上に堆積する工程をさらに含み、
    前記第三の層は、第三層バンプ部が各第二層バンプ部を覆い、第三層側部が各第二層側部を覆い、複数の第三層谷部が前記複数の第二層谷部を覆い、それによって前記第三層バンプ部によって与えられた追加の高さを有する前記複数のＭＴＪピラーバンプを形成するように、高ＣＭＰ速度材料からなり、前記複数のＭＴＪピラーバンプのそれぞれは前記複数のＭＴＪピラーのそれぞれの上面に対応し、前記複数のＭＴＪピラーバンプのそれぞれは第三層バンプ部、第二層バンプ部、および第一層バンプ部を備えている、請求項１に記載の方法。
  7. 前記第一の層は絶縁体材料である、請求項６の記載の方法。
  8. 前記絶縁体材料はＳｉＯｘである、請求項７に記載の方法。
  9. 前記第二の層は絶縁体材料である、請求項６に記載の方法。
  10. 前記絶縁体材料はＳｉＮｘである、請求項９に記載の方法。
  11. 前記第二の層を堆積する工程において、前記ＭＴＪピラー高さよりも上方に前記複数の第二層谷部の上面が位置するように前記第二の層を堆積する、請求項６に記載の方法。
  12. 前記化学機械研磨工程を停止後に、ＩＢＥプロセスを用いてエッチングを行って、前記ＭＴＪの上面の上の前記複数のＭＴＪピラーバンプのいかなる残存する部分も除去する工程をさらに含む、請求項１１に記載の方法。
  13. ウェハ上に複数の磁気トンネル接合（ＭＴＪ）ピラーを作製する工程に先立って電極層を堆積する工程をさらに含む、請求項１に記載の方法。
  14. 半導体ウェハと、
    その上の複数のＭＴＪピラーであって、それぞれが複数の層とハードマスク層とを備えており、前記ハードマスク層はハードマスク底面高さに底面を有しており、各ＭＴＪピラーは上面および側面を有しており、前記上面はウェハからＭＴＪピラー高さのところに延在し、各ＭＴＪピラーの上面が電気的な接続のために露出されている、ＭＴＪピラーと、
    前記複数のＭＴＪピラーをその上に有する前記半導体ウェハは、前記複数のＭＴＪピラー間に複数の谷部を有しており、
    高化学機械研磨（ＣＭＰ）速度材料からなり、前記複数のＭＴＪピラーのそれぞれの側面の上の側部と、前記半導体ウェハの前記複数の谷部の上の複数の谷部とを備えている第一の層と、
    低化学機械研磨（ＣＭＰ）速度材料からなり、前記第一の層の各側部の上の側部と、前記第一の層の複数の谷部の上の複数の谷部とを備えている第二の層であって、前記第二の層の各谷部は上面を有しており、前記第二の層は、前記第二の層の谷部の上面が前記ハードマスク底面高さよりも上方の高さを有するような厚さを有している、第二の層と、を備えている半導体装置。
  15. 前記第二の層は、前記第二の層の谷部の上面が前記ＭＴＪピラー高さと等しい高さを有するような厚さを有しており、それにより前記複数のＭＴＪピラーの上面を露出させる、請求項１４に記載の半導体装置。
  16. 前記第二の層は、前記第二の層の谷部の上面が前記ＭＴＪピラー高さよりも上方の高さを有するような厚さを有している、請求項１４に記載の半導体装置。
  17. 前記第一の層は絶縁体材料である、請求項１４に記載の半導体装置。
  18. 前記絶縁体材料はＳｉＯｘである、請求項１７に記載の半導体装置。
  19. 前記第二の層は絶縁体材料である、請求項１４に記載の半導体装置。
  20. 前記絶縁体材料はＳｉＮｘである、請求項１９に記載の半導体装置。
  21. 第三の層をさらに備えており、
    前記第三の層は、高ＣＭＰ速度材料からなり、前記第二の層の各側部の上の側部と前記第二の層の複数の谷部の上の複数の谷部と、を有している、請求項１４に記載の半導体装置。
  22. 表面上に複数の磁気トンネル接合（ＭＴＪ）ピラーを作製する工程であって、前記表面は半導体ウェハ上であり、前記複数のＭＴＪピラーのそれぞれは上面および側面を有しており、前記上面は前記表面からＭＴＪピラー高さのところに延在している、工程と、
    第一の層を堆積する工程であって、前記第一の層は、前記複数のＭＴＪピラーのそれぞれの上面と前記複数のＭＴＪピラーのそれぞれの側面と前記表面とを覆うように、高化学機械研磨（ＣＭＰ）速度材料を備えている、工程と、
    低化学機械研磨（ＣＭＰ）速度層を前記第一の層の上に堆積して、それにより複数のＭＴＪピラーバンプを形成する工程であって、前記複数のＭＴＪピラーバンプのそれぞれは、前記複数のＭＴＪピラーのそれぞれの上面に対応し、前記低ＣＭＰ速度層はさらに前記複数のＭＴＪピラーバンプの間に低ＣＭＰ速度層谷状表面を形成し、前記複数のＭＴＪピラーバンプのそれぞれは、前記複数のＭＴＪピラーのそれぞれの上面の上に延在している前記第一の高ＣＭＰ速度層の一部および前記低ＣＭＰ速度層の一部を備えており、前記低ＣＭＰ速度層は、前記低ＣＭＰ速度層谷状表面が前記ＭＴＪピラー高さに位置するように選択された厚さを有している、工程と、
    研磨パッドで前記半導体の化学機械研磨を行って、前記複数のＭＴＪピラーバンプを除去する工程と、
    前記研磨パッドが前記低ＣＭＰ速度層谷状表面に達したことを検出する工程と、
    前記ＭＴＪピラーのそれぞれの上面は露出されるが、前記ＭＴＪピラーのそれぞれの側面は高ＣＭＰ速度層および前記低ＣＭＰ速度層に覆われたまま残存するように前記化学機械研磨工程を停止する工程と、を含む、半導体装置の製造方法。
  23. 前記第一の層は絶縁体材料である、請求項２２に記載の方法。
  24. 前記絶縁体材料はＳｉＯｘである、請求項２３に記載の方法。
  25. 前記低ＣＭＰ速度層は絶縁体材料である、請求項２２に記載の方法。
  26. 前記絶縁体材料はＳｉＮｘである、請求項２５に記載の方法。
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