KR20180034613A - 반도체 엘리먼트들의 어레이들을 프로세싱하기 위한 연마 정지 층(들) - Google Patents

반도체 엘리먼트들의 어레이들을 프로세싱하기 위한 연마 정지 층(들) Download PDF

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Abstract

설명된 실시예들은 반도체 제조에 사용될 수 있고, 웨이퍼 전체에 걸쳐 일관되고 반도체 엘리먼트들을 손상시키기 이전에 연마를 중단할 수 있는 정확한 연마 종료점을 결정하는데 도움이 되는 높은 그리고 낮은 연마 레이트들을 갖는 재료들을 이용할 수 있다. 반도체 엘리먼트들 사이의 낮은 연마 레이트 재료의 높이는 연마 종료점으로서 사용된다. 낮은 연마 레이트 재료는 연마 프로세스를 늦추므로, 종료점을 결정하고 반도체 엘리먼트들에 대한 손상을 방지하는 것이 쉽다. 추가 또는 대안적인 에칭 종료점은 그것이 노출되었을 때 매우 명확한 분광 신호를 제공하는 얇은 재료 층일 수 있어, 에칭 프로세스를 중단되게 할 수 있다.

Description

반도체 엘리먼트들의 어레이들을 프로세싱하기 위한 연마 정지 층(들)
본 개시물은 일반적으로 반도체 제조 분야에 관한 것으로, 보다 구체적으로는 화학 기계적 연마를 사용하여 웨이퍼들 상의 반도체 엘리먼트들의 형성 및/또는 노출에 관한 것이다.
실시예들에 설명된 방법들은 마이크로칩 웨이퍼들 상의 반도체 엘리먼트들의 형성, 격리 및 노출을 위해 사용될 수 있다. 특히, 방법들은 자기 터널 접합(MTJ, magnetic tunnel junction) 필라 어레이들의 격리 및 노출을 위해 사용될 수 있다.
MTJ는 절연체에 의해 분리된 2개의 강자성체로 구성될 수 있는 반도체 디바이스이다. 자기저항 랜덤 액세스 메모리(MRAM, magnetoresistive random access memory) 디바이스와 관련하여, MTJ는 자유 자성 층 및 기준 자성 층을 포함할 수 있으며, 이들 각각은 절연체에 의해 분리된다. 추가적인 층들은 MRAM 디바이스와 같은 메모리 셀을 생성하는데 사용된다. MRAM 디바이스용 MTJ는 또한 자기 층들 위의 하드 마스크를 포함할 수 있다.
MTJ 필라의 저항이 자유 층의 자화의 방향에 기반하여 변화하기 때문에 MRAM은 정보를 저장할 수 있다. 디바이스가 정보를 기록할 때, 자화의 방향은 MTJ 필라의 저항을 변화시키도록 스위칭될 수 있다. MTJ 필라의 결과적인 저항은 디지털 "1" 또는 "0"으로 해석된다.
MTJ 필라들을 격리시키고 그 후 노출시키기 위한 프로세스의 일예는, 인접한 영역의 밸리(valley)들에서 그리고 필라들 상에 범프들을 생성하기 위해 두꺼운 절연 층을 성막하는 단계, 및 그 후 필라들의 상단부가 노출될 때까지 절연 층을 제거하기 위해 화학 기계적 연마(CMP, chemical mechanical polishing) 및/또는 반응성 이온 에칭(RIE, reactive-ion-etching)을 적용하는 단계를 포함한다.
그러나, 이 프로세스는 몇 가지 단점이 있다. CMP 프로세스가 매우 두꺼울(수백 나노미터) 수 있는 절연 층을 통해 진행됨에 따라, CMP 프로세스를 언제 중단할지를 결정하는 것은 매우 어렵다. CMP 프로세스가 너무 진행되면, 이것은 필라들을 손상시킬 수 있다. 또한, 웨이퍼에 걸친 CMP 균일성의 부족이 상당할 수 있으며, 이는 필라 높이 및 사이즈 제어에 부정적인 영향을 줄 수 있다.
도 1a는 위치들(102, 104 및 106)에서 MTJ 필라들을 포함하는 웨이퍼 어레이(100)의 예를 도시한다. 웨이퍼에 걸쳐 CMP가 적용되면, 필라들의 높이에서 웨이퍼에 걸쳐 상당한 편차가 있을 것이다. 도 1b는 102, 104 및 106에 위치된 MTJ 필라들의 단면 높이를 갖는 테스트 웨이퍼의 예를 도시한다. 구체적으로, 하나의 테스트 웨이퍼에서, 102에서의 중앙 필라의 높이는 51 나노미터였고, 104에서의 중간 필라의 높이는 39 나노미터였던 반면, 106에서의 가장자리 필라의 높이는 단지 17 나노미터였다. 불균일 연마는 필라들 사이의 저항 균일성 문제들을 생성하며, CMP 제거가 극단적인 경우 필라들에 손상을 야기할 수 있다. 이러한 필라 손상은 마이크로 박리(micro-delamination), 미세균열(microcracks) 및 션트(shunt) 생성을 포함한다.
이러한 단점들은 MTJ 필라들을 포함하는 MRAM에 광범위한 문제점들을 야기한다. 손상 및 불균일성은 문제가 되는 터널 자기저항(TMR) 값들, 불량한 특정 제어, 및 션트를 초래한다. 적절한 시간에 CMP 프로세스를 정확하게 정지시킬 수 없는 것은 MRAM에 대한 더욱 고밀도 어레이들에 요구되는 짧은 필라들의 사용을 방지한다. 대안적인 에칭 프로세스들은 보다 우수한 제어 또는 웨이퍼에 걸친 균일성을 제공하지 않는다.
따라서, 웨이퍼에 걸쳐 일관된 반도체 엘리먼트들의 절연 및 후속적인 노출이 가능하고, 큰 판독 신호에 대해 일관되게 높은 TMR 값들을 제공하고, 더 높은 영역 밀도를 허용하고, 손상의 위험이 적거나 또는 필라들에서의 문제점들을 생성할 위험이 적고, 낮은 비용으로 손쉽게 수행될 수 있는 제조 프로세스들이 본 기술분야에 필요하다.
반도체 디바이스를 제조하는 방법이 설명된다. 실시예에서, 방법은 웨이퍼 상에 복수의 MTJ 필라들을 제조하는 단계를 포함하고, 복수의 MTJ 필라들 각각은 웨이퍼로부터 MTJ 필라 높이로 연장되는 상부면 및 측면을 갖는다. 실시예는 반도체 웨이퍼 상에 제1 층을 성막하는 단계를 포함하며, 제1 층은 높은 화학 기계적 연마(CMP) 레이트 재료로 구성된다. 이것은 제1 층이 복수의 MTJ 필라들 각각의 상부면 및 측면을 커버하는 것을 초래한다. 제1 층은 복수의 MTJ 필라들 각각의 상부면 위에 제1 층 범프 부분, 복수의 MTJ 필라들 각각의 측면 위에 제1 층 측면 부분, 및 복수의 MTJ 필라들 사이에 복수의 제1 층 밸리 부분들을 형성한다. 실시예는 제1 층 위에 제2 층을 성막하는 단계를 더 포함하며, 제2 층은 낮은 CMP 레이트 재료로 구성된다. 이것은 제1 층 범프 부분을 커버하는 제2 층 범프 부분, 제1 층 측면 부분을 커버하는 제2 층 측면 부분, 및 복수의 제1 층 밸리 부분들을 커버하는 복수의 제2 층 밸리 부분들을 초래하여, 복수의 MTJ 필라 범프들을 형성한다. 복수의 MTJ 필라 범프들 각각은 복수의 MTJ 필라들 각각의 상부면에 대응한다. 제2 층은 복수의 제2 층 밸리 부분들의 상부면이 CMP 정지 높이에 있도록 선택되는 두께를 갖는다. 실시예는 화학 기계적 폴리셔(polisher)로 복수의 MTJ 필라 범프들을 화학 기계적 연마하는 단계를 더 포함한다. 실시예는 화학 기계적 폴리셔가 제2 층 밸리 부분의 상부면에 도달하였음을 검출하는 단계, 및 복수의 MTJ 필라들 각각의 측면이 제1 층 및 제2 층에 의해 커버된 채로 남아있도록 폴리셔가 복수의 제2 층 밸리 부분들의 상부면에 도달하였을 때, 화학 기계적 연마 단계를 정지하는 단계를 더 포함한다.
실시예에서, 제2 층을 성막하는 단계 동안에, 제2 층은 복수의 제2 층 밸리 부분들의 상부면이 MTJ 필라 높이 위에 있도록 성막된다. 실시예에서, 화학 기계적 연마 단계를 정지하는 단계 이후에, 방법은 MTJ의 상부면 위에 복수의 MTJ 필라 범프들의 임의의 나머지 부분을 제거하기 위해 IBE 프로세스를 사용하여 에칭하는 단계를 더 포함한다.
실시예에서, 제2 층을 성막하는 단계 동안에, 제2 층은 제2 층 밸리 부분의 상부면이 MTJ 필라 높이에 있도록 성막되어, 복수의 MTJ 필라들의 상부면의 노출을 허용한다.
실시예에서, 복수의 MTJ 필라들 각각은 터널링 층에 의해 분리된 기준 층 및 자유 층, 그리고 자유 층 위의 하드 마스크를 포함한다. 제2 층을 성막하는 단계 동안에, 제2 층은 제2 층 밸리 부분의 상부면이 MTJ 필라의 하드 마스크 층의 하부면 위에 있도록 성막된다.
실시예에서, 제3 층은 제2 층 위에 성막된다. 제3 층 범프 부분은 각각의 제2 층 범프 부분을 커버하고, 제3 층 측면 부분은 각각의 제2 층 측면 부분을 커버하고, 복수의 제3 층 밸리 부분들은 복수의 제2 층 밸리 부분들을 커버하도록, 제3 층은 CMP 레이트 재료로 구성된다. 이 실시예에서, 이것은 제3 층 범프 부분에 의해 부여된 부가적인 높이를 갖는 복수의 MTJ 필라 범프들을 형성한다. 복수의 MTJ 필라 범프들 각각은 복수의 MTJ 필라들 각각의 상부면에 대응한다. 복수의 MTJ 필라 범프들 각각은 제3 층 범프 부분, 제2 층 범프 부분 및 제1 층 범프 부분을 포함한다.
실시예에서, 제1 층은 절연체 재료이다. 다른 실시예에서, 절연체 재료는 SiOx이다.
실시예에서, 제2 층은 절연체 재료이다. 다른 실시예에서, 절연체 재료는 SiNx이다.
실시예에서, 제2 층을 성막하는 단계 동안에, 제2 층은 복수의 제2 층 밸리 부분들의 상부면이 MTJ 필라 높이 위에 있도록 성막된다.
실시예에서, 화학 기계적 연마 단계를 정지하는 단계 이후에, 방법은 MTJ의 상부면 위에 복수의 MTJ 필라 범프들의 임의의 나머지 부분을 제거하기 위해 IBE 프로세스를 사용하여 에칭하는 단계를 더 포함한다.
실시예에서, 방법은 웨이퍼 상에 복수의 자기 터널 접합(MTJ) 필라들을 제조하는 단계 이전에 전극 층을 성막하는 단계를 더 포함한다.
다른 실시예에서, 반도체 웨이퍼를 포함하는 반도체 디바이스가 개시된다. 장치는 또한 상부에 복수의 MTJ 필라들을 포함하며, 여기서 각각의 MTJ 필라는 복수의 층 및 하드 마스크 층을 포함한다. 하드 마스크 층은 하드 마스크 하단 높이에 하부면을 갖는다. 각각의 MTJ 필라는 상부면 및 측면을 갖는다. 상부면은 웨이퍼로부터 MTJ 필라 높이로 연장된다. 각각의 MTJ 필라의 상부면은 전기적 연결을 위해 노출된다. 디바이스는 복수의 MTJ 필라들 사이에 복수의 밸리 부분들을 갖는 복수의 MTJ 필라들을 상부에 가진 반도체 웨이퍼를 더 포함한다. 디바이스는 제1 층을 더 가질 수 있다. 제1 층은 높은 화학 기계적 연마(CMP) 레이트 재료로 구성된다. 제1 층은 복수의 MTJ 필라들 각각의 측면 위의 측면 부분 및 반도체 웨이퍼의 복수의 밸리 부분들 위의 복수의 밸리 부분들을 포함한다. 장치는 또한 제2 층을 포함할 수 있으며, 제2 층은 낮은 화학 기계적 연마(CMP) 레이트 재료를 포함한다. 제2 층은 제1 층의 각각의 측면 부분 위의 측면 부분 및 제1 층의 복수의 밸리 부분 위의 복수의 밸리 부분들을 포함한다. 제2 층의 각각의 밸리 부분은 상부면을 갖는다. 제2 층은 제2 층의 밸리 부분의 상부면이 하드 마스크 하단 높이 위의 높이를 갖도록 하는 두께를 갖는다.
실시예에서, 디바이스의 제2 층은 제2 층의 밸리 부분의 상부면이 MTJ 필라 높이와 동일한 높이를 가져, 복수의 MTJ 필라들의 상부면을 노출시키게 하는 두께를 갖는다.
다른 실시예에서, 디바이스의 제2 층은 제2 층의 밸리 부분의 상부면이 MTJ 필라 높이 위의 높이를 갖도록 하는 두께를 갖는다.
실시예에서, 디바이스의 제1 층은 절연체 재료이다. 실시예에서, 절연체 재료는 SiOx이다.
실시예에서, 제2 층은 절연체 재료이다. 실시예에서, 절연체 재료는 SiNx이다.
실시예에서, 디바이스는 제3 층을 포함한다. 제3 층은 높은 CMP 레이트 재료로 구성되고, 제2 층의 각각의 측면 부분 위의 측면 부분 및 제2 층의 복수의 밸리 부분들 위의 복수의 밸리 부분들을 포함한다.
다른 실시예에서, 반도체 디바이스를 제조하기 위한 방법이 개시된다. 방법은 표면 상에 복수의 MTJ 필라들을 제조하는 단계를 포함한다. 표면은 반도체 웨이퍼 상에 있다. 복수의 MTJ 필라들 각각은 상부면 및 측면을 가지며, 상부면은 표면으로부터 MTJ 필라 높이로 연장된다. 방법의 실시예는 제1 층을 성막하는 단계를 더 포함한다. 제1 층은 높은 화학 기계적 연마(CMP) 레이트 재료를 포함하고, 복수의 MTJ 필라들 각각의 상부면, 복수의 MTJ 필라들 각각의 측면, 및 표면을 커버한다. 방법의 이 실시예는 제1 층 위에 낮은 화학 기계적 연마(CMP) 레이트 층을 성막하여, 복수의 MTJ 필라 범프들을 형성하는 단계를 더 포함한다. 복수의 MTJ 필라 범프들 각각은 복수의 MTJ 필라들 각각의 상부면에 대응한다. 낮은 CMP 레이트 층은 또한 복수의 MTJ 필라 범프들 사이에 낮은 CMP 레이트 층 밸리 표면을 형성한다. 복수의 MTJ 필라 범프들 각각은 복수의 MTJ 필라들 각각의 상부면 위로 연장되는 제1 높은 CMP 레이트 층 및 낮은 CMP 레이트 층의 부분들을 포함한다. 낮은 CMP 레이트 층은 낮은 CMP 레이트 층의 밸리 표면이 MTJ 필라 높이에 있도록 선택되는 두께를 갖는다. 방법의 이 실시예는 복수의 MTJ 필라 범프들을 제거하기 위해 연마 패드를 이용한 반도체의 화학 기계적 연마를 더 포함한다. 방법의 이 실시예는 연마 패드가 낮은 CMP 레이트 층 밸리 표면에 도달한 것을 검출하는 단계를 더 포함한다. 이 실시예는 복수의 MTJ 필라들 각각의 측면이 높은 CMP 레이트 층 및 낮은 CMP 레이트 층에 의해 커버된 채로 남아있는 동안 MTJ 필라들 각각의 상부면이 노출되도록, 화학 기계적 연마 단계를 정지하는 단계를 더 포함한다.
실시예에서, 제1 층은 절연체 재료이다. 다른 실시예에서, 절연체 재료는 SiOx이다.
실시예에서, 낮은 CMP 레이트 층은 절연체 재료이다. 다른 실시예에서, 절연체 재료는 SiNx이다.
실시 예의 이러한 및 다른 목적, 특징, 양상 및 이점은 하기의 설명 및 첨부 도면을 참조하여 더 잘 이해될 것이다.
본 명세서의 일부로서 포함되는 첨부 도면은 현재 바람직한 실시예들을 예시하고, 전술한 일반적인 설명 및 이하의 상세한 설명과 함께 본 명세서에 설명된 MTJ 디바이스들의 원리를 설명하고 교시하는 역할을 한다.
도 1a는 MRAM 웨이퍼의 상단으로부터의 도면을 도시한다.
도 1b는 이 특허의 실시예의 방법들 없이 제조된 웨이퍼의 중앙, 중간 및 가장자리에서의 도 1a의 MRAM 웨이퍼로부터의 3개의 필라들의 단면 높이를 도시한다.
도 2a는 제1 격리 층 및 제1 격리 층의 상단, 측면 및 밸리 영역을 갖는 MTJ 필라의 단면을 도시한다.
도 2b는 제1 및 제2 격리 층 아래의 MTJ 필라의 단면을 도시한다.
도 2c는 3개의 격리 층 및 낮은 레이트의 CMP 정지 층을 갖는 실시예의 단면을 도시한다.
도 3a는 낮은 CMP 연마 레이트 정지 층을 포함하고 최종의 높은 CMP 연마 레이트 절연체를 부가한 몇몇 절연체 층들 아래에 MTJ 필라를 갖는 실시예의 단면을 도시한다.
도 3b는 낮은 CMP 연마 레이트 정지 층을 포함하고 최종의 높은 CMP 연마 레이트 절연체 및 CMP 정지 높이를 부가한 몇몇 절연체 층들 아래에 MTJ 필라를 갖는 실시예의 단면을 도시한다.
도 4a는 CMP 연마가 수행되기 이전의 시점에서 3개의 격리 층, 제4 저속 CMP 정지 층, 및 제5 고속 CMP 층 아래에 MTJ 필라를 갖는 실시예의 단면을 도시한다.
도 4b는 CMP 연마가 정지된 후에 4a의 동일한 MTJ 필라의 단면을 도시한다.
도 4c는 이온 빔 에칭이 MTJ 필라의 상단부를 노출시키기 위해 사용된 후의, 도 4b의 동일한 MTJ 필라의 단면을 도시한다.
도 5는 정지 층들 및 다른 격리 층들을 성막하기 위한 실시예의 단계들을 도시한다.
도 6은 실시예에 따라 프로세싱한 이후의 웨이퍼의 중앙 및 가장자리로부터 취해진 MTJ 필라들의 대표도이다.
도 7은 실시예에 따라 프로세싱된 배치(batch)들의 향상된 TMR 및 Rlow 특성을 CMP 정지 층 없이 프로세싱된 것들과 비교하여 도시한다.
도 8a는 도 7의 개개의 칩들을 도시한다.
도 8b는 이 특허의 실시예를 사용하여 칩이 프로세싱될 때 초래된 양호한 TMR 및 RH 루프를 도시한다.
도 8c는 이 특허의 실시예를 사용하여 칩이 프로세싱될 때 초래된 타이트하고 잘 분리된 Rlow 및 Rhigh 값을 도시한다.
도면들은 반드시 축적에 따라 도시되지는 않으며, 유사한 구조들 또는 기능들의 엘리먼트들은 도면 전반에 걸쳐 예시를 목적으로 동일한 참조 번호로 일반적으로 표시된다. 이 도면들은 단지 본 명세서에 설명된 다양한 실시예들의 설명을 용이하게 하도록 의되된 것이다; 도면들은 본 명세서에 개시된 교시의 모든 양상을 설명하지는 않으며 청구항의 범위를 제한하지 않는다.
MTJ를 이용하는 MRAM 디바이스들을를 제조할 때 사용될 수 있는 반도체 디바이스들을 제조하는 방법이 본 명세서 개시된다. 본 명세서에 개시된 피처들 및 교시들 각각은 개별적으로 또는 다른 피처들 및 교시들과 이용될 수 있다. 이들 부가적인 피처들 및 교시들 중 다수를 개별적으로 그리고 조합하여 사용하는 대표적인 예들이 첨부된 도면들을 참조하여 더 상세히 설명된다. 이 상세한 설명은 단지 본 발명의 교시의 바람직한 양상들을 실시하기 위한 추가의 상세한 설명을 본 기술분야의 당업자에게 교시하도록 의도된 것이며, 청구항의 범위를 제한하려는 것이 아니다. 그러므로, 이하의 상세한 설명에 개시된 피처들의 조합은 가장 넓은 의미에서의 교시를 실행하는데 필수적이지 않을 수 있으며, 단지 본 발명의 교시의 특히 대표적인 예를 설명하기 위해 교시된다.
이하의 설명에서, 단지 설명의 목적으로, 본 명세서에서 설명된 바와 같이 MTJ 메모리 장치 및 이를 제조하는 방법의 완전한 이해를 제공하기 위해 특정 명명법이 제시된다. 대표 예들 및 종속항들의 다양한 피처들은 본 발명의 교시의 추가적인 유용한 실시예들을 제공하기 위해 구체적으로 및 명시 적으로 열거되지 않은 방식으로 결합될 수 있다. 또한 엔티티 그룹들의 모든 값 범위들 또는 표시들은 청구된 주제를 제한하려는 목적은 물론 원래의 개시물의 목적을 위한 모든 가능한 중간 값 또는 중간 엔티티를 개시한다는 것을 또한 특별히 유의해야 한다. 또한, 도면에 도시된 컴포넌트들의 치수들 및 형상들은 본 발명의 교시가 어떻게 실행되는지를 이해하도록 돕도록 설계된 것이지만, 예들에 도시된 치수들 및 형상들을 제한하고자 하는 것은 아니라는 것을 또한 특별히 유의해야 한다.
이 특허의 실시예들은 정지 층을 사용하여 화학적 기계적 연마 프로세스를 느리게 하기 위한 전자 제조에서의 모든 애플리케이션들을 포함한다. 그러나, 상세한 설명은 비휘발성 저장 애플리케이션들을 위한 MTJ들의 향상된 MRAM 어레이들을 제조하기 위해 이 프로세싱 방식을 적용하는 실시예에 초점을 맞추고 있다. 이 상세한 설명은 프로세스를 설명하기 위해 제공되며, 청구 범위를 제한하도록 의도된 것이 아니다.
실시예들은 MTJ 필라에 인접한 밸리에서의 낮은 CMP 에칭 레이트 재료(LR-CMP 재료)의 높이가 CMP 정지 높이를 한정하는, 높은 그리고 낮은 화학 기계적 연마(CMP) 에칭 레이트를 갖는 재료들을 사용한다.
실시예들은 또한 MTJ 필라의 상단부를 노출시키는 이온 빔 에칭(IBE) 단계를 갖는 CMP를 포함한다. CMP는 재료를 더 빨리 제거하고, 적절하게 수행되지 않으면 필라들에 기계적 응력을 생성할 수 있는 반면, IBE는 나머지 재료를 더 부드럽게 제거하여 필라들의 상단부를 노출시키는 최종 스테이지들에서 사용될 수 있다. 정확하게 제어된 CMP 단계에 후속하는 IBE 프로세스를 사용하는 것은, 일단 CMP 패드들이 MTJ 스택에 접촉하게 되면 인터페이스들에 영향을 미치거나 심지어 MTJ 층들의 미세 박리를 유도할 수 있는 CMP 프로세스와 연관된 임의의 기계적 응력을 제거한다. IBE 프로세스는 IBE 프로세스를 중단시키기 위한 명확한(clear) 신호를 제공하는 한번 노출된 그 자신의 정지 층과 함께 사용될 수 있다.
일 실시예에서, 높은 CMP 연마 레이트 재료(HR-CMP 재료) 및 낮은 CMP 연마 레이트 재료(LR-CMP 재료) 양자 모두가 MTJ 상에 성막된다. 높은 CMP 연마 레이트 재료는 SiOx(예를 들어, 실리콘 이산화물)일 수 있고, 낮은 CMP 연마 레이트 재료는 SiNx(실리콘 질화물)일 수 있다. HR-CMP 재료 또는 LR-CMP 재료와 연관된 특정 연마 레이트여야 하는 것은 아니라는 점에 유념한다. 오히려, 이는 LR-CMP 재료 및 HR-CMP 재료를 한정하는 HR-CMP(예를 들어, 70 나노미터/분) 재료에 비교한 LR-CMP(예를 들어, 2 나노미터/분) 재료의 상대적인 연마 레이트이다. 아래의 개시내용은 CMP 프로세스에 초점을 맞추지만, CMP 프로세스에는 반응성 이온 에칭(RIE) 및 IBE가 뒤따를 수 있다는 것을 이해해야 한다.
MTJ 필라 위의 범프에 인접한 밸리 내의 LR-CMP 재료의 높이는 조정가능하며, 제조자가 CMP가 종료될 수 있는 지점을 결정하도록 허용한다. CMP 프로세스가 HR-CMP 재료로부터 LR-CMP 재료로 이동할 때, 제거 속도는 상당히 느려지고, 따라서 이 피드백은 CMP 종점이 정확하게 결정될 수 있게 한다.
물리 기상 증착(PVD, physical vapor deposition), 스퍼터링, 및 플라즈마 강화 화학 기상 증착(PECVD, plasma-enhanced chemical vapor deposition)을 포함하는 증착 기법들이 층들의 두께의 매우 정확한 제어를 허용하기 때문에, LR-CMP 재료의 높이는 매우 정밀하게 결정될 수 있다. 따라서, CMP 프로세스는 정확하게 미리결정된 높이에서 정지될 수 있다.
본 명세서에 설명된 방법들의 실시예에서, MTJ 필라들은 도 2a 내지 도 2c를 참조하여 초기에 논의되는 바와 같이 웨이퍼 상에 제조되고 분리된다. MTJ는 도 2a에 도시되지 않은 터널링 층(절연체)에 의해 분리된 기준 층 및 자유 층을 포함할 수 있다. 다른 층들(예를 들어, 편광 층, 다양한 캡핑 층들 등)이 마찬가지로 존재할 수 있다. 이 실시예의 제조 및 분리는 도 2a의 단일 MTJ 필라의 단면에 도시된다. 도 2a에서, MTJ 필라(200)는 웨이퍼(202) 상에 위치하는 전극(204) 상에 제조된다. 전극(204)은 웨이퍼(202)의 대부분 또는 전부 위에 성막될 것이다. 그러나, 도 2a는 전극(204)의 일부 상에 단일 MTJ 필라(200)만을 도시하지만, 전극(204)이 도시된 것보다 더 멀리 연장된다는 것을 이해해야 한다. MRAM 디바이스를 제조하는데 사용되는 웨이퍼는 수천 또는 수백만 개의 이러한 MTJ 필라들을 가질 수 있다는 것을 이해해야 한다.
MTJ 필라(200)를 제조한 후, MTJ 필라(200)는 격리된다. 도 2a의 실시예에서, SiOx 또는 SiNx의 제1 격리 층(206)은 MTJ 필라(200) 및 전극(204) 상에 스퍼터링될 수 있다. 도 2a의 층들의 표면은 몇 개의 구역으로 구성된다. 범프 구역(224)은 MTJ 필라 위에 일반적으로 수평으로 위치되고, MTJ(200)의 상부면과 접촉한다. 측면 구역들(220, 222)은 MTJ 필라들의 측면들과 연관되고, MTJ 필라의 측면들과 접촉한다. 밸리 구역들(216, 218)은 일반적으로 수평이고 전극(204) 위로 연장되며, 이들은 MTJ 필라들(200) 사이의 영역을 포함한다. 도면들 및 설명은 이들 영역들을 완전히 수평 또는 수직한 것으로 도시하지만, 이들은 종종 수평 및 수직으로부터 벗어나는 곡률 및 각도를 갖는다. 이것은 명세서 또는 청구항에서 논의된 모든 그러한 층들에 해당한다.
본 명세서에 설명된 프로세스의 실시예는 제1 격리 층(206) 위에 SiOx(208)의 제2 격리 층을 성막하기 위해 플라즈마 강화 화학 기상 증착(PECVD) 공정을 사용할 수 있으며, 그 결과는 도 2b에 도시된다. 제2 격리 층(208)은 또한, MTJ 필라의 상단부와 연관되고 층(206)의 범프 구역과 접촉하는 범프 구역(234)을 갖는다. 제2 격리 층은, MTJ 필라의 측면과 연관되고 층(206)의 측면 구역과 접촉하는 2개의 측면 구역들(230 및 232)을 갖는다. 제2 격리 층은 또한 제1 격리 층(206)의 밸리 구역들의 상단부에 위치하는 2개의 밸리 영역들(226 및 228)을 갖는다. SiOx의 제2 격리 층(208)이 성막된 후, 후면 전극 격리가 수행된다. 이 단계는 MTJ 필라들(200) 사이의 전극(204)의 부분들을 제거함으로써 MTJ 스택 층들을 격리시킨다. 따라서, 예를 들어, 도 2a는 웨이퍼에 걸쳐 연장되는 전극(204) 및 제1 격리 층(206)을 도시한다. 후면 전극 격리 이후, 각각의 MTJ 필라(200)는 도 2b에 도시된 바와 같이 단일 전극(204)과 연관될 것이다.
이제 도 2c를 참조하여 논의될 바와 같이, 본 명세서에 설명된 프로세스의 실시예는 후면 전극 격리 이후에 제3 격리 층 및 제4 CMP 정지 층을 성막한다. 구체적으로, 도 2b에서와 마찬가지로, 도 2c의 실시예는 그 자체가 웨이퍼(202) 상에 제조된 전극(204) 상에 MTJ 필라(200)를 제조한다. 실시예는 MTJ 필라(200) 및 전극(204) 위에 제1 격리 SiOx 층(206)을 성막하기 위해 스퍼터링 프로세스를 사용한다. 그 후, 실시예는 PECVD 프로세스를 사용하여 제1 격리 SiOx 층(206) 위에 제2 격리 SiOx 층(208)을 성막한다. 도 2c에 개별적으로 도시되지는 않았지만, 이들 층들은 여전히 도 2a 및 도 2b에 도시된 바와 같이 범프 구역들(224 및 234), 측면 구역들(220, 222, 230 및 232), 및 밸리 구역들(216, 218, 226 및 228)을 갖는다.
후면 전극 격리 프로세스가 완료된 후, 도시 된 바와 같이, PECVD 프로세스가 MTJ 필라(200)(및 인접 구역들)를 캡슐화하기 위해 SiOx의 제3 격리 층(210)을 성막하는데 사용된다. 이 층은 범프 구역, 측면 구역들 및 밸리 구역들(경계선을 명시하지 않음)을 또한 포함한다. 그 후, PVD 또는 PECVD 프로세스가 제4 CMP 정지 층(212)을 성막하는데 사용된다. 제1, 제2 및 제3 격리 층과 마찬가지로, 제4 CMP 정지 층은 MTJ 필라 위에서 대체로 수평으로 위치되고 층(210)의 상단 구역 위에 성막된 범프 구역(236), MTJ 필라의 측면과 연관되고 층(210)의 측면 구역들 위에 성막된 측면 구역들(248 및 240), 및 층(210)의 밸리 구역들 위에 성막된 밸리 구역들(242 및 244)을 포함한다. 범프 구역들은 전체 웨이퍼 표면적의 작은 부분이며, CMP 레이트는 주로 웨이퍼 상의 밸리 구역들에 의해 규정된다.
제4 LR-CMP 정지 층(212)은 LR-CMP 절연체 재료인 SiNx로 이루어질 수 있다. 제4 CMP 정지 층(212)은 LR-CMP 재료이기 때문에, CMP 연마 패드가 다양한 층들의 범프 및 측면 구역들을 통해 진행함에 따라, 이것은 LR-CMP 정지 층(242 및 244)의 밸리 부분에 맞닥뜨리며, 이는 CMP 프로세스를 느리게 하고 따라서 CMP 프로세스가 쉽게 정지되게 한다. CMP 프로세스가 범프 및 측면 부분에서 LR-CMP 및 HR-CMP 재료 모두를 맞닥뜨릴 것이지만, 이것은 제4 LR-CMP 정지 층(242 및 244)의 큰 밸리 부분들에 도달할 때 여전히 상당히 느려질 것이다.
그 위에 형성된 MTJ 필라들(200)을 갖는 웨이퍼의 표면은 웨이퍼에 걸쳐 형성된 "범프들"을 가질 것이며, 각각의 범프는 MTJ 필라(200)에 대응한다. 이러한 범프들은 다수의 층들의 범프 부분들을 포함할 수 있지만, 특정 층들의 측면 및 밸리 구역들의 부분들을 또한 포함할 수 있다.
MTJ 필라들(200)의 상단부는 MTJ 필라들을 다른 콘택들에 연결하기 위해 추가적인 프로세싱 단계들이 수행될 수 있도록 노출되어야 한다. 다시 말해, 그러한 MTJ 필라들(200)에 전기적 연결이 이루어질 수 있도록 MTJ 필라들(200)은 노출되어야 한다. CMP 프로세스는 웨이퍼 표면(성막된 층들을 포함함)을 연마하는데 사용될 수 있고, 그에 의해 웨이퍼 상에 형성된 각각의 MTJ 필라(200)의 상단부를 노출시키는 범프들을 제거할 수 있다. 대안적으로, CMP 프로세스는 필라 위에서 정지될 수 있다. 필라들의 상단부에 전기적 접속이 이루어질 수 있을 때 MTJ 필라가 노출된 것으로 여겨진다는 것을 이해해야 한다.
SiOx의 제3 절연 층(210) 대 SiNx의 제4 CMP 정지 층(212)의 두께의 비율은 조정될 수 있거나, 이것은 CMP 프로세스가 제4 CMP 정지 층(242 및 244)의 밸리 부분들을 맞닥뜨린 이후에 제4 CMP 정지 층으로서 작용하기에 충분히 두꺼운 SiNx(또는 다른 적절한 낮은 CMP 연마 레이트 재료)가 존재하는 한 모두 SiNx일 수 있다. 본 기술분야의 당업자는 층들의 임의의 적절한 방식의 성막이 사용될 수 있고, 성막의 순서, 요구되는 특정 층들, 및 사용된 재료들이 다양할 수 있음을 인식할 것이다. 숙련된 기술자는 제4 LR-CMP 정지 층의 성막 이전에 3개의 격리 층들이 요구되지 않는다는 것을 더 인식할 것이다.
특정 실시예들에서, 도 2c의 제4 LR-CMP 정지 층(212)은 하나 이상의 절연 층에 의해 커버될 수 있다. 이것은 도 3a의 실시예에 예시된다. 실시예는 웨이퍼(302) 상에 제조되는 전극(304) 상에 MTJ 필라(300)를 제조한다. 실시예는 SiOx의 제1 격리 층(306)을 MTJ(300) 상에 스퍼터링할 수 있다. 그 후, 실시예는 PECVD를 사용하여 제1 격리 층(306) 위에 SiOx의 제2 격리 층(308)을 성막할 수 있다. 그 후, 실시예는 PECVD를 사용하여 제2 격리 층(308) 위에 SiOx의 제3 절연 층(310)을 성막할 수 있다. 다음에, PVD는 SiOx로 이루어진 제3 격리 층(310)의 상단부 상에 SiNx(LR-CMP 재료)의 제4 LR-CMP 정지 층(312)을 성막하는데 사용될 수 있다. 그 후, 실시예는 제4 LR-CMP 정지 층(312) 위에 SiOx의 제5 HR-CMP 절연 층(314)을 성막하기 위하여 PECVD 프로세스를 사용할 수 있다. 도 3a는 SiNx의 제4 LR-CMP 정지 층(312)의 상단부에 성막된 SiOx의 하나의 제5 HR-CMP 절연 층(314)을 도시하지만, 추가의 층들이 또한 사용될 수 있음을 주목해야 한다. 처음 3개의 격리 층들은 모두 논의된 바와 같이 범프 구역들, 측면 구역들, 및 밸리 구역들을 포함한다(이들 구역들은 도 3a에서 라벨링되지는 않았지만 존재함을 유념한다). 제4 LR-CMP 정지 층은 점선으로 도시된 범프 구역(라벨링되지 않음), 2개의 측면 구역들(라벨링되지 않음), 및 2개의 밸리 구역들(318 및 320)을 갖는다. 제5 HR-CMP 절연 층(314)은 또한 범프 구역(미도시), 2개의 측면 구역들(라벨링되지 않음), 및 2개의 밸리 구역들(322 및 324)을 갖는다.
이제 논의될 바와 같이, 제4 LR-CMP 정지 층(312) 및 제5 HR-CMP 절연 층(314)은 CMP 연마 패드가 CMP 정지 층(318 및 320)의 밸리 구역들을 맞닥뜨릴 때 CMP 프로세스를 정지시키는 것을 가능하게 한다. 이는 MTJ 필라(300)의 상단부를 노출시켜, 콘택이 추가될 수 있을뿐만 아니라 웨이퍼 상의 MTJ 필라들(300)들이 웨이퍼에 걸쳐 일관된 높이를 갖도록 한다.
도 3b에 도시된 바와 같이, 모든 층들이 성막된 후에, CMP 프로세스는 MTJ 필라들(300) 위에 몇몇 층들에 의해 형성된 범프들을 통해 연마될 수 있다. 범프들을 연마하는 것은 층들(314, 312, 310, 308, 및 306)의 범프 구역들 및 층들(314, 312, 310, 및 308)의 측면 구역들의 부분들을 연마하는 것을 포함하는 반면, 동작 전환이 밸리 구역들 사이에서 발생한다. CMP 프로세스가 제5 HR-CMP 층들(322 및 324)의 밸리 구역들을 완전히 제거할 때, 이것은 LR-CMP 정지 층(318 및 320)의 밸리 구역들에 맞닥뜨린다. CMP 연마 패드가 이들 LR-CMP 밸리 구역들을 맞닥뜨릴 때, CMP는 실질적으로 느려지고, CMP 프로세스는 CMP 정지 높이(316)에서 정지될 수 있다. 이 실시예에서, 제5 HR-CMP 층(314)은 SiOx로 이루어지며, 이는 선택적 슬러리에 대해 SiNx로 이루어진 LR-CMP 층(312)의 레이트의 약 5 배로 연마된다. 따라서, 일단 CMP 연마 패드가 LR-CMP 층(312)의 밸리 구역들(318, 320)에 도달하면, 연마 레이트는 현저하게 떨어진다. 감소된 연마 레이트는 CMP가 정지될 수 있음을 나타낸다.
도 3b의 실시예에서, CMP 프로세스는 CMP-정지 높이(316)에서 현저하게 느려진다. 도 2c의 실시예에 있어서, LR-CMP 정지 층(242 및 244)의 밸리 부분들은 CMP 정지 높이(214)에서 CMP 프로세스를 현저히 느리게 한다. CMP는 그 후 중단될 수 있다.
제5 CMP 정지 층들(214 및 314)의 높이는 성막 프로세스를 통해 변경될 수 있으며, MTJ 필라의 상단부 위에서 또는 아래에서 CMP 프로세스를 정지시키도록 설정될 수 있다. 매우 부드러운 노출이 필요하지 않으면, CMP 정지 높이는 MTJ 필라 높이 아래로 설정될 수 있다. 이는 MTJ 필라(300)의 상단부에 필라들에 대한 손상을 방지하기에 충분히 두꺼운 하드 마스크가 있을 때 적합할 수 있다.
부드러운 필라 노출이 필요하고 CMP로 MTJ 스택(200, 300)에 응력을 줄 여유가 없다면, 제4 LR-CMP 정지 층들(212 및 312)의 두께/높이는 그들의 밸리 부분들(318, 320, 242, 244)이 MTJ 필라 높이보다 높도록 성막될 수 있다. 일단 CMP가 완료되면, IBE 또는 RIE를 사용하여 추가적인 제거가 수행될 수 있다.
도 4a, 도 4b 및 도 4c는 CMP 정지 높이를 MTJ 필라 높이 위로 설정하는 예시적인 실시예를 도시한다. 도 4a는 그 자체가 웨이퍼(402) 상에 제조된 전극(404) 상에 제조된 MTJ 필라(400)를 도시한다. 이 실시예에서, 프로세스는 웨이퍼(402) 상에 제조되는 전극(404) 상에 MTJ 필라(400)를 제조한다. 실시예는 SiOx의 제1 격리 층(406)을 MTJ(400) 상에 스퍼터링할 수 있다. 그 후, 실시예는 PECVD 프로세스를 사용하여 제1 격리 층(406) 위에 SiOx의 제2 격리 층(408)을 성막할 수 있다. 그 후, 실시예는 PECVD를 사용하여 제2 격리 층(408) 위에 SiOx의 제3 격리 층(410)을 성막할 수 있다. 다음에, PVD는 제3 격리 SiOx층(410)의 상단부 상에 SiNx의 제4 LR-CMP 정지 층(412)을 성막하는데 사용될 수 있다.
층들 전부는 범프, 측면, 및 밸리 구역들을 갖는다. 주목할 것은, 제4 LR-CMP 정지 층(412)의 밸리 구역들(418 및 420)은 MTJ 필라(400)의 상단부 위에 있는 CMP 정지 높이(416)로 성막된다는 것이다. 그 후, 실시예는 제4 LR-CMP 정지 층(412) 위에 SiOx의 제5 HR-CMP 절연 층(414)을 성막하기 위하여 PECVD 프로세스를 사용할 수 있다. 도 4a는 SiNx의 제4 CMP 정지 층(312)의 상단부에 성막된 SiOx의 하나의 제5 HR-CMP 절연 층(414)을 도시하지만, 추가의 층들이 또한 사용될 수 있다. HR-CMP 절연 층(414)이 LR-CMP 정지 층(412)에서 LR-CMP 재료와 비교하여 고속으로 연마된다면, 동일한 재료가 제1의 3 개 격리 층들(406, 408, 410) 및 HR-CMP 절연 층(414)에 대해 사용될 피료는 없다.
도 4b는 다수의 범프를 제거하고 CMP 정지 높이(416)에서 정지된, CMP 프로세스가 발생한 후의 동일한 MTJ 필라(400)를 도시한다. 이 실시예에서, 제1 HR-CMP 격리 층(406)으로부터의 재료는 MTJ 필라(400)의 상단부에 남아있으며, 이는 MTJ 필라(400)가 CMP 패드에 의해 응력을 받지 않았음을 의미한다.
그러나, 이 실시예에서, 제1 격리 층(406)의 일부분이 여전히 MTJ 필라(400)를 커버하기 때문에, MTJ 필라(400)를 노출시키기 위해 다른 제거 프로세스가 수행될 필요가 있다. MTJ 필라(400)를 노출시키기 위해, 부드러운 IBE 또는 RIE 프로세스를 사용하여 추가적인 제거가 수행될 수 있다.
도 4c는 IBE 에칭 프로세스가 수행되된 이후의 동일한 MTJ 필라(400)를 도시하고, 필라의 상단부를 노출시킨다. IBE 에칭 프로세스는, MTJ 필라(400)의 상단부를 커버하는 제1 HR-CMP 격리 층(406)의 범프 구역을 포함하여, 표면을 에칭 제거하는 기판에서 이온 빔을 지향시킨다. IBE 에칭 프로세스 동안 사용된 이온 빔이 반도체 웨이퍼로 지향되기 때문에, 제2 HR-CMP 격리 층(408), 제3 HR-CMP 격리 층(410) 및 LR-CMP 정지 층(412)을 포함하는 다른 층들의 일부는 또한 에칭 제거될 수 있다.
테스트에서, 도 4b에 나타낸 것과 유사한 결과를 얻기 위해 필요한 CMP 프로세스는 대략 2.5 분의 총 CMP(1분의 초기 CMP 및 1.5 분의 추가 CMP) 이후에 발생할 수 있고, IBE 이후에 발생할 수 있는 도 4c에 도시된 것과 유사한 결과를 얻기 위해 필요한 추가 에칭은 20 도에서 2 회의 562초 IBE 에칭으로 수행된다. 이러한 타이밍은 각 층의 두께, 사용된 장비, 및 상기 장비의 설정에 실질적으로 의존한다.
IBE 프로세스는 IBE 에칭 정지 층으로서 작용할 수 있는 MgO(마그네슘 산화물)(미도시)과 같은 얇은 산화물 층을 추가함으로써 더욱 강건해질 수 있다. MgO는 IBE 프로세스가 신속하게 정지하도록 하는데, 이는 일단 MgO가 노출되면, 이것이 IBE 프로세스를 정지시키는데 사용될 수 있는 강한 이차 이온 질량 분광(SIMS, secondary ion mass spectroscopy) 신호를 제공하기 때문이다. MgO의 매우 얇은 층은 다양한 증착 기법들을 사용하여 적절한 위치에 배치될 수 있다.
도 5는 본 명세서에 설명된 실시예에서의 몇몇 프로세스 단계들을 나타내는 흐름도이다. 다른 실시예들은는 이들 단계들의 많은 부분을 생략할 수 있고, 상이한 순서로 단계들을 수행할 수 있고, 다른 개재 단계들을 도입할 수 있으며, 다른 재료들 및 성막 프로세스들을 사용할 수 있다. 단계(500)에서, 실시 예는 CMOS 웨이퍼 상에 MTJ 필라들을 제조한다. 반도체 웨이퍼 상에 MTJ 필라들을 제조하기 위한 하나의 가능한 프로세스가 미국 특허 제 9,263,667호에 개시되어 있으며, 이 전체가 참조로 본 명세서에 포함된다. MTJ 필라들이 단계(500)에서 제조된 이후, 실시예는 단계(502)에서 MTJ들 상에 SiOx의 제1 격리 층(예컨대, 층들(206, 306, 406))을 스퍼터링한다. 단계(504)에서, 실시예는 SiOx의 제2 격리 층(예컨대, 층들(208, 208, 및 408))을 성막하기 위해 PECVD 프로세스를 사용한다. 그 후, 후면 전극 격리 단계(506)가 수행될 수 있다. 그 후, 단계(508)에서, 실시예는 SiOx의 제3 격리 층(예컨대, 층들(210, 310 및 410))을 성막하기 위해 PECVD를 사용한다. 다음으로, 실시예는 단계(510)에서 MgO의 IBE-에칭 정지 층을 선택적으로 성막할 수 있다. 그 후, 단계(512)에서, 실시예는 제4 LR-CMP 정지 층(예컨대, 212, 312 및 412)을 헝막하기 위해 PVD를 사용한다. 단계(516)에서, 실시예는 제5 HR-CMP 층(예컨대, 층들(314 및 414))으로 제4 LR-CMP 정지 층을 커버하기 위해 PECVD를 사용한다.
일단 이들 층들이 성막되고 준비되면, 웨이퍼는 CMP 및 에칭 처리되어 필라들의 상단부를 노출시킬 수 있다. 단계(516)에서, 실시예는 하나 이상의 CMP주기를 시작한다. 상기 설명된 바와 같이, CMP 프로세스는 다양한 층들의 범프, 측면 및/또는 밸리 구역들을 통해 계속된다. 단계(518)에서, CMP 프로세스는 제4 LR-CMP 정지 층(예컨대, 242, 244, 318, 320, 418, 420)의 밸리 구역들을 맞닥뜨렸고, 상당히 느려진다. 느려진 CMP 진행에 응답하여, 단계(520)에서, 실시예는 CMP 정지 높이(예컨대, 214, 316, 416)에서 CMP를 정지시킨다. 단계(522)에서, 실시예는 IBE 프로세스를 개시하여 MTJ 필라의 상단부 위의 층들(예컨대, 층(408)의 상단 구역)을 제거한다. 필라의 상단부 아래의 원하는 높이에서, IBE 프로세스는 강한 분광 신호(SIMS)를 제공하는 단계(524)에서 MgO의 얇은 층을 노출시킨다. 그 신호에 응답하여, 실시예는 단계(526)에서 IBE 프로세스를 정지한다. 그 후, 각각의 MTJ 필라들(예를 들어, 200, 300, 400)의 상단부와 접촉하는 전극을 도입하는 것을 포함하여 완전한 MRAM 디바이스를 제조하는데 필요한 임의의 나머지 제조 단계들이 수행될 수 있다.
개시된 실시예를 사용함으로써, 다수의 이점들이 달성된다. 본 출원의 실시예들을 사용하면 MTJ의 향상된 저항 * 면적(RA), 향상된 TMR 값들(큰 판독 신호를 허용함), 더 타이트한 특성 제어를 초래할 뿐만 아니라, 가능한 션트에 대한 노출을 감소시키는 것으로 나타났다. 이러한 특성들은 높은 면밀도와 더 작은 MTJ 필라들을 가진 웨이퍼들에 대해 이 방법을 사용하도록 허용한다. 설명된 실시예들은 대면적 웨이퍼들(예를 들어, 200 또는 300mm)에 걸쳐 균일한 CMP 프로세스를 허용하며, 이는 CMOS 웨이퍼들 상에 MRAM 어레이들을 제조하는데 유리하다.
예를 들어, 본 명세서에 설명된 실시예들을 사용하여, CMP 종단점은 웨이퍼에 걸쳐 일관되며, 이는 도 6에 예시된다. 예를 들어, CMP 종단점이 웨이퍼의 중앙에서의 51 나노미터 내지 가장자리에서의 17 nm의 범위인 필라들을 야기한 도 1a 및 도 1b와는 대조적으로, 출원인은 웨이퍼의 중앙에서 MTJ 필라(600)에 대한 83.10 nm의 CMP 정지 높이(604) 및 웨이퍼의 가장자리에서 MTJ(602)에 대한 83.10 nm의 CMP 정지 높이 (606)를 달성했다. CMP 정지 높이들(604 및 606)의 일관성에 더하여, MTJ 필라들 (600 및 602) 자체의 높이는 일관되었다. 예를 들어, MTJ 필라(600)는 한 면에 78.78 나노미터로 측정되는 높이(608) 및 반대면에 75.54 나노미터로 측정되는 높이(610)를 갖는다. 유사하게, MTJ 필라(602)는 73.38 나노미터로 측정되는 높이(612)를 가졌다.
이러한 측정에 의해 확인된 바와 같이, 본 명세서에 설명된 방법들을 이용하여 그 위에 MTJ 필라들이 제조된 웨이퍼를 프로세싱하는 것은, 동일한 웨이퍼의 가장자리에서의 MTJ 필라 높이들과 유사한 웨이퍼 중앙에서의 MTJ 필라 높이들을 초래한다(대략 73 내지 78 나노미터 두께). 이것은 다른 방법들에 비해 상당한 개선이다. 본 기술분야의 당업자는 본 명세서에 설명된 방법들이 CMP 정지 층의 정밀한 제어 및 IBE 제어로부터 필라의 상단부에서 필요한 감소된 하드 마스크에 부분적으로 기인하여, 필라들을 대략 20 나노미터까지 더 짧게 하는데 사용될 수 있음을 인식할 것이다. 더 짧은 필라들은 진보된 MRAM 애플리케이션들을 위한 보다 고밀도의 어레이들을 가능하게 한다.
필라 사이즈 및 CMP 정지 위치들에서의 향상 외에도, 개시된 실시예들은 MRAM 어레이들에 사용되는 MTJ들에 대한 향상된 필라 특성들을 생성한다. MRAM 어레이들에 대한 바람직한 특성들은 높은 터널 자기 저항 값들(TMR, tunnel magnetic resistance)을 포함한다. 높은 TMR 값들은 MTJ 필라들이 잘 형성되고 기능할 때 초래되며, MTJ 필라들이 명확한 저항 판독 신호를 제공하게 한다. 높은 저항 값들(Rhigh)에서 잘 분리되는 낮은 저항(Rlow)은, 이들이 셀이 MRAM 어레이에서 "1" 또는 "0"으로 지정된 경우 명확하게 분리되는 우수한 판독 신호를 제공하기 때문에 또한 바람직하다. 아래에서 논의되는 바와 같이, 본 명세서에 설명된 실시예들을 사용하여 MRAM 디바이스를 제조하는 것은 이들 값들을 향상시킨다.
도 7은 개시된 실시예들의 엘리먼트들로 또는 그러한 엘리먼트들 없이 프로세싱된 4개의 배치들에 대해 출원인이 얻은 결과들을 도시한다. TMR 값들은 Y 축에 표시되고(plotted), Rlow는 X 축의 로그 눈금에 표시된다.
일반적으로, 배치들(43 및 44)은 개시된 CMP 정지 층 실시예들을 사용하지 않고 프로세싱되었고, 배치들(55 및 60)은 개시된 LR-CMP 정지 층을 사용하였다.
도 7에서 보여지는 바와 같이, LR-CMP 정지 층의 사용은 MTJ들에 대한 TMR 값들을 크게 향상시키고, 더 높은 수율을 제공하며, 허용가능한 Rlow 및 TMR 값을 갖는 더 많은 필라들을 초래한다.
도 8a는 도 7의 배치(60)에서 데이터를 생성하기 위해 결집된 칩들의 일부를 도시한다. 각각의 셀은 배치(60)로부터의 웨이퍼 섹션 상의 특정 칩들로부터의 데이터를 도시한다. 관찰된 바와 같이, 양호한 TMR 값들은 거의 모든 MTJ들에서 관찰된다. 원으로 표시된 칩(802)은 다음 도면인 도 8b에 도시된 데이터를 제공한다.
도 8b는 칩(802)의 높은 TMR 값들 및 RH(저항 대 자기장) 루프를 도시한다. 이 경우, 디바이스들의 94%는 높은 TMR을 갖고, 90%는 양호한 RH 루프들을 갖는다.
도 8c는 동일한 칩으로부터의 Rlows 및 Rhigh를 도시한다. 이들은 우수한 신호를 제공하며, 쉽게 관찰될 수 있는 것처럼 MRAM 어레이에 대해 매우 명확한 "1" 및 "0"을 생성하는 타이트하고 잘 분리된 Rlow 및 Rhigh 분포를 제공한다. 따라서, 실시예들은 MRAM 애플리케이션들에 대해 많은 수의 향상된 특성들을 초래한다.
당업자는 상기 개시내용이 특정 실시예들만을 맵핑한다는 것을 이해할 것이다. 또한, 하나의 층이 다른 층 위에 배치되거나, 다른 층을 커버하거나, 또는 상단부 상에 있는 것으로 설명되는 경우에도 개재 층들이 발생할 수 있음을 이해해야 한다. 그 이해는 청구항들에 적용된다. 연마는 몇몇 실시예들에서 에칭 프로세스들을 포함할 수 있음을 또한 이해해야 한다. MTJ 필라들은 2 차원 단면으로 묘사되었지만, 이들은 3차원 객체들이고, 논의된 층들은 MTJ 필라들의 3 차원 상단부, 모든 측면들, 및 모든 주변 밸리 부분들을 커버할 수 있음을 또한 이해해야 한다.
상기 설명 및 도면들은 단지 본 명세서에 설명된 피처들 및 장점들을 달성하는 특정 실시예들을 예시하는 것으로 간주된다. 특정 프로세스 조건들에 대한 수정들 및 대체들이 이루어질 수 있다. 따라서, 이 특허 문헌의 실시예들은 전술 한 설명 및 도면들에 의해 제한되는 것으로 간주되지 않는다.

Claims (26)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    웨이퍼 상에 복수의 자기 터널 접합(MTJ, magnetic tunneljunction) 필라(pillar)들을 제조하는 단계 ― 복수의 MTJ 필라들 각각은 상부면 및 측부면을 갖고, 상기 상부면은 상기 웨이퍼로부터 MTJ 필라 높이로 연장됨 ― ;
    상기 반도체 웨이퍼 상에 제1 층을 성막하는 단계 ― 상기 제1 층이 상기 복수의 MTJ 필라들 각각의 상부면 및 측부면을 커버하도록, 상기 제1 층은 높은 화학 기계적 연마(CMP, chemical-mechanical polish) 레이트 재료로 구성되고, 상기 제1 층은 상기 복수의 MTJ 필라들 각각의 상부면 위에 제1 층 범프 부분을, 상기 복수의 MTJ 필라들 각각의 측부면 위에 제1 층 측부면 부분을, 그리고 상기 복수의 MTJ 필라들 사이에 복수의 제1 층 밸리 부분들을 형성함 ― ;
    제2 층 범프 부분이 상기 제1 층 범프 부분을 커버하고, 제2 층 측부 부분이 상기 제1 층 측부 부분을 커버하고, 복수의 제2 층 밸리 부분들이 상기 복수의 제1 층 밸리 부분들을 커버하도록, 상기 제1 층 위에 낮은 CMP 레이트 재료로 구성되는 제2 층을 성막하는 단계 ― 상기 제2 층을 성막하는 단계에 의해 복수의 MTJ 필라 범프들을 형성하고, 상기 복수의 MTJ 필라 범프들 각각은 상기 복수의 MTJ 필라들 각각의 상부면에 대응하고, 상기 제2 층은 상기 복수의 제2 층 밸리 부분들의 상부면이 CMP 정지 높이에 있도록 선택되는 두께를 가짐 ― ;
    화학 기계적 폴리셔(polisher)로 상기 복수의 MTJ 필라 범프들을 화학 기계적 연마하는 단계;
    상기 화학 기계적 폴리셔가 제2 층 밸리 부분의 상부면에 도달하였음을 검출하는 단계; 및
    상기 복수의 MTJ 필라들 각각의 측부면이 상기 제1 층 및 상기 제2 층에 의해 커버된 채로 남아있도록, 상기 폴리셔가 상기 복수의 제2 층 밸리 부분들의 상부면에 도달하였을 때, 상기 화학 기계적 연마 단계를 정지하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서,
    상기 제2 층을 성막하는 단계 동안에, 상기 제2 층은 상기 복수의 제2 층 밸리 부분들의 상부면이 상기 MTJ 필라 높이 위에 있도록 성막되는 것인, 반도체 디바이스를 제조하는 방법.
  3. 제2항에 있어서,
    상기 화학 기계적 연마 단계를 정지하는 단계 이후에, 상기 방법은, 상기 MTJ의 상부면 위에 상기 복수의 MTJ 필라 범프의 임의의 나머지 부분을 제거하기 위해 IBE 프로세스를 사용하여 에칭하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  4. 제1항에 있어서,
    상기 제2 층을 성막하는 단계 동안에, 상기 제2 층은 상기 제2 층 밸리 부분의 상부면이 MTJ 필라 높이에 있도록 성막되어, 상기 복수의 MTJ 필라들의 상부면들의 노출을 허용하는 것인, 반도체 디바이스를 제조하는 방법.
  5. 제1항에 있어서,
    상기 복수의 MTJ 필라들 각각은 터널링 층에 의해 분리되는 자유 층 및 기준 층과 상기 자유 층 위의 하드 마스크를 포함하며, 상기 제2 층을 성막하는 단계 동안에, 상기 제2 층은 상기 제2 층 밸리 부분의 상부면이 상기 MTJ 필라의 하드 마스크 층의 하부면 위에 있도록 성막되는 것인, 반도체 디바이스를 제조하는 방법.
  6. 제1항에 있어서,
    제3 층 범프 부분이 각각의 제2 층 범프 부분을 커버하고, 제3 층 측부 부분이 각각의 제2 층 측부 부분을 커버하고, 복수의 제3 층 밸리 부분들이 상기 복수의 제2 층 밸리 부분들을 커버하도록, 상기 제2 층 위에 높은 CMP 레이트 재료로 구성되는 제3 층을 성막하는 단계를 더 포함하며, 상기 제3 층을 성막하는 단계에 의해 상기 제3 층 범프 부분에 의해 부여되는 부가적인 높이를 갖는 상기 복수의 MTJ 필라 범프들을 형성하고, 상기 복수의 MTJ 필라 범프들 각각은 상기 복수의 MTJ 필라들 각각의 상부면에 대응하고, 상기 복수의 MTJ 필라 범프들 각각은 제3 층 범프 부분, 제2 층 범프 부분, 및 제1 층 범프 부분을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  7. 제6항에 있어서,
    상기 제1 층은 절연체 재료인 것인, 반도체 디바이스를 제조하는 방법.
  8. 제7항에 있어서,
    상기 절연체 재료는 SiOx인 것인, 반도체 디바이스를 제조하는 방법.
  9. 제6항에 있어서,
    상기 제2 층은 절연체 재료인 것인, 반도체 디바이스를 제조하는 방법.
  10. 제9항에 있어서,
    상기 절연체 재료는 SiNx인 것인, 반도체 디바이스를 제조하는 방법.
  11. 제6항에 있어서,
    상기 제2 층을 성막하는 단계 동안에, 상기 제2 층은 상기 복수의 제2 층 밸리 부분들의 상부면이 상기 MTJ 필라 높이 위에 있도록 성막되는 것인, 반도체 디바이스를 제조하는 방법.
  12. 제11항에 있어서,
    상기 화학 기계적 연마 단계를 정지하는 단계 이후에, 방법은, 상기 MTJ의 상부면 위에 상기 복수의 MTJ 필라 범프들의 임의의 나머지 부분을 제거하기 위해 IBE 프로세스를 사용하여 에칭하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  13. 제1항에 있어서,
    상기 웨이퍼 상에 복수의 자기 터널 접합(MTJ) 필라들을 제조하는 단계 이전에, 전극 층을 성막하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  14. 반도체 디바이스에 있어서,
    반도체 웨이퍼;
    상기 반도체 웨이퍼 상의 복수의 MTJ 필라들 ― 각각의 MTJ 필라는 복수의 층들 및 하드 마스크 층을 포함하고, 상기 하드 마스크 층은 하드 마스크 하단 높이에 하부면을 갖고, 각각의 MTJ 필라는 상부면 및 측부면을 갖고, 상기 상부면은 상기 웨이퍼로부터 MTJ 필라 높이로 연장되고, 각각의 MTJ 필라의 상부면은 전기적 연결을 위해 노출됨 ― ;
    상기 복수의 MTJ 필라들 사이에 복수의 밸리 부분들을 가진, 상기 복수의 MTJ 필라들을 상부에 갖는 상기 반도체 웨이퍼;
    높은 화학 기계적 연마(CMP) 레이트 재료로 구성되는 제1 층 ― 상기 제1 층은 상기 복수의 MTJ 필라들 각각의 측부면 위의 측부 부분 및 상기 반도체 웨이퍼의 복수의 밸리 부분들 위의 복수의 밸리 부분들을 포함함 ― ; 및
    낮은 화학 기계적 연마(CMP) 레이트 재료로 구성되는 제2 층 ― 상기 제2 층은 상기 제1 층의 각각의 측부 부분 위의 측부 부분 및 상기 제1 층의 복수의 밸리 부분들 위의 복수의 밸리 부분들을 포함하고, 상기 제2 층의 각각의 밸리 부분은 상부면을 갖고, 상기 제2 층은 상기 제2 층의 밸리 부분의 상부면이 상기 하드 마스크 하단 높이 위의 높이를 갖도록 하는 두께를 가짐 ―
    을 포함하는, 반도체 디바이스.
  15. 제14항에 있어서,
    상기 제2 층은 상기 제2 층의 밸리 부분의 상부면이 상기 MTJ 필라 높이와 동일한 높이를 갖도록 하는 두께를 가져, 상기 복수의 MTJ 필라들의 상부면들을 노출시키는 것인, 반도체 디바이스.
  16. 제14항에 있어서,
    상기 제2 층은 상기 제2 층의 밸리 부분의 상부면이 상기 MTJ 필라 높이 위의 높이를 갖도록 하는 두께를 갖는 것인, 반도체 디바이스.
  17. 제14항에 있어서,
    상기 제1 층은 절연체 재료인 것인, 반도체 디바이스.
  18. 제17항에 있어서,
    상기 절연체 재료는 SiOx인 것인, 반도체 디바이스.
  19. 제14항에 있어서,
    상기 제2 층은 절연체 재료인 것인, 반도체 디바이스.
  20. 제19항에 있어서,
    상기 절연체 재료는 SiNx인 것인, 반도체 디바이스.
  21. 제14항에 있어서,
    높은 CMP 레이트 재료로 구성되는 제3 층을 더 포함하며, 상기 제3 층은 상기 제2 층의 각각의 측부 부분 위의 측부 부분 및 상기 제2 층의 복수의 밸리 부분들 위의 복수의 밸리 부분들을 포함하는 것인, 반도체 디바이스.
  22. 반도체 디바이스를 제조하는 방법에 있어서,
    표면 상에 복수의 자기 터널 접합(MTJ) 필라들을 제조하는 단계 ― 상기 표면은 반도체 웨이퍼 상에 있고, 상기 복수의 MTJ 필라들 각각은 상부면 및 측부면을 갖고, 상기 상부면은 상기 표면으로부터 MTJ 필라 높이로 연장됨 ― ;
    제1 층이 상기 복수의 MTJ 필라들 각각의 상부면, 상기 복수의 MTJ 필라들 각각의 측부면, 및 상기 표면을 커버하도록, 높은 화학 기계적 연마(CMP) 레이트 재료를 포함하는 상기 제1 층을 성막하는 단계;
    상기 제1 층 위에 낮은 화학 기계적 연마(CMP) 레이트 층을 성막하여, 복수의 MTJ 필라 범프들을 형성하는 단계 ― 상기 복수의 MTJ 필라 범프들 각각은 상기 복수의 MTJ 필라들 각각의 상부면에 대응하고, 상기 낮은 CMP 레이트 층은 상기 복수의 MTJ 필라 범프들 사이에 낮은 CMP 레이트 층 밸리 표면을 형성하는 것을 더 포함하고, 상기 복수의 MTJ 필라 범프들 각각은 상기 복수의 MTJ 필라들 각각의 상부면 위에 연장되는 제1 높은 CMP 레이트 층 및 낮은 CMP 레이트 층의 부분들을 포함하고, 상기 낮은 CMP 레이트 층은 상기 낮은 CMP 레이트 층 밸리 표면이 상기 MTJ 필라 높이에 있도록 선택된 두께를 가짐 ― ;
    상기 복수의 MTJ 필라 범프들을 제거하기 위하여 연마 패드로 상기 반도체를 화학 기계적 연마하는 단계;
    상기 연마 패드가 상기 낮은 CMP 레이트 층 밸리 표면에 도달한 것을 검출하는 단계; 및
    상기 복수의 MTJ 피라들 각각의 측부면이 높은 CMP 레이트 층 및 낮은 CMP 레이트 층에 의해 커버된 채로 남아있는 동안 상기 MTJ 필라들 각각의 상부면이 노출되도록, 상기 화학 기계적 연마하는 단계를 정지하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  23. 제22항에 있어서,
    상기 제1 층은 절연체 재료인 것인, 반도체 디바이스를 제조하는 방법.
  24. 제23항에 있어서,
    상기 절연체 재료는 SiOx인 것인, 반도체 디바이스를 제조하는 방법.
  25. 제22항에 있어서,
    상기 낮은 CMP 레이트 층은 절연체 재료인 것인, 반도체 디바이스를 제조하는 방법.
  26. 제25항에 있어서,
    상기 절연체 재료는 SiNx인 것인, 반도체 디바이스를 제조하는 방법.
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