JP2013511061A5 - - Google Patents

Claims (25)

1. 基板に配設された複数の発光素子を有するアクティブエリアと、前記アクティブエリアから区別される前記ディスプレイパネルの周辺エリアとを有するディスプレイパネルのための回路であって、
   電圧データラインと、基準電圧トランジスタを通して基準電圧に接続された共有ラインとの間に接続された共有スイッチトランジスタと、
   第１蓄電素子を通して前記共有ラインに接続された第１駆動回路により電流駆動されるように構成された第１発光素子を含む第１画素と、
   第２蓄電素子を通して前記共有ラインに接続された第２駆動回路により電流駆動されるように構成された第２発光素子を含み、前記第１蓄電素子及び前記第２蓄電素子は共有ラインによって直接接続されている第２画素と、
   前記第１および第２駆動回路にバイアス電流を印加するように構成された基準電流ラインと、
   を包含する回路。
2. 第１および第２セレクトラインをそれぞれ介して前記第１および第２駆動回路に、前記スイッチトランジスタに、前記基準電圧トランジスタに、前記電圧データラインに、そして前記基準電流ラインに結合された前記周辺エリアのディスプレイドライバ回路をさらに包含し、前記ディスプレイドライバ回路が、前記基準電圧トランジスタが前記基準電圧から切断されるように基準電圧制御ラインを介して前記基準電圧トランジスタを第１状態から第２状態へスイッチするとともに、フレームのプログラミングサイクル中にグループセレクトラインを介して前記共有スイッチトランジスタを前記第２状態から前記第１状態へスイッチして前記第１画素および前記第２画素の電圧プログラミングを可能にするように構成され、前記プログラミングサイクル中に前記バイアス電流が印加される、請求項１に記載の回路。
3. 前記ディスプレイドライバ回路がさらに、前記プログラミングサイクル中に前記第１セレクトラインをトグルして、前記プログラミングサイクル中に前記電圧データラインにより指定されて前記第１蓄電キャパシタに蓄積された第１プログラミング電圧で前記第１画素をプログラムするとともに、前記プログラミングサイクル中に前記第２セレクトラインをトグルして、前記プログラミングサイクル中に前記電圧データラインにより指定されて前記第２蓄電キャパシタに蓄積される第２プログラミング電圧で前記第２画素をプログラムするように構成される、請求項２に記載の回路。
4. 前記ディスプレイドライバ回路がさらに、前記プログラミングサイクルに続いて、基準電圧制御ラインを介して前記基準電圧トランジスタを前記第２状態から前記第１状態へスイッチするとともに、グループセレクトラインを介して前記共有スイッチトランジスタを前記第１状態から前記第２状態へスイッチするように構成され、前記ディスプレイドライバ回路が、前記プログラミングサイクルに続く前記フレームの駆動サイクル中に前記電源電圧を調節して前記第１および第２発光素子を作動させることで、前記第１および第２プログラミング電圧にそれぞれ基づく輝度で前記第１および第２発光素子に光線を発光させるように構成された電源電圧制御回路を含む、請求項３に記載の回路。
5. 前記ディスプレイドライバ回路がさらに、前記第１画素および前記第２画素への電源電圧に結合され、前記ディスプレイドライバ回路が、前記プログラミングサイクル中に前記電源電圧を調節して前記第１発光素子および前記第２発光素子が非発光状態に確実に維持されるように構成される、請求項２に記載の回路。
6. 前記ディスプレイドライバ回路が、それぞれの第１および第２セレクトラインを介して前記第１および第２駆動回路に結合されたゲートドライバを前記ディスプレイパネルの周辺エリアに含む、請求項１に記載の回路。
7. 前記第１駆動回路が、電源電圧および前記第１発光素子に接続された第１駆動トランジスタであって前記第１蓄電素子に接続されたゲートを持つ第１駆動トランジスタと、プログラミングサイクル中に前記基準電流ラインから前記第１蓄電素子へ前記バイアス電流を伝導するため前記第１セレクトラインに各々が結合された一対のスイッチトランジスタとを含み、前記第１蓄電素子がキャパシタである、請求項１に記載の回路。
8. 前記一対のスイッチトランジスタの一方が前記基準電流ラインと前記第１発光素子との間に接続され、前記一対のスイッチトランジスタの他方が前記第１発光素子と前記第１蓄電キャパシタとの間に接続される、請求項７に記載の回路。
9. 前記一対のスイッチトランジスタと前記駆動トランジスタとがｐ型ＭＯＳトランジスタである、請求項８に記載の回路。
10. 前記電源電圧と前記第２発光素子とに接続された第２駆動トランジスタを前記第２駆動回路が含み、前記第２駆動トランジスタのゲートが前記第２蓄電素子に接続され、一対のスイッチトランジスタの各々が、プログラミングサイクル中に前記バイアス電流を前記基準電流ラインから前記第２蓄電素子へ伝導するため前記第２セレクトラインに結合され、前記第２蓄電素子がキャパシタである、請求項７に記載の回路。
11. 前記一対のスイッチトランジスタの一方が前記基準電流ラインと前記第２発光素子との間に接続され、前記一対のスイッチトランジスタの他方が前記第２発光素子と前記第２蓄電素子との間に接続される、請求項１０に記載の回路。
12. 前記一対のスイッチトランジスタと前記駆動トランジスタとがｐ型ＭＯＳトランジスタである、請求項１１に記載の回路。
13. 前記第１駆動トランジスタのソースが前記電源電圧に接続され、
    前記第１駆動トランジスタのドレーンが前記第１発光素子に接続され、
    前記一対のスイッチトランジスタの一方のソースが前記一対のスイッチトランジスタの他方のドレーンに接続され、
    前記一対のスイッチトランジスタの前記一方のドレーンが前記基準電流ラインに接続され、
    前記一対のスイッチトランジスタの前記他方のソースが前記第１蓄電キャパシタに接続され、
    前記共有トランジスタのドレーンが前記第１蓄電キャパシタと前記第２キャパシタとに接続され、
    前記共有スイッチトランジスタのソースが前記電圧データラインに接続され、
    前記基準電圧トランジスタのソースが前記基準電圧に接続され、
    前記第１発光素子が前記ゲートトランジスタのドレーンとアース電位との間に接続される、
    請求項１２に記載の回路。
14. 前記周辺エリアと前記画素エリアとが同一基板上にある、請求項１に記載の回路。
15. 電源電圧に接続された第１駆動トランジスタと前記第１発光素子に接続されたゲートトランジスタとを前記第１駆動回路が含み、前記第１駆動トランジスタのゲートが前記第１蓄電素子に接続され、一対のスイッチトランジスタの各々が、プログラミングサイクル中に前記バイアス電流を前記基準電流ラインから前記第１蓄電素子に伝導するための前記セレクトラインに結合され、そして前記基準電圧トランジスタにも接続されている基準電圧制御ラインに前記ゲートトランジスタが接続される、請求項１に記載の回路。
16. 前記基準電圧制御ラインが、前記基準電圧トランジスタと前記ゲートトランジスタの両方を第１状態から第２状態へ同時にスイッチし、前記基準電圧制御ラインが、前記プログラミングサイクル中に前記基準電圧トランジスタを前記基準電圧から、また前記第１発光素子を前記第１駆動トランジスタから切断するように前記ディスプレイドライバ回路により構成される、請求項１５に記載の回路。
17. 前記第１駆動トランジスタのソースが前記電源電圧に接続され、
    前記第１駆動トランジスタのドレーンが前記第１発光素子に接続され、
    前記一対のスイッチトランジスタの一方のソースが、前記一対のスイッチトランジスタの前記他方のドレーンと前記ゲートトランジスタのソースとに接続され、
    前記一対のスイッチトランジスタの前記一方のドレーンが、前記基準電流ラインに接続され、
    前記一対のスイッチトランジスタの前記他方のソースが、前記第１蓄電キャパシタに接続され、
    前記共有トランジスタのドレーンが、前記第１蓄電キャパシタと前記第２トランジスタとに接続され、
    前記共有スイッチトランジスタのソースが前記電圧データラインに接続され、
    前記基準電圧トランジスタのソースが前記基準電圧に接続され、
    前記第１発光素子が前記第１駆動トランジスタの前記ドレーンとアース電位との間に接続される、
    請求項１６に記載の回路。
18. 前記回路が電流バイアス電圧プログラミング回路である、請求項１に記載の回路。
19. 発光ディスプレイパネルのアクティブマトリクスエリアの画素グループをプログラムする方法であって、
    プログラミングサイクル中に、グループセレクトラインをアクティブ化して共有ラインに接続された共有スイッチトランジスタを作動させることと、
    前記グループセレクトラインがアクティブ化されている間に、前記アクティブマトリクスエリアの第１画素横列の第１セレクトラインをアクティブ化するとともに、第１プログラミング電圧を電圧データラインに提供して前記共有ラインに直接接続された第１蓄電素子に前記プログラミング電圧を蓄積することにより前記第１横列の画素をプログラムすることと、
    前記グループセレクトラインがアクティブ化されている間に、前記アクティブマトリクスエリアの第２画素横列の第２セレクトラインをアクティブ化するとともに、第２プログラミング電圧を前記電圧データラインに提供して前記共有ラインに直接接続された第２蓄電素子に前記プログラミング電圧を蓄積することにより前記第２横列の画素をプログラムすることと、
    前記第１画素横列および前記第２画素横列をプログラムしている間に、前記第１横列の第１画素駆動回路と前記第２横列の第２画素駆動回路とに接続された基準電流ラインにバイアス電流を印加することと、
    を包含する方法。
20. 前記プログラミングサイクル中に前記第１横列の前記画素の第１発光素子と前記第２横列の前記画素の第２発光素子とを非発光状態のままにするのに充分な電位まで、前記プログラミングサイクル中に前記電源電圧を低下させることをさらに包含する、請求項１９に記載の方法。
21. 前記プログラミングサイクルの完了を受けて前記グループセレクトラインを非アクティブ化して、前記第１横列の前記画素の第１駆動トランジスタを通して前記第１蓄電素子を放電させるとともに、前記第２横列の前記画素の第２駆動トランジスタを通して前記第２蓄電素子を放電させることをさらに包含する、請求項２０に記載の方法。
22. 前記電源電圧を回復させて、前記第１および第２プログラミング電圧をそれぞれ示す輝度の光線を前記第１発光素子および前記第２発光素子に発光させることをさらに包含する、請求項２１に記載の方法。
23. 前記プログラミングサイクル中にグループ発光ラインを非アクティブ化して、基準電圧に接続された基準電圧トランジスタを前記プログラミングサイクル中に停止させることをさらに包含する、請求項１９に記載の方法。
24. 前記グループ発光ラインの前記非アクティブ化が、前記プログラミングサイクル中に前記第１横列の前記画素の第１ゲートトランジスタと前記第２横列の前記画素の第２ゲートトランジスタとを停止させ、前記第１ゲートトランジスタが前記第１横列の前記画素の第１発光素子に接続されるとともに前記第２ゲートトランジスタが前記第２横列の前記画素の第２発光素子に接続され、そして前記第１ゲートトランジスタのゲートと前記第２ゲートトランジスタのゲートとが前記グループ発光ラインに接続される、請求項２３に記載の方法。
25. 前記プログラミングサイクルの完了を受けて、前記グループセレクトラインを非アクティブ化して、前記第１横列の前記画素の第１駆動トランジスタを通して前記第１蓄電素子を放電させるとともに前記第２横列の前記画素の第２駆動トランジスタを通して前記第２蓄電素子を放電させることにより、前記第１および第２プログラミング電圧をそれぞれ示す輝度の光線を前記第１発光素子および前記第２発光素子に発光させることをさらに包含する、請求項２４に記載の方法。