CN109461747B - 成像器件及电子装置 - Google Patents

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Abstract

本发明提供了成像器件和电子装置。更具体地，成像器件包括：第一半导体层，所述第一半导体层具有第一表面和与所述第一表面相对的第二表面，所述第一表面是光入射侧；光电转换区域，所述光电转换区域设置在所述第一半导体层中；第一晶体管，所述第一晶体管设置在所述第一半导体层的所述第二表面上；第二半导体层，所述第二半导体层具有第三表面和与所述第三表面相对的第四表面，所述第二半导体层的所述第三表面面向所述第一半导体层的所述第二表面；和第二晶体管，所述第二晶体管设置在所述第二半导体层的所述第四表面上。

Description

成像器件及电子装置
本申请是申请日为2014年3月3日、发明名称为“固态成像器件、固态成像器件的制造方法及电子装置”的申请号为201480009183.1专利申请的分案申请。
相关申请的交叉引用
本申请要求2013年7月31日提交的日本优先权专利申请JP 2013-159565和2013年3月11日提交的日本优先权专利申请JP 2013-048404的权益，将这些日本优先权专利申请的全部内容以引用的方式并入本文。
技术领域
本发明涉及固态成像器件、固态成像器件的制造方法及电子装置。特别地，本发明涉及能够进一步提高饱和电荷量和灵敏度特性的固态成像器件、固态成像器件的制造方法以及电子装置。
背景技术
在相关技术中，在包括诸如数码相机或数码摄像机之类的具有图像采集功能的电子装置中使用了诸如电荷耦合器件(CCD)或互补金属氧化物半导体(CMOS)图像传感器之类的固态成像器件。
通常，在CMOS图像传感器中，为使光电二极管的开口率最大化(伴随像素尺寸的小型化增加)，通常使用共用像素技术。在此像素共用技术中，在多个像素之间共用晶体管，且通过使像素部中的除光电二极管之外的元件占用的面积最小化来确保光电二极管的面积。于是，可以通过使用像素共用技术来例如提高光电二极管的饱和信号量和灵敏度特性。
例如，在专利文献1、专利文献2、专利文献3和专利文献4中，披露了采用像素共用技术的CMOS图像传感器中的各种像素部的布局。
[引用列表]
[专利文献]
[专利文献1]
日本未审查专利申请公开号2010-147965
[专利文献2]
日本未审查专利申请公开号2010-212288
[专利文献3]
日本未审查专利申请公开号2007-115994
[专利文献4]
日本未审查专利申请公开号2011-049446
发明内容
技术问题
在相关技术的CMOS图像传感器中，用于驱动光电二极管所需的晶体管和像素形成在与硅基板相同的平面上，且传感器在面积方面受到约束以确保面积下限值的特性。例如，如果为了提高光电二极管的饱和电荷量和灵敏度特性而扩大光电二极管面积，那么由于减小了伴随该光电二极管的晶体管的区域，所以由晶体管引起的随机噪声加剧，且电路的增益下降。另一方面，在确保晶体管的面积时，光电二极管的饱和电荷量和灵敏度特性下降。因此，存在着在不减小晶体管的面积的情况下提高光电二极管的饱和信号量和灵敏度特性的需求。
期望能够进一步提高饱和电荷量和灵敏度特性。
问题的解决方案
根据本发明的实施例，提供了具有硅基板的固态成像器件。至少第一光电二极管形成在所述硅基板中。还包括外延层和传输晶体管，所述外延层的第一表面与所述硅基板的表面相邻，且所述传输晶体管的栅极电极从所述至少第一光电二极管延伸至所述外延层的与所述第一表面相对的第二表面。
根据其它实施例，所述固态成像器件包括浮动扩散部，所述浮动扩散部形成在所述外延层中并电接触所述传输晶体管的所述栅极电极。
可还包括形成在所述外延层中的多个像素晶体管。所述像素晶体管可与所述硅基板的形成有所述至少第一光电二极管的至少一部分重叠。
所述固态成像器件可还包括形成在所述外延层中的第二光电二极管。所述第二光电二极管可电接触所述传输晶体管的所述栅极电极。
在所述外延层中可形成多个光电二极管。所述第一光电二极管和形成在所述外延层中的所述光电二极管可电接触所述传输晶体管的所述栅极电极。此外，可设置多个钉扎层，且形成在所述外延层中的所述多个光电二极管可通过所述多个钉扎层层叠在深度方向上。另外，在与所述外延层的所述第一表面平行的平面上，形成在所述外延层中的所述多个光电二极管中的至少一者的面积可不同于形成在所述外延层中的所述多个光电二极管中的其它光电二极管的面积。形成在所述外延层中的所述光电二极管可与形成在所述硅基板中的所述光电二极管的至少一部分重叠。可还包括浮动扩散部，所述浮动扩散部的至少一部分与所述第一光电二极管的至少一部分重叠。所述固态成像器件可还包括多个像素晶体管，所述多个像素晶体管形成在所述外延层中并与所述第一光电二极管的至少一部分重叠。
根据本发明其它实施例，提供了固态成像器件。所述固态成像器件包括多个像素，每个所述像素形成在半导体基板中，且所述多个像素关于中心点对称。所述固态成像器件还包括位于所述半导体基板上的外延层以及形成在所述外延层中的浮动扩散部。还提供了多个传输栅极电极，每个所述像素通过一个所述传输栅极电极电连接到所述浮动扩散部。
根据所述固态成像器件的至少一些实施例，所述多个像素布置成关于所述浮动扩散部对称。所述固态成像器件可还包括形成在所述外延层中的多个像素晶体管。所述多个传输栅极电极可以布置成关于所述浮动扩散部对称。
根据本发明更其它实施例，提供了用于制造固态成像器件的方法。所述方法包括在硅基板中形成光电二极管以及在所述硅基板上形成外延层。所述方法还包括通过进行从所述外延层的表面至所述硅基板的挖除来形成挖除部，所述挖除部到达环绕所述光电二极管的N型区域的P型阱。此外，所述方法包括通过在所述挖除部的内表面上形成栅极氧化膜来形成栅极电极。
根据其它实施例，提供了包括光学系统的电子装置。此外，提供了包括固态成像器件的成像元件，所述固态成像器件从所述光学系统接收光。所述装置的固态成像器件包括片上透镜、防反射膜和硅基板，所述防反射膜与所述硅基板的第一表面连接，且所述片上透镜通过至少所述防反射膜与所述硅基板的所述第一表面分离。至少第一光电二极管形成在所述硅基板中。还提供了外延层，所述外延层的第一表面与所述硅基板的表面相邻。所述固态成像器件还包括传输晶体管，所述传输晶体管的栅极电极从至少第一光电二极管延伸至所述外延层的与所述第一表面相对的第二表面。此外，所述装置还包括从所述成像元件接收信号的信号处理电路。
根据本发明的其它实施例，提供了电子装置。所述电子装置包括光学系统和成像元件，所述成像元件包括从所述光学系统接收光的固态成像器件。所述固态成像器件包括形成在半导体基板中的多个像素，所述多个像素关于中心点对称。所述固态成像器件还包括位于所述半导体基板上的外延层以及形成在所述外延层中的浮动扩散部。还包括多个传输栅极电极，每个所述像素通过一个所述传输栅极电极电连接到所述浮动扩散部。所述装置还包括从所述成像元件接收信号的信号处理电路。
本发明的有益效果
根据本发明的实施例，可以进一步提高饱和电荷量和灵敏度特性。
本发明的实施例的附加特征和优点从下面的说明中，尤其是当与附图一起时将变得更加显而易见。
附图说明
图1是示出了具有本发明的固态成像器件的像素的第一实施例的构造示例的剖面图。
图2A是示出了使用4像素共用结构的像素的结构的平面图。
图2B是示出了使用4像素共用结构的像素的结构的平面图。
图3A是示出了相关技术的像素的结构的剖面图。
图3B是示出了相关技术的像素的结构的平面图。
图4是示出了像素的第一实施例的构造示例的剖面图。
图5是示出了像素的第二实施例的构造示例的剖面图。
图6是示出了像素的第三实施例的构造示例的剖面图。
图7是示出了像素的第四实施例的构造示例的剖面图。
图8是示出了像素的第五实施例的构造示例的剖面图。
图9是示出了像素的第六实施例的构造示例的剖面图。
图10是示出了像素的第七实施例的构造示例的剖面图。
图11是描述了第一步骤的剖面图。
图12是描述了第二步骤的剖面图。
图13是描述了第三步骤的剖面图。
图14是描述了第四步骤的剖面图。
图15是描述了第五步骤的剖面图。
图16是描述了第六步骤的剖面图。
图17是描述了第七步骤的剖面图。
图18是描述了第八步骤的剖面图。
图19是描述了第九步骤的剖面图。
图20是描述了第十步骤的剖面图。
图21是描述了第十一步骤的剖面图。
图22是描述了第十二步骤的剖面图。
图23是示出了像素的第八实施例的构造示例的剖面图。
图24示出了在固态成像器件的结构中使用的SOI基板。
图25是描述了第二十一步骤的剖面图。
图26是描述了第二十二步骤的剖面图。
图27是描述了第二十三步骤的剖面图。
图28是描述了第二十四步骤的剖面图。
图29是描述了第二十五步骤的剖面图。
图30是描述了第二十六步骤的剖面图。
图31是描述了第二十七步骤的剖面图。
图32是描述了第二十七步骤的平面图。
图33是描述了第二十八步骤的剖面图。
图34是描述了第二十八步骤的平面图。
图35是描述了第二十九步骤的剖面图。
图36是描述了第三十步骤的剖面图。
图37是描述了第三十一步骤的剖面图。
图38是描述了第三十二步骤的剖面图。
图39是描述了第三十三步骤的剖面图。
图40是描述了第三十四步骤的剖面图。
图41是描述了第三十五步骤的剖面图。
图42是描述了第三十六步骤的剖面图。
图43是描述了第三十七步骤的剖面图。
图44是描述了第三十八步骤的剖面图。
图45是示出了像素的第九实施例的构造示例的剖面图。
图46是描述了第四十一步骤的剖面图。
图47是描述了第四十二步骤的剖面图。
图48是描述了第四十三步骤的剖面图。
图49是描述了第四十四步骤的剖面图。
图50是示出了像素的第十实施例的构造示例的剖面图。
图51是示出了像素的第十一实施例的构造示例的剖面图。
图52是示出了像素的第十二实施例的构造示例的剖面图。
图53是示出了被安装在电子装置中的成像器件的构造示例的框图。
具体实施方式
下面将参考附图详细地说明本发明的具体实施例。
图1是示出了具有本发明的固态成像器件的像素的第一实施例的构造示例的剖面图。此外，在图1中，图1的上侧被设定为固态成像器件1的背表面侧，且图1的下侧被设定为固态成像器件1的正表面侧。
如图1所示，以如下方式形成固态成像器件1：像素晶体管区域2和光电二极管区域3在固态成像器件1的深度方向(图1中的垂直方向)上分离。
换句话说，固态成像器件1通过如下方式构造：从图1的下侧依次层叠P型外延层21、硅基板22、防反射膜23、滤色层24和片上透镜25。然后，在固态成像器件1中，针对每个像素11，在P型外延层21中设置像素晶体管32，且在硅基板22中设置光电二极管33。此外，在像素11中还设置传输晶体管31，以用于传输来自光电二极管33的电荷。
这里，在像素晶体管32中包括用于驱动像素11所需的预定数量的晶体管之中的除传输晶体管31之外的晶体管。例如，在4晶体管型构造中，像素晶体管32是放大晶体管、选择晶体管和复位晶体管。在3晶体管型构造中，像素晶体管32是放大晶体管和复位晶体管。另外，在图1中，这些预定数量的晶体管都被表示和描述为像素晶体管32。
用于构成传输晶体管31的栅极电极41被构造成以穿透P型外延层21的方式被嵌入并且从P型外延层21的表面(图1中的面朝上的表面)到达光电二极管33。形成在P型外延层21的正表面侧并与栅极电极41相邻的N型区域42充当FD(浮动扩散)部。即，N型区域42经由图中未示出的布线连接到放大晶体管的栅极电极，从而对经由传输晶体管31从光电二极管33传输的电荷进行累积，且将所积累的电荷施加至放大晶体管的栅极电极。
像素晶体管32由N型区域44和45构成，N型区域44和45形成在P型外延层21的正表面侧以及栅极电极43的两侧，并与层叠在P型外延层21上的栅极电极43相邻。在N型区域44和45之中，一者充当像素晶体管32的源极，且另一者充当像素晶体管32的漏极。此外，通过杂质注入来执行P型外延层21中的元件分离。
光电二极管33形成在硅基板22中，并通过接收向固态成像器件1的背表面(图1的面向上侧的表面)照射的光来执行光电转换，且生成并累积与光量相一致的电荷。
对于每个像素11，片上透镜25收集向光电二极管33照射的光，且对于每个像素11，滤色层24相对特定颜色(例如，红色、蓝色和绿色三种颜色)的波长区域中的光是透明的。此外，防反射膜23防止穿过片上透镜25和滤色层24的光的反射。
由此，以如下方式构造固态成像器件1：像素晶体管32形成在P型外延层21(其是像素晶体管区域2)中，且光电二极管33(其是光电二极管区域3)形成硅基板22中。
因此，在固态成像器件1中，例如，可避免用于形成像素晶体管32的区域侵占光电二极管33的一部分(参考后述的图3A和图3B)的结构，从而可避免减小光电二极管33的区域。即，通过设定像素11的结构，可以使光电二极管33的面积增大至大于相关技术中的面积，并可以避免降低光电二极管33的饱和信号量和灵敏度特性，并进一步提高这些特性。
此外，在固态成像器件1中，可通过对称地布置晶体管来避免在像素之间产生特性差异，并可以增大传输晶体管31和像素晶体管32的面积。
这里，将参考图2A至图3B并通过与相关技术的像素结构的比较来进行说明。
在图2A和2B中，示出了使用4像素共用结构的像素11的结构；在图2A中示出了光电二极管区域3中的平面布局，且在图2B中示出了像素晶体管区域2中的平面布局。另外，在图3A和图3B中，示出了相关技术的像素11'的结构；在图3A中示出了像素11'的剖面布局，且在图3B中示出了像素11'的平面布局。
如图3A所示，在像素11'中，光电二极管33'和像素晶体管32'形成在相同的区域中，即，两者均形成在硅基板22中。因此，在像素11'中，存在如下结构：用于形成像素晶体管32'的区域侵占了光电二极管33'的一部分。
相对地，在像素11中，可以通过在不同的区域中形成光电二极管33和像素晶体管32将光电二极管33的面积增大至大于像素11'的构造中的面积。以此方式，可以提高光电二极管33的饱和信号量和灵敏度特性。
另外，如图3B所示，在采用了使用四像素11'-1至11'-4的共用结构的共用像素12'中，像素晶体管32A'、像素晶体管32B'和像素晶体管32C'变得不对称。
此外，像素晶体管32A'、像素晶体管32B'和像素晶体管32C'由于他们各自的用途的差异以及它们面积的差异而变得不对称。例如，由于分离并接触的像素晶体管32A'和像素晶体管32B'具有对称的布局，所以像素11'-3和像素11'-4的特性大体上相同。然而，在像素11'-2和像素11'-4中，由于分离并接触的像素晶体管32C'和像素晶体管32B'的面积不同，所以由栅极引起的反射的影响或由栅极电压引起的电位调制不同，从而出现特性差异。此外，像素11'-1由于不与像素晶体管相邻而不受影响，且像素11'-2、像素11'-3和像素11'-4的特性变得不同。
相对地，如图2A所示，在采用了使用四像素11-1至11-4的共用结构的共用像素12中，由于像素11-1至11-4可以以完全对称的方式布置，所以可以避免像素之间的特性差异的出现。以此方式，可以提高像素11-1至11-4的特性。
此外，如图2B所示，在像素11中，可以确保能够使像素晶体管32A、像素晶体管32B和像素晶体管32C的布置面积变宽，且可以充分地确保沟道宽度(W)与沟道宽度(L)之间的比率。以此方式，可以抑制由像素晶体管32引起的随机噪声的发生，并可以提高像素11-1至11-4的特性。
接着，将参考图4对像素11的作为第一实施例的构造进行说明。此外，在图4中，图4的上侧被设定为固态成像器件1的正表面侧，且图4的下侧被设定为固态成像器件1的背表面侧。
在图4中，图中未示出的光电二极管33的一部分是N型区域，背表面钉扎层51形成在光电二极管33的背表面侧，且正表面钉扎层52形成在光电二极管33的正表面侧。即，背表面钉扎层51形成在硅基板22与防反射膜23之间，并与作为N型区域的光电二极管33的背表面接触。另外，正表面钉扎层52形成在硅基板22中并与作为N型区域的光电二极管33的正表面接触。此外，P阱53形成在硅基板22中，并环绕光电二极管33的侧面。
另外，传输晶体管31的栅极电极41被嵌入到P型外延层21和硅基板22中，且用于抑制电荷从光电二极管33流动的沟道区域54形成为环绕栅极电极41的嵌入部分。另外，用于抑制电荷在N型区域44和45之间流动的沟道区域55形成为覆盖像素晶体管32的栅极电极43的底面。另外，用于防止光从斜方向入射的挡光金属56形成在防反射膜23中。
以此方式，在像素11中，像素晶体管32形成在P型外延层21中，且光电二极管33与像素晶体管32形成在深度方向上的不同的区域中，光电二极管33形成在硅基板22中。然后，在像素11中，以栅极电极41被嵌入的方式形成的传输晶体管31用于传输来自光电二极管33的电荷。
因此，在像素11中，如上所述，可以通过在不同区域中形成光电二极管33和像素晶体管32提高光电二极管33的饱和信号量和灵敏度特性。
接着，在图5中示出了像素11的第二实施例的构造示例的剖面图。另外，在下面的每个实施例中，与图4的像素11共用的构造使用相同的附图标记，且将不对这些构造进行详细地说明。
例如，如图5所示，像素11A的构造与图4的像素11的构造的共同点在于，光电二极管33形成在硅基板22中，且像素晶体管32形成在P型外延层21中。然而，像素11A的构造与图4的像素11的构造的不同点在于，传输晶体管31A通过在P型外延层21中形成挖除部61形成。
即，在像素11A中，与使用在图4的像素11中的嵌入型传输晶体管31相比，形成在挖除部61中的传输晶体管31A用于传输光电二极管33的电荷。
传输晶体管31A被构造成具有栅极电极41A，栅极电极41A形成为层叠在挖除部61的底面(即，硅基板22的表面)上，其中挖除部61是通过挖除P型外延层21直到暴露出硅基板22而形成的。另外，沟道区域54A形成在硅基板22中并覆盖栅极电极41A的底面。另外，充当FD部的N型区域42A形成为与栅极电极41A相邻并处于硅基板22的表面中的与光电二极管33相对的一侧的位置处。
而且，以此方式，在像素11A中，与图4的像素11类似，可以通过在不同的区域中形成光电二极管33和像素晶体管32来提高光电二极管33的饱和信号量和灵敏度特性。
另外，在像素11A中，可以通过缩短从光电二极管33到N型区域42A(FD部)的传输路径来提高电荷的传输特性。
接着，在图6中示出了像素11的第三实施例的构造示例的剖面图。
例如，如图6所示，像素11B的构造与图4的像素11的构造的共同点在于，光电二极管33形成在硅基板22中，且像素晶体管32形成在P型外延层21中。然而，像素11B的构造与图4的像素11的构造的不同点在于，传输晶体管31B形成在P型外延层21的表面中，且N型扩散层71形成在P型外延层21中并与光电二极管33B连接。
即，在图4的像素11中，通过使用嵌入型传输晶体管31传输光电二极管33的电荷。相对地，在像素11B中，电荷累积在N型扩散层71和光电二极管33B中，且经由N型扩散层71来传输光电二极管33B的电荷。
在像素11B中，光电二极管33B和表面钉扎层52B形成为使得光电二极管33B的一部分暴露在硅基板22的表面上。然后，N型扩散层71形成为在P型外延层21的深度方向上延伸并与光电二极管33B的暴露在硅基板22的表面上的一部分连接。然后，表面钉扎层72形成在P型外延层21(N型扩散层71的正表面侧)中，并与N型扩散层71接触。
传输晶体管31B被构造成具有栅极电极41B，栅极电极41B形成为层叠在P型外延层21的表面上，且沟道区域54B形成在P型外延层21中并覆盖栅极电极41B的底面。另外，充当FD部的N型区域42B形成为与栅极电极41B相邻并处于P型外延层21的表面中的与N型扩散层71相对的一侧的位置处。
以此方式，在像素11B中，与图4的像素11类似，也可以通过在不同的区域中形成光电二极管33和像素晶体管32来提高光电二极管33的饱和信号量和灵敏度特性。
此外，在像素11B中，形成有由N型扩散层71和表面钉扎层72构成的PN结，且与光电二极管33B类似，N型扩散层71能够通过执行光电转换来累积电荷。换句话说，由于执行光电转换的光电二极管的总体积增大，所以像素11B比图4的像素11更能够增加饱和电荷量。此外，N型扩散层71由于形成在从光在像素11B上入射的方向的深的区域中而能够执行红色的波长区域的光的光电转换，且像素11B能够实现对红色光的灵敏度的提高。
另外，像素11B能够缩短从N型扩散层71经由传输晶体管31B至N型区域42B(FD部)的传输路径，并能够提高电荷的传输路径。
接着，在图7中示出了像素11的第四实施例的构造示例的剖面图。
例如，如图7所示，像素11C的构造与图4的像素11的构造的共同点在于，光电二极管33形成在硅基板22中，且像素晶体管32形成在P型外延层21中。然而，像素11C的构造与图4的像素11的构造的不同点在于，在P型外延层21的表面上形成元件分离部81。
即，在像素11C中，形成有由氧化膜构成的元件分离部81，以便使P型外延层21中的像素晶体管32与N型区域42分离。以此方式，可以在P型外延层21中的元件分离中使用不同于杂质扩散层的氧化膜。
而且，在以此方式构造的像素11C中，与图4的像素11类似，可以通过在不同的区域中形成光电二极管33和像素晶体管32来提高光电二极管33的饱和信号量和灵敏度特性。
接着，在图8中示出了像素11的第五实施例的构造示例的剖面图。
例如，如图8所示，像素11D的构造与图4的像素11的构造的共同点在于，光电二极管33形成在硅基板22中，且像素晶体管32形成在P型外延层21中。然而，像素11D的构造与图4的像素11的构造的不同点在于，嵌入氧化膜91形成为环绕光电二极管33的侧面，且氧化膜92形成在P型外延层21中并与嵌入氧化膜91接触。此外，在像素11D中，用于执行元件分离的氧化膜93形成在像素晶体管32与传输晶体管31之间。
而且，在以此方式构造的像素11D中，与图4的像素11类似，可以通过在不同的区域中形成光电二极管33和像素晶体管32来提高光电二极管33的饱和信号量和灵敏度特性。
此外，在像素11D中，可以通过从背表面侧嵌入嵌入氧化膜91来抑制硅基板22内部的混色和光晕(blooming)。另外，在像素11D中，可以通过设定如下结构来使像素11D与相邻的像素完全地分离：形成在硅基板22中的嵌入氧化膜91和形成在P型外延层21中的氧化膜92彼此连接。
此外，在像素11D中，如图8所示，嵌入氧化膜91形成为与挡光金属56连接。以此方式，例如，可以防止由片上透镜25聚集的光泄漏至相邻的像素11D。因此，在像素11D中，由片上透镜25聚集的光可以被光电二极管33可靠地接收，且可以提高光电二极管33的灵敏度。
此外，在像素11D中，例如，作为嵌入氧化膜91的替代，可以将诸如与挡光金属56相同的材料之类的金属(例如，钨)嵌入到硅基板22中并使其环绕光电二极管33的侧面。
接着，在图9中示出了像素11的第六实施例的构造示例的剖面图。
例如，如图9所示，像素11E的构造与图4的像素11的构造的共同点在于，光电二极管33形成在硅基板22中，且像素晶体管32形成在P型外延层21中。然而，像素11E的构造与图4的像素11的构造的不同点在于，高浓度P型外延层101形成为布置在P型外延层21与硅基板22之间。
即，在像素11E中，在对硅基板22的表面执行外延生长时，通过执行掺杂来形成高浓度P型外延层101，而不是形成图4的像素11的表面钉扎层52。
例如，为了执行高质量的外延生长，需要大约1000度的加热条件。这里，在通过在硅基板22中执行杂质注入形成表面钉扎层52之后开始外延生长的情况下，假定界面附近的杂质由于外延生长期间的加热而发生扩散。在此情况下，由于在具有尖锐轮廓的界面的附近区域中生成PN结变得困难，所以PN结的电容值减小，且饱和电荷量减小。
相对地，如在像素11E中，可以通过形成高浓度P型外延层101来在保持预定的尖锐轮廓的同时形成P型外延层21。因此，在像素11E中，可以避免饱和电荷量的减小。
接着，图10示出了像素11的第七实施例的构造示例的剖面图。
例如，如图10所示，像素11F的构造与图4的像素11的构造的共同点在于，光电二极管33形成在硅基板22中，且像素晶体管32形成在P型外延层21中。然而，像素11F的构造与图4的像素11的构造的不同点在于，在P型外延层21中，在像素晶体管32与光电二极管33之间形成有阱111，且阱111是具有比P型外延层21更高的P型杂质浓度的杂质区域。
即，在像素11F中，例如，即使在P型外延层21的杂质浓度低的情况下，也可以通过形成阱111执行光电二极管33和像素晶体管32的分离。以此方式，例如，可以缩短光电二极管33与像素晶体管32之间的距离，即，使P型外延层21的厚度更薄，并实现固态成像器件1的薄化。
此外，如果P型外延层21的杂质浓度高且该浓度能够使光电二极管33与像素晶体管32分离，则不需要形成阱111。此外，如果P型外延层21处于不会发生硅基板22的光电二极管33和P型外延层21的像素晶体管32的特性的干扰的区域中，则P型外延层21的厚度不受限制。
接着，将参考图11至图22对具有像素11的固态成像器件1的制造方法的示例进行说明。
如图11所示，在第一步骤中，针对n型硅基板22(n-Si)形成光电二极管33。即，通过在硅基板22中注入n型杂质来在硅基板22的内部形成N型区域33b(n)，且在比N型区域33b更远离正表面侧的位置处形成具有比N型区域33b更高杂质浓度的N型区域33a(n+)。然后，通过在硅基板22的表面上形成表面钉扎层52(p+)来形成光电二极管33，其中表面钉扎层52(p+)是通过在硅基板22中注入高浓度p型杂质形成的。此外，通过在硅基板22中注入p型杂质来形成作为分离层的P阱53(P)，P阱53(P)形成为环绕N型区域33a和33b以及表面钉扎层52的侧面。
如图12所示，在第二步骤中，通过执行外延生长来形成P型外延层21(p-epi)，在该外延生长中，生成单晶薄膜，该单晶薄膜的晶体取向在硅基板22上对准。
如图13所示，在第三步骤中，为了形成嵌入型栅极电极41(如图4)，通过从P型外延层21的表面至硅基板22的挖除来形成挖除部121。这里，挖除部121被挖除，以便形成在栅极电极41的侧面上的沟道区域54在与光电二极管33接触的位置处到达P阱53。
如图14所示，在第四步骤中，通过在P型外延层21中注入n型杂质来形成沟道区域54和沟道区域55。然后，在P型外延层21的表面以及挖除部121的内表面上形成栅极氧化膜123。
如图15所示，在第五步骤中，形成用于构成传输晶体管31的栅极电极41和用于构成像素晶体管32的栅极电极43。
如图16所示，在第六步骤中，通过在与P型外延层21的栅极电极41相邻的位置处注入高浓度n型杂质来形成充当FD部的N型区域42(n++)。同时，通过在与P型外延层21的栅极电极43相邻的两侧位置处注入高浓度n型杂质来形成N型区域44和45(n++)，由此形成像素晶体管32。
如图17所示，在第七步骤中，在P型外延层21上形成布线层131。如图所示，在布线层131中例如形成有多层布置的布线132-1至132-4。然后，接触部133-1至133-4形成为与布线132-1至132-4一起分别连接至栅极电极43和栅极电极41。此外，到此步骤，硅基板22的正表面是朝上的，且对硅基板22的正表面侧执行处理。
如图18所示，在第八步骤中，使硅基板22翻转，使硅基板22的背表面朝上，且随后开始对硅基板22的背表面侧进行处理。
如图19所示，在第九步骤中，从背侧面向光电二极管33执行硅基板22的刻蚀。
如图20所示，在第十步骤中，在硅基板22上形成背表面钉扎层51。
如图21所示，在第十一步骤中，在背表面钉扎层51上形成防反射膜23，且在像素11与相邻的像素之间形成被嵌入到防反射膜23中的挡光金属56。
如图22所示，在第十二步骤中，在防反射膜23上层叠滤色层24，且在滤色层24上层叠片上透镜25。
通过上述步骤形成像素11。
对于像素11，可以通过这种制造方法在不同的区域中形成光电二极管33和像素晶体管32来提高光电二极管33的饱和信号量和灵敏度特性。
另外，对于像素11，由于在硅基板22中形成光电二极管33之后P型外延层21形成为层叠在硅基板22上，所以可以将光电二极管33形成为使得电位的梯度变得尖锐。以此方式，可以进一步提高光电二极管33的饱和信号量和灵敏度特性。
接着，图23图示了像素11的第八实施例的构造示例的剖面图。
例如，如图23所示，像素11G的构造与图4的像素11的构造的共同点在于，光电二极管33形成在硅基板22中，且像素晶体管32形成在P型外延层21中。然而，像素11G的构造与图4的像素11的构造的不同点在于，在硅基板22中形成充当FD部的N型区域201，且仅使用嵌入型传输晶体管31的底面将电荷从光电二极管33传输至N型区域201。
即，在像素11G中，用于构成传输晶体管31的栅极电极41的底面形成为经由氧化膜123与硅基板22接触，且沟道区域203形成在硅基板22中的与栅极电极41的底面相对应的区域中。然后，N型区域201形成在硅基板22中的经由沟道区域203与光电二极管33分离的位置上。此外，在N型区域201与N型区域33b之间形成P型区202，以便使N型区域201与N型区域33b分离。
此外，在像素11G中，通过被嵌入到P型外延层21中的导体来形成接触部211，以使接触部211通过穿透P型外延层21连接到N型区域201，从而接触部211与布线层131的布线132-6连接。
此外，在接触部211的侧面上例如形成由氧化膜形成的绝缘膜212-1，从而减小电容值。类似地，在连接栅极电极41与布线132-4的接触部133-4的侧面上形成绝缘膜212-2，且在连接栅极电极43与布线132-3的接触部133-3的侧面上形成绝缘膜212-3。此外，在栅极电极43的侧面上形成侧壁213-1，且在栅极电极41的侧壁形成侧壁213-2。此外，在像素11G中，在P型外延层21上形成用于分离像素晶体管32的分离部204和205。
与相关技术的背表面照射型CMOS图像传感器类似，采用这种结构的像素11G能够将电荷从光电二极管33传输至N型区域201(FD部)。以此方式，可以使光电二极管33的电位充分深，并确保饱和电荷量。换句话说，如在像素11G中，通过采用将光电二极管33和像素晶体管32形成在深度方向上的不同的区域中的构造，可以将光电二极管33的电位设定为与相关技术的背表面照射型CMOS图像传感器相同的深度。以此方式，在将光电二极管33和像素晶体管32形成在深度方向上的不同的区域中的构造中，可以避免降低每单位面积的饱和电荷量。另外，通过设定将光电二极管33和像素晶体管32形成在深度方向上的不同的区域中的构造，例如，可以增大放大晶体管的面积，并可以比相关技术的背表面照射型CMOS图像传感器的结构减小更多噪声。
此外，可以将P型外延层21中的杂质浓度设定成充分高于硅基板22的杂质浓度，并可通过将沟道仅形成在底面部上将用于构成传输晶体管31的栅极电极41的侧壁部的阈值电压Vth设定成高于底面。
接着，将参考图24至图44对具有像素11G的固态成像器件1的制造方法的示例进行说明。
在此示例中，如图24所示，在固态成像器件1的制造方法中，使用SOI基板221，在SOI基板221中，BOX层(二氧化硅绝缘膜)222和SOI层(单晶硅膜)223层叠在硅基板22上。
如图25所示，在第二十一步骤中，通过向硅基板22注入p型杂质来形成表面钉扎层52(p+)，且通过注入n型杂质来形成N型区域33a(n+)。以此方式，形成了由表面钉扎层52和N型区域33a形成的PN结。
如图26所示，在第二十二步骤中，通过向硅基板22注入n型杂质来形成N型区域33b(n)，由此形成光电二极管33。此外，注入高浓度n型杂质且形成充当FD部的N型区域201(n)。然后，通过注入p型杂质来形成环绕光电二极管33的侧面的P阱53(p)，并在N型区域33b与N型区域201之间形成与P阱53连接的P型区202(p)。
如图27所示，在第二十三步骤中，通过在外延生成(原位掺杂的外延沉积)期间对硅基板22的表面执行掺杂来形成成为像素晶体管区域2(参考图1)的P型外延层21。
这里，当在对背表面侧进行处理时的光刻步骤中正表面和侧面匹配时，形成用作目标的掩膜。
如图28所示，在第二十四步骤中，在与形成有像素11G的区域不同的区域中形成沟槽232(例如，位置分离缺口等)。沟槽232是通过在除形成沟槽232的位置之外的位置处形成掩膜231并执行刻蚀形成的。
如图29所示，在第二十五步骤中，例如，在沟槽232中嵌入诸如氮化硅(SiN)之类的绝缘体233，并一起执行平坦化以及掩膜231的去除，从而形成标记。
如图30所示，在第二十六步骤中，对P型外延层21执行用于形成阱和沟道的杂质注入。此外，由于在形成型外延层21时的外延生长期间执行掺杂，所以可不必执行用于形成阱的杂质注入。此外，在P型外延层21上形成氧化膜123。
如图31所示，在第二十七步骤中，形成用于形成嵌入型栅极电极41的沟槽235。沟槽235是例如通过在除形成沟槽235的位置之外的位置上生成诸如氮化硅(SiN)之类的硬质掩膜234并执行刻蚀形成的。这里，期望将沟槽235形成为与N型区域201重叠，以便抑制沟槽235的图案和N型区域201的图案的对准偏移的影响。
此外，在形成沟槽235之后，通过在沟槽235的底面中注入n型杂质来形成沟道区域203。通过形成沟道区域203，在通过传输晶体管31传输电荷时被施加至栅极电极41的阈值电压Vth被设定成是可调节的。此外，通过在此步骤中形成沟道区域203，能够实现传输晶体管31的栅极电极41与沟道区域203的自对准。
此外，在图32中示出了执行第二十七步骤时的像素11G的平面布局。如图32所示，P阱53形成在光电二极管33和N型区域201的外围，且沟槽235形成为分离光电二极管33和N型区域201。换句话说，沟槽235形成为使得当平面地观察时，沟槽235的两端延伸至P阱53。
如图33所示，在第二十八步骤中，在P型外延层21的表面和沟槽235的内表面上形成栅极氧化膜123。然后，形成栅极电极43和栅极电极41，且通过执行栅极加工(gateworking)来形成像素晶体管32和传输晶体管31。例如，对于栅极电极43和栅极电极41，即使在不执行杂质注入的情况下，也适合使用诸如通过使用磷原位掺杂而变得导电的非晶硅之类的材料。原因在于，在执行杂质注入的情况下，难以将杂质注入至沟槽235的深的部分。
此外，在图34中示出了执行第二十八步骤时的像素11G的平面布局。如图34所示，P阱53形成在光电二极管33和N型区域201的外围，且沟槽235形成为分离光电二极管33和N型区域201。换句话说，沟槽235形成为使得当平面地观察时，沟槽235的两端延伸至P阱53。此外，在像素11G中，栅极电极43(这里，放大晶体管的栅极电极在图中被示为栅极电极43)和光电二极管33布置成当平面地观察时发生重叠。
如图35所示，在第二十九步骤中，通过注入p型杂质来形成用于分离像素晶体管32的分离部204和205。
如图36所示，在第三十步骤中，在栅极电极43的侧面上形成侧壁213-1，且在栅极电极41的侧面上形成侧壁213-2。另外，在此步骤中，执行活化退火(activationannealing)，以用于激活被注入到硅基板22和P型外延层21中的杂质。
如图37所示，在第三十一步骤中，形成用于构成布线层131的层间膜131-1。
如图38所示，在第三十二步骤中，形成用于形成接触部133-3的开口部236、用于形成接触部133-4的开口部237以及用于形成接触部211的开口部238。此时，开口部238是通过同时对层间膜131-1和P型外延层21进行处理直到暴露出充当FD部的N型区域201而形成的。
如图39所示，在第三十三步骤中，在层间膜131-1的表面和开口部236至238的内表面上形成绝缘膜239。
如图40所示，在第三十四步骤中，通过回蚀来去除形成在开口部236至238的底面上的绝缘膜239。以此方式，绝缘膜212-3形成在开口部236的侧面上，绝缘膜212-2形成在开口部237的侧面上且绝缘膜212-1形成在开口部238的侧面上。例如，通过形成绝缘膜212-1，可以防止接触部211与P型外延层21发生短路。
如图41所示，在第三十五步骤中，例如，在开口部236至238中嵌入诸如钨(W)、氮化钛(TiN)或钛(Ti)之类的金属。然后，通过使用化学机械研磨(CMP)的研磨来形成接触部133-3、接触部133-4和接触部211。
如图42所示，在第三十六步骤中，将布线132-3、布线132-4和布线132-6形成为与接触部133-3、接触部133-4和接触部211连接。然后，通过层叠层间膜来形成布线132-1、布线132-2和布线132-5，并且通过进一步层叠层间膜来形成由多层布线层形成的布线层131。
如图43所示，在第三十七步骤中，例如，在经由由二氧化硅(SiO2)形成并用于接合的绝缘层241将支撑基板242接合至布线层131并使其翻转之后，对背表面侧执行对BOX层222(图23)的剥离。
如图44所示，在第三十八步骤中，在硅基板22上形成防反射膜23，形成挡光金属56并层叠滤色层24之后，在滤色层24上形成片上透镜25。
可由具有上述步骤的制造方法制造具有像素11G的固态成像器件1。
接着，图45图示了作为图23的像素11G的变形例(第九实施例)的像素11H的构造示例的剖面图。此外，在图45的像素11H中，与图23的像素11G相同的构造使用相同的附图标记，且不再详细说明这些构造。
像素11H的构造与图23的像素11G的构造的不同点在于，使用形成在P型外延层21中的N型区域301和形成在布线层131中的接触区域302，以便增加来自充当FD部的N型区域201的电荷。即，N型区域301形成为在P型外延层21的深度方向上延伸，以通过穿透P型外延层21连接到N型区域201，且接触区域302形成为连接N型区域301与布线132-6。
与图23中的像素11G类似，以此方式构造的像素11H能够提高光电二极管33的饱和信号量和灵敏度特性。
接着，将参考图46至49示例说明具有像素11H的固态成像器件1的制造方法。
例如，在像素11H的制造步骤中，以与像素11G相同的方式执行上述的从第二十一步骤(图25)至第三十步骤(图36)的处理，且在执行第三十步骤中的活化退火之前执行下面的处理。
如图46所示，在第四十一步骤中，通过在多个阶段中将n型杂质注入至P型外延层21将N型区域301形成为直到P型外延层21的表面，以使N型区域301连接到N型区域201并在P型外延层21的深度方向上延伸。
如图47所示，在第四十二步骤中，形成用于构成布线层131的层间膜131-1。
如图48所示，在第四十三步骤中，以与上述第三十二步骤相同的方式形成开口部，且以与上述第三十五步骤相同的方式形成接触部133-3、接触部133-4和接触区域302。此时，用于形成接触区域302的开口部形成为使得P型外延层21没有被挖除，所以可将接触区域302的侧面形成为不与P型外延层21接触，且在开口部上形成绝缘膜的步骤变得不必要。
如图49所示，在第四十四步骤中，以与第三十六步骤相同的方式形成由多层布线层构成的布线层131。随后，执行防反射膜23、挡光金属56、滤色层24和片上透镜25的形成步骤。
可由具有上述步骤的制造方法制造具有像素11H的固态成像器件1。
接着，图50示出了像素11的第十实施例的构造示例的剖面图。
例如，如图50所示，像素11J的构造与图4的像素11的构造的共同点在于，光电二极管33形成在硅基板22中，且像素晶体管32形成在P型外延层21中。然而，像素11J的构造与图4的像素11的构造的不同点在于，在P型外延层21中形成光电二极管302和表面钉扎层301。
即，在像素11J中，在光电二极管33形成在硅基板22中且P型外延层21形成在硅基板22上之后在P型外延层21中形成用于执行光电转换的光电二极管302。此外，光电二极管302形成为经由沟道区域54与传输晶体管31的栅极电极41相邻，且与光电二极管33的电荷类似，由光电二极管302生成的电荷经由传输晶体管31传输。
以此方式，在像素11J中，通过在P型外延层21上设置除硅基板22的光电二极管33之外的光电二极管302，可以通过光电二极管33和光电二极管302来执行光电转换并累积电荷。以此方式，可以整体上增加像素11J的饱和电荷量，并提高灵敏度特性。
接着，在图51中示出了作为图50中的像素11J的构造示例(第十一实施例)的像素11K的构造示例的剖面图。
例如，相比于图50中的像素11J在P型外延层21上形成一个光电二极管302，在像素11K中，多个光电二极管302形成为在P型外延层21的深度方向(图中的垂直方向)上层叠。即，如图51所示，在像素11K中，在P型外延层21上设置有层叠N层的光电二极管302-1至302-N和表面钉扎层301-1至301-N。
以此方式，例如，像素11K能够增加光电二极管电容值(高电压界面)而使其超过像素11J中的光电二极管电容值，且能够通过将光电二极管302-1至302-N改变成多级来实现饱和电荷量的增加。
接着，在图52中示出了作为图51中的像素11L的变形例(第十二实施例)的像素11K的构造示例的剖面图。
例如，相比于在图51中的像素11K(其中，具有大体上相同面积的多个光电二极管302通过层叠而形成在P型外延层21上)，如图52所示，在像素11L中，多层的光电二极管302中的一部分光电二极管形成为在P型外延层21上具有不同面积。换句话说，对于像素11L，布置在硅基板22和P型外延层21附近的第N层的光电二极管302-N'和表面钉扎层301-N'的面积形成为宽于其它光电二极管302和表面钉扎层301的面积。
即，在像素11L中，多层的光电二极管302之中的布置在P型外延层21的表面附近的部分光电二极管302的面积形成为宽于其它光电二极管302的面积。此时，在不侵占P型外延层21中的形成有像素晶体管32的区域的范围内，较宽的形成的光电二极管302的面积被设定为像素11L的形成区域中的最大面积。此外，在图52的示例中，一层光电二极管302-N'较宽地形成。然而，本发明不限于一层。即，可以将P型外延层21的表面附近的预定数量层的光电二极管302的面积形成为宽于其它光电二极管302的面积。以此方式，可以减小P型外延层21中的无效区域，并可以进一步实现饱和电荷量的增加。
此外，在本实施例中，采用了如下构造的固态成像器件1：相对于N型硅基板22，形成P型外延层21。然而，也可以采用相反的构造，即相对于P型硅基板，形成N型外延层。
另外，可以例如将上述固态成像器件1应用至诸如数码相机或数码摄像机的图像采集系统、包括图像采集功能的移动电话和其它包括图像采集功能的装置之类的各种电子装置。
图53是示出了安装在电子装置中的成像器件的构造示例的框图。
如图53所示，成像装置501被构造成包括光学系统502、成像元件503、信号处理电路504、监控器505和存储器506，并能够采集静态图像和移动图像。
光学系统502被构造成具有一个或多个透镜，且将来自物体的图像光(入射光)引导至成像元件503，从而在成像元件503的光接收面(传感器部)上形成图像。
成像元件503被应用于具有每个上述构造示例的像素11的固态成像器件1。在成像元件503中，经由光学系统502根据形成在光接收面上的图像来在预定时段内累积电子。然后，将根据累积在成像元件503中的电子的信号提供至信号处理电路504。
信号处理电路504对从成像元件503输出的像素信号执行各种信号处理。通过信号处理电路504执行信号处理而获得的图像(图像数据)被提供至监控器505而进行显示或被提供至储器506而进行存储(记录)。
在以此方式构造的图像采集装置501中，可以提高饱和电荷量和灵敏度特性并可以通过应用具有上述各种构造示例的像素11的固态成像器件1的构造来获得具有更好的图像质量的图像。
此外，本发明还可采用下列构造。
(1)一种固态成像器件，其包括：光电二极管，其针对每个像素设置并通过执行光电转换来生成与接收的光量一致的电荷；传输晶体管，其传输由所述光电二极管生成的所述电荷；像素晶体管，其包括用于驱动所述像素所需的预定数量的晶体管但不包括所述传输晶体管；光电二极管区域，在所述光电二极管区域中形成有所述光电二极管；以及晶体管区域，其形成为在深度方向上与所述光电二极管区域分离，且在所述晶体管区域中形成有所述像素晶体管，在所述光电二极管区域中形成所述光电二极管之后，所述晶体管区域形成为与所述光电二极管区域层叠。
(2)如(1)所述的固态成像器件，其中，所述晶体管区域是通过对作为所述光电二极管区域的硅基板的表面执行外延生长而形成的外延层，且所述像素晶体管形成在所述外延层的表面中。
(3)如(1)或(2)中任一项所述的固态成像器件，其中，所述传输晶体管被构造成具有栅极电极，所述栅极电极被嵌入以从所述晶体管区域的所述正表面侧穿透至所述光电二极管。
(4)如(1)至(3)中任一项所述的固态成像器件，其中，所述传输晶体管形成在挖除部的底面上，所述挖除部是通过从所述晶体管区域的所述正侧面挖除所述晶体管区域直到暴露出所述光电二极管区域而形成的。
(5)如(1)至(4)中任一项所述的固态成像器件，其还包括扩散层，所述扩散层形成为直到所述晶体管区域附近并与所述光电二极管区域的所述光电二极管接触；其中，所述传输晶体管形成在所述晶体管区域的表面中，以经由所述扩散层传输由所述光电二极管生成的电荷。
(6)如(1)至(5)中任一项所述的固态成像器件，其还包括元件分离部，所述元件分离部用于在所述晶体管区域中使所述像素与相邻的像素分离。
(7)如(1)至(6)中任一项所述的固态成像器件，其还包括第一元件分离部和第二元件分离部，所述第一元件分离部使所述晶体管区域中的所述像素与相邻像素分离，所述第二元件分离部使所述晶体管区域中的所述像素与相邻像素分离并具有与所述第一元件分离部连接的结构。
(8)如(1)至(7)中任一项所述的固态成像器件，其还包括具有高杂质浓度杂质区，所述高杂质浓度杂质区布置在所述光电二极管区域与所述晶体管区域之间，并且是通过执行外延生长形成的。
(9)如(1)至(8)中任一项所述的固态成像器件，其还包括用于使所述光电二极管与所述晶体管区域中的所述像素晶体管分离的杂质区。
(10)如(1)至(9)中任一项所述的固态成像器件，其中，在所述光电二极管区域中形成用于传输由所述光电二极管生成的电荷的浮动扩散部，且所述传输晶体管包括被嵌入到所述晶体管区域中的栅极电极。
(11)如(1)至(10)中任一项所述的固态成像器件，其还包括由被嵌入到晶体管区域中的导体形成的接触部，所述接触部通过穿透所述晶体管区域而连接到所述浮动扩散部。
(12)如(1)至(11)中任一项所述的固态成像器件，其还包括杂质区，所述杂质区形成为通过穿透所述晶体管区域而连接到所述浮动扩散部并在所述晶体管区域的深度方向上延伸。
(13)如(1)至(12)中任一项所述的固态成像器件，其中，在所述晶体管区域中形成通过执行光电转换生成与接收的光量相一致的电荷的第二光电二极管。
(14)如(1)至(13)中任一项所述的固态成像器件，其中，多个第二光电二极管形成为在所述晶体管区域的深度方向上层叠。
(15)如(1)至(14)中任一项所述的固态成像器件，其中，在所述多个第二光电二极管之中，布置在所述晶体管区域与所述光电二极管区域的界面附近的部分所述第二光电二极管形成为具有比其它第二光电二极管的面积更大的面积。
[1]一种固态成像器件，其包括：硅基板；至少第一光电二极管，所述第一光电二极管形成在所述硅基板中；外延层，所述外延层的第一表面与所述硅基板的表面相邻；传输晶体管，所述传输晶体管的栅极电极从所述至少第一光电二极管延伸至所述外延层的与所述第一表面相对的第二表面。
[2]如[1]所述的固态成像器件，其还包括：浮动扩散部，所述浮动扩散部形成在所述外延层中并电接触所述传输晶体管的所述栅极电极。
[3]如[1]或[2]所述的固态成像器件，其还包括：多个像素晶体管，所述多个像素晶体管形成在所述外延层中。
[4]如[3]所述的固态成像器件，其中，所述多个像素晶体管与所述硅基板的形成有所述至少第一光电二极管的至少一部分重叠。
[5]如[1]至[4]中任一项所述的固态成像器件，其还包括：第二光电二极管，所述第二光电二极管形成在所述外延层中。
[6]如[5]所述的固态成像器件，其中，所述第二光电二极管电接触所述传输晶体管的所述栅极电极。
[7]如[1]至[6]中任一项所述的固态成像器件，其还包括：形成在所述外延层中的多个光电二极管。
[8]如[7]中所述的固态成像器件，其中，所述第一光电二极管和形成在所述外延层中的所述光电二极管电接触所述传输晶体管的所述栅极电极。
[9]如[8]所述的固态成像器件，其还包括：多个钉扎层，形成在所述外延层中的所述多个光电二极管通过所述多个钉扎层层叠在深度方向上。
[10]如[9]所述的固态成像器件，其中，在与所述外延层的所述第一表面平行的平面上，形成在所述外延层中的所述多个外延层中的至少一者的面积不同于形成在所述外延层中的所述多个光电二极管中的其它光电二极管的至少一者的面积。
[11]如[10]所述的固态成像器件，其中，形成在所述外延层中的所述光电二极管与形成在所述硅基板中的所述光电二极管的至少一部分重叠。
[12]如[11]所述的固态成像器件，其还包括：浮动扩散部，所述浮动扩散部的至少一部分与所述第一光电二极管的至少一部分重叠。
[13]如[12]所述的固态成像器件，其还包括：多个像素晶体管，所述多个像素晶体管形成在所述外延层中并与所述第一光电二极管的至少一部分重叠。
[14]一种固态成像器件，其包括：多个像素，每个所述像素形成在半导体基板中，且所述多个像素关于中心点对称；外延层，其位于所述半导体基板上；浮动扩散部，所述浮动扩散部形成在所述外延层中；多个传输栅极电极，每个所述像素通过一个所述传输栅极电极电连接到所述浮动扩散部。
[15]如[14]所述的固态成像器件，其中，所述多个像素布置成关于所述浮动扩散部对称。
[16]如[15]所述的固态成像器件，其还包括：多个像素晶体管，所述像素晶体管形成在所述外延层中。
[17]如[15]或[16]所述的固态成像器件，其中，所述多个传输栅极电极布置成关于所述浮动扩散部对称。
[18]一种用于制造固态成像器件的方法，其包括：在硅基板中形成光电二极管；在所述硅基板上形成外延层；通过进行从所述外延层的表面至所述硅基板的挖除来形成挖除部，所述挖除部到达P型阱，所述P型阱环绕所述光电二极管的N型区域；通过在所述挖除部的内表面上形成栅极氧化膜来形成栅极电极。
[19]一种电子装置，其包括：光学系统；包括固态成像器件的成像元件，所述固态成像器件从所述光学系统接收光，所述固态成像器件包括：片上透镜；防反射膜；硅基板，所述防反射膜与所述硅基板的第一表面连接，且所述片上透镜通过至少所述防反射膜而与所述硅基板的所述第一表面分离；至少第一光电二极管，所述第一光电二极管形成在所述硅基板中；外延层，所述外延层的第一表面与所述硅基板的表面相邻；传输晶体管，所述传输晶体管的栅极电极从所述至少第一光电二极管延伸至所述外延层的与所述第一表面相对的第二表面；信号处理电路，所述信号处理电路从所述成像元件接收信号。
[20]一种电子装置，其包括：光学系统；包括固态成像器件的成像元件，所述固态成像器件从所述光学系统接收光，所述固态成像器件包括：多个像素，每个所述像素形成在半导体基板中，所述多个像素关于中心点对称；外延层，其位于所述半导体基板上；浮动扩散部，所述浮动扩散部形成在所述外延层中；多个传输栅极电极，每个所述像素通过一个所述传输栅极电极电连接到所述浮动扩散部；信号处理电路，所述信号处理电路从所述成像元件接收信号。
此外，本发明不限于上述实施例，且可以在不偏离本发明的主旨的范围中进行各种修改。
[附图标记列表]
1 固态成像器件 2 像素晶体管区域
3 光电二极管区域 11 像素
12 共用像素 21 P型外延层
22 硅基板 23 防反射膜
24 滤色层 25 片上透镜
31 传输晶体管 32 像素晶体管
33 光电二极管 41 栅极电极
42 N型区域 43 栅极电极
44，45 N型区域。

Claims (19)

1.一种成像器件，其包括：
第一半导体层，所述第一半导体层具有第一表面和与所述第一表面相对的第二表面，所述第一表面是所述第一半导体层的光入射侧；
光电转换区域，所述光电转换区域包括设置在所述第一半导体层中的PN结；
第一晶体管，所述第一晶体管包括第一掺杂区域、第二掺杂区域和具有栅极电极的栅极结构，所述第一晶体管的所述第一掺杂区域和所述第二掺杂区域在所述第一晶体管的所述栅极结构的相对两侧设置在所述第一半导体层的所述第二表面上，其中所述第一晶体管的沟道区域存在于所述第一半导体层的所述第二表面上并在所述第一晶体管的所述第一掺杂区域和所述第二掺杂区域之间；
第二半导体层，所述第二半导体层在所述第一半导体层上并且具有第三表面和与所述第三表面相对的第四表面，所述第二半导体层的所述第三表面面向所述第一半导体层的所述第二表面；和
第二晶体管，所述第二晶体管包括源极、漏极和具有栅极电极的栅极结构，所述第二晶体管的所述源极和所述漏极在所述第二晶体管的所述栅极结构的相对两侧设置在所述第二半导体层的所述第四表面上，其中所述第二晶体管的沟道区域存在于所述第二半导体层的所述第四表面上并在所述第二晶体管的所述源极和所述漏极之间，
其中所述第一晶体管的所述栅极结构包括第一面和与所述第一面相对的第二面，所述第一晶体管的所述栅极结构的所述第一面与所述第二半导体层的所述第三表面共面。
2.根据权利要求1所述的成像器件，其中所述第一晶体管是传输晶体管。
3.根据权利要求1所述的成像器件，其中所述第二晶体管是放大晶体管。
4.根据权利要求1-3中任一项所述的成像器件，其中所述第一晶体管的栅极设置在所述第一半导体层的所述第二表面上。
5.根据权利要求1-3中任一项所述的成像器件，其中所述第一晶体管的栅极的一部分设置在所述第一半导体层中。
6.根据权利要求1-3中任一项所述的成像器件，其中所述第一晶体管的栅极的一部分与所述光电转换区域接触。
7.根据权利要求1-3中任一项所述的成像器件，其中所述第二晶体管的栅极设置在所述第二半导体层的所述第四表面上。
8.根据权利要求7所述的成像器件，其中所述第一晶体管包括设置在所述第一半导体层中的半导体区域，所述半导体区域经由布线电连接到所述第二晶体管的所述栅极。
9.根据权利要求1-3中任一项所述的成像器件，其还包括多层布线层，其中所述第二半导体层设置在所述多层布线层与所述第一半导体层之间。
10.根据权利要求1-3中任一项所述的成像器件，其中所述第二半导体层具有p型导电性。
11.根据权利要求1-3中任一项所述的成像器件，其还包括半导体区域，所述半导体区域具有p型导电性并设置在所述第一半导体层的所述第二表面与所述光电转换区域之间。
12.根据权利要求1-3中任一项所述的成像器件，其还包括第一半导体区域和第二半导体区域，所述第一半导体区域和所述第二半导体区域具有p型导电性并且在剖面图中设置在所述光电转换区域的两侧。
13.根据权利要求1-3中任一项所述的成像器件，其还包括防反射膜，所述防反射膜设置在所述第一半导体层的所述第一表面的下方。
14.根据权利要求1-3中任一项所述的成像器件，其中所述第一晶体管的栅极设置在所述第一半导体层的所述第二表面上，以及
其中所述第二晶体管的栅极设置在所述第二半导体层的所述第四表面上。
15.根据权利要求14所述的成像器件，其中所述第一晶体管包括设置在所述第一半导体层中的第一半导体区域，所述第一半导体区域经由布线电连接到所述第二晶体管的所述栅极。
16.根据权利要求15所述的成像器件，其还包括第二半导体区域，所述第二半导体区域具有p型导电性并设置在所述第一半导体层的所述第二表面与所述光电转换区域之间。
17.根据权利要求16所述的成像器件，其还包括第三半导体区域和第四半导体区域，所述第三半导体区域和所述第四半导体区域具有p型导电性并且在剖面图中设置在所述光电转换区域的两侧。
18.根据权利要求15所述的成像器件，其中所述第二半导体层包括挖除区域，以及
其中所述第一半导体区域设置在所述挖除区域的下方。
19.一种电子装置，其包括：
光学系统；
信号处理电路；和
根据权利要求1-18中任一项所述的成像器件。
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