CN114600244A - 成像设备和电子设备 - Google Patents

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Abstract

本发明提供了可以降低噪声的成像设备以及使用该成像设备的电子设备。该成像设备包括光接收元件和用于读取由光接收元件光电转换的电信号的读取电路。读取电路中包括的场效应晶体管具有形成有沟道的半导体层、覆盖半导体层的栅极电极以及布置在半导体层和栅极电极之间的栅极绝缘膜。该半导体层具有主表面和第一侧面，该第一侧面在场效应晶体管的栅极宽度方向上位于主表面的一个端侧上。栅极电极具有隔着栅极绝缘膜面向主表面的第一部分和隔着栅极绝缘膜面向第一侧面的第二部分。第一侧面的晶体平面是(100)平面或与(100)平面等效的平面。

Description

成像设备和电子设备
技术领域
本发明涉及成像设备和电子设备。
背景技术
包括具有至少一个鳍部的栅极电极的固态成像设备是已知的(例如，参见专利文献1)。
现有技术文献
专利文献
专利文献1：JP 2017-183636 A
发明内容
技术问题
希望降低成像设备中的噪声。
本发明是鉴于这种情况而提出的，并且其目的是提供一种能够降低噪声的成像设备以及使用该成像设备的电子设备。
问题的解决方案
根据本发明的一个方面的成像设备包括光接收元件和被构造为读取由光接收元件光电转换的电信号的读取电路。读取电路中包括的场效应晶体管包括形成有沟道的半导体层、被构造为覆盖半导体层的栅极电极以及设置在半导体层和栅极电极之间的栅极绝缘膜。半导体层包括主表面和在场效应晶体管的栅极宽度方向上位于主表面的一个端侧上的第一侧面。栅极电极包括被构造成隔着栅极绝缘膜面向主表面的第一部分以及被构造成隔着栅极绝缘膜面向第一侧面的第二部分。第一侧面的晶体平面为(100)平面或与(100)平面等效的平面。
据此，读取电路中包括的场效应晶体管可以降低上面形成有沟道的第一侧面的界面状态(interface state)，并可以降低在界面状态中捕获的电荷(例如，电子)。因此，成像设备可以降低由上述界面状态引起的噪声(例如，1/f噪声)。
根据本发明的一个方面的电子设备包括光学部件、透过光学部件的光入射到其上的成像设备以及被构造为处理从成像设备输出的信号的信号处理电路。成像设备包括光接收元件和被构造为读取由光接收元件光电转换的电信号的读取电路。读取电路中包括的场效应晶体管包括形成有沟道的半导体层、被构造为覆盖半导体层的栅极电极以及设置在半导体层和栅极电极之间的栅极绝缘膜。半导体层包括主表面和在场效应晶体管的栅极宽度方向上位于主表面的一个端侧上的第一侧面。栅极电极包括被构造成隔着栅极绝缘膜面向主表面的第一部分以及被构造成隔着栅极绝缘膜面向第一侧面的第二部分。第一侧面的晶体平面为(100)平面或与(100)平面等效的平面。
据此，电子设备可以使用能够降低噪声的成像设备。因此，可以实现电子设备的性能的改进。
附图说明
图1是示出根据本发明的第一实施例的成像设备的构造示例的示意图。
图2是示出根据本发明的第一实施例的像素单元的构造示例的电路图。
图3是示意地示出根据本发明第一实施例的成像设备中的复位晶体管、放大晶体管和选择晶体管的第一布置示例的平面图。
图4是示意地示出根据本发明第一实施例的成像设备中的复位晶体管、放大晶体管和选择晶体管的第二布置示例的平面图，
图5是示出根据本发明第一实施例的放大晶体管的构造示例的横截面图。
图6是示出根据本发明第一实施例的放大晶体管的构造示例的横截面图。
图7是示出根据本发明的第一实施例的成像设备的构造示例的横截面图。
图8是示意地示出在本发明的实施例中使用45°切口基板的情况下场效应晶体管和切口之间的位置关系的平面图。
图9是按照过程顺序示出用于制造根据本发明的第一实施例的成像设备的方法的横截面图。
图10是按照过程顺序示出用于制造根据本发明的第一实施例的成像设备的方法的横截面图。
图11是按照过程顺序示出用于制造根据本发明的第一实施例的成像设备的方法的横截面图。
图12是按照过程顺序示出用于制造根据本发明的第一实施例的成像设备的方法的横截面图。
图13是按照过程顺序示出用于制造根据本发明的第一实施例的成像设备的方法的横截面图。
图14是按照过程顺序示出用于制造根据本发明的第一实施例的成像设备的方法的横截面图。
图15是示出根据本发明的第一实施例的变形例的成像设备的构造的横截面图。
图16是示意地示出在本发明的实施例中使用0°切口基板的情况下场效应晶体管和切口之间的位置关系的平面图，
图17是示意地示出根据本发明第二实施例的成像设备中的复位晶体管、放大晶体管和选择晶体管的布置示例的平面图。
图18是示出根据本发明的示例的场效应晶体管的界面状态和根据比较示例的场效应晶体管的界面状态的测量结果的图。
图19是示出根据本发明实施例的成像设备的第一具体示例的横截面图。
图20是示出根据本发明实施例的成像设备的第二具体示例的横截面图。
图21是示出根据本发明实施例的成像设备的第二具体示例并示出传感器像素和读取电路的示例的电路图。
图22是示出根据本发明实施例的成像设备的第二具体示例并示出垂直方向上的横截面构造的示例的图。
图23是示出将根据本发明的技术应用于电子设备的示例的概念图。
具体实施方式
下面将参考附图说明本发明的实施例。在以下说明中参考的附图的图示中，相同或相似的部分将由相同或相似的附图标记表示。然而，应当注意，附图是示意图，并且厚度和平面尺寸之间的关系、各层的厚度比率等与实际不同。因此，应当在考虑以下说明的情况下确定具体厚度和尺寸。此外，毋庸置疑的是，在附图中包括在附图之间具有不同尺寸关系和比率的部分。
应当理解，以下说明中的诸如向上、向下等方向的定义仅仅是为了便于解释而提供的定义，并不旨在限制本发明的技术思想。例如，很明显的是，当对象在旋转90°后观察时，向上和向下的方向被解释为转换为向左和向右的方向，并且当对象在旋转180°后观察时，向上和向下的方向被解释为翻转。
在以下说明中，例如，在P型半导体中，可将+添加到导电类型以进行说明。添加有+的P型半导体意味着P型杂质浓度相对地高于没有添加+的P型半导体。然而，当半导体具有相同的P和P时，这并不意味着各个半导体的杂质浓度完全相同。
<第一实施例>
(总体构造)
图1是示出根据本发明的第一实施例的成像设备100的构造示例的示意图。成像设备100例如包括第一基板单元110、第二基板单元120和第三基板单元130。成像设备100是具有通过接合第一基板单元110、第二基板单元120和第三基板单元130而构造成的三维结构的成像设备。
第一基板单元110、第二基板单元120和第三基板单元130依次层叠。
第一基板单元110具有半导体基板111和设置在半导体基板111上的多个传感器像素112。多个传感器像素112执行光电转换。在第一基板单元110的像素区域113中，多个传感器像素112设置成矩阵形状。第二基板单元120具有半导体基板121、设置在半导体基板121上的读取电路122、设置在半导体基板121上且在行方向上延伸的多条像素驱动线123以及设置在半导体基板121上且在列方向上延伸的多条垂直信号线124。读取电路122基于从传感器像素112输出的电荷输出像素信号。针对每四个传感器像素112设置一个读取电路122。
第三基板单元130具有半导体基板131和设置在半导体基板131上的逻辑电路132。逻辑电路132具有处理像素信号的功能，并且例如具有垂直驱动电路133、列信号处理电路134、水平驱动电路135和系统控制电路136。
垂直驱动电路133例如按照顺序逐行选择多个传感器像素112。列信号处理电路134例如对从由垂直驱动电路133选择的行中的每个传感器像素112输出的像素信号执行相关双采样(CDS)处理。列信号处理电路134例如通过执行CDS处理来提取像素信号的信号电平，并保持与由每个传感器像素112接收的光量相对应的像素数据。例如，水平驱动电路135顺序地将保持在列信号处理电路134中的像素数据输出到外部。系统控制电路136例如控制逻辑电路132中的每个块(垂直驱动电路133、列信号处理电路134和水平驱动电路135)的驱动。
此外，尽管图1示出了其中第一基板单元110和第二基板单元120由单独的基板构成的情况，但这仅是一个示例。第一基板单元110和第二基板单元120可以由一个基板构成。例如，第一基板单元110可以设置有多个传感器像素112和读取电路122。稍后说明的图3和17例示了其中在第一基板单元110上设置多个传感器像素112和读取电路122(包括放大晶体管AMP、复位晶体管RST和选择晶体管SEL)的情况。稍后说明的图4例示了其中在第一基板单元110上设置传感器像素112并且在第二基板单元120上设置读取电路122的情况。
图2是示出根据本发明的第一实施例的像素单元PU的构造示例的电路图。如图2所示，在成像设备100中，四个传感器像素112电连接到一个读取电路122以形成一个像素单元PU。四个传感器像素112共用一个读取电路122，并且四个传感器像素112的每个输出被输入到被共用的读取电路122。
每个传感器像素112具有彼此共用的组成元件。在图2中，为了将每个传感器像素112的组成元件彼此区分，在每个传感器像素112的组成元件的附图标记(例如，稍后说明的PD、TG和FD)的末端添加识别编号1、2、3或4。在下文不需要将每个传感器像素112的组成元件彼此区分的情况下，将省略每个传感器像素112的组成元件的附图标记的末端的识别编号。
例如，每个传感器像素112具有光电二极管PD(本发明的“光接收元件”的示例)、电连接到光电二极管PD的传输晶体管TR以及暂时保持经由传输晶体管TR从光电二极管PD输出的电荷的浮动扩散部FD。传输晶体管TR是N型场效应晶体管。浮动扩散部FD是N型杂质扩散层。
光电二极管PD执行光电转换，以根据接收的光量产生电荷(电信号)。光电二极管PD的阴极电连接到传输晶体管TR的源极，并且光电二极管PD的阳极电连接到参考电位线(例如，接地)。传输晶体管TR的漏极电连接到浮动扩散部FD，并且传输晶体管TR的栅极电极电连接到像素驱动线123。传输晶体管TR例如是互补金属氧化物半导体(CMOS)晶体管。传输晶体管TR的栅极电极称为传输栅极TG。
共用一个读取电路122的传感器像素112中的每一者的浮动扩散部FD彼此电连接，并且还电连接到公共读取电路122的输入端。读取电路122例如包括放大晶体管AMP、复位晶体管RST和选择晶体管SEL。放大晶体管AMP、复位晶体管RST和选择晶体管SEL是N型场效应晶体管。此外，必要时可以省略选择晶体管SEL。
复位晶体管RST的源极(读取电路122的输入端)电连接到浮动扩散部FD，并且复位晶体管RST的漏极电连接到放大晶体管AMP的漏极和电源线VDD。复位晶体管RST的栅极电极电连接到像素驱动线123(参见图1)。放大晶体管AMP的源极电连接到选择晶体管SEL的漏极，并且放大晶体管AMP的栅极电极电连接到复位晶体管RST的源极。选择晶体管SEL的源极(读取电路122的输出端)电连接到垂直信号线124，并且选择晶体管SEL的栅极电极电连接到像素驱动线123(参见图1)。
由于上述连接关系，传输晶体管TR接通或断开光电二极管PD和浮动扩散部FD之间的连接。放大晶体管AMP放大暂时存储在浮动扩散部FD中的电信号。选择晶体管SEL接通或断开放大晶体管AMP和垂直信号线124之间的连接。复位晶体管RST接通或关断浮动扩散部FD和电源线VDD之间的连接。
当传输晶体管TR接通时，传输晶体管TR将光电二极管PD的电荷传输到浮动扩散部FD。复位晶体管RST将浮动扩散部FD的电位复位成预定电位。当复位晶体管RST接通时，浮动扩散部FD的电位被复位成电源线VDD的电位。选择晶体管SEL控制来自读取电路122的像素信号(电信号)的输出时序。
放大晶体管AMP根据保持在浮动扩散部FD中的电荷水平生成用作像素信号的电压信号。放大晶体管AMP构成源极跟随器型放大器，并输出具有与由光电二极管PD产生的电荷的水平相对应的电压的像素信号。当选择晶体管SEL接通时，放大晶体管AMP放大浮动扩散部FD的电位，并经由垂直信号线124向列信号处理电路134输出与电位相对应的电压。
(场效应晶体管的布置和构造)
图3是示意地示出根据本发明的第一实施例的成像设备100中的复位晶体管RST、放大晶体管AMP和选择晶体管SEL的第一布置示例的平面图，如上所述，在图3所示的示例中，光电二极管PD、传输晶体管TR、复位晶体管RST、放大晶体管AMP和选择晶体管SEL设置在第一基板单元110上。
构成第一基板单元110的半导体基板111(参见图1)的主表面(例如，上表面)具有晶体平面(crystal plane)，该晶体平面是(100)平面或与(100)平面等效的平面。此外，作为与(100)平面等效的平面，可以提及的是(010)平面、(001)平面、(-100)平面、(0-10)平面和(00-1)平面。在本说明书中，为了便于解释，与(100)平面等效的平面可以简单地称为(100)平面。此外，晶体平面的法线方向是晶体取向。(100)平面的晶体取向为<100>方向。在本说明书中，为了便于解释，(100)平面的晶体取向和与(100)平面等效的平面的晶体取向都被简称为<100>方向。
如图3所示，在第一基板单元110中，传输晶体管TR布置成使得其栅极长度方向平行于<100>方向。栅极长度方向是从场效应晶体管的源极到漏极的方向。类似地，复位晶体管RST、放大晶体管AMP和选择晶体管SEL也布置成使得它们的栅极长度方向平行于<100>方向。
在本发明的实施例中，在复位晶体管RST、放大晶体管AMP和选择晶体管SEL中的至少放大晶体管AMP中，形成有沟道的半导体层的形状为鳍形。不仅在放大晶体管AMP中，而且在复位晶体管RST和选择晶体管SEL中，形成有沟道的半导体层的形状可以是鳍形。
图4是示意地示出根据本发明的第一实施例的成像设备100中的复位晶体管RST、放大晶体管AMP和选择晶体管SEL的第二布置示例的平面图。如上所述，在图4所示的示例中，在第二基板单元120中设置复位晶体管RST、放大晶体管AMP和选择晶体管SEL。在图4中，为了图示复位晶体管RST、放大晶体管AMP和选择晶体管SEL的栅极电极RG、AG和SG以及半导体层21，省略了层间绝缘膜57(参见图7)的图示。
图5和6是示出根据本发明第一实施例的放大晶体管AMP的构造示例的横截面图。图5示出了图4所示平面图沿线A-A'的横截面。图6示出了图4所示平面图沿线B-B'的横截面。图7是示出根据本发明的第一实施例的成像设备100的构造示例的横截面图。图7示出了图4所示平面图沿线C-C'的横截面，并示出了包括第一基板单元110和第二基板单元120的层叠体的横截面。
如图4所示，第二基板单元120设置有复位晶体管RST、放大晶体管AMP和选择晶体管SEL。如图4至7所示，放大晶体管AMP具有形成有沟道的P型半导体层21、覆盖半导体层21的栅极电极AG和布置在半导体层21和栅极电极AG之间的栅极绝缘膜25。
构成第二基板单元120的半导体基板121(参见图1)的主表面(例如，上表面)具有晶体平面，该晶体平面是(100)平面或与(100)平面等效的平面。半导体层21例如是半导体基板121的一部分，并且由单晶硅制成。半导体层21是通过蚀刻半导体基板121的上表面21a侧的一部分而形成的部分。半导体层21的形状例如为鳍形。例如，鳍形是矩形平行六面体形状，其在其栅极长度方向上长，且在其与栅极长度方向正交的栅极宽度方向上短。半导体层21在栅极宽度方向上的长度(宽度)L1优选为300nm以下。因此，可以获得鳍限制效应。鳍限制效应是用作沟道的半导体层被栅极电极包围的效应，由此电流在与半导体层和栅极氧化膜之间的界面分离的部分中流动。
半导体层21具有上表面21a(本发明的“主表面”的示例)、第一侧面21b和第二侧面21c。在放大晶体管AMP的栅极宽度方向上，第一侧面21b位于上表面21a的一个端侧上，并且第二侧面21c位于上表面21a的一个端侧上。上表面21a、第一侧面21b和第二侧面21c中的每一者的晶体平面是(100)平面，并且它们的作为晶体平面法线方向的晶体取向是<100>方向。
放大晶体管AMP具有多个鳍形半导体层21。多个半导体层21在放大晶体管AMP的栅极宽度方向上间隔地并排布置。
设置有栅极绝缘膜25，以覆盖半导体层21的上表面21a、第一侧面21b和第二侧面2121c。栅极绝缘膜20例如由氧化硅膜(SiO2膜)制成。
栅极电极AG隔着栅极绝缘膜25覆盖半导体层21。例如，栅极电极AG具有隔着栅极绝缘膜25面向半导体层21的上表面21a的第一部分31、隔着栅极绝缘膜25面向半导体层21的第一侧面21b的第二部分32以及隔着栅极绝缘膜25面向半导体层21的第二侧面21c的第三部分33。第二部分32和第三部分33连接到第一部分31的下表面。
因此，栅极电极AG可以同时向半导体层21的上表面21a、第一侧面21b和第二侧面21c施加栅极电压。也就是说，栅极电极30可以从三个方向(上侧和左右两侧)同时向半导体层21施加栅极电压。因此，栅极电极30可以完全耗尽半导体层21。栅极电极30例如由多晶硅(Poly-Si)膜制成。
源极区域41和漏极区域42设置在半导体基板121的从栅极电极AG下方暴露的区域中。在放大晶体管AMP的栅极长度方向上，源极区域41连接到形成有沟道的半导体层21的一侧，并且漏极区域42连接到形成有沟道的半导体层21的另一侧。源极区域41和漏极区域42的导电类型例如为N型。
选择晶体管SEL和复位晶体管RST具有与放大晶体管AMP相同的构造。也就是说，选择晶体管SEL具有鳍形半导体层21、栅极绝缘膜25和栅极电极SG。半导体层21具有上表面21a、第一侧面21b和第二侧面21c。同样在选择晶体管SEL中，半导体层21的上表面21a、第一侧面21b和第二侧面21c中的每一者的晶体平面是(100)平面，并且它们的晶体取向是<100>方向。选择晶体管SEL具有多个鳍状半导体层21。多个半导体层21在选择晶体管SEL的栅极宽度方向上间隔地并排布置。栅极电极SG隔着栅极绝缘膜25覆盖多个半导体层21的上表面21a、第一侧面21b和第二侧面21c。
复位晶体管RST具有鳍形半导体层21、栅极绝缘膜25和栅极电极RG。半导体层21具有上表面21a、第一侧面21b和第二侧面21c。同样在复位晶体管RST中，半导体层21的上表面21a、第一侧面21b和第二侧面21c中的每一者的晶体平面是(100)平面，并且它们的晶体取向是<100>方向。选择晶体管SEL具有一个鳍形半导体层21。栅极电极RG隔着栅极绝缘膜25覆盖一个半导体层21的上表面21a、第一侧面21b和第二侧面21c。
如图7所示，在第二基板单元120中，放大晶体管AMP的栅极电极AG、选择晶体管SEL的栅极电极SG和复位晶体管RST的栅极电极RG通过绝缘膜52彼此分离并被层间绝缘膜57覆盖。用于元件分离的绝缘膜52例如由氧化硅膜(SiO2膜)构成。层间绝缘膜57例如由SiO2膜、氮化硅膜(SiN膜)或其中层叠有这些膜的膜构成。
层间绝缘膜57设置有多个通孔。贯通配线54和59设置在这些通孔中。此外，在层间绝缘膜57上还设置配线55。放大晶体管AMP的栅极电极AG经由贯通配线54和59以及配线55连接到复位晶体管RST的源极和第一基板单元110的浮动扩散部FD。
如图7所示，第一基板单元110的半导体基板111设置有光电二极管PD、形成有传输晶体管TR的沟道的P阱区域43以及对应于传输晶体管TR的漏极的浮动扩散部FD。光电二极管PD由N型杂质扩散层47和设置在N型杂质扩散层47上的P+型杂质扩散层48构成。N型杂质扩散层47和P+型杂质扩散层48通过PN结连结。浮动扩散部FD为N型杂质扩散层。此外，传输栅极TG(传输晶体管TR的栅极电极)隔着栅极绝缘膜15设置在半导体基板111上。传输栅极TG被设置在半导体基板111上的层间绝缘膜46覆盖。
尽管未在图7中示出，但第三基板单元130布置在第二基板单元120上。此外，在第一基板单元110中，滤色器和光接收透镜布置在与设置有层间绝缘膜46的表面相对的一侧。
(场效应晶体管和切口(Notch)之间的位置关系)
图8是示意地示出在本发明实施例中使用45°切口基板的情况下场效应晶体管1和切口3N之间的位置关系的平面图。如图8所示，场效应晶体管1具有源极1S、漏极1D和栅极电极1G。鳍形半导体层2布置在栅极电极1G下方。
半导体晶片3例如是单晶硅晶片。半导体晶片3的上表面3a(即上面形成场效应晶体管1的表面)的晶体平面是(100)平面。此外，半导体晶片3在<100>方向上设置有切口3N。关于其晶体取向，<100>方向相对于<110>方向倾斜45°。在本说明书中，在<100>方向上设置有切口3N的半导体晶片3也被称为45°切口基板。
在45°切口基板中，切口3N的切口方向和与切口方向正交的方向中的每一者都是<100>方向。因此，如图8所示，在栅极宽度方向上位于半导体层2的两端处的第一侧面2b和第二侧面2c的晶体平面是(100)平面。
在本发明的实施例中，第二基板单元120的半导体基板121对应于图8所示的半导体晶片3。放大晶体管AMP对应于图8所示的场效应晶体管1。此外，除放大晶体管AMP之外，复位晶体管RST、放大晶体管AMP和选择晶体管SEL中的一者或多者可以对应于场效应晶体管1。
(制造方法)
接下来，将说明用于制造图7所示的成像设备100的方法。成像设备100通过使用诸如膜形成设备(包括化学气相沉积(CVD)设备和溅射设备)、离子注入设备、热处理设备、蚀刻设备、化学机械抛光(CMP)设备和接合设备等各种设备来制造。在下文中，这些设备被统称为制造设备。
图9至14是按照过程顺序示出用于制造根据本发明第一实施例的成像设备100的方法的横截面图。如图9所示，制造设备在半导体基板111上形成P阱区域43。任何基板均可用于半导体基板111。作为示例，对于半导体基板111，使用其主表面为(100)平面的45°切口基板。
接下来，制造设备在P阱区域43上形成栅极绝缘膜15，并在栅极绝缘膜15上形成传输栅极TG。接下来，制造设备在半导体基板111上形成浮动扩散部FD和由N型杂质扩散层47和P+型杂质扩散层48构成的光电二极管PD。在形成浮动扩散部FD的过程和形成光电二极管PD的过程中，制造设备可以使用传输栅极TG作为用于离子注入的掩模的一部分。接下来，制造设备在半导体基板111上形成层间绝缘膜46。通过上述过程，制造了第一基板单元110。
接下来，如图10所示，制造设备将半导体基板121接合在第一基板单元110的层间绝缘膜46上。对于半导体基板121，使用其主表面为(100)平面的45°切口基板。接下来，制造设备抛光或蚀刻半导体基板121的上表面以形成预设厚度的半导体基板121。通过将(100)基板用于半导体基板121，半导体层21的上表面21a成为(100)平面。
接下来，如图11所示，制造设备蚀刻半导体基板121以形成鳍形半导体层21。在该蚀刻过程中，利用布置在半导体基板121上的掩模(例如，抗蚀剂图案或硬掩模)蚀刻半导体基板121。在布置掩模的过程中，预先调整切口的位置，使得切口的切口方向(例如，如图7所示的<100>方向)平行或垂直于通过使用掩模形成的半导体层21的栅极长度方向。因此，通过使用掩模形成的半导体层21的第一侧面21b和第二侧面21c成为(100)平面。
接下来，制造设备热氧化半导体层21。因此，如图12所示，制造设备在半导体层21的上表面21a、第一侧面21b和第二侧面21c上形成栅极绝缘膜25。
接下来，制造设备使用CVD方法在层间绝缘膜46上形成多晶硅膜。制造设备形成例如掺杂有P型杂质的多晶硅膜。接下来，如图13所示，制造设备蚀刻多晶硅膜以形成栅极电极SG、AG和RG。栅极电极SG、AG和RG的导电类型例如为P+型。
接下来，制造设备使用栅极电极SG、AG和RG作为掩模将N型杂质离子注入到半导体层21中。接着，制造设备对离子注入N型杂质的半导体层21进行热处理。这形成选择晶体管SEL的漏极区域和漏极区域、放大晶体管AMP的源极区域41(参见图5)和漏极区域42(参见图5)以及复位晶体管RST的漏极区域和漏极区域。
接下来，制造设备使用CVD方法在层间绝缘膜46上形成用于元件分离的绝缘膜52。接下来，制造设备通过在绝缘膜52上回蚀或执行CMP处理来使绝缘膜52平坦化。接下来，如图14所示，制造设备使用CVD方法在绝缘膜52和栅极电极SG、AG和RG上形成层间绝缘膜57。
接下来，制造设备蚀刻层间绝缘膜57以在栅极电极SG、AG和RG上形成通孔h1。此外，制造设备蚀刻层间绝缘膜57、用于元件分离的绝缘膜52和层间绝缘膜46以在浮动扩散部FD上形成通孔h2。通孔h1和h2可同时或单独形成。
接下来，制造设备在通孔h1中形成贯通配线59(参见图7)，并在通孔h2中形成贯通配线54(参见图7)。此外，制造设备在层间绝缘膜46上形成配线55(参见图7)。贯通配线54和59以及配线55可以同时或单独形成。通过上述处理，完成图7所示的成像设备100。
如上所述，根据本发明第一实施例的成像设备100包括光电二极管PD和用于读取由光电二极管PD光电转换的电信号的读取电路122。读取电路122中包括的场效应晶体管(例如，放大晶体管AMP)具有形成有沟道的半导体层21、覆盖半导体层21的栅极电极AG以及布置在半导体层21和栅极电极AG之间的栅极绝缘膜25。半导体层21具有上表面21a和在放大晶体管AMP的栅极宽度方向上位于上表面21a的一个端侧上的第一侧面21b。栅极电极AG具有隔着栅极绝缘膜25面向上表面21a的第一部分31以及隔着栅极绝缘膜25面向第一侧面21b的第二部分32。
第一侧面21b的晶体平面是(100)平面或与(100)平面等效的平面。
据此，读取电路122中包括的放大晶体管AMP可以降低上面形成有沟道的第一侧面21b的界面状态，并可以降低在界面状态中捕获的电荷(例如，电子)。因此，成像设备100可以降低由上述界面状态引起的噪声(例如，1/f噪声)。此外，由于成像设备100可以降低噪声，因此可以缩短放大晶体管AMP的栅极长度。因此，成像设备100可以减小像素大小并增加像素中的布局自由度。
此外，半导体层21还可以具有在栅极宽度方向上位于上表面21a的另一端侧处的第二侧面21c。栅极电极AG还可以具有隔着栅极绝缘膜25面向第二侧面21c的第三部分33。第二侧面21c的晶体平面可以是(100)平面或与(100)平面等效的平面。据此，不仅在半导体层21的第一侧面21b上，而且在第二侧面21c上形成沟道。放大晶体管AMP可以加宽栅极宽度并降低导通电阻。此外，放大晶体管AMP还可以降低第二侧面21c上的界面状态。
此外，半导体层21的上表面21a的晶体平面可以是(100)平面或与(100)平面等效的平面。据此，放大晶体管AMP还可以降低上表面21a上的界面状态。
此外，在本发明的实施例中，半导体层21的上表面21a、第一侧面21b和第二侧面21c的每个晶体平面可以包括关于(100)平面的一些制造误差(偏移)。例如，在形成图11所示的半导体层21的过程中，当半导体晶片设置在其从制造设备(例如，曝光设备)的阶段轻微移位的状态时，制造误差可能发生在第一侧面21b和第二侧面21c的晶体平面中。本发明的实施例容许此类制造误差。
例如，在本发明的实施例中，相比于(100)平面和(110)平面之间的中间位置更靠近(100)平面的晶体平面被视为(100)平面。在本发明的实施例中，相对于(100)平面的倾斜度小于±22.5°(＝45°÷2)的晶体平面被视为(100)平面。优选地，半导体层21的第一侧面21b和第二侧面21c的每个晶体平面恰好是(100)平面，但即使在存在如上所述的制造误差的情况下，成像设备100可以减小形成有放大晶体管AMP的沟道的半导体层21的界面状态，并可以减小由界面状态引起的噪声(例如，1/f噪声)。
(变形例1)
图15是示出根据本发明的第一实施例的变形例的成像设备100A的构造的横截面图。如图15所示，在成像设备100A中，鳍形半导体层21的下部彼此连接。在形成图11所示的半导体层21的过程中，可以通过使从掩膜暴露的半导体基板121薄薄地保留而不是通过蚀刻将其完全去除来形成该结构。类似于上述成像设备100，成像设备100A可以减小形成有放大晶体管AMP的沟道的半导体层21的界面状态，并可以减小由界面状态引起的噪声(例如，1/f噪声)。
(变形例2)
虽然图7和15示出了放大晶体管AMP具有两个半导体层21的情况，但本发明的实施例不限于此。放大晶体管AMP中包括的半导体层21的数量可以是一个或三个以上。在放大晶体管AMP中包括的半导体层21的数量为一的情况下，放大晶体管AMP具有与图7和15所示的复位晶体管RST相同的结构。此外，在放大晶体管AMP中包括的半导体层21的数量为三个以上的情况下，在放大晶体管AMP的栅极宽度方向上间隔地并排布置三个以上的半导体层21。类似于上述成像设备100，根据第二变形例的成像设备可以减小形成有放大晶体管AMP的沟道的半导体层21的界面状态，并可以减小由界面状态引起的噪声(例如，1/f噪声)。
<第二实施例>
在上述实施例中，已经说明了其中在<100>方向上设置切口的半导体晶片(即，45°切口基板)用于半导体基板111和121。然而，本发明的实施例不限于此。在本发明的实施例中，其中在<110>方向而不是<100>方向上设置切口的半导体晶片可用于半导体基板111和121。在本说明书中，在<110>方向上设置有切口的半导体晶片被称为0°切口基板。
图16是示意地示出在本发明实施例中使用0°切口基板的情况下场效应晶体管1和切口3N之间的位置关系的平面图。在0°切口基板中，切口3N的切口方向和与切口方向正交的方向中的每一者都是<110>方向。如图16所示，在使用0°切口基板的情况下，场效应晶体管1形成在半导体晶片3上，使得相对于切口3N的切口方向倾斜45°的方向是栅极长度方向。因此，半导体层2的第一侧面2b和第二侧面2c的晶体平面成为(100)平面。
图17是示意地示出根据本发明第二实施例的成像设备100B中的复位晶体管RST、放大晶体管AMP和选择晶体管SEL的布置示例的平面图。如上所述，在图17所示的示例中，在第一基板单元110上设置复位晶体管RST、放大晶体管AMP和选择晶体管SEL。在第二实施例中，0°切口基板用于第一基板单元110的半导体基板。
如图17所示，在第一基板单元110中，形成传输晶体管TR，使得切口的切口方向是栅极长度方向。此外，在第一基板单元110中，形成复位晶体管RST、放大晶体管AMP和选择晶体管SEL，使得相对于切口的切口方向倾斜45度的方向是栅极长度方向。
在这种情况下，在复位晶体管RST、放大晶体管AMP和选择晶体管SEL中的每一者中，半导体层21的上表面21a、第一侧面21b和第二侧面21c的每个晶体平面也是(100)平面。因此，类似于根据第一实施例的成像设备100，根据第二实施例的成像设备100B可以减小形成有放大晶体管AMP的沟道的半导体层21的界面状态，并可以减小由界面状态引起的噪声(例如，1/f噪声)。
此外，传输晶体管TR的栅极长度方向不限于上述情况。传输晶体管TR的栅极长度方向可以垂直于切口的切口方向，或者可以相对于切口的切口方向倾斜。此外，复位晶体管RST和选择晶体管SEL的栅极长度方向不限于上述情况。在第二实施例中，当放大晶体管AMP的至少栅极长度方向相对于切口的切口方向倾斜45°时，可以减小上述界面状态，并可以减小由界面状态引起的噪声(例如，1/f噪声)。
<界面状态的测量结果>
图18是示出根据本发明示例的场效应晶体管的界面状态和根据比较示例的场效应晶体管的界面状态的测量结果的图。图18中的水平轴表示界面状态的幅度。在水平轴上，“a”是整数。另外，图18中的垂直轴示出界面状态的标准偏差σ。
在根据示例的场效应晶体管中，形成有沟道的半导体层的第一侧面和第二侧面是(100)平面。在根据比较示例的场效应晶体管中，形成有沟道的半导体层的第一侧面和第二侧面是(110)平面。如图18所示，经确认，根据示例的场效应晶体管的界面状态约为根据比较示例的场效应晶体管的界面状态的1/2。
<具体示例>
上述第一和第二实施例及其变形例可应用于具有各种结构的成像设备。下面将示出可应用本发明实施例的成像设备的示例作为具体示例。
(第一具体示例)
图19是示出根据本发明实施例的成像设备的第一具体示例的横截面图。如图19所示，根据第一具体示例的成像设备通过依次层叠第一基板单元210、第二基板220和第三基板230来构造，并且在第一基板单元210的后表面侧(光入射表面侧)上包括滤色器240和光接收透镜250。针对每个传感器像素212设置一个滤色器240和一个光接收透镜250。图19所示的成像设备是背面照射型成像设备。
第一基板单元210通过在半导体基板211上层叠绝缘层246来构造。第一基板单元210具有作为层间绝缘膜251的一部分的绝缘层246。如稍后所述，绝缘层246设置在半导体基板211和半导体基板221之间的间隙中。半导体基板211由硅基板构成。半导体基板211在其表面的一部分中或附近具有P阱区域242，并且在比P阱区域242更深的区域中具有光电二极管PD。光电二极管PD由N型半导体区域构成。此外，半导体基板211在P阱区域242中具有作为N型半导体区域的浮动扩散部FD。
第一基板单元210针对每个传感器像素212具有光电二极管PD、传输晶体管TR和浮动扩散部FD。传输晶体管TR和浮动扩散部FD设置在半导体基板211的前表面侧(与光入射表面侧相对的侧，第二基板220侧)。第一基板单元210具有将传感器像素212彼此分离的元件分离部243。元件分离部243在半导体基板211的前表面的法线方向上延伸。元件分离部243设置在彼此相邻的两个传感器像素212之间，并且将彼此相邻的传感器像素212彼此电分离。元件分离部243由氧化硅(SiO2)制成。元件分离部243穿过半导体基板211。第一基板单元210还具有位于元件分离部243和光电二极管PD之间的P阱区域244。
第一基板单元210还具有与半导体基板211的后表面接触的固定电荷膜245。固定电荷膜245带有负电荷，以抑制由于半导体基板211在其光接收表面侧上的界面状态而导致的暗电流的产生。固定电荷膜245由具有负固定电荷的绝缘膜构成。此类绝缘膜的材料示例包括氧化铪、氧化锆、氧化铝、氧化钛和氧化钽。由于由固定电荷膜245感应的电场，在半导体基板211的光接收表面侧的界面处形成空穴累积层。这个空穴积累层抑制了从界面产生电子。
在半导体基板211的表面侧上设置滤色器240。滤色器240设置为与固定电荷膜245接触，并且设置在隔着固定电荷膜245面向传感器像素212的位置。光接收透镜250设置为与滤色器240接触，并且设置在隔着滤色器240和固定电荷膜245面向传感器像素212的位置。
第二基板220通过在半导体基板221上层叠绝缘层252来构造。第二基板220具有作为层间绝缘膜251的一部分的绝缘层252。绝缘层252设置在半导体基板221和半导体基板231之间的间隙中。半导体基板221由硅基板制成。第二基板220针对每四个传感器像素212具有一个读取电路222。在第二基板220的构造中，读取电路222设置在半导体基板221的前表面侧(第三基板230侧)的一部分上。第二基板220接合到第一基板单元210，其中半导体基板221的后表面面向半导体基板211的前表面侧。也就是说，第二基板220通过面对背接合(face to back bonding)接合到第一基板单元210。第二基板220还在与半导体基板221相同的层中具有穿过半导体基板221的绝缘层253。第二基板220具有作为层间绝缘膜251的一部分的绝缘层253。如稍后所述，设置绝缘层253以覆盖贯通配线254的侧面。
由第一基板单元210和第二基板220构成的层叠体具有层间绝缘膜251和设置在层间绝缘膜251中的贯通配线254。层叠体针对每个传感器像素212具有一条贯通配线254。贯通配线254沿半导体基板221的法线方向延伸，并且设置成穿过层间绝缘膜251的包括绝缘层253的部分。第一基板单元210和第二基板220通过贯通配线254彼此电连接。具体地，如稍后所述，贯通配线254电连接到浮动扩散部FD和连接配线255。
第二基板220在绝缘层252中具有多个连接部259，这些连接部电连接到读取电路222和半导体基板221。第二基板220例如在绝缘层252上还具有配线层256。配线层256具有绝缘层257、设置在绝缘层257中的多条像素驱动线223和多条垂直信号线224。配线层256针对每四个传感器像素212还具有连接配线255。连接配线255设置在绝缘层257中。连接配线255经由贯通配线254电连接到共用读取电路222的四个传感器像素212中包括的浮动扩散部FD。
配线层256在绝缘层257中还具有多个焊盘电极258。例如，每个焊盘电极258由诸如铜(Cu)或铝(Al)等金属制成。每个焊盘电极258暴露在配线层256的前表面上。每个焊盘电极258用于第二基板220和第三基板230之间的电连接，并且用于接合第二基板220和第三基板230。针对像素驱动线223和垂直信号线224中的每一者逐个设置多个焊盘电极258。
第三基板230通过在半导体基板231上层叠层间绝缘膜261来构造。半导体基板231由硅基板制成。在第三基板230的构造中，逻辑电路232设置在半导体基板231的前表面侧的一部分上。第三基板230在层间绝缘膜261上还具有配线层262。配线层262具有绝缘层263和设置在绝缘层263中的多个焊盘电极264。多个焊盘电极264电连接到逻辑电路232。每个焊盘电极264由例如铜(Cu)制成。每个焊盘电极264暴露在配线层262的前表面上。每个焊盘电极264用于第二基板220和第三基板230之间的电连接，并且用于接合第二基板220和第三基板230。此外，焊盘电极264的数量不一定必须是多个，并且一个焊盘电极264也可以电连接到逻辑电路232。
通过将焊盘电极258和264彼此连接，第二基板220和第三基板230彼此电连接。也就是说，传输晶体管TR的栅极(传输栅极)TG经由贯通配线254和焊盘电极258和264电连接到逻辑电路232。第三基板230接合到第二基板220，其中半导体基板231的前表面面向半导体基板221的前表面侧。也就是说，第三基板230通过面对面接合(face to face bonding)接合到第二基板220。
图19所示的读取电路222具有如图2所示的放大晶体管AMP、复位晶体管RST和选择晶体管SEL。此外，放大晶体管AMP、复位晶体管RST和选择晶体管SEL中的至少放大晶体管AMP具有如图5至7所示的鳍结构。也就是说，在图19所示的放大晶体管AMP中，形成有沟道的半导体层(半导体基板221)具有鳍形。此外，在鳍形半导体层中，在沟道宽度方向上位于两侧处的第一侧面和第二侧面的晶体平面是(100)平面。因此，成像设备的第一具体示例可以减小形成有放大晶体管AMP的沟道的半导体层的界面状态，并可以减小由界面状态引起的噪声(例如，1/f噪声)。
此外，在第一具体示例中，复位晶体管RST和选择晶体管SEL可以具有类似于放大晶体管AMP的鳍结构，或者可以具有不同于放大晶体管AMP的结构(例如，平面结构)。
(第二具体示例)
图20是示出根据本发明实施例的成像设备的第二具体示例的横截面图。如图20所示，根据第二具体示例的成像设备是具有三维结构的成像设备，在该三维结构中，第一基板单元310、第二基板单元320和第三基板单元330接合在一起。第一基板单元310、第二基板单元320和第三基板单元330依次层叠。
第一基板单元310在半导体基板311上具有执行光电转换的多个传感器像素312。多个传感器像素312在第一基板单元310的像素区域313中以矩阵形状设置。第一基板单元310具有沿行方向延伸的多个驱动配线314。多个驱动配线314电连接到垂直驱动电路。
第二基板单元320在半导体基板321上针对每一个或多个传感器像素312具有一个读取电路322，读取电路基于从传感器像素312输出的电荷输出像素信号。多个读取电路322在第二基板单元320的读取电路区域323中以矩阵形状设置。第二基板单元320具有沿行方向延伸的多条驱动配线和沿列方向延伸的多条垂直信号线VSL(参见图21，其将在后面说明)。设置在第二基板单元320上的多条驱动配线电连接到垂直驱动电路。多条垂直信号线VSL电连接到列信号处理电路。
第三基板单元330在半导体基板331上具有逻辑电路332和升压电路333。逻辑电路332控制每个传感器像素312和每个读取电路322，并处理从每个读取电路322获得的像素信号。逻辑电路332包括垂直驱动电路、列信号处理电路、水平驱动电路和系统控制电路。逻辑电路332将从每个传感器像素312获得的输出电压输出到外部。
图21是示出根据本发明实施例的成像设备的第二具体示例的电路图，其示出了传感器像素312和读取电路322的示例。每个传感器像素312具有彼此共用的组成元件。每个传感器像素312具有光电二极管PD、传输晶体管TR和浮动扩散部FD。针对共用读取电路322的多个传感器像素312设置一个浮动扩散部FD。此外，还可以针对一个传感器像素312设置一个浮动扩散部FD。在这种情况下，在共用读取电路322的多个传感器像素312中，设置用于将浮动扩散部FD彼此电连接的配线。
读取电路322的输入端连接到浮动扩散部FD。具体地，读取电路322的复位晶体管RST连接到浮动扩散部FD，并且垂直信号线VSL经由放大晶体管AMP和选择晶体管SEL连接到浮动扩散部FD。在浮动扩散部FD中生成电容Cfd。如图21所示，在将每个传感器像素312连接到FD结电极317的配线和第一基板单元310中的用作参考电位VSS的区域(P阱区域341)之间生成电容Cfd。
如图21所示，读取电路322具有复位晶体管RST、选择晶体管SEL和放大晶体管AMP。复位晶体管RST的源极(读取电路322的输入端)电连接到浮动扩散部FD，并且复位晶体管RST的漏极经由贯通配线343电连接到电源线VDD和放大晶体管AMP的漏极。复位晶体管RST的栅极经由贯通配线342电连接到逻辑电路332。放大晶体管AMP的源极电连接到选择晶体管SEL的漏极，并且放大晶体管AMP的栅极电连接到复位晶体管RST的源极。选择晶体管SEL的源极(读取电路322的输出端)经由垂直信号线VSL和贯通配线342电连接到逻辑电路332，并且选择晶体管SEL的栅极经由贯通配线342电连接到逻辑电路332。
图22是根据本发明实施例的成像设备的第二具体示例，并且是示出其在垂直方向上的横截面构造的示例的图。图22示出了成像设备的面向像素区域313(传感器像素312)的一部分的横截面结构和围绕像素区域313的区域的横截面结构。成像设备在第一基板单元310的后表面侧(光入射表面侧)上包括滤色器340和光接收透镜350。针对每个传感器像素312设置一个滤色器340和一个光接收透镜350。成像设备是背面照射型成像设备。
第一基板单元310通过在半导体基板311上层叠绝缘层319来构造。绝缘层319是层间绝缘膜。绝缘层319设置在半导体基板311和第二基板单元320之间。第一基板单元310在绝缘层319中具有多个驱动配线314。在以矩阵形状布置的多个传感器像素312中的每一者，针对每行逐个设置所述多条驱动配线314。半导体基板311由硅基板构成。半导体基板311在其前表面的一部分中或附近具有P阱区域341，并且在P阱区域以外的区域(比P阱区域341更深的区域)中具有光电二极管PD。光电二极管PD由N型半导体区域构成。半导体基板311在P阱区域341中具有作为N型半导体区域的浮动扩散部FD。
第一基板单元310针对每个传感器像素312具有光电二极管PD、传输晶体管TR和浮动扩散部FD。在第一基板单元310的构造中，在半导体基板311的前表面侧(与光入射表面侧相对的侧，第二基板单元320侧)上的部分上设置传输晶体管TR和浮动扩散部FD。第一基板单元310具有将传感器像素312彼此分离的元件分离部。元件分离部形成为在半导体基板311的前表面的法线方向上延伸。元件分离部设置在彼此相邻的两个传感器像素312之间，并且电分离彼此相邻的传感器像素312。元素分离部分由例如氧化硅制成。第一基板单元310还具有与半导体基板311的后表面接触的固定电荷膜。
滤色器340设置在半导体基板311的后表面侧上。滤色器340设置为与固定电荷膜接触，并且设置在隔着固定电荷膜面向传感器像素312的位置。光接收透镜350设置为与滤色器340接触，并且设置在隔着滤色器340和固定电荷膜面向传感器像素312的位置。
第一基板单元310在绝缘层319中具有多个FD贯通配线315和多个VSS贯通配线316。多个FD贯通配线315和多个VSS贯通配线穿过绝缘层319。每个VSS贯通配线316布置在多个FD贯通配线315中彼此相邻的两个FD贯通配线315之间的间隙中。第一基板单元310在绝缘层319中还具有多个FD结电极317和一个VSS结电极318。多个FD结电极317和一个VSS结电极318都暴露在绝缘层319的前表面上。多个FD贯通配线315和多个VSS贯通配线316设置在面向像素区域313的区域中。每个VSS结电极318与每个FD结电极317形成在相同的平面中。VSS结电极318布置在多个FD结电极317中彼此相邻的两个FD结电极317之间的间隙中。
在针对共用读取电路322的多个传感器像素312设置一个浮动扩散部FD的情况下，针对共用读取电路322的多个传感器像素312中的每一者逐个设置多个FD贯通配线315。在针对一个传感器像素312设置一个浮动扩散部FD的情况下，针对每个传感器像素312逐个设置多个FD贯通配线315。
每个FD贯通配线315连接到浮动扩散部FD和FD结电极317。在针对共用读取电路322的多个传感器像素312设置一个浮动扩散部FD的情况下，针对共用读取电路322的多个传感器像素312中的每一者逐个设置多个VSS贯通配线316。在针对一个传感器像素312设置一个浮动扩散部FD的情况下，针对每个传感器像素312逐个设置多个VSS到配线316。每个VSS贯通配线316连接到P阱区域341和VSS结电极318。在任何情况下，针对每个读取电路322逐个设置多个VSS贯通配线316。
第二基板单元320通过在半导体基板321上层叠绝缘层328来构造。第二基板单元320具有作为层间绝缘膜的绝缘层328。绝缘层328设置在半导体基板321和第一基板单元310之间。半导体基板321由硅基板构成。第二基板单元320针对每四个传感器像素312具有一个读取电路322。在第二基板单元320的构造中，读取电路322设置在半导体基板321的前表面侧(第三基板单元330侧)上的部分上。第二基板单元320接合到第一基板单元310，其中半导体基板321的前表面面向半导体基板311的前表面侧。
第二基板单元320在绝缘层328中具有多个FD贯通配线326和多个VSS贯通配线327。多个FD贯通配线326和多个VSS贯通配线327穿过绝缘层328。每个VSS贯通配线327布置在多个FD贯通配线326中彼此相邻的两个FD贯通配线326之间的间隙中。第二基板单元320在绝缘层328中还具有多个FD结电极324和一个VSS结电极325。多个FD结电极324和一个VSS结电极325都暴露在绝缘层328的前表面上。
针对第一基板单元310的每个FD结电极317逐个设置多个FD结电极324。FD结电极324电连接到FD结电极317。FD结电极324和FD结电极317由例如铜制成并且彼此接合。VSS结电极325电连接至第一基板单元310的VSS结电极318。VSS结电极325和VSS结电极318由例如铜制成，并且彼此接合。每个VSS结电极325与每个FD结电极324形成在相同的平面中。VSS结电极325布置在多个FD结电极324中彼此相邻的两个FD结电极324之间的间隙中。传感器像素312和读取电路322通过将FD结电极317和24彼此接合而彼此电连接。
FD结电极317和324布置在面向浮动扩散部FD的位置。在浮动扩散部FD由四个传感器像素312共用的情况下，在由四个传感器像素312组成的区域的中心部分中设置浮动扩散部FD。因此，在四个传感器像素312共用浮动扩散部FD的情况下，FD结电极317和324中的每一者被布置在面向由四个传感器像素312组成的区域的中心部分的位置。FD结电极317和324中的每一者具有例如矩形形状。
在面向像素区域313的区域中设置多个FD结电极324和多个FD贯通配线326。针对每个FD贯通配线315逐个设置多个FD贯通配线326。每个FD贯通配线326连接到FD结电极324和读取电路322(具体地，放大晶体管AMP的栅极)。在面向像素区域313的区域中设置多个VSS结电极325和多个VSS贯通配线327。针对每个VSS贯通配线316逐个设置多个VSS贯通配线327。每个VSS贯通配线327连接到VSS结电极325和第二基板单元320中的被施加参考电位VSS的区域(读取电路322的参考电位区域)。
由第一基板单元310和第二基板单元320构成的层叠体具有多个贯通配线342，这些贯通配线在像素区域313周围的区域中穿过第一基板单元310和第二基板单元320。针对第一基板单元310的每个驱动配线314逐个设置多个贯通配线342。每个贯通配线342连接到驱动配线314和逻辑电路332的垂直驱动电路。因此，逻辑电路332经由多个贯通配线342控制传感器像素312和读取电路322。每个贯通配线342由贯通硅通孔(TSV)构成。
另外，代替每个贯通配线342，可以设置穿过绝缘层319的贯通配线(以下称为“贯通配线a”)、穿过绝缘层328的贯通配线(以下称为“贯通配线b”)、连接到贯通配线a的结电极(以下称为“结电极c”)和连接到贯通配线b的结电极(以下称为“结电极d”)。在这种情况下，结电极c和d由例如铜制成，并且结电极c和d彼此接合。
由第一基板单元310和第二基板单元320构成的层叠体还具有在像素区域313周围穿过第一基板单元310和第二基板单元320的贯通配线343和贯通配线344。贯通配线343和344由TSV构造。贯通配线343连接到第三基板单元330的升压电路333，并且具有电源线VDD的电位(电源极电位)。例如，电源电位值在2.5V到2.8V的范围内。贯通配线344电连接到第三基板单元330中的被施加参考电位VSS的区域(第三基板单元330的参考电位区域)，并且具有参考电位VSS。例如，参考电位VSS为零伏。
第三基板单元330通过在半导体基板331上层叠绝缘层336来构造。第三基板单元330具有作为层间绝缘膜的绝缘层336。绝缘层336设置在半导体基板331和第二基板单元320之间。半导体基板331由硅基板构成。在第三基板单元330的构造中，逻辑电路332设置在半导体基板331的前表面侧(第二基板单元320侧)上的部分上。第三基板单元330接合到第二基板单元320，其中半导体基板331的前表面面向半导体基板321的后表面侧。
图20所示的读取电路322具有放大晶体管AMP(参见图21)、复位晶体管RST(参见图21)和选择晶体管SEL(参见图21)。放大晶体管AMP、复位晶体管RST和选择晶体管SEL中的至少放大晶体管AMP具有如图5至7所示的鳍结构。在放大晶体管AMP的鳍形半导体层(例如，半导体基板321)中，在沟道宽度方向上位于两侧的第一侧面和第二侧面的晶体平面是(100)平面。因此，成像设备的第二具体示例可以减小其中形成有放大晶体管AMP的沟道的半导体层的界面状态，并可以减小由界面状态引起的噪声(例如，1/f噪声)。
此外，在第二具体示例中，复位晶体管RST和选择晶体管SEL可以具有类似于放大晶体管AMP的鳍结构，或者可以具有不同于放大晶体管AMP的结构(例如，平面结构)。
<电子设备应用示例>
例如，根据本发明的技术(本技术)可以应用于各种电子设备，例如诸如数字静止照相机、数字摄像机等成像系统(以下统称为照相机)、诸如具有成像功能的移动电话等移动设备或具有成像功能的其它设备。例如，本技术可应用于具有成像功能的电子设备。
图23是示出将根据本发明的技术(本技术)应用于电子设备300的示例的概念图。如图23所示，电子设备300例如是照相机，并且具有固态成像设备401、光学透镜410、快门设备411、驱动电路412和信号处理电路413。光学透镜410是本发明的“光学部件”的示例。
通过光学透镜410透射的光入射到固态成像设备401上。例如，光学透镜410在固态成像设备401的成像表面上形成来自被摄体的图像光(入射光)的图像。因此，信号电荷在固态成像设备401中累积一定时间段。快门设备411控制固态成像设备401的光照时段和遮光时段。驱动电路412提供用于控制固态成像设备401的传输操作和快门设备411的快门操作的驱动信号。固态成像设备401的信号传输通过从驱动电路412提供的驱动信号(时序信号)执行。信号处理电路413执行各种信号处理。例如，信号处理电路413处理从固态成像设备401输出的信号。经过信号处理的视频信号被存储在诸如存储器等存储介质中，或者被输出到监视器。
在电子设备300中，将根据第一实施例的成像设备100、根据第二实施例的成像设备100A以及根据上述第一和第二具体示例的成像设备中的一者或多者应用于固态成像设备401。因此，可以获得具有改进性能的电子设备300。此外，电子设备300不限于照相机。电子设备300可以是移动设备，例如具有成像功能的移动电话，或者具有成像功能的其他设备。
<其他实施例>
如上所述，已经利用实施例和变形例说明了本发明，但是构成本发明一部分的说明和附图不应理解为限制本发明。应当理解，对于本领域技术人员来说，各种替代实施例、示例和可操作技术将从本发明中变得显而易见。毋庸置疑，本技术包括这里未说明的各种实施例。在不脱离上述实施例、变形例和具体示例的要点的情况下，可以进行组成元件的各种省略、替换和修改中的至少一种。此外，本说明书中说明的效果仅仅是示例性的，而不是限制性的，并且可以获得其他效果。
此外，本发明还可以具有以下结构。
(1)一种成像设备，其包括：
光接收元件；和
读取电路，所述读取电路被构造为读取由所述光接收元件光电转换的电信号，
其中，所述读取电路中包括的场效应晶体管包括：
半导体层，在所述半导体层中形成沟道，
栅极电极，所述栅极电极被构造为覆盖所述半导体层，和
栅极绝缘膜，所述栅极绝缘膜布置在所述半导体层和所述栅极电极之间，
所述半导体层包括：
主表面，和
第一侧面，所述第一侧面在所述场效应晶体管的栅极宽度方向上位于所述主表面的一个端侧上，
所述栅极电极包括：
第一部分，所述第一部分被构造为隔着所述栅极绝缘膜面向所述主表面，和
第二部分，所述第二部分被构造为隔着所述栅极绝缘膜面向所述第一侧面，并且
所述第一侧面的晶体平面是(100)平面或与(100)平面等效的平面。
(2)根据上述(1)的成像设备，
其中，所述半导体层还包括第二侧面，所述第二侧面在所述栅极宽度方向上位于所述主表面的另一端侧上，
所述栅极电极还包括第三部分，所述第三部分被构造为隔着所述栅极绝缘膜面向所述第二侧面，并且
所述第二侧面的晶体平面是(100)平面或与(100)平面等效的平面。
(3)根据上述(1)或(2)的成像设备，
其中，所述主表面的晶体平面是(100)平面或与(100)平面等效的平面。
(4)根据上述(1)至(3)中任一项的成像设备，
其中，所述读取电路包括作为所述场效应晶体管的放大晶体管，所述放大晶体管被构造为放大所述电信号。。
(5)根据上述(4)的成像设备，
其中，所述读取电路还包括作为所述场效应晶体管的选择晶体管，所述选择晶体管被构造为接通或关断所述放大晶体管和信号线之间的连接。
(6)根据上述(4)或(5)的成像设备，
其中，所述读取电路还包括作为所述场效应晶体管的复位晶体管，所述复位晶体管被构造为接通或关断浮动扩散部和电源线之间的连接，所述浮动扩散部用于临时保持从所述光接收元件输出的所述电信号。
(7)根据上述(1)至(6)中任一项的成像设备，
其中，所述场效应晶体管包括多个所述半导体层，并且
所述多个半导体层在所述场效应晶体管的所述栅极宽度方向上间隔地并排布置。
(8)一种电子设备，其包括：
光学部件；
成像设备，透过所述光学部件的光入射在所述成像设备上；和
信号处理电路，所述信号处理电路用于处理从所述成像设备输出的信号，
其中，所述成像设备包括
光接收元件；和
读取电路，所述读取电路被构造为读取由所述光接收元件光电转换的电信号，
其中，所述读取电路中包括的场效应晶体管包括：
半导体层，在所述半导体层中形成沟道，
栅极电极，所述栅极电极被构造为覆盖所述半导体层，和
栅极绝缘膜，所述栅极绝缘膜布置在所述半导体层和所述栅极电极之间，
所述半导体层包括：
主表面，和
第一侧面，所述第一侧面在所述场效应晶体管的栅极宽度方向上位于所述主表面的一个端侧上，
所述栅极电极包括：
第一部分，所述第一部分被构造为隔着所述栅极绝缘膜面向所述主表面，和
第二部分，所述第二部分被构造为隔着所述栅极绝缘膜面向所述第一侧面，并且
所述第一侧面的晶体平面是(100)平面或与(100)平面等效的平面。
[附图标记列表]
1 场效应晶体管
1D 漏极
1G 栅极电极
1S 源极
2 半导体层
2b、21b 第一侧面
2c、21c 第二侧面
3 半导体晶片
3a 上表面
3N 切口
15 栅极绝缘膜
20 栅极绝缘膜
21 半导体层
21a 上表面
25 栅极绝缘膜
30 栅极电极
31 第一部分
32 第二部分
33 第三部分
41 源极区域
42 漏极区域
43 P阱区域
45、57 层间绝缘膜
47 N型杂质扩散层
48 P+型杂质扩散层
52 绝缘膜
54 贯通配线
55 配线
59 贯通接线
100、100A、100B 成像设备
110 第一基板单元
111 半导体基板
112 传感器像素
113 像素区域
120 第二基板单元
121 半导体基板
122 读取电路
123 像素驱动线
124 垂直信号线
130 第三基板单元
131 半导体基板
132 逻辑电路
133 垂直驱动电路
134 列信号处理电路
135 水平驱动电路
136 系统控制电路
300 电子设备
401 固态成像设备
410 光学透镜
411 快门设备
412 驱动电路
413 信号处理电路
AG、RG、SG 栅极电极
AMP 放大晶体管
RST 复位晶体管
SEL 选择晶体管
TG 传输栅极
TG 栅极(传输栅极)
TR 传输晶体管

Claims (8)

1.一种成像设备，其包括：
光接收元件；和
读取电路，所述读取电路被构造为读取由所述光接收元件光电转换的电信号，
其中，所述读取电路中包括的场效应晶体管包括：
半导体层，在所述半导体层中形成沟道，
栅极电极，所述栅极电极被构造为覆盖所述半导体层，和
栅极绝缘膜，所述栅极绝缘膜布置在所述半导体层和所述栅极电极之间，
所述半导体层包括：
主表面，和
第一侧面，所述第一侧面在所述场效应晶体管的栅极宽度方向上位于所述主表面的一个端侧上，
所述栅极电极包括：
第一部分，所述第一部分被构造为隔着所述栅极绝缘膜面向所述主表面，和
第二部分，所述第二部分被构造为隔着所述栅极绝缘膜面向所述第一侧面，并且
所述第一侧面的晶体平面是(100)平面或与(100)平面等效的平面。
2.根据权利要求1所述的成像设备，
其中，所述半导体层还包括第二侧面，所述第二侧面在所述栅极宽度方向上位于所述主表面的另一端侧上，
所述栅极电极还包括第三部分，所述第三部分被构造为隔着所述栅极绝缘膜面向所述第二侧面，并且
所述第二侧面的晶体平面是(100)平面或与(100)平面等效的平面。
3.根据权利要求1所述的成像设备，其中，所述主表面的晶体平面是(100)平面或与(100)平面等效的平面。
4.根据权利要求1所述的成像设备，其中，所述读取电路包括作为所述场效应晶体管的放大晶体管，所述放大晶体管被构造为放大所述电信号。
5.根据权利要求4所述的成像设备，其中，所述读取电路还包括作为所述场效应晶体管的选择晶体管，所述选择晶体管被构造为接通或关断所述放大晶体管和信号线之间的连接。
6.根据权利要求4所述的成像设备，其中，所述读取电路还包括作为所述场效应晶体管的复位晶体管，所述复位晶体管被构造为接通或关断浮动扩散部和电源线之间的连接，所述浮动扩散部用于临时保持从所述光接收元件输出的所述电信号。
7.根据权利要求1所述的成像设备，
其中，所述场效应晶体管包括多个所述半导体层，并且
所述多个半导体层在所述场效应晶体管的所述栅极宽度方向上间隔地并排布置。
8.一种电子设备，其包括：
光学部件；
成像设备，透过所述光学部件的光入射在所述成像设备上；和
信号处理电路，所述信号处理电路用于处理从所述成像设备输出的信号，
其中，所述成像设备包括：
光接收元件；和
读取电路，所述读取电路被构造为读取由所述光接收元件光电转换的电信号，
其中，所述读取电路中包括的场效应晶体管包括：
半导体层，在所述半导体层中形成沟道，
栅极电极，所述栅极电极被构造为覆盖所述半导体层，和
栅极绝缘膜，所述栅极绝缘膜布置在所述半导体层和所述栅极电极之间，
所述半导体层包括：
主表面，和
第一侧面，所述第一侧面在所述场效应晶体管的栅极宽度方向上位于所述主表面的一个端侧上，
所述栅极电极包括：
第一部分，所述第一部分被构造为隔着所述栅极绝缘膜面向所述主表面，和
第二部分，所述第二部分被构造为隔着所述栅极绝缘膜面向所述第一侧面，并且
所述第一侧面的晶体平面是(100)平面或与(100)平面等效的平面。
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