KR101002121B1 - 이미지센서 및 그 제조방법 - Google Patents

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Abstract

실시예에 따른 이미지센서는 기판에 트랜지스터를 포함하여 형성된 회로(circuitry); 상기 트랜지스터의 일측에 형성된 전기접합영역; 상기 전기접합영역 상에 형성된 고농도 제1 도전형 영역; 및 상기 회로 상측에 형성된 포토다이오드;를 포함하는 것을 특징으로 한다.
이미지센서, 포토다이오드

Description

이미지센서 및 그 제조방법{Image Sensor and Method for Manufacturing thereof}
실시예는 이미지센서 및 그 제조방법에 관한 것이다.
일반적으로, 이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게 전하결합소자(charge coupled device: CCD)와 씨모스(CMOS; Complementary Metal Oxide Silicon) 이미지 센서(Image Sensor)(CIS)로 구분된다.
씨모스 이미지 센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
한편, 종래기술에 따른 씨모스 이미지센서는 포토다이오드가 트랜지스터와 수평으로 배치되는 구조이다.
물론, 종래기술에 의한 수평형의 씨모스 이미지센서에 의해 CCD 이미지센서의 단점이 해결되기는 하였으나, 종래기술에 의한 수평형의 씨모스 이미지센서에는 여전히 문제점들이 있다.
즉, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 포토다이오드와 트랜지스터가 기판상에 상호 수평으로 인접하여 제조된다. 이에 따라, 포토다이오드를 위한 추가적인 영역이 요구되며, 이에 의해 필팩터(fill factor) 영역을 감소시키고 또한 레졀류션(Resolution)의 가능성을 제한하는 문제가 있다.
또한, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 포토다이오드와 트랜지스터를 동시에 제조하는 공정에 대한 최적화를 달성하는 점이 매우 어려운 문제가 있다. 즉, 신속한 트랜지스터 공정에서는 작은 면저항(low sheet resistance)을 위해 샐로우 졍션(shallow junction)이 요구되나, 포토다이오드에는 이러한 샐로우 졍션(shallow junction)이 적절하지 않을 수 있다.
또한, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 추가적인 온칩(on-chip) 기능들이 이미지센서에 부가되면서 단위화소의 크기가 이미지센서의 센서티버티(sensitivity)를 유지하기 위해 증가되거나 또는 포토다이오드를 위한 면적이 픽셀사이즈를 유지하기 위해 감소되야한다. 그런데, 픽셀사이즈가 증가되면 이미지센서의 레졀류션(Resolution)이 감소하게되며, 또한, 포토다이오드의 면적이 감소되면 이미지센서의 센서티버티(sensitivity)가 감소하는 문제가 발생한다.
실시예는 회로(circuitry)와 포토다이오드의 새로운 집적을 제공할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 수직형 포토다이오드가 비정질(amorphous)이면서, 수직형 포토다이오드에서 생성된 전자를 효율적으로 전달할 수 있는 회로를 구비한 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 레졀류션(Resolution)과 센서티버티(sensitivity)가 함께 개선될 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 수직형의 포토다이오드를 채용하면서 포토다이오드 내에 디펙트를 방지할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
실시예에 따른 이미지센서는 기판에 트랜지스터를 포함하여 형성된 회로(circuitry); 상기 트랜지스터의 일측에 형성된 전기접합영역; 상기 전기접합영역 상에 형성된 고농도 제1 도전형 영역; 및 상기 회로 상측에 형성된 포토다이오드;를 포함하는 것을 특징으로 한다.
또한, 실시예에 따른 이미지센서의 제조방법은 기판에 트랜지스터를 포함하는 회로(circuitry)를 형성하는 단계; 상기 트랜지스터의 일측에 전기접합영역을 형성하는 단계; 상기 전기접합영역 상에 고농도 제1 도전형 영역을 형성하는 단계; 및 상기 회로 상측에 포토다이오드를 형성하는 단계;를 포함하는 것을 특징으로 한 다.
실시예에 따른 이미지센서 및 그 제조방법에 의하면 회로(circuitry)와 포토다이오드의 수직형 집적을 제공할 수 있다.
실시예에 의하면 수직형 포토다이오드에서 생성된 전자가 전기접합영역을 거쳐 전달됨으로써 이미지 성능을 향상시킬 수 있다.
또한, 실시예에 의하면 회로(circuitry)와 포토다이오드의 수직형 집적에 의해 필팩터(fill factor)를 100%에 근접시킬 수 있다.
또한, 실시예에 의하면 종래기술보다 수직형 집적에 의해 같은 픽셀 사이즈에서 높은 센서티버티(sensitivity)를 제공할 수 있다.
또한, 실시예에 의하면 종래기술보다 같은 레졀류션(Resolution)을 위해 공정비용을 감축할 수 있다.
또한, 실시예에 의하면 각 단위 픽셀은 센서티버티(sensitivity)의 감소 없이 보다 복잡한 회로(circuitry)를 구현할 수 있다.
또한, 실시예에 의해 집적될 수 있는 추가적인 온칩 회로(on-chip circuitry)는 이미지센서의 퍼포먼스(performance)를 증가시키고, 나아가 소자의 소형화 및 제조비용을 절감을 획득할 수 있다.
이하, 실시예에 따른 이미지센서 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
본 발명은 씨모스이미지센서에 한정되는 것이 아니며, 포토다이오드가 필요한 이미지센서에 적용이 가능하다.
(실시예)
도 1은 실시예에 따른 이미지센서의 단면도이다.
실시예에 따른 이미지센서는 기판(100)에 트랜지스터(120)를 포함하여 형성된 회로(circuitry)(미도시); 상기 트랜지스터(120)의 일측에 형성된 전기접합영역(140); 상기 전기접합영역(140) 상에 형성된 고농도 제1 도전형 영역(147); 및 상기 회로 상측에 형성된 포토다이오드(220);를 포함하는 것을 특징으로 한다.
실시예에 따른 이미지센서 및 그 제조방법에 의하면 회로(circuitry)와 포토다이오드의 수직형 집적을 제공할 수 있다.
실시예의 포토다이오드는 비정질층을 이용하여 형성하는 예를 들고 있으나 이에 한정되는 것이 아니며 결정질층에 형성될 수도 있다. 예를 들어, 상기 포토다이오드는 상기 회로 상측의 포토다이오드(220)는 상기 회로와 전기적으로 연결되는 진성층(intrinsic layer)(223); 및 상기 진성층(223) 상에 형성된 제2 도전형 전도층(225);을 포함할 수 있으나 이에 한정되는 것은 아니다.
상기 전기접합영역(140)은 PN 졍션(junction)일 수 있으나 이에 한정되는 것은 아니다. 예를 들어, P0(145)/N-(143)/P-(141)의 PNP 졍션일 수 있으나 이에 한 정되는 것은 아니다.
상기 고농도 제1 도전형 영역(147)은 상기 전기접합영역(140)의 상부 일부에 플러그 임플란트에 의해 형성될 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 상기 고농도 제1 도전형 영역(147)은 콘택홀을 통한 플러그 임플란트에 의해 상기 전기접합영역 상부의 일부에 형성된 N+ 영역(147)일 수 있으나 이에 한정되는 것은 아니다.
도 1의 도면 부호 중 미설명 도면 부호는 이하 제조방법에서 설명하기로 한다.
실시예에 따른 이미지센서에 의하면 회로(circuitry)와 포토다이오드의 수직형 집적을 제공할 수 있다. 또한, 실시예에 의하면 수직형 포토다이오드에서 생성된 전자가 전기접합영역을 거쳐 전달됨으로써 이미지 성능을 향상시킬 수 있다.
이하, 도 2 내지 도 3을 참조하여 실시예에 따른 이미지센서의 제조방법을 설명한다.
우선, 도 2와 같이 배선(150)을 포함하는 회로(circuitry)가 형성된 제1 기판(100)을 준비한다. 예를 들어, 제2 도전형 제1 기판(100)에 소자분리막(110)을 형성하여 액티브영역을 정의하고, 상기 액티브영역에 트랜지스터(120)를 포함하는 회로를 형성한다. 예를 들어, 트랜지스터(120)는 트랜스퍼트랜지스터(Tx)(121), 리셋트랜지스터(Rx)(123), 드라이브트랜지스터(Dx)(125), 실렉트랜지스터(Sx)(127)를 포함하여 형성할 수 있다. 이후, 플로팅디퓨젼영역(FD)(131), 소스/드레인영역(133, 135, 137)을 포함하는 이온주입영역(130)을 형성할 수 있다.
한편, 실시예에서 상기 제1 기판(100)에 회로를 형성하는 단계는 상기 제1 기판(100)에 전기접합영역(140)을 형성하는 단계 및 상기 전기접합영역(140) 상부에 상기 배선(150)과 연결되는 고농도 제1 도전형 영역(147)을 형성하는 단계를 포함할 수 있다. 예를 들어, 상기 전기접합영역(140)은 트랜스퍼트랜지스터(Tx)(121)의 일측에 형성된 PN 졍션(junction)(140) 일 수 있으나 이에 한정되는 것은 아니다.
예를 들어, 실시예의 전기접합영역(140)은 제2 도전형 웰(141) 또는 제2 도전형 에피층 상에 형성된 제1 도전형 이온주입층(143), 상기 제1 도전형 이온주입층(143) 상에 형성된 제2 도전형 이온주입층(145)을 포함할 수 있다.
예를 들어, 상기 PN 졍션(junction)(140)은 도 2와 같이 P0(145)/N-(143)/P-(141) Junction 일 수 있으나 이에 한정되는 것은 아니다.
다음으로, 상기 제1 기판(100) 상에 층간절연층(160)을 형성하고, 배선(150)을 형성할 수 있다. 상기 배선(150)은 제1 메탈컨택(151a), 제1 메탈(151), 제2 메탈(152), 제3 메탈(153), 제4 메탈컨택(154a)을 포함할 수 있으나 이에 한정되는 것은 아니다.
다음으로, 도 3과 같이 상기 회로 상측에 상기 배선(150)과 전기적으로 연결되는 포토다이오드(220)를 형성한다. 실시예는 포토다이오드(220)가 비정질층에 형성되는 예를 들고 있으나 이에 한정되는 것은 아니며 결정질층에 형성될 수도 있다.
예를 들어, 상기 포토다이오드(220)는 상기 배선(150)과 전기적으로 연결되 는 진성층(intrinsic layer)(223); 및 상기 진성층(223) 상에 형성된 제2 도전형 전도층(225);을 포함할 수 있다.
실시예는 상기 배선(150)과 연결되는 하부 전극(210)을 더 포함할 수 있다. 예를 들어, 상기 배선(150)은 Cr 등으로 형성된 하부 전극(210)을 더 포함할 수 있다.
또한, 실시예는 하부 전극(210)과 진성층(223) 사이에 형성된 제1 도전형 전도층(221)을 더 포함할 수 있다.
이하, 실시예에서 포토다이오드(220) 형성방법을 구체적으로 설명한다.
우선, 상기 배선(150)의 제4 메탈컨택(154a)과 접촉하도록 Cr 등으로 형성된 하부 전극(210)을 형성한다.
이후, 상기 하부 전극(210) 상에 제1 도전형 전도층(221)을 형성한다. 한편, 경우에 따라서는 상기 제1 도전형 전도층(221)이 형성되지 않고 이후의 공정이 진행될 수도 있다. 상기 제1 도전형 전도층(221)은 실시예에서 채용하는 PIN 다이오드의 N층의 역할을 할 수 있다. 즉, 상기 제1 도전형 전도층(221)은 N 타입 도전형 전도층일 수 있으나 이에 한정되는 것은 아니다.
상기 제1 도전형 전도층(221)은 N 도핑된 비정질 실리콘(n-doped amorphous silicon)을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다. 즉, 상기 제1 도전형 전도층(221)은 비정질 실리콘에 게르마늄, 탄소, 질소 또는 산소 등을 첨가하여 a-Si:H, a-SiGe:H, a-SiC, a-SiN:H a-SiO:H 등으로 형성될 수도 있다.
상기 제1 도전형 전도층(221)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 제1 도전형 전도층(221)은 실란가스(SiH4)에 PH3, P2H5 등을 혼합하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다.
다음으로, 상기 제1 도전형 전도층(221) 상에 진성층(intrinsic layer)(223)을 형성한다. 상기 진성층(223)은 본 발명의 실시예에서 채용하는 PIN 다이오드의 I층의 역할을 할 수 있다. 상기 진성층(223)은 비정질 실리콘(amorphous silicon)을 이용하여 형성될 수 있다. 상기 진성층(223)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 진성층(223)은 실란가스(SiH4) 등을 이용하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다.
그 후, 상기 진성층(223) 상에 제2 도전형 전도층(225)을 형성한다. 상기 제2 도전형 전도층(225)은 상기 진성층(223)의 형성과 연속공정으로 형성될 수 있다. 상기 제2 도전형 전도층(225)은 제2 실시예에서 채용하는 PIN 다이오드의 P층의 역할을 할 수 있다. 즉, 상기 제2 도전형 전도층(225)은 P 타입 도전형 전도층일 수 있으나 이에 한정되는 것은 아니다.
상기 제2 도전형 전도층(225)은 P 도핑된 비정질 실리콘(p-doped amorphous silicon)을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다. 상기 제2 도전형 전도층(225)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 제2 도전형 전도층(225)은 실란가스(SiH4)에 보론 등을 혼합하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다.
다음으로, 상기 제2 도전형 전도층(225) 상에 상부전극(240)을 형성할 수 있 다. 예를 들어, 상기 상부전극(240)은 빛의 투과성이 높고 전도성이 높은 투명전극으로 형성될 수 있다. 예를 들어, 상기 상부전극(240)은 ITO(indium tin oxide) 또는 CTO(cardium tin oxide) 등으로 형성될 수 있다.
도 4는 실시예에 따른 이미지센서의 효과를 나타내는 도표이다. 즉, 도 4는 종래기술(Old)과 실시예(New)의 N+ implantation과 컨택(Contact) 형성에 따른 Pinning Voltage(Vpin) 차이를 나타낸다.
예를 들어, 이미지센서가 트랜스터 트랜지스터를 채용하는 4 Tr CIS인 경우, 기판 계면에서 Transfer Transistor(Tx Tr)을 형성하고 상측(top)의 PD로부터 받아 드린 빛을 시그널(signal)화하기 위해 다른 구동 Tr로 signal을 넘기기 위하여 기판 표면에 플로팅 디퓨젼(Floating Diffusion)(FD)으로의 Current path형성이 필수적이며 이는 고농도 제1 도전형 이온주입, 예를 들어 N+ implantation(XN imp)을 통하여 수행된다.
종래기술에서는 N+ implantation이 Tx Tr의 바로 밑부분까지 N+가 이온주입되기 때문에 디플리션(depletion)되는 영역이 좁게 되어 피닝(Pinning)이 잘 안 된다.
이는 도 4의 실험결과 값에서 잘 나타나있는데 종래기술(Old)에 의하면 Pinning voltage가 3.21V로 측정 sweep 값 3.3V에 거의 근접한 상태로, 이는 디플리션(depletion)이 Tx Tr 끝부분 다다라서 이루어지고 있으며 강한 전기장(electric field)이 형성되어 제대로 된 Tr로 동작하고 있지 않음을 test 결과에서 나타내주고 있다.
한편, 실시예(New)와 같이 전기접합영역(140)을 형성한 후, 제1 메탈(M1) 컨택홀을 형성하고, 그 컨택 홀을 이용한 플러그 임플란트를 통한 N+ implantation에 의해 N+ 영역(147)이 Tx Tr과 직접 맞닿지 않게 떨어뜨려서 Current path를 전기접합영역(140)을 통해 연결시킴으로써 Tx Tr 하부에 강한 전기장(electric field) 형성을 감소시켜 디플리션(depletion)이 될 수 있는 공간을 형성함으로써 정상 동작을 유도할 수 있다.
도 4의 test 결과 Pinning voltage가 1.748V로 거의 normal CIS와 비슷하게 동작하도록 설계됨을 알 수 있다.
한편, normal CIS는 Pinning voltage가 평균 ~1.4정도이고 이 정도 수준까지 이르려면 실시예와 같이 M1 Contact 형성 후 추가 N+ implantation을 하는 방법(플러그 임플란트)이 아닌 원형 내지는 타원형, 다각형 모양으로 마스크(mask)를 이용하여 전기접합영역(140) 중앙 일부에 N+가 형성될 수 있도록 이온주입하면 M1 Contact 형성 후 실시할 때 콘택(Contact)의 사이즈(size)와 그 균일성(uniformity)로부터 발생할 수 있는 페일(fail)까지 줄일 수 있는 장점을 가질 수 있다.
실시예에 따른 이미지센서 및 그 제조방법에 의하면 회로(circuitry)와 포토다이오드의 수직형 집적을 제공할 수 있다.
실시예에 의하면 수직형 포토다이오드에서 생성된 전자가 전기접합영역을 거쳐 전달됨으로써 이미지 성능을 향상시킬 수 있다.
또한, 실시예에 의하면 회로(circuitry)와 포토다이오드의 수직형 집적에 의 해 필팩터(fill factor)를 100%에 근접시킬 수 있다.
또한, 실시예에 의하면 종래기술보다 수직형 집적에 의해 같은 픽셀 사이즈에서 높은 센서티버티(sensitivity)를 제공할 수 있다.
또한, 실시예에 의하면 종래기술보다 같은 레졀류션(Resolution)을 위해 공정비용을 감축할 수 있다.
또한, 실시예에 의하면 각 단위 픽셀은 센서티버티(sensitivity)의 감소 없이 보다 복잡한 회로(circuitry)를 구현할 수 있다.
또한, 실시예에 의해 집적될 수 있는 추가적인 온칩 회로(on-chip circuitry)는 이미지센서의 퍼포먼스(performance)를 증가시키고, 나아가 소자의 소형화 및 제조비용을 절감을 획득할 수 있다.
본 발명은 기재된 실시예 및 도면에 의해 한정되는 것이 아니고, 청구항의 권리범위에 속하는 범위 안에서 다양한 다른 실시예가 가능하다.
도 1은 실시예에 따른 이미지센서의 단면도.
도 2 내지 도 3은 실시예에 따른 이미지센서의 제조방법의 공정단면도.
도 4는 실시예에 따른 이미지센서의 효과를 나타내는 도표.

Claims (9)

  1. 기판에 트랜지스터를 포함하여 형성된 회로(circuitry);
    상기 트랜지스터의 일측에 형성된 전기접합영역;
    상기 전기접합영역 내의 상부영역에 형성된 고농도 제1 도전형 영역; 및
    상기 회로 상측에 상기 고농도 제1 도전형 영역과 전기적으로 연결되도록 형성된 포토다이오드;를 포함하며,
    상기 고농도 제1 도전형 영역은 상기 전기접합영역의 상부 일부에 임플란트에 의해 형성된 것을 특징으로 하는 이미지센서.
  2. 제1 항에 있어서,
    상기 전기접합영역은
    PN 졍션(junction)인 것을 특징으로 하는 이미지센서.
  3. 삭제
  4. 제1 항 또는 제2 항에 있어서,
    상기 회로 상측의 포토다이오드는,
    상기 회로와 전기적으로 연결되는 진성층(intrinsic layer); 및
    상기 진성층 상에 형성된 제2 도전형 전도층;을 포함하는 것을 특징으로 하는 이미지센서.
  5. 기판에 트랜지스터를 포함하는 회로(circuitry)를 형성하는 단계;
    상기 트랜지스터의 일측에 전기접합영역을 형성하는 단계;
    상기 전기접합영역 내의 상부영역에 고농도 제1 도전형 영역을 형성하는 단계; 및
    상기 회로 상측에 상기 고농도 제1 도전형 영역과 전기적으로 연결되도록 형성된 포토다이오드를 형성하는 단계;를 포함하며,
    상기 고농도 제1 도전형 영역은 상기 전기접합영역의 상부 일부에 임플란트에 의해 형성된 것을 특징으로 하는 이미지센서의 제조방법.
  6. 제5 항에 있어서,
    상기 전기접합영역을 형성하는 단계는
    PN 졍션(junction)을 형성하는 단계인 것을 특징으로 하는 이미지센서의 제조방법.
  7. 제5 항에 있어서,
    상기 전기접합영역을 형성하는 단계 후에, 상기 제1 기판 상에 층간절연층을 형성하는 단계; 및 상기 층간절연층을 관통하여 상기 전기접합영역의 일부를 노출하는 컨택 홀을 형성하는 단계;를 포함하고,
    상기 고농도 제1 도전형 영역을 형성하는 단계는, 상기 컨택 홀을 이용하여 상기 전기접합영역의 상부 일부에 임플란트에 의해 형성되는 것을 특징으로 하는 이미지센서의 제조방법.
  8. 제5 항에 있어서,
    상기 고농도 제1 도전형 영역을 형성하는 단계는,
    상기 전기접합영역을 형성하는 단계 후에, 상기 전기접합영역의 상부 일부를 노출하도록 상기 제1 기판 상에 형성되는 마스크 패턴을 이용하여 상기 노출된 전기접합영역의 상부 일부에 임플란트에 의해 형성되는 것을 특징으로 하는 이미지센서의 제조방법.
  9. 제5 항 내지 제8 항 중 어느 하나의 항에 있어서,
    상기 회로 상측에 포토다이오드를 형성하는 단계는,
    상기 회로와 전기적으로 연결되는 진성층(intrinsic layer)을 형성하는 단계; 및
    상기 진성층 상에 제2 도전형 전도층을 형성하는 단계;를 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
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