KR20210100409A - 접합형 전계 효과 트랜지스터의 구조를 갖는 광전 소자 및 그 제조 방법 - Google Patents
접합형 전계 효과 트랜지스터의 구조를 갖는 광전 소자 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20210100409A KR20210100409A KR1020200014354A KR20200014354A KR20210100409A KR 20210100409 A KR20210100409 A KR 20210100409A KR 1020200014354 A KR1020200014354 A KR 1020200014354A KR 20200014354 A KR20200014354 A KR 20200014354A KR 20210100409 A KR20210100409 A KR 20210100409A
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor layer
- layer
- semiconductor
- semiconductor substrate
- quantum dots
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 230000005693 optoelectronics Effects 0.000 title claims description 26
- 230000005669 field effect Effects 0.000 title description 9
- 239000004065 semiconductor Substances 0.000 claims abstract description 463
- 239000000758 substrate Substances 0.000 claims abstract description 113
- 239000011159 matrix material Substances 0.000 claims abstract description 103
- 239000002096 quantum dot Substances 0.000 claims abstract description 96
- 238000000034 method Methods 0.000 claims description 50
- 229910052751 metal Inorganic materials 0.000 claims description 31
- 239000002184 metal Substances 0.000 claims description 31
- 239000000463 material Substances 0.000 claims description 11
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims description 6
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims description 3
- 229910006404 SnO 2 Inorganic materials 0.000 claims description 3
- QWKBZTTYSLJTPC-UHFFFAOYSA-N [Sn]=O.[Si].[Zn] Chemical compound [Sn]=O.[Si].[Zn] QWKBZTTYSLJTPC-UHFFFAOYSA-N 0.000 claims description 3
- ZFEADGRFDTTYIM-UHFFFAOYSA-N [Zn+2].[O-2].[In+3].[Si+4] Chemical compound [Zn+2].[O-2].[In+3].[Si+4] ZFEADGRFDTTYIM-UHFFFAOYSA-N 0.000 claims description 3
- 229910052733 gallium Inorganic materials 0.000 claims description 3
- 229910052738 indium Inorganic materials 0.000 claims description 3
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 3
- KYKLWYKWCAYAJY-UHFFFAOYSA-N oxotin;zinc Chemical compound [Zn].[Sn]=O KYKLWYKWCAYAJY-UHFFFAOYSA-N 0.000 claims description 3
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 claims description 3
- 239000011787 zinc oxide Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 395
- 238000005468 ion implantation Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 238000007517 polishing process Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- UHYPYGJEEGLRJD-UHFFFAOYSA-N cadmium(2+);selenium(2-) Chemical compound [Se-2].[Cd+2] UHYPYGJEEGLRJD-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000004549 pulsed laser deposition Methods 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- YBNMDCCMCLUHBL-UHFFFAOYSA-N (2,5-dioxopyrrolidin-1-yl) 4-pyren-1-ylbutanoate Chemical compound C=1C=C(C2=C34)C=CC3=CC=CC4=CC=C2C=1CCCC(=O)ON1C(=O)CCC1=O YBNMDCCMCLUHBL-UHFFFAOYSA-N 0.000 description 1
- 229910004613 CdTe Inorganic materials 0.000 description 1
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910002665 PbTe Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910007709 ZnTe Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- SBIBMFFZSBJNJF-UHFFFAOYSA-N selenium;zinc Chemical compound [Se]=[Zn] SBIBMFFZSBJNJF-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- OCGWQDWYSQAFTO-UHFFFAOYSA-N tellanylidenelead Chemical compound [Pb]=[Te] OCGWQDWYSQAFTO-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14679—Junction field effect transistor [JFET] imagers; static induction transistor [SIT] imagers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
- H01L27/1461—Pixel-elements with integrated switching, control, storage or amplification elements characterised by the photosensitive area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
- H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/1462—Coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
- H01L31/0352—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their shape or by the shapes, relative sizes or disposition of the semiconductor regions
- H01L31/035209—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their shape or by the shapes, relative sizes or disposition of the semiconductor regions comprising a quantum structures
- H01L31/035218—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their shape or by the shapes, relative sizes or disposition of the semiconductor regions comprising a quantum structures the quantum structure being quantum dots
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
- H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
- H01L31/112—Devices sensitive to infrared, visible or ultraviolet radiation characterised by field-effect operation, e.g. junction field-effect phototransistor
- H01L31/1127—Devices with PN heterojunction gate
- H01L31/1129—Devices with PN heterojunction gate the device being a field-effect phototransistor
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Light Receiving Elements (AREA)
Abstract
낮은 다크 노이즈 및 높은 신호대 잡음비를 달성할 수 있는 광전 소자 및 그 제조 방법을 제공한다. 개시된 광전 소자는, 반도체 기판; 상기 반도체 기판 내에 형성된 수광부; 및 상기 수광부가 형성되지 않은 상기 반도체 기판의 상부 표면 위에 배치된 구동 회로;를 포함할 수 있다. 상기 수광부는 상기 반도체 기판의 상부 영역에 배치되며 제 1 도전형으로 도핑된 제 1 반도체층; 상기 제 1 반도체층의 상부에 배치되며 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑된 제 2 반도체층; 상기 제 2 반도체층의 상부 표면 위에 배치된 투명 매트릭스층; 상기 투명 매트릭스층과 접촉하도록 배치된 복수의 양자점; 및 상기 제 2 반도체층과 전기적으로 연결되며 상기 투명 매트릭스층의 양측에 각각 배치된 제 1 전극과 제 2 전극;을 포함할 수 있다.
Description
개시된 실시예들은 광전 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 접합형 전계 효과 트랜지스터의 구조를 갖는 양자점 광전 소자 및 그 제조 방법에 관한 것이다.
이미지 센서의 해상도가 증가하면서 이미지 센서 내의 하나의 화소의 크기가 점차 작아지고 있다. 예를 들어, 최근에는 휴대폰에서 사용되는 고해상도 이미지 센서의 화소 크기가 1 um보다 작아지고 있다. 이렇게 화소의 크기가 작아지면, 빛을 감지하는 수광 소자의 수광 면적이 줄어들게 되어 단위 시간 당 화소에 들어오는 광자의 개수가 적어지게 된다. 이에 따라, 화소의 수광 소자로부터 출력되는 신호 중에서 다크 노이즈(dark noise)의 분율이 상대적으로 증가하고 신호대 잡음비가 낮아지게 되어 선명한 영상을 얻기가 어려워진다. 이러한 기술적 한계를 개선하여 다크 노이즈를 줄이고 수광 효율을 향상시킬 수 있는 수광 소자에 대한 연구가 진행되고 있다.
낮은 다크 노이즈 및 높은 신호대 잡음비를 달성할 수 있는 광전 소자를 제공한다.
상기 광전 소자를 제조하는 방법을 제공한다.
일 실시예에 따른 광전 소자는, 반도체 기판; 상기 반도체 기판 내에 형성된 수광부; 및 상기 수광부가 형성되지 않은 상기 반도체 기판의 상부 표면 위에 배치된 구동 회로;를 포함할 수 있다. 여기서, 상기 수광부는: 상기 반도체 기판의 상부 영역에 배치되며 제 1 도전형으로 도핑된 제 1 반도체층; 상기 제 1 반도체층의 상부에 배치되며 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑된 제 2 반도체층; 상기 제 2 반도체층의 상부 표면 위에 배치된 투명 매트릭스층; 상기 투명 매트릭스층과 접촉하도록 배치된 복수의 양자점; 및 상기 제 2 반도체층과 전기적으로 연결되며 상기 투명 매트릭스층의 양측에 각각 배치된 제 1 전극과 제 2 전극;을 포함할 수 있다.
상기 제 1 반도체층은 제 1 도핑 농도로 도핑되며 상기 제 2 반도체층은 제 1 도핑 농도보다 낮은 제 2 도핑 농도로 도핑될 수 있다.
일 예에서, 상기 복수의 양자점은 상기 제 2 반도체층의 상부 표면 위에 상기 제 2 반도체층의 상부 표면과 접촉하도록 배치될 수 있으며, 상기 투명 매트릭스층은 상기 복수의 양자점을 덮도록 배치될 수 있다.
다른 예에서, 상기 복수의 양자점이 상기 제 2 반도체층의 상부 표면과 접촉하지 않도록 상기 투명 매트릭스층 내부에 매립될 수 있다.
상기 투명 매트릭스층은 투명한 산화물 반도체 재료로 이루어질 수 있다.
예를 들어, 투명한 산화물 반도체 재료는 SIZO(silicon indium zinc oxide), SZTO(silicon zinc tin oxide), IGZO(indium gallium zinc oxide), IZO(indium zinc oxide), ZTO(zinc tin oxide), CuAlO2, CuG2O2, SrCu2O2, SnO2 중에서 선택된 적어도 하나의 재료를 포함할 수 있다.
또한, 상기 구동 회로는 복수의 층을 따라 배열된 복수의 금속층 및 상기 복수의 금속층 사이에 개재된 유전체층을 포함할 수 있다.
일 실시예에 따른 광전 소자를 제조하는 방법은, 반도체 기판 내에, 제 1 도전형으로 도핑된 제 1 반도체층, 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑된 제 2 반도체층, 및 상기 제 2 반도체층과 전기적으로 연결되는 제 1 전극과 제 2 전극을 순차적으로 형성하는 단계; 상기 반도체 기판의 상부 표면, 상기 제 1 반도체층의 상부 표면, 및 상기 제 2 반도체층의 상부 표면을 덮도록 유전체층과 복수의 금속층을 형성하는 단계; 상기 제 1 반도체층의 상부 표면과 상기 제 2 반도체층의 상부 표면을 덮고 있는 유전체층을 제거하는 단계; 및 상기 제 2 반도체층의 상부 표면 위에서 상기 제 1 전극과 상기 제 2 전극 사이에 복수의 양자점과 투명 매트릭스층을 형성하는 단계;를 포함할 수 있다.
상기 유전체층과 복수의 금속층을 형성하는 단계에서, 상기 금속층은 상기 제 1 반도체층과 상기 제 2 반도체층이 없는 상기 반도체 기판의 상부 표면 위에만 형성될 수 있다.
상기 복수의 양자점과 투명 매트릭스층을 형성하는 단계는, 상기 제 2 반도체층의 상부 표면 위에 제 1 매트릭스층을 형성하는 단계; 상기 제 1 매트릭스층의 상부 표면 위에 복수의 양자점을 형성하는 단계; 및 상기 복수의 양자점을 덮도록 상기 제 1 매트릭스층 위에 제 2 매트릭스층을 형성하는 단계;를 포함할 수 있다.
상기 제 1 반도체층과 제 2 반도체층을 형성하는 공정의 온도가 가장 높고, 상기 양자점을 형성하는 공정의 온도가 가장 낮을 수 있다.
다른 실시예에 따른 광전 소자는, 반도체 기판; 상기 반도체 기판 내에 형성된 수광부; 및 상기 반도체 기판의 하부 표면에 배치된 구동 회로;를 포함할 수 있다. 여기서, 상기 수광부는: 상기 반도체 기판의 하부 영역에 형성되며 제 1 도전형으로 도핑된 제 1 반도체층; 상기 제 1 반도체층을 덮으며 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑된 제 2 반도체층; 상기 제 2 반도체층 위에 배치된 투명 매트릭스층; 상기 투명 매트릭스층과 접촉하도록 배치된 복수의 양자점; 및 상기 반도체 기판의 하부 영역에서 상기 제 2 반도체층과 전기적으로 연결되도록 배치된 제 1 전극과 제 2 전극;을 포함할 수 있다.
상기 제 1 반도체층의 하부 표면은 상기 반도체 기판의 하부 표면과 동일 평면 상에 위치하며, 상기 제 2 반도체층의 상부 표면은 상기 반도체 기판의 상부 표면과 동일 평면 상에 위치할 수 있다.
상기 투명 매트릭스층 또는 상기 복수의 양자점은 상기 제 2 반도체층과 직접 접촉할 수 있다.
일 예에서, 상기 수광부는 상기 제 2 반도체층의 양쪽 측면에 배치되며 제 1 도전형으로 도핑된 제 3 반도체층을 더 포함할 수 있다.
이 경우, 상기 제 1 반도체층은 제 1 도핑 농도로 도핑되며 상기 제 2 반도체층은 제 1 도핑 농도보다 낮은 제 2 도핑 농도로 도핑되고, 상기 제 3 반도체층의 도핑 농도는 상기 제 1 반도체층의 도핑 농도보다 낮고 상기 제 2 반도체층의 도핑 농도보다 높을 수 있다.
다른 예에서, 상기 수광부는 상기 제 2 반도체층을 덮으며 제 1 도전형으로 도핑된 제 3 반도체층을 더 포함할 수 있다.
이 경우, 상기 제 3 반도체층의 상부 표면은 상기 반도체 기판의 상부 표면과 동일 평면 상에 위치할 수 있다.
또한, 상기 투명 매트릭스층 또는 상기 복수의 양자점은 상기 제 3 반도체층과 직접 접촉하도록 상기 제 3 반도체층 위에 배치될 수 있다.
다른 실시예에 따른 광전 소자의 제조 방법은, 반도체 기판의 상부 영역에 부분적으로 형성되며 제 1 도전형으로 도핑된 제 1 반도체층, 상기 제 1 반도체층의 측면과 하부 표면을 둘러싸도록 형성되며 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑된 제 2 반도체층, 및 상기 제 2 반도체층과 전기적으로 연결되는 제 1 전극과 제 2 전극을 형성하는 단계; 상기 반도체 기판의 상부 표면, 상기 제 1 반도체층의 상부 표면, 및 상기 제 2 반도체층의 상부 표면을 덮도록 유전체층과 복수의 금속층을 형성하는 단계; 상기 유전체층과 복수의 금속층이 아래쪽을 향하도록 상기 반도체 기판을 상하로 뒤집는 단계; 상기 제 2 반도체층이 노출될 때까지 상기 반도체 기판을 부분적으로 제거하는 단계; 및 상기 노출된 제 2 반도체층의 상부 표면을 덮도록 복수의 양자점과 투명 매트릭스층을 형성하는 단계;를 포함할 수 있다.
또 다른 실시예에 따른 광전 소자의 제조 방법은, 반도체 기판의 상부 영역에 부분적으로 형성되며 제 1 도전형으로 도핑된 제 1 반도체층, 상기 제 1 반도체층의 측면과 하부 표면을 둘러싸도록 형성되며 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑된 제 2 반도체층, 상기 제 2 반도체층의 측면과 하부 표면을 둘러싸도록 형성되며 제 1 도전형으로 도핑된 제 3 반도체층, 및 상기 제 2 반도체층과 전기적으로 연결되는 제 1 전극과 제 2 전극을 형성하는 단계; 상기 반도체 기판의 상부 표면, 상기 제 1 반도체층의 상부 표면, 상기 제 2 반도체층의 상부 표면, 및 상기 제 3 반도체층의 상부 표면을 덮도록 유전체층과 복수의 금속층을 형성하는 단계; 상기 유전체층과 복수의 금속층이 아래쪽을 향하도록 상기 반도체 기판을 상하로 뒤집는 단계; 상기 제 3 반도체층 또는 상기 제 2 반도체층이 노출될 때까지 상기 반도체 기판을 부분적으로 제거하는 단계; 및 상기 노출된 제 3 반도체층 또는 제 2 반도체층의 상부 표면을 덮도록 복수의 양자점과 투명 매트릭스층을 형성하는 단계;를 포함할 수 있다.
개시된 실시예에 따르면, 광전 소자가 접합형 전계 효과 트랜지스터의 구조를 갖기 때문에 다크 노이즈를 줄일 수 있다. 따라서, 신호대 잡음비가 향상될 수 있다.
또한, 접합형 전계 효과 트랜지스터의 채널 위에 복수의 양자점 및 복수의 양자점을 둘러싸는 매트릭스층으로 인해 출력 신호의 증폭 효과가 있기 때문에 신호대 잡음비를 더욱 향상시킬 수 있다.
또한, 광전 소자를 일반적인 실리콘 기반의 CMOS(complementary metal oxide semiconductor) 공정을 이용하여 쉽고 저렴하게 제조할 수 있다. 이러한 제조 방법에 따르면, 복수의 광전 소자의 2차원 어레이로 구성된 고해상도의 이미지 센서를 제작할 수 있다.
도 1은 일 실시예에 따른 광전 소자의 구조를 개략적으로 보이는 단면도이다.
도 2a 내지 도 2d는 도 1에 도시된 광전 소자를 제조하는 과정을 개략적으로 보이는 단면도이다.
도 3은 다른 실시예에 따른 광전 소자의 구조를 개략적으로 보이는 단면도이다.
도 4는 또 다른 실시예에 따른 광전 소자의 구조를 개략적으로 보이는 단면도이다.
도 5a 내지 도 5e는 도 4에 도시된 광전 소자를 제조하는 과정을 개략적으로 보이는 단면도이다.
도 6은 또 다른 실시예에 따른 광전 소자의 구조를 개략적으로 보이는 단면도이다.
도 7a 내지 도 7e는 도 6에 도시된 광전 소자를 제조하는 과정을 개략적으로 보이는 단면도이다.
도 8은 또 다른 실시예에 따른 광전 소자의 구조를 개략적으로 보이는 단면도이다.
도 2a 내지 도 2d는 도 1에 도시된 광전 소자를 제조하는 과정을 개략적으로 보이는 단면도이다.
도 3은 다른 실시예에 따른 광전 소자의 구조를 개략적으로 보이는 단면도이다.
도 4는 또 다른 실시예에 따른 광전 소자의 구조를 개략적으로 보이는 단면도이다.
도 5a 내지 도 5e는 도 4에 도시된 광전 소자를 제조하는 과정을 개략적으로 보이는 단면도이다.
도 6은 또 다른 실시예에 따른 광전 소자의 구조를 개략적으로 보이는 단면도이다.
도 7a 내지 도 7e는 도 6에 도시된 광전 소자를 제조하는 과정을 개략적으로 보이는 단면도이다.
도 8은 또 다른 실시예에 따른 광전 소자의 구조를 개략적으로 보이는 단면도이다.
이하, 첨부된 도면들을 참조하여, 접합형 전계 효과 트랜지스터의 구조를 갖는 광전 소자 및 그 제조 방법에 대해 상세하게 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 또한, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 다수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
"상기"의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 다수 모두에 해당하는 것일 수 있다. 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 이러한 단계들은 적당한 순서로 행해질 수 있으며, 반드시 기재된 순서에 한정되는 것은 아니다.
또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 이런 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
도 1은 일 실시예에 따른 광전 소자의 구조를 개략적으로 보이는 단면도이다. 도 1을 참조하면, 일 실시예에 따른 광전 소자(200)는 반도체 기판(101), 반도체 기판(101) 내에 형성된 수광부(100), 및 수광부(100)가 형성되지 않은 반도체 기판(101)의 상부 표면 위에 배치된 구동 회로(110)를 포함할 수 있다. 예를 들어, 반도체 기판(101)은 실리콘(Si), 게르마늄(Ge), 또는 화합물 반도체 재료로 이루어질 수 있다.
수광부(100)는 빛을 받아 광 전류를 발생시키는 역할을 한다. 이를 위해, 수광부(100)는 반도체 기판(101)의 상부 영역에 부분적으로 형성되어 있는 제 1 반도체층(102), 제 1 반도체층(102)의 상부 영역에 부분적으로 형성되어 있는 제 2 반도체층(103), 제 2 반도체층(103)의 상부 표면 위에 배치된 투명 매트릭스층(104), 투명 매트릭스층(104)과 접촉하도록 배치된 복수의 양자점(105), 및 투명 매트릭스층(104)의 양측에 각각 배치된 제 1 전극(106)과 제 2 전극(107)을 포함할 수 있다. 도 1에는, 반도체 기판(101)이 제 1 반도체층(102)의 하부 표면과 측면을 둘러싸고 제 1 반도체층(102)이 제 2 반도체층(103)의 하부 표면과 측면을 둘러싸는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 제 1 반도체층(102)은 제 2 반도체층(103)의 하부 표면에만 접촉하도록 형성될 수도 있다. 이 경우, 제 2 반도체층(103)의 측면은 반도체 기판(101)과 접촉할 수 있다. 어느 경우이든, 제 1 반도체층(102)은 반도체 기판(101)의 상부 표면 위에 배치되고, 제 2 반도체층(103)은 제 1 반도체층(102)의 상부 표면 위에 배치된다.
제 1 반도체층(102)은 반도체 기판(101)의 상부 영역을 제 1 도전형으로 고농도로 도핑하여 형성될 수 있다. 또한, 제 2 반도체층(103)은 제 1 반도체층(102)의 상부 영역을 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 저농도로 도핑하여 형성될 수 있다. 예를 들어, 도 1에는 제 1 반도체층(102)이 p형으로 고농도로 도핑된 p+ 반도체이고 제 2 반도체층(103)이 n형으로 도핑된 n- 반도체인 것으로 도시되었다. 그러나, 이는 단순한 예일 뿐이며 반드시 이에 한정되는 것은 아니다. 대신에, 제 1 반도체층(102)이 n+ 반도체이고 제 2 반도체층(103)이 p- 반도체인 경우도 가능하다. 제 2 반도체층(103)은 제 1 반도체층(102)과 동일한 종류의 반도체 재료로 이루어지며 단지 제 1 반도체층(102)과 전기적으로 상반되는 도전형으로 도핑된다. 따라서, 제 1 반도체층(102)과 제 2 반도체층(103)은 pn 접합을 형성하게 된다.
제 1 전극(106)과 제 2 전극(107)은 제 2 반도체층(103)과 전기적으로 연결되도록 제 2 반도체층(103)의 상부 표면에 배치될 수 있다. 도 1에는, 제 2 반도체층(103)의 상부 표면의 내부에 제 1 전극(106)과 제 2 전극(107)이 배치되어, 제 1 전극(106)의 상부 표면과 제 2 전극(107)의 상부 표면만이 외부로 노출되고 제 1 전극(106)의 측면 및 바닥면과 제 2 전극(107)의 측면 및 바닥면은 제 2 반도체층(103)에 의해 둘러싸인 것으로 도시되었다. 이 경우, 제 1 전극(106)의 상부 표면과 제 2 전극(107)의 상부 표면이 제 2 반도체층(103)의 상부 표면과 동일 평면 상에 위치할 수 있다. 그러나, 이는 단순한 예일 뿐이며 반드시 이에 한정되는 것은 아니다. 예를 들어, 제 1 전극(106)과 제 2 전극(107)이 제 2 반도체층(103)의 상부 표면 위에 돌출하여 배치될 수도 있다. 이 경우, 제 2 반도체층(103)의 상부 표면은 평평한 표면이며, 제 1 전극(106)의 바닥면과 제 2 전극(107)의 바닥면이 제 2 반도체층(103)의 상부 표면과 동일 평면 상에 위치할 수 있다.
이러한 구조에서, 제 1 반도체층(102)은 게이트의 역할을 하며, 제 2 반도체층(103)은 채널의 역할을 한다. 또한, 제 1 전극(106)과 제 2 전극(107)은 소스 전극과 드레인 전극의 역할을 하게 된다. 게이트인 제 1 반도체층(102)과 채널인 제 2 반도체층(103) 사이에는 별도의 게이트 절연막이 배치되지 않는다. 따라서, 수광부(100)는 접합형 전계 효과 트랜지스터(junction field-effect transistor; JFET)의 구조를 갖는다.
게이트의 역할을 하는 제 1 반도체층(102)이 p형으로 도핑되고 채널의 역할을 하는 제 2 반도체층(103)이 n형으로 도핑된 경우, 제 1 반도체층(102)에 게이트 전압이 인가되지 않은 동안에는 제 2 반도체층(103)을 통해 제 1 전극(106)과 제 2 전극(107) 사이에 전류가 흐르게 된다. 그러나, 제 1 반도체층(102)에 역전압, 다시 말해 음(-)의 전압이 인가되면, 제 2 반도체층(103) 내의 공핍(depletion) 영역이 넓어지면서 제 1 전극(106)과 제 2 전극(107) 사이에 흐르는 전류가 감소하게 된다. 그리고, 소정의 세기 이상의 역전압이 제 1 반도체층(102)에 인가되면, 제 2 반도체층(103)이 공핍 영역으로 채워져서 제 1 전극(106)과 제 2 전극(107) 사이에 전류가 흐르지 않게 된다. 따라서, 수광부(100)는 제 1 반도체층(102)에 전압이 인가되지 않을 때 ON 상태가 되고 제 1 반도체층(102)에 문턴 전압 이상의 역전압이 인가될 때 OFF 상태가 된다.
제 1 전극(106)과 제 2 전극(107) 사이에는 투명 매트릭스층(104)과 복수의 양자점(105)이 배치된다. 제 1 전극(106)과 제 2 전극(107)은 그 사이에 배치된 투명 매트릭스층(104) 및 복수의 양자점(105)과 직접적으로 접촉할 수도 있으며, 또는 투명 매트릭스층(104) 및 복수의 양자점(105)과 접촉하지 않도록 투명 매트릭스층(104) 및 복수의 양자점(105)과 이격될 수도 있다.
투명 매트릭스층(104)과 복수의 양자점(105)은 수광부(100)에 입사하는 광자에 의해 발생하는 광 전류를 증폭시키는 역할을 한다. 양자점(105)은 양자 구속 효과를 가지는 소정 크기의 입자이다. 양자점(105)은, 예를 들어, CdSe, CdSe, CdTe, InP, InAs, InSb, PbSe, PbS, PbTe, AlAs, ZnS, ZnSe, ZnTe 등과 같은 화합물로 이루어질 수 있다. 이러한 양자점(105)에 빛이 입사하면, 양자점(105)이 빛을 흡수하여 포토캐리어(photocarrier), 다시 말해 이동 가능한 전자와 정공의 쌍을 생성한다. 이렇게 양자점(105)에서 생성된 포토캐리어가 투명 매트릭스층(104)을 통해 채널인 제 2 반도체층(103)으로 이동하면 제 1 전극(106)과 제 2 전극(107) 사이에 광 전류가 흐르게 된다. 예를 들어, 채널인 제 2 반도체층(103)이 n형인 경우에, 포토캐리어로서 전자가 제 2 반도체층(103)으로 이동할 수 있다. 반대로, 제 2 반도체층(103)이 p형인 경우에, 포토캐리어로서 정공이 제 2 반도체층(103)으로 이동할 수 있다.
양자점(105)이 흡수하는 빛의 파장은 양자점(105)의 밴드갭에 따라 달라질 수 있다. 양자점(105)의 밴드갭은 주로 양자점(105)의 직경에 의해 결정될 수 있다. 예를 들어, 양자점(105)은 1 nm 내지 10 nm 정도의 직경을 가질 수 있다. 따라서, 수광부(100)가 감지하고자 하는 빛의 파장에 따라 양자점(105)의 직경이 달라질 수 있다. 만약 수광부(100)가 넓은 파장 대역의 빛을 감지하도록 구성된다면 복수의 양자점(105)은 다양한 직경을 가질 수 있다. 또한, 수광부(100)가 특정한 파장 대역의 빛을 감지하도록 구성된다면 복수의 양자점(105)은 동일한 직경을 가질 수 있다.
투명 매트릭스층(104)은 양자점(105)에서 생성된 포토캐리어를 제 2 반도체층(103)으로 효율적으로 전달하는 역할을 한다. 특히, 투명 매트릭스층(104)은 양자점(105)에서 생성된 전자와 정공을 효율적으로 분리하고 분리된 전자 또는 정공을 제 2 반도체층(103)에 전달한다. 이를 위하여, 투명 매트릭스층(104)은 복수의 양자점(105)과 각각 접촉하도록 배치된다. 또한, 투명 매트릭스층(104)은 입사광이 양자점(105)에 전달될 수 있도록 수광부(100)가 검출하고자 하는 빛의 파장 대역에 대해 투과성이 있는 재료로 이루어진다. 이러한 투명 매트릭스층(104)은 투명한 산화물 반도체 재료로 이루어질 수 있다. 예를 들어, 이러한 투명 매트릭스층(104)은 SIZO(silicon indium zinc oxide), SZTO(silicon zinc tin oxide), IGZO(indium gallium zinc oxide), IZO(indium zinc oxide), ZTO(zinc tin oxide), CuAlO2, CuG2O2, SrCu2O2, SnO2 등과 같은 투명한 산화물 반도체 재료로 이루어질 수 있다.
이러한 투명 매트릭스층(104)은 얇은 두께로 형성 가능하다. 예를 들어, 투명 매트릭스층(104)의 두께는 약 1 nm 내지 약 100 nm일 수 있다. 또는, 투명 매트릭스층(104)의 두께는 약 1 nm 내지 약 50 nm일 수도 있다. 또는, 투명 매트릭스층(104)의 두께는 약 1 nm 내지 약 30 nm일 수 있다. 투명 매트릭스층(104)이 얇은 두께로 형성되기 때문에, 광전 소자(200)는 충분히 얇은 두께를 가질 수 있다.
구동 회로(110)는 수광부(100)에서 발생한 광 전류를 전기적 신호로서 출력하는 역할을 한다. 구동 회로(110)는 필요에 따라 수광부(100)를 ON/OFF 시키거나 수광부(100)로부터 신호를 출력하도록 구성될 수 있다. 이를 위해, 구동 회로(110)는 복수의 박막 트랜지스터, 커패시터, 전극, 전극 패드, 배선 등을 포함할 수 있다. 복수의 박막 트랜지스터, 커패시터, 전극, 전극 패드, 배선 등은 복수의 층에 배열될 수 있다. 또한, 복수의 박막 트랜지스터, 커패시터, 전극, 전극 패드, 배선이 배열된 층 사이에는 층간 절연막이 개재될 수 있다. 도 1에는 편의상, 구동 회로(110)가 복수의 층을 따라 배열된 복수의 금속층(112)과 복수의 금속층(112) 사이에 개재된 유전체층(111)을 포함하는 것으로 단순히 도시되었다. 구동 회로(110)는 수광부(100)에 입사하는 빛을 가리지 않도록 수광부(100)의 측면에서 반도체 기판(101)의 상부 표면 위에 배치될 수 있다.
상술한 접합형 전계 효과 트랜지스터의 구조를 갖는 광전 소자(200)의 경우, 구동 회로(110)를 통해 제 1 반도체층(102)에 인가되는 전압을 제어하여 제 2 반도체층(103) 내의 공핍 영역의 넓이를 조절함으로써, 제 2 반도체층(103)을 통해 제 1 전극(106)과 제 2 전극(107) 사이에 흐르는 전류를 제어할 수 있다. 따라서, 수광부(100)에 빛이 입사하지 않을 때에도 제 1 전극(106)과 제 2 전극(107) 사이에 전류가 흘러 발생하는 다크 노이즈를 억제하거나 줄일 수 있다. 따라서, 실시예에 따른 광전 소자(200)의 신호대 잡음비가 향상될 수 있다.
또한, 구동 회로(110)를 통해 제 1 반도체층(102)에 인가되는 전압을 조절함으로써 수광부(100)를 쉽게 ON/OFF 시킬 수 있어서, 신호 출력이 필요한 경우에만 수광부(100)를 턴온시켜 수광부(100)로부터 광 전류를 출력하는 스위칭 동작이 가능하다.
또한, 채널의 역할을 하는 제 2 반도체층(103) 위에 배치된 투명 매트릭스층(104)과 복수의 양자점(105)을 사용함으로써 단위 시간당 수광부(100)에 입사하는 광자보다 많은 포토캐리어가 생성되므로, 광전 소자(200)는 1보다 큰 이득을 갖는다. 따라서, 투명 매트릭스층(104)과 복수의 양자점(105)으로 인해 출력 신호의 증폭 효과가 있기 때문에 광전 소자(200)의 신호대 잡음비가 더욱 향상될 수 있다. 따라서, 본 실시예에 따른 광전 소자(200)를 사용하면 약한 입사광에서도 선명한 영상을 얻을 수 있다. 따라서, 광전 소자(200)를 포함하는 이미지 센서의 화소의 크기를 더욱 작게 하는 것이 가능하므로, 이미지 센서의 해상도를 더욱 증가시킬 수 있다.
도 2a 내지 도 2d는 도 1에 도시된 광전 소자(200)를 제조하는 과정을 개략적으로 보이는 단면도이다.
먼저, 도 2a를 참조하면, 반도체 기판(101) 상에 제 1 반도체층(102), 제 2 반도체층(103), 및 제 1 전극(106)과 제 2 전극(107)을 순차적으로 형성할 수 있다. 제 1 반도체층(102)은, 예를 들어, 이온주입(ion implantation) 등의 방식으로 반도체 기판(101)의 상부 영역을 부분적으로 도핑함으로써 형성될 수 있다. 그리고, 제 2 반도체층(103)은 이온주입 등의 방식으로 제 1 반도체층(102)의 상부 영역을 부분적으로 도핑함으로써 형성될 수 있다. 예를 들어, 반도체 기판(101)의 상부 영역을 p+로 도핑하여 제 1 반도체층(102)을 형성하고, 제 1 반도체층(102)의 상부 영역을 n-로 도핑하여 제 2 반도체층(103)을 형성할 수 있다. 대신에, 반도체 기판(101)의 상부 영역을 n+로 도핑하여 제 1 반도체층(102)을 형성하고, 제 1 반도체층(102)의 상부 영역을 p-로 도핑하여 제 2 반도체층(103)을 형성할 수 있다. 그리고, 제 2 반도체층(103)의 상부 표면을 부분적으로 에칭하고 금속 재료를 증착하여 제 1 전극(106)과 제 2 전극(107)을 형성할 수 있다.
다음으로, 도 2b를 참조하면, 반도체 기판(101)의 상부 표면, 제 1 반도체층(102)의 상부 표면, 및 제 2 반도체층(103)의 상부 표면을 덮도록 유전체층(111)과 복수의 금속층(112)을 형성할 수 있다. 금속층(112)은 제 1 반도체층(102)과 제 2 반도체층(103)이 없는 반도체 기판(101)의 상부 표면 위에만 형성될 수 있다. 예를 들어, 유전체층(111)을 부분적으로 형성한 후에, 유전체층(111) 위에 하나의 금속층(112)을 형성하고, 다시 하나의 금속층(112)을 덮도록 유전체층(111)을 부분적으로 형성할 수 있다. 유전체층(111)은, 예를 들어, SiO2를 증착하여 형성될 수 있으며, 금속층(112)은 스퍼터링 방식으로 형성될 수 있다. 이러한 과정을 복수 회 반복함으로써 복수의 금속층(112)을 형성할 수 있다. 복수의 금속층(112)은 박막 트랜지스터, 커패시터, 전극, 전극 패드, 배선 등을 구성할 수 있다.
도 2c를 참조하면, 제 1 반도체층(102)의 상부 표면과 제 2 반도체층(103)의 상부 표면을 덮고 있는 유전체층(111)을 부분적으로 에칭하여 제거함으로써, 구동 회로(110)가 형성된다. 따라서, 구동 회로(110)는 제 1 반도체층(102)과 제 2 반도체층(103)이 없는 반도체 기판(101)의 상부 표면 위에만 배치된다.
마지막으로, 도 2d를 참조하면, 제 2 반도체층(103)의 상부 표면 위에서 제 1 전극(106)과 제 2 전극(107) 사이에 복수의 양자점(105)과 투명 매트릭스층(104)을 형성함으로써 수광부(100)가 완성된다. 복수의 양자점(105)은, 예를 들어, 스핀 코팅 방식, 프린팅 방식, 또는 잉크젯 방식으로 제 2 반도체층(103)의 상부 표면 위에 도포될 수 있다. 그리고, 복수의 양자점(105)을 덮도록 투명 매트릭스층(104)이 형성될 수 있다. 투명 산화물 반도체로 이루어지는 투명 매트릭스층(104)은, 예를 들어, CVD(chemical vapor deposition), RF 스퍼터(radio frequency magnetron sputtering), PLD(pulsed laser deposition) 등의 방식으로 형성될 수 있다.
도 2a 내지 도 2d에 도시된 광전 소자(200)의 제조 방법에 따르면, 600 ℃ 이상의 고온이 요구되는 반도체 공정, 다시 말해 제 1 반도체층(102)과 제 2 반도체층(103)을 형성하는 공정이 먼저 수행된다. 이어서, 약 400 ℃ 정도의 온도에서 수행되는 금속층(112)의 형성 공정이 수행된다. 그리고, 양자점(105)을 형성하는 공정이 가장 마지막에 수행된다. 양자점(105), 예를 들어, 약 150 ℃ 정도의 온도에서 형성될 수 있다. 따라서, 반도체 공정의 온도가 가장 높고, 금속층(112)의 형성 공정의 온도가 다음으로 높고, 양자점(105)을 형성하는 공정의 온도가 가장 낮다. 이와 같이, 고온 공정이 모두 수행된 후에 양자점(105)이 형성되므로 고온에 의해 양자점(105)이 손상될 위험이 없다.
도 1에 도시된 실시예에서는, 수광부(100)의 복수의 양자점(105)이 제 2 반도체층(103)의 상부 표면에 직접 접촉하는 것으로 도시되었다. 그러나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 도 3은 다른 실시예에 따른 광전 소자의 구조를 개략적으로 보이는 단면도이다. 도 3을 참조하면, 광전소자(200')의 수광부(100')의 투명 매트릭스층(104)은 제 2 반도체층(103)의 상부 표면에 접촉하도록 배치된 제 1 매트릭스층(104a) 및 제 1 매트릭스층(104a)의 상부 표면 위에 배치된 제 2 매트릭스층(104b)을 포함할 수 있다. 복수의 양자점(105)은 제 1 매트릭스층(104a)과 제 2 매트릭스층(104b) 사이에 배치될 수 있다. 예를 들어, 도 2d에 도시된 과정에서, 제 2 반도체층(103)의 상부 표면 위에 제 1 매트릭스층(104a)을 먼저 형성한 후에, 제 1 매트릭스층(104a)의 상부 표면 위에 복수의 양자점(105)을 형성하고, 복수의 양자점(105)을 덮도록 제 1 매트릭스층(104a) 위에 제 2 매트릭스층(104b)을 형성할 수 있다.
도 3에 도시된 실시예에서, 복수의 양자점(105)은 투명 매트릭스층(104)의 내부에 매립되어 있다. 따라서, 각각의 양자점(105)의 전체 표면은 투명 매트릭스층(104)에 의해 완전히 둘러싸여 있다. 또한, 각각의 양자점(104)은 제 2 반도체층(103)과 접촉하지 않는다. 그러면, 투명 매트릭스층(104)과 양자점(105)들 사이의 계면의 면적이 증가하게 되며 전하 분리 속도(charge separation rate)가 빨라질 수 있다. 전하 분리 속도가 빠르다는 것은 전하 분리 효율이 높다는 것을 의미한다. 전하 분리 효율이 높으면 수광부(100')가 높은 감도를 가질 수 있다.
도 1 및 도 3에 도시된 실시예에서는, 구동 회로(110)가 반도체 기판(101)의 상부 표면에 배치되었으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 도 4는 또 다른 실시예에 따른 광전 소자의 구조를 개략적으로 보이는 단면도이다. 도 4를 참조하면, 광전 소자(210)는 반도체 기판(101), 반도체 기판(101) 내에 형성된 수광부(120), 및 반도체 기판(101)의 하부 표면에 배치된 구동 회로(110)를 포함할 수 있다.
수광부(120)는 반도체 기판(101)의 하부 영역에 형성된 제 1 반도체층(102), 제 1 반도체층(102)을 덮으며 반도체 기판(101)의 상부 표면으로 노출되도록 형성된 제 2 반도체층(103), 반도체 기판(101)의 하부 영역에서 제 2 반도체층(103)과 전기적으로 연결되도록 제 1 반도체층(102)의 양측에 각각 형성된 제 1 전극(106)과 제 2 전극(107), 반도체 기판(101)의 상부 표면과 제 2 반도체층(103)의 상부 표면 위에 배치된 투명 매트릭스층(104), 및 투명 매트릭스층(104)과 접촉하도록 배치된 복수의 양자점(105)을 포함할 수 있다. 투명 매트릭스층(104)은 반도체 기판(101)의 상부 표면으로 노출된 제 2 반도체층(103)을 덮도록 배치될 수 있다.
제 1 반도체층(102)의 하부 표면은 반도체 기판(101)의 하부 표면과 동일 평면 상에 위치할 수 있다. 제 1 전극(106)의 하부 표면과 제 2 전극(107)의 하부 표면도 반도체 기판(101)의 하부 표면과 동일 평면 상에 위치할 수 있다. 제 2 반도체층(103)은 제 1 반도체층(102)의 측면과 상부 표면, 제 1 전극(106)의 측면과 상부 표면, 및 제 2 전극(107)의 측면과 상부 표면을 둘러싸도록 배치될 수 있다. 또한, 제 2 반도체층(103)의 상부 표면은 반도체 기판(101)의 상부 표면과 동일 평면 상에 위치할 수 있다.
도 4에 도시된 실시예에서, 투명 매트릭스층(104)과 복수의 양자점(105)의 면적이 보다 넓어지기 때문에, 수광부(120)의 감도가 더 높아질 수 있다. 또한, 도 4에 도시된 실시예에서는, 복수의 양자점(105)이 반도체 기판(101)과 제 2 반도체층(103)의 상부 표면에 직접 접촉하는 것으로 도시되었으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 도 3에 도시된 바와 같이, 복수의 양자점(105)이 투명 매트릭스층(104)에 의해 완전히 둘러싸일 수 있다. 이 경우, 반도체 기판(101)과 제 2 반도체층(103)의 상부 표면에 투명 매트릭스층(104)이 접촉하도록 배치될 수 있다.
도 5a 내지 도 5e는 도 4에 도시된 광전 소자(210)를 제조하는 과정을 개략적으로 보이는 단면도이다.
먼저, 도 5a를 참조하면, 반도체 기판(101) 상에 제 2 반도체층(103), 제 1 반도체층(102), 및 제 1 전극(106)과 제 2 전극(107)을 순차적으로 형성한다. 도 2a에서 설명한 실시예와 달리, 도 5a에 도시된 실시예에서는 제 2 반도체층(103)을 제 1 반도체층(102)보다 먼저 형성할 수 있다. 제 2 반도체층(103)은, 예를 들어, 이온주입 등의 방식으로 반도체 기판(101)의 상부 영역을 부분적으로 도핑함으로써 형성될 수 있다. 또한, 제 1 반도체층(102)은 이온주입 등의 방식으로 제 2 반도체층(103)의 상부 영역을 부분적으로 도핑함으로써 형성될 수 있다. 따라서, 제 1 반도체층(102)은 반도체 기판(101)의 상부 영역에 부분적으로 형성된다. 그리고, 제 2 반도체층(103)은 제 1 반도체층(102)의 측면과 하부 표면을 둘러싸도록 형성된다. 앞서 설명한 바와 같이, 제 1 반도체층(102)과 제 2 반도체층(103)은 전기적으로 상반되는 도전형으로 도핑될 수 있다. 그리고, 제 2 반도체층(103)의 상부 표면을 부분적으로 에칭하고 금속 재료를 증착하여 제 1 전극(106)과 제 2 전극(107)을 형성할 수 있다.
도 5b를 참조하면, 반도체 기판(101)의 상부 표면, 제 2 반도체층(103)의 상부 표면, 제 1 전극(106)의 상부 표면, 및 제 2 전극(107)의 상부 표면 위로 구동 회로(110)를 형성할 수 있다. 도 2b에서 설명한 바와 같이, 유전체층(111)과 금속층(112)을 반복적으로 적층하여 형성함으로써 구동 회로(110)를 형성할 수 있다.
도 5c를 참조하면, 구동 회로(110)의 유전체층(111)을 부분적으로 제거하지 않고 그대로 유지한 상태에서, 반도체 기판(101)을 상하로 뒤집는다. 그러면, 반도체 기판(101)의 상부와 하부가 서로 뒤바뀌게 된다. 예를 들어, 도 5a 및 도 5b에서 설명한 반도체 기판(101), 제 1 반도체층(102), 제 2 반도체층(103), 제 1 전극(106), 및 제 2 전극(107)의 상부 표면은 도 5c에서는 하부 표면이 된다. 또한, 도 5a 및 도 5b에서 설명한 반도체 기판(101), 제 1 반도체층(102), 제 2 반도체층(103), 제 1 전극(106), 및 제 2 전극(107)의 하부 표면은 도 5c에서는 상부 표면이 된다.
그런 후, 도 5d를 참조하면, 제 2 반도체층(103)이 노출될 때까지 연마 공정을 통해 반도체 기판(101)의 상부 영역을 부분적으로 제거한다. 노출된 제 2 반도체층(103)의 상부 표면과 반도체 기판(101)의 남은 영역이 평탄한 평면을 유지하도록 반도체 기판(101)의 상부를 전체적으로 평탄하게 연마할 수 있다.
마지막으로, 도 5e를 참조하면, 노출된 제 2 반도체층(103)의 상부 표면을 덮도록 투명 매트릭스층(104)과 복수의 양자점(105)을 형성한다. 여기서, 투명 매트릭스층(104)과 복수의 양자점(105)의 위치는 제 1 전극(106)과 제 2 전극(107) 사이로 한정되지 않는다. 예를 들어, 투명 매트릭스층(104)과 복수의 양자점(105)은 제 2 반도체층(103)의 상부 표면 위에 형성할 수도 있다. 또는, 반도체 기판(101)의 상부 표면과 제 2 반도체층(103)의 상부 표면을 모두 덮도록 투명 매트릭스층(104)과 복수의 양자점(105)을 형성할 수 있다. 예를 들어, 반도체 기판(101)의 상부 표면과 제 2 반도체층(103)의 상부 표면 위에 복수의 양자점(105)을 형성한 후에, 복수의 양자점(105)을 덮도록 투명 매트릭스층(104)을 형성할 수 있다. 또는, 반도체 기판(101)의 상부 표면과 제 2 반도체층(103)의 상부 표면 위에 투명 매트릭스층(104)을 먼저 형성하고, 그 위에 복수의 양자점(105)을 형성한 다음, 복수의 양자점(105)을 덮도록 투명 매트릭스층(104)을 더 형성할 수도 있다.
도 6은 또 다른 실시예에 따른 광전 소자의 구조를 개략적으로 보이는 단면도이다. 도 6을 참조하면, 광전 소자(220)는 반도체 기판(101), 반도체 기판(101) 내에 형성된 수광부(130), 및 반도체 기판(101)의 하부 표면에 배치된 구동 회로(110)를 포함할 수 있다.
수광부(130)는 반도체 기판(101)의 하부 영역에 형성된 제 1 반도체층(102), 제 1 반도체층(102)을 덮도록 형성된 제 2 반도체층(103), 제 2 반도체층(103)을 덮으며 반도체 기판(101)의 상부 표면으로 노출되도록 형성된 제 3 반도체층(108), 반도체 기판(101)의 하부 영역에서 제 2 반도체층(103)과 전기적으로 연결되도록 제 1 반도체층(102)의 양측에 각각 형성된 제 1 전극(106)과 제 2 전극(107), 반도체 기판(101)의 상부 표면과 제 3 반도체층(108)의 상부 표면 위에 배치된 투명 매트릭스층(104), 및 투명 매트릭스층(104)과 접촉하도록 배치된 복수의 양자점(105)을 포함할 수 있다. 제 2 반도체층(103)은 제 1 반도체층(102)의 측면과 상부 표면을 둘러싸도록 형성되며, 제 3 반도체층(108)은 제 2 반도체층(103)의 측면과 상부 표면을 둘러싸도록 형성된다. 이 경우, 제 3 반도체층(108)의 상부 표면은 반도체 기판(101)의 상부 표면과 동일 평면 상에 위치할 수 있다.
제 1 반도체층(102)과 제 2 반도체층(103)은 앞서 설명한 것과 동일한 구성을 갖는다. 제 3 반도체층(108)은 양자점(105)에서 생성된 포토캐리어를 투명 매트릭스층(104)과 함께 제 2 반도체층(103)으로 효율적으로 전달하는 역할을 한다. 또한, 제 3 반도체층(108)은 추가적인 게이트의 역할을 할 수 있다. 이를 위해, 투명 매트릭스층(104) 또는 복수의 양자점(105)이 제 3 반도체층(108)과 직접 접촉하도록 제 3 반도체층(108) 위에 배치될 수 있다.
또한, 제 3 반도체층(108)은 제 1 반도체층(102)과 전기적으로 동일한 도전형을 갖고 제 2 반도체층(103)과 전기적으로 상반되는 도전형을 가질 수 있다. 제 3 반도체층(108)의 도핑 농도는 제 1 반도체층(102)의 도핑 농도보다 낮고 제 2 반도체층(103)의 도핑 농도보다 높을 수 있다. 예를 들어, 제 2 반도체층(103)이 n-형인 경우 제 3 반도체층(108)은 p형이 되며, 제 2 반도체층(103)이 p-형인 경우 제 3 반도체층(108)은 n형이 된다.
이 경우, 수광부(130)는 채널인 제 2 반도체층(103)의 상부와 하부에 각각 게이트가 배치된 2중 게이트 접합형 전계 효과 트랜지스터(JFET)의 구조를 갖는다. 채널층인 제 2 반도체층(103)의 하부와 상부에 게이트가 각각 배치되기 때문에, 채널층의 하부와 상부에서 공핍 영역을 조절할 수 있어서 다크 노이즈를 더욱 쉽게 감소시키거나 억제할 수 있다.
도 7a 내지 도 7e는 도 6에 도시된 광전 소자(220)를 제조하는 과정을 개략적으로 보이는 단면도이다.
먼저, 도 7a를 참조하면, 반도체 기판(101) 상에 제 3 반도체층(108), 제 2 반도체층(103), 제 1 반도체층(102), 및 제 1 전극(106)과 제 2 전극(107)을 순차적으로 형성한다. 제 3 반도체층(108)은 이온주입 등의 방식으로 반도체 기판(101)의 상부 영역을 부분적으로 도핑함으로써 형성될 수 있다. 제 2 반도체층(103)은 제 3 반도체층(108)의 상부 영역을 부분적으로 도핑함으로써 형성될 수 있다. 또한, 제 1 반도체층(102)은 제 2 반도체층(103)의 상부 영역을 부분적으로 도핑함으로써 형성될 수 있다. 따라서, 제 1 반도체층(102)은 반도체 기판(101)의 상부 영역에 부분적으로 형성되며, 제 2 반도체층(103)은 제 1 반도체층(102)의 측면과 하부 표면을 둘러싸도록 형성되고, 제 3 반도체층(108)은 제 2 반도체층(103)의 측면과 하부 표면을 둘러싸도록 형성된다. 제 3 반도체층(108)과 제 2 반도체층(103)은 전기적으로 상반되는 도전형으로 도핑되며, 제 3 반도체층(108)과 제 1 반도체층(102)은 전기적으로 동일한 도전형으로 도핑된다. 그리고, 제 2 반도체층(103)의 상부 표면을 부분적으로 에칭하고 금속 재료를 증착하여 제 1 전극(106)과 제 2 전극(107)을 형성할 수 있다.
도 7b를 참조하면, 반도체 기판(101)의 상부 표면, 제 3 반도체층(108)의 상부 표면, 제 2 반도체층(103)의 상부 표면, 제 1 전극(106)의 상부 표면, 및 제 2 전극(107)의 상부 표면 위로 구동 회로(110)를 형성할 수 있다. 구동 회로(110)의 형성 과정은 도 5b에서 설명한 것과 동일하다.
도 7c를 참조하면, 구동 회로(110)의 유전체층(111)을 제거하지 않고 그대로 유지한 상태에서, 도 7b에서 형성된 구조물을 뒤집는다. 그러면, 구조물의 상부와 하부가 서로 뒤바뀌게 된다.
도 7d를 참조하면, 제 3 반도체층(108)이 노출될 때까지 연마 공정을 통해 반도체 기판(101)의 상부 표면을 제거한다. 예를 들어, 노출된 제 3 반도체층(108)의 상부 표면과 반도체 기판(101)의 남은 영역이 평탄한 평면을 유지하도록 반도체 기판(101)의 상부를 전체적으로 평탄하게 연마할 수 있다. 제 3 반도체층(108)의 두께가 지나치게 두꺼우면 포토캐리어가 제 3 반도체층(108)을 통과하여 제 2 반도체층(103)으로 이동하는 동안 손실이 발생할 수 있다. 따라서, 제 3 반도체층(108)이 노출된 후에도 연마 공정을 더 진행하여 제 3 반도체층(108)의 두께를 줄일 수 있다.
또한, 도 7e를 참조하면, 노출된 제 3 반도체층(108)의 상부 표면을 덮도록 투명 매트릭스층(104)과 복수의 양자점(105)을 형성한다. 여기서, 투명 매트릭스층(104)과 복수의 양자점(105)의 위치는 제 1 전극(106)과 제 2 전극(107) 사이로 한정되지 않는다. 예를 들어, 투명 매트릭스층(104)과 복수의 양자점(105)은 제 3 반도체층(108)의 상부 표면 위에 형성할 수도 있다. 또는, 반도체 기판(101)의 상부 표면과 제 3 반도체층(108)의 상부 표면을 모두 덮도록 투명 매트릭스층(104)과 복수의 양자점(105)을 형성할 수도 있다.
도 8은 또 다른 실시예에 따른 광전 소자의 구조를 개략적으로 보이는 단면도이다. 도 6에 도시된 수광부(130)와 비교할 때, 도 8에 도시된 수광부(130')의 제 3 반도체층(108)은 제 2 반도체층(103)의 상부 표면을 둘러싸지 않으며 제 2 반도체층(103)의 양쪽 측면에만 배치될 수 있다. 따라서, 투명 매트릭스층(104) 또는 복수의 양자점(105)과 제 2 반도체층(103) 사이에 제 3 반도체층(108)이 개재되지 않으며, 투명 매트릭스층(104) 또는 복수의 양자점(105)이 제 2 반도체층(103)과 직접 접촉할 수 있다. 도 8에 도시된 광전 소자(220')는, 도 7d에 도시된 공정에서, 제 2 반도체층(103)이 노출될 때까지 반도체 기판(101)의 상부 영역과 제 3 반도체층(108)의 상부 영역을 연마함으로써 제작이 가능하다.
상술한 바와 같이, 개시된 실시예들에 따른 광전 소자(200, 200', 210, 220, 220')는 일반적인 실리콘 기반의 CMOS(complementary metal oxide semiconductor) 공정을 이용하여 쉽고 저렴하게 제조할 수 있다. 또한, 공정 온도가 높은 공정으로부터 공정 온도가 낮아지는 순서로 제조 과정이 진행되기 때문에, 구조물의 손상 없이 안정적인 제조가 가능하다. 이러한 제조 방법에 따르면, 복수의 광전 소자의 2차원 어레이로 구성된 고해상도의 이미지 센서를 용이하게 제작할 수 있다.
상술한 접합형 전계 효과 트랜지스터의 구조를 갖는 광전 소자 및 그 제조 방법은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 권리범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 권리범위에 포함된 것으로 해석되어야 할 것이다.
100, 120, 130, 130'.....수광부
101.....반도체 기판
102.....제 1 반도체층 103.....제 2 반도체층
104.....투명 매트릭스층 105.....양자점
106, 107.....전극 108....제 3 반도체층
110.....구동 회로 111.....유전체층
112.....금속층
200, 200', 210, 220, 220'.....광전 소자
102.....제 1 반도체층 103.....제 2 반도체층
104.....투명 매트릭스층 105.....양자점
106, 107.....전극 108....제 3 반도체층
110.....구동 회로 111.....유전체층
112.....금속층
200, 200', 210, 220, 220'.....광전 소자
Claims (21)
- 반도체 기판;
상기 반도체 기판 내에 형성된 수광부; 및
상기 수광부가 형성되지 않은 상기 반도체 기판의 상부 표면 위에 배치된 구동 회로;를 포함하며,
상기 수광부는:
상기 반도체 기판의 상부 영역에 배치되며 제 1 도전형으로 도핑된 제 1 반도체층;
상기 제 1 반도체층의 상부에 배치되며 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑된 제 2 반도체층;
상기 제 2 반도체층의 상부 표면 위에 배치된 투명 매트릭스층;
상기 투명 매트릭스층과 접촉하도록 배치된 복수의 양자점; 및
상기 제 2 반도체층과 전기적으로 연결되며 상기 투명 매트릭스층의 양측에 각각 배치된 제 1 전극과 제 2 전극;을 포함하는, 광전 소자. - 제 1 항에 있어서,
상기 제 1 반도체층은 제 1 도핑 농도로 도핑되며 상기 제 2 반도체층은 제 1 도핑 농도보다 낮은 제 2 도핑 농도로 도핑되는 광전 소자. - 제 1 항에 있어서,
상기 복수의 양자점은 상기 제 2 반도체층의 상부 표면 위에 상기 제 2 반도체층의 상부 표면과 접촉하도록 배치되어 있으며 상기 투명 매트릭스층은 상기 복수의 양자점을 덮도록 배치되어 있는 광전 소자. - 제 1 항에 있어서,
상기 복수의 양자점이 상기 제 2 반도체층의 상부 표면과 접촉하지 않도록 상기 투명 매트릭스층 내부에 매립되어 있는 광전 소자. - 제 1 항에 있어서,
상기 투명 매트릭스층은 투명한 산화물 반도체 재료로 이루어져 있는 광전 소자. - 제 5 항에 있어서,
투명한 산화물 반도체 재료는 SIZO(silicon indium zinc oxide), SZTO(silicon zinc tin oxide), IGZO(indium gallium zinc oxide), IZO(indium zinc oxide), ZTO(zinc tin oxide), CuAlO2, CuG2O2, SrCu2O2, SnO2 중에서 선택된 적어도 하나의 재료를 포함하는 광전 소자. - 제 1 항에 있어서,
상기 구동 회로는 복수의 층을 따라 배열된 복수의 금속층 및 상기 복수의 금속층 사이에 개재된 유전체층을 포함하는 광전 소자. - 반도체 기판 내에, 제 1 도전형으로 도핑된 제 1 반도체층, 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑된 제 2 반도체층, 및 상기 제 2 반도체층과 전기적으로 연결되는 제 1 전극과 제 2 전극을 순차적으로 형성하는 단계;
상기 반도체 기판의 상부 표면, 상기 제 1 반도체층의 상부 표면, 및 상기 제 2 반도체층의 상부 표면을 덮도록 유전체층과 복수의 금속층을 형성하는 단계;
상기 제 1 반도체층의 상부 표면과 상기 제 2 반도체층의 상부 표면을 덮고 있는 유전체층을 제거하는 단계; 및
상기 제 2 반도체층의 상부 표면 위에서 상기 제 1 전극과 상기 제 2 전극 사이에 복수의 양자점과 투명 매트릭스층을 형성하는 단계;를 포함하는 광전 소자의 제조 방법. - 제 8 항에 있어서,
상기 유전체층과 복수의 금속층을 형성하는 단계에서, 상기 금속층은 상기 제 1 반도체층과 상기 제 2 반도체층이 없는 상기 반도체 기판의 상부 표면 위에만 형성되는 광전 소자의 제조 방법. - 제 8 항에 있어서,
상기 복수의 양자점과 투명 매트릭스층을 형성하는 단계는:
상기 제 2 반도체층의 상부 표면 위에 제 1 매트릭스층을 형성하는 단계;
상기 제 1 매트릭스층의 상부 표면 위에 복수의 양자점을 형성하는 단계; 및
상기 복수의 양자점을 덮도록 상기 제 1 매트릭스층 위에 제 2 매트릭스층을 형성하는 단계;를 포함하는 광전 소자의 제조 방법. - 제 8 항에 있어서,
상기 제 1 반도체층과 제 2 반도체층을 형성하는 공정의 온도가 가장 높고, 상기 양자점을 형성하는 공정의 온도가 가장 낮은 광전 소자의 제조 방법. - 반도체 기판;
상기 반도체 기판 내에 형성된 수광부; 및
상기 반도체 기판의 하부 표면에 배치된 구동 회로;를 포함하며,
상기 수광부는:
상기 반도체 기판의 하부 영역에 형성되며 제 1 도전형으로 도핑된 제 1 반도체층;
상기 제 1 반도체층을 덮으며 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑된 제 2 반도체층;
상기 제 2 반도체층 위에 배치된 투명 매트릭스층;
상기 투명 매트릭스층과 접촉하도록 배치된 복수의 양자점; 및
상기 반도체 기판의 하부 영역에서 상기 제 2 반도체층과 전기적으로 연결되도록 배치된 제 1 전극과 제 2 전극;을 포함하는, 광전 소자. - 제 12 항에 있어서,
상기 제 1 반도체층의 하부 표면은 상기 반도체 기판의 하부 표면과 동일 평면 상에 위치하며, 상기 제 2 반도체층의 상부 표면은 상기 반도체 기판의 상부 표면과 동일 평면 상에 위치하는 광전 소자. - 제 13 항에 있어서,
상기 투명 매트릭스층 또는 상기 복수의 양자점은 상기 제 2 반도체층과 직접 접촉하는 광전 소자. - 제 12 항에 있어서,
상기 수광부는 상기 제 2 반도체층의 양쪽 측면에 배치되며 제 1 도전형으로 도핑된 제 3 반도체층을 더 포함하는 광전 소자. - 제 15 항에 있어서,
상기 제 1 반도체층은 제 1 도핑 농도로 도핑되며 상기 제 2 반도체층은 제 1 도핑 농도보다 낮은 제 2 도핑 농도로 도핑되고, 상기 제 3 반도체층의 도핑 농도는 상기 제 1 반도체층의 도핑 농도보다 낮고 상기 제 2 반도체층의 도핑 농도보다 높은 광전 소자. - 제 12 항에 있어서,
상기 수광부는 상기 제 2 반도체층을 덮으며 제 1 도전형으로 도핑된 제 3 반도체층을 더 포함하는 광전 소자. - 제 17 항에 있어서,
상기 제 3 반도체층의 상부 표면은 상기 반도체 기판의 상부 표면과 동일 평면 상에 위치하는 광전 소자. - 제 17 항에 있어서,
상기 투명 매트릭스층 또는 상기 복수의 양자점은 상기 제 3 반도체층과 직접 접촉하도록 상기 제 3 반도체층 위에 배치되는 광전 소자. - 반도체 기판의 상부 영역에 부분적으로 형성되며 제 1 도전형으로 도핑된 제 1 반도체층, 상기 제 1 반도체층의 측면과 하부 표면을 둘러싸도록 형성되며 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑된 제 2 반도체층, 및 상기 제 2 반도체층과 전기적으로 연결되는 제 1 전극과 제 2 전극을 형성하는 단계;
상기 반도체 기판의 상부 표면, 상기 제 1 반도체층의 상부 표면, 및 상기 제 2 반도체층의 상부 표면을 덮도록 유전체층과 복수의 금속층을 형성하는 단계;
상기 유전체층과 복수의 금속층이 아래쪽을 향하도록 상기 반도체 기판을 상하로 뒤집는 단계;
상기 제 2 반도체층이 노출될 때까지 상기 반도체 기판을 부분적으로 제거하는 단계; 및
상기 노출된 제 2 반도체층의 상부 표면을 덮도록 복수의 양자점과 투명 매트릭스층을 형성하는 단계;를 포함하는 광전 소자의 제조 방법. - 반도체 기판의 상부 영역에 부분적으로 형성되며 제 1 도전형으로 도핑된 제 1 반도체층, 상기 제 1 반도체층의 측면과 하부 표면을 둘러싸도록 형성되며 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑된 제 2 반도체층, 상기 제 2 반도체층의 측면과 하부 표면을 둘러싸도록 형성되며 제 1 도전형으로 도핑된 제 3 반도체층, 및 상기 제 2 반도체층과 전기적으로 연결되는 제 1 전극과 제 2 전극을 형성하는 단계;
상기 반도체 기판의 상부 표면, 상기 제 1 반도체층의 상부 표면, 상기 제 2 반도체층의 상부 표면, 및 상기 제 3 반도체층의 상부 표면을 덮도록 유전체층과 복수의 금속층을 형성하는 단계;
상기 유전체층과 복수의 금속층이 아래쪽을 향하도록 상기 반도체 기판을 상하로 뒤집는 단계;
상기 제 3 반도체층 또는 상기 제 2 반도체층이 노출될 때까지 상기 반도체 기판을 부분적으로 제거하는 단계; 및
상기 노출된 제 3 반도체층 또는 제 2 반도체층의 상부 표면을 덮도록 복수의 양자점과 투명 매트릭스층을 형성하는 단계;를 포함하는 광전 소자의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200014354A KR20210100409A (ko) | 2020-02-06 | 2020-02-06 | 접합형 전계 효과 트랜지스터의 구조를 갖는 광전 소자 및 그 제조 방법 |
| US16/919,328 US11670665B2 (en) | 2020-02-06 | 2020-07-02 | Opto-electronic device having junction field-effect transistor structure and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200014354A KR20210100409A (ko) | 2020-02-06 | 2020-02-06 | 접합형 전계 효과 트랜지스터의 구조를 갖는 광전 소자 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20210100409A true KR20210100409A (ko) | 2021-08-17 |
Family
ID=77178501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200014354A KR20210100409A (ko) | 2020-02-06 | 2020-02-06 | 접합형 전계 효과 트랜지스터의 구조를 갖는 광전 소자 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US11670665B2 (ko) |
| KR (1) | KR20210100409A (ko) |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4491323B2 (ja) | 2004-10-22 | 2010-06-30 | 富士フイルム株式会社 | 光電変換膜積層型カラー固体撮像装置 |
| KR101002121B1 (ko) | 2007-12-27 | 2010-12-16 | 주식회사 동부하이텍 | 이미지센서 및 그 제조방법 |
| JP2010232435A (ja) | 2009-03-27 | 2010-10-14 | Victor Co Of Japan Ltd | 固体撮像素子 |
| ES2749694T3 (es) * | 2014-07-15 | 2020-03-23 | Fundacio Inst De Ciencies Fotòniques | Aparato optoelectrónico y método de fabricación del mismo |
| KR102446410B1 (ko) | 2015-09-17 | 2022-09-22 | 삼성전자주식회사 | 광전소자 및 이를 포함하는 전자장치 |
| KR102576349B1 (ko) * | 2016-08-24 | 2023-09-07 | 삼성전자주식회사 | 이미지 센서 |
| WO2018145204A1 (en) * | 2017-02-07 | 2018-08-16 | The Governing Council Of The University Of Toronto | Photovoltage field-effect transistor |
| KR102491856B1 (ko) | 2017-12-18 | 2023-01-27 | 삼성전자주식회사 | 복수의 양자점층을 포함하는 광전 소자 |
| KR20210100408A (ko) * | 2020-02-06 | 2021-08-17 | 삼성전자주식회사 | 접합형 전계 효과 트랜지스터의 구조를 갖는 광전 소자 및 이를 포함하는 이미지 센서 |
-
2020
- 2020-02-06 KR KR1020200014354A patent/KR20210100409A/ko active Search and Examination
- 2020-07-02 US US16/919,328 patent/US11670665B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20210249453A1 (en) | 2021-08-12 |
| US11670665B2 (en) | 2023-06-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10707254B2 (en) | Semiconductor devices | |
| CN114041210B (zh) | 电磁波检测器 | |
| US20130113066A1 (en) | Utbb cmos imager | |
| KR102625276B1 (ko) | 이미지 센서 | |
| US5027177A (en) | Floating base lateral bipolar phototransistor with field effect gate voltage control | |
| KR100850289B1 (ko) | 적층 구조의 이미지센서 및 그 제조방법 | |
| JP2019114817A (ja) | 表面荷電抑制を有するＰｉＮダイオード構造 | |
| KR101515687B1 (ko) | ＣＭＯＳ 이미지 센서 ＡＲＣ 층으로서의 다공성 Ｓｉ | |
| US7968358B2 (en) | Digital radiographic flat-panel imaging array with dual height semiconductor and method of making same | |
| JP7499857B2 (ja) | 電磁波検出器および電磁波検出器集合体 | |
| WO2013157180A1 (ja) | 固体撮像装置及びその製造方法 | |
| US20210202547A1 (en) | Image sensor and method of fabricating the same | |
| KR100520626B1 (ko) | 핀 구조의 포토다이오드 | |
| US11862743B2 (en) | Opto-electronic device and image sensor including the same | |
| US7115910B2 (en) | Multicolor photodiode array and method of manufacturing thereof | |
| EP3863055B1 (en) | Opto-electronic device having junction field-effect transistor structure and image sensor including the opto-electronic device | |
| US11670665B2 (en) | Opto-electronic device having junction field-effect transistor structure and method of manufacturing the same | |
| JP7374222B2 (ja) | 電磁波検出器および電磁波検出器集合体 | |
| KR20200039924A (ko) | 반도체 장치 | |
| CN109065660B (zh) | 一种波导型光伏场效应晶体管结构的光敏器件及制作方法 | |
| JPH11191633A (ja) | ｐｉｎ型半導体受光素子およびこれを含む半導体受光回路 | |
| TWI808903B (zh) | 真空通道型電子元件、光傳送電路及積層晶片 | |
| KR20210148742A (ko) | 광전 소자 및 이를 포함하는 이미지 센서 | |
| US8674468B2 (en) | Imaging array with dual height semiconductor and method of making same | |
| KR20240114189A (ko) | 광 센싱 소자 및 그 제조방법과 광 센싱 소자를 포함하는 이미지 센서와 이미지 센서를 포함하는 전자장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination |