KR20210148742A - 광전 소자 및 이를 포함하는 이미지 센서 - Google Patents

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삼성전자주식회사
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Abstract

전계 효과 트랜지스터 구조를 갖는 광전 소자가 개시된다. 제 1 도전형으로 도핑된 반도체 기판에 제2도전형으로 도핑된 소오스 영역과 드레인 영역이 형성된다. 반도체 기판 상의 소오스 영역과 드레인 영역 사이에 양자점을 포함하는 양자점층이 위치되고, 반도체 기판과 양자점층은 제1절연층에 의하여 절연된다. 양자점층 상에는 광이 양자점층으로 입사될 수 있도록 투명 전극층이 위치된다.

Description

광전 소자 및 이를 포함하는 이미지 센서 {Opto-electronic device and image sensor including the opto-electronic device}
광전 소자 및 이를 포함하는 이미지 센서가 개시된다.
이미지 센서는 광 신호를 전기적 신호로 변환하는 광전 소자 어레이를 구비한다. 각각의 광전 소자에 의하여 화소가 구현된다. 이미지 센서의 해상도가 증가하면서 이미지 센서 내의 하나의 화소의 크기가 점차 작아지고 있다. 이렇게 화소의 크기가 작아지면, 빛을 감지하는 광전 소자의 수광 면적이 줄어들게 되어 단위 시간 당 화소에 들어오는 광자의 개수가 적어지게 된다. 이에 따라, 화소의 수광 소자로부터 출력되는 신호 중에서 다크 노이즈(dark noise)의 분율이 상대적으로 증가하고 신호대 잡음비가 낮아지게 되어 선명한 영상을 얻기가 어려워진다.
또한, 스마트폰, 자율 주행 자동차, 로봇, 보안(security) 등의 시장이 커짐에 따라서 저광량 환경에서 안정적으로 작동될 수 있고 소형화 저가격가 가능한 광전 소자 및 이를 채용한 이미지 센서가 요구된다.
높은 감도를 가지며 신호대 잡음비가 향상된 광전 소자를 제공한다.
소형화, 저가격화가 가능한 광전 소자를 제공한다.
상기 광전 소자를 포함하는 이미지 센서를 제공한다
일 실시예에 따른 광전 소자는, 제 1 도전형으로 도핑된 반도체 기판; 상기 반도체 기판에 서로 이격되게 위치되며, 상기 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑된 소오스 영역과 드레인 영역; 상기 소오스 영역과 상기 드레인 영역에 각각 전기적으로 연결되는 제 1 전극과 제 2 전극; 상기 반도체 기판 상의 상기 소오스 영역과 드레인 영역 사이에 위치되며, 양자점을 포함하는 양자점층; 상기 반도체 기판과 상기 양자점층을 절연시키는 제1절연층; 상기 양자점층 상에 위치되는 투명 전극층;을 포함한다.
상기 광전 소자는, 상기 투명 전극층과 상기 양자점층을 절연시키는 제2절연층;을 포함할 수 있다. 상기 제1절연층과 상기 제2절연층은 상기 양자점층을 에워싸는 절연물질층을 형성할 수 있다.
상기 양자점층은 투명층과 상기 투명층 내부에 분산된 상기 양자점을 포함할 수 있다. 상기 투명층은 투명한 산화물 반도체 재료로 형성될 수 있다. 상기 투명한 산화물 반도체 재료는 SIZO(silicon indium zinc oxide), SZTO(silicon zinc tin oxide), IGZO(indium gallium zinc oxide), IZO(indium zinc oxide), ZTO(zinc tin oxide) 중에서 선택된 적어도 하나의 재료를 포함할 수 있다. 상기 광전 소자는, 상기 양자점층과 상기 제1절연층 사이에 위치되는 도전층을 포함할 수 있다.
상기 양자점층은 상기 제1절연층 상의 제1층과, 상기 제1층 상의 상기 양자점과, 상기 양자점을 덮는 제2층을 포함할 수 있다. 상기 제1층과 상기 제2층은 산화물 반도체 재료로 형성될 수 있다. 상기 제2층은 투명할 수 있다. 상기 산화물 반도체 재료는 SIZO(silicon indium zinc oxide), SZTO(silicon zinc tin oxide), IGZO(indium gallium zinc oxide), IZO(indium zinc oxide), ZTO(zinc tin oxide) 중에서 선택된 적어도 하나의 재료를 포함할 수 있다. 상기 광전 소자는, 상기 양자점층과 상기 제1절연층 사이에 위치되는 도전층;을 포함할 수 있다.
상기 광전 소자는, 상기 양자점층과 상기 제1절연층 사이에 위치되는 도전층;을 포함할 수 있다. 상기 양자점층은 투명한 산화물 반도체층과, 상기 투명한 산화물 반도체층 내부에 분산된 상기 양자점을 포함할 수 있다. 상기 양자점층은 상기 제1절연층 상의 제1층과, 상기 제1층 상의 상기 양자점과, 상기 양자점을 덮는 제2층을 포함하며, 상기 제1층과 상기 제2층은 산화물 반도체 재료로 형성되며, 상기 제2층은 투명할 수 있다.
일 실시예에 따른 광전 소자는, 제 1 도전형으로 도핑된 반도체 기판; 상기 반도체 기판에 서로 이격되게 위치되며, 상기 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑된 소오스 영역과 드레인 영역; 상기 소오스 영역과 상기 드레인 영역에 각각 전기적으로 연결되는 제 1 전극과 제 2 전극; 상기 반도체 기판 상의 상기 소오스 영역과 드레인 영역 사이에 위치되는 투명 전극층; 양자점을 포함하고 상기 투명 전극층과 상기 반도체 기판 사이에 위치되며, 절연 물질층에 에워싸인 양자점층;을 포함한다.
상기 양자점층은 투명한 산화물 반도체층과, 상기 투명한 산화물 반도체층에 에워싸인 상기 양자점을 포함할 수 있다.
상기 양자점층은 제1산화물 반도체층과, 상기 제1산화물 반도체층 상의 상기 양자점과, 상기 양자점을 덮는 투명한 제2산화물 반도체층을 포함할 수 있다.
상기 광전 소자는, 상기 양자점층과 상기 절연 물질층 사이에 상기 양자점층과 접촉되도록 위치되는 도전층;을 포함할 수 있다.
일 실시예에 따른 이미지 센서는, 복수의 광전 소자의 어레이; 및 각각의 광전 소자로부터 신호를 출력하기 위한 구동 회로;를 포함하며, 각각의 광전 소자는:
제 1 도전형으로 도핑된 반도체 기판; 상기 반도체 기판에 서로 이격되게 위치되며, 상기 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑된 소오스 영역과 드레인 영역; 상기 소오스 영역과 상기 드레인 영역에 각각 전기적으로 연결되는 제 1 전극과 제 2 전극; 상기 반도체 기판 상의 상기 소오스 영역과 드레인 영역 사이에 위치되는 투명 전극층; 양자점을 포함하고 상기 투명 전극층과 상기 반도체 기판 사이에 위치되며, 절연 물질층에 에워싸인 양자점층;을 포함한다.
개시된 실시예에 따르면, 양자점층을 채용함으로써 약한 입사광에서도 선명한 영상을 얻을 수 있으며 신호대 잡음비가 향상될 수 있다. 또한, 전자와 정공의 분리 효율을 향상시켜 높은 감도를 갖는 광전 소자 및 이를 채용한 이미지 센서으 구현이 가능하다. 또한, 낮은 구동 전압 하에서 구동될 수 있으므로, 냉각 모듈 등 부가적인 장치가 필요치 않은 소형화, 저가격화된 광전 소자 및 이를 채용한 이미지 센서의 구현이 가능하다.
도 1은 일 실시예에 따른 광전 소자의 구조를 개략적으로 보이는 단면도이다.
도 2는 양자점층의 정전용량의 변화를 시뮬레이션한 결과를 보여주는 그래프이다.
도 3은 일 실시예에 따른 광전 소자의 구조를 개략적으로 보이는 단면도이다.
도 4는 일 실시예에 따른 광전 소자의 구조를 개략적으로 보이는 단면도이다.
도 5는 일 실시예에 따른 광전 소자의 구조를 개략적으로 보이는 단면도이다.
도 6은 일 실시예에 따른 광전 소자의 구조를 개략적으로 보이는 단면도이다.
도 7은 복수의 광전 소자를 포함하는 일 실시예에 따른 이미지 센서의 구조를 개략적으로 보이는 단면도이다.
이하, 첨부된 도면들을 참조하여, MOSFET의 구조를 갖는 광전 소자 및 이를 포함하는 이미지 센서에 대해 상세하게 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 또한, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 다수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
"상기"의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 다수 모두에 해당하는 것일 수 있다. 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 이러한 단계들은 적당한 순서로 행해질 수 있으며, 반드시 기재된 순서에 한정되는 것은 아니다.
또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 이런 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
도 1은 일 실시예에 따른 광전 소자(100)의 구조를 개략적으로 보이는 단면도이다. 도 1을 참조하면, 일 실시예에 따른 광전 소자(100)는 반도체 기판(10), 반도체 기판(10)에 서로 이격되게 위치되는 소오스 영역(20)과 드레인 영역(30), 소오스 영역(20)과 드레인 영역(30)에 각각 전기적으로 연결되는 제1전극(41)과 제2전극(42), 반도체 기판(10)의 소오스 영역(20)과 드레인 영역(30) 사이의 영역 상에 위치되는 양자점층(60), 및 양자점층(60) 상의 투명 전극층(80)을 포함할 수 있다.
반도체 기판(10)의 적어도 일부는 제1도전형으로 도핑될 수 있다. 예를 들어, 반도체 기판(10)은 적어도 일부가 제1도전형으로 도핑된 반도체 재료로 형성될 수 있다. 예를 들어, 반도체 기판(10)은 실리콘(Si), 게르마늄(Ge), 또는 화합물 반도체 재료로 형성될 수 있으며, 전체 또는 일부가 제1도전형으로 도핑될 수 있다.
소오스 영역(20)과 드레인 영역(30)은 반도체 기판(10)의 표면(11)에 인접하게 위치될 수 있다. 소오스 영역(20)과 드레인 영역(30)은 반도체 기판(10)의 일부를 제1도전형과 전기적으로 반대되는 제2도전형으로 도핑한 영역이다. 소오스 영역(20)과 드레인 영역(30)은 반도체 기판(10)의 제1도전형으로 도핑된 영역을 사이에 두고 서로 이격되게 위치된다. 소오스 영역(20)과 드레인 영역(30) 사이의 제1도전형으로 도핑된 영역은 채널 영역으로 기능한다. 반도체 기판(10)의 제1도전형으로 도핑된 영역은 제2도전형으로 도핑된 소오스 영역(20)과 드레인 영역(30)에 비하여 상대적으로 저농도로 도핑될 수 있다. 일 실시예로서, 반도체 기판(10)은 p형으로 도핑될 수 있으며, 소오스 영역(20)과 드레인 영역(30)은 n형으로 도핑될 수 있다. 다른 예로서, 반도체 기판(10)은 n형으로 도핑될 수 있으며, 소오스 영역(20)과 드레인 영역(30)은 p형으로 도핑될 수 있다.
제1전극(41)은 소오스 영역(20)과 전기적으로 연결된다. 제2전극(42)은 드레인 영역(30)과 전기적으로 연결된다. 제1전극(41)과 제2전극(42)은 절연층(43)에 의하여 반도체 기판(10)과 전기적으로 절연된다.
양자점층(60)은 반도체 기판(10)의 소오스 영역(20)과 드레인 영역(30) 사이의 영역 상에 위치된다. 양자점층(60)은 반도체 기판(10)과 투명 전극층(80) 사이에 위치된다. 투명 전극층(80)을 통하여 외부로부터 광이 양자점층(60)으로 입사된다. 따라서, 투명 전극층(80)은 투명한 도전성 재료, 예를 들어, ITO(Indium Tin Oxide)로 형성될 수 있다.
양자점층(60)은 적어도 반도체 기판(10)과 절연된다. 본 실시예의 광전 소자(100)에서는, 양자점층(60)이 반도체 기판(10) 및 투명 전극층(80)과 전기적으로 절연된다. 일 실시예로서, 제1절연층(50)은 양자점층(60)과 반도체 기판(10) 사이에는 개재되어 양자점층(60)과 반도체 기판(10)을 절연시킨다. 제2절연층(70)은 양자점층(60)과 투명 전극층(80) 사이에 개재되어 양자점층(60)과 투명 전극층(80)을 절연시킨다.
제1절연층(50)은 양자점층(60)과 제1전극(41) 및 제2전극(42)을 전기적으로 절연시킬 수 있다. 일 실시예로서, 제1절연층(50)은 반도체 기판(10)과 양자점층(60) 사이의 제1부분(51)과, 제1부분(51)으로부터 제1전극(41) 및 제2전극(42)과 양자점층(60) 사이를 따라 상방으로 연장되어 양자점층(60)과 제1전극(41) 및 제2전극(42)을 절연시키는 제2부분(52)을 포함할 수 있다. 제1절연층(50)에 의하여 오목한 오목부(54)가 형성될 수 있다. 제1부분(51)과 제2부분(52)은 각각 오목부(54)의 바닥벽과 측벽을 형성한다. 양자점층(60)은 오목부(54) 내에 위치될 수 있다. 제2절연층(70)은 양자점층(60)을 덮는다. 제2절연층(70)에 의하여 오목부(54)가 폐쇄된다. 제1절연층(50)과 제2절연층(70)에 의하여 양자점층(60)을 에워싸는 절연물질층(75)이 형성된다.
제2절연층(70) 상에 투명 전극층(80)이 위치된다. 투명 전극층(80)은 제2절연층(70)에 의하여 양자점층(60)과 절연된다. 제1절연층(50)은 투명 전극층(80)과 제1전극(41) 및 제2전극(42)을 전기적으로 절연시킬 수 있다. 예를 들어, 제1절연층(50)은 제2부분(52)으로부터 제1전극(41) 및 제2전극(42)의 상부 표면을 따라 연장된 제3부분(53)을 포함할 수 있다. 투명 전극층(80)은 제3부분(53)의 표면에까지 형성될 수 있다.
제1전극(41), 제2전극(42), 투명 전극층(80)이 각각 소오스 전극, 드레인 전극, 및 게이트 전극(제어 전극)으로 기능하며, 광전 소자(100)는 CMOS(Complementary Metal Oxide Semiconductor)타입의 전계효과 트랜지스터(FET: field effect transistor)가 된다. 전계효과 트랜지스터에서는, 제1전극(41)과 제2전극(42)에 전압이 인가된 상태에서 투명 전극층(80)에 문턱 전압 이상의 게이트 전압이 인가되면 소오스 영역(20)으로부터 드레인 영역(30)으로 전류가 흐른다. 제1, 제2절연층(50)(70) 사이에 개재된 양자점층(60)은 입사되는 광량에 따라서 전계효과 트랜지스터의 문턱 전압을 변화시킨다. 문턱 전압의 변화는 소오스 영역(20)으로부터 드레인 영역(30)으로 흐르는 전류를 변화시킨다. 소오스 영역(20)으로부터 드레인 영역(30)으로 흐르는 전류의 변화를 측정하여 광의 세기를 알 수 있다. 따라서, 도 1에 도시된 구조의 전계효과 트랜지스터가 광전 소자(100)로서 기능할 수 있다.
투명 전극층(80)을 통하여 광이 양자점층(60)으로 입사된다. 일 실시예로서, 양자점층(60)은 투명층(62)과 투명층(62)의 내부에 분산된 양자점(61)을 포함할 수 있다. 도 1에서 양자점(61)은 하나의 층을 이루는 것으로 표시되어 있으나, 복수의 층을 이룰 수도 있다. 양자점(61)은 투명층(62) 내부에 규칙적으로 또는 불규칙적으로 분산될 수도 있다. 양자점(61)은 양자 구속 효과를 가지는 소정 크기의 입자이다. 양자점(61)은, 예를 들어, CdSe, CdSe, CdTe, InP, InAs, InSb, PbSe, PbS, PbTe, AlAs, ZnS, ZnSe, ZnTe 등과 같은 화합물로 이루어질 수 있다. 양자점(61)이 흡수하는 빛의 파장은 양자점(61)의 밴드갭에 따라 달라질 수 있다. 양자점(61)의 밴드갭은 주로 양자점(61)의 직경에 의해 결정될 수 있다. 예를 들어, 양자점(61)은 1 nm 내지 10 nm 정도의 직경을 가질 수 있다. 따라서, 광전 소자(100)가 감지하고자 하는 광의 파장에 따라 양자점(61)의 직경이 달라질 수 있다. 광전 소자(100)가 넓은 파장 대역의 광을 감지하도록 구성된다면 양자점(61)은 다양한 직경을 가질 수 있다. 또한, 광전 소자(100)가 특정한 파장 대역의 광을 감지하도록 구성된다면 양자점(61)은 동일한 직경을 가질 수 있다.
양자점(61)에 광이 입사하면, 양자점(61)이 광을 흡수하여 포토캐리어(photocarrier), 다시 말해 이동 가능한 전자와 정공의 쌍을 생성한다. 양자점(61)에서 생성된 포토캐리어는 제1절연층(50)과 제2절연층(70)에 의하여 구속되어 반도체 기판(10) 및 투명 전극층(80)으로 이동되지는 않는다. 다시 말하면, 양자점층(60)으로부터 투명 전극층(80)과 반도체 기판(10)으로 또는 그 반대로의 전자와 정공의 이동은 일어나지 않는다. 전자와 정공은 양자점층(60) 내에서 양자점(61)을 사이에 두고 서로 분리된다.
투명층(62)은 투명 전극층(80)을 통과한 광이 양자점(61)에 전달될 수 있도록 광전 소자(100)가 검출하고자 하는 광의 파장 대역에 대해 투과성이 있는 재료로 형성될 수 있다. 투명층(62)은 투명한 산화물 반도체 재료로 형성된 산화물 반도체층일 수 있다. 예를 들어, 투명한 산화물 반도체 재료는 SIZO(silicon indium zinc oxide), SZTO(silicon zinc tin oxide), IGZO(indium gallium zinc oxide), IZO(indium zinc oxide), ZTO(zinc tin oxide), CuAlO2, CuG2O2, SrCu2O2, SnO2 등을 포함할 수 있다. SIZO, SZTO, IGZO, IZO, ZTO 등의 아연계 산화물은 일반적으로 n형의 전기적 특성을 내재하고 있는 투명한 산화물 반도체 재료이다. CuAlO2, CuG2O2, SrCu2O2, SnO2 등은 p형의 전기적 특성을 내재하고 있는 투명한 산화물 반도체 재료이다. 필요에 따라서 적절한 전기적 특성을 갖는 투명한 산화물 반도체 재료가 투명층(62)으로서 선택될 수 있다.
투명층(62)은 얇은 두께로 형성 가능하다. 예를 들어, 투명층(62)의 두께는 약 1 nm 내지 약 100 nm일 수 있다. 투명층(62)과 양자점(61)을 포함하는 양자점층(60)이 얇은 두께로 형성되기 때문에, 광전 소자(100)는 충분히 얇은 두께를 가질 수 있다.
투명층(62)은 양자점(61)에서 생성된 전자와 정공을 분리한다. 이를 위하여, 투명층(62)은 양자점(61)과 접촉된다. 본 실시예에 따르면, 양자점(61)이 투명층(62) 내부에 분산된 형태의 양자점층(60)이 채용된다. 따라서, 투명층(62)과 양자점(61) 사이의 계면의 면적이 증가되어 전자와 정공의 분리 효율이 향상될 수 있다.
투명층(62)은 리셋 전극으로서 기능할 수 있다. 예를 들어, 투명층(62)에 리셋 전압을 인가하여 양자점층(60)을 리프레쉬(refresh) 한 후에 투명층(62)에 인가되는 전압을 차단할 수 있다. 이 상태에서 양자점층(60)에 광이 입사되면 포토 캐리어가 발생되어 전계효과 트랜지스터 구조의 광전 소자(100)의 문턱 전압이 변화되어 소오스 영역(20)에서 드레인 영역(30)으로 흐르는 전류가 변한다. 전류의 변화량을 검출함으로써 광의 세기를 검출할 수 있다.
다른 방법으로서, 투명 전극층(80)이 리셋 전극으로서 기능할 수도 있다. 투명 전극층(80)에 높은 전압을 인가하여, 양자점층(60)을 리프레쉬할 수 있다. 그런 후에, 양자점층(60)에 광이 입사되면 포토 캐리어가 발생되어 전계효과 트랜지스터 구조의 광전 소자(100)의 문턱 전압이 변화되어 소오스 영역(20)에서 드레인 영역(30)으로 흐르는 전류가 변한다. 전류의 변화량을 검출함으로써 광의 세기를 검출할 수 있다.
전술한 바와 같이 양자점층(60) 내부에서 생성된 전자와 정공은 양자점(61)을 사이에 두고 분리된다. 따라서, 도 1에 도시된 전계효과 트랜지스터형 광전 소자(100)에서 양자점층(60)은 캐패시터(capacitor)로 모델링될 수 있다. 양자점층(60)에 입사되는 광의 세기에 따라서 양자점층(60)의 정전용량이 변한다. 도 2는 양자점층(60)의 정전용량의 변화를 시뮬레이션한 결과를 보여주는 그래프이다. 시뮬레이션은 산화물(SiO2)/SIZO/양자점/SIZO/산화물(SiO2) 형태의 적층 구조를 만들고, 양측 산화물에 전압을 인가한 상태에서 광원을 온/오프하여 C/V(capacitance/voltage)값을 측정함으로써 수행된다. 도 2를 참조하면, 광원을 오프(OFF)한 상태에 비하여 광원을 온(ON)한 상태에서 전압의 변화에 따라서 정전용량이 급격하게 변함을 확인할 수 있다. 양자점층(60)의 정전용량의 변화는 전계효과 트랜지스터 구조의 광전 소자(100)에서 문턱 전압의 변화를 유발한다. 따라서, 소오스 영역(20)에서 드레인 영역(30)으로 흐르는 전류의 변화를 검출함으로써 광의 입사 여부의 검출이 가능하다.
양자점층(60)을 채용함으로써 단위 시간당 광전 소자(100)에 입사하는 광자보다 많은 포토캐리어가 생성되므로, 입사되는 광의 세기의 변화에 대한 문턱 전압의 변화가 크게 나타난다. 따라서, 본 실시예의 광전 소자(100)를 사용하면 약한 입사광에서도 선명한 영상을 얻을 수 있다. 또한, 양자점층(60)을 채용함으로써 출력 신호의 증폭 효과가 있기 때문에 광전 소자(100)의 신호대 잡음비가 향상될 수 있다.
양자점(61)이 투명층(62) 내부에 분산된 형태의 양자점층(60)은 전자와 정공의 분리 효율을 향상시키므로, 광전 소자(100)가 높은 감도를 가질 수 있다. 그러면, 적은 양의 광으로도 양자점층(60)에 큰 정전용량의 변화를 유발할 수 있다. 따라서, 광전 소자(100)의 신호대 잡음비가 향상되고 구동 전압이 낮아질 수 있다. 감지할 수 있는 광의 파장 대역이 양자점(61)의 밴드갭에 의하여 결정될 수 있으므로 반도체 기판(10)의 재료로서 일반적인 반도체 재료인 실리콘을 사용할 수 있다. 따라서, 일반적인 실리콘 공정을 통해 저렴하게 광전 소자(202)를 제작할 수 있다.
투명 전극층(80)에 인가되는 전압을 조절하여 반도체 기판(10) 내의 공핍 영역의 넓이를 조절함으로써, 제1전극(41)과 제2전극(42) 사이에 흐르는 전류를 제어할 수 있다. 따라서, 광전 소자(100)에 광이 입사하지 않을 때에도 제1전극(41)과 제2전극(42) 사이에 전류가 흘러 발생하는 다크 노이즈를 억제하거나 줄일 수 있으며, 광전 소자(100)의 신호대 잡음비가 향상될 수 있다.
투명 전극층(80)에 인가되는 전압을 조절하여 광전 소자(100)를 쉽게 ON/OFF 시킬 수 있어서, 신호 출력이 필요한 경우에만 광전 소자(100)를 턴온시켜 광전 소자(100)로부터 전류를 출력하는 스위칭 동작이 가능하다.
도 3은 일 실시예에 따른 광전 소자(100a)의 구조를 개략적으로 보이는 단면도이다. 본 실시예의 광전 소자(100a)는 도 1에 도시된 광전 소자(100)와 비교하여 양자점층(60a)의 구조에 차이가 있다. 따라서, 도 1에서 설명된 구성요소와 동일한 구성요소는 동일한 참조 부호로 표시하고 중복되는 설명은 생략한다.
도 3을 참조하면, 양자점층(60a)은 제1층(63), 양자점(61), 및 제2층(64)이 순차로 적층된 형태이다. 다시 말하면, 제1절연층(50)의 제1부분(51) 상에 제1층(63)이 적층된다. 양자점(61)은 제1층(63) 상에 적층된다. 양자점(61)은 단층, 복층, 규칙적인 배열, 불규칙한 배열 등 다양한 형태를 가질 수 있다. 제2층(64)는 양자점(61)을 덮는다. 제1층(63)과 제2층(64)은 산화물 반도체 재료로 형성된 제1, 제2산화물 반도체층일 수 있다. 제2층(64)은 투명 전극층(80)을 통과한 광이 양자점(61)에 전달될 수 있도록 광전 소자(100)가 검출하고자 하는 광의 파장 대역에 대해 투과성이 있는 재료로 형성될 수 있다. 제2층(64)은 투명한 산화물 반도체 재료로 형성될 수 있다. 예를 들어, 투명한 산화물 반도체 재료는 SIZO(silicon indium zinc oxide), SZTO(silicon zinc tin oxide), IGZO(indium gallium zinc oxide), IZO(indium zinc oxide), ZTO(zinc tin oxide), CuAlO2, CuG2O2, SrCu2O2, SnO2 등을 포함할 수 있다. 제1층(63)과 제2층(64)은 동일한 물질층일 수 있다. 제1층(63)과 제2층(64)의 전기적 특성은 동일할 수 있다. 제1층(63)과 제2층(64)을 동일한 물질층으로 함으로써 양자점층(60a)의 제조 비용을 절감할 수 있다.
이와 같은 구성에 의하여, 양자점층(60a) 내부에서 생성된 전자와 정공은 양자점(61)을 사이에 두고 분리된다. 양자점층(60a)에 입사되는 광의 세기에 따라서 양자점층(60a)의 정전용량이 변하며, 이 변화는 전계효과 트랜지스터 구조의 광전 소자(100)에서 문턱 전압의 변화를 유발한다. 따라서, 소오스 영역(20)에서 드레인 영역(30)으로 흐르는 전류의 변화를 검출함으로써 광의 검출이 가능하다.
도 4는 일 실시예에 따른 광전 소자(100b)의 구조를 개략적으로 보이는 단면도이다. 본 실시예의 광전 소자(100b)는 도 1에 도시된 광전 소자(100) 및 도 3에 도시된 광전 소자(100a)와 비교하여 제1절연층(50)과 양자점층(60) 사이에 도전층(90)이 개재된 점에서 차이가 있다. 따라서, 도 1 및 도 3에서 설명된 구성요소와 동일한 구성요소는 동일한 참조 부호로 표시하고 중복되는 설명은 생략한다.
도 4를 참조하면, 양자점층(60b)은 도 1에 도시된 양자점층(60) 또는 도 3에 도시된 양자점층(60a)일 수 있다. 제1절연층(50)과 양자점층(60b) 사이에 도전층(90)이 개재된다. 도전층(90)은 양자점층(60b)과 접촉되도록 위치될 수 있다. 도전층(90)은 예를 들어, 텅스텐, 알루미늄, 구리 등의 도전 물질로 형성될 수 있다. 도시되지는 않았지만, 도전층(90)의 일부는 제1, 제2절연층(50)(70)의 외부로 노출된다.
도전층(90)은 플로팅 게이트로서 기능할 수 있다. 예를 들어, 도전층(90)에 리셋 전압을 인가하여 양자점층(60b)을 리프레쉬(refresh) 한 후에 도전층(90)에 인가되는 전압을 차단할 수 있다. 이 상태에서 양자점층(60b)에 광이 입사되면 포토 캐리어가 발생되어 전자 또는 정공이 도전층(90)에 쌓인다. 전계효과 트랜지스터 구조의 광전 소자(100b)의 문턱 전압이 변화되어 소오스 영역(20)에서 드레인 영역(30)으로 흐르는 전류가 변한다. 전류의 변화량을 검출함으로써 광의 세기를 검출할 수 있다.
도 5는 일 실시예에 따른 광전 소자(100c)의 구조를 개략적으로 보이는 단면도이다. 본 실시예의 광전 소자(100c)는 도 4에 도시된 광전 소자(100)와 비교하여 제2절연층(70)이 생략된 점에서 차이가 있다. 따라서, 도 1 내지 도 4에서 설명된 구성요소와 동일한 구성요소는 동일한 참조 부호로 표시하고 중복되는 설명은 생략한다.
도 5를 참조하면, 양자점층(60c)은 도 1에 도시된 양자점층(60) 또는 도 3에 도시된 양자점층(60a)일 수 있다. 양자점층(60c)이 광 검출 기능을 하는 동시에, 투명 전극층(80)과 도전층(90) 사이의 절연층으로서 기능한다. 도전층(90) 및 양자점층(60c)과 반도체 기판(10)은 제1절연층(50)에 의하여 절연된다. 도전층(90)은 양자점층(60c)과 접촉되도록 위치될 수 있다. 양자점층(60c)에 입사되는 광량에 따라 양자점층(60c)에 포토 캐리어가 생성된다. 전자와 정공 중에서 제어 전극인 투명 전극층(80)에 인가되는 전압과 동일한 극성의 포토 캐리어는 도전층(90)으로 이동되어 도전층(90)에 쌓인다. 전계효과 트랜지스터 구조를 갖는 광전 소자(100c)의 문턱 전압이 변화되어 소오스 영역(20)에서 드레인 영역(30)으로 흐르는 전류가 변한다. 전류의 변화량을 검출함으로써 광의 세기를 검출할 수 있다.
도 6은 일 실시예에 따른 광전 소자(100d)의 구조를 개략적으로 보이는 단면도이다. 본 실시예의 광전 소자(100d)는 도 5에 도시된 광전 소자(100c)와 비교하여 투명층(62) 또는 제1층(63)과 제2층(64)이 생략된 양자점층(60d)이 채용되는 점에서 차이가 있다. 따라서, 도 1 내지 도 5에서 설명된 구성요소와 동일한 구성요소는 동일한 참조 부호로 표시하고 중복되는 설명은 생략한다.
도 6을 참조하면, 제1절연층(50) 상에 도전층(90)과 양자점(61)이 순차로 적층된다. 양자점(61) 상에 투명 전극층(80)이 적층된다. 도전층(90)은 플로팅 게이트로서 기능한다. 양자점(61)은 광 검출 기능을 하며, 투명 전극층(80)과 도전층(90) 사이의 절연층으로서도 기능한다. 도전층(90) 및 양자점층(60d)과 반도체 기판(10)은 제1절연층(50)에 의하여 절연된다. 도전층(90)은 양자점층(60d)과 접촉되도록 위치될 수 있다. 양자점(61)에 입사되는 광량에 따라 양자점(61)에 포토 캐리어가 생성된다. 전자와 정공 중에서 제어 전극인 투명 전극층(80)에 인가되는 전압과 동일한 극성의 포토 캐리어는 도전층(90)으로 이동되어 도전층(90)에 쌓인다. 전계효과 트랜지스터 구조의 광전 소자(100c)의 문턱 전압이 변화되어 소오스 영역(20)에서 드레인 영역(30)으로 흐르는 전류가 변한다. 전류의 변화량을 검출함으로써 광의 세기를 검출할 수 있다.
전술한 실시예들에서 설명된 광전 소자는 수광 소자로서 단독으로 사용될 수도 있으며, 2차원 어레이로 배열되어 이미지 센서를 구성할 수도 있다. 도 7은 복수의 광전 소자를 포함하는 일 실시예에 따른 이미지 센서의 구조를 개략적으로 보이는 단면도이다. 도 7을 참조하면, 이미지 센서(200)는 반도체 기판(201) 상에 형성된 복수의 광전 소자(202)의 어레이 및 각각의 광전 소자(202)로부터 신호를 출력하기 위한 복수의 구동 회로(203)를 포함할 수 있다. 광전 소자(202)로서 도 1, 및 도 3 내지 도 6에 도시된 광전 소자의 실시예들이 적용될 수 있다.
도 7에는 편의상 단지 2개의 광전 소자(202)와 2개의 구동 회로(203)가 도시되었지만, 실제로는 매우 많은 수의 광전 소자(202)와 구동 회로(203)가 2차원 어레이의 형태로 배열될 수 있다.
스마트폰, 자율 주행 자동차, 로봇, 보안(security) 등의 시장이 커짐에 따라서 저광량 환경에서 안정적으로 작동될 수 있고 소형화 저가격가 가능한 광전 소자 및 이를 채용한 이미지 센서가 요구된다. InGaAs를 이용하는 나이트 비젼용 이미지 센서의 경우 고발열로 인하여 냉각 모듈이 필요하고 크기가 크며 고가이다. 그러나, 본 실시예의 광전 소자(202)는 높은 감도를 가지므로 예를 들어 10V 이하의 낮은 구동 전압으로 동작될 수 있다. 따라서, 광전 소자(202)를 채용한 이미지 센서(200)는 발열이 적어 냉각 모듈이 필요하지 않다. 또한, 감지할 수 있는 광의 파장 대역이 양자점의 밴드갭에 의하여 결정될 수 있으므로 반도체 기판(10)의 재료로서 일반적인 반도체 재료인 실리콘을 사용할 수 있다. 따라서, 일반적인 실리콘 공정을 통해 저렴하게 광전 소자(202)를 제작할 수 있으므로, 저비용의 광전 소자(202) 및 이를 채용한 이미지 센서(200)의 구현이 가능하며, 이미지 센서(200)의 화소의 크기를 더욱 작게 하는 것이 가능하므로 이미지 센서(200)의 해상도를 더욱 증가시킬 수 있다.
또한, 양자점(61)의 직경을 감지하고자 하는 광의 파장 대역에 맞추어 결정함으로써 예를 들어 800nm~2400nm 파장 대역의 광까지 감지 가능하다. 광전 소자(202)가 낮은 다크 노이즈 및 높은 감도를 갖기 때문에 이를 채용한 이미지 센서(200)는 약한 입사광에서도 선명한 영상을 얻을 수 있다. 따라서, 소형, 저가격의 안정적인 나이트 비젼용 이미지 센서의 구현이 가능하다.
상술한 광전 소자 및 이를 포함하는 이미지 센서는 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 권리범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 권리범위에 포함된 것으로 해석되어야 할 것이다.
10...반도체 기판
20...소오스 영역
30...드레인 영역
41, 42...제1전극, 제2전극
50...제1절연층
60, 60a, 60b, 60c, 60d...양자점층
61...양자점
62...투명층
63...제1층
64...제2층
70...제2절연층
80...투명 전극층
90...도전층
100, 202...광전 소자
200...이미지 센서
201...기판
203...구동 회로

Claims (20)

  1. 제 1 도전형으로 도핑된 반도체 기판;
    상기 반도체 기판에 서로 이격되게 위치되며, 상기 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑된 소오스 영역과 드레인 영역;
    상기 소오스 영역과 상기 드레인 영역에 각각 전기적으로 연결되는 제 1 전극과 제 2 전극;
    상기 반도체 기판 상의 상기 소오스 영역과 드레인 영역 사이에 위치되며, 양자점을 포함하는 양자점층;
    상기 반도체 기판과 상기 양자점층을 절연시키는 제1절연층;
    상기 양자점층 상에 위치되는 투명 전극층;을 포함하는 광전 소자.
  2. 제 1 항에 있어서,
    상기 투명 전극층과 상기 양자점층을 절연시키는 제2절연층;을 포함하는 광전 소자.
  3. 제 2 항에 있어서,
    상기 제1절연층과 상기 제2절연층은 상기 양자점층을 에워싸는 절연물질층을 형성하는 광전 소자.
  4. 제 3 항에 있어서,
    상기 양자점층은 투명층과 상기 투명층 내부에 분산된 상기 양자점을 포함하는 광전 소자.
  5. 제 4 항에 있어서,
    투명층은 투명한 산화물 반도체 재료로 형성된 광전 소자.
  6. 제 5 항에 있어서,
    상기 투명한 산화물 반도체 재료는 SIZO(silicon indium zinc oxide), SZTO(silicon zinc tin oxide), IGZO(indium gallium zinc oxide), IZO(indium zinc oxide), ZTO(zinc tin oxide) 중에서 선택된 적어도 하나의 재료를 포함하는 광전 소자.
  7. 제 5 항에 있어서,
    상기 양자점층과 상기 제1절연층 사이에 위치되는 도전층;을 포함하는 광전 소자.
  8. 제 3 항에 있어서,
    상기 양자점층은 상기 제1절연층 상의 제1층과, 상기 제1층 상의 상기 양자점과, 상기 양자점을 덮는 제2층을 포함하는 광전 소자.
  9. 제 8 항에 있어서,
    상기 제1층과 상기 제2층은 산화물 반도체 재료로 형성된 광전 소자.
  10. 제 9 항에 있어서,
    상기 제2층은 투명한 광전 소자.
  11. 제 10 항에 있어서,
    상기 산화물 반도체 재료는 SIZO(silicon indium zinc oxide), SZTO(silicon zinc tin oxide), IGZO(indium gallium zinc oxide), IZO(indium zinc oxide), ZTO(zinc tin oxide) 중에서 선택된 적어도 하나의 재료를 포함하는 광전 소자.
  12. 제 9 항에 있어서,
    상기 양자점층과 상기 제1절연층 사이에 위치되는 도전층;을 포함하는 광전 소자.
  13. 제 1 항에 있어서,
    상기 양자점층과 상기 제1절연층 사이에 위치되는 도전층;을 포함하는 광전 소자.
  14. 제 13 항에 있어서,
    상기 양자점층은 투명한 산화물 반도체층과, 상기 투명한 산화물 반도체층 내부에 분산된 상기 양자점을 포함하는 광전 소자.
  15. 제 13 항에 있어서,
    상기 양자점층은 상기 제1절연층 상의 제1층과, 상기 제1층 상의 상기 양자점과, 상기 양자점을 덮는 제2층을 포함하며,
    상기 제1층과 상기 제2층은 산화물 반도체 재료로 형성되며,
    상기 제2층은 투명한 광전 소자.
  16. 제 1 도전형으로 도핑된 반도체 기판;
    상기 반도체 기판에 서로 이격되게 위치되며, 상기 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑된 소오스 영역과 드레인 영역;
    상기 소오스 영역과 상기 드레인 영역에 각각 전기적으로 연결되는 제 1 전극과 제 2 전극;
    상기 반도체 기판 상의 상기 소오스 영역과 드레인 영역 사이에 위치되는 ㅌ투명 전극층;
    양자점을 포함하고 상기 투명 전극층과 상기 반도체 기판 사이에 위치되며, 절연 물질층에 에워싸인 양자점층;을 포함하는 광전 소자.
  17. 제 16 항에 있어서,
    상기 양자점층은 투명한 산화물 반도체층과, 상기 투명한 산화물 반도체층에 에워싸인 상기 양자점을 포함하는 광전 소자.
  18. 제 16 항에 있어서,
    상기 양자점층은 제1산화물 반도체층과, 상기 제1산화물 반도체층 상의 상기 양자점과, 상기 양자점을 덮는 투명한 제2산화물 반도체층을 포함하는 광전 소자.
  19. 제 16 항에 있어서,
    상기 양자점층과 상기 절연 물질층 사이에 상기 양자점층과 접촉되도록 위치되는 도전층;을 포함하는 광전 소자.
  20. 복수의 광전 소자의 어레이; 및
    각각의 광전 소자로부터 신호를 출력하기 위한 구동 회로;를 포함하며,
    각각의 광전 소자는:
    제 1 도전형으로 도핑된 반도체 기판;
    상기 반도체 기판에 서로 이격되게 위치되며, 상기 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑된 소오스 영역과 드레인 영역;
    상기 소오스 영역과 상기 드레인 영역에 각각 전기적으로 연결되는 제 1 전극과 제 2 전극;
    상기 반도체 기판 상의 상기 소오스 영역과 드레인 영역 사이에 위치되는 ㅌ투명 전극층;
    양자점을 포함하고 상기 투명 전극층과 상기 반도체 기판 사이에 위치되며, 절연 물질층에 에워싸인 양자점층;을 포함하는 이미지 센서.
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