JPH11191633A - ｐｉｎ型半導体受光素子およびこれを含む半導体受光回路 - Google Patents

Abstract

(57)【要約】 【課題】 空乏層化用電源として高い空乏層化用電圧が
得られる電源を必要としないｐｉｎ型半導体受光素子お
よびこれを含む半導体受光回路を提供すること。 【解決手段】 ＳＯＩ基板１上に形成されたｐｉｎ型フ
ォトダイオードにおいて、そのｉ型半導体領域５を覆う
ように空乏層化用電極２１を形成し、ｉ型半導体領域５
を空乏化させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ｐｉｎ型半導体受
光素子、特に短波長光（７８０〜８５０ｎｍ）ＬＡＮシ
ステムに使用できるｐｉｎ型半導体受光素子およびこれ
を含む半導体受光回路に関する。

【０００２】

【従来の技術】従来、図１および図２を参照して次に述
べるｐｉｎ型半導体受光素子が提案されている。

【０００３】すなわち、単結晶シリコンでなり且つｐ型
を有する単結晶半導体基板１の主面１ａ上に、シリコン
酸化物（Ｓｉ０₂ ）でなる絶縁膜２を介して、単結晶シ
リコンでなり且つ例えば５０ｎｍ〜４００ｎｍの厚さを
有する単結晶半導体層３が配されている。この場合、単
結晶半導体基板１、絶縁膜２および単結晶半導体層３
は、実際上、酸素イオンの打込処理によって、例えば次
のようにして形成される。すなわち、単結晶半導体基板
１となる単結晶半導体基板内に絶縁膜２を、その下側を
単結晶半導体基板１、上側を単結晶半導体層３として残
すように酸素イオンを打ち込む。このため、絶縁膜２は
１１０ｎｍというような比較的大きい厚さを有するのが
余儀なくされるのは注意すべきである。

【０００４】また、単結晶半導体層３に、その絶縁膜２
側とは反対側の主面３ａおよびそれと相対向する絶縁膜
２側の主面３ｂ間に延長し且つともに単結晶半導体層３
の主面３ａ側または３ｂ側のいずれからみても例えば２
μｍ，３μｍおよび２μｍの幅をそれぞれ有するストラ
イプ状のパターンを有するｐ型半導体領域４，ｉ型半導
体領域５およびｎ型半導体領域６が、単結晶半導体層３
の主面３ａ側または３ｂ側のいずれからみてもｐ型半導
体領域４およびｎ型半導体領域６間にｉ型半導体領域５
が配されている配列パターンで形成されている。

【０００５】さらに、単結晶半導体層３の絶縁膜２側と
は反対側の主面３ａ上に、ｐ型半導体領域４およびｎ型
半導体領域６上において、バイアス用電極７および８が
それぞれオーミックに付されている。また、単結晶半導
体基板１の主面１ａと相対向する絶縁膜２側とは反対側
の主面１ｂ上に、電極９が空乏層化用電極として形成さ
れている。

【０００６】以上が、従来提案されているｐｉｎ型半導
体受光素子の構成である。このような構成を有する従来
のｐｉｎ型半導体受光素子によれば、ｎ型半導体領域６
に付されているバイアス用電極８にバイアス用電源１１
の正極を接続し、ｐ型半導体領域４に付されているバイ
アス用電極７を負荷１２を介して接地に接続し、空乏層
化用電極９に正極側を接地に接続している空乏層化用電
源１３の負極側を接続すれば、単結晶半導体基板１側か
ら、単結晶半導体層３のｉ型半導体領域５側に向かっ
て、空乏層化用電源１３から得られる空乏層化用電圧の
値に応じた拡がりを持って、拡がっている空乏層が形成
される。このため、空乏層化用電源１３として、それか
ら得られる空乏層化用電圧がｉ型半導体領域５をその全
域に亘って空乏層化させるのに十分な値で得られる電源
を用いれば、ｉ型半導体領域５を、その全域に亘って、
空乏層化させることができる。

【０００７】また、ｉ型半導体領域５が、上述したよう
にして、その全域に亘って空乏層化されていれば、その
空乏層化されているｉ型半導体領域５に、そこにおける
キャリアをｐ型半導体領域４およびｎ型半導体頓域６を
結ぶ方向にドリフトさせるドリフト電界が形成されてい
る。

【０００８】なお、バイアス用電極７および８に負荷１
２を通じてバイアス用電源１１が接続されているため、
そのバイアス用電源１１から得られるバイアス用電圧に
よってｉ型半導体領域５が空乏層化されるとしても、実
際上、(1) バイアス用電源１１から得られるバイアス用
電圧を、バイアス用電極７および８間の耐電圧との関係
で、次に述べる半導体集積回路の駆動電源から得られる
２〜３．３Ｖというような駆動電圧よりも高くできない
こと、また、(2) いま述べているｐｉｎ型半導体受光素
子から後述するようにして得られる光検出出力を絶縁ゲ
ート型トランジスタに受けさせるようにし、そして、そ
れらｐｉｎ型半導体受光素子および絶縁ゲート型トラン
ジスタを含んで半導体集積回路を構成することを想起す
る場合、バイアス用電源１１として、半導体集積回路に
用いている２〜３．３Ｖというような比較的低い電圧が
得られる駆動電源を利用するのを可とすることから、実
際上、バイアス用電源１１として半導体集積回路の駆動
電源を用いること、さらに、(3) ｉ型半導体領域５が、
ｉ型とはいえ、実際上は、比較的高いｐ型またはｎ型不
純物濃度を有していることなどの理由で、バイアス用電
源１１から得られるバイアス用電圧によって、ｉ型半導
体領域５がその全域に亘って空乏層化されない。

【０００９】また、図１および図２に示す従来のｐｉｎ
型半導体受光素子によれば、ｉ型半導体領域５を上述し
たようにしてその全域に亘って空乏層化させ、また、そ
の空乏層化させているｉ型半導体領域５に上述したよう
にしてドリフト電界を形成させている、という状態で、
単結晶半導体層３に、その主面３ａ側から光を入射させ
れば、単結晶半導体層３内に、空乏層化されているｉ型
半導体領域５において、キャリアが発生し、上述したド
リフト電界によって、電子がｐ型半導体領域４およびホ
ールがｎ型半導体領域６側にそれぞれドリフトされ、こ
れにより、負荷１２に、入射させた光にもとづく光電流
が流れ、よって、負荷１２の両端から、入射した光にも
とづく電圧が、光検出出力として、高い応答速度で得ら
れる、というｐｉｎ型半導体受光素子としての機能が得
られる。

【００１０】

【発明が解決しようとする課題】図１および図２に示す
従来のｐｉｎ型半導体受光素子の場合、ｐｉｎ型半導体
受光素子としての機能を得るべく、ｉ型半導体領域５を
その全域に亘って空乏層化させるのに、空乏層化用電極
９および接地間に空乏層化用電圧を与えるため空乏層化
用電源１３を必要とするとともに、空乏層化用電極９が
付されている単結晶半導体基板１とｉ型半導体領域５従
って単結晶半導体層３との間の絶縁膜２が、それを、実
際上、例えば、上述したようにして形成するため、１１
０ｎｍというような比較的厚い厚さに余儀なくされ、ま
た、単結晶半導体基板１を、実際上、上述した半導体集
積回路を構成する基板と共通にするとした場合、半導体
集積回路の基板としては、不純物濃度ができるだけ低い
のが望ましいことから、その半導体集積回路の基板は低
い不純物濃度となされ、従って、単結晶半導体基板１が
低い不純物濃度を有しているので、空乏層化用電源１３
として、１０Ｖというような高い空乏層化用電圧が得ら
れる電源を必要とする、という欠点を有していた。

【００１１】よって、本発明の目的は、上述した欠点の
ない、新規なｐｉｎ型半導体受光素子およびこれを含む
半導体受光回路を提供することである。

【００１２】

【課題を解決するための手段】上述の目的を達成するた
め、請求項１記載の本発明に係るｐｉｎ型半導体受光素
子は、ＳＯＩ基板上に形成されたｐｉｎ型フォトダイオ
ードにおいて、そのｉ型半導体領域を覆うように空乏層
化用電極を形成し、前記ｉ型半導体領域を空乏化させる
ことを特徴とする。

【００１３】請求項２に係る本発明のｐｉｎ型半導体受
光素子は、請求項１記載のｐｉｎ型半導体受光素子にお
いて、前記ｉ型半導体領域の層厚がその不純物濃度によ
って決まる空乏層幅以下であり、前記空乏層化用電極の
電圧を接地または電源電圧に固定することで、前記ｉ型
半導体領域を空乏化させることを特徴とする。

【００１４】請求項３に係る本発明のｐｉｎ型半導体受
光素子は、請求項１記載のｐｉｎ型半導体受光素子にお
いて、前記空乏層化用電極に電圧を印加して前記ｉ型半
導体領域を空乏化させるための空乏層化用電源を接続し
たことを特徴とする。

【００１５】請求項４に係る本発明のｐｉｎ型半導体受
光素子は、請求項１記載のｐｉｎ型半導体受光素子にお
いて、基板と、前記基板上に設けられた絶縁膜と、前記
絶縁膜を介して配された単結晶半導体層であって、その
相対向する主面間に延長しているｐ型半導体領域、ｉ型
半導体領域およびｎ型半導体領域が、当該単結晶半導体
層の主面側からみてｐ型半導体領域およびｎ型半導体領
域間にｉ型半導体領域が配されている配列パターンで形
成されている単結晶半導体層と、前記ｐ型半導体領域お
よびｎ型半導体領域に、それぞれオーミックに付されて
いるバイアス用電極と、前記ｉ型半導体領域上に設けら
れた空乏層化用絶縁膜と、前記空乏層化用絶縁膜上に設
けられ、前記ｉ型半導体領域を上記空乏層化用絶縁膜側
から拡がっている空乏層を以って空乏層化させるための
空乏層化用電極とを備え、前記空乏層化用電極の電圧を
接地または電源電圧に固定することで、前記ｉ型半導体
領域を空乏化させることを特徴とする。

【００１６】請求項５に係る本発明のｐｉｎ型半導体受
光素子は、請求項４記載のｐｉｎ型半導体受光素子にお
いて、前記空乏層化用電極に電圧を印加して前記ｉ型半
導体領域を空乏化させるための空乏層化用電源を接続し
たことを特徴とする。

【００１７】請求項６に係る本発明のｐｉｎ型半導体受
光素子は、請求項１〜５のいずれかに記載のｐｉｎ型半
導体受光素子において、前記空乏層化用電極がストライ
プ状であることを特徴とする。

【００１８】請求項７に係る本発明のｐｉｎ型半導体受
光素子は、請求項１〜５記載のｐｉｎ型半導体受光素子
において、前記空乏層化用電極が同心環状であることを
特徴とする。

【００１９】請求項８に係る本発明のｐｉｎ型半導体受
光素子は、請求項１〜５記載のｐｉｎ型半導体受光素子
において、前記空乏層化用電極がアンテナ状であること
を特徴とする。

【００２０】請求項９に係る本発明のｐｉｎ型半導体受
光素子は、請求項１〜５記載のｐｉｎ型半導体受光素子
において、外部から単結晶半導体層に向けて入射された
光を該半導体受光素子の内部に閉じこめる反射膜をさら
に有することを特徴とする。

【００２１】請求項１０記載の本発明に係る半導体受光
回路は、請求項１〜９のいずれかに記載の半導体受光素
子と、前記半導体受光素子の前記ＳＯＩ基板上に、増幅
回路、または増幅回路と集積回路をモノリシックに集積
化したことを特徴とする。

【００２２】

【発明の実施の形態】本発明によるｐｉｎ型半導体受光
素子は、図１に示す従来のｐｉｎ型半導体受光素子の場
合と同様に、(1) 基板上に絶縁膜を介して単結晶半導体
層が配され、(2) 上記単結晶半導体層に、その相対向す
る主面間に延長しているｐ型半導体領域、ｉ型半導体領
域およびｎ型半導体領域が、当該単結晶半導体層の主面
側からみてｐ型半導体領域およびｎ型半導体領域間にｉ
型半導体領域が配されている配列パターンで形成され、
(3) 上記ｐ型半導体領域およびｎ型半導体領域に、バイ
アス用電極がそれぞれオーミックに付されている構成を
有する。

【００２３】しかしながら、本発明によるｐｉｎ型半導
体受光素子は、このような構成を有するｐｉｎ型半導体
受光素子において、(4) ｉ型半導体領域上に、比較的薄
い厚さを有する空乏層化用絶縁膜を介して、ｉ型半導体
領域を上記空乏層化用絶縁膜側から拡がっている空乏層
を以って空乏層化させるための空乏層化用電極が配され
ている。

【００２４】本発明のｐｉｎ型半導体受光素子では、ｉ
型半導体領域の層厚は該ｉ型半導体領域の不純物濃度に
よって決まるといえる。より具体的には、本発明のｐｉ
ｎ型半導体受光素子では、ｉ型半導体領域上に不純物を
高濃度に導入したポリシリコンでなる電極が存在する構
成のため、該ｉ型半導体領域の層厚は該ｉ型半導体領域
の不純物濃度によって決まる空乏層幅以下となる。すな
わち、本発明の構成では、この形成された空乏層の幅
は、後に図６を参照して説明するように、ｉ型半導体領
域の不純物の濃度によって決まり、例えば、ｉ型半導体
領域の不純物濃度が１０¹⁵〜１０¹⁸の範囲内のときは、
空乏層の幅は約２５ｎｍ〜約９００ｎｍである（図
６）。

【００２５】半導体受光素子の形状は同心環状、ストラ
イプ状（または櫛形状）、アンテナ状等の形状にするこ
とができる。ここで環状とは帯状の閉じた領域の形状を
いい円形状だけでなく矩形状等の種々の形状のものを含
む。

【００２６】

【実施例】（実施の形態１）次に、図３および図４を参
照して本発明によるｐｉｎ型半導体受光素子の第１の実
施の形態を説明する。

【００２７】図３および図４において、図１および図２
との対応部分には同一符号を付して示す。

【００２８】図３および図４に示す本発明によるｐｉｎ
型半導体受光素子は、図１および図２で上述した従来の
ｐｉｎ型半導体受光素子の場合と同様に、単結晶シリコ
ンでなり且つｐ型を有する単結晶半導体基板１の主面１
ａ上に、シリコン酸化物（Ｓｉ０₂ ）でなる絶縁膜２を
介して、単結晶シリコンでなり且つ例えば５０ｎｍ〜４
００ｎｍの厚さを有する単結晶半導体層３が配されてい
る。この場合、単結晶半導体基板１、絶縁膜２および単
結晶半導体層３は、図１および図２に示す従来のｐｉｎ
型半導体受光素子で述べたのと同様の方法によって形成
され、このため、絶縁膜２が１１０ｎｍというような比
較的厚い厚さを有するのを余儀なくされている。

【００２９】また、単結晶半導体層３に、図１および図
２に示す従来のｐｉｎ型半導体受光素子の場合と同様
に、その絶縁膜２側とは反対側の主面３ａおよびそれと
相対向する絶縁膜２側の主面３ｂ間に延長し且つともに
単結晶半導体層３の主面３ａ側または３ｂ側のいずれか
らみても例えば２μｍ，３μｍおよび２μｍの幅をそれ
ぞれ有するストライプ状のパターンを有するｐ型半導体
領域４，ｉ型半導体領域５およびｎ型半導体領域６が、
単結晶半導体層３の主面３ａ側または３ｂ側のいずれか
らみても、ｐ型半導体領域４およびｎ型半導体領域６間
にｉ型半導体領域５が配されている配列パターンで形成
されている。

【００３０】さらに、図１および図２で上述した従来の
ｐｉｎ型半導体受光素子の場合と同様に、単結晶半導体
層３の絶縁膜２側とは反対側の主面３ａ上に、ｐ型半導
体領域４およびｎ型半導体領域６上において、バイアス
用電極７および８がそれぞれオーミックに付されてい
る。

【００３１】また、単結晶半導体基板１の主面１ａと相
対向する絶縁膜２側とは反対側の主面１ｂ上に、図１お
よび図２で上述した従来のｐｉｎ型半導体受光素子の場
合に準じて、接地に接続されている電極９が接地用（空
乏層化用でない）電極として、オーミックに付されてい
る。

【００３２】さらに、単結晶半導体層３の絶縁膜２側と
は反対側の主面３ａ上に、ｉ型半導体領域５上におい
て、シリコン酸化物（Ｓｉ０₂ ）でなり且つ５ｎｍとい
うような十分薄い厚さを有する空乏層化用絶縁膜２０を
介して、ポリシリコンでなり且つｎ型不純物を高濃度に
導入（ドープ）していることによって導電性を有する空
乏層化用電極２１が配されている。この場合、空乏層化
用絶縁膜２０は、本発明によるｐｉｎ型半導体受光素子
が、前述したように、それから得られる光検出出力を受
ける絶縁ゲート型トランジスタを含んだ半導体集積回路
の一部を構成しているとした場合、その絶縁ゲート型ト
ランジスタのゲート絶縁膜と同時的に形成することがで
き、従って、上述したように５ｎｍというような薄い厚
さにすることができる。また、空乏層化用電極２１は、
上述した半導体集積回路が含む絶縁ゲート型トランジス
タのゲート電極と同時的に形成することができる。

【００３３】以上が、本発明によるｐｉｎ型半導体受光
素子の第１の実施の形態の構成である。

【００３４】このような構成を有する本発明によるｐｉ
ｎ型半導体受光素子の第１の実施の形態によれば、単結
晶半導体層３の主面３ａ上に、ｉ型半導体領域５上にお
いて、空乏層化用絶縁膜２０を介して空乏層化用電極２
１が配されている、という構成を有し、そして、空乏層
化用電極２１とｉ型半導体領域５との間に仕事関数差を
有するので、ｉ型半導体領域５内に空乏層化用絶縁膜２
０側から拡がっている空乏層が形成される。

【００３５】図５および図６を参照してこの空乏層の広
がり幅について説明する。図５は、図３に示すｐｉｎ型
半導体受光素子のｉ型半導体領域を含む部分の基板面に
垂直な面に沿う概念的断面図である。図６は、図５に示
す部分構造におけるｉ型半導体領域５の不純物濃度と空
乏層の広がり幅Ｄとの関係を示すグラフである。空乏層
の広がり幅Ｄは種々のパラメータ、例えばｉ型半導体領
域５従って単結晶半導体層３および空乏層化用電極２１
の材料、ｉ型半導体領域５の不純物濃度、ｉ型半導体領
域５の厚さ従って単結晶半導体層の厚さなどによって決
まる。

【００３６】図５に示す部分構造におけるｉ型半導体領
域５が空乏層化用絶縁膜２０と接する界面のＳｉの表面
電位をφ_S とすると、φ_S およびＤは次式（１）および
（２）によって与えられる。

【００３７】

【数１】

【００３８】

【数２】

【００３９】上式（１）および（２）において、 Ｄ： 空乏層の幅 φ_S ： 空乏層幅がほぼ最大となったときの表面電位 ｋ： ボルツマン定数 Ｔ： 絶対温度 ｑ： 単電子の電荷量 ｎ_i ： 真性半導体（Ｓｉ）のキャリア濃度 Ｎ_A 、Ｎ_D ： 半導体（Ｓｉ）の不純物濃度 ε_Si： Ｓｉの比誘電率 ε₀ ： 真空誘電率 である（文献：Ｓ．Ｍ．Ｓｚｅ， Ｐｈｙｓｉｃｓ ｏ
ｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ、Ａ
Ｗｉｌｅｙ−Ｉｎｔｅｒｓｃｉｅｎｃｅ Ｐｕｂｌｉ
ｃａｔｉｏｎ，（１９８１））。

【００４０】この場合、一定の材料を選択すると、すな
わち、例えば単結晶半導体層３として単結晶シリコンを
用い、空乏層化用電極２１をｎ型不純物を導入したポリ
シリコンで形成した場合、空乏層化用絶縁膜２０側から
の空乏層の広がりはＳｉ活性層（ｉ型半導体領域５）の
不純物濃度によって決まる。すなわち、ｉ型半導体領域
５の空乏層の広がり幅Ｄについては、図６に示すよう
に、ｌｏｇＤとｌｏｇＮ_A が直線関係となる。

【００４１】このため、空乏層化用絶縁膜２０側からの
空乏層の拡がりを決める、ｉ型半導体領域５従って単結
晶半導体層３および空乏層化用電極２１の材料、ｉ型半
導体領域５の不純物濃度、ｉ型半導体領域５の厚さ従っ
て単結晶半導体層３の厚さなどのパラメータ中、空乏層
化用電極２１についてはそれがポリシリコンでなり且つ
ｎ型不純物を高濃度に導入している電極でなり、単結晶
半導体層３についてはそれが上述したように単結晶シリ
コンでなるとして、上述したように決めているとすれ
ば、上述したパラメータ中、例えばｉ型半導体領域５の
不純物濃度およびｉ型半導体領域５従って単結晶半導体
層３の厚さ中のいずれか一方または双方を適当に選定す
ることによって、空乏層化用電極２１および接地間に空
乏層化用電源を接続しなくても、ｉ型半導体領域５を、
その全域に亘って、空乏層化させることができる。

【００４２】また、上述したパラメータが、空乏層化用
電極２１および接地間に空乏層化用電源を接続していな
い状態では、すなわち、空乏層化用電極２１とｉ型半導
体領域５との間に仕事関数差だけによっては、ｉ型半導
体領域５をその全域に亘って空乏層化できないように選
定されるのを余儀なくされる場合は、空乏層化用電極２
１および接地間に、点線図示のように空乏層化用電源１
４（図３）を接続すれば、空乏層化用電源１４を接続し
ない場合を補って、ｉ型半導体領域５をその全域に亘っ
て空乏層化することができ、そして、この場合、空乏層
化用電源１４を、それから得られる空乏層化電圧が上述
した半導体集積回路の駆動電圧以下において、ｉ型半導
体領域５がその全域に亘って空乏層化するように、上述
したパラメータを選定しておけば、ｉ型半導体領域５
を、その全域に亘って空乏層化させることができる。

【００４３】また、上述したようにして、ｉ型半導体領
域５がその全域に亘り空乏層化されている状態で、バイ
アス用電極７および８間に、バイアス用電源１１を負荷
１２を通じて接続している状態で、図１および図２に示
す従来のｐｉｎ型半導体受光素子の場合と同様に、単結
晶半導体層３にその主面３ａ側から光を入射させれば、
単結晶半導体層３内に、空乏層化されているｉ型半導体
領域５において、キャリアが発生し、一方、空乏層化さ
れているｉ型半導体領域５にはいま発生したキャリア中
電子またはホールについてバイアス用電極７または８側
にそれぞれドリフトさせるドリフト電界が形成されてい
るので、いま発生したキャリアをドリフト電界によっ
て、それぞれバイアス用電極７および８側に到着させる
ことができ、これにより、負荷１２に、入射させた光に
もとづく光電流が流れ、よって、負荷１２の両端から、
入射した光にもとづく電圧を光検出出力として高い応答
速度で得ることができる、というｐｉｎ型半導体受光素
子としての機能が得られる。

【００４４】この場合、本発明のｐｉｎ型受光素子の最
大動作周波数ｆはキャリアのドリフト速度で決定される
最大動作周波数ｆ_t と、ＲＣ時定数で決定される最大動
作周波数ｆ_c とによって決まる。

【００４５】すなわち、図７に示す、図３の受光素子の
フォトダイオード部分の概念図を参照すれば、 １）キャリアのドリフト速度で決定される最大動作周波
数ｆ_t が

【００４６】

【数３】 ｆ_t ＝１／２πｔ_drift （３） ここに、ｔ_drift はｉ層（幅Ｗ）をキャリアが通過する
時間である。

【００４７】

【数４】

【００４８】 Ｅ： ｉ層の電界強度 （Ｖ／ｃｍ） μ_p ： ホールの移動度（ｃｍ² ／Ｖｓ） （不純物濃度が１０¹⁷のとき２００[cm²/Vs]） ２）ＲＣ時定数で決定される最大動作周波数ｆ_c が

【００４９】

【数５】 ｆ_c ＝１／２πＲＣ （５） ここに、 Ｒは増幅回路の入力抵抗である。

【００５０】 （Ｒ＝ｒ_f ／Ａ₀ 、 ｒ_f ： 帰還抵抗、 Ａ₀ ： 増幅回路のオープンループゲイン） Ｃ： ＰＤの容量 （Ｒ＝１ｋΩ／５＝２００Ωに設
定） のとき、図３の受光素子の活性ｉ層の空乏層の広がり幅
と素子の最大動作周波数との関係は図８に示す通りであ
り、最大動作周波数ｆは次の式（６）によって決まる
（文献：末松安晴、「光デバイス」 コロナ社（１９８
６））。

【００５１】

【数６】

【００５２】以上のことから、図３および図４に示す本
発明によるｐｉｎ型半導体受光素子の第１の実施の形態
の構成によれば、空乏層の空乏層化用絶縁膜２０側から
のｉ型半導体領域５側への拡がりを決めるパラメータ
が、空乏層化用電極２１への空乏層化用電圧の非印加状
態で、空乏層化がｉ型半導体領域５の全域に亘って得ら
れているのに十分なように選定されていることによっ
て、ｐｉｎ型半導体受光素子としての機能を得ることが
でき、そこに図１および図２に示す従来のｐｉｎ型半導
体受光素子で上述した欠点を伴うことがない。

【００５３】また、空乏層の空乏層化用絶縁膜２０側か
らのｉ型半導体領域５側への拡がりを決めるパラメータ
が、空乏層化用電極２０への空乏層化用電圧の非印加状
態では空乏層化がｉ型半導体領域５の全域に亘って得ら
れていないが、空乏層化用電極２１への空乏層化用電圧
の印加状態では、空乏層化がｉ型半導体領域５の全域に
亘って得られているのに十分なように、空乏層化用電圧
の値を加味して、選定されていることによって、ｐｉｎ
型半導体受光素子としての機能を得ることができ、そこ
に図１および図２に示す従来のｐｉｎ型半導体受光素子
で上述した欠点を伴うことがない。

【００５４】（実施の形態２）次に、図９および図１０
を伴って、本発明によるｐｉｎ型半導体受光素子の第２
の実施の形態を説明する。

【００５５】図９および図１０に示す本発明によるｐｉ
ｎ型半導体受光素子は、図３および図４との対応部分に
は同一符号を付し詳細説明を省略するが、ｐ型半導体領
域４、ｉ型半導体領域５およびｎ型半導体領域６が、単
結晶半導体層３の主面３ａ側からみて、ともにストライ
プ状のパターンを有するのに代え、ｐ型半導体領域４，
ｉ型半導体領域５およびｎ型半導体領域６が、単結晶半
導体層３の主面３ａ側からみて、ｎ型半導体領域６がｐ
型半導体領域４を、またはｐ型半導体領域４がｎ型半導
体領域６を、ｉ型半導体領域５を介して取り囲んでいる
パターンを有することを除いて、図３および図４に示す
本発明によるｐｉｎ型半導体受光素子の場合と同様の構
成を有する。

【００５６】このような構成を有する本発明によるｐｉ
ｎ型半導体受光素子の第２の実施の形態によれば、それ
が上述した３つの異なる導電型の半導体領域が単結晶半
導体層３内に配されているパターンを除いて、図３およ
び図４に示す本発明によるｐｉｎ型半導体受光素子の場
合と同様の構成を有するので、詳細説明は省略するが、
図３および図４に示す本発明によるｐｉｎ型半導体受光
素子で上述したのと同様の作用、効果が得られることは
当業者には明らかである。

【００５７】（実施の形態３）次に、図１１および図１
２を伴って、本発明によるｐｉｎ型半導体受光素子の第
３の実施の形態を説明する。

【００５８】図１１はアンテナ状に形成した本発明の半
導体受光素子の上面図であり、図１２は図１１の半導体
受光素子から空乏層化用電極２１を取り除いた状態を示
す上面図である。図１１および図１２に示す本発明によ
るｐｉｎ型半導体受光素子は、図３および図４との対応
部分には同一符号を付し詳細説明を省略する。本例で
は、ラテラルｐｉｎ構造が２列形成されており、これら
２列のラテラルｐｉｎ構造のｉ層を覆って一体の空乏層
化用電極２１が設けられている以外は図３および図４に
示す半導体受光素子と同様の構成である。

【００５９】このように構成したことにより、フォトダ
イオード作製用面積の節約が可能となり、素子がさらに
コンパクト化される。

【００６０】このような構成を有する本発明によるｐｉ
ｎ型半導体受光素子の第２の実施の形態によれば、それ
が上述した３つの異なる導電型の半導体領域が単結晶半
導体層３内に配されているパターンを除いて、図３およ
び図４に示す本発明によるｐｉｎ型半導体受光素子の場
合と同様の構成を有するので、詳細説明は省略するが、
図３および図４に示す本発明によるｐｉｎ型半導体受光
素子で上述したのと同様の作用、効果が得られることは
明らかである。

【００６１】（実施の形態４）図１３を伴って、本発明
によるｐｉｎ型半導体受光素子の第４の実施の形態を説
明する。

【００６２】図１３は、反射膜を有する本発明によるｐ
ｉｎ型半導体受光素子の略線断面図であり、図３および
図４との対応部分には同一符号を付し詳細説明を省略す
る。

【００６３】図１３に示す本発明によるｐｉｎ型半導体
受光素子において、光を、単結晶半導体層３に、矢印ｃ
で示すように、その単結晶半導体層３の主面３ａと平行
な方向から、絶縁膜２２を介して入射させるとして、単
結晶半導体層３の主面３ａ状に形成されている絶縁膜２
３内に、反射膜２４が、単結晶３をその上方（主面３
ａ）、および光が入射する側とは反対側の上方から取り
囲むように、すなわち、外部から単結晶半導体層に向け
て入射された光を該半導体受光素子の内部に閉じこめる
ように、配されていることを除いて、図３および図４に
示す本発明によるｐｉｎ型半導体受光素子の場合と同様
の構成を有する。

【００６４】（実施の形態５）次に、図１４〜図１９を
伴って、本発明の第５の実施の形態を説明する。

【００６５】図１４は本発明の受光素子と前置増幅器と
をＳＩＭＯＸ上に形成した受光回路の配置図である。図
１５は、図１４の受光回路の前置増幅器の回路図であ
る。

【００６６】この場合、受光素子の受光面の面積は６０
μｍ² であり、反射膜は設けていない。ｉ型半導体領域
の層厚は５０ｎｍ、単結晶半導体層３の層厚は１１０ｎ
ｍの構成で逆バイアス電圧２．０Ｖを印加してλ＝８５
０ｎｍの入力光を入力した場合、図１６に示すように、
受光感度は０．４Ａ／Ｗに達した。ｉ型半導体領域とｐ
型半導体領域４の間には１〜２×１０⁵ Ｖ／ｃｍの高電
界が存在するので、ｉ型半導体領域５においてアバラン
シェ効果が生じる。これにより、受光感度が他の受光素
子よりも数倍増加する。図１７は、受光面積１００μｍ
² の場合の受光素子のＣ−Ｖ特性図である。逆バイアス
電圧２．０Ｖで寄生容量が０．２ｐＦであった。図１８
は、本発明の受光素子（受光面積６０μｍ² ）の周波数
応答を示すグラフである。使用可能限界を示す３ｄＢバ
ンド幅が１ＧＨｚで達成された（ｆ_-3dB＝１．０ＧＨ
ｚ）。図１９に示すように、本発明の受光素子を供給電
圧２．０Ｖで１ＧＨｚの通信速度で操作した場合の出力
波形は入力波形によく追随した。入力光の平均パワーは
５０μＷであり、出力信号は５ｍＶであった。

【００６７】なお、上述においては、本発明によるｐｉ
ｎ型半導体受光素子のわずかな実施の形態を述べたに留
まり、本発明の精神を逸脱することなしに種々の変型、
変更をなし得るであろう。

【００６８】

【発明の効果】本発明の構成によれば、ＳＩＭＯＸ基板
上にそれぞれｐ型半導体領域、ｉ型半導体領域、ｎ型半
導体領域を形成し、ｉ型半導体領域の上部にはゲート酸
化膜を介してポリシリコンゲート電極を形成してｐｉｎ
型フォトダイオードを構成し、ｎ型半導体領域とｐ型半
導体領域の間に逆バイアス電圧を印加し、ポリシリコン
ゲート電極にはｉ型半導体領域が空乏化するようにバイ
アス電圧を印加することで、ｐｉｎ型フォトダイオード
は、ｉ型半導体領域が高い不純物濃度であっても、空乏
層化用電極によって完全空乏化し、リーク電流を低減で
きる。

【００６９】また、それぞれの半導体領域の幅を自由に
設定できるため、受光感度の増加および寄生容量の低減
を実現できる。

【００７０】本発明によるｐｉｎ型半導体受光素子によ
れば、空乏層化用電源を用いることなしに、または空乏
層化用電源を用いるとしても、それから得られる空乏層
化用電圧がバイアス用電源から得られるバイアス用電圧
以下の低い電圧で得られる電源を用いるだけで、ｐｉｎ
型半導体受光素子としての機能を良好に得ることができ
る。

【図面の簡単な説明】

【図１】従来のｐｉｎ型半導体受光素子を示す略線的断
面図である。

【図２】従来のｐｉｎ型半導体受光素子を示す略線的平
面図である。

【図３】本発明によるｐｉｎ型半導体受光素子の第１の
実施の形態を示す略線的断面図である。

【図４】本発明によるｐｉｎ型半導体受光素子の第１の
実施の形態を示す略線的平面図である。

【図５】図３に示すｐｉｎ型半導体受光素子のｉ層を含
む部分の基板面に垂直な面に沿う概念的断面図である。

【図６】図５に示す部分構造におけるＳｉ活性層５の不
純物濃度と空乏層の広がり幅Ｄとの関係を示すグラフで
ある。

【図７】図３の受光素子のフォトダイオード部分の概念
図である。

【図８】図３の受光素子の活性ｉ層の空乏層の広がり幅
と素子の最大動作周波数との関係を示すグラフである。

【図９】本発明によるｐｉｎ型半導体受光素子の第２の
実施の形態を示す略線的断面図である。

【図１０】本発明によるｐｉｎ型半導体受光素子の第２
の実施の形態を示す略線断面図である。

【図１１】アンテナ状に形成した本発明の半導体受光素
子の上面図である。

【図１２】図１１の半導体受光素子から空乏層化用電極
を取り除いた状態を示す上面図である。

【図１３】反射膜を有する本発明によるｐｉｎ型半導体
受光素子の略線断面図である。

【図１４】本発明の受光素子と前置増幅器とをＳＩＭＯ
Ｘ上に形成した受光回路の配置図である。

【図１５】図１４の受光回路の前置増幅器の回路図であ
る。

【図１６】本発明の受光素子の光入力と光電流との関係
を示すグラフである。

【図１７】本発明の受光素子のＣ−Ｖ特性図である。

【図１８】本発明の受光素子の周波数応答を示すグラフ
である。

【図１９】入力波形に対する出力波形の追随性を示すグ
ラフである。

【符号の説明】

１ 単結晶半導体（ＳＯＩ）基板 ２ 絶縁膜 ３ 単結晶半導体層 ３ａ，３ｂ 単結晶半導体層３の主面 ４ ｐ型半導体領域 ５ ｉ型半導体領域 ６ ｎ型半導体領域 ７，８ バイアス用電極 ９ 空乏層化用絶縁膜 １０ 空乏層化用電極 １１ バイアス用電源 １２ 負荷 １３，１４ 空乏層化用電源 ２０ 空乏層化用絶縁膜 ２１ 空乏層化用電極 ２２，２３ 絶縁膜 ２４ 反射膜 Ｄ 空乏層の広がり幅 Ｗ ｉ型半導体領域の幅

Claims (10)

【特許請求の範囲】
1. 【請求項１】 ＳＯＩ基板上に形成されたｐｉｎ型フォ
   トダイオードにおいて、そのｉ型半導体領域を覆うよう
   に空乏層化用電極を形成し、前記ｉ型半導体領域を空乏
   化させることを特徴とするｐｉｎ型半導体受光素子。
2. 【請求項２】 前記ｉ型半導体領域の層厚がその不純物
   濃度によって決まる空乏層幅以下であり、前記空乏層化
   用電極の電圧を接地または電源電圧に固定することで、
   前記ｉ型半導体領域を空乏化させることを特徴とする請
   求項１記載のｐｉｎ型半導体受光素子。
3. 【請求項３】 前記空乏層化用電極に電圧を印加して前
   記ｉ型半導体領域を空乏化させるための空乏層化用電源
   を接続したことを特徴とする請求項１記載のｐｉｎ型半
   導体受光素子。
4. 【請求項４】 基板と、 前記基板上に設けられた絶縁膜と、 前記絶縁膜を介して配された単結晶半導体層であって、
   その相対向する主面間に延長しているｐ型半導体領域、
   ｉ型半導体領域およびｎ型半導体領域が、当該単結晶半
   導体層の主面側からみてｐ型半導体領域およびｎ型半導
   体領域間にｉ型半導体領域が配されている配列パターン
   で形成されている単結晶半導体層と、 前記ｐ型半導体領域およびｎ型半導体領域に、それぞれ
   オーミックに付されているバイアス用電極と、 前記ｉ型半導体領域上に設けられた空乏層化用絶縁膜
   と、 前記空乏層化用絶縁膜上に設けられ、前記ｉ型半導体領
   域を上記空乏層化用絶縁膜側から拡がっている空乏層を
   以って空乏層化させるための空乏層化用電極とを備え、 前記空乏層化用電極の電圧を接地または電源電圧に固定
   することで、前記ｉ型半導体領域を空乏化させることを
   特徴とするｐｉｎ型半導体受光素子。
5. 【請求項５】 前記空乏層化用電極に電圧を印加して前
   記ｉ型半導体領域を空乏化させるための空乏層化用電源
   を接続したことを特徴とする請求項４記載のｐｉｎ型半
   導体受光素子。
6. 【請求項６】 前記空乏層化用電極がストライプ状であ
   ることを特徴とする請求項１〜５のいずれかに記載のｐ
   ｉｎ型半導体受光素子。
7. 【請求項７】 前記空乏層化用電極が同心環状であるこ
   とを特徴とする請求項１〜５のいずれかに記載のｐｉｎ
   型半導体受光素子。
8. 【請求項８】 前記空乏層化用電極がアンテナ状である
   ことを特徴とする請求項１〜５のいずれかに記載のｐｉ
   ｎ型半導体受光素子。
9. 【請求項９】 外部から単結晶半導体層に向けて入射さ
   れた光を該半導体受光素子の内部に閉じこめる反射膜を
   さらに有することを特徴とする請求項１〜５のいずれか
   に記載のｐｉｎ型半導体受光素子。
10. 【請求項１０】 請求項１〜９のいずれかに記載の半導
    体受光素子と、前記半導体受光素子の前記ＳＯＩ基板上
    に、増幅回路、または増幅回路と集積回路をモノリシッ
    クに集積化したことを特徴とする半導体受光回路。