KR20210100408A - 접합형 전계 효과 트랜지스터의 구조를 갖는 광전 소자 및 이를 포함하는 이미지 센서 - Google Patents

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KR20210100408A
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Abstract

낮은 다크 노이즈 및 높은 신호대 잡음비를 달성할 수 있는 광전 소자가 개시된다. 개시된 광전 소자는, 제 1 도전형으로 도핑된 제 1 반도체층; 상기 제 1 반도체층의 상부 표면 위에 배치되며, 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑된 제 2 반도체층; 상기 제 2 반도체층의 상부 표면 위에 배치된 투명 매트릭스층; 상기 투명 매트릭스층과 접촉하도록 배치된 복수의 양자점; 및 상기 제 2 반도체층과 전기적으로 연결되며 상기 투명 매트릭스층의 양측에 각각 배치된 제 1 전극과 제 2 전극;을 포함할 수 있다.

Description

접합형 전계 효과 트랜지스터의 구조를 갖는 광전 소자 및 이를 포함하는 이미지 센서 {Opto-electronic device having junction field-effect transistor structure and image sensor including the opto-electronic device}
개시된 실시예들은 광전 소자 및 이를 포함하는 이미지 센서에 관한 것으로, 더욱 상세하게는 접합형 전계 효과 트랜지스터의 구조를 갖는 양자점 광전 소자 및 이를 포함하는 이미지 센서에 관한 것이다.
이미지 센서의 해상도가 증가하면서 이미지 센서 내의 하나의 화소의 크기가 점차 작아지고 있다. 예를 들어, 최근에는 휴대폰에서 사용되는 고해상도 이미지 센서의 화소 크기가 1 um보다 작아지고 있다. 이렇게 화소의 크기가 작아지면, 빛을 감지하는 수광 소자의 수광 면적이 줄어들게 되어 단위 시간 당 화소에 들어오는 광자의 개수가 적어지게 된다. 이에 따라, 화소의 수광 소자로부터 출력되는 신호 중에서 다크 노이즈(dark noise)의 분율이 상대적으로 증가하고 신호대 잡음비가 낮아지게 되어 선명한 영상을 얻기가 어려워진다. 이러한 기술적 한계를 개선하여 다크 노이즈를 줄이고 수광 효율을 향상시킬 수 있는 수광 소자에 대한 연구가 진행되고 있다.
낮은 다크 노이즈 및 높은 신호대 잡음비를 달성할 수 있는 광전 소자를 제공한다.
상기 광전 소자를 포함하는 이미지 센서를 제공한다.
일 실시예에 따른 광전 소자는, 제 1 도전형으로 도핑된 제 1 반도체층; 상기 제 1 반도체층의 상부 표면 위에 배치되며, 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑된 제 2 반도체층; 상기 제 2 반도체층의 상부 표면 위에 배치된 투명 매트릭스층; 상기 투명 매트릭스층과 접촉하도록 배치된 복수의 양자점; 및 상기 제 2 반도체층과 전기적으로 연결되며 상기 투명 매트릭스층의 양측에 각각 배치된 제 1 전극과 제 2 전극;을 포함할 수 있다.
상기 제 1 반도체층은 제 1 도핑 농도로 도핑되며 상기 제 2 반도체층은 제 1 도핑 농도보다 낮은 제 2 도핑 농도로 도핑될 수 있다.
또한, 상기 복수의 양자점이 하나의 층 구조로 2차원 평면 상에 배열될 수 있다.
상기 복수의 양자점은 상기 제 2 반도체층의 상부 표면 위에 상기 제 2 반도체층의 상부 표면과 접촉하도록 배치될 수 있으며, 상기 투명 매트릭스층은 상기 복수의 양자점을 덮도록 배치될 수 있다.
상기 복수의 양자점이 상기 제 2 반도체층의 상부 표면과 접촉하지 않도록 상기 투명 매트릭스층 내부에 매립될 수 있다.
각각의 양자점의 표면이 상기 투명 매트릭스층에 의해 완전히 둘러싸일 수 있다.
상기 복수의 양자점은 상기 투명 매트릭스층의 상부 표면 위에 상기 투명 매트릭스층의 상부 표면과 접촉하도록 배치될 수 있다.
예를 들어, 상기 복수의 양자점이 배열된 층의 2차원 평면의 면적 대비 상기 복수의 양자점이 차지하는 면적의 비율은 0.1 이상일 수 있다.
상기 복수의 양자점이 복수의 2차원 층의 적층 구조로 배열될 수 있다.
상기 복수의 양자점의 서로 인접한 2차원 층들 사이에 간격이 존재하며 상기 간격은 상기 투명 매트릭스층으로 채워질 수 있다.
상기 복수의 양자점이 상기 투명 매트릭스층의 내부에 불규칙하게 분산되어 배치될 수 있다.
예를 들어, 상기 투명 매트릭스층의 두께는 1 nm 내지 100 nm일 수 있다.
상기 투명 매트릭스층은 투명한 산화물 반도체 재료로 이루어질 수 있다.
예를 들어, 투명한 산화물 반도체 재료는 SIZO(silicon indium zinc oxide), SZTO(silicon zinc tin oxide), IGZO(indium gallium zinc oxide), IZO(indium zinc oxide), ZTO(zinc tin oxide) 중에서 선택된 적어도 하나의 재료를 포함할 수 있다.
일 예에서, 상기 투명 매트릭스층은 제 1 도전형의 전기적인 특성을 가질 수 있다.
일 예에서, 상기 복수의 양자점은 제 2 도전형의 전기적인 특성을 가질 수 있다.
다른 예에서, 상기 투명 매트릭스층은 제 2 도전형의 전기적인 특성을 가질 수 있다.
다른 예에서, 상기 복수의 양자점은 제 1 도전형의 전기적인 특성을 가질 수 있다.
상기 투명 매트릭스층은, 상기 제 2 반도체층의 상부 표면 위에 배치된 제 1 매트릭스층; 및 상기 제 1 매트릭스층의 상부 표면 위에 배치된 제 2 매트릭스층;을 포함하며, 상기 제 1 매트릭스층과 상기 제 2 매트릭스층은 전기적으로 상반되는 도전형 특성을 가질 수 있다.
상기 복수의 양자점은 상기 제 1 매트릭스층의 상부 표면 위에 배치되며, 상기 제 2 매트릭스층은 상기 복수의 양자점을 덮도록 배치될 수 있다.
상기 제 1 매트릭스층은 제 1 도전형의 전기적인 특성을 가지며, 상기 제 2 매트릭스층은 제 2 도전형의 전기적인 특성을 갖고, 상기 복수의 양자점은 제 2 도전형의 전기적인 특성을 가질 수 있다.
다른 실시예에 따른 이미지 센서는, 복수의 광전 소자의 어레이; 및 각각의 광전 소자로부터 신호를 출력하기 위한 구동 회로;를 포함하며, 여기서 각각의 광전 소자는, 제 1 도전형으로 도핑된 제 1 반도체층; 상기 제 1 반도체층의 상부 표면 위에 배치되며, 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑된 제 2 반도체층; 상기 제 2 반도체층의 상부 표면 위에 배치된 투명 매트릭스층; 상기 투명 매트릭스층과 접촉하도록 배치된 복수의 양자점; 및 상기 제 2 반도체층과 전기적으로 연결되며 상기 투명 매트릭스층의 양측에 각각 배치된 제 1 전극과 제 2 전극;을 포함할 수 있다.
개시된 실시예에 따르면, 광전 소자가 접합형 전계 효과 트랜지스터의 구조를 갖기 때문에 다크 노이즈를 줄일 수 있다. 따라서, 신호대 잡음비가 향상될 수 있다.
또한, 접합형 전계 효과 트랜지스터의 채널 위에 복수의 양자점 및 복수의 양자점을 둘러싸는 매트릭스층으로 인해 출력 신호의 증폭 효과가 있기 때문에 신호대 잡음비를 더욱 향상시킬 수 있다.
따라서, 개시된 광전 소자를 사용하면 약한 입사광에서도 선명한 영상을 얻을 수 있다.
도 1은 일 실시예에 따른 광전 소자의 구조를 개략적으로 보이는 단면도이다.
도 2는 다른 실시예에 따른 광전 소자의 구조를 개략적으로 보이는 단면도이다.
도 3은 또 다른 실시예에 따른 광전 소자의 구조를 개략적으로 보이는 단면도이다.
도 4a 내지 도 4d는 투명 매트릭스층 내의 복수의 양자점의 다양한 배치를 예시적으로 보이는 단면도이다.
도 5a 및 도 5b는 복수의 양자점의 다른 배치를 예시적으로 보이는 단면도이다.
도 6은 투명 매트릭스층과 양자점들의 다양한 배치에 따른 전하 분리 특성을 비교하여 보이는 그래프이다.
도 7a 내지 도 7d는 또 다른 실시예에 따른 광전 소자의 다양한 구조를 개략적으로 보이는 단면도이다.
도 8a 내지 도 8d는 또 다른 실시예에 따른 광전 소자의 다양한 구조를 개략적으로 보이는 단면도이다.
도 9는 또 다른 실시예에 따른 광전 소자의 구조를 개략적으로 보이는 단면도이다.
도 10a 내지 도 10c는 비교예 및 실시예에서 다크 노이즈를 비교하여 보이는 그래프이다.
도 11은 복수의 광전 소자를 포함하는 일 실시예에 따른 이미지 센서의 구조를 개략적으로 보이는 단면도이다.
이하, 첨부된 도면들을 참조하여, 접합형 전계 효과 트랜지스터의 구조를 갖는 광전 소자 및 이를 포함하는 이미지 센서에 대해 상세하게 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 또한, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 다수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
"상기"의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 다수 모두에 해당하는 것일 수 있다. 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 이러한 단계들은 적당한 순서로 행해질 수 있으며, 반드시 기재된 순서에 한정되는 것은 아니다.
또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 이런 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
도 1은 일 실시예에 따른 광전 소자의 구조를 개략적으로 보이는 단면도이다. 도 1을 참조하면, 일 실시예에 따른 광전 소자(100)는 제 1 반도체층(101), 제 1 반도체층(101)의 상부 표면 위에 배치된 제 2 반도체층(102), 제 2 반도체층(102)의 상부 표면 위에 배치된 투명 매트릭스층(103), 투명 매트릭스층(103)과 접촉하도록 배치된 복수의 양자점(104), 및 투명 매트릭스층(103)의 양측에 각각 배치된 제 1 전극(105)과 제 2 전극(106)을 포함할 수 있다.
제 1 반도체층(101)은 p형으로 고농도로 도핑된 p+ 반도체 재료로 이루어질 수 있다. 예를 들어, 제 1 반도체층(101)은 실리콘(Si), 게르마늄(Ge), 또는 화합물 반도체 재료로 이루어질 수 있다.
제 2 반도체층(102)은 n형으로 도핑된 n형 반도체 재료로 이루어질 수 있다. 특히, 제 2 반도체층(102)은 제 1 반도체층(101)의 도핑 농도보다 낮은 저농도로 도핑된 n- 반도체 재료로 이루어질 수 있다. 제 2 반도체층(102)은 제 1 반도체층(101)과 동일한 종류의 반도체 재료로 이루어지며 단지 제 1 반도체층(101)과 전기적으로 상반되는 도전형으로 도핑될 수 있다. 따라서, 제 1 반도체층(101)과 제 2 반도체층(102)은 pn 접합을 형성하게 된다.
제 1 전극(105)과 제 2 전극(106)은 제 2 반도체층(102)과 전기적으로 연결되도록 제 2 반도체층(102)의 상부 표면 위에 배치될 수 있다. 제 1 전극(105)과 제 2 전극(106) 사이에는 투명 매트릭스층(103)이 배치된다. 제 1 전극(105)과 제 2 전극(106)은 그 사이에 배치된 투명 매트릭스층(103)과 직접적으로 접촉할 수도 있으며, 또는 투명 매트릭스층(103)과 접촉하지 않도록 투명 매트릭스층(103)과 이격될 수도 있다.
이러한 구조에서, 제 1 반도체층(101)은 게이트의 역할을 하며, 제 2 반도체층(102)은 채널의 역할을 한다. 또한, 제 1 전극(105)과 제 2 전극(106)은 소스 전극과 드레인 전극의 역할을 하게 된다. 게이트인 제 1 반도체층(101)과 채널인 제 2 반도체층(102) 사이에는 별도의 게이트 절연막이 배치되지 않는다. 따라서, 도 1에 도시된 광전 소자(100)는 접합형 전계 효과 트랜지스터(junction field-effect transistor; JFET)의 구조를 갖는다.
게이트의 역할을 하는 제 1 반도체층(101)이 p형으로 도핑되고 채널의 역할을 하는 제 2 반도체층(102)이 n형으로 도핑된 경우, 제 1 반도체층(101)에 게이트 전압이 인가되지 않은 동안에는 제 2 반도체층(102)을 통해 제 1 전극(105)과 제 2 전극(106) 사이에 전류가 흐르게 된다. 그러나, 제 1 반도체층(101)에 역전압, 다시 말해 음(-)의 전압이 인가되면, 제 2 반도체층(102) 내의 공핍(depletion) 영역이 넓어지면서 제 1 전극(105)과 제 2 전극(106) 사이에 흐르는 전류가 감소하게 된다. 그리고, 소정의 세기 이상의 역전압이 제 1 반도체층(101)에 인가되면, 제 2 반도체층(102)이 공핍 영역으로 채워져서 제 1 전극(105)과 제 2 전극(106) 사이에 전류가 흐르지 않게 된다. 따라서, 광전 소자(100)는 제 1 반도체층(101)에 전압이 인가되지 않을 때 ON 상태가 되고 제 1 반도체층(101)에 문턴 전압 이상의 역전압이 인가될 때 OFF 상태가 된다.
한편, 제 2 반도체층(102) 위에 배치된 투명 매트릭스층(103)과 복수의 양자점(104)은 광전 소자(100)에 입사하는 광자에 의해 발생하는 광 전류를 증폭시키는 역할을 한다. 양자점(104)은 양자 구속 효과를 가지는 소정 크기의 입자이다. 양자점(104)은, 예를 들어, CdSe, CdSe, CdTe, InP, InAs, InSb, PbSe, PbS, PbTe, AlAs, ZnS, ZnSe, ZnTe 등과 같은 화합물로 이루어질 수 있다. 이러한 양자점(104)에 빛이 입사하면, 양자점(104)이 빛을 흡수하여 포토캐리어(photocarrier), 다시 말해 이동 가능한 전자와 정공의 쌍을 생성한다. 이렇게 양자점(104)에서 생성된 포토캐리어가 투명 매트릭스층(103)을 통해 채널인 제 2 반도체층(102)으로 이동하면 제 1 전극(105)과 제 2 전극(106) 사이에 광 전류가 흐르게 된다. 예를 들어, 채널인 제 2 반도체층(102)이 n-형인 경우에, 포토캐리어로서 전자가 제 2 반도체층(102)으로 이동할 수 있다.
양자점(104)이 흡수하는 빛의 파장은 양자점(104)의 밴드갭에 따라 달라질 수 있다. 양자점(104)의 밴드갭은 주로 양자점(104)의 직경에 의해 결정될 수 있다. 예를 들어, 양자점(104)은 1 nm 내지 10 nm 정도의 직경을 가질 수 있다. 따라서, 광전 소자(100)가 감지하고자 하는 빛의 파장에 따라 양자점(104)의 직경이 달라질 수 있다. 만약 광전 소자(100)가 넓은 파장 대역의 빛을 감지하도록 구성된다면 복수의 양자점(104)은 다양한 직경을 가질 수 있다. 또한, 광전 소자(100)가 특정한 파장 대역의 빛을 감지하도록 구성된다면 복수의 양자점(104)은 동일한 직경을 가질 수 있다.
투명 매트릭스층(103)은 양자점(104)에서 생성된 포토캐리어를 제 2 반도체층(102)으로 효율적으로 전달하는 역할을 한다. 특히, 투명 매트릭스층(103)은 양자점(104)에서 생성된 전자와 정공을 효율적으로 분리하고 분리된 전자 또는 정공을 제 2 반도체층(102)에 전달한다. 이를 위하여, 투명 매트릭스층(103)은 복수의 양자점(104)과 각각 접촉하도록 배치된다. 또한, 투명 매트릭스층(103)은 입사광이 양자점(104)에 전달될 수 있도록 광전 소자(100)가 검출하고자 하는 빛의 파장 대역에 대해 투과성이 있는 재료로 이루어진다. 이러한 투명 매트릭스층(103)은 투명한 산화물 반도체 재료로 이루어질 수 있다. 예를 들어, 투명 매트릭스층(103)은 SIZO(silicon indium zinc oxide), SZTO(silicon zinc tin oxide), IGZO(indium gallium zinc oxide), IZO(indium zinc oxide), ZTO(zinc tin oxide), CuAlO2, CuG2O2, SrCu2O2, SnO2 등과 같은 투명한 산화물 반도체 재료로 이루어질 수 있다.
이러한 투명 매트릭스층(103)은 얇은 두께로 형성 가능하다. 예를 들어, 투명 매트릭스층(103)의 두께는 약 1 nm 내지 약 100 nm일 수 있다. 또는, 투명 매트릭스층(103)의 두께는 약 1 nm 내지 약 50 nm일 수도 있다. 또는, 투명 매트릭스층(103)의 두께는 약 1 nm 내지 약 30 nm일 수 있다. 투명 매트릭스층(103)이 얇은 두께로 형성되기 때문에, 광전 소자(100)는 충분히 얇은 두께를 가질 수 있다.
상술한 접합형 전계 효과 트랜지스터의 구조를 갖는 광전 소자(100)의 경우, 제 1 반도체층(101)에 인가되는 전압을 조절하여 제 2 반도체층(102) 내의 공핍 영역의 넓이를 조절함으로써, 제 2 반도체층(102)을 통해 제 1 전극(105)과 제 2 전극(106) 사이에 흐르는 전류를 제어할 수 있다. 따라서, 광전 소자(100)에 빛이 입사하지 않을 때에도 제 1 전극(105)과 제 2 전극(106) 사이에 전류가 흘러 발생하는 다크 노이즈를 억제하거나 줄일 수 있다. 따라서, 광전 소자(100)의 신호대 잡음비가 향상될 수 있다.
또한, 제 1 반도체층(101)에 인가되는 전압을 조절하여 광전 소자(100)를 쉽게 ON/OFF 시킬 수 있어서, 신호 출력이 필요한 경우에만 광전 소자(100)를 턴온시켜 광전 소자(100)로부터 광 전류를 출력하는 스위칭 동작이 가능하다.
또한, 채널의 역할을 하는 제 2 반도체층(102) 위에 배치된 투명 매트릭스층(103)과 복수의 양자점(104)을 사용함으로써 단위 시간당 광전 소자(100)에 입사하는 광자보다 많은 포토캐리어가 생성되므로, 광전 소자(100)는 1보다 큰 이득을 갖는다. 따라서, 투명 매트릭스층(103)과 복수의 양자점(104)으로 인해 출력 신호의 증폭 효과가 있기 때문에 광전 소자(100)의 신호대 잡음비가 더욱 향상될 수 있다. 따라서, 본 실시예에 따른 광전 소자(100)를 사용하면 약한 입사광에서도 선명한 영상을 얻을 수 있다.
도 1에 도시된 실시예에서는, 제 1 전극(105)과 제 2 전극(106)이 제 2 반도체층(102)의 상부 표면 위에 돌출하여 배치되어 있다. 제 2 반도체층(102)의 상부 표면은 평평한 표면이며, 제 1 전극(105)의 바닥면과 제 2 전극(106)의 바닥면이 제 2 반도체층(102)의 상부 표면과 동일 평면 상에 위치한다. 그러나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 도 2는 다른 실시예에 따른 광전 소자의 구조를 개략적으로 보이는 단면도이다. 도 2를 참조하면, 제 2 반도체층(102)의 상부 표면 내에 제 1 전극(105)과 제 2 전극(106)이 배치될 수도 있다. 제 1 전극(105)의 상부 표면과 제 2 전극(106)의 상부 표면만이 외부로 노출되고 제 1 전극(105)의 측면 및 바닥면과 제 2 전극(106)의 측면 및 바닥면은 제 2 반도체층(102)에 의해 둘러싸일 수 있다. 이 경우, 제 1 전극(105)의 상부 표면과 제 2 전극(106)의 상부 표면이 제 2 반도체층(102)의 상부 표면과 동일 평면 상에 위치할 수 있다.
또한, 도 1에 도시된 실시예에서는, 제 1 반도체층(101)이 p형으로 도핑되고 제 2 반도체층(102)이 n형으로 도핑된 것으로 설명하였으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 도 3은 또 다른 실시예에 따른 광전 소자의 구조를 개략적으로 보이는 단면도이다. 도 3을 참조하면, 광전 소자는 고농도로 도핑된 n+ 반도체 재료로 이루어진 제 1 반도체층(201), 제 1 반도체층(201)의 상부 표면 위에 배치되며 저농도로 도핑된 p- 반도체 재료로 이루어진 제 2 반도체층(202), 제 2 반도체층(202)의 상부 표면 위에 배치된 투명 매트릭스층(103), 투명 매트릭스층(103)과 접촉하도록 배치된 복수의 양자점(104), 및 투명 매트릭스층(103)의 양측에 각각 배치된 제 1 전극(105)과 제 2 전극(106)을 포함할 수 있다. 채널인 제 2 반도체층(202)이 p-형인 경우에, 양자점(104)에 빛이 입사하면 포토캐리어로서 홀이 복수의 양자점(104)으로부터 제 2 반도체층(202)으로 이동할 수 있다.
도 1 및 도 3에 도시된 바와 같이, 제 1 반도체층(101, 201)과 제 2 반도체층(102, 202)은 전기적으로 서로 상반되는 도전형으로 도핑되어 pn 접합을 형성할 수 있다. 도 1의 예와 같이, 제 1 반도체층(101)이 p형이고 제 2 반도체층(102)이 n형일 수도 있으며, 또는 도 3의 예와 같이, 제 1 반도체층(201)이 n형이고 제 2 반도체층(202)이 p형일 수도 있다. 그리고, 게이트의 역할을 하는 제 1 반도체층(101, 201)이 고농도로 도핑되고 채널의 역할을 하는 제 2 반도체층(102, 202)이 저농도로 도핑될 수 있다. 다만, 도 1에 도시된 실시예에서는 채널이 n형이므로 채널의 전하 캐리어가 전자이고, 도 3에 도시된 실시예에서는 채널이 p형이므로 채널의 전하 캐리어가 정공이다. 전자의 이동도(mobility)가 정공의 이동도보다 높기 때문에 광전 소자의 성능 측면에서 채널이 n형인 경우가 보다 유리할 수 있다.
한편, 복수의 양자점(104)은 다양한 방식으로 배열될 수 있다. 예를 들어, 도 4a 내지 도 4d는 투명 매트릭스층(103) 내의 복수의 양자점(104)의 다양한 배치를 예시적으로 보이는 단면도이다.
먼저, 도 4a를 참조하면, 복수의 양자점(104)은 하나의 층 구조로 2차원 평면 상에 배열될 수 있다. 복수의 양자점(104)이 배열되어 있는 평면 층은 제 2 반도체층(102)의 상부 표면과 평행할 수 있다. 도 4a에는 복수의 양자점(104)이 서로 접촉하도록 밀집하여 배열된 것으로 도시되었으나, 반드시 이에 한정되는 것은 아니다. 복수의 양자점(104)이 배열된 평면 층 상에서 복수의 양자점(104)은 서로 떨어져서 산재되어 분포할 수 있다. 그러나, 복수의 양자점(104)의 수가 지나치게 적으면 증폭 효과를 보기 어려우므로, 충분한 수의 양자점(104)들이 배열될 수 있다. 예를 들어, 복수의 양자점(104)이 배열되어 있는 층의 2차원 평면의 면적 대비 복수의 양자점(104)이 차지하는 면적의 비율은 0.1 이상일 수 있다.
또한, 도 4b를 참조하면, 복수의 양자점(104)이 복수의 2차원 층의 적층 구조로 배열될 수도 있다. 그러면 양자점(104)의 수가 증가하여 증폭 효과가 더 향상될 수 있다. 그러나, 복수의 양자점(104)이 적층된 층의 수가 지나치게 증가하면 입사광이 아래쪽까지 전달되지 않을 수도 있다. 따라서, 최적의 효율을 갖도록 복수의 양자점(104)이 적층된 층의 수를 적절히 선택할 수 있다. 예를 들어, 복수의 양자점(104)은 30층 이하로 적층될 수 있다. 또는, 복수의 양자점(104)은 10층 이하로 적층될 수 있다. 또는, 복수의 양자점(104)은 3층 이하로 적층될 수 있다.
도 4b에서는 복수의 양자점(104)이 배열된 층들 사이에 간격이 없이 복수의 양자점(104)이 적층된 것으로 도시되었으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 도 4c에 도시된 바와 같이, 복수의 양자점(104)이 배열되어 있는 서로 인접한 2차원 층들 사이에 간격이 존재할 수 있다. 이 경우, 복수의 양자점(104)이 배열되어 있는 층들 사이의 간격은 투명 매트릭스층(103)으로 채워질 수 있다.
또한, 도 4d를 참조하면, 복수의 양자점(104)이 투명 매트릭스층(103)의 내부에서 불규칙하게 분산되어 배열될 수도 있다. 따라서, 복수의 양자점(104) 사이의 간격은 일정하지 않다. 이 경우, 투명 매트릭스층(103)의 재료 내에 복수의 양자점(104)을 혼합하여 제 2 반도체층(102) 위에 도포함으로써 복수의 양자점(104)이 분산되어 있는 투명 매트릭스층(103)을 쉽게 형성할 수 있다.
도 4a에 도시된 예에서, 복수의 양자점(104)은 투명 매트릭스층(103)의 내부에 매립되어 있다. 따라서, 각각의 양자점(104)의 표면은 투명 매트릭스층(103)에 의해 완전히 둘러싸여 있다. 또한, 각각의 양자점(104)은 제 2 반도체층(102)의 상부 표면 및 투명 매트릭스층(103)의 상부 표면과 접촉하지 않는다. 그러나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 도 5a 및 도 5b는 복수의 양자점(104)의 다른 배치를 예시적으로 보이는 단면도이다.
도 5a를 참조하면, 복수의 양자점(104)은 제 2 반도체층(102)의 상부 표면 위에 배치될 수 있다. 이 경우, 각각의 양자점(104)의 하부는 제 2 반도체층(102)의 상부 표면과 접촉할 수 있다. 투명 매트릭스층(103)은 복수의 양자점(104)을 덮도록 제 2 반도체층(102) 위에 배치될 수 있다. 투명 매트릭스층(103)은 제 2 반도체층(102)과 접촉하는 각각의 양자점(104)의 하부를 제외한 각각의 양자점(104)의 측면 및 상부와 접촉할 수 있다.
또한, 도 5b를 참조하면, 복수의 양자점(104)은 투명 매트릭스층(103)의 상부 표면 위에 배치될 수 있다. 이 경우, 각각의 양자점(104)의 하부만이 투명 매트릭스층(103)의 상부 표면과 접촉할 수 있다.
도 6은 투명 매트릭스층(103)과 양자점(104)들의 다양한 배치에 따른 전하 분리 특성을 비교하여 보이는 그래프이다. 도 6에 도시된 그래프는 양자점(104)들에 레이저 펄스를 조사하여 레이저 펄스에 의해 여기된 양자점(104)들에서 발생한 광냉광(photoluminescence; PL)의 감쇠(decay) 시간을 측정하여 얻은 것이다. 먼저, 도 6에서 'A'로 표시된 그래프는 비교예로서 유리 기판 위에 양자점(104)들만이 배치된 경우(즉, QD/glass 구조)에 대한 것이다. 또한, 'B'로 표시된 그래프는 유리 기판 위에 양자점(104)들이 배치되고 양자점(104)들을 덮도록 유리 기판 위에 투명 매트릭스층(103)으로서 SIZO가 배치된 경우(즉, QD/SIZO 구조)에 대한 것이다. 또한, 'C'로 표시된 그래프는 유리 기판 위에 투명 매트릭스층(103)으로서 먼저 SIZO가 배치되고 SIZO 위에 양자점(104)들이 배치된 다음, 양자점(104)들을 덮도록 SIZO가 배치된 경우(즉, SIZO/QD/SIZO 구조)에 대한 것이다. 마지막으로, 'D'로 표시된 그래프(IRF)는 양자점(104)들에 조사된 레이저 펄스를 나타낸다.
도 6의 그래프를 참조하면, QD/glass 구조에서보다 QD/SIZO 구조에서 PL 수명(PL lifetime)이 더 짧고, 또한 QD/SIZO 구조에서보다 SIZO/QD/SIZO 구조에서 PL 수명이 더 짧은 것을 알 수 있다. 이는, 양자점(104)들에서 생성된 전자와 정공들이 QD/glass 구조에서보다 QD/SIZO 구조에서 더 빠르게 분리되고, 또한 QD/SIZO 구조에서보다 SIZO/QD/SIZO 구조에서 더 빠르게 분리된다는 것을 의미한다. 다시 말해, QD/glass 구조에서보다 QD/SIZO 구조에서 전하 분리 속도(charge separation rate)가 더 빠르고, QD/SIZO 구조에서보다 SIZO/QD/SIZO 구조에서 전하 분리 속도가 더 빠르다. 도 6에 도시된 그래프로부터 계산된 QD/SIZO 구조의 전하 분리 속도는 약 0.5/ns 이고, SIZO/QD/SIZO 구조의 전하 분리 속도는 약 3.3/ns 이다.
따라서, 투명 매트릭스층(103)과 양자점(104)들 사이의 계면의 면적이 증가할수록 전하 분리 속도가 빨라진다는 것을 알 수 있다. 또한, 전하 분리 속도가 빠르다는 것은 전하 분리 효율이 높다는 것을 의미한다. 전하 분리 효율이 높으면 광전 소자가 높은 감도를 가질 수 있다. 그러면, 적은 양의 빛으로도 큰 광 전류가 발생할 수 있어서, 광전 소자의 신호대 잡음비가 향상되고 구동 전압이 낮아질 수 있다.
도 1 및 도 3에서는 제 1 반도체층(101, 201)과 제 2 반도체층(102, 202)의 도핑 특성에 대해서만 언급하였지만, 투명 매트릭스층(103)도 n형 또는 p형의 도전형 특성을 가질 수 있다. 예를 들어, 도 7a 내지 도 7d는 또 다른 실시예에 따른 광전 소자의 다양한 구조를 개략적으로 보이는 단면도이다.
도 7a를 참조하면, 광전 소자는 p+형으로 도핑된 제 1 반도체층(101), n-형으로 도핑된 제 2 반도체층(102), p형의 투명 매트릭스층(203), 및 투명 매트릭스층(203)과 접촉하도록 배치된 복수의 양자점(104)을 포함할 수 있다. 도 7a에서 전극은 생략되었으나, 도 1 내지 도 3에 도시된 바와 같이, 투명 매트릭스층(203)의 양측에 전극이 더 배치된다. 도 7a에 도시된 구조에서, 제 1 반도체층(101)과 투명 매트릭스층(203)은 전기적으로 동일한 도전형을 가지며, 제 1 반도체층(101)의 도핑 농도가 투명 매트릭스층(203)의 도핑 농도보다 높다.
또한, 도 7b를 참조하면, 광전 소자는 p+형으로 도핑된 제 1 반도체층(101), n-형으로 도핑된 제 2 반도체층(102), n형의 투명 매트릭스층(303), 및 투명 매트릭스층(303)과 접촉하도록 배치된 복수의 양자점(104)을 포함할 수도 있다. 도 7a에 도시된 구조에서, 제 2 반도체층(102)과 투명 매트릭스층(303)은 전기적으로 동일한 도전형을 갖는다.
또한, 도 7c를 참조하면, 광전 소자는 n+형으로 도핑된 제 1 반도체층(201), p-형으로 도핑된 제 2 반도체층(202), p형의 투명 매트릭스층(203), 및 투명 매트릭스층(203)과 접촉하도록 배치된 복수의 양자점(104)을 포함할 수도 있다. 도 7c에 도시된 구조에서, 제 2 반도체층(202)과 투명 매트릭스층(203)은 전기적으로 동일한 도전형을 갖는다.
또한, 도 7d를 참조하면, 광전 소자는 n+형으로 도핑된 제 1 반도체층(201), p-형으로 도핑된 제 2 반도체층(202), n형의 투명 매트릭스층(303), 및 투명 매트릭스층(303)과 접촉하도록 배치된 복수의 양자점(104)을 포함할 수도 있다. 도 7d에 도시된 구조에서, 제 1 반도체층(201)과 투명 매트릭스층(303)은 전기적으로 동일한 도전형을 갖는다.
p형의 투명 매트릭스층(203)과 n형의 투명 매트릭스층(303)은 별도의 도핑을 통해 형성될 수도 있다. 그러나, 도핑 없이도 p형 또는 n형의 전기적 특성을 자체적으로 갖는 투명한 산화물 반도체 재료를 p형의 투명 매트릭스층(203) 또는 n형의 투명 매트릭스층(303)으로서 사용할 수 있다. 예를 들어, SIZO, SZTO, IGZO, IZO, ZTO 등의 아연계 산화물은 일반적으로 n형의 전기적 특성을 내재하고 있는 투명한 산화물 반도체 재료이다. 또한, 예를 들어, CuAlO2, CuG2O2, SrCu2O2, SnO2 등은 p형의 전기적 특성을 내재하고 있는 투명한 산화물 반도체 재료이다.
도 7a 및 도 7d에 도시된 바와 같이, 제 1 반도체층(101, 201)과 투명 매트릭스층(203, 303)이 전기적으로 동일한 도전형을 갖는 경우, 투명 매트릭스층(203, 303)도 게이트의 역할을 할 수 있다. 따라서, 도 7a 및 도 7d에 도시된 광전 소자는 2개의 게이트를 포함하는 2중 게이트 접합형 전계 효과 트랜지스터(JFET)의 구조를 갖는다. 채널층인 제 2 반도체층(102, 202)의 하부와 상부에 게이트가 각각 배치되기 때문에, 채널층의 하부와 상부에서 공핍 영역을 조절할 수 있어서 다크 노이즈를 더욱 쉽게 감소시키거나 억제할 수 있다.
또한, 도 7b 및 도 7c에 도시된 바와 같이, 제 2 반도체층(102, 202)과 투명 매트릭스층(203, 303)이 전기적으로 동일한 도전형을 갖는 경우, 광전 소자는 1개의 게이트만을 갖는다. 이 경우, 채널층인 제 2 반도체층(102, 202)의 하부에만 게이트가 배치되고, 채널층의 하부에서 공핍 영역을 조절할 수 있다. 따라서, 제 2 반도체층(102, 202)의 상부에 있는 투명 매트릭스층(203, 303)으로부터 채널인 제 2 반도체층(102, 202)으로 포토캐리어가 손실 없이 전달될 수 있다. 그러면, 광전 소자의 출력 신호의 세기가 증가할 수 있다.
투명 매트릭스층(203, 303)뿐만 아니라, 복수의 양자점(104)도 n형 또는 p형의 도전형 특성을 가질 수 있다. 예를 들어, 도 8a 내지 도 8d는 또 다른 실시예에 따른 광전 소자의 다양한 구조를 개략적으로 보이는 단면도이다.
도 8a를 참조하면, 광전 소자는 p+형으로 도핑된 제 1 반도체층(101), n-형으로 도핑된 제 2 반도체층(102), n형의 투명 매트릭스층(303), 및 p형의 복수의 양자점(204)을 포함할 수 있다. 복수의 양자점(204)은 제 2 반도체층(102)의 상부 표면 위에 배치되어 있다. 도 8a에서 전극은 생략되었으나, 도 1 내지 도 3에 도시된 바와 같이, 투명 매트릭스층(303)의 양측에 전극이 더 배치된다.
도 8a에 도시된 광전 소자의 구조에서, 제 2 반도체층(102)과 투명 매트릭스층(303)은 전기적으로 동일한 도전형을 갖는다. 따라서, 도 8a에 도시된 광전 소자는 1개의 게이트를 갖는다.
그리고, 복수의 양자점(204)은 제 2 반도체층(102) 및 투명 매트릭스층(303)과 전기적으로 상반되는 도전형을 갖는다. 따라서, 복수의 양자점(204)에 빛이 입사하지 않는 동안, 복수의 양자점(204)은 제 2 반도체층(102)의 계면에서 공핍 영역을 형성할 수 있다. 이에 따라, 다크 노이즈가 감소할 수 있다. 또한, 복수의 양자점(204)이 빛을 받아 여기되면 포토캐리어(예컨대, 전자)를 내어 놓는다. 따라서, 복수의 양자점(204)에 빛이 입사할 때, 복수의 양자점(204)으로부터 나온 전자는 n형의 투명 매트릭스층(303)을 통해 n-형의 제 2 반도체층(102)으로 효율적으로 전달될 수 있다.
또한, 도 8b를 참조하면, 광전 소자는 p+형으로 도핑된 제 1 반도체층(101), n-형으로 도핑된 제 2 반도체층(102), p형의 투명 매트릭스층(203), 및 n형의 복수의 양자점(304)을 포함할 수 있다. 복수의 양자점(304)은 제 2 반도체층(102)의 상부 표면 위에 배치되어 있다.
도 8b에 도시된 광전 소자의 구조에서, 제 1 반도체층(101)과 투명 매트릭스층(203)은 전기적으로 동일한 도전형을 가지며, 제 2 반도체층(102)과 투명 매트릭스층(203)은 전기적으로 상반되는 도전형을 갖는다. 또한, 투명 매트릭스층(203)이 복수의 양자점(304) 사이의 간극(interstitial)을 메워 하부의 제 2 반도체층(102)과 맞닿아 있기 때문에, 투명 매트릭스층(203)은 제 2 반도체층(102)의 계면에서 공핍 영역을 형성할 수 있다. 따라서, 도 8b에 도시된 광전 소자는 2개의 게이트를 포함하는 2중 게이트 접합형 전계 효과 트랜지스터(JFET)의 구조를 갖는다.
그리고, 복수의 양자점(304)은 투명 매트릭스층(203)과 전기적으로 상반되는 도전형을 가지며, 제 2 반도체층(102)과 동일한 도전형을 갖는다. 또한, 복수의 양자점(304)이 빛을 받아 여기되면 포토캐리어(예컨대, 전자)를 내어 놓는다. 따라서, 복수의 양자점(304)에 빛이 입사할 때, 복수의 양자점(304)으로부터 나온 포토캐리어는 p형의 투명 매트릭스층(203)을 통해 제 2 반도체층(102)으로 전달될 수 있다.
p형의 양자점(204)과 n형의 양자점(304)은 별도의 도핑을 통해 형성될 수도 있다. 그러나, 도핑 없이도 p형 또는 n형의 전기적 특성을 자체적으로 갖는 양자점을 p형의 양자점(204) 또는 n형의 양자점(304)으로서 사용할 수 있다. 예를 들어, CdSe, CdSe, CdTe, InP, InAs, InSb, AlAs, ZnS, ZnSe, ZnTe 등은 일반적으로 n형의 전기적 특성을 내재하고 있는 양자점이다. 또한, 예를 들어, PbSe, PbS, PbTe 등은 p형의 전기적 특성을 내재하고 있는 양자점이다.
도 8c에 도시된 광전 소자는 도 8a에 도시된 광전 소자의 구조와 대체로 동일하며, 단지 복수의 양자점(204)이 하부의 제 2 반도체층(102)에 맞닿아 있지 않다는 점에서 차이가 있다. 또한, 도 8d에 도시된 광전 소자는 도 8b에 도시된 광전 소자의 구조와 대체로 동일하며, 단지 복수의 양자점(304)이 하부의 제 2 반도체층(102)에 맞닿아 있지 않다는 점에서 차이가 있다. 도 8c 및 도 8d에 도시된 바와 같이, 복수의 양자점(204, 304)이 제 2 반도체층(102)과 직접 접촉하지 않는 경우에도 광전 소자는 도 8a 및 도 8b에서 설명한 것과 유사하게 동작할 수 있다.
또한, 도 9는 또 다른 실시예에 따른 광전 소자의 구조를 개략적으로 보이는 단면도이다. 도 9를 참조하면, 광전 소자는 p+형으로 도핑된 제 1 반도체층(101), n-형으로 도핑된 제 2 반도체층(102), 제 2 반도체층(102) 위에 배치된 투명 매트릭스층(403), 및 투명 매트릭스층(403) 내에 배치된 복수의 양자점(304)을 포함할 수 있다.
광전 소자의 투명 매트릭스층(403)은 제 2 반도체층(102)의 상부 표면 위에 배치된 제 1 매트릭스층(403a) 및 제 1 매트릭스층(403a)의 상부 표면 위에 배치된 제 2 매트릭스층(403b)을 포함할 수 있다. 복수의 양자점(304)은 제 1 매트릭스층(403a)과 제 2 매트릭스층(403b) 사이에 배치될 수 있다. 예를 들어, 제 1 매트릭스층(403a)을 형성한 후에, 제 1 매트릭스층(403a)의 상부 표면 위에 복수의 양자점(304)을 배치하고, 복수의 양자점(304)을 덮도록 제 1 매트릭스층(403a) 위에 제 2 매트릭스층(403b)을 형성할 수 있다.
본 실시예에서, 제 1 매트릭스층(403a)과 제 2 매트릭스층(403b)은 전기적으로 상반되는 도전형 특성을 가질 수 있다. 예를 들어, 제 2 반도체층(102)과 직접적으로 접촉하는 제 1 매트릭스층(403a)은 제 2 반도체층(102)과 전기적으로 상반되는 p형이고, 제 2 매트릭스층(403b)은 제 2 반도체층(102)과 동일한 n형일 수 있다. 또한, 복수의 양자점(304)은 제 1 매트릭스층(403a)과 전기적으로 상반되는 도전형 특성을 가질 수 있다. 예컨대, 복수의 양자점(304)은 제 2 매트릭스층(403b)과 동일한 n형일 수 있다. 이 경우, 하부의 제 1 매트릭스층(403a)은 제 2 반도체층(102)의 계면에서 공핍 영역을 형성할 수 있다. 상부의 제 2 매트릭스층(403b)은 복수의 양자점(104)으로부터 생성된 포토캐리어(예컨대, 전자)가 제 2 반도체층(102)으로 효율적으로 전달되도록 돕는 역할을 할 수 있다.
상술한 도 7a 내지 도 7d, 도 8a 내지 도 8d, 및 도 9에 도시된 구조 외에도, 제 1 반도체층, 제 2 반도체층, 매트릭스층, 및 복수의 양자점들에 대해 다양한 구조 및 다양한 도전형 특성의 조합이 가능하다.
도 10a 내지 도 10c는 비교예 및 실시예에서 다크 노이즈를 비교하여 보이는 그래프이다. 먼저, 도 10a는 비교예에 따른 접합형 전계 효과 트랜지스터의 다크 노이즈를 보이는 그래프로서, 비교예에 따른 접합형 전계 효과 트랜지스터에 빛이 입사하지 않을 때 제 1 전극과 제 2 전극 사이에 흐르는 전류를 측정한 결과를 보인다. 비교예에 따른 접합형 전계 효과 트랜지스터는 양자점과 매트릭스층을 포함하지 않고, 단지 게이트인 제 1 반도체층과 채널인 제 2 반도체층만을 포함하며, 제 2 반도체층의 두께는 약 0.55 ㎛이다.
또한, 도 10b는 복수의 양자점(104)이 제 2 반도체층(102)의 상부 표면 위에 접촉하도록 배치된 도 5a의 실시예에 따른 광전 소자에 입사하는 빛의 세기를 조절하면서 제 1 전극(105)과 제 2 전극(106) 사이에 흐르는 전류를 측정한 결과를 보이는 그래프이다. 도 10c는 복수의 양자점(104)의 하부와 상부가 투명 매트릭스층(103)에 의해 완전히 둘러싸여 있는 도 1의 실시예에 따른 광전 소자에 입사하는 빛의 세기를 조절하면서 제 1 전극(105)과 제 2 전극(106) 사이에 흐르는 전류를 측정한 결과를 보이는 그래프이다.
도 10a 내지 도 10c에 도시된 그래프를 비교하여 보면, 도 5a의 실시예에 따른 광전 소자의 다크 노이즈가 비교예에 따른 접합형 전계 효과 트랜지스터의 다크 노이즈보다 크게 작다는 것을 알 수 있다. 또한, 도 1의 실시예에 따른 광전 소자의 다크 노이즈가 도 5a의 실시예에 따른 광전 소자의 다크 노이즈보다 더 작다는 것을 알 수 있다. 또한, 도 1의 실시예에 따른 광전 소자가 도 5a의 실시예에 따른 광전 소자보다 더 높은 감도를 갖는다는 것을 알 수 있다.
상술한 바와 같이, 실시예들에 따른 광전 소자는 낮은 다크 노이즈 및 높은 신호대 잡음비를 실현할 수 있다. 따라서, 상술한 광전 소자는 높은 감도를 갖기 때문에, 예를 들어, 10 V 이하의 낮은 구동 전압으로도 동작할 수 있다. 더욱이, 수광할 수 있는 빛의 파장 대역이 양자점의 밴드갭에 의해 결정될 수 있기 때문에, 제 1 반도체층 및 제 2 반도체층으로서 일반적인 반도체 재료인 실리콘을 사용할 수 있다. 따라서, 일반적인 실리콘 공정을 통해 저렴하게 광전 소자를 제작할 수 있다. 실시예들에 따른 광전 소자는, 예를 들어, 약 400 nm 내지 약 2,000 nm 정도의 넓은 파장 대역에 대해 동작이 가능하다.
상술한 광전 소자는 수광 소자로서 단독으로 사용될 수도 있으며, 2차원 어레이로 배열되어 이미지 센서를 구성할 수도 있다. 예를 들어, 도 11은 복수의 광전 소자를 포함하는 일 실시예에 따른 이미지 센서의 구조를 개략적으로 보이는 단면도이다. 도 10을 참조하면, 이미지 센서(500)는 반도체 기판(501) 상에 형성된 복수의 광전 소자(100)의 어레이 및 각각의 광전 소자(100)로부터 신호를 출력하기 위한 복수의 구동 회로(109)를 포함할 수 있다. 도 10에는 편의상 단지 2개의 광전 소자(100)와 2개의 구동 회로(109)가 도시되었지만, 실제로는 매우 많은 수의 광전 소자(100)와 구동 회로(109)가 2차원 어레이의 형태로 배열될 수 있다.
상술한 광전 소자(100)가 낮은 다크 노이즈 및 높은 감도를 갖기 때문에, 이미지 센서(500)는 약한 입사광에서도 선명한 영상을 얻을 수 있다. 또한, 이미지 센서(500)의 화소의 크기를 더욱 작게 하는 것이 가능하므로 이미지 센서(500)의 해상도를 더욱 증가시킬 수 있다.
상술한 접합형 전계 효과 트랜지스터의 구조를 갖는 광전 소자 및 이를 포함하는 이미지 센서는 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 권리범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 권리범위에 포함된 것으로 해석되어야 할 것이다.
100.....광전 소자
101, 201.....제 1 반도체층
102, 202.....제 2 반도체층
103, 203, 303, 403.....투명 매트릭스층
104, 204, 304.....양자점
105, 106.....전극
109.....구동 회로
500.....이미지 센서
501.....기판

Claims (22)

  1. 제 1 도전형으로 도핑된 제 1 반도체층;
    상기 제 1 반도체층의 상부 표면 위에 배치되며, 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑된 제 2 반도체층;
    상기 제 2 반도체층의 상부 표면 위에 배치된 투명 매트릭스층;
    상기 투명 매트릭스층과 접촉하도록 배치된 복수의 양자점; 및
    상기 제 2 반도체층과 전기적으로 연결되며 상기 투명 매트릭스층의 양측에 각각 배치된 제 1 전극과 제 2 전극;을 포함하는 광전 소자.
  2. 제 1 항에 있어서,
    상기 제 1 반도체층은 제 1 도핑 농도로 도핑되며 상기 제 2 반도체층은 제 1 도핑 농도보다 낮은 제 2 도핑 농도로 도핑되는 광전 소자.
  3. 제 1 항에 있어서,
    상기 복수의 양자점이 하나의 층 구조로 2차원 평면 상에 배열되어 있는 광전 소자.
  4. 제 3 항에 있어서,
    상기 복수의 양자점은 상기 제 2 반도체층의 상부 표면 위에 상기 제 2 반도체층의 상부 표면과 접촉하도록 배치되어 있으며 상기 투명 매트릭스층은 상기 복수의 양자점을 덮도록 배치되어 있는 광전 소자.
  5. 제 3 항에 있어서,
    상기 복수의 양자점이 상기 제 2 반도체층의 상부 표면과 접촉하지 않도록 상기 투명 매트릭스층 내부에 매립되어 있는 광전 소자.
  6. 제 5 항에 있어서,
    각각의 양자점의 표면이 상기 투명 매트릭스층에 의해 완전히 둘러싸여 있는 광전 소자.
  7. 제 3 항에 있어서,
    상기 복수의 양자점은 상기 투명 매트릭스층의 상부 표면 위에 상기 투명 매트릭스층의 상부 표면과 접촉하도록 배치되어 있는 광전 소자.
  8. 제 3 항에 있어서,
    상기 복수의 양자점이 배열된 층의 2차원 평면의 면적 대비 상기 복수의 양자점이 차지하는 면적의 비율은 0.1 이상인 광전 소자.
  9. 제 1 항에 있어서,
    상기 복수의 양자점이 복수의 2차원 층의 적층 구조로 배열되어 있는 광전 소자.
  10. 제 9 항에 있어서,
    상기 복수의 양자점의 서로 인접한 2차원 층들 사이에 간격이 존재하며 상기 간격은 상기 투명 매트릭스층으로 채워져 있는 광전 소자.
  11. 제 1 항에 있어서,
    상기 복수의 양자점이 상기 투명 매트릭스층의 내부에 불규칙하게 분산되어 배치되어 있는 광전 소자.
  12. 제 1 항에 있어서,
    상기 투명 매트릭스층의 두께는 1 nm 내지 100 nm인 광전 소자.
  13. 제 1 항에 있어서,
    상기 투명 매트릭스층은 투명한 산화물 반도체 재료로 이루어져 있는 광전 소자.
  14. 제 13 항에 있어서,
    투명한 산화물 반도체 재료는 SIZO(silicon indium zinc oxide), SZTO(silicon zinc tin oxide), IGZO(indium gallium zinc oxide), IZO(indium zinc oxide), ZTO(zinc tin oxide) 중에서 선택된 적어도 하나의 재료를 포함하는 광전 소자.
  15. 제 13 항에 있어서,
    상기 투명 매트릭스층은 제 1 도전형의 전기적인 특성을 갖는 광전 소자.
  16. 제 15 항에 있어서,
    상기 복수의 양자점은 제 2 도전형의 전기적인 특성을 갖는 광전 소자.
  17. 제 13 항에 있어서,
    상기 투명 매트릭스층은 제 2 도전형의 전기적인 특성을 갖는 광전 소자.
  18. 제 17 항에 있어서,
    상기 복수의 양자점은 제 1 도전형의 전기적인 특성을 갖는 광전 소자.
  19. 제 13 항에 있어서,
    상기 투명 매트릭스층은:
    상기 제 2 반도체층의 상부 표면 위에 배치된 제 1 매트릭스층; 및
    상기 제 1 매트릭스층의 상부 표면 위에 배치된 제 2 매트릭스층;을 포함하며,
    상기 제 1 매트릭스층과 상기 제 2 매트릭스층은 전기적으로 상반되는 도전형 특성을 갖는 광전 소자.
  20. 제 19 항에 있어서,
    상기 복수의 양자점은 상기 제 1 매트릭스층의 상부 표면 위에 배치되며, 상기 제 2 매트릭스층은 상기 복수의 양자점을 덮도록 배치되는 광전 소자.
  21. 제 20 항에 있어서,
    상기 제 1 매트릭스층은 제 1 도전형의 전기적인 특성을 가지며, 상기 제 2 매트릭스층은 제 2 도전형의 전기적인 특성을 갖고, 상기 복수의 양자점은 제 2 도전형의 전기적인 특성을 갖는 광전 소자.
  22. 복수의 광전 소자의 어레이; 및
    각각의 광전 소자로부터 신호를 출력하기 위한 구동 회로;를 포함하며,
    각각의 광전 소자는:
    제 1 도전형으로 도핑된 제 1 반도체층;
    상기 제 1 반도체층의 상부 표면 위에 배치되며, 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑된 제 2 반도체층;
    상기 제 2 반도체층의 상부 표면 위에 배치된 투명 매트릭스층;
    상기 투명 매트릭스층과 접촉하도록 배치된 복수의 양자점; 및
    상기 제 2 반도체층과 전기적으로 연결되며 상기 투명 매트릭스층의 양측에 각각 배치된 제 1 전극과 제 2 전극;을 포함하는, 이미지 센서.
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