JP6746750B2 - 表面荷電抑制を有するＰｉＮダイオード構造 - Google Patents
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Description
[0001]本開示は一般にＰｉＮダイオード構造に関し、より具体的には表面荷電抑制を有するＰｉＮダイオード構造に関する。
[0002]当技術分野で知られているように、ＰｉＮダイオードは、たとえばｎドープ領域とｐドープ領域との間に挟まれたシリコン（Ｓｉ）などの、真性半導体材料を含む。ダイオードが逆バイアスされるとき、電場が真性領域を完全に空乏化する。光検出素子として、ＰｉＮダイオードは逆バイアスされる。逆バイアス下では、ダイオードは通常、（わずかな暗電流又はＩｓリーク電流を除いて）電気を通さない。真性領域に入る光子が、キャリアを自由にする。逆バイアスの場がこの領域からキャリアを一掃し、対応する出力電流を作り出す。
[0003]同じく当技術分野で知られているように、シリコンＰｉＮダイオード（Ｓｉ：ＰｉＮ）光検出素子のノイズ性能は、表面リーク電流又は暗電流によって限定される。電離放射線又は湿気などの様々な環境条件への曝露が、表面リーク電流の増加により性能をさらに低下させ得る。現在のデバイスは残念ながら、空乏状態の表面をバイアスすることによって、表面で生成される暗電流を最大にするような様式で設計されている。この寄与は、チャネルストップを使用して表面からポテンシャルミニマム（ｐｏｔｅｎｔｉａｌ ｍｉｎｉｍｕｍ）を除去することによって、及びアニーリングして界面状態（ｉｎｔｅｒｆａｃｅ ｓｔａｔｅ）をパッシベートすることによって、部分的に緩和されるが、結果としては依然として、表面暗電流が最終的な性能を限定するデバイスである。
[0004]現在の技術では、これらのデバイスは、単結晶シリコンから製作される。結晶の表面は酸化されて、この結果、ＳｉＯ２パッシベーション層を生成する。シリコンとＳｉＯ２との間の界面には、これら２つの材料の間の不適合に起因する固有の欠陥が存在する。これらの欠陥部位に、電気的に活性な、結合されていないＳｉ電子軌道が存在する。通常のシリコン処理は、これらの未結合の（ｄａｎｇｌｉｎｇ）電子軌道を、欠陥部位に結合しその電気的活性を低下させる水素中でのアニーリングによって、パッシベートすることを試みる。そのような水素パッシベーションは、決して完全に有効なわけではなく、したがって前駆体の欠陥部位のうちの幾らかの小さいパーセンテージが電気的に活性なままとなり、この場合これらは、結果として生じる再結合中心において発生するトラップ／デトラップにより、リーク電流に寄与する。
本発明はこのような課題を解決するものである。
[0005]本開示によれば、シリコン構造と、このシリコン構造内に形成された複数の側方に離間されたダイオードと、これらのダイオードを通る逆バイアスのリーク電流を低減するように構成されたシリコン構造の表面と、を備える半導体構造が提供される。
[0006]１つの実施形態では、この表面はその上に、ＰｉＮダイオードを通る逆バイアスのリーク電流を低減するようにバイアスされた、ゲート電極構造を有する。
[0007]１つの実施形態では、シリコン構造と、このシリコン構造内に形成された複数の側方に離間されたＰｉＮダイオードと、を有する半導体構造が提供される。シリコン構造の表面は、これらのダイオードを通るリーク電流を低減するように構成される。
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[0008]１つの実施形態では、この表面はその上に、ダイオードを通るリーク電流を低減するようにバイアスされた、ゲート電極構造を有する。
[0009]１つの実施形態では、ＰｉＮダイオードは空乏状態で動作する。
[0009]１つの実施形態では、ＰｉＮダイオードは空乏状態で動作する。
[0010]１つの実施形態では、シリコン構造と、このシリコン構造内に形成された複数の側方に離間されたＰｉＮダイオードであって、これらのダイオードの各々１つが光子検出素子のピクセルのアレイのうちの１つに対応するＰｉＮダイオードと、ダイオードの隣接する対同士の間に配設された部分を有し、ダイオードを通るリーク電流を防止するようにバイアスされる、シリコン構造の表面上に配設されたゲート電極構造と、を有する半導体構造が提供される。
[0011]１つの実施形態では、ＰｉＮはＰ＋領域及びＮ＋領域を有し、また、ゲート電極構造は、複数の開口部を有し、これらの開口部の各々１つは、Ｐ＋領域又はＮ＋領域のうちの対応する１つの上に配設される。
[0012]そのような構造を用いて、従来のＣＭＯＳ読み出しとの、表面ピニングされた（ｓｕｒｆａｃｅ ｐｉｎｎｅｄ）完全空乏型（ｆｕｌｌｙ−ｄｅｐｌｅｔｅｄ）ＰｉＮダイオードアレイの統合を可能にして、４００〜１０００ｎＭの可視スペクトルにわたって非常に高い量子効率を有する、限定された容積（ｂｕｌｋ）のＳＣＡ（センサチップアセンブリ）を提供する、完全空乏型Ｓｉ：ＰｉＮ検出素子アレイが提供される。この構造は、表面で生成される暗電流を抑制する。より具体的には、この構造は、表面をフェルミバンドピニングすること（Ｆｅｒｍｉ ｂａｎｄ ｐｉｎｎｉｎｇ ｔｈｅ ｓｕｒｆａｃｅ）によって、ＰｉＮダイオードを通る逆バイアスのリーク電流を完全に抑制する。結果として、ＰｉＮダイオードは、バルクリーク電流によって限定され、改善された安定性を有する。ピクセルを分離するチャネルストップを有する埋設されたチャネルインプラントは、表面及びゲート構造から電荷を引き離して閉じ込め、ダイオードとチャネルストップとの間の領域に蓄えて、表面電位を制御する。ゲート構造に適切なバイアスを適用することによって、表面は価電子帯にピニングされ、表面で生成される暗電流が抑制される。
[0013]したがって、そのような構造を用いることで：埋設されたチャネルインプラントのＳｉ：ＰｉＮ内への組み込みにより、これが表面と相互作用しない材料のバルクにおける電荷収集が可能になる；ゲート構造の使用により、表面を効果的にピニングするバイアスの適用が可能になり、表面で生成される暗電流を完全に抑制する；この構造は、完全空乏型Ｓｉ：ＰｉＮ検出素子アレイにおける複数の類似の構造のうちの１つとして使用され得る；及び、この構造は、表面をピニングされた完全空乏型ＰｉＮダイオードアレイの、ＣＭＯＳ読み出しとの統合を可能にして、非常に高い量子効率を有する限定された容積のＳＣＡを提供する。
[0014]本開示の１つ又は複数の実施形態の詳細は、添付の図面及び以下の説明において説明される。本開示の他の特徴、目的、及び利点は、これらの説明及び図面から、ならびに特許請求の範囲から、明らかとなるであろう。
[0017]ここで図１を参照すると、焦点面アレイ（ＦＰＡ）を提供する、複数の光子検出素子であるＰｉＮダイオードのピクセル１２又はこれらのアレイを有する半導体構造１０の一部分が示されている。構造１０は、イオン注入された（ｉｏｎ ｉｍｐｌａｎｔｅｄ）Ｎ＋型ドープシリコン層１６が真性シリコン層１４の上側表面内に配設された、真性シリコン層又は真性シリコン体１４を含む。この上側表面は、矢印１８によって示されるような入来する光子を途中で捕捉するように適合される。構造１０は、真性シリコン層１４の対向する底部表面において側方に離間された領域内に分散された、複数のイオン注入されたＰ＋型ドープシリコン領域２０を含む。Ｎ＋型ドープシリコン領域１６及び複数のＰ＋型ドープシリコン領域２０は、複数の逆バイアスされたＰｉＮダイオード１２を形成しかつそれらを形成するようにバイアスされ、これらのＰｉＮダイオード１２の各々１つは、光子検出素子のピクセル１２のうちの１つに対応する。より具体的には、Ｎ＋層１６は、正電位、ここではたとえば＋２０ボルトに接続され、Ｐ＋領域２０は、接地又は負電位に接続され、ＣＭＯＳ読み出し電子機器は、電荷感応増幅器の使用によって又は単純なソースフォロワ増幅器のゲートへの接続によって、負端子に入る電流を感知する。こうして、ピクセル１２の各々１つはしたがって、逆バイアスされたＰｉＮダイオード１２である。
[0018]構造１０は、複数のＮ型シリコン低濃度ドープチャネルストップ領域３０も含み、各々１つが、複数のＰ＋型ドープシリコン領域２０の対応する隣接する対の周縁の周りに配設され、このことによりピクセル１２を電気的に分離する。
[0019]構造１０は、示されるように、前記底部表面上に配設された、ゲート電極構造３２も含み、このゲート電極構造３２は、複数の開口部３１（図２）を有し、開口部３１の各々１つは、Ｐ＋型ドープシリコン領域２０のうちの対応する１つの上に配設される。ゲート構造３２は、まず、ここではたとえば厚さ５００オングストロームの、連続的な二酸化シリコン絶縁層を、ピクセルのアレイを有する底部表面の上で成長させ、次いで、連続的なｎ型ドープ多結晶シリコン層を、この厚さ５００オングストロームの絶縁層上に形成することによって形成される。ゲート構造３２は次いで、マスクされフォトリソグラフィにより処理され、この結果、ゲート構造３２に、間にＰ＋型ドープ領域２０が形成されることになる複数の領域の上に、開口部を形成する。次に、開口部の中にＰ＋型ドーパントがイオン注入又は拡散され、この結果、図示のようにＰドープ領域３０を作り出す。ゲート電極構造３２は、電圧Ｖｇａｔｅによってバイアスされて、Ｐ＋インプラント同士の間の領域における表面電位を制御して、蓄積又は空乏化するように表面をバイアスして、表面を効果的にピニングし、ＰｉＮダイオード１２を通る逆バイアスのリーク電流（Ｎ＋領域とＰ＋＿領域との間のリーク電流）を低減する。
[0020]構造１０が、真性シリコン材料１４の底部表面の中に配設、ここではイオン注入された、埋設されたｐ型チャネル３６を含むことに留意されたい。ゲート電極構造３２上のバイアスＶｇａｔｅは、チャネル３６のその価電子帯中のバンドキャリアを、その伝導帯に空間的に結合するように選択される。
[0021]ゲート電極構造に適用されるべきバイアス電圧Ｖｇａｔｅを決定するための方法は、以下の通りである。構造１０の上側表面が入来するいかなる放射からもシールドされ、かつＰｉＮダイオードが逆バイアスされた状態で、ＰｉＮダイオード１２を通る逆バイアスのリーク電流を測定するためにＰ＋領域に連結された電流測定デバイス、たとえば電荷転送インピーダンス増幅器又は電位計などを用いて、ゲート電極構造３２に対して電圧Ｖｇａｔｅ ｃａｌｉｂｒａｔｅが印加される。印加される電圧Ｖｇａｔｅ ｃａｌｉｂｒａｔｅは、電圧のある範囲にわたって、たとえば＋１０ボルトから−１０ボルトまでで段付けされ（ｓｔｅｐ）、電圧の各段において、Ｐ＋領域を通る電流が測定される。ゲート電圧Ｖｇａｔｅは、段付けされた電圧Ｖｇａｔｅ ｃａｌｉｂｒａｔｅのうちの、Ｐ＋領域を通る電流が最小になるような１つとして選択される。この最小値は、ダイオードが蓄積又は反転するようにバイアスされる場合に発生し得る。蓄積は通常、ゲート上の負の電荷が基板から酸化物−半導体界面へと正孔を引き付ける、負の電圧に対して発生する。反転は、しきい電圧を超える電圧において発生する。反転においては、空乏層に加えて、酸化物−半導体界面において、負に荷電された反転層が存在する。この反転層は、正のゲート電圧によって界面に引き付けられる少数キャリアに起因する。この場合、ゲート電圧Ｖｇａｔｅは、反転するように表面がバイアスされるときに選択される。バイアス電圧Ｖｇａｔｅは、全てのゲート電極構造３２に適用される一定の時不変の電圧であり、ダイオード１２を通る逆バイアスのリーク電荷を低減するように選択される。
[0022]ここで、本開示による半導体構造が、シリコン構造と、このシリコン構造内に形成された複数の側方に離間されたダイオードと、を含み、シリコン構造の表面が、ダイオードを通るリーク電流を低減するように構成されることを理解されたい。半導体構造は、表面がその上にダイオードを通るリーク電流を低減するようにバイアスされたゲート電極構造を有する場合か又はダイオードが空乏状態で動作する場合を含めて、以下の特徴のうちの１つ又は複数を、独立的に又は別の特徴と組み合わせて備え得る。
[0023]ここで、本開示による半導体構造が、シリコン構造と、このシリコン構造内に形成された複数の側方に離間された複数のダイオードであって、これらのダイオードの各々１つが光子検出素子のピクセルのアレイのうちの１つに対応するダイオードと、ダイオードの隣接する対同士の間に配設された部分を有し、ダイオードを通るリーク電流を防止するようにバイアスされる、シリコン構造の表面上に配設されたゲート電極構造と、を含むことをも理解されたい。またさらに、焦点面アレイが、シリコン構造と、このシリコン構造内に形成された複数の側方に離間されたＰｉＮダイオードであって、これらのダイオードの各々１つが光子検出素子のピクセルのアレイのうちの１つに対応し、これらのダイオードの各々１つがシリコン構造の表面で終端するＰ＋ドープ領域を有する、ＰｉＮダイオードと、複数の開口部を有し、これらの開口部の各々１つがＰ＋領域のうちの対応する１つの上に配設されるゲート電極構造と、を含む。さらに、焦点面アレイは、ゲート電極構造に連結されたバイアス電圧源を含み得、この電圧は、ダイオードを通るリーク電流を防止するように選択される。これらの特徴の１つ又は複数は、ダイオードがＰ＋領域及びＮ＋領域を有する場合、及び開口部の各々１つがＰ＋領域又はＮ＋領域のうちの対応する１つの上に配設される場合を含めて、独立的に又は別の特徴と組み合わせて備え得る。
[0024]本開示による複数の光子検出素子のピクセルを有する半導体構造が、真性シリコン層と、光子を途中で捕捉するように適合されるこの真性シリコン層の１つの表面内に配設された、Ｎ＋型ドープシリコン層と、真性シリコン層の対向する表面において側方に離間された領域内に配設された複数のＰ＋型ドープシリコン領域と、を含み、Ｎ＋型ドープシリコン領域及び複数のＰ＋型ドープシリコン領域が複数の逆バイアスされたＰｉＮダイオードを形成しかつそれらを形成するようにバイアスされ、これらのＰｉＮダイオードの各々１つが光子検出素子のピクセルのうちの１つに対応し、さらに、各々１つが複数のＰ＋型ドープシリコン領域の対応する隣接する対の間に配設される複数のＮ型シリコンドープ領域と、複数のＮ型シリコンドープ領域の上に配設された部分を有し、Ｎ＋ドープ層とＰ＋型ドープシリコン領域との間のリーク電流を低減するようにバイアスされる、前記対向する表面上に配設されたゲート電極構造と、を含むことをも理解されたい。以下の特徴のうちの１つ又は複数は、ゲート電極構造の下方に配設されたｐ型チャネルであって、ゲート電極構造のバイアスがチャネルのその価電子帯中のバンドキャリアをその伝導帯に空間的に結合するように選択されるｐ型チャネルを含めて、独立的に又は別の特徴と組み合わせて備え得る。
[0025]本開示のいくつかの実施形態が開示された。それでもなお、本開示の精神及び範囲から逸脱することなく様々な修正が行われ得ることが、理解されるであろう。たとえば、Ｐ領域及びＮ領域は、これらに印加される電圧極性の対応する反転によって、反転され得る。さらに、Ｐ＋領域とＮ＋領域との間の真性材料は、除去され得る。またさらに、ゲート構造は、各々１つがピクセルのうちの対応する１つの上に配設された複数の個々のゲート構造から、製作され得る。したがって、他の実施形態は、以下の特許請求の範囲の範囲内にある。
上記の実施形態につき以下の付記を残しておく。
（付記１）
シリコン構造と、
前記シリコン構造内に形成された複数の側方に離間されたダイオードと
を備え、
前記シリコン構造の表面が、前記ダイオードを通るリーク電流を低減するように構成される、半導体構造。
（付記２）
前記表面がその上に、前記ダイオードを通るリーク電流を低減するようにバイアスされたゲート電極構造を有する、付記１に記載の半導体構造。
（付記３）
前記ダイオードが空乏状態で動作する、付記１に記載の半導体構造。
（付記４）
シリコン構造と、
前記シリコン構造内に形成され、各々１つが光子検出素子のピクセルのアレイのうちの１つに対応する、複数の側方に離間されたダイオードと、
前記ダイオードの隣接する対同士の間に配設された部分を有し、前記ダイオードを通るリーク電流を防止するようにバイアスされる、前記シリコン構造の表面上に配設されたゲート電極構造と
を備える半導体構造。
（付記５）
シリコン構造と、
前記シリコン構造内に形成され、各々１つが光子検出素子のピクセルのアレイのうちの１つに対応し、各々１つが前記シリコン構造の表面で終端するＰ＋ドープ領域を有する、複数の側方に離間されたＰｉＮダイオードと、
複数の開口部を有し、前記開口部の各々１つが前記Ｐ＋領域のうちの対応する１つの上に配設される、ゲート電極構造と
を備える焦点面アレイ。
（付記６）
前記ゲート電極構造に連結されたバイアス電圧源を含み、前記電圧が前記ダイオードを通るリーク電流を防止するように選択される、付記５に記載の焦点面アレイ。
（付記７）
真性シリコン層と、
光子を途中で捕捉するように適合される前記真性シリコン層の１つの表面内に配設された、Ｎ＋型ドープシリコン層と、
前記真性シリコン層の対向する表面において側方に離間された領域内に配設された複数のＰ＋型ドープシリコン領域と、を備え、前記Ｎ＋型ドープシリコン領域及び前記複数のＰ＋型ドープシリコン領域が複数の逆バイアスされたＰｉＮダイオードを形成しかつそれらを形成するようにバイアスされ、前記ＰｉＮダイオードの各々１つが前記光子検出素子のピクセルのうちの１つに対応し、さらに、
各々１つが複数のＰ＋型ドープシリコン領域の対応する隣接する対の間に配設される複数のＮ型シリコンドープ領域と、
前記複数のＮ型シリコンドープ領域の上に配設された部分を有し、前記Ｎ＋ドープ層と前記Ｐ＋型ドープシリコン領域との間のリーク電流を低減するようにバイアスされる、前記対向する表面上に配設されたゲート電極構造と
を備える、複数の光子検出素子のピクセルを有する半導体構造。
（付記８）
前記ゲート電極構造の下方に配設されたｐ型チャネルを含み、前記ゲート電極構造のバイアスがチャネルのその価電子帯中のバンドキャリアをその伝導帯に空間的に結合するように選択される、付記７に記載の半導体構造。
（付記９）
前記ダイオードがＰ＋領域及びＮ＋領域を有し、前記開口部の各々１つが前記Ｐ＋領域又はＮ＋領域のうちの対応する１つの上に配設される、付記５に記載の半導体構造。
（付記１）
シリコン構造と、
前記シリコン構造内に形成された複数の側方に離間されたダイオードと
を備え、
前記シリコン構造の表面が、前記ダイオードを通るリーク電流を低減するように構成される、半導体構造。
（付記２）
前記表面がその上に、前記ダイオードを通るリーク電流を低減するようにバイアスされたゲート電極構造を有する、付記１に記載の半導体構造。
（付記３）
前記ダイオードが空乏状態で動作する、付記１に記載の半導体構造。
（付記４）
シリコン構造と、
前記シリコン構造内に形成され、各々１つが光子検出素子のピクセルのアレイのうちの１つに対応する、複数の側方に離間されたダイオードと、
前記ダイオードの隣接する対同士の間に配設された部分を有し、前記ダイオードを通るリーク電流を防止するようにバイアスされる、前記シリコン構造の表面上に配設されたゲート電極構造と
を備える半導体構造。
（付記５）
シリコン構造と、
前記シリコン構造内に形成され、各々１つが光子検出素子のピクセルのアレイのうちの１つに対応し、各々１つが前記シリコン構造の表面で終端するＰ＋ドープ領域を有する、複数の側方に離間されたＰｉＮダイオードと、
複数の開口部を有し、前記開口部の各々１つが前記Ｐ＋領域のうちの対応する１つの上に配設される、ゲート電極構造と
を備える焦点面アレイ。
（付記６）
前記ゲート電極構造に連結されたバイアス電圧源を含み、前記電圧が前記ダイオードを通るリーク電流を防止するように選択される、付記５に記載の焦点面アレイ。
（付記７）
真性シリコン層と、
光子を途中で捕捉するように適合される前記真性シリコン層の１つの表面内に配設された、Ｎ＋型ドープシリコン層と、
前記真性シリコン層の対向する表面において側方に離間された領域内に配設された複数のＰ＋型ドープシリコン領域と、を備え、前記Ｎ＋型ドープシリコン領域及び前記複数のＰ＋型ドープシリコン領域が複数の逆バイアスされたＰｉＮダイオードを形成しかつそれらを形成するようにバイアスされ、前記ＰｉＮダイオードの各々１つが前記光子検出素子のピクセルのうちの１つに対応し、さらに、
各々１つが複数のＰ＋型ドープシリコン領域の対応する隣接する対の間に配設される複数のＮ型シリコンドープ領域と、
前記複数のＮ型シリコンドープ領域の上に配設された部分を有し、前記Ｎ＋ドープ層と前記Ｐ＋型ドープシリコン領域との間のリーク電流を低減するようにバイアスされる、前記対向する表面上に配設されたゲート電極構造と
を備える、複数の光子検出素子のピクセルを有する半導体構造。
（付記８）
前記ゲート電極構造の下方に配設されたｐ型チャネルを含み、前記ゲート電極構造のバイアスがチャネルのその価電子帯中のバンドキャリアをその伝導帯に空間的に結合するように選択される、付記７に記載の半導体構造。
（付記９）
前記ダイオードがＰ＋領域及びＮ＋領域を有し、前記開口部の各々１つが前記Ｐ＋領域又はＮ＋領域のうちの対応する１つの上に配設される、付記５に記載の半導体構造。
１０ 構造
１２ ピクセル
２０ Ｐ＋型ドープシリコン領域
３１ 開口部
１２ ピクセル
２０ Ｐ＋型ドープシリコン領域
３１ 開口部
Claims (7)
- 複数の光子検出素子のピクセルを有する光子検出素子のアレイの動作方法であって、
（Ａ）構造を備えるステップであり、前記構造は、
光子を途中で捕捉するように適合されたＮ＋またはＰ＋型のドープ導電性を有している層と、
前記層の下で側方に離間された領域の中に配置された複数のドープ領域であり、
前記ドープ領域は、前記層の導電型とは反対の導電型を有しており、
前記層と前記複数のドープ領域は、対応する複数のＰｉｎダイオードを形成し、
前記ダイオードのそれぞれは、前記複数の光子検出素子のピクセルのうち１つに対応している、
複数のドープ領域と、
複数のチャネルストップ領域であり、
前記チャネルストップ領域のそれぞれは、前記層の導電型と同じ導電型を有しており、
前記チャネルストップ領域のそれぞれは、側方に離間されたドープ領域のペアの間に配置されており、
前記チャネルストップ領域のそれぞれは、前記層のドーピング濃度より低いドーピング濃度を有する、
複数のチャネルストップ領域と、
前記複数のドープ領域のうち隣接する領域のペアの上に配置された部分を有しているゲート電極と、
を含む、ステップと、
（Ｂ）前記複数のドープ領域のうち隣接する領域の前記ペアを通るリーク電流を低減するためのレベルを有する電圧供給を前記ゲート電極に印加するステップと、
を含む、方法。 - 前記電圧は、前記チャネルストップ領域の価電子帯の中のチャネルバンドキャリアを前記チャネルストップ領域の伝導帯に空間的に結合するためのレベルを有している、
請求項１に記載の方法。 - 光子検出素子のアレイの動作方法であって、
（Ａ）半導体構造において形成された複数の側方に離間されたＰｉＮダイオードを備えるステップであり、
前記ダイオードのそれぞれは、光子検出素子のアレイのうち１つに対応しており、
前記ダイオードのそれぞれは、第１ドープ領域の導電型とは反対の導電型を有している層の下に配置されているＰ＋またはＮ＋導電型の第１ドープ領域を有しており、
前記第１ドープ領域は、前記構造の表面において終端しており、
前記ダイオードのそれぞれは、リーク電流を有している、
ステップと、
（Ｂ）複数の開口部を有しているゲート電極構造を備えるステップであり、前記開口部のそれぞれは、Ｐ＋またはＮ＋領域のうち対応する１つの下に配置されている、ステップと、
（Ｃ）前記リーク電流を低減するための電圧レベルを伴う電圧を前記ゲート電極構造に対して印加するステップと、
を含み、
前記ゲート電極構造は、複数の前記第１ドープ領域のうち隣接する領域のペアの上に配置された部分を有する、
方法。 - 複数の光子検出素子のピクセルを有する光子検出素子のアレイの動作方法であって、
（Ａ）半導体構造を備えるステップであり、前記半導体構造は、
（１）光子を途中で捕捉するように適合されたＮ＋またはＰ＋型のドープ導電性を有している層と、
（２）前記層の下で側方に離間された領域の中に配置された複数のドープ領域であり、
前
記ドープ領域は、前記層の導電型とは反対の導電型を有しており、
前記層と前記複数のドープ領域は、対応する複数のＰｉｎダイオードを形成し、
前記ダイオードのそれぞれは、複数の光子検出素子のピクセルのうち１つに対応している、
複数のドープ領域と、
（３）複数のチャネルストップ領域であり、
前記チャネルストップ領域のそれぞれは、前記層の導電型と同じ導電型を有しており、
前記チャネルストップ領域のそれぞれは、側方に離間されたドープ領域のペアの間に配置されており、
前記チャネルストップ領域のそれぞれは、前記層のドーピング濃度より低いドーピング濃度を有する、
複数のチャネルストップ領域と、
（４）前記複数のドープ領域のうち隣接する領域のペアの上に配置された部分を有しているゲート電極と、
を含む、ステップと、
（Ｂ）電圧が無く生成される暗電流と比較して、前記ゲート電極の下の複数のドープ領域のうち隣接する領域のペアの表面に沿った表面で生成される暗電流を抑制するために選択されたレベルを伴う電圧を前記ゲート電極に印加するステップと、
を含む、方法。 - 前記電圧レベルは、前記ダイオードを蓄積又は反転へとバイアスする、
請求項３に記載の方法。 - 前記方法は、
前記リーク電流を低減するために前記電圧レベルを決定するステップ、を含み、
前記印加するステップは、前記決定された電圧を前記ゲート電極構造に印加するステップ、を含む、
請求項３に記載の方法。 - 前記印加するステップは、固定の電圧レベルを前記ゲート電極構造に印加するステップ、を含む、
請求項３に記載の方法。
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