JP6517380B2 - 表面荷電抑制を有するPiNダイオード構造 - Google Patents
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Description
[0007]1つの実施形態では、シリコン構造と、このシリコン構造内に形成された複数の側方に離間されたPiNダイオードと、を有する半導体構造が提供される。シリコン構造の表面は、これらのダイオードを通るリーク電流を低減するように構成される。
[0009]1つの実施形態では、PiNダイオードは空乏状態で動作する。
(付記1)
シリコン構造と、
前記シリコン構造内に形成された複数の側方に離間されたダイオードと
を備え、
前記シリコン構造の表面が、前記ダイオードを通るリーク電流を低減するように構成される、半導体構造。
(付記2)
前記表面がその上に、前記ダイオードを通るリーク電流を低減するようにバイアスされたゲート電極構造を有する、付記1に記載の半導体構造。
(付記3)
前記ダイオードが空乏状態で動作する、付記1に記載の半導体構造。
(付記4)
シリコン構造と、
前記シリコン構造内に形成され、各々1つが光子検出素子のピクセルのアレイのうちの1つに対応する、複数の側方に離間されたダイオードと、
前記ダイオードの隣接する対同士の間に配設された部分を有し、前記ダイオードを通るリーク電流を防止するようにバイアスされる、前記シリコン構造の表面上に配設されたゲート電極構造と
を備える半導体構造。
(付記5)
シリコン構造と、
前記シリコン構造内に形成され、各々1つが光子検出素子のピクセルのアレイのうちの1つに対応し、各々1つが前記シリコン構造の表面で終端するP+ドープ領域を有する、複数の側方に離間されたPiNダイオードと、
複数の開口部を有し、前記開口部の各々1つが前記P+領域のうちの対応する1つの上に配設される、ゲート電極構造と
を備える焦点面アレイ。
(付記6)
前記ゲート電極構造に連結されたバイアス電圧源を含み、前記電圧が前記ダイオードを通るリーク電流を防止するように選択される、付記5に記載の焦点面アレイ。
(付記7)
真性シリコン層と、
光子を途中で捕捉するように適合される前記真性シリコン層の1つの表面内に配設された、N+型ドープシリコン層と、
前記真性シリコン層の対向する表面において側方に離間された領域内に配設された複数のP+型ドープシリコン領域と、を備え、前記N+型ドープシリコン領域及び前記複数のP+型ドープシリコン領域が複数の逆バイアスされたPiNダイオードを形成しかつそれらを形成するようにバイアスされ、前記PiNダイオードの各々1つが前記光子検出素子のピクセルのうちの1つに対応し、さらに、
各々1つが複数のP+型ドープシリコン領域の対応する隣接する対の間に配設される複数のN型シリコンドープ領域と、
前記複数のN型シリコンドープ領域の上に配設された部分を有し、前記N+ドープ層と前記P+型ドープシリコン領域との間のリーク電流を低減するようにバイアスされる、前記対向する表面上に配設されたゲート電極構造と
を備える、複数の光子検出素子のピクセルを有する半導体構造。
(付記8)
前記ゲート電極構造の下方に配設されたp型チャネルを含み、前記ゲート電極構造のバイアスがチャネルのその価電子帯中のバンドキャリアをその伝導帯に空間的に結合するように選択される、付記7に記載の半導体構造。
(付記9)
前記ダイオードがP+領域及びN+領域を有し、前記開口部の各々1つが前記P+領域又はN+領域のうちの対応する1つの上に配設される、付記5に記載の半導体構造。
12 ピクセル
20 P+型ドープシリコン領域
31 開口部
Claims (5)
- 光子検出素子のアレイの動作方法であって、
(A)ダイオードのアレイを備えるステップであり、前記ダイオードのアレイは、
第1導電型のドープ層を有する構造と、
前記第1導電型のドープ層の下に配置された複数の側方に離間されたドープ領域であり、前記ドープ領域それぞれは前記第1導電型とは反対の第2導電型を有している、ドープ領域と、を含み、
前記複数のドープ領域と前記第1導電型のドープ層は、複数のダイオードを形成し、前記複数のダイオードのそれぞれは、リーク電流を有している、
ステップと、
(B)前記複数のダイオードの上にゲート電極構造を備えるステップと、
(C)電圧が無く生成される暗電流と比較して、前記ゲート電極構造の下の複数のドープ領域のうち隣接する領域のペアの表面に沿った表面で生成される暗電流を抑制するために、電圧レベルを前記ゲート電極構造に印加するステップと、
前記ダイオードのアレイを入来するいかなる放射からもシールドするステップと、
前記シールドされたダイオードのアレイを逆バイアスするステップと、
前記シールドされたダイオードのアレイを通る逆バイアスのリーク電流を測定するために、電流測定デバイスを用いて、前記逆バイアスのシールドされたダイオードのアレイの前記ゲート電極構造に対して電圧Vgate calibrateを印加するステップと、
複数の電圧の範囲を通じて前記印加される電圧Vgate calibrateを変化させるステップであり、一方で、前記複数の電圧のそれぞれについて、前記シールドされたダイオードのアレイを通る前記逆バイアスのリーク電流を測定しているステップと、
許容可能な逆バイアスのリーク電流を有している前記ダイオードのアレイを通る逆電流を生成している前記複数の電圧のうち1つを選択するステップ、および、前記複数のドープ領域のうち隣接する領域のペアの表面に沿った表面で生成される暗電流を抑制するために、前記ゲート電極構造に対して印加される電圧レベルとして、前記複数の電圧のうち前記選択された1つを印加するステップと、
を含む、方法。 - 前記電圧のうち前記選択された1つは、前記ダイオードのアレイを通る電流が最小となる電圧である、
請求項1に記載の方法。 - 前記選択された電圧レベルは、前記ダイオードのアレイを蓄積又は反転へとバイアスする、
請求項2に記載の方法。 - 前記電圧のうち前記選択された1つは、前記シールドされたダイオードのアレイを通る電流が最小となる電圧である、
請求項1に記載の方法。 - 前記電圧レベルは、前記シールドされたダイオードのアレイを蓄積又は反転へとバイアスする、
請求項1に記載の方法。
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