TWI467716B - 用於積體電路裝置之玻璃芯基板及其製造方法 - Google Patents

用於積體電路裝置之玻璃芯基板及其製造方法 Download PDF

Info

Publication number
TWI467716B
TWI467716B TW99136723A TW99136723A TWI467716B TW I467716 B TWI467716 B TW I467716B TW 99136723 A TW99136723 A TW 99136723A TW 99136723 A TW99136723 A TW 99136723A TW I467716 B TWI467716 B TW I467716B
Authority
TW
Taiwan
Prior art keywords
glass core
glass
amorphous solid
terminals
core substrate
Prior art date
Application number
TW99136723A
Other languages
English (en)
Other versions
TW201138032A (en
Inventor
Qing Ma
Quan A Tran
Robert Sankman
Johanna M Swan
Valluri R Rao
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of TW201138032A publication Critical patent/TW201138032A/zh
Application granted granted Critical
Publication of TWI467716B publication Critical patent/TWI467716B/zh

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H05K3/4605—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated made from inorganic insulating material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/096—Vertically aligned vias, holes or stacked vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09827—Tapered, e.g. tapered hole, via or groove
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10287—Metal wires as connectors or conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10371—Shields or metal cases
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0104—Tools for processing; Objects used during processing for patterning or coating
    • H05K2203/0108—Male die used for patterning, punching or transferring
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02—Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/0228—Cutting, sawing, milling or shearing
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02—Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/025—Abrading, e.g. grinding or sand blasting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0014—Shaping of the substrate, e.g. by moulding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Combinations Of Printed Boards (AREA)
  • Micromachines (AREA)
  • Joining Of Glass To Other Materials (AREA)

Description

用於積體電路裝置之玻璃芯基板及其製造方法
所揭示的實施例大致有關用於積體電路裝置的基板，且更特別地，有關具有玻璃芯的基板。
積體電路(IC)晶粒可設置於封裝之中，以支撐該晶粒，以及幫助形成電性連接於該晶粒與諸如板、主機板、或其他電路板的下一層組件之間。典型地，該封裝包含晶粒可機械性及電性耦接到的基板。例如，IC晶粒可藉由覆晶配置中之互連的陣列，透過設置在該等互連周圍及晶粒與基板間之底部填充劑的層，而耦接至基板。該等互連各可包含電性耦接(例如，藉由回流焊料)至基板上配對端子(例如，接墊、柱、間柱凸塊等等)的晶粒上端子(例如，焊墊、銅柱、或間柱凸塊等等)。選擇性地，當作進一步的實例，IC晶粒可藉由一層晶粒附著黏著劑而附著至基板，以及複數個導線結合可形成於晶粒與基板之間。
IC晶粒係設置在基板的一側上，且若干導電端子係形成於基板的相對側之上。在基板的相對側之上的端子將被使用而形成與下一層組件(例如，電路板)的電性連接，且該等電性連接可使用以輸送電力至晶粒以及傳送輸入/輸出(I/O)信號至晶粒及來自晶粒。在基板的相對側之上的導電端子可包含接腳、接墊、陸地、柱狀物、凸塊、等等的陣列，且該等端子可電性耦接至電路板或其他下一層之組件的對應陣列之端子。在封裝基板的相對側之上的該等端子可使用例如，插座(及保持機構)，或藉由回焊法而耦接至下一層板。
 【發明內容及實施方式】
所揭示的係具有玻璃芯之基板的實施例。一或更多個組成的層可設置於玻璃芯的各側，且電性導體延伸穿過玻璃芯。該玻璃芯可包含單件之玻璃，或在其他實施例中，該玻璃芯包含已接合在一起之二或更多段的玻璃。下文將敘述具有延伸穿過玻璃芯厚度的導體之玻璃芯基板的形成方法之實施例。而且，所揭示的係包含積體電路晶粒之總成的實施例，該積體電路晶粒係設置於玻璃芯基板之上，且藉由一組互連而與該基板耦接。
如上述，所揭示的實施例包含具有由玻璃所構成之芯的基板。依據一實施例，“玻璃”之用語意指非晶形固體。可與所敘述之實施例一起使用之玻璃材料的實例包含純矽氧(例如，大約100%的SiO2 )，鈉鈣玻璃、硼矽酸鹽玻璃、及鋁矽酸鹽玻璃。然而，所揭示的實施例並未受限於矽氧基玻璃組成物，且亦可隨著所揭示的實施例而使用具有選擇性之基材的玻璃(例如，氟化物玻璃、磷酸鹽玻璃、硫屬玻璃、等等)。進一步地，可將其他材料及添加物的任何組合與矽氧(或其他基材)結合而形成具有所欲物理性質的玻璃。該等添加物的實例不僅包含上述之碳酸鈣(例如，石灰)及碳酸鈉(例如，鹼)，而且包含鎂、鈣、錳、鋁、鉛、硼、鐵、鉻、鉀、硫、及碲，以及該等及其他元素的碳酸鹽及/或氧化物。上述之玻璃及添加物僅係可發現與所揭示的實施例一起應用之許多類型材料及材料組合的少數實例。此外，玻璃體可包含表面處理及/或塗佈，以改善強度及/或耐久性；且玻璃體亦可予以退火，以降低內部應力。
大致地，如在此所使用地，“玻璃”之用語並非意指可在固體形式中為非晶形的有機聚合物材料。雖然如此，但應瞭解的是，根據某些實施例之玻璃可包含碳做為材料之組成物的其中一者。例如，鈉鈣玻璃以及此玻璃類型之許許多多的變化例包含碳。
一旦被形成為固體時，能將玻璃軟化且可再熔化成為液體形式。玻璃材料的“玻璃轉化溫度”係其中玻璃的物理性質在低於該溫度時係與固體的物理性質相似，且玻璃材料在高於該溫度時行為類似於液體之溫度。若玻璃係充分低於該玻璃轉化溫度時，玻璃的分子具有很小的相對遷移率。當玻璃接近該玻璃轉化溫度時，玻璃會開始軟化，且該玻璃將隨著漸增的溫度而最終地熔化成為液體狀態。因此，玻璃體可軟化為足以使玻璃體形狀能被操縱的程度，而允許形成孔或其他特徵於玻璃體之中。
依據一實施例，玻璃的“軟化溫度”係其中玻璃在該溫度已軟化為足以使所揭示之實施例能被執行的程度之溫度。例如，在一實施例中，玻璃的軟化溫度係其中玻璃在該溫度會充分地柔軟而允許藉由壓印技術(將於下文更詳細地敘述)來形成孔或其他特徵於玻璃中之溫度。雖然二或更多個不同的玻璃材料可具有相似的玻璃轉化及/或軟化溫度，但玻璃轉化及軟化溫度係玻璃的獨特性質。進一步地，應瞭解的是，特殊玻璃的玻璃轉化溫度及軟化溫度無需一定要為相同值。
現請翻閱第1A及1B圖，所描繪的係具有由玻璃所構成之芯150的基板100之實施例。玻璃芯基板100的平面視圖係顯示於第1A圖之中，而沿著第1A圖之線B-B所取得的基板之橫剖面正視圖則顯示於第1B圖之中。而且，該玻璃芯基板100之各式各樣的選擇性實施例係顯示於第1C至1E圖之各圖中，且第1C至1E圖各以放大視圖來顯示由第1B圖中的參考符號5所大致確定之基板100的一部分。
請參閱第1A及1B圖，基板100包含由玻璃所構成的芯150。基板100包含第一側102及大致與第一側102平行之相對的第二側104。基板100的周邊108延伸於第一與第二側102，104之間。依據一些實施例，基板100的周邊108大致地係矩形，且在一實施例中，該周邊108的所有四個側邊係實質地相等，以致使周邊形成方形。然而，應注意的是，具有非矩形之周邊的基板係在所揭示之實施例的範疇之內。在一實施例中，基板100具有0.2毫米與1毫米之間的厚度。
玻璃芯150具有第一表面152及相對的第二表面154。在一實施例中，該第一及第二表面152，154係大致地彼此互相平行。玻璃芯150的周邊158延伸於第一與第二表面152，154之間，且在一些實施例中，玻璃芯的周邊158大致地對應於基板的周邊108。依據一實施例，玻璃芯150可具有0.1毫米與0.8毫米之間的厚度。在一實施例中，玻璃芯150係全部地由玻璃所構成(除了導體160之外，如下文所述)。在進一步的實施例中，玻璃芯150包含單片固體之玻璃(雖然該芯包含用於導體160的孔)。在其他實施例中，玻璃芯150可包含已接合在一起之多片或段的玻璃。
若干導體160延伸穿過玻璃芯150。各導體160係設置於孔或通孔165之中，且各導體160可自第一表面152延伸至第二表面154。然而，在其他實施例中，僅一或更多個導體部分地延伸穿過該芯的厚度。依據一實施例，導體160包含穿過玻璃芯150而形成的孔或通孔165，該孔或通孔165已充填有導電材料。在另一實施例中，導體160包含在鑄造過程之期間形成於玻璃芯中的孔165，且此孔係充填有導電材料。在進一步的實施例中，導體160包含嵌入於玻璃芯150中的金屬導線。
導體160可包含任何合適的導電材料，包含金屬、複合材料、及導電性聚合物。合適的金屬包含銅、錫、銀、金、鎳、鋁、及鎢，以及該等及/或其他金屬的合金。可使用以形成孔或通孔165的方法包含例如，壓印法、噴砂法、鑄造法、雷射鑽孔法、及蝕刻法。導電材料可藉由諸如例如網印技術、電鍍技術(電解電鍍法或無電電鍍法)、化學氣相沉積法(CVD)、及物理氣相沉積法(PVD)之任何合適的方法，而沉積於孔或通孔165之中，以形成導體160。
在基板100的第一側102之上所設置者係第一組導電端子120(請參閱第1A圖)。依據一實施例，該第一組端子120係以圖案來配置，而與設置在積體電路(IC)晶粒上之對應陣列的端子配對。IC晶粒並未顯示於第1A-1B圖中；然而，晶粒區110係描繪於第1A圖之中，且該等端子120位於此晶粒區之內(有時候稱為晶粒陰影區)。該等端子120各可包含能形成與IC晶粒的端子電性連接之任一合適類型的結構。例如，端子120可包含由任何合適的金屬或金屬組合(例如，鋁、銅、鎳等等)所形成的接墊、柱或間柱凸塊；且焊料凸塊可設置於各個端子120之上(及/或IC晶粒的端子之上)。在一實施例中，IC晶粒可以以覆晶方式設置於基板100之上，且在晶粒上的端子可藉由焊料回流法而與基板100上的端子120耦接。依據另一實施例，IC晶粒可藉由一層黏著劑而耦接至基板100，且晶粒上的端子可藉由打線接合法而電性耦接至基板上的對應端子(在此實施例中，端子120將位於晶粒區110的外面)。
在基板100的第二側104之上所設置者係第二組導電端子125(為描繪之簡明及方便，僅顯示一部分於第1A圖之中)。依據一實施例，該第二組端子125係以圖案來配置，而與設置在諸如主機板、母板、或其他電路板(未顯示於圖中)的下一層組件上之對應陣列的端子配對。該等端子125各可包含能形成與下一層組件的端子電性連接之任一合適類型的結構。例如，端子125可包含接墊、陸地、焊料凸塊或其他金屬凸塊、或接腳。下一層組件可包含諸如，平面格柵陣列(LGA)插座或接腳格柵陣列(PGA)插座之為了要接納基板100及端子125的插座(及保持機構)。選擇性地，端子125可藉由焊料回流法而與下一層組件上的端子耦接。
在玻璃芯150的第一表面152之上所設置者係第一組成結構130，以及在芯的第二表面154之上所設置者係第二組成結構140。第一組成結構130包含一或更多個電介質材料及金屬的交變層，以及端子120係設置於第一組成結構130之上(第一基板側102大致地對應於第一組成結構130的外表面)。在玻璃芯150中之該等導體160的至少一者係與第一組成結構130的至少一金屬層電性耦接；且在一實施例中，最靠近玻璃芯150的第一組成結構之金屬層係與至少一導體160耦接。同樣地，第二組成結構140包含一或更多個電介質材料及金屬的交變層，以及端子125係設置於第二組成結構140之上(第二基板側104大致地對應於第二組成結構140的外表面)。在玻璃芯150中之該等導體160的至少一者係與第二組成結構140的至少一金屬層電性耦接；且在一實施例中，最靠近玻璃芯150的第二組成結構之金屬層係與至少一導體160耦接。該第一及第二組成結構130，140路由電力以及輸入/輸出(I/O)信號於第一與第二組端子120，125之間(且藉以促成安裝在基板100上的IC晶粒與下一層組件間之電力及信令的輸送)。下文將更詳細地描繪組成結構130，140。
請參閱第1C圖，將更詳細地描繪玻璃芯基板100之實施例。如上述地，基板包含具有導體160的玻璃芯150，該等導體160分別地延伸於該芯的第一與第二表面152，154之間。該等導體160各可設置於孔或通孔165之中，該孔或通孔165係延伸穿過玻璃芯150。第一組成結構130係設置於芯150的第一側152，以及第二組成結構140係設置於芯之相對的第二側154。
依據一實施例，第一組成結構130包含若干電介質材料層133a、133b、133c、133d以及若干金屬層136a、136b、136c。電介質層133a-d可包含任何合適的電介質材料(例如，聚合物材料等等)，且可藉由任何合適的技術(例如，沉積法、疊層法等等)而形成。金屬層136a-c可包含任何合適的導電性金屬(例如，銅、鋁、銀等等)，且可藉由任何合適的技術(例如，諸如電解電鍍及無電電鍍之電鍍法)而沉積。進一步地，可將金屬層136a-c各自地圖案化，而形成任何合適數目及組態的軌跡、電力面、接地面、及其他導體，以促成電力及I/O信號之路由。
電介質層133a-d的其中一者係設置於任何二鄰接的金屬層136a-c之間(例如，金屬層136a及136b係藉由電介質層133b而分離等等)，以及電介質層133a位於鄰接玻璃芯150且分離金屬層136a與該芯。依據一實施例，電介質層133a位於直接鄰接玻璃芯的第一表面152。電鍍有或充填有金屬之通孔139a、139b、139c分別延伸穿過電介質層133a、133b、133c，且互連鄰接的金屬層(例如，通孔139b互連金屬層136a及136b等等)。進一步地，最靠近玻璃芯150的金屬層136a係藉由設置在電介質層133a中的通孔139a而與一或更多個導體160耦接。在一實施例中，玻璃芯150的第一表面152可包含表面處理或塗佈，以增加與組成結構130之電介質層的黏著度。而且，在某些實施例中，最外面的電介質層133d可包含電阻層及/或鈍化層。另一方面，依據一實施例，端子120係由最外面的金屬層136c所形成，或形成於最外面的金屬層136c之上。
在一實施例中，第二組成結構140包含若干電介質材料層143a、143b、143c、143d以及若干金屬層146a、146b、146c。電介質層143a-d可包含任何合適的電介質材料(例如，聚合物材料等等)，且可藉由任何合適的技術(例如，沉積法、疊層法等等)而形成。金屬層146a-c可包含任何合適的導電性金屬(例如，銅、鋁、銀等等)，且可藉由任何合適的技術(例如，諸如電解電鍍及無電電鍍之電鍍法)而沉積。進一步地，可將金屬層146a-c各自地圖案化，而形成任何合適數目及組態的軌跡、電力面、接地面、及其他導體，以促成電力及I/O信號之路由。
電介質層143a-d的其中一者係設置於任何二鄰接的金屬層146a-c之間(例如，金屬層146a及146b係藉由電介質層143b而分離等等)，以及電介質層143a位於鄰接玻璃芯150且分離金屬層146a與該芯。依據一實施例，電介質層143a位於直接鄰接玻璃芯的第二表面154。電鍍有或充填有金屬之通孔149a、149b、149c分別延伸穿過電介質層143a、143b、143c，且互連鄰接的金屬層(例如，通孔149b互連金屬層146a及146b等等)。進一步地，最靠近玻璃芯150的金屬層146a係藉由設置在電介質層143a中的通孔149a而與一或更多個導體160耦接。在一實施例中，玻璃芯150的第二表面154可包含表面處理或塗佈，以便增加與組成結構140之電介質層的黏著度。而且，在某些實施例中，最外面的電介質層143d可包含電阻層及/或鈍化層。另一方面，在一實施例中，端子125係由最外面的金屬層146c所形成，或形成於最外面的金屬層146c之上。
在第1C圖之實施例(以及第1D及1E圖之各者中所示的實施例)中，第一及第二組成結構具有相同數目的電介質及金屬層，且進一步地，具有大致相等的厚度。然而，所揭示的實施例並不因而受限，且在其他實施例中，第一及第二組成結構可具有不同的厚度及/或不同數目的電介質及金屬層。依據另一實施例，組成結構係僅設置於玻璃芯150的一側。而且，在某些實施例中，第一及第二組成結構係由相同的電介質材料及金屬所建構。然而，在其他的實施例中，第一及第二組成結構可具有不同的材料。
在第1C圖的實施例中，電介質層133a及143a係定位鄰接玻璃芯150，且最靠近該芯的金屬層(亦即，金屬層136a及146a)係藉由該等電介質層而與該芯分離。在選擇性的實施例中，如第1D圖中所描繪地，金屬層可位於鄰接玻璃芯150。鄰接玻璃芯150的一或二側之金屬層的結合有時候稱為“芯層路由”。
請參閱第1D圖，基板100的實施例係與第1C圖中所示的實施例大致地相似(且相似的特徵係藉由相同的參考符號而辨識)。然而，在第1D圖的實施例中，第一組成結構130包含鄰接玻璃芯150的金屬層136x，且依據一實施例，該金屬層136x係直接鄰接該玻璃芯的第一表面152。電介質層133a覆蓋於金屬層136x(及玻璃芯的暴露部分)之上，此金屬層136x現為最靠近該芯的金屬層，且該等導體160的至少一者係與金屬層136x耦接。進一步地，在另一實施例中，玻璃芯150的第一表面152可包含表面處理或塗佈，以便增加與金屬層136x(或與電介質層133a的一部分)之黏著度。
與第一組成結構130相似地，第1D圖的第二組成結構140包含鄰接玻璃芯150的金屬層146x，且在一實施例中，該金屬層146x係直接鄰接該玻璃芯的第二表面154。電介質層143a覆蓋於金屬層146x(及玻璃芯的暴露部分)之上，此金屬層146x現為最靠近該芯的金屬層，且該等導體160的至少一者係與金屬層146x耦接。此外，在另一實施例中，玻璃芯150的第二表面154可包含表面處理或塗佈，以便增加與金屬層146x(或與電介質層143a的一部分)之黏著度。在某些實施例中，僅一玻璃芯的表面152，154具有鄰接的金屬層(例如，可個別地省略第一及第二組合結構130、140中之金屬層136x、146x的任一者)。
現請參閱第1E圖，將描繪玻璃芯基板100之進一步的實施例。第1E圖中所示之基板100的實施例係與第1C圖中所示的實施例大致地相似(且相似的特徵係藉由相同的參考符號而辨識)。然而，在第1E圖的實施例中，其中設置各導體160的孔或通孔165具有成為錐形的壁。在一實施例中，孔或通孔165之錐形的壁具有0與30度間之相對於孔之中心線的角度167。孔165的錐形的壁可為使用以形成穿過玻璃芯150之孔的處理結果。如上述地，可使用以形成孔或通孔165的方法包含例如，壓印法、噴砂法、鑄造法、雷射鑽孔法、及蝕刻法。根據處理條件，任一上述之技術可形成具有錐形壁的孔165。
接著，請翻閱第1F圖，將描繪玻璃芯基板100之進一步的實施例。如第1E圖中之參考符號7所大致指示之基板100的一部分係以放大之視圖而顯示於第1F圖之中(關於相似之特徵係藉由相同的參考符號而辨識)。在第1F圖的實施例中，已將潤濕層(或黏著層)170設置於孔165的壁之上。潤濕層170的功能在於增加導電材料160與芯150之玻璃材料間的黏著度，且該潤濕層170可包含能增加黏著度於該等二材料之間的任何合適的材料。在一實施例中，該潤濕層170包含諸如例如鈦、鉻、鎳、及釩之金屬，以及該等金屬及/或其他金屬的合金。而且，該潤濕層170可使用諸如電鍍技術(電解電鍍或無電電鍍)、CVD、或PVD之任何合適的方法而沉積或形成。
在第2圖中所描繪者係包含玻璃芯基板100之總成200的實施例。請參閱第2圖，該總成200包含具有玻璃芯150以及第一側102及相對的第二側104的基板100。在基板之第一側102上所設置者係積體電路(IC)晶粒210。該IC晶粒210係藉由若干互連220而與基板100電性(及機械性)地耦接。在基板第二側104上的端子125(例如，陸地、接腳、焊料凸塊等等)(請參閱第1A圖)可使用以形成與諸如母板、主機板、或其他電路板之下一層組件的電性連接。第一表面232及具有面向晶粒的背面215之相對的第二表面234之散熱片或罩230係設置於晶粒210之上，且藉由一層熱介面材料240而與晶粒的背面215熱耦接(或機械性耦接)。黏著劑或密封劑290可使用以固定散熱片230至玻璃芯基板100的第一表面102。雖然並未顯示於第2圖之中，但在進一步的實施例中，散熱器(或其他冷卻裝置)可與散熱片230耦接，且另一層熱介面材料可設置於散熱片的第一表面232與散熱器(或其他裝置)之間。
IC晶粒210可包含任何類型的半導體裝置。在一實施例中，該IC晶粒210包含處理系統或裝置。例如，IC晶粒210可包含微處理器或繪圖處理器。IC晶粒210可執行來自具有任何數目之指令格式的任何數目之處理器架構的指令。在一實施例中，指令係例如由Intel Corporation所使用之“x86”指令。然而，在其他實施例中，處理器可執行來自其他架構或來自其他處理器設計者的指令。在另一實施例中，IC晶粒210包含記憶體裝置。依照進一步的實施例，IC晶粒210包含系統在晶片上(SoC)。在又一實施例中，IC晶粒210可包含數位電路、類比電路、或類比與數位電路二者的組合。
互連220係藉由例如焊料回流法來耦接基板第一表面102上的端子120(請參閱第1A圖)與IC晶粒210上的端子而形成。如上述地，基板端子120各可包含由任何合適的金屬或金屬之組合(例如，銅、鎳、鋁等等)所形成的接墊、柱、或間柱凸塊，以及晶粒端子亦可包含由任何合適的金屬或金屬之組合所形成的接墊、柱、或間柱凸塊。焊料(例如，以球或凸塊的形式)可設置於基板端子及/或晶粒端子之上，且該等端子可接著使用焊料回流法而接合。應瞭解的是，上述互連僅係可形成於基板100與IC晶粒210間之互連類型的一實例，且進一步地，可使用任何其他合適類型的互連。此外，可將一層底部填充劑材料(未顯示於第2圖之中)設置於互連220之周圍，以及在IC晶粒210與基板的第一側102之間。
散熱片230可由任何合適的熱傳導材料所構成，且可具有任何合適的形狀或結構。依據一實施例，散熱片230包含具有延伸朝向基板的第一側102之側壁(或壁)237的罩，而該壁(或該等壁)係藉由黏著劑290而固定至基板表面102。上述之罩有時候稱為集積之散熱片、或IHS。可使用以建構散熱片230的材料包含金屬(例如，銅及其合金)，熱傳導複合物，及熱傳導聚合物。
在第2圖中所描繪的實施例中，總成200包含單一IC晶粒210。然而，在其他的實施例中，該總成200可包含多重晶片封裝。例如，可將一或更多個其他的積體電路晶粒(例如，記憶體裝置、電壓調整器等等)設置於基板100之上。此外，可將諸如電容器及電感器之被動裝置設置於玻璃芯基板100之上，或選擇性地，整合至基板的組成結構130，140之內。做為實例，可將陣列電容器或薄膜電容器整合至基板100的組成結構130，140之內。在另一實施例中，可將諸如天線或RF屏蔽之無線組件設置於玻璃芯基板100之上，或整合至此基板的組成結構130，140之內。無論是否IC晶粒、被動裝置、或其他組件之該等額外的裝置均可設置在玻璃芯基板100的任一側102、104。
總成200可形成任何類型之計算裝置的一部分。依據一實施例，總成200可形成伺服器或桌上型電腦的一部分。在另一實施例中，總成200形成膝上型電腦或相似之行動計算裝置(例如，上網機電腦)的一部分。在進一步的實施例中，總成200包含諸如行動電話、智能手機、或行動連網裝置(MID)之手持式計算裝置的一部分。在又一實施例中，該總成200形成嵌入式計算裝置的一部分。
在第3圖中所描繪的係製作玻璃芯基板之各式各樣方法的實施例。該等各式各樣的方法及其實施例係進一步描繪於第4A至4F圖，第5A至5C圖，第6A至6C圖，第7A至7C圖，第8A至8C圖，第9A至9C圖，第10A至10C圖，第11A至11D圖，第12圖，第13圖，及第14圖中，且當在下文中指出時，請參閱該等圖式。
請參閱第3圖中之方塊305，在一實施例中，提供玻璃板。此係描繪於第4A圖之中，其中玻璃板410顯示於該處。該玻璃板包含第一表面412及與第一表面412大致平行之相對的第二表面414。玻璃板410可根據應用及/或所欲的特徵而包含任何合適類型的玻璃，且具有任何合適的厚度(請參閱上文之討論)。依據一實施例，玻璃板410具有使單一基板能形成的尺寸及組態。在進一步的實施例中，玻璃板410具有使二或更多個基板能形成的尺寸及組態(例如，玻璃板410包含將切割二或更多個基板之面板)。板410將具有與構成此板之玻璃材料相關聯的軟化溫度。
如第3圖之方塊310中所陳述地，孔或通孔係形成於該玻璃板之中。此係進一步地描繪於第4B圖之中，其中孔420已形成於玻璃板410之中，而各個孔自第一表面412延伸至板的第二表面414。在其他實施例中，一或更多個孔或通孔420並未完全地延伸貫穿玻璃板410的厚度。為了要形成該等孔420，可實施各式各樣的方法。在一實施例中，該等孔係藉由平版壓印技術而形成(請參閱第5A至5C圖)。在另一實施例中，該等孔係藉由滾輪壓印技術而形成(請參閱第6A至6B圖)。在進一步的實施例中，該等孔係藉由噴砂(噴粉或噴粒)技術而形成(請參閱第7A至7C圖)。現將各自更詳細地敘述用以形成孔420的該等實施例。然而，應瞭解的是，所揭示的實施例並未受限於第5A至7C圖中所敘述之該等孔形成技術，且進一步地，可使用其他的方法以形成孔於玻璃板之中(例如，雷射鑽孔法、蝕刻法等等)。
現請翻閱第5A圖，壓印工具510係連同玻璃板410而顯示。若干突出物520自該壓印工具510延伸，且該等突出物被各自地定尺寸、取向、及定位，以產生孔或通孔420的其中一者於玻璃板410之中。該壓印工具510可包含能形成孔於板410的玻璃材料中，且能耐受相關聯的處理溫度之任何合適的材料。在一實施例中，壓印工具510及突出物520的表面可包含塗佈或表面處理，以使得與玻璃材料的黏著力最小化(例如，為防止工具與玻璃之間的黏著)。
請參閱第5B圖，將玻璃板410升溫至軟化溫度，且使壓印工具510的突出物520插入至玻璃板410之內。突出物520將形成孔420於軟化的玻璃板410中。當與壓印工具510銜接時的同時，要加熱玻璃板410至軟化溫度以及維持該板於此溫度的時間量係根據例如構成板410的玻璃材料，最終之玻璃芯的所欲特徵，及將被使用的處理設備而定。
接著，請參閱第5C圖，將壓印工具510移開且將板410冷卻而使玻璃材料返回至固體狀態。孔420留在玻璃板410之中的對應於壓印工具510上之突出物520的位置處。在一實施例中，於壓印之後，可執行退火處理以減輕玻璃板410之內的內部應力。
現請翻閱第6A及6B圖，滾輪壓印工具610係連同玻璃板410而顯示。若干突出物620自該滾輪壓印工具610延伸，且該等突出物被各自地定尺寸、取向、及定位，以產生孔或通孔420的其中一者於玻璃板410之中。注意的是，為描繪之清楚及便利起見，在第6A至6B圖中僅顯示工具610上之突出物620的一部分(例如，突出物620可圍繞著工具610的整個周邊而延伸)。滾輪壓印工具610可圍繞著軸605而旋轉，且玻璃板410可放置於能相對於工具610而移動的支撐板或載具630之上(或選擇性地，工具610能相對於支撐板630而移動)。該壓印工具610可包含能形成孔於板410的玻璃材料中，且能耐受相關聯的處理溫度之任何合適的材料。在一實施例中，壓印工具610及突出物620的表面可包含塗佈或表面處理，以使得與玻璃材料的黏著力最小化。
將玻璃板410升溫至軟化溫度，且使壓印工具610的突出物620與玻璃板410銜接。該滾輪壓印工具610係藉由相對於工具610而移動玻璃板(請參閱箭頭8)，且同時旋轉工具610圍繞著軸605(請參閱箭頭9)，而與玻璃板410銜接。突出物620將形成孔420於軟化的玻璃板410之中。當與壓印工具610銜接時的同時，要加熱玻璃板410至軟化溫度以及維持該板於此溫度的時間量係根據例如構成板410的玻璃材料、最終之玻璃板的所欲特徵，及將被使用的處理設備而定。在玻璃板410已與滾輪壓印工具610銜接之後，將板410冷卻而使玻璃材料返回至固體狀態。孔420留在玻璃板之中的對應於壓印工具610上之突出物620的位置處。在一實施例中，於壓印之後，可執行退火處理以減輕玻璃板410之內的內部應力。
請參閱第7A圖，將一層阻體材料710設置於玻璃板410的第一表面412之上，且使此阻體層710圖案化而形成開口720。噴砂法將執行於玻璃板410之上，且該阻體層710可包含能耐受噴砂法的任何材料(例如，該阻體層係實質地不變於噴砂法，或選擇性地，該阻體層係以低於去除玻璃材料的速率而由噴砂法所去除)。而且，該阻體層應可修正於圖案化技術(例如，光微影術)，而致能開口720的形成。
請參閱第7B圖，噴砂法(其亦可稱作噴粉法或噴粒法)係執行於具有圖案化之阻體層710的玻璃板410之上。任何合適的噴砂技術及工具可利用任何合適的砂或粒子730而被使用。所使用的該等粒子將根據所使用的工具，方法特徵，及構成板410的玻璃材料而定。移動的粒子730將去除由阻體層710中之開口720所暴露的該等部分之玻璃板。該等移動的粒子730亦會攻擊阻體材料710，但係以低於玻璃基板410的速率，而允許孔420形成於開口720之唯一位置處。噴砂法可持續著，直至孔420自第一表面412延伸穿過玻璃板410而到第二表面414為止(雖然在所揭示之實施例的範疇之內，一或更多個孔420並不會完全地延伸貫穿玻璃板410)。在完成噴砂之後，如第7C圖中所示地，去除阻體材料710，且形成孔420於玻璃板410之中。
現請翻閱第3圖，且尤其是方塊315，在一實施例中，潤濕或黏著層可形成於通孔的壁之上。此係描繪於第4C圖之中，其中潤濕材料430的層已設置在孔420的壁425之上，以及在玻璃板410的第一表面412之上。任何合適的整片沉積法可使用以形成潤濕層430，例如電鍍技術(電解電鍍法或無電電鍍法)、CVD、或PVD。然後，將潤濕材料430自玻璃板的第一表面412去除，使得潤濕材料430僅留在通孔420的壁425之上，如第4D圖中所示。過多的潤濕材料430可藉由例如研磨處理或化學機械拋光技術而自表面412而予以去除。
如上述地，潤濕層430的功能在於增加板410的玻璃材料與將被沉積在孔420之中的導電材料間之黏著度。且該潤濕層430可包含能增加該等材料間之黏著度的任何合適的材料。在一實施例中，潤濕層430包含諸如例如鈦、鉻、鎳、或釩之金屬，以及該等及/或其他金屬的合金。然而，在其他實施例中，潤濕層並未沉積在玻璃板410中之通孔420的表面上(亦即，可省略對應於方塊315的步驟)。
如方塊320中所陳述地，在玻璃板中的孔係充填有導電材料，而形成延伸穿過玻璃板的導體。此係描繪於第4E圖之中，其中已將導電材料440設置於孔420之中。在第4A至4F圖的實施例中，導電材料440係設置於潤濕層430之上；但如上述地，在其他實施例中，此潤濕層並不存在。導電材料440可藉由任何合適的方法而沉積在通孔420之中，諸如例如絲網印刷技術、電鍍技術(電解電鍍法或無電電鍍法)、CVD、或PVD。形成導體於玻璃板410中之材料440可包含任何合適的導電材料，包括金屬、複合材料、及導電性聚合物。合適的金屬包含銅、錫、銀、金、鎳、鋁、及鎢，以及該等及/或其他金屬的合金。在一實施例中，任一該等金屬可以以糊狀物或粒子形成而沉積(例如，其中使用絲網印刷技術)，且燒結處理可在糊狀物的沉積之後執行。
請參閱方塊390，一或更多個組成的層係設置於玻璃板的各側(或僅一側)，而產生組成的結構，如上文所述地。此係顯示於第4F圖之中，其中第一組成結構450形成於玻璃板410的第一表面412之上，以及第二組成結構460形成於玻璃板之第二表面414上。各個組成的結構450，460可包含任何合適數目之電介質材料及金屬的交變層(例如，一或更多個)，且它們可藉由任何合適的技術而形成。該等組成結構的結構及形成係參照第1B至1F圖及上述所附之正文而更詳細地敘述。在一實施例中，導體440的至少一者係與最靠近玻璃板410之第一組成結構的金屬層耦接；以及在進一步的實施例中，導體440的至少一者係與最靠近玻璃板之第二組成結構的金屬層耦接。
請參閱方塊395，可將導電端子形成於玻璃板之上(端子並未顯示於第4A至4F圖之中)。第一組端子可形成於第一組成結構450之上，以及第二組端子可形成於第二組成結構460之上。該等端子的結構及形成係參照第1A至1F圖及上述所附之正文而更詳細地敘述。
如上述地，在一實施例中，玻璃板410包含對應於二或更多個基板的結構及特徵。在此實施例中，具有組成結構450，460的玻璃板410可成型為該等分離的基板(在端子的形成之前或之後)。
現請翻閱第3圖中的方塊325，在另一實施例中，具有孔的玻璃芯係由鑄造法所形成。鑄造法的實施例係顯示於第8A至8C圖中。請參閱第8A圖，鑄造模810包含若干突出物820，各突出物820被定尺寸、取向、及定位，以產生孔或通孔的其中一者於模壓的玻璃板中。該鑄造模810可包含能耐受與熔融玻璃相關聯的處理溫度之任何合適的材料。在一實施例中，鑄造模810及突出物820的表面可包含塗佈或表面處理，以使得與玻璃材料的黏著力最小化(例如，為防止模與玻璃之間的黏著)。
請參閱第8B圖，已針對足以轉換玻璃成為熔融液態之時間而被加熱至熔化溫度的玻璃材料405係設置於模810中。熔融的玻璃流入模810內且圍繞著突出物820，以致使孔將形成在對應於突出物820的位置處。然後，使玻璃冷卻，且接著，自模810移開，而提供具有孔420之鑄造的玻璃板410，如第8C圖中所示。使用以加熱及冷卻玻璃之時間及溫度輪廓將根據所使用的玻璃材料以及最終之玻璃板的所欲性質而定。在一實施例中，於鑄造之後，可執行退火處理以減輕玻璃板410內的內部應力。
在具有孔420之玻璃板410的鑄造之後，可製造出玻璃芯基板，如相對於方塊315、320、390、及395之上文所述。再者，在某些實施例中，可省略如方塊315中所示的潤濕層。
請參閱第3圖中之方塊330，在又一實施例中，玻璃芯係藉由提供具有嵌入之導線的玻璃體而形成。此係進一步描繪於第9A及9B圖之中，而顯示具有嵌入之導線920的玻璃體910。該等導線920係設置於孔930之內，其中該等孔930可在嵌入導線920於玻璃體910內之過程期間被形成。導線920可包含任何合適的導電材料(例如，銅、鋁、鎳、以及該等及/或其他金屬的合金)。玻璃體910可包含任何合適的玻璃材料，且可使用任何合適的方法或方法之組合而形成。依據一實施例，導線920係在其中形成玻璃體910之相同過程的期間被嵌入。例如，具有嵌入之導線920(在孔930內)的玻璃體910可使用擠壓法而形成。在其中使用具有嵌入之導線920的玻璃體910於玻璃芯製造之一實施例中，可省略通孔形成及金屬充填法。
在一實施例中，玻璃體910具有大致矩形之平行管狀物的形狀。玻璃體可具有表面912a及與該表面912a大致平行的相對表面912b，表面914a及與該表面914a大致平行的相對表面914b，以及表面916a及與該表面916a大致平行的相對表面916b。導線920(及孔930)自表面912a延伸穿過玻璃體910到相對表面912b，且該等導線可與表面914a-b及916a-b大致平行。雖然在橫剖面中顯示為大致圓形，但導線920可具有任何合適的形狀(例如，橢圓形、方形、六邊形等等)。而且，當從側面觀視時(請參閱第9B圖)，玻璃體910具有矩形的橫剖面；然而，應瞭解的是，所揭示的實施例並未受限於矩形或方形的橫剖面(例如，玻璃體910可具有圓形或橢圓形橫剖面等等)。
請參閱方塊335，一或更多個薄片係切割自玻璃體。此係描繪於第9C圖之中，其中切割工具及/或方法950係施加至玻璃體910以切割出薄片940。薄片940具有第一側942及與第一側942大致平行之相對的第二側944。而且，部分之嵌入的導線920留在切片940中且自第一側942延伸至第二側944(為簡明之緣故，與延伸穿過薄片940之厚度的導線920相關聯之隱藏的線僅顯示導線的一部分於第9C圖之中)。任何合適的切割工具或方法可使用以自玻璃體910切割出薄片940，例如雷射切割法或機械鋸開法。在一實施例中，在切割之後，可執行退火處理以減輕玻璃薄片940內之內部應力。
具有嵌入之導線部分920的切片940可使用以建構用於基板的玻璃芯，而導線部分920提供貫穿玻璃芯之厚度的導體。使用具有嵌入之導線做為導體之結構可排除通孔形成(例如，請參閱方塊310)及通孔金屬充填(例如，請參閱方塊320及315)的過程。在一實施例中，如第3圖之方塊340中所陳述地，可使用單一的薄片940做為用於基板的玻璃芯。一或更多個組成的層可形成於該芯940的第一及第二側942，944(或僅在該芯的一側)，且端子亦可形成於組成的結構之上(請參閱方塊390及395，以及上述所附之正本)。
在另一實施例中，如方塊345中所陳述地，切割自玻璃體之二或更多個薄片可接合在一起以形成玻璃芯。此係進一步地描繪於第10A及10B圖中，顯示切割自玻璃體910之二薄片940a及940b，各具有延伸穿過其個別厚度之嵌入的導線920(如上述地，為簡明之緣故，與導線920相關聯之隱藏的線僅顯示導線的一部分)。該二玻璃薄片940a、940b係分別地沿著薄片940a、940b之二面向的邊緣914a、914b而接合在一起，以形成具有導體920的玻璃芯1002。可使用任何合適的方法以接合或熔接該二薄片940a、940b在一起。例如，可使該等薄片940a-b一起在升高的溫度(例如，在軟化溫度或在軟化溫度之上)及/或壓力之下，而熔接該二玻璃片在一起。選擇性地，該等薄片940a-b可使用黏著劑而接合。
在第10A及10B圖中，切割自玻璃體910之二薄片940a-b係接合在一起而產生玻璃芯。然而，應瞭解的是，可使任何合適數目的薄片接合在一起，以產生具有任何所欲尺寸的玻璃芯。例如，如第10C圖中所示地，可將三個薄片940c、940d、940e接合在一起以形成玻璃芯1003。嵌入之導線920延伸貫穿玻璃芯1003的厚度。
與被接合之玻璃薄片的數目無關地，在將該等薄片熔接一起而成為玻璃芯1002或1003之後，可如上述地持續基板的製造過程。可將一或更多個組成的層形成於芯1002或1003的相對側(或僅其之一側)，且亦可將端子形成於組成的結構之上(請參閱方塊390及395，以及上述所附之正文)。
請參閱方塊350，在另一實施例中，係提供對齊元件。此係描繪於第11A及11B圖之中，其中配對的對齊元件1150、1160已被設置在玻璃體910(在第9A-9C圖與第11A-11D圖之間的相似特徵，而保持相同的符號指示於第11A-11D圖中)之中。當其中二或更多個玻璃薄片將被接合以形成芯時，可在接合過程之期間使用對齊元件1150、1160來彼此相對地對齊及取向該等薄片。該等配對之對齊元件可包含能使一玻璃薄片相對於另一玻璃薄片而對齊及/或取向的任何結構或特徵，以及任何合適數目的配對對齊特徵可設置於玻璃體910(且因而，在切割自玻璃體之任一薄片)之上。在所描繪的實施例中，具有二對齊元件1150，各包含部分嵌入於(或附著至)玻璃體910之表面914b中的導線。進一步地，具有二對齊元件1160，且各包含形成於玻璃體的相對表面914a中的切口。然而，亦可具有任何合適數目之配對的對齊元件(例如，三或更多個配對等等)。
該等對齊元件1150，1160可使用任何合適的技術而形成於，或設置於玻璃體910之上。依據一實施例，對齊元件1150係在其中嵌入導線920之相同過程的期間被設置在玻璃體910之上；且在進一步的實施例中，對齊元件1160亦可在產生玻璃體910之相同過程的期間形成(例如，導線920及1150可在亦造成切口1160的形成之擠壓過程的期間被設置在玻璃體910之上)。然而，在其他實施例中，該等對齊元件的任一者1150或1160可藉由個別的方法而設置於玻璃體910之上(例如，切口1160可在擠壓法之後藉由研磨法或切割法而形成，導線1150可使用黏著劑而設置於玻璃體910之上等等)。而且，該等對齊元件可包含能耐受任何隨後之處理溫度的任何合適之材料。在所描繪的實施例中，導線1150可包含諸如鎢、鉬、或鎳之金屬，以及該等及/或其他金屬的合金。依據一實施例，導線1150包含與所嵌入之導線920相同的金屬。依據另一實施例，導線1150包含具有約略與該體910的玻璃材料相同之CTE的金屬。
接著，如上述地，將具有對齊元件1150，1160之玻璃體910切割成為薄片(請參閱方塊335)。然後，可將二或更多個該等薄片接合而形成用於基板的玻璃芯(請參閱方塊345)。例如，如第11C圖中所示地，二薄片940a及940b已接合而形成玻璃芯1102。在玻璃薄片940a、940b的接合期間，對齊元件1150、1160銜接而彼此相互對齊該二片。做為進一步的實例，如第11D圖中所示地，三區段940c、940d、及940e已接合而形成玻璃芯1103。再者，該三區段940c-e之配對的對齊元件1150、1160銜接，而彼此相互對齊該三片。
與被接合之玻璃薄片的數目無關地，在已將該等薄片熔接一起而成為玻璃芯1102或1103之後，可如上述地持續基板的製造過程。可將一或更多個組成的層形成於芯1102或1103的相對側(或僅其之一側)，且亦可將端子形成於組成的結構之上(請參閱方塊390及395，以及上述所附之正文)。
在第11A至11D圖的實施例中，對齊導線1150係設置於導體920的陣列之內。依據一實施例，可將該等對齊導線1150使用做為穿過玻璃芯的導線(例如，可將對齊導線1150用作與導體920相似的功能)。然而，在其他的實施例中，該等對齊元件可位於導體之陣列的外面，且在又一實施例中，該等對齊元件可在接合完成之後去除。上述實施例係描繪於第12圖之中，其顯示已接合在一起而形成玻璃芯1200的五個玻璃薄片或區段1201、1202、1203、1204、及1205。若干導體1220延伸穿過各個玻璃區段1201~1205。各薄片之玻璃1201~1205亦包含配對的對齊元件1250、1260，該等對齊元件已在接合過程之期間被使用以對齊玻璃區段1201~1205。該等對齊元件1250，1260係定位於導體1220之陣列的外部。在一實施例中，於已執行玻璃接合而產生芯1200之後，可將包含對齊元件1250，1260之玻璃芯的部分予以去除。例如，可沿著線X-X及Y-Y切割玻璃芯1200，以去除該等對齊特徵1250、1260，且可使用任何合適的切割方法，以去除該芯的該等部分(例如，雷射切割法、鋸開法等等)。
在上述的實施例中，對齊元件包含圓形導線及配對的三角形切口。然而，應瞭解的是，上述對齊元件可具有任何合適的形狀和組態。例如，如第13圖中所示地，二玻璃薄片1301及1302將被接合在一起，且各個薄片包含對齊特徵1350及1360。對齊特徵1350包含導線，以及對齊特徵1360包含定尺寸以接納導線1350之一者的半圓形切口。做為進一步的實例，如第14圖中所示地，二玻璃區段1401及1402將被接合在一起，而各個薄片具有對齊元件1450及1460。對齊特徵1460包含切口(在此實例中，係以半圓形之形狀)，但對齊元件1450包含直接形成於玻璃區段1401、1402上的突出物(在此實例中之突出物亦係以半圓形之形狀)。在第14圖的實施例中，無需附著分離的對齊特徵(例如，對齊導線)，且配對的對齊特徵1450、1460二者均可在使用以產生可切割薄片1401、1402之玻璃體(具有嵌入之導線)的擠壓法期間被形成。
此時，應注意的是，該等圖式僅係提供做為協助瞭解所揭示之實施例的示意圖，且無需一定要由該等圖式來暗指限制。在某些實例中，由於描繪之簡明及便利的緣故，會描繪相對小之數目的特徵。例如，在該等圖式中所顯示之延伸穿過玻璃芯150(或410、1002、1003、1102、1103、1200)之導體60(或440、920、1220)的數目會實質地少於實際上所設置在此玻璃芯中之導體的數目。而且，該等圖會不按比例地繪製，且在某些情況中，為便利瞭解起見，已將線(例如，隱藏的線)省略。
玻璃材料可具有大約3.2ppm的CTE，雖然CTE值係溫度相依的，且亦將根據任何特殊玻璃材料的組成而變化。矽可具有大約2.6ppm的CTE，其亦係溫度相依的。典型地使用於封裝基板及電路板的結構中之有機聚合物基材料可具有大約12或更大的CTE(而且，其係溫度及組成相依的)。雖然如上述地，物質的CTE係溫度及組成相依的，但當與聚合物基之基板材料相較時，矽晶粒與下層基板間的失配係使用玻璃芯基板而大大地降低。此外，玻璃可具有大約75GPA的模量E，而一般所使用之有機聚合物基材料可具有大約25GPA的模量(E之值亦係相依於物質的組成)。因此，玻璃芯基板可在模量中提供三倍的增量，而在某些實施例中，可潛在提供對基板翹曲中之對應的三倍減量。玻璃之進一步的優點在於，其可以以比一般的聚合物材料更一致的平坦度而製造。
上述之在CTE失配及翹曲中的降低可使更小的間距能使用於晶粒對封裝之互連，以及致能更大數目之該等互連，而提供增加的I/O容量。例如，在一實施例中，當使用玻璃芯基板時，可達成50微米或更小的間距於晶粒對封裝之互連。大的基板翹曲會在晶片附著過程之期間導致未接觸之開路故障於晶粒對封裝之互連中，以及導致高的應力於晶粒本身之內(例如，在晶粒的層間電介質層，或ILD層之內)，而造成更低的可靠度。因此，所揭示之玻璃芯基板可致能更高I/O封裝的實施，且同時，維持或改善可靠度。
上述的詳細說明及附圖僅係描繪性且非限制性。它們主要針對所揭示的實施例之清楚及加強的瞭解而提供，且無需一定要從該處來瞭解限制。對於本文中所描述之實施例的種種添加、刪除、及修正可由熟習於本項技藝之該等人士想出，而不會背離所揭示之實施例的精神以及附錄申請專利範圍的範疇。
100．．．基板
150、1002、1003、1200．．．芯
102、942．．．第一側
104、944．．．相對的第二側
108、158．．．周邊
152、232、412．．．第一表面
154、234、414．．．相對的第二表面
160．．．導體
165、139a~139c、149a~149c、420、930．．．孔或通孔
120、125．．．端子
130、140、450、460．．．組成的結構
133a~133d、143a~143d．．．電介質材料層
136a~136c、146a~146c、136x、146x．．．金屬層
167．．．角度
170、430．．．潤濕層
200．．．總成
210．．．IC晶粒
220．．．互連
230．．．散熱片或罩
215．．．晶粒之背面
240．．．熱介面材料
290．．．黏著劑或密封劑
237．．．側壁
305~395．．．方塊
410．．．玻璃板
510．．．壓印工具
520、620、820．．．突出物
610．．．滾輪壓印工具
630．．．支撐板或載具
605．．．軸
710．．．阻體材料
720．．．開口
730．．．砂或粒子
425．．．壁
440．．．材料
810．．．鑄造模
405．．．玻璃材料
910．．．玻璃體
920．．．導線
912a、912b、914a、914b、916a、916b．．．表面
940、940a、940b、940c、940d、940e、1201~1205，1301、1302、1401、1402．．．薄片
950．．．切割工具及/或方法
1150、1160、1350、1360、1250、1260．．．對齊元件
第1A圖係示意圖，顯示玻璃芯基板的一實施例之平面視圖；
第1B圖係示意圖，顯示當沿著第1A圖的線B-B所取得時之第1A圖的玻璃芯基板之橫剖面正視圖；
第1C圖係示意圖，顯示第1B圖之橫剖面的一部分且描繪玻璃芯基板的另一實施例；
第1D圖係示意圖，顯示第1B圖之橫剖面的一部分且描繪玻璃芯基板的進一步實施例；
第1E圖係示意圖，顯示第1B圖之橫剖面的一部分且描繪玻璃芯基板的又一實施例；
第1F圖係示意圖，顯示第1E圖的一部分且描繪玻璃芯基板的再一實施例；
第2圖係示意圖，顯示包含玻璃芯基板的實施例之積體電路總成的橫剖面正視圖；
第3圖係方塊圖，描繪形成玻璃芯基板之各式各樣方法的實施例；
第4A至4F圖係示意圖，描繪形成孔於玻璃芯中之方法的實施例；
第5A至5C圖係示意圖，描繪形成孔於玻璃芯中之選擇性方法的實施例；
第6A至6B圖係示意圖，描繪形成孔於玻璃芯中之進一步選擇性方法的實施例；
第7A至7C圖係示意圖，描繪形成孔於玻璃芯中之又一選擇性方法的實施例；
第8A至8C圖係示意圖，描繪形成孔於玻璃芯中之再一選擇性方法的實施例；
第9A圖係示意圖，顯示具有嵌入之金屬導線的玻璃體之實施例的透視圖；
第9B圖係示意圖，顯示第9A圖中所示之具有嵌入之金屬導線的玻璃體之側面正視圖；
第9C圖係示意圖，顯示來自第9A-9B圖的玻璃體之薄片切割的透視圖；
第10A至10C圖係示意圖，描繪來自第9A-9B圖的玻璃體之二或更多個薄片的接合之實施例；
第11A圖係示意圖，顯示具有嵌入之金屬導線及對齊元件的玻璃體之另一實施例的透視圖；
第11B圖係示意圖，顯示如第11A圖中所示之具有嵌入之金屬導線及對齊元件的玻璃體之側面正視圖；
第11C-11D圖係示意圖，描繪來自第11A-11B圖的玻璃體之二或更多個薄片的接合之實施例；
第12圖係示意圖，描繪切割自具有嵌入之金屬導線及對齊元件的玻璃體之分段的接合之另一實施例；
第13圖係示意圖，描繪切割自具有嵌入之金屬導線及對齊元件的玻璃體之分段的接合之進一步實施例；以及
第14圖係示意圖，描繪切割自具有嵌入之金屬導線及對齊元件的玻璃體之分段的接合之又一實施例。
100．．．基板
102．．．第一側
108．．．周邊
110．．．晶粒區
120．．．端子
125．．．端子

Claims (26)

  1. 一種玻璃芯基板，包含：由非晶形固體玻璃組成的非晶形固體玻璃芯，該非晶形固體玻璃芯具有第一表面及相對的第二表面；若干導體，始於該第一表面且止於該第二表面的延伸穿過該非晶形固體玻璃芯，其中該等導體包括充填有單一導電材料之穿過該非晶形固體玻璃芯的開口；至少一電介質層及至少一金屬層，係設置於該非晶形固體玻璃芯之該第一表面處，其中在該第一表面處之該至少一金屬層係與該等導體的至少一者電性耦接；至少一電介質層及至少一金屬層，係設置於該非晶形固體玻璃芯之該第二表面處，其中在該第二表面處之該至少一金屬層係與該等導體的至少一者電性耦接。
  2. 如申請專利範圍第1項之玻璃芯基板，其中該非晶形固體玻璃芯包含單片之玻璃。
  3. 如申請專利範圍第1項之玻璃芯基板，其中該非晶形固體玻璃芯包含二或更多段接合在一起的玻璃。
  4. 如申請專利範圍第1項之玻璃芯基板，其中該等導體各包含孔及導電材料，該孔係形成於該非晶形固體玻璃芯之中且該導電材料係設置於該孔之中。
  5. 如申請專利範圍第4項之玻璃芯基板，進一步包含潤濕層，設置於該孔的壁上。
  6. 如申請專利範圍第4項之玻璃芯基板，其中該導電材料包含金屬。
  7. 如申請專利範圍第4項之玻璃芯基板，其中該孔之壁係以相對於該孔之中心線的角度而成錐形。
  8. 如申請專利範圍第1項之玻璃芯基板，其中該等導體各包含金屬導線，該金屬導線係嵌入於該非晶形固體玻璃芯之中。
  9. 如申請專利範圍第1項之玻璃芯基板，其中設置在該非晶形固體玻璃芯之該第一表面處的該至少一金屬層係設置直接鄰接於該第一表面，且其中設置在該非晶形固體玻璃芯之該第二表面處之該至少一金屬層係設置直接鄰接於該第二表面。
  10. 如申請專利範圍第1項之玻璃芯基板，進一步包含：第一組端子，係設置於該非晶形固體玻璃芯的第一側之上，該第一組端子要與積體電路(IC)晶粒上之對應陣列的端子配對；以及第二組端子，係設置於該非晶形固體玻璃芯的第二側之上，該第二組端子要與下一層的組件上之對應陣列的端子配對。
  11. 一種製造玻璃芯基板的方法，包含：形成若干孔於非晶形固體玻璃板之中，該非晶形固體玻璃板具有第一表面及相對的第二表面，該第二表面係與該第一表面實質平行，各個孔自該第一表面延伸至該第二表面，其中該等孔係藉由選擇自包含壓印法、噴砂法、及鑄造法之組群的處理而形成； 設置單一導電材料於該等孔的各個孔之中，以形成導體於該各個孔之中；設置至少一電介質層及至少一金屬層於該非晶形固體玻璃板之該第一表面處，且電性耦接該第一表面處之該至少一金屬層與該等導體的至少一者；以及設置至少一電介質層及至少一金屬層於該非晶形固體玻璃板之該第二表面處，且電性耦接該第二表面處之該至少一金屬層與該等導體的至少一者。
  12. 如申請專利範圍第11項之製造玻璃芯基板的方法，進一步包含在設置該導電材料之前，設置潤濕層於該各個孔的壁上。
  13. 如申請專利範圍第12項之製造玻璃芯基板的方法，其中該導電材料包含金屬。
  14. 如申請專利範圍第11項之製造玻璃芯基板的方法，其中該各個孔之壁係以相對於該孔之中心線的角度而成錐形。
  15. 如申請專利範圍第11項之製造玻璃芯基板的方法，其中設置在該非晶形固體玻璃板之該第一表面處的該至少一金屬層係設置直接鄰接於該第一表面，且其中設置在該非晶形固體玻璃板之該第二表面處之該至少一金屬層係設置直接鄰接於該第二表面。
  16. 如申請專利範圍第11項之製造玻璃芯基板的方法，進一步包含：設置第一組端子於該非晶形固體玻璃板的第一側，該 第一組端子要與積體電路(IC)晶粒上之對應陣列的端子配對；以及設置第二組端子於該非晶形固體玻璃板的第二側，該第二組端子要與下一層的組件上之對應陣列的端子配對。
  17. 一種製造玻璃芯基板的方法，包含：設置非晶形固體玻璃體，該非晶形固體玻璃體具有若干嵌入之導線；以及自該非晶形固體玻璃體切割成薄片，各個薄片具有第一表面及相對的第二表面，該第二表面係與該第一表面實質平行，其中各個嵌入之導線的一部分保持於各個薄片之中，且自該薄片之該第一表面延伸至該第二表面，各個嵌入之導線部分提供對應數目之導體的其中一者；其中一或更多個該等薄片提供非晶形固體玻璃芯以供基板之用。
  18. 如申請專利範圍第17項之製造玻璃芯基板的方法，其中該等薄片之單一薄片提供該非晶形固體玻璃芯。
  19. 如申請專利範圍第17項之製造玻璃芯基板的方法，進一步包含接合二或更多個該等薄片在一起以提供該非晶形固體玻璃芯。
  20. 如申請專利範圍第19項之製造玻璃芯基板的方法，其中該非晶形固體玻璃體包含對齊元件，該方法進一步包含當接合該二或更多個薄片在一起的同時，使用該等對齊元件來對齊該二或更多個薄片。
  21. 如申請專利範圍第19項之製造玻璃芯基板的方 法，其中該二或更多個薄片係藉由熔接處理而接合。
  22. 如申請專利範圍第17項之製造玻璃芯基板的方法，進一步包含：設置至少一電介質層及至少一金屬層於該非晶形固體玻璃芯之該第一表面處，且電性耦接該第一表面處之該至少一金屬層與該等導體的至少一者；以及設置至少一電介質層及至少一金屬層於該非晶形固體玻璃芯之該第二表面處，且電性耦接該第二表面處之該至少一金屬層與該等導體的至少一者。
  23. 如申請專利範圍第17項之製造玻璃芯基板的方法，進一步包含：設置第一組端子於該非晶形固體玻璃芯的第一側，該第一組端子要與積體電路(IC)晶粒上之對應陣列的端子配對；以及設置第二組端子於該非晶形固體玻璃芯的第二側，該第二組端子要與下一層的組件上之對應陣列的端子配對。
  24. 如申請專利範圍第17項之製造玻璃芯基板的方法，其中各個薄片係藉由選擇自包含雷射切割法和機械鋸開法之組群的處理而自該非晶形固體玻璃體切割成。
  25. 如申請專利範圍第17項之製造玻璃芯基板的方法，其中具有嵌入之導線的該非晶形固體玻璃體係藉由擠壓法而形成。
  26. 如申請專利範圍第25項之製造玻璃芯基板的方法，進一步包含在該擠壓法之期間設置於該非晶形固體玻 璃體之上的對齊元件。
TW99136723A 2009-12-17 2010-10-27 用於積體電路裝置之玻璃芯基板及其製造方法 TWI467716B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/653,710 US8207453B2 (en) 2009-12-17 2009-12-17 Glass core substrate for integrated circuit devices and methods of making the same

Publications (2)

Publication Number Publication Date
TW201138032A TW201138032A (en) 2011-11-01
TWI467716B true TWI467716B (zh) 2015-01-01

Family

ID=44149495

Family Applications (1)

Application Number Title Priority Date Filing Date
TW99136723A TWI467716B (zh) 2009-12-17 2010-10-27 用於積體電路裝置之玻璃芯基板及其製造方法

Country Status (7)

Country Link
US (3) US8207453B2 (zh)
KR (2) KR101389626B1 (zh)
CN (1) CN102668068B (zh)
DE (1) DE112010004890B4 (zh)
IN (1) IN2012DN03163A (zh)
TW (1) TWI467716B (zh)
WO (1) WO2011084235A2 (zh)

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9420707B2 (en) * 2009-12-17 2016-08-16 Intel Corporation Substrate for integrated circuit devices including multi-layer glass core and methods of making the same
US8207453B2 (en) * 2009-12-17 2012-06-26 Intel Corporation Glass core substrate for integrated circuit devices and methods of making the same
WO2011109648A1 (en) * 2010-03-03 2011-09-09 Georgia Tech Research Corporation Through-package-via (tpv) structures on inorganic interposer and methods for fabricating same
WO2012061304A1 (en) * 2010-11-02 2012-05-10 Georgia Tech Research Corporation Ultra-thin interposer assemblies with through vias
TWI416679B (zh) * 2010-12-06 2013-11-21 Ind Tech Res Inst 半導體結構及其製造方法
WO2013133827A1 (en) 2012-03-07 2013-09-12 Intel Corporation Glass clad microelectronic substrate
US9497849B2 (en) * 2012-07-10 2016-11-15 Ibiden Co., Ltd. Printed wiring board
US20140027163A1 (en) * 2012-07-30 2014-01-30 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method for manufacturing the same
US9001520B2 (en) 2012-09-24 2015-04-07 Intel Corporation Microelectronic structures having laminated or embedded glass routing structures for high density packaging
US10622310B2 (en) * 2012-09-26 2020-04-14 Ping-Jung Yang Method for fabricating glass substrate package
US9615453B2 (en) * 2012-09-26 2017-04-04 Ping-Jung Yang Method for fabricating glass substrate package
KR101472640B1 (ko) * 2012-12-31 2014-12-15 삼성전기주식회사 회로 기판 및 회로 기판 제조방법
KR20150130367A (ko) * 2013-03-07 2015-11-23 스미또모 베이크라이트 가부시키가이샤 장치, 접착제용 조성물, 접착 시트
JP2014236102A (ja) * 2013-05-31 2014-12-15 凸版印刷株式会社 貫通電極付き配線基板、その製造方法及び半導体装置
KR20150014167A (ko) * 2013-07-29 2015-02-06 삼성전기주식회사 유리 코어가 구비된 인쇄회로기판
KR101483875B1 (ko) * 2013-07-31 2015-01-16 삼성전기주식회사 글라스 코어기판 및 그 제조방법
KR20150042042A (ko) * 2013-10-10 2015-04-20 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR101580287B1 (ko) 2014-05-02 2015-12-24 삼성전기주식회사 인쇄회로기판, 인쇄회로기판 스트립 및 그 제조방법
RU2654302C2 (ru) * 2014-05-06 2018-05-17 Интел Корпорейшн Многослойная корпусная сборка со встроенной антенной
US9875980B2 (en) * 2014-05-23 2018-01-23 Amkor Technology, Inc. Copper pillar sidewall protection
SG11201608947SA (en) * 2014-06-16 2016-11-29 Intel Corp Embedded memory in interconnect stack on silicon die
KR20150145451A (ko) * 2014-06-19 2015-12-30 삼성전기주식회사 기판 스트립, 기판 판넬 및 기판 스트립의 제조방법
JP2016009844A (ja) * 2014-06-26 2016-01-18 ソニー株式会社 半導体装置および半導体装置の製造方法
JP2016046361A (ja) * 2014-08-22 2016-04-04 凸版印刷株式会社 ガラスインターポーザ
KR102281459B1 (ko) 2014-11-05 2021-07-27 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR101629435B1 (ko) 2014-11-10 2016-06-10 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP6539992B2 (ja) * 2014-11-14 2019-07-10 凸版印刷株式会社 配線回路基板、半導体装置、配線回路基板の製造方法、半導体装置の製造方法
KR102333081B1 (ko) 2015-06-18 2021-12-01 삼성전기주식회사 인쇄회로기판
KR20170004260A (ko) 2015-07-01 2017-01-11 삼성전기주식회사 인쇄회로기판 및 그 제조방법
CN107046018B (zh) * 2015-09-16 2020-06-02 杨秉荣 玻璃基板封装及其制造方法
US10453786B2 (en) 2016-01-19 2019-10-22 General Electric Company Power electronics package and method of manufacturing thereof
US10893603B2 (en) * 2016-12-28 2021-01-12 Tatsuta Electric Wire & Cable Co., Ltd. Heat dissipation substrate, heat dissipation circuit structure body, and method for manufacturing the same
JP6810617B2 (ja) * 2017-01-16 2021-01-06 富士通インターコネクトテクノロジーズ株式会社 回路基板、回路基板の製造方法及び電子装置
TWI697077B (zh) * 2017-01-24 2020-06-21 美商通用電機股份有限公司 功率電子封裝及其製造方法
US11078112B2 (en) * 2017-05-25 2021-08-03 Corning Incorporated Silica-containing substrates with vias having an axially variable sidewall taper and methods for forming the same
US10211137B2 (en) 2017-06-08 2019-02-19 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US10947148B2 (en) 2017-08-07 2021-03-16 Seagate Technology Llc Laser beam cutting/shaping a glass substrate
US11393745B2 (en) * 2017-09-29 2022-07-19 Intel Corporation Semiconductor packages with embedded interconnects
US10689286B2 (en) 2017-10-13 2020-06-23 Seagate Technology Llc Separation of glass shapes using engineered induced thermal gradients after process cutting
EP3476797B1 (en) * 2017-10-31 2020-02-12 Honeywell International Inc. Method of depositing electrodes and electrolyte on microelectromechanical system electrochemical sensors
US11152294B2 (en) * 2018-04-09 2021-10-19 Corning Incorporated Hermetic metallized via with improved reliability
US11616283B2 (en) * 2018-09-05 2023-03-28 Intel Corporation 5G mmWave antenna architecture with thermal management
CN109559886B (zh) * 2018-12-10 2020-10-27 国网山东省电力公司乳山市供电公司 一种调压器绕组制作方法
JP7492969B2 (ja) 2019-02-21 2024-05-30 コーニング インコーポレイテッド 銅金属化貫通孔を有するガラスまたはガラスセラミック物品およびその製造方法
CN112312649A (zh) * 2019-08-01 2021-02-02 中兴通讯股份有限公司 一种印制电路板的叠孔结构、散热结构及制作方法
US11694906B2 (en) * 2019-09-03 2023-07-04 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices
US20220189880A1 (en) * 2020-12-16 2022-06-16 Srinivas V. Pietambaram Microelectronic structures including glass cores
WO2023043608A1 (en) * 2021-09-14 2023-03-23 Corning Incorporated Methods and apparatus for manufacturing an electronic apparatus
US20230089096A1 (en) * 2021-09-21 2023-03-23 Intel Corporation Multiple dies coupled with a glass core substrate

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001053191A (ja) * 1999-08-05 2001-02-23 Fujitsu Ltd 電極突起を導出した基板及びその製造方法
US20050012217A1 (en) * 2002-12-11 2005-01-20 Toshiaki Mori Multilayer wiring board and manufacture method thereof
US6989604B1 (en) * 2002-06-06 2006-01-24 Advanced Micro Devices, Inc. Conformal barrier liner in an integrated circuit interconnect
US20080149384A1 (en) * 2006-12-21 2008-06-26 Ngk Spark Plug Co., Ltd. Multilayer wiring board and power supply structure to be embedded in multilayer wiring board

Family Cites Families (129)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3958317A (en) * 1974-09-25 1976-05-25 Rockwell International Corporation Copper surface treatment for epoxy bonding
US4221047A (en) * 1979-03-23 1980-09-09 International Business Machines Corporation Multilayered glass-ceramic substrate for mounting of semiconductor device
US4379553A (en) 1979-07-20 1983-04-12 General Electric Company Bowling lane with fire retardant decorative surface
US4327143A (en) * 1981-01-23 1982-04-27 Westinghouse Electric Corp. Moisture resistant laminates impregnated with an impregnating composition comprising epoxy resin and a dicyandiamide derivative
US4664309A (en) * 1983-06-30 1987-05-12 Raychem Corporation Chip mounting device
US4622058A (en) 1984-06-22 1986-11-11 International Business Machines Corporation Formation of a multi-layer glass-metallized structure formed on and interconnected to multi-layered-metallized ceramic substrate
JPS61116881A (ja) 1984-11-12 1986-06-04 Nippon Soken Inc 電極の接続方法
US4639543A (en) * 1985-02-04 1987-01-27 Richard J. Birch Semiconductor devices having a metallic glass substrate
JPH0634452B2 (ja) 1985-08-05 1994-05-02 株式会社日立製作所 セラミツクス回路基板
US4828597A (en) 1987-12-07 1989-05-09 General Electric Company Flexible glass fiber mat bonding method
JPH01247041A (ja) * 1988-03-28 1989-10-02 Meiji Seika Kaisha Ltd 高圧ガス封入キャンデイーの製造方法
DE3830364C1 (zh) * 1988-09-07 1990-01-18 Schott Glaswerke, 6500 Mainz, De
DE68927499D1 (de) * 1988-09-30 1997-01-09 Right Hemisphere Pty Ltd Fernsehprogramm-verteilungssystem
JP2598152B2 (ja) * 1990-04-28 1997-04-09 シャープ株式会社 タッチパネル
US5294238A (en) * 1991-03-27 1994-03-15 Semiconductor Energy Laboratory Co., Ltd. Glass substrate for a semiconductor device and method for making same
US5253319A (en) * 1992-02-24 1993-10-12 Corning Incorporated Planar optical waveguides with planar optical elements
JPH05267853A (ja) 1992-03-23 1993-10-15 Nec Toyama Ltd 多層プリント配線板の製造方法
US5466488A (en) 1993-02-08 1995-11-14 Mitsubishi Materials Corporation Method of making glazed AlN substrate with an Al2 O3 -SiO2 interfacial layer
JPH06237081A (ja) 1993-02-10 1994-08-23 Matsushita Electric Ind Co Ltd 多層セラミック基板の製造方法
JP3102192B2 (ja) * 1993-03-18 2000-10-23 株式会社日立製作所 多層配線基板の製造方法
US5455385A (en) * 1993-06-28 1995-10-03 Harris Corporation Multilayer LTCC tub architecture for hermetically sealing semiconductor die, external electrical access for which is provided by way of sidewall recesses
US5585675A (en) * 1994-05-11 1996-12-17 Harris Corporation Semiconductor die packaging tub having angularly offset pad-to-pad via structure configured to allow three-dimensional stacking and electrical interconnections among multiple identical tubs
JP2595909B2 (ja) * 1994-09-14 1997-04-02 日本電気株式会社 半導体装置
US5705855A (en) * 1995-01-13 1998-01-06 Motorola, Inc. Integrated circuit for directly attaching to a glass substrate and method for manufacturing the same
JPH0917919A (ja) 1995-06-29 1997-01-17 Fujitsu Ltd 半導体装置
US5917652A (en) * 1996-02-05 1999-06-29 Minnesota Mining And Manufacturing Company Durable retroreflective elements
TW322591B (zh) * 1996-02-09 1997-12-11 Handotai Energy Kenkyusho Kk
JP2959480B2 (ja) * 1996-08-12 1999-10-06 日本電気株式会社 半導体装置及びその製造方法
US5981880A (en) * 1996-08-20 1999-11-09 International Business Machines Corporation Electronic device packages having glass free non conductive layers
JP2002509644A (ja) * 1996-10-17 2002-03-26 ノキア モービル フォーンズ リミティド ガラス基板上に薄膜バルク音波共振器（ｆｂａｒ）を作る方法
EP0838980B1 (en) * 1996-10-25 2006-03-08 Canon Kabushiki Kaisha Glass circuit substrate and fabrication method thereof
JP3395621B2 (ja) 1997-02-03 2003-04-14 イビデン株式会社 プリント配線板及びその製造方法
JP3961092B2 (ja) * 1997-06-03 2007-08-15 株式会社東芝 複合配線基板、フレキシブル基板、半導体装置、および複合配線基板の製造方法
AU751890B2 (en) * 1997-10-24 2002-08-29 Agfa-Gevaert Naamloze Vennootschap A laminate comprising a thin borosilicate glass substrate as a constituting layer
EP0985228A1 (en) * 1998-03-02 2000-03-15 Koninklijke Philips Electronics N.V. Semiconductor device comprising a glass supporting body onto which a substrate with semiconductor elements and a metallization is attached by means of an adhesive
US6154176A (en) 1998-08-07 2000-11-28 Sarnoff Corporation Antennas formed using multilayer ceramic substrates
JP2000119047A (ja) 1998-10-08 2000-04-25 Nippon Sheet Glass Co Ltd 合わせガラス体とその製造方法
JP4221859B2 (ja) 1999-02-12 2009-02-12 株式会社デンソー 半導体装置の製造方法
US6539750B1 (en) * 1999-04-30 2003-04-01 Matsushita Electric Industrial Co., Ltd. Glass substrate forming mold and production method for glass substrate
JP3756041B2 (ja) * 1999-05-27 2006-03-15 Ｈｏｙａ株式会社 多層プリント配線板の製造方法
EP2086299A1 (en) 1999-06-02 2009-08-05 Ibiden Co., Ltd. Multi-layer printed circuit board and method of manufacturing multi-layer printed circuit board
US6413620B1 (en) 1999-06-30 2002-07-02 Kyocera Corporation Ceramic wiring substrate and method of producing the same
WO2001011932A1 (fr) * 1999-08-06 2001-02-15 Ibiden Co., Ltd. Solution de galvanoplastie, procede de fabrication d'une carte imprimee multicouche au moyen de ladite solution, et carte imprimee multicouche
EP1137332B1 (en) * 1999-09-02 2006-11-22 Ibiden Co., Ltd. Printed wiring board and method of producing the same and capacitor to be contained in printed wiring board
DE60027141T2 (de) * 1999-10-26 2006-12-28 Ibiden Co., Ltd., Ogaki Gedruckte mehrschichtleiterplatte und herstellungsverfahren für gedruckte mehrschichtleiterplatte
TW512653B (en) 1999-11-26 2002-12-01 Ibiden Co Ltd Multilayer circuit board and semiconductor device
EP1990833A3 (en) * 2000-02-25 2010-09-29 Ibiden Co., Ltd. Multilayer printed circuit board and multilayer printed circuit board manufacturing method
DE10019355A1 (de) * 2000-04-18 2001-10-31 Schott Glas Glaskörper mit erhöhter Festigkeit
JP2001307547A (ja) * 2000-04-25 2001-11-02 Murata Mfg Co Ltd 導電性組成物およびそれを用いた印刷回路板
JP3407716B2 (ja) 2000-06-08 2003-05-19 株式会社村田製作所 複合積層電子部品
JP2001354439A (ja) * 2000-06-12 2001-12-25 Matsushita Electric Ind Co Ltd ガラス基板の加工方法および高周波回路の製作方法
TWI242398B (en) 2000-06-14 2005-10-21 Matsushita Electric Ind Co Ltd Printed circuit board and method of manufacturing the same
DE10034507C1 (de) * 2000-07-15 2002-02-21 Schott Glas Verfahren zum Erzeugen von Mikrostrukturen auf Glas- oder Kunststoffsubstraten nach der Heißformtechnologie und zugehöriges Formgebungswerkzeug
US6518514B2 (en) * 2000-08-21 2003-02-11 Matsushita Electric Industrial Co., Ltd. Circuit board and production of the same
JP4372330B2 (ja) * 2000-10-30 2009-11-25 富士通株式会社 分布型光増幅装置、光通信用の局および光通信システム
US6577490B2 (en) * 2000-12-12 2003-06-10 Ngk Spark Plug Co., Ltd. Wiring board
JP2002290030A (ja) * 2001-03-23 2002-10-04 Ngk Spark Plug Co Ltd 配線基板
JP3905325B2 (ja) * 2001-04-23 2007-04-18 富士通株式会社 多層プリント配線板
JP4092890B2 (ja) * 2001-05-31 2008-05-28 株式会社日立製作所 マルチチップモジュール
JP2002366051A (ja) 2001-06-08 2002-12-20 Sanyo Electric Co Ltd 集積回路チップ及びこれを用いた表示装置
TWI224382B (en) * 2001-07-12 2004-11-21 Hitachi Ltd Wiring glass substrate and manufacturing method thereof, conductive paste and semiconductor module used for the same, and conductor forming method
JP4485790B2 (ja) * 2001-08-24 2010-06-23 ショット アクチエンゲゼルシャフト 微小電気機械部品を製造するためのプロセス
JP2003110238A (ja) 2001-09-28 2003-04-11 Murata Mfg Co Ltd ガラスセラミック多層基板の製造方法
TWI312166B (en) * 2001-09-28 2009-07-11 Toppan Printing Co Ltd Multi-layer circuit board, integrated circuit package, and manufacturing method for multi-layer circuit board
JP4079699B2 (ja) * 2001-09-28 2008-04-23 富士通株式会社 多層配線回路基板
JP2003142804A (ja) 2001-10-31 2003-05-16 Kyocera Corp 回路基板
US6673698B1 (en) * 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
DE10215654A1 (de) * 2002-04-09 2003-11-06 Infineon Technologies Ag Elektronisches Bauteil mit mindestens einem Halbleiterchip und Flip-Chip-Kontakten sowie Verfahren zu seiner Herstellung
US7260890B2 (en) * 2002-06-26 2007-08-28 Georgia Tech Research Corporation Methods for fabricating three-dimensional all organic interconnect structures
US7102367B2 (en) * 2002-07-23 2006-09-05 Fujitsu Limited Probe card and testing method of semiconductor chip, capacitor and manufacturing method thereof
WO2004021031A1 (ja) * 2002-08-30 2004-03-11 Nittobo Acoustic Engineering Co.,Ltd. 音源探査システム
EP1535315B1 (de) * 2002-09-06 2010-11-24 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Glasartiges flächensubstrat, seine verwendung und verfahren zu seiner herstellung
TW560698U (en) * 2002-09-09 2003-11-01 Via Tech Inc Structure of chip package
JP3822549B2 (ja) * 2002-09-26 2006-09-20 富士通株式会社 配線基板
TWI227050B (en) * 2002-10-11 2005-01-21 Sanyo Electric Co Semiconductor device and method for manufacturing the same
KR100919674B1 (ko) 2002-12-27 2009-10-06 주식회사 하이닉스반도체 반도체 소자의 제조 방법
CN100477891C (zh) * 2003-01-16 2009-04-08 富士通株式会社 多层布线基板及其制造方法、纤维强化树脂基板制造方法
EP1603170B1 (en) * 2003-03-10 2018-08-01 Toyoda Gosei Co., Ltd. Method for manufacturing a solid-state optical element device
JP2005005488A (ja) 2003-06-12 2005-01-06 Dainippon Printing Co Ltd 半導体モジュールおよびそれらの製造方法
JP2005045150A (ja) * 2003-07-25 2005-02-17 Matsushita Electric Ind Co Ltd 中間接続用配線基材および多層配線基板、ならびにこれらの製造方法
US20080164057A1 (en) * 2003-07-30 2008-07-10 Hiroyuki Mori Printed Wiring Board And Method Of Manufacturing Same
KR100826067B1 (ko) * 2003-09-09 2008-04-29 호야 가부시키가이샤 양면 배선 글래스 기판의 제조 방법
JP2005144622A (ja) * 2003-11-18 2005-06-09 Seiko Epson Corp 構造体の製造方法、液滴吐出ヘッド、液滴吐出装置
JP3965695B2 (ja) * 2004-01-30 2007-08-29 船井電機株式会社 液晶表示装置
JP4387231B2 (ja) * 2004-03-31 2009-12-16 新光電気工業株式会社 キャパシタ実装配線基板及びその製造方法
US6976306B1 (en) * 2004-07-12 2005-12-20 Unitech Printed Circuit Board Corporation Modular method for manufacturing circuit board
JP4528062B2 (ja) * 2004-08-25 2010-08-18 富士通株式会社 半導体装置およびその製造方法
US7339260B2 (en) * 2004-08-27 2008-03-04 Ngk Spark Plug Co., Ltd. Wiring board providing impedance matching
DE102004049233A1 (de) * 2004-10-09 2006-04-20 Schott Ag Verfahren zur Mikrostrukturierung von Substraten aus Flachglas
KR100701205B1 (ko) 2005-01-12 2007-03-29 박성호 적층재 접합방법 및 그 장치
KR100594327B1 (ko) * 2005-03-24 2006-06-30 삼성전자주식회사 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법
JP4527585B2 (ja) 2005-03-30 2010-08-18 財団法人鉄道総合技術研究所 軸受監視システム、及び軸受監視プログラム
JP4534062B2 (ja) * 2005-04-19 2010-09-01 ルネサスエレクトロニクス株式会社 半導体装置
US7795134B2 (en) * 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US7759582B2 (en) 2005-07-07 2010-07-20 Ibiden Co., Ltd. Multilayer printed wiring board
US7834273B2 (en) * 2005-07-07 2010-11-16 Ibiden Co., Ltd. Multilayer printed wiring board
JP4072176B2 (ja) * 2005-08-29 2008-04-09 新光電気工業株式会社 多層配線基板の製造方法
US7164572B1 (en) * 2005-09-15 2007-01-16 Medtronic, Inc. Multi-path, mono-polar co-fired hermetic electrical feedthroughs and methods of fabrication therfor
US20070060970A1 (en) * 2005-09-15 2007-03-15 Burdon Jeremy W Miniaturized co-fired electrical interconnects for implantable medical devices
US20070090416A1 (en) * 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
JP4830104B2 (ja) * 2005-10-19 2011-12-07 国立大学法人北海道大学 パターン化ハニカム状多孔質体の製造方法
JP4647505B2 (ja) * 2006-01-26 2011-03-09 富士通株式会社 構造体および配線基板並びに配線付き構造体の製造方法
CN101371352B (zh) 2006-02-14 2010-11-10 株式会社村田制作所 多层陶瓷电子部件和多层陶瓷基片以及多层陶瓷电子部件的制造方法
JP4904891B2 (ja) * 2006-03-31 2012-03-28 富士通株式会社 回路基板および電子装置、回路基板の製造方法
KR101037229B1 (ko) * 2006-04-27 2011-05-25 스미토모 베이클리트 컴퍼니 리미티드 반도체 장치 및 반도체 장치의 제조 방법
JP5003082B2 (ja) * 2006-09-26 2012-08-15 富士通株式会社 インターポーザ及びその製造方法
WO2008053833A1 (fr) * 2006-11-03 2008-05-08 Ibiden Co., Ltd. Tableau de câblage imprimé multicouche
TWI413220B (zh) * 2006-12-05 2013-10-21 Sumitomo Bakelite Co 半導體封裝體、核心層材料、增層材料及密封樹脂組成物
JP4279869B2 (ja) 2006-12-26 2009-06-17 Ｔｄｋ株式会社 多層セラミックス基板
US20080217748A1 (en) * 2007-03-08 2008-09-11 International Business Machines Corporation Low cost and low coefficient of thermal expansion packaging structures and processes
TWI416673B (zh) * 2007-03-30 2013-11-21 Sumitomo Bakelite Co 覆晶半導體封裝用之接續構造、增層材料、密封樹脂組成物及電路基板
JP2008283140A (ja) * 2007-05-14 2008-11-20 Shinko Electric Ind Co Ltd 配線基板の製造方法及び配線基板
US8877565B2 (en) * 2007-06-28 2014-11-04 Intel Corporation Method of forming a multilayer substrate core structure using sequential microvia laser drilling and substrate core structure formed according to the method
JP5080234B2 (ja) * 2007-12-19 2012-11-21 新光電気工業株式会社 配線基板およびその製造方法
JP5138395B2 (ja) * 2008-01-22 2013-02-06 新光電気工業株式会社 配線基板及びその製造方法
TW200933899A (en) 2008-01-29 2009-08-01 Sanyo Electric Co Mesa type semiconductor device and method for making the same
JP5176995B2 (ja) 2008-05-14 2013-04-03 凸版印刷株式会社 半導体パッケージ用多層基板の製造方法
JP5217639B2 (ja) * 2008-05-30 2013-06-19 富士通株式会社 コア基板およびプリント配線板
WO2009147936A1 (ja) * 2008-06-02 2009-12-10 イビデン株式会社 多層プリント配線板の製造方法
JP5352146B2 (ja) * 2008-07-23 2013-11-27 ルネサスエレクトロニクス株式会社 半導体装置
US7749900B2 (en) * 2008-09-30 2010-07-06 Intel Corporation Method and core materials for semiconductor packaging
US20100164030A1 (en) * 2008-12-31 2010-07-01 International Business Machines Corporation Chip carrier bearing large silicon for high performance computing and related method
US8207453B2 (en) * 2009-12-17 2012-06-26 Intel Corporation Glass core substrate for integrated circuit devices and methods of making the same
US9420707B2 (en) 2009-12-17 2016-08-16 Intel Corporation Substrate for integrated circuit devices including multi-layer glass core and methods of making the same
JP2011204765A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 半導体装置の製造方法及び半導体装置
WO2012061304A1 (en) * 2010-11-02 2012-05-10 Georgia Tech Research Corporation Ultra-thin interposer assemblies with through vias
US8674235B2 (en) 2011-06-06 2014-03-18 Intel Corporation Microelectronic substrate for alternate package functionality
WO2013133827A1 (en) 2012-03-07 2013-09-12 Intel Corporation Glass clad microelectronic substrate
US9001520B2 (en) 2012-09-24 2015-04-07 Intel Corporation Microelectronic structures having laminated or embedded glass routing structures for high density packaging

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001053191A (ja) * 1999-08-05 2001-02-23 Fujitsu Ltd 電極突起を導出した基板及びその製造方法
US6989604B1 (en) * 2002-06-06 2006-01-24 Advanced Micro Devices, Inc. Conformal barrier liner in an integrated circuit interconnect
US20050012217A1 (en) * 2002-12-11 2005-01-20 Toshiaki Mori Multilayer wiring board and manufacture method thereof
US20080149384A1 (en) * 2006-12-21 2008-06-26 Ngk Spark Plug Co., Ltd. Multilayer wiring board and power supply structure to be embedded in multilayer wiring board

Also Published As

Publication number Publication date
KR101389626B1 (ko) 2014-04-29
KR20120095426A (ko) 2012-08-28
US10070524B2 (en) 2018-09-04
US9686861B2 (en) 2017-06-20
TW201138032A (en) 2011-11-01
IN2012DN03163A (zh) 2015-09-18
US20120192413A1 (en) 2012-08-02
KR20140041933A (ko) 2014-04-04
WO2011084235A2 (en) 2011-07-14
DE112010004890T5 (de) 2012-10-18
US8207453B2 (en) 2012-06-26
CN102668068B (zh) 2016-01-20
DE112010004890B4 (de) 2016-12-01
US20110147055A1 (en) 2011-06-23
CN102668068A (zh) 2012-09-12
KR101531482B1 (ko) 2015-06-26
WO2011084235A3 (en) 2011-09-09
US20160284637A1 (en) 2016-09-29

Similar Documents

Publication Publication Date Title
TWI467716B (zh) 用於積體電路裝置之玻璃芯基板及其製造方法
TWI467717B (zh) 包括多層玻璃核心之積體電路裝置的基底及其製造方法
TWI528519B (zh) 封裝結構及傳輸線之形成方法
US8536714B2 (en) Interposer, its manufacturing method, and semiconductor device
US9406532B2 (en) Interposer having molded low CTE dielectric
US20030127747A1 (en) Semiconductor device and manufacturing method thereof
TW201535622A (zh) 用於提供互連半導體之中介層的方法與設備
KR20180017117A (ko) 배선 회로 기판, 반도체 장치, 배선 회로 기판의 제조 방법 및 반도체 장치의 제조 방법
DE102018110872B3 (de) Integrierte Fan-Out-Package und deren Ausbildungsverfahren
WO2012107971A1 (ja) 半導体装置及びその製造方法
US11315902B2 (en) High bandwidth multichip module
TWI822659B (zh) 用於低溫接合的結構和方法
JP2024075666A (ja) 貫通電極基板
JPH0562979A (ja) 半導体装置及びその実装方法
JP2020191323A (ja) 半導体パッケージ用配線基板及び半導体パッケージ、並びにそれらの製造方法
KR101068305B1 (ko) 적층형 반도체 패키지 및 그 제조 방법
TW202320276A (zh) 半導體基板結構及其製造方法
JP2017130571A (ja) インターポーザ基板、半導体装置、インターポーザ基板の製造方法および半導体装置の製造方法
JP2022015429A (ja) 多層配線基板及び多層配線基板の製造方法
JP2020194815A (ja) 配線基板、半導体装置及び配線基板の製造方法
JP2005183439A (ja) バンプ電極、バンプ電極製造方法及びバンプ電極接続構造