JP2001053191A - 電極突起を導出した基板及びその製造方法 - Google Patents
電極突起を導出した基板及びその製造方法Info
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- JP2001053191A JP2001053191A JP11222621A JP22262199A JP2001053191A JP 2001053191 A JP2001053191 A JP 2001053191A JP 11222621 A JP11222621 A JP 11222621A JP 22262199 A JP22262199 A JP 22262199A JP 2001053191 A JP2001053191 A JP 2001053191A
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Abstract
(57)【要約】
【課題】 電極突起を導出した基板及びその製造方法に
関し、パッケージ用基板や回路配線基板などの基板に於
ける導通ビア或いは配線などを表面に一定高さを維持し
て露出した構造にすることで、この種の基板の製造工程
を短縮し且つコストの低減を図り、且つ、微細化への対
応を可能にすると共に信頼性を向上しようとする。 【解決手段】 基板３Ａに埋め込まれた複数の電極２Ａ
の先端が基板３Ａの面から全て一定の高さに突出して電
極突起を構成している。
関し、パッケージ用基板や回路配線基板などの基板に於
ける導通ビア或いは配線などを表面に一定高さを維持し
て露出した構造にすることで、この種の基板の製造工程
を短縮し且つコストの低減を図り、且つ、微細化への対
応を可能にすると共に信頼性を向上しようとする。 【解決手段】 基板３Ａに埋め込まれた複数の電極２Ａ
の先端が基板３Ａの面から全て一定の高さに突出して電
極突起を構成している。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップを搭
載すべき基板の一面、或いは、表裏及び側面など複数の
面にエリアアレイ状に端子が形成され、ボールグリッド
アレイパッケージ（ＢＧＡ）、ピングリッドアレイパッ
ケージ（ＰＧＡ）、マルチチップパッケージ用基板、マ
ルチチップモジュール用基板などに用いて好適な電極突
起を導出した基板及びその製造方法に関する。
載すべき基板の一面、或いは、表裏及び側面など複数の
面にエリアアレイ状に端子が形成され、ボールグリッド
アレイパッケージ（ＢＧＡ）、ピングリッドアレイパッ
ケージ（ＰＧＡ）、マルチチップパッケージ用基板、マ
ルチチップモジュール用基板などに用いて好適な電極突
起を導出した基板及びその製造方法に関する。
【０００２】
【従来の技術】例えば、ボールグリッドアレイパッケー
ジに於いて、パッケージ基板を形成する場合、配線のパ
ターニング、配線層と絶縁層との積層、電極形成などの
工程が終了した後、基板の電極上に金属めっき、金属の
はんだ付け、はんだペーストを印刷或いは蒸着してリフ
ローする、はんだボールを搭載するなどの手段に依って
バンプを形成している。
ジに於いて、パッケージ基板を形成する場合、配線のパ
ターニング、配線層と絶縁層との積層、電極形成などの
工程が終了した後、基板の電極上に金属めっき、金属の
はんだ付け、はんだペーストを印刷或いは蒸着してリフ
ローする、はんだボールを搭載するなどの手段に依って
バンプを形成している。
【０００３】また、ピングリッドアレイパッケージ、即
ち、Ｉ／Ｏピンがマトリクス状に形成されたパッケー
ジ、Ｉ／Ｏピンが周辺に形成されたパッケージ、その他
の基板では、基板の電極を形成した後に電極端子ピン
（バンプに相当）をはんだ付け或いはロウ付けすること
が行われている。
ち、Ｉ／Ｏピンがマトリクス状に形成されたパッケー
ジ、Ｉ／Ｏピンが周辺に形成されたパッケージ、その他
の基板では、基板の電極を形成した後に電極端子ピン
（バンプに相当）をはんだ付け或いはロウ付けすること
が行われている。
【０００４】前記した従来の技術に依ってパッケージ基
板を作製する場合、 （１） 基板に電極を形成し、その電極にバンプ或いは
電極端子ピンを取り付けるまでに多くの工程が必要であ
り、完成までに長時間を要し、また、コストも高くな
る。 （２） 基板に形成した電極にバンプを取り付けたり、
Ｉ／Ｏピンをはんだ付けするなどしている為、その界面
では、材料間の不連続が在り、応力が印加された場合に
破損に結び付き易い。 （３） 基板に形成した電極にパンプやＩ／Ｏピンを後
付けしているので、それ等の高さにばらつきを生じ易
い。 （４） 前記（１）乃至（３）に挙げた問題もさること
ながら、現在、基板に於ける電極は、著しい微細化及び
微細ピッチ化が進行し、その電極にバンプやＩ／Ｏピン
を取り付けることが困難になりつつあり、製造歩留りが
低下している。 などの問題がある。
板を作製する場合、 （１） 基板に電極を形成し、その電極にバンプ或いは
電極端子ピンを取り付けるまでに多くの工程が必要であ
り、完成までに長時間を要し、また、コストも高くな
る。 （２） 基板に形成した電極にバンプを取り付けたり、
Ｉ／Ｏピンをはんだ付けするなどしている為、その界面
では、材料間の不連続が在り、応力が印加された場合に
破損に結び付き易い。 （３） 基板に形成した電極にパンプやＩ／Ｏピンを後
付けしているので、それ等の高さにばらつきを生じ易
い。 （４） 前記（１）乃至（３）に挙げた問題もさること
ながら、現在、基板に於ける電極は、著しい微細化及び
微細ピッチ化が進行し、その電極にバンプやＩ／Ｏピン
を取り付けることが困難になりつつあり、製造歩留りが
低下している。 などの問題がある。
【０００５】
【発明が解決しようとする課題】本発明では、パッケー
ジ用基板や回路配線基板などの基板に於ける導通ビア或
いは配線などを表面に一定高さを維持して露出した構造
にすることで、この種の基板の製造工程を短縮し且つコ
ストの低減を図り、微細化への対応を可能にすると共に
信頼性を向上しようとする。
ジ用基板や回路配線基板などの基板に於ける導通ビア或
いは配線などを表面に一定高さを維持して露出した構造
にすることで、この種の基板の製造工程を短縮し且つコ
ストの低減を図り、微細化への対応を可能にすると共に
信頼性を向上しようとする。
【０００６】
【課題を解決するための手段】本発明では、絶縁基板中
に埋め込んだ導電ビアや配線に於ける一部を該絶縁基板
を所定厚さに除去することで表出させ、その表出部分を
電極突起とすることが基本になっている。
に埋め込んだ導電ビアや配線に於ける一部を該絶縁基板
を所定厚さに除去することで表出させ、その表出部分を
電極突起とすることが基本になっている。
【０００７】従って、本発明に依る電極突起を導出した
基板及びその製造方法に於いては、 （１）絶縁基板（例えば基板３Ａ、多層配線基板１１Ａ
など）に埋め込まれた複数の導体（例えば電極２Ａ、配
線１２Ａ、導電ビアなど）或いは絶縁基板の面上に形成
された複数の導体（例えば配線１２Ａ、ランド１２Ｂな
ど）の先端が該絶縁基板の面から一定の高さに突出して
電極突起を構成してなることを特徴とするか、或いは、
基板及びその製造方法に於いては、 （１）絶縁基板（例えば基板３Ａ、多層配線基板１１Ａ
など）に埋め込まれた複数の導体（例えば電極２Ａ、配
線１２Ａ、導電ビアなど）或いは絶縁基板の面上に形成
された複数の導体（例えば配線１２Ａ、ランド１２Ｂな
ど）の先端が該絶縁基板の面から一定の高さに突出して
電極突起を構成してなることを特徴とするか、或いは、
【０００８】（２）線状の導体材料（例えばタングステ
ン・ワイヤ２：図１参照）を配列してから絶縁材料（例
えば低熱膨張の石英系ガラス）で埋め込んでブロック
（例えばガラス・ブロック３）を形成する工程と、次い
で、該ブロックを該線状の導体材料に交差する方向に切
断して導体（例えばタングステンからなる電極２Ａ）が
埋め込まれた絶縁基板（例えば基板３Ａ）を形成する工
程と、次いで、該絶縁基板に於ける所要面の一定厚さ分
を除去して該導体の先端を突出させて電極突起を形成す
る工程とが含まれてなることを特徴とするか、或いは、
ン・ワイヤ２：図１参照）を配列してから絶縁材料（例
えば低熱膨張の石英系ガラス）で埋め込んでブロック
（例えばガラス・ブロック３）を形成する工程と、次い
で、該ブロックを該線状の導体材料に交差する方向に切
断して導体（例えばタングステンからなる電極２Ａ）が
埋め込まれた絶縁基板（例えば基板３Ａ）を形成する工
程と、次いで、該絶縁基板に於ける所要面の一定厚さ分
を除去して該導体の先端を突出させて電極突起を形成す
る工程とが含まれてなることを特徴とするか、或いは、
【０００９】（３）配線（例えば配線１２Ａ）或は導通
ビアなどが形成された絶縁基板（例えばエポキシ樹脂板
１１）を貼り合わせて多層絶縁基板（例えば多層配線板
１１Ｂ）を形成する工程と、次いで、該多層絶縁基板に
於ける所要面の一定厚さ分を除去して該配線或いは導通
ビアなどの先端を突出させて電極突起（例えば先端であ
る電極突起１２Ｃ）を形成する工程とが含まれてなるこ
とを特徴とする。
ビアなどが形成された絶縁基板（例えばエポキシ樹脂板
１１）を貼り合わせて多層絶縁基板（例えば多層配線板
１１Ｂ）を形成する工程と、次いで、該多層絶縁基板に
於ける所要面の一定厚さ分を除去して該配線或いは導通
ビアなどの先端を突出させて電極突起（例えば先端であ
る電極突起１２Ｃ）を形成する工程とが含まれてなるこ
とを特徴とする。
【００１０】前記手段を採ることに依り、電極突起は基
板を形成する際の同一同時のプロセスで形成することが
でき、従って、形成工程短縮及びコスト低減が実現さ
れ、また、ビアのピッチそのものが電極突起、従って、
Ｉ／Ｏピンのピッチとなるので微細化への対応も容易且
つ確実であり、しかも、電極突起の高さはμｍオーダで
制御することが可能であって、その電極突起は、従来の
ように基板電極にバンプ或いは電極端子ピンを別設する
ものではなく、基板電極や配線の一部であるから材料組
織の連続性が良好であることから信頼性は大きく向上
し、また、例えばコンピュータ回路に於いて、信号反射
に起因する雑音を排除する為、回路に抵抗を介挿するこ
とが行なわれるが、本発明の場合、電極突起、即ち、端
子そのものを抵抗にすることが可能であり、更にまた、
電極突起を構成するワイヤのうち、必要なものを予め大
径のものにしたり、或いは、銅膜をパターニングして配
線を形成する際、リソグラフィ工程を二回実施して、部
分的に厚い（太い）部分と薄い（細い）部分を形成する
ことも容易である。
板を形成する際の同一同時のプロセスで形成することが
でき、従って、形成工程短縮及びコスト低減が実現さ
れ、また、ビアのピッチそのものが電極突起、従って、
Ｉ／Ｏピンのピッチとなるので微細化への対応も容易且
つ確実であり、しかも、電極突起の高さはμｍオーダで
制御することが可能であって、その電極突起は、従来の
ように基板電極にバンプ或いは電極端子ピンを別設する
ものではなく、基板電極や配線の一部であるから材料組
織の連続性が良好であることから信頼性は大きく向上
し、また、例えばコンピュータ回路に於いて、信号反射
に起因する雑音を排除する為、回路に抵抗を介挿するこ
とが行なわれるが、本発明の場合、電極突起、即ち、端
子そのものを抵抗にすることが可能であり、更にまた、
電極突起を構成するワイヤのうち、必要なものを予め大
径のものにしたり、或いは、銅膜をパターニングして配
線を形成する際、リソグラフィ工程を二回実施して、部
分的に厚い（太い）部分と薄い（細い）部分を形成する
ことも容易である。
【００１１】
【発明の実施の形態】図１乃至図３は本発明の実施の形
態１を説明する為の工程要所に於ける治具、基板ブロッ
ク、基板などを表す要部切断斜面図であり、以下、これ
等の図を参照しつつ説明する。尚、実施の形態１ではビ
ア形成基板を対象にしている。
態１を説明する為の工程要所に於ける治具、基板ブロッ
ク、基板などを表す要部切断斜面図であり、以下、これ
等の図を参照しつつ説明する。尚、実施の形態１ではビ
ア形成基板を対象にしている。
【００１２】図１参照 １−（１） 直径１００〔μｍ〕の線材を貫通させることができる直
径をもつ孔を５００〔μｍ〕ピッチで縦横１００のマト
リクス状に形成してなるグラファイト板１の二枚を所要
の間隔をおいて対向起立させた治具を用意する。
径をもつ孔を５００〔μｍ〕ピッチで縦横１００のマト
リクス状に形成してなるグラファイト板１の二枚を所要
の間隔をおいて対向起立させた治具を用意する。
【００１３】該治具の構造は、二枚のグラファイト板１
を前記間隔をおいてグラファイトからなる基台上に対向
起立した状態に固定したもの、或いは、グラファイト板
と基台とを一体化して形成したものなどを用いることが
できる。
を前記間隔をおいてグラファイトからなる基台上に対向
起立した状態に固定したもの、或いは、グラファイト板
と基台とを一体化して形成したものなどを用いることが
できる。
【００１４】１−（２） 二枚のグラファイト板１の孔に直径１００〔μｍ〕のタ
ングステン・ワイヤ２を挿通し、且つ、直線を維持する
張力を加えた状態で固定する。尚、タングステン・ワイ
ヤ２を全ての孔に挿通した場合、１００００本となる。
ングステン・ワイヤ２を挿通し、且つ、直線を維持する
張力を加えた状態で固定する。尚、タングステン・ワイ
ヤ２を全ての孔に挿通した場合、１００００本となる。
【００１５】図２参照 ２−（１） 二枚のグラファイト板１間にタングステン・ワイヤ２を
張架した治具を溶融したガラスを保持したるつぼ内に浸
漬してモールドする。尚、シリコン・チップを搭載する
基板を作成する場合であれば、ガラスとしては低熱膨張
の石英系ガラス（例えば、商品名パイレックス：米国
Ｃｏｒｎｉｎｇ ＧｌａｓｓＷｏｒｋｓ）を用いると良
い。
張架した治具を溶融したガラスを保持したるつぼ内に浸
漬してモールドする。尚、シリコン・チップを搭載する
基板を作成する場合であれば、ガラスとしては低熱膨張
の石英系ガラス（例えば、商品名パイレックス：米国
Ｃｏｒｎｉｎｇ ＧｌａｓｓＷｏｒｋｓ）を用いると良
い。
【００１６】２−（２） 治具をるつぼから取り出して、余分なガラス及びグラフ
ァイト板１を除去すると１００００本のタングステン・
ワイヤがマトリクス状に埋め込まれたガラス・ブロック
３を得ることができる。
ァイト板１を除去すると１００００本のタングステン・
ワイヤがマトリクス状に埋め込まれたガラス・ブロック
３を得ることができる。
【００１７】図３参照 ３−（１） 砥石ブレードを用いてガラス・ブロック３を２〔ｍｍ〕
の厚さにスライスして、タングステンからなる電極２Ａ
が埋め込まれた基板３Ａが得られる。
の厚さにスライスして、タングステンからなる電極２Ａ
が埋め込まれた基板３Ａが得られる。
【００１８】３−（２） エッチャントをフッ素系エッチング液とするウエット・
エッチング法を適用することに依り、基板３Ａに於ける
一方の全面を１００〔μｍ〕の深さにエッチングして電
極２Ａの一部を露出させると、その露出部分が高さが１
００〔μｍ〕の電極突起となる。
エッチング法を適用することに依り、基板３Ａに於ける
一方の全面を１００〔μｍ〕の深さにエッチングして電
極２Ａの一部を露出させると、その露出部分が高さが１
００〔μｍ〕の電極突起となる。
【００１９】３−（３） 鍍金法を適用することに依り、例えば電極突起に厚さ１
〔μｍ〕のＮｉ或いはＮｉ／Ａｕからなる下地鍍金膜を
形成する。
〔μｍ〕のＮｉ或いはＮｉ／Ａｕからなる下地鍍金膜を
形成する。
【００２０】３−（４） 下地鍍金膜にはんだを溶かし付けたり、又は、鍍金に依
って被覆する。尚、この場合、下地鍍金膜及びはんだ被
覆膜を含めても高々１〔μｍ〕の厚さであるから、ピン
或いはバンプに相当する電極突起の高さに実質的なばら
つきは存在しない。
って被覆する。尚、この場合、下地鍍金膜及びはんだ被
覆膜を含めても高々１〔μｍ〕の厚さであるから、ピン
或いはバンプに相当する電極突起の高さに実質的なばら
つきは存在しない。
【００２１】３−（５） 基板３Ａを例えば２５個に分割して１００バンプ（電極
突起）のボールグリッドアレイパッケージ用基板として
用いることができる基板を完成する。
突起）のボールグリッドアレイパッケージ用基板として
用いることができる基板を完成する。
【００２２】前記説明した実施の形態１は、単一の基板
中に多数の基板電極が埋め込まれると共に該基板電極の
一部が表出されてバンプに相当する電極突起がマトリク
ス状に配列されている構造を実現しているが、本発明で
は、一枚の基板中に複雑な基板電極やランドが存在する
絶縁基板を作成することも容易である。
中に多数の基板電極が埋め込まれると共に該基板電極の
一部が表出されてバンプに相当する電極突起がマトリク
ス状に配列されている構造を実現しているが、本発明で
は、一枚の基板中に複雑な基板電極やランドが存在する
絶縁基板を作成することも容易である。
【００２３】その場合、基板電極やランドを形成したセ
ラミック板やプリント樹脂板の所要枚数分を積層して、
基板電極やランドが埋め込まれた基板を作成し、その表
面の何れかをエッチングして基板電極やランドの一部を
表出させることになる。
ラミック板やプリント樹脂板の所要枚数分を積層して、
基板電極やランドが埋め込まれた基板を作成し、その表
面の何れかをエッチングして基板電極やランドの一部を
表出させることになる。
【００２４】図４乃至図６は本発明の実施の形態２を説
明する為の工程要所に於ける基板を表す要部説明図であ
り、図４の（Ａ）及び（Ｂ）は要部切断側面、同じく
（Ｃ）は要部平面、図５は要部切断側面、図６の（Ａ）
及び（Ｂ）は要部切断側面、同じく（Ｃ）は要部平面で
あり、以下、これ等の図を参照しつつ説明する。尚、実
施の形態２は、主として側面から電極突起を取り出す基
板を対象にしている。
明する為の工程要所に於ける基板を表す要部説明図であ
り、図４の（Ａ）及び（Ｂ）は要部切断側面、同じく
（Ｃ）は要部平面、図５は要部切断側面、図６の（Ａ）
及び（Ｂ）は要部切断側面、同じく（Ｃ）は要部平面で
あり、以下、これ等の図を参照しつつ説明する。尚、実
施の形態２は、主として側面から電極突起を取り出す基
板を対象にしている。
【００２５】図４（Ａ）参照 ４−（１） エポキシ樹脂板１１に銅箔１２を張りつけた、いわゆる
銅張積層配線板を用意する。
銅張積層配線板を用意する。
【００２６】図４（Ｂ）及び（Ｃ）参照 ４−（２） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチャントを塩化銅系エッチング液とするウエット・
エッチング法を適用することに依り、銅箔１２のエッチ
ングを行なって配線１２Ａ並びにランド１２Ｂを形成す
る。尚、図４（Ａ）及び（Ｂ）は、図４（Ｃ）に見られ
る線Ｘ−Ｘで切断した側面であり、この点は、他の図に
於いても同様である。
エッチャントを塩化銅系エッチング液とするウエット・
エッチング法を適用することに依り、銅箔１２のエッチ
ングを行なって配線１２Ａ並びにランド１２Ｂを形成す
る。尚、図４（Ａ）及び（Ｂ）は、図４（Ｃ）に見られ
る線Ｘ−Ｘで切断した側面であり、この点は、他の図に
於いても同様である。
【００２７】図５参照 ５−（１） 前記のようにして作成した配線板１１Ａの複数を接着層
（プリプレグ）１３を介して接着することに依って多層
配線板を形成する。
（プリプレグ）１３を介して接着することに依って多層
配線板を形成する。
【００２８】プリプレグは、ガラス布などの基材に樹脂
を含浸して半硬化状態、即ち、Ｂステージまで硬化させ
たシート状材料である。
を含浸して半硬化状態、即ち、Ｂステージまで硬化させ
たシート状材料である。
【００２９】図６（Ａ）参照 ６−（１） 図示の状態は、二枚の配線板を一枚の接着層を介して接
着して形成された多層配線板１１Ｂの側面を示してい
る。
着して形成された多層配線板１１Ｂの側面を示してい
る。
【００３０】図６（Ｂ）及び（Ｃ）参照 ６−（２） 高速ボール盤を用い、多層配線板１１Ｂの表面側に在る
ランド１２Ｂから裏面側に在る配線１２Ａに連なるラン
ド１２Ｂまで貫通するスルー・ホール１１Ｃを形成す
る。
ランド１２Ｂから裏面側に在る配線１２Ａに連なるラン
ド１２Ｂまで貫通するスルー・ホール１１Ｃを形成す
る。
【００３１】６−（３） 無電解銅鍍金法を適用することに依り、スルー・ホール
１１Ｃ内に表出されている壁面に薄い銅鍍金膜（図示せ
ず）を形成する。
１１Ｃ内に表出されている壁面に薄い銅鍍金膜（図示せ
ず）を形成する。
【００３２】６−（４） 表出させようとする配線１２Ａの先端に相当する寸法の
部分を残して多層配線板１１Ｂにマスク膜を形成する。
部分を残して多層配線板１１Ｂにマスク膜を形成する。
【００３３】６−（５） 過マンガン酸系の処理液に浸漬し、露出されているエポ
キシ樹脂板１１をエッチングし、配線１２Ａの先端を露
出させる。
キシ樹脂板１１をエッチングし、配線１２Ａの先端を露
出させる。
【００３４】図６（Ｃ）には、露出された配線１２Ａの
先端を記号１２Ｃで指示してあって、これが電極突起、
即ち、バンプの役割を果たすことになる。
先端を記号１２Ｃで指示してあって、これが電極突起、
即ち、バンプの役割を果たすことになる。
【００３５】本発明に於いては、前記説明した実施の形
態に限られることなく、特許請求の範囲を逸脱しない範
囲に於いて多くの改変を実現することができる。
態に限られることなく、特許請求の範囲を逸脱しない範
囲に於いて多くの改変を実現することができる。
【００３６】例えば、絶縁基板の材料として、熱膨張の
整合を厳しく要求されない場合、エポキシ樹脂、或い
は、その他の熱可塑性樹脂を用いて基板電極をモールド
することも可能であって、その場合、絶縁基板を除去し
て基板電極の一部を表出するには、過マンガン酸系処理
液を用いてウエット・エッチングしたり、酸素プラズマ
を用いてドライ・エッチングすることができる。
整合を厳しく要求されない場合、エポキシ樹脂、或い
は、その他の熱可塑性樹脂を用いて基板電極をモールド
することも可能であって、その場合、絶縁基板を除去し
て基板電極の一部を表出するには、過マンガン酸系処理
液を用いてウエット・エッチングしたり、酸素プラズマ
を用いてドライ・エッチングすることができる。
【００３７】また、前記説明した実施の形態に於いて
は、ガラス・モールドを行なうので、その高温に耐える
タングステン・ワイヤを用いたが、樹脂モールドの場合
は低温で行なわれるので銅ワイヤに代替することができ
る。
は、ガラス・モールドを行なうので、その高温に耐える
タングステン・ワイヤを用いたが、樹脂モールドの場合
は低温で行なわれるので銅ワイヤに代替することができ
る。
【００３８】また、前記説明した実施の形態に於いて
は、絶縁基板に埋め込まれた電極や配線の先端を露出さ
せる例について説明したが、絶縁基板の表面に形成され
た電極や配線の先端一部を絶縁基板端から突出させて電
極突起とすることなども任意に実施できる。
は、絶縁基板に埋め込まれた電極や配線の先端を露出さ
せる例について説明したが、絶縁基板の表面に形成され
た電極や配線の先端一部を絶縁基板端から突出させて電
極突起とすることなども任意に実施できる。
【００３９】また、パッケージの端子を構成するワイヤ
として金属酸化物など高抵抗の材料を用いることで、抵
抗チップ部品を別設することなく、例えばコンピュータ
回路内に抵抗を導入することが可能となり、その抵抗の
作用に依って信号反射に起因する雑音を抑制することが
できる。
として金属酸化物など高抵抗の材料を用いることで、抵
抗チップ部品を別設することなく、例えばコンピュータ
回路内に抵抗を導入することが可能となり、その抵抗の
作用に依って信号反射に起因する雑音を抑制することが
できる。
【００４０】また、回路基板の場合、銅膜上にタングス
テンなど銅と合金化し易く、且つ、高抵抗である材料の
鍍金膜を積層し、配線パターニングと同時に前記積層膜
の必要部分を残し、多層配線形成後に加熱することで拡
散させ、必要な箇所を抵抗体にすることができ、これを
基板の周辺部分に形成すれば、抵抗線とピン或いはバン
プを兼ねたものを形成することができる。
テンなど銅と合金化し易く、且つ、高抵抗である材料の
鍍金膜を積層し、配線パターニングと同時に前記積層膜
の必要部分を残し、多層配線形成後に加熱することで拡
散させ、必要な箇所を抵抗体にすることができ、これを
基板の周辺部分に形成すれば、抵抗線とピン或いはバン
プを兼ねたものを形成することができる。
【００４１】また、ワイヤのうち、必要なものを予め大
径にして大きな電流を流すことができるようにしておく
こと、或いは、回路基板の場合、銅膜を配線パターン化
する際、リソグラフィ工程を二回実施して部分的に厚く
（太い）部分と薄い（細い）部分とを作り分けることも
容易である。
径にして大きな電流を流すことができるようにしておく
こと、或いは、回路基板の場合、銅膜を配線パターン化
する際、リソグラフィ工程を二回実施して部分的に厚く
（太い）部分と薄い（細い）部分とを作り分けることも
容易である。
【００４２】
【発明の効果】本発明に依る電極突起を導出した基板及
びその製造方法に於いては、絶縁基板に形成された配線
や導通ビアの先端が該絶縁基板の表面、裏面、側面など
の面から一定の高さに突出して電極突起を構成してい
る。
びその製造方法に於いては、絶縁基板に形成された配線
や導通ビアの先端が該絶縁基板の表面、裏面、側面など
の面から一定の高さに突出して電極突起を構成してい
る。
【００４３】前記手段を採ることに依り、電極突起は基
板を形成する際の同一同時のプロセスで形成することが
でき、従って、形成工程短縮及びコスト低減が実現さ
れ、また、ビアのピッチそのものが電極突起、従って、
Ｉ／Ｏピンのピッチとなるので微細化への対応も容易且
つ確実であり、しかも、電極突起の高さはμｍオーダで
制御することが可能であって、その電極突起は、従来の
ように基板電極にバンプ或いは電極端子ピンを別設する
ものではなく、基板電極や配線の一部であるから材料組
織の連続性が良好であることから信頼性は大きく向上
し、また、例えばコンピュータ回路に於いて、信号反射
に起因する雑音を排除する為、回路に抵抗を介挿する場
合、電極突起、即ち、端子そのものを抵抗にすることが
容易であり、更にまた、電極突起を構成するワイヤのう
ち、必要なものを予め大径のものにしたり、或いは、銅
膜をパターニングして配線を形成する際、リソグラフィ
工程に依って、部分的に厚い（太い）部分と薄い（細
い）部分を形成することも容易である。
板を形成する際の同一同時のプロセスで形成することが
でき、従って、形成工程短縮及びコスト低減が実現さ
れ、また、ビアのピッチそのものが電極突起、従って、
Ｉ／Ｏピンのピッチとなるので微細化への対応も容易且
つ確実であり、しかも、電極突起の高さはμｍオーダで
制御することが可能であって、その電極突起は、従来の
ように基板電極にバンプ或いは電極端子ピンを別設する
ものではなく、基板電極や配線の一部であるから材料組
織の連続性が良好であることから信頼性は大きく向上
し、また、例えばコンピュータ回路に於いて、信号反射
に起因する雑音を排除する為、回路に抵抗を介挿する場
合、電極突起、即ち、端子そのものを抵抗にすることが
容易であり、更にまた、電極突起を構成するワイヤのう
ち、必要なものを予め大径のものにしたり、或いは、銅
膜をパターニングして配線を形成する際、リソグラフィ
工程に依って、部分的に厚い（太い）部分と薄い（細
い）部分を形成することも容易である。
【図１】本発明の実施の形態１を説明する為の工程要所
に於ける治具、基板ブロック、基板などを表す要部切断
斜面図である。
に於ける治具、基板ブロック、基板などを表す要部切断
斜面図である。
【図２】本発明の実施の形態１を説明する為の工程要所
に於ける治具、基板ブロック、基板などを表す要部切断
斜面図である。
に於ける治具、基板ブロック、基板などを表す要部切断
斜面図である。
【図３】本発明の実施の形態１を説明する為の工程要所
に於ける治具、基板ブロック、基板などを表す要部切断
斜面図である。
に於ける治具、基板ブロック、基板などを表す要部切断
斜面図である。
【図４】本発明の実施の形態２を説明する為の工程要所
に於ける基板を表す要部説明図である。
に於ける基板を表す要部説明図である。
【図５】本発明の実施の形態２を説明する為の工程要所
に於ける基板を表す要部説明図である。
に於ける基板を表す要部説明図である。
【図６】本発明の実施の形態２を説明する為の工程要所
に於ける基板を表す要部説明図である。
に於ける基板を表す要部説明図である。
１ グラファイト板 ２ タングステン・ワイヤ ２Ａ 電極 ３ ブロック ３Ａ 基板
Claims (3)
- 【請求項１】絶縁基板に埋め込まれた複数の導体或いは
絶縁基板の面上に形成された複数の導体の先端が該絶縁
基板の面から一定の高さに突出して電極突起を構成して
なることを特徴とする電極突起を導出した基板。 - 【請求項２】線状の導体材料を配列してから絶縁材料で
埋め込んでブロックを形成する工程と、 次いで、該ブロックを該線状の導体材料に交差する方向
に切断して導体が埋め込まれた絶縁基板を形成する工程
と、 次いで、該絶縁基板に於ける所要面の一定厚さ分を除去
して該導体の先端を突出させて電極突起を形成する工程
とが含まれてなることを特徴とする電極突起を導出した
基板の製造方法。 - 【請求項３】配線或は導通ビアなどが形成された絶縁基
板を貼り合わせて多層絶縁基板を形成する工程と、 次いで、該多層絶縁基板に於ける所要面の一定厚さ分を
除去して該配線或いは導通ビアなどの先端を突出させて
電極突起を形成する工程とが含まれてなることを特徴と
する電極突起を導出した基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11222621A JP2001053191A (ja) | 1999-08-05 | 1999-08-05 | 電極突起を導出した基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11222621A JP2001053191A (ja) | 1999-08-05 | 1999-08-05 | 電極突起を導出した基板及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001053191A true JP2001053191A (ja) | 2001-02-23 |
Family
ID=16785332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11222621A Pending JP2001053191A (ja) | 1999-08-05 | 1999-08-05 | 電極突起を導出した基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001053191A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011084235A2 (en) * | 2009-12-17 | 2011-07-14 | Intel Corporation | Glass core substrate for integrated circuit devices and methods of making the same |
| CN102332884A (zh) * | 2010-07-08 | 2012-01-25 | 精工电子有限公司 | 玻璃基板的制造方法及电子部件的制造方法 |
| US9001520B2 (en) | 2012-09-24 | 2015-04-07 | Intel Corporation | Microelectronic structures having laminated or embedded glass routing structures for high density packaging |
| US9420707B2 (en) | 2009-12-17 | 2016-08-16 | Intel Corporation | Substrate for integrated circuit devices including multi-layer glass core and methods of making the same |
| US9445496B2 (en) | 2012-03-07 | 2016-09-13 | Intel Corporation | Glass clad microelectronic substrate |
-
1999
- 1999-08-05 JP JP11222621A patent/JP2001053191A/ja active Pending
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112010004890B4 (de) * | 2009-12-17 | 2016-12-01 | Intel Corporation | Herstellungsverfahren für Glaskern-Substrate für Bausteine mit integrierter Schaltung |
| US10070524B2 (en) | 2009-12-17 | 2018-09-04 | Intel Corporation | Method of making glass core substrate for integrated circuit devices |
| KR101531482B1 (ko) * | 2009-12-17 | 2015-06-26 | 인텔 코포레이션 | 집적 회로 장치들을 위한 유리 코어 기판 및 그 제조 방법 |
| US9761514B2 (en) | 2009-12-17 | 2017-09-12 | Intel Corporation | Substrate for integrated circuit devices including multi-layer glass core and methods of making the same |
| US8207453B2 (en) | 2009-12-17 | 2012-06-26 | Intel Corporation | Glass core substrate for integrated circuit devices and methods of making the same |
| CN102668068A (zh) * | 2009-12-17 | 2012-09-12 | 英特尔公司 | 用于集成电路设备的玻璃芯衬底及其制造方法 |
| KR101389626B1 (ko) | 2009-12-17 | 2014-04-29 | 인텔 코포레이션 | 집적 회로 장치들을 위한 유리 코어 기판 및 그 제조 방법 |
| TWI467716B (zh) * | 2009-12-17 | 2015-01-01 | Intel Corp | 用於積體電路裝置之玻璃芯基板及其製造方法 |
| US9686861B2 (en) | 2009-12-17 | 2017-06-20 | Intel Corporation | Glass core substrate for integrated circuit devices and methods of making the same |
| WO2011084235A3 (en) * | 2009-12-17 | 2011-09-09 | Intel Corporation | Glass core substrate for integrated circuit devices and methods of making the same |
| WO2011084235A2 (en) * | 2009-12-17 | 2011-07-14 | Intel Corporation | Glass core substrate for integrated circuit devices and methods of making the same |
| US9420707B2 (en) | 2009-12-17 | 2016-08-16 | Intel Corporation | Substrate for integrated circuit devices including multi-layer glass core and methods of making the same |
| CN102332884A (zh) * | 2010-07-08 | 2012-01-25 | 精工电子有限公司 | 玻璃基板的制造方法及电子部件的制造方法 |
| JP2012019108A (ja) * | 2010-07-08 | 2012-01-26 | Seiko Instruments Inc | ガラス基板の製造方法及び電子部品の製造方法 |
| US9445496B2 (en) | 2012-03-07 | 2016-09-13 | Intel Corporation | Glass clad microelectronic substrate |
| US9793201B2 (en) | 2012-03-07 | 2017-10-17 | Intel Corporation | Glass clad microelectronic substrate |
| US9642248B2 (en) | 2012-09-24 | 2017-05-02 | Intel Corporation | Microelectronic structures having laminated or embedded glass routing structures for high density packaging |
| US10008452B2 (en) | 2012-09-24 | 2018-06-26 | Intel Corporation | Microelectronic structures having laminated or embedded glass routing structures for high density packaging |
| US9001520B2 (en) | 2012-09-24 | 2015-04-07 | Intel Corporation | Microelectronic structures having laminated or embedded glass routing structures for high density packaging |
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