TW201008478A - Semiconductor device packages with electromagnetic interference shielding and forming method thereof - Google Patents

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Description

201008478
1W545IFA 六、發明說明： 【發明所屬之技術領域】 本發明是有關於一種半導體封裝件及其形成方法， 且特別是有關於一種具有電磁干擾防護體 (electromagnetic interference shielding)的半導 體封裝件及其形成方法。 【先前技術】 受到提升製程速度及尺寸縮小化的需求，半導體元 件變得甚複雜。當製程速度的提昇及小尺寸的效益明顯 增加時’半導體元件的特性也出現問題。特別是指，較 尚的工作時脈（clock speed)在訊號位準（signal level) 之間導致更頻繁的轉態（transition)，因而導致在高頻 下或短波下的較高強度的電磁放射（electromagnetic emission)。電磁放射可以從半導體元件及鄰近的半導體 元件開始輻射。假如鄰近的半導體元件的電磁放射的強 度較高’此電磁放射係負面地影響半導體元件的運作， 凊參考與電磁干擾（electromagnetic interference， EMI)有關的資料。若整個電子系統内具有高密度分佈的 半導體元件，則半導體元件之間的電磁干擾更顯嚴重。 一種降低EM I的方法是，將一組半導體封裝件内的 半導體元件屏蔽（shield)起來。特別一提的是，由電 子傳導殼體或蓋體與半導體封裝件以外部接地的方式來 完成屏蔽。當來自於半導體封裝件内部的電磁放射作用 在殼體的内表面時，至少部份的電磁放射的可被電性短 路（short)’以降低電磁放射的程度，避免電磁放射通 201008478 X ΨΤ i 4. i 1. 過殼體而負面地影響鄰近的半導體元件的運作。相似 地’當來自於鄰近的半導體元件的電磁放射作用在殼體 的外表面時，-可降低半導_裝件时導體元件之電 磁干擾的電性短路係發生。 然而’可降低ΕΜΙ的電性傳導殼體帶來許多缺點。 特別是在習知技術中，殼體透過黏貼（adhesive)盘半
Ο 導體封裝件的外部連接。㈣地，㈣黏貼方式易受溫 度、歷度及其它環境條件影響，使殼體容易剝離。此外 當連接殼體至半導體封裝件時，殼體的大小與外型及半 導體封裝件的大小與外型只有在較精準的公差級數下才 能匹配。因此殼體與半導體封裳件的加王尺寸、外型及 組合精度使得製造成本及工時增加。且，因為加工尺寸 及外型的_，不_半導體封料的尺寸及外型，可 能需要不同的殼體。如此’冑了容納不同的半導體封裝 件，更增加了製造成本及工時。 為了改善習知問題，有必要提升半導體封裝件及相 關方法的發展。 【發明内容】 根據本發明之一方面，提出一種具有電磁放射防護 體的半導體封裝件。在一實施例中，半導體封裝件包括 一基板單元、一半導體元件、一封裝體及一電磁干擾防 濩體。基板單元包括一上表面、一下表面及一接地元件。 接地元件鄰近基板單元之一周邊（periphery )設置’且 至少部份地延伸於基板單元的上表面與下表面之間。接 地元件具有一連接面（connection surface)，其鄰近於 5 201008478
1 WMMKA 基板單元之上表面設置。半導體元件鄰近基板單元之上 表面設置並電性連接基板單元。封裝體鄰近基板單元之 上表面設置並覆蓋半導體元件，封裝體之一周邊相對基 板單元之周邊係侧向地凹陷，以使接地元件之連接面暴 露出來’以作為電性連接之用，封裝體並具有數個外表 面。電磁干擾防護體鄰近封裝體之外表面設置並電性連 接接地元件之連接面。其中，接地元件提供一電性路徑 (electrical pathway)以將電磁干擾防護體上的電磁 放射（electromagnetic emission)放電至接地端。 在另一實施例中，半導體封裝件包括一基板單元、 一半導體元件、一封裝體及一電磁干擾防護體。基板單 元具有相對應之一第一表面及一第二表面且包括一接地 元件。接地元件至少部份地延伸於基板單元之第一表面 與第二表面之間，接地元件對應至一接地孔之一餘留部 份並具有一鄰近於基板單元之第一表面之一周邊部份 (peripheral portion)設置的連接面。半導體元件鄰 近基板單元之第一表面設置並電性連接基板單元。封裝 體鄰近基板單元之第一表面設置並覆蓋半導體元件。封 裝體之一周邊相對基板單元之一周邊係侧向地凹陷以 使接地元件之連接面從鄰近於基板單元之第一表面之周 邊部伤暴露出來’以作為電性連接之用，封裝體並具有 數個外表面。電磁干擾防護體鄰近封裝體之外表面設置 並電性連接接地元件之連接面。 本發明之另-方面係關於一具有電磁干摄防護體之 半導體封裝件的形成方法。在—實施例中—方法包括 201008478 Ά λ 1. /~k 以下步驟。提供-基板，基板具有—上表面、—下表面 及數個接地孔，接地孔至少部份地延伸於上表面與下表 面之間；電性連接一半導體元件至基板之上表面；設置 -封裝材料至基板之上表面，以形成—封裝結構（Jed structure)，封裝結構覆蓋接地孔及半導體元件；形成 ❹ -第-組切割槽（cutting slit)，第—組切割槽通過封 裝結構，以使（a)封裝結構被切割成一包含有 之封裝體’封裝體包括數個側面，該些側面錢導出封裝 體，-周邊’以及⑻部份之該些接地孔越過封裝體之周 邊叹置並具有數個連接面；形成一電磁干擾塗佈體 =擾^體係覆蓋封裝體及連接面；形成—第二組切 d槽’第-組切割槽通過電磁干擾塗怖體及基板， (a)電磁干擾塗佈體被切割成—鄰近封裝體及該些連接 =設置的電磁干擾防護體、⑻基板被切割成—包含 Ϊ面之基板單元，半導體元件鄰近基板單元之上表面訊
G 置以及⑻該些連接面鄰近基板單元之該表面之叹 部位設置。 遭 為讓本發明之上述内容能更關錢，下 佳實施例’並配合所附圖式，作詳細說明如下： 【實施方式】 係應用至依照本發明之—些實施例。β 下係沣細說明該些閣述。 此處所用的單數型態，，一，，及，，該 數型態，除非文中清禁户明尤θ 也意圖包括複 _ π楚扣明不疋。例如，若提及一接址 表不也包含數個接地元件，除敎巾清楚指明不 7 201008478 L WMMPA ' ' 是。 此處所用的”組”表示一或多個元件的集合。例 如，一組層結構可包含單層結構或多層結構。一組中的 元件可以是指該組的成員。一組中的元件可以相同或不 同的。在一些例子中，一組中的元件可具有一或多個共 同特徵。 此處所用的”鄰近”表示接近或連接在一起。相鄰 的元件可以互相分開或直接互相連接。在一些例子中， 相鄰的元件可以指互相連接或彼此間係一體成型的元 鬱 件。 此處所用的”内部”、”外部”、”在…上”、” 往上地”、”在…之下”、”往下地”、”垂直”、” 側面”、”側面地”係表示數個元件之間的相關位置。 例如，該些相關位置係依據圖示而定而非指製造或使用 時，此些元件的特定方位。 此處所用的”連接”係表示一操作上的耦接 (coupling)或連結（linking)。連接的元件可指為直 ® 接互相連接或間接連接，間接連接例如透過另一元件作 間接連接。 此處所用的”實質上”係表示一相當重要的程度或 範圍。當”實質上”發生一事件或狀況時，係指該事件 或該狀況精確地發生或以甚接近的程度發生。例如，此 處所提及的製造過程中的典型公差等級。 此處所用的”電性傳導（electrical conductive) ” 及”導電性（electrical 8 201008478 conductivity) ”係表示傳輪 料傳統上係指些微或甚至不會電性傳導材 (conduct.vity) ^ φ Π ^ 為4單位。-般而言’―電性傳導材料係指 10:S.m-:之電導率的材料，例如之其電導；至小的 # > 材枓的電導率可隨溫度改 :導:非有特別指明，不然材料的電導率係指室溫下的 Ο f參照第1圖及第2圖’其㈣依照本發明一實施 例之半導體封裝件示意圖。第丨 之立體m，锼地 圍、s不丰導體封裝件100 之立體圖’第2圖㈣第W中半導 Λ-Α的剖視圖。 衣仟/ 口著方向 在本實施例中，半導體封裝件100包括一架體 (ledge) 140，其鄰近半導體封裝件1〇〇之—周 (periphery)設置，且從半導體封裝 β
延伸。特別一提’架體14〇實質上環繞 體封H 1。〇的整個周邊延伸。在其它實施態樣中，架導體體二裝: +導體封料1GG的範圍也可以是其它形式。如第i圖 及第2圖所示，架體14〇鄰近半導體封裝件 部設置並與半導體封裝件⑽之侧面連接， f =上:環繞著半導體封裝件⑽之整個
子型。透過改變架體14()的外形及 ，伸的L 側面，或改變架體140相對半導 ，件100的 位置，丰， 體封裝件1〇〇之侧面的 4^⑹ 關面輪射以成為多種外形 中的任何—種。半導體# 1夕裡 禋千等體封裝件100的側面輪廓可以是曲 9 201008478
TW5451FA 面、傾斜面或粗糙結構（roughly textured)。在其它實 施態樣中’架體140的一側向尺寸（lateral extent) D 可介於約50微米（//w )與約500/^之間，例如是從約 50声2至約400/洲，或從約i〇〇//w至約300/^w。 請參照第1圖及第2圖，半導體封裝件100包括一 基板單元102，基板單元102具有一上表面104、一下表 面106及沿著基板單元1〇2之侧向設置的侧面142及 144。在本實施例中，側面142及144實質上為平面且具 有一實質上與上表面104或下表面106呈直角的方位。 在其它實施態樣中，側面142及144的外形及方位可以 有不同的變化。基板單元102可透過多種方法完成並具 有電性連接機制150,其於上表面1〇4與下表面1〇6之間 提供電性路徑（electrical pathway )。電性連接機制15〇 尹疋一組電性傳導層，其被包含在一組开冤增 (dielectric layer)内。電性傳導層可透過内部貫孔 互相連接，且其内可插入一由適當的樹脂所製成的基相 中間層（core )。該適當的樹脂例如是由雙馬來亞酿胺 ^bismaleimide)及三氮雜苯（triazine)所組成的摘 脂或由環氧樹脂（印0灯）及聚氧化丙烯（po 1 ypheny 1 er oxide)所組成的樹脂。舉例來說基板單元1⑽可包^ 實質上板狀中間層（slab-shaped core)，其被設置$ 組鄰近中間層（c〇re)之上表面的電性傳導層與另一 鄰近中間層（core)之下表面的電性傳導層之間。到 =某上實施態樣’大部份或所有的電性傳導層可設置於 基板單元102的内部，以降低鄰近侧面142 * 144的電 201008478 羹▼▼ ii / l 性傳導層的暴露程度。舉例來說，電性傳導層中至多一 者’例如是最底層的電性傳導層可從側面142及144暴 露出來。如此’即使是為了保護電性傳導層免受氧化、 濕氣及其它環境侵害，而將電性傳導層設於基板單元1〇2 内’然，電性傳導層仍可於上表面1〇4與下表面1〇6之 間提供出電性路徑。 在某些實施例中，基板單元1〇2的厚度，即基板單 元102之上表面104與下表面1〇6間的距離可介於約〇. i ❹公釐（_)至約2mm之間。例如，從約〇.2mm至約1.5麵 或從約0. 3mm至約1mm。雖然未繪示於第2圖，一綠漆 (solder mask)層可鄰近於基板單元1〇2之上表面1〇4 與下表面106之一者或二者設置。此外，一保護層 (protective layer)鄰近基板單元1〇2之側面142及 144設置，以保護任何暴露出的電性傳導層。 如第2圖所示’基板單元1〇2包括接地元件118a及 118b，接地元件118a及118b鄰近基板單元102之一周 ❹ 邊（periphery)設置。接地元件118a及118b為細長結 構，其至少部份地延伸於上表面104與下表面106之間。 更進一步地說，接地元件118a及118b提供如下述的電 性路徑’以降低EMI。在本實施例中，接地元件118a及 118b係由接地孔（grounding via)形成。每個接地孔包 括一孔接墊（via pad) 146a或146b，以及鍍層通道 (plated channel) 148a 或 148b。孔接墊 146a、146b 鄰近基板單元102之上表面104設置，鍍層通道148a、 148b延伸於孔接墊146a或146b之間。基板單元102包 11 201008478
1 WMMPA 肩 t 含電性連接機制150。在某些實施例中，接地元件U8a 及118b之一高度Η，即接地元件118a及118b的垂直延 伸部份係略小於基板單元102之厚度，且可介於約〇. lmm 與1. 5mm之間，例如’從約〇· 1麵至約imm，或者，從約 0.2mm至約0.5mm。然而，在其它實施態樣中，接地元件 118a及118b也可以有不同的變化。請繼續參照第2圖， 接地元件118a及118b分別包含連接面（connecti〇n surface)S1及S2’其暴露於基板單元1〇2之上表面1〇4， 以作為電性連接之用。在本實施例中，連接面及S2 ❹ 分別對應於孔接塾146a及146b的電性暴露面 (electrically exposed surface)’ 以作為電性連接之 用。較大的連接面S1及S2的面積有助於提升電性連接 的可靠度及效率，以降低EMI。 如第2圖所示’半導體封裝件1〇〇更包括半導體元 件108a、108b及108c ’其鄰近基板單元1〇2的上表面 104設置，以及電性連接部ll〇a、ll〇b及110c，其鄰近 基板單元102的下表面106設置。半導體元件i〇8a透過 ❹ 一組銲線（wire) 112打線連接（wore-b〇nded)至基板 單元102，該組銲線由金（gold)或另一適當的電性傳導 材料所製成。並且’半導體元件l〇8b及108c以表面接 觸的方式固接至基板單元102。在本實施例中，半導體元 件108a及l〇8c可以是被動元件，例如是電阻、電容或 電感時，而半導體元件108b可以是一半導體晶片。電性 連接部110a、110b及ll〇c提供半導體封裝件1〇〇之輸 出及輸入的電性連接。並且，電性連接部ll〇a、110b及 12 201008478 110c中至少一部份係透過基板單元1〇2内的電性連接機 制150 ’電性連接至半導體元件1〇8a、1〇8b及1〇8c。在 本實施例中，電性連接部ll〇a、ii〇b及ii〇c中至少一 者為接地電性連接部，且透過基板單元1〇2内的電性連 接機制150，電性連接至接地元件118a及n8b。雖然第 2圖繪示三個半導體元件，在其它實施態樣中，半導體元 件的數量也可以是更多或更少。並且，半導體元件可以 是主動元件、任何被動元件，或主動元件及被動元件的 ❹組合。在其它實施態樣中，電性連接部的數量也可以與 第2圖不同。 請繼續參照第2圖，半導體封裝件100更包括封裝 體114’其鄰近基板單元1〇2之上表面1〇4設置並與基板 單兀102連接。封裝體ι14實質上覆蓋或密封半導體元 件108a、l〇8b、l〇8c及銲線112，以提供機械穩定性 (mechanical stability)及抗氧化、抗濕氣及對抗其 它環境侵害的作用。封裝體114由封裝材料所製成且具 ❹有數個外表面，例如是侧面120及122，其鄰近於封裝體 114的側面。在本實施例中，側面12〇及122實質上為平 面並具有一實質上與上表面1〇4或下表面1〇6呈直角的 方位。侧面120及122亦可為曲面、傾斜面、階梯面或 粗糙結構（roughly textured)。如第2圖所示，此外， 侧面120及122實質上分別與侧面142及144平行。此 外，封裝體114中由侧面12〇及122所定義出之一周邊， 其相對於基板單元1〇2中由側面142及144所定義出之 周邊係侧向地凹陷進去。特別一提的是，侧向凹陷的封 13 201008478
i WMMPA 裝體^可降低基板單幻⑽之上表面親之—周邊部 位與封裝體114的覆蓋範圍，藉以 及·，使連接面S1=2;C孔接 之用。在其它實施態樣中丄露連 ==電性連f 份地暴露出來，侧面丨2〇、122及# 2至）部 H2請的外形也可以不同/第其2:部位相對於侧* 如第1圖及第2圖所示，半導體封裝件⑽更包括 -電磁干擾防護體124,其鄰近^體n 板單元102之上表面1G4之周邊部位設置。電 護體m由電性傳導材料所製成且實質上環繞半導體封 裝件100内的半導體元件l〇8a、108b及1〇8c，以提供對 EMI的防護作用。在本實施例中，電磁干擾防護體124包 含一上方部（upper portion) 126 及一側向部（lateral portion) 128 ’其環繞著封裝體丨14的整個外緣延伸並 定義出半導體封裝件1〇〇中呈L字型的侧面。如第2圖 所示’側向部128從上方部126往下地延伸並側向地往 基板單元102的周邊部位延伸，且實質上終止於基板單 元102的周邊。然而’在侧向部128的延伸範圍也可以 是其它態樣。 如第2圖所示’電磁干擾防護體124電性連接至接 地元件118a及118b的連接面si及S2。當電磁放射從半 導體封裝件100的内部衝擊電磁干擾防護體124時，至 少部份的電磁放射可透過接地元件118a及118b有效地 放電至接地端，以降低通過電磁干擾防護體124之電磁 放射強度及降低對鄰近之半導體元件的影響程度。相似 地，當來自於鄰近之半導體元件的電磁放射衝擊到電磁 干擾防護體124時’一相似的接地放電效果係發生，以 降低對半導體元件108a、108b及108c產生的電磁干擾。 在操作的過程中’半導體封裝件100可設置於一電路板 (Printed circuit board，PCB)且透過電性連接部 llOa、110b及110c與PCB電性連接。如前述，電性連接 部110a、110b及ll〇c中至少一者為接地電性連接部， 該接地電性連接部電性連接於電路板之接地電壓，使電 ❻磁放射可透過電磁干擾防護體124放電至接地端。該電 磁放射係經過一包括接地元件118a、接地元件118b及基 板早元102之電性連接機制150及接地電性連接部的電 性路徑。 在本實施例中，電磁干擾防護體124為一全覆蓋 (conformal)防護體且為一組塗佈體、層結構或薄膜的 形式’此有助於電磁干擾防護體124在不需要使用黏結 方式的情況下，鄰近或直接形成於半導體封裳件100的 〇 外部，以增進可靠度及抗氧化、抗濕氣及對抗其它環境 侵害的作用。此外’由於電磁干擾防護體124的全覆蓋 (conformal)特性，使相似的電磁干擾防護體及相似的 製造過程可輕易地應用至不同尺寸及外型的半導體封裝 件，以使在容納不同之半導體封裝件時可降低製造成本 及時間。在其它實施例中’電磁干擾防護體124的厚度 可介於約1微米（/洲）至約500/^w之間，例如是從約 1/洲至約200//W、從約1/洲至約100^、從約1〇芦„至 約100//W、從約至約50//W或從約至約 15 201008478 1W5451PA f * 。相較於習知的例子，厚度如此薄的電磁干擾防護 體124使半導體封裝件整體尺寸縮小此為本實施例的 優點之一。 如第3圖所示，其繪示第i圖及第2圖中半導體封 裝件之部份放大示意圖。特別一提的是，第3圖繪示鄰 近封裝體114設置的電磁干擾防護體124之一實施態樣。 如第3圖所示，電磁干擾防護體124為多層結構且 包含一内層結構300及一外層結構go? ^内層結構300鄰 近封裝體114設置，而外層結構3〇2鄰近内層結構300 ® 設置且暴露於半導體封裝件1〇〇之外部。一般而言，内 層結構300與外層結構3〇2中的每一者可由金屬、金屬 合金、具有金屬的金相或一散佈有金屬合金的結構或其 它適當的電性傳導材料所製成。舉例來說，内層結構300 與外層結構302中的每一者可由鋁銅、鉻、錫、金、 銀、鎳、不銹鋼或上述材料之組合所製成。内層結構300 與外層結構302可由相同的電性傳導材料或相異的電性 傳導材料所製成。舉例來說，内層結構3〇〇與外層結構 ® 302可皆由金屬，例如是鎳所製成。在其它實施例中，内 層結構300與外層結構302可各別由相異的電性傳導材 料所製成，以提供互補的功能。舉例來說，内層結構300 可由一具有高電性傳導率的金屬，例如是銘、銅、金或 銀所製成，以提供電磁放射防護功能，在此情況下’外 層結構302可由一低電性傳導率的金屬，例如是鎳所製 成，以保護内層結構300免於受到氧化、濕氣及其它環 境因子的侵害。此外，外層結構302也可同時提供保護 16 201008478 I ” i m 功能及電磁放射防護的功能。雖然第2圖繪示雙層結構， 然於其它實施態樣中亦可為多於或少於雙層的結構。 第4圖繪示依照本發明另一實施例之半導體封裝件 之示意圖。半導體封裝件400採用相似於前述之第1至3 圖之半導體封裝件100的技術手段，在此便不再贅述。 如第4圖所示，半導體封裝件400包含一基板單元 402。基板單元402包括一上表面404、一下表面406及 沿著基板單元402之側向設置的側面442及444。在本實 ❹施例中’上表面404的一周邊部位往下彎曲，以定義出 一切除部（cut-out portion)’切除部實質上沿著基板 單元402之整個周邊延伸。在其它實施例中，環繞基板 單元402之整個周邊延伸的切除部也可以是其它的變化。 切除部之一實施態樣如第5圖所示，其繪示第4圖 中部份之半導體封裝件之示意圖。特別一提的是，第5 圖緣示基板單元402中鄰近側面444之輪廓。為了不使 圖示過於複雜，第5圖省略半導體封裝件4〇〇的細部結 ❹構。在本實施例中，上表面404的周邊部位包含一組表 面，即表面5〇〇及表面502,其定義出基板單元4〇2之切 除部。表面5〇〇實質上為平面並具有一實質上與上表面 4〇4或下表面4〇6呈垂直的方位，而表面5〇2實質上為一 曲面。如下所述，基板單元402之切除部之形成可由一 組切割製程完成。在某些實施例中，切除部的整個垂直 高度H1可介於約1 ^至約100娜間。例如，從約1娜 至約80//W ,或者，從約至約40//W。表面5〇〇的 整個垂直高度H2可介於垂直高度之約1%至約95%間。 17 201008478
TW5451PA 例如，從約20%至約80%，或約40%至約60%。在其它實 施例中，表面500及502的尺寸及範圍也可以是其它變 化。 回到第4圖，半導體封裝件400更包括接地元件408a 及408b，其至少部份地延伸於基板單元402之上表面404 與下表面406之間且鄰近基板單元402之周邊設置。值 得一提的是，接地元件408a及408b實質上設置於基板 單元402的周邊並分別鄰近於側面442及444設置。在 本實施例中，接地元件408a及408b係由接地孔，且特 別是接地孔於一組切割製程之後的餘留部份（remnant) 所形成，該組切割製程將敘述於後。如第4圖所示，接 地元件408a及408b中每一者包含一孔接塑·餘留部（via pad remnant)410a或410b及一鍍層通道餘留部（plated channel remnant) 412a 或 412b。孔接墊餘留部 410a 或 410b鄰近基板單元402之上表面404設置，而鍍層通道 餘留部412a或412b沿著孔接墊餘留部410a或410b與 基板單元402内之電性連接機制之間延伸。接地元件408a 及408b分別包含連接面S1’及S2’ ，其暴露於上表面 404中彎曲的周邊部位’以作為電性連接之用。如第4圖 所示，連接面S1’及S2’對應於孔接墊餘留部41〇a、410b 及鍍層通道餘留部412a、412b中具有電性連接用途的電 性暴露面。較大的連接面S1’及S2’的面積有助於提升 電性連接的可靠度及效率，以降低EMI。 如第4圖所示，半導體封裝件4〇〇更包括一半導體 元件430,其係一鄰近於基板單元4〇2之上表面4〇4設置 201008478 1 ντ ιγλ 的半導體晶片。在本實施例中，半導體元件430為結合 於基板單元402之上表面404的覆晶式晶片（flip chip)。例如’半導體元件430可透過一組錫鉛凸塊 (solder bump)結合至基板單元402。或者，半導體元 件430也可透過另一技術手段，例如是透過打線結合 (wire-bonding)技術與基板單元402結合。 請繼續參照第4圖’半導體封裝件400更包括封裝 體414 ’其鄰近基板單元402之上表面404設置。封裝體 ❺ 414具有數個外表面，例如是侧面420及422，側面420 及422沿著封裝體414的侧面設置。在本實施例中，侧 面420及422實質上為平面並具有一實質上呈垂直的方 位’並實質上平行於基板單元402之侧面442及444。此 外，封裝體414中由侧面420及422所定義出的周邊， 其相對於基板單元402中由側面442及444所定義出之 周邊係側向地凹陷進去，如此可降低基板單元4〇2之上 表面404之一周邊部位與封裝體414的相覆蓋的範圍， 〇使連接面S1’及S2,暴露出來，以作為電性連接之用。 在其它實施態樣中，只要連接面S1，及S2，至少部份地 暴露出來，側面420、422及凹陷部位的外形也可以不同 於第4圖。 半導體封裝件4〇〇更包括一電磁干擾防護體424， 其電性連接接地元件408a及408b的連接面si，及 S2 。如第4圖所示，電磁干擾防護體424鄰近封裝體 414的外表面及基板單元402之上表面404中彎曲的周邊 部位設置。電磁干擾防護體424包含一上方部（upper 201008478 1 WMMm , , portion) 426 及一侧向部（iateral portion) 428，其 實質上環繞著封裝體414的整個外緣延伸並定義出半導 體封裝件400的J字型輪％。在本實施例中，侧向部428 從上方部426往下地延伸且更侧向地沿著上表面4〇4之 彎曲的周邊部位延伸，且實質上終止於基板單元4〇2的 周邊。然而’在其它實施態樣中’侧向部428的延伸範 圍也可以是其它變化。 請參照第6A至6H圖，其繪示依照本發明之一實施 例之半導體封裝件之形成方法。為了不使圖示過於複 _ 雜，以下的形成方法係以第1至3圖的半導體封裝件1〇〇 為例作說明。然而，形成方法亦可應用於其它半導體封 裝件’例如是第4至5圖之半導體封褒件4〇〇。 如第6A至6B圖所示，提供一基板6〇〇。為了增進 製造生產量，基板600包括數個基板單元。該些基板單 元包含基板單元102及一相鄰的基板單元1〇2，。在一適 當的製程方法中，包含多個基板單元的基板6〇〇仍可快 速地被製造。基板600可呈帶形（strip)，多個基板單 ❿ 兀係連續地呈直線排列。或者，多個基板單元沿著二維 方向排列成陣列形（array)。為了不使圖示過於複雜， 以下的形成方法係以基板單A 1〇2及其相關元件為例作 說明H形成方法亦可應其它基板單^及其相 關元件。 如第6A| 6B所示，數個接地元件鄰近基板單元之 一周邊设置。特別一提的是’接地元件118a、接地元件 118b、接地元件6〇2c、6_及6〇2e鄰近基板單元1〇2 20 之侧面設置。在本實施例中，接地元件可由接地孔形成。 每個接地孔包含一孔接墊及一鑛屠通道（plated channel)。孔接墊例如是孔接墊146a或146b，而鍍層通 道例如是148a或148b。接地元件可由多種方法中任一種 形成。例如’應用光儀刻法（photo 1 i thography )、化學 蝕刻、雷射鑽孔或機械加工來形成開孔，且開孔的鍍層 係採用金屬、金屬合金、具有金屬的金相或一散佈有金 屬合金的結構或其它適當的電性傳導材料所製成。在一 〇 些實施例中，電性傳導材料於被塗佈後流進開孔，並以 實質上填滿電性傳導材料的開孔。舉例來說，電性傳導 材料可包含一金屬或電性傳導黏結劑（electrically conductive adhesive)。該金屬例如是銅、錫球 (solder)。錫球例如是由多種易熔金屬合金中任一種所 製成，該多種易熔金屬合金的熔點係介於約90。(：至約 450 °C之間。 在本實施例中，孔接墊，例如是孔接墊146a或146b © 具有一環狀（annular)外形，而鑛層通道，例如是鑛層 通道148a或148b為一具有實質上呈圓形剖面的圓柱形 (circular cylinder)。孔接墊及鍍層通道也可以是多 種形狀種類中的任何一種。例如，鍍層通道可以是其它 種類的圓柱形（cylindrical shape)以及非圓柱型 (non-cylindrical shape)。該其它種類的圓柱形例如 是橢圓柱形（elliptic cylindrical shape)、正方柱形 (square cylindrical shape)及矩形柱形（rectangular cylindrical shape)。該非圓柱型例如是錐形（cone)、 21 201008478
TW5451PA * · 漏斗心（funnel)及其它漸縮外形（Capered shape)。 鍍層通道的侧面輪廓可以是曲面或粗糙結構。在其它實 施態樣中，每個鍍層通道的侧面尺寸W1 (亦可稱為孔尺 寸）可介於約50 _至約300 _之間，例如從約1 〇〇 至約200W，或從約12O//W至約i8〇//m。在此情況下， 每個孔接墊的側面尺寸W2 (亦可稱為孔接墊尺寸）可介 於約100//W至約6〇〇//m之間，例如從約2〇〇芦„至約 400’或從約240 W至約360卿。在其它實施例中， 側面尺寸W1或W2也可與沿著直角方向上的側面長度的 ❺ 平均值相對應。 為了提升可靠度及電性連接效率以降低Emi。接地 元件鄰近每個基板單元中全部的四個侧面或部份的四個 側面設置。或者，接地元件也可以鄰近每個基板單元中 全部的四個角落或部份的四個角落設置。在其它實施態 樣中，基板單元中最接近的接地元件之間的距離Li (亦 可稱為孔節距）可介於約〇. lmm與約3mm之間，例如從
約0. 5mm至約2mm，或從約〇. 7mm至約1. 3mm。如第6B G 圖所示，基板單元内的虛線邊界定義出一主動區域，半 導體元件設於主動區域内。在半導體元件的製造過程 中，為了降低或減少反衝擊，基板單元之接地元件可與 主動區域隔開一距離L2(亦可稱為緩衝距離）。在其它實 施例，距離L2可介於約50//W至約3〇〇//w，例如從約 50/^ί至約200//W，或約l〇〇//w至約i5〇//w。繼續參照 第6B圖，相鄰的基板單元中最接近的接地元件之間係相 隔一距離L3。例如，基板單元1〇2的接地元件U8b與相 22 201008478 鄰之基板單元102’的接地元件602f相隔一距離L3。接 地元件的數目及其位於基板600的位置也可以與第6A圖 及第6B圖不同。數排接地元件也可鄰近基板單元之周邊 設置。 在提供基板600後’半導體元件l〇8a、108b及i〇8c 鄰近基板600之上表面604設置且電性連接基板單元 102。特別一提的是，半導體元件i〇8b藉由銲線112並 應用打線連接技術（wire-bonded)連接至基板單元1〇2。 ❹並且’半導體元件108b及108c以表面接觸的方式固接 至基板單元102。 接著’如第6C圖所示’塗佈（apply) —封裝材料 608至基板600的上表面604，以實質上覆蓋或密封接地 元件118a及118b、半導體元件108a、108b及108c以及 銲線112。封裝材料6〇8可包括例如一酚醛清漆樹脂 (Novolac Resin)、一環氧樹脂（epoxy-based resin)、 一石夕氧樹脂（silicone-based resin)或其它適當的封 ® 裝材料。該其它適當的填充劑可包含例如是粉狀二氧化 矽（Si〇2)。封裝材料608可應用於多種封裝技術，例如 壓縮成形（compression molding)、射出成形（injection molding)及轉移成形（transfer molding)中的任一種。 旦封震材料608設置於基板600後，可將溫度降低至 低於封裝材料608的熔點，以使封裝材料608硬化或固 化而形成一封裝結構640。為了利於基板600於切割製程 (singulation)中的定位，基準標記（fiducial mark) 可形成於封褒結構640,基準標記的形成方式例如是應用 23 201008478
TW5451PA 雷射方式製作。此外，基準標記也可鄰近基板600之一 周邊。 接下來’從封裝結構640的上表面610切割封裝結 構64〇 (呈直立方位（叩right orientation)的姿態）。 如此的切割方式稱為”正面（front-side) ’，切割。如 第6D至6E圖所示，正面切割由一切割鋸（saw) 630執 行，以形成切割槽612a、612b及612c。特別一提的是， 切割槽612a、612b及612c往下地延伸並完全貫穿封裝 結構640，以將封裝結構640切割成數個包含及封裝體 ⑩ 114及相鄰的封裝體114’之分離單元。在本實施例中， 切割槽612a、612b及612c往下地延伸並實質上終止基 板600之上表面604。在此情況下，接地元件118a及118b 的連接面S1及S2從基板單元102的周邊的環繞部份暴 露出來。在一些實施例中，每個切割槽612a、612b及612c 的寬度Cl (亦可稱為半穿切寬度（half-cut width))可 介於約100/^2與約2000/^w之間，例如從約300/zw至約 1200/^，或從約 500 /^w 至約 900 //W。 ❿ 在其它實施例中’切割槽612a、612b及612c可延 伸至基板600之上表面604之下。此外，透過調整切割 鋸630的外型，可切割出導圓角的外型，使切割槽612a、 612b及612c產生如第4至5圖所示的切除部的曲面。雖 然第6D至6E圖未繪示’在正面切割的過程中，一黏膠 膜（tape)可被用來固接基板600之下表面614。該黏膠 膜可以是一單側或雙側具有黏性的黏膠膜。 接著，如第6F圖所示’一電磁干擾塗佈體616鄰近 24 201008478 封裝體114及114’的外表面形成且暴露出基板600之上 / 表面604之一部份。電磁干擾塗佈體616的製成可採用 多種塗佈技術中任一種完成。例如，透過化學蒸鍍 (Chemical Vapor Deposition, CVD)、無電鑛 (electroless plating)、電鑛、印刷（printing)、喷 佈（spraying)、減鍵或真空沉積（vacuum deposition)。 舉例來說，電磁干擾塗佈體616可包含一透過無電鑛法 製成的鎳金屬單層結構，其厚度至少約，例如從約 ❹ 至約50/^或從約5/^至約10/^w。若電磁干擾塗 佈體616為多層結構，不同層結構的形成可採用相同的 技術或相異技術完成。舉例來說，可透過無電鍍技術形 成一材質為銅的内層結構，及可透過無電鍍技術或電鑛 技術形成一材質為錄的外層結構。在另一實施例中，透 過濺鍍或無電鑛技術形成一材質為銅的内層結構（作為 基底用途）及透過濺鍍技術形成一材質為不銹鋼、錄或 銅的外層結構（作為抗氧化用途）。該内層結構的厚度至 G 少約’例如從約1//W至約50/wi或從約1/伽至約 10//W。該外層結構的厚度不大於約，例如從約 0.01/洲至約1/洲或從約001//W至約0.1/ZW。在這此 實施例中’被電磁干擾塗佈體616塗佈的表面可先進行 預處理，以增進外層結構及内層結構的成形性。該預處 理包含表面粗糖化（surface roughening)及形成種子 層（seed layer)。該表面粗糙化可採用如化學蝕刻 (chemical etching)或機械磨損（mechanical abrasion)的技術形成，而該種子層可採用例如是無電 25 201008478
1 W54MPA 鍍技術形成。 在電磁干擾塗佈體616形成後’形成有電磁干擾塗 佈體616的基板600被倒置（invert)且從基板(呈 倒置方位（inverted orientation)的姿態）的下表面 614切割基板600。如此的切割方式稱為，，背面 (back-side) ’’切割。如第6G圖及第6H圖所示，背面 切割由一切割鋸（saw) 618執行，以形成切割槽62〇a及 620b及620c。特別一提的是，切割槽620&及62〇1)及62〇c 往下地延伸並完全貫穿基板600及電磁干擾塗佈體gig ❹ (呈倒置方位的姿態）’以將基板600及電磁干擾塗佈體 616切割成數個包含基板單元102及電磁放射防護體124 的分離單元。如此’形成半導體封裝件1〇〇。在一些實施 態樣中，切割槽620a、620b及620c (有時被稱為一全穿 切寬度（full-cut width)中每一者的寬度C2可介於約 1〇〇 //w至約600 之間，例如是從約200 至約400 或從約240声2至約360PW。雖然第6G及6H圖未繪示， 在背面切割的過程中，一黏膠膜可被用來固接半導體封 ❹ 裝件100及相鄰的半導體封裝件。該黏膠膜可以是一單 側或雙侧具有黏性的黏膠膜。 請參照第7A至7D圖，其繪示依照本發明之一實施 例中最接近的接地元件700及700’間之一適當距離 L3。為了不使圖示過於複雜，假定於正面切割製程中切 出一寬度C1，且於背面切割製程中切出一寬度C2。距離 L3較佳地至少等於寬度C2且不大於寬度C1。在其它實 施態樣中，距離L3的關係可以表示成：C2^L3^C1。 26 201008478 如第7A圖所示’距離L3大於寬度^，亦即，在正 面切割製程後’接地元件700與700，相距一大於寬度 ci的距離。此外，在正面切割製程後，接地元件7〇〇及 700’實質上仍分別地被封裝體704及7〇4，覆蓋。如第 7B圖所示，距離L3約等於寬度C1，亦即，在正面切割 製程後，接地元件700與700’相距一約等於寬度（^的 距離。此外，在正面切割製程後，接地元件7〇〇及7〇〇， 至少部份地暴露且提供電性路徑以降低EMI。如第圖 Ο所示’接地元件700與700，分別包括連接面S3&S3，。 如第7C圖所示，距離L3約等於寬度C2，亦即，在 背面切割製程後，接地元件700與7〇〇，相距一約等於寬 度C2的距離。此外，在背面切割製程後，接地元件7〇〇 及700’的餘留部份至少部份地暴露出來，以提供電性路 徑，以降低EMI。如第7C圖所示，接地元件700及700， 的餘留部份分別包括連接面S4及S4’ 。如第7D圖所示， 距離L3小於寬度C2 ’亦即，在背面切割製程後，接地元 ❺件700與700’相距一小於寬度C2的距離。此外，在背 面切割製程後，接地元件700及700，實質上沒有餘留部 份。 综上所述’雖然本發明已以較佳實施例揭露如上， 然其並非用以限定本發明。本發明所屬技術領域中具有 通常知識者’在不脫離本發明之精神和範圍内，當可作 各種之更動與潤飾。因此，本發明之保護範圍當視後附 之申請專利範圍所界定者為準。 27 201008478 IWMMFA ' ' 【圖式簡單說明】 第1圖繪示半導體封裝件100之立體圖。 第2圖繪示第1圖中半導體封裝件沿著方向A-A的 剖視圖。 第3圖繪示第1圖及第2圖中半導體封裝件之部份 放大示意圖。 第4圖繪示依照本發明另一實施例之半導體封裝件 之示意圖。 第5圖繪示第4圖中部份之半導體封裝件之示意圖。 _ 第6A至6H圖繪示依照本發明之一實施例之半導體 封裝件之形成方法。 第7A至7D圖繪示依照本發明之一實施例中鄰近基 板單元之接地元件之間的多種預設距離之實施態樣示意 圖。 【主要元件符號說明】 100、400 :半導體封裝件 102、102’、402 :基板單元 ❿ 104、404、604、610 :上表面 106、406、614 :下表面 108a、108b、108c、430 :半導體元件 110a、110b、110c :電性連接部 112 :銲線 114、114’、414、704、704’ ：封裝體 118a、118b、408a、408b、602c、602d、602e、602f、 700、700’ ：接地元件 28 201008478 120、122、142、144、420、422、442、444 :側面 124、424 :電磁干擾防護體 126、426 :上方部 128、428 :側向部 140 :架體 146a、146b :孔接墊 148a、148b :鍍層通道 150 電性連接機制 300 内層結構 302 外層結構 410a、410b :孔接墊餘留部 412a、412b :鍍層通道餘留部 500、502 :表面 600 :基板 608 :封裝材料 612a、612b、612c、620a、620b、620c :切割槽 G 616 :電磁干擾塗佈體 618、630 :切割鋸 640 :封裝結構 C卜C2 :寬度 D :侧向尺寸 Η、ΙΠ、H2 :高度 LI、L2、L3 :距離 S卜 S2、SI’、S2’、S3、S3’、S4、S4’ ：連接面 W卜W2 :側面尺寸 29

Claims (1)

  1. 201008478 TW5451PA ( . 七、申請專利範圍： 1. 一種半導體封裝件，包括： 一基板單元，包括： 一上表面； 一下表面；及 一接地元件’鄰近該基板單元之一周邊 (periphery)設置，且至少部份地延伸於該基板單元之 該上表面與該下表面之間’該接地元件具有一連接面 (connection surface) ’該連接面鄰近於該基板單元之 ⑩ 該上表面設置； 一半導體元件’鄰近該基板單元之該上表面設置並 電性連接該基板單元； 一封裝體’鄰近該基板單元之該上表面設置並覆蓋 該半導體元件’該封裝體之一周邊相對該基板元件之該 周邊係侧向地凹陷’以使該接地元件之該連接面暴露出 來’以作為電性連接之用，該封裝體並具有複數個外表 面；以及 G 一電磁干擾防護體（electromagnetic interference shield)鄰近該封裝體之該些外表面設置 並電性連接該接地元件之該連接面； 其中’該接地元件提供一電性路徑（electrical pathway)以將該電磁干擾防護體上的電磁放射 (electromagnetic emission)放電至接地端。 2. 如申請專利範圍第1項所述之半導體封裝件，其 中該接地元件對應於一接地孔（grounding via)，該接 30 201008478 * 1 VV JU 11 Λ * 地孔包括一孔接墊（via pad)，該孔接墊鄰近該基板單 元之該上表面設置，且該接地元件之該連接面對應於該 孔接墊之一電性暴露面（electriCaUy exposed surface )° 3.如申請專利範圍第2項所述之半導體封裝件，其 中該基板單元更包括一電性連接機制，其設置於該基板 單元之該上表面與該下表面之間，且該接地孔延伸於該 基板單元之該上表面與該電性連接機制之間。 〇 4.如申請專利範圍第1項所述之半導體封裝件，其 中該接地元件之一高度係介於0 1公釐（mm)至丨5咖 之間。 5·如申請專利範圍第1項所述之半導體封裝件，其 中該電磁干擾防護體包括一侧向部（lateral p〇rti〇n)， 其沿著該基板單元之該上表面之一周邊部份 (peripheral portion)延伸。 6. 如申請專利範圍第5項所述之半導體封裝件，其 © 中該側向部實質上終止於該基板單元之該周邊。 7. —種半導體封裝件，包括： 一基板單元，其具有相對應之一第一表面及一第二 表面且包括： 一接地元件’至少部份地延伸於該基板單元之 該第一表面與該第二表面之間，該接地元件對應至一接 地孔之一餘留部份（remnant)並具有一鄰近於該基板單 元之該第一表面之一周邊部份設置的連接面； 一半導體元件’鄰近該基板單元之該第一表面設置 31 201008478 1W5451PA . « · 並電性連接於該基板單元； 封裝體，鄰近該基板單元之該第一表面設置並覆 蓋該半導體元件’該封裝體之一周邊相對該基板單元之 一周邊係側向地凹陷，以使該接地元件之該連接面從鄰 近於該基板單元之該第一表面之該周邊部份暴露出來， 以作為電性連接之用，該封裝體並具有複數個外表面； 以及 電磁干擾防§蒦體（electromagnetic interference shield)鄰近該封裝體之該些外表面設置 參 並電性連接該接地元件之該連接面。 8.如申請專利範圍第7項所述之半導體封裝件，其 中該接地元件包括一孔接墊餘留部（ via pad remnant) 及一鑛層通道餘留部（plated channel remnant)，該孔 接墊餘留部鄰近該基板單元之該第一表面設置，而該鍍 層通道餘留部至少部份地延伸於該基板單元之該第一表 面與該第二表面之間。 9·如申請專利範圍第7項所述之半導體封裝件，其 _ 中該基板單元之該第一表面之該周邊部份係呈曲狀 (curved)’以定義出該基板單元之一切除部（cut-out portion)° 10.如申請專利範圍第7項所述之半導體封裝件， 其中該基板單元更包括一側面，該侧面延伸於該基板單 元之該第一表面與該第二表面之間，該封裝體之該些外 表面包括一侧面，該封裝體之該侧面相對於該基板單元 之該側面係侧向地凹陷。 32 201008478 11. 如申請專利範圍第7項所述之半導體封裝件， 其中該電磁干擾防護體為一全覆蓋（conformal)防護 體，其包含鋁、銅、鉻、錫、金、銀、不銹鋼及鎳中之 至少一者。 12. 如申請專利範圍第7項所述之半導體封裝件， 其中該電磁干擾防護體包括一第一層結構及一鄰近於該 第一層結構設置之第二層結構，該第一層結構及該第二 層結構包含不同的電性傳導材料。 ❹ 13. —種半導體封裝件之形成方法，包括： 提供一基板，該基板具有一上表面、一下表面及複 數個接地孔，該些接地孔至少部份地延伸於該基板之該 上表面與該下表面之間； 電性連接一半導體元件與該基板之該上表面； 塗佈（apply) —封裝材料至該基板之該上表面，以 形成一封裝結構（mo 1 ded structure )，該封裝結構覆蓋 該些接地孔及該半導體元件； Ο 形成一第一組切割槽（cutt i ng s 1 i t)，該第一組切 割槽通過該封裝結構，以使（a)該封裝結構被切割成一覆 蓋該半導體元件之封裝體，該封裝體包括複數個侧面， 該些側面定義出該封裝體之一周邊，以及（b)部份之該些 接地孔超出於該封裝體之該周邊設置並具有複數個連接 面； 形成一電磁干擾塗佈體，該電磁干擾塗佈體係覆蓋 該封裝體及該些連接面；以及 形成一第二組切割槽，該第二組切割槽通過該電磁 33 201008478 TW5451PA 干擾塗佈體及該基板，以使（a)該電磁干擾塗佈體被切割 成一鄰近該封裝體及該些連接面設置之電磁干擾防護 體、（b)該基板被切割成一包含一上表面之基板單元，該 半導體元件鄰近該基板單元之該上表面設置以及（c)該 些連接面鄰近該基板單元之該上表面之一周邊部位設 置。 14. 如申請專利範圍第13項所述之形成方法，其中 該些接地孔中至少一者之一貫孔尺寸係介於5〇微米 (//w )與300鄉之間’而該些接地孔中至少一者之一 參 孔接墊尺寸係介於100/^w與600 /^之間。 15. 如申請專利範圍第13項所述之形成方法，其中 該些接地孔中最接近的接地孔間的間距係介於〇. lmin與 3mm之間。 16·如申請專利範圍第13項所述之形成方法，其中 於形成該第一組切割槽之該步驟中包括： 從該封裝結構之一上表面，進行一正面切割 馨 (front-side singulation)0 零 17.如申請專利範圍第13項所述之形成方法，其中 該第一組切割槽中至少一者之一寬度係介於1〇〇//w與 2000 //W 之間。 18·如申請專利範圍第13項所述之形成方法，其中 於形成該第二組切割槽之該步驟中包括： 從該基板之該下表面，進行一背面切割（back-side singulation)° 19.如申請專利範圍第13項所述之形成方法，其中 34 201008478 該第二組切割槽中至少一者之一寬度係介於100//W與 600 /^之間。 20.如申請專利範圍第13項所述之形成方法，其中 該第二組切割槽對齊至該第一組切割槽，且該第二組切 割槽中至少一者之一寬度小於該第一組切割槽中至少一 者之一寬度。
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