JP6849058B2 - 回路モジュールおよびその製造方法 - Google Patents

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Description

本発明は、回路モジュールおよびその製造方法に関するものである。
半導体パッケージと称するものが特開２０１１−２５８９２０号公報（特許文献１）に記載されている。特許文献１では、半導体装置パッケージは、基板を備えている。基板の表面に電子部品が実装されている。電子部品は絶縁性のモールド部によって封止されている。基板の側面にキャビティが形成されている。キャビティ内に電極が形成されている。モールド部の外面を覆ってキャビティに形成された電極と電気的に接続されるように導電性のシールド部が形成されている。
特開２０１１−２５８９２０号公報
特許文献１に記載された構成においては、基板の側面にキャビティすなわち凹みを形成し、キャビティ内の電極とシールド部との電気的接続を実現しているが、このようなキャビティには、事実上、１種類程度の配線しか配置することができない。キャビティを基板の側面に形成する場合、キャビティの形成精度は一般的な配線パターンの形成精度、位置合わせ精度に比べて劣る。したがって、キャビティおよびその周辺は余裕をもった寸法で設計せざるを得ないこととなり、基板内部のうち基板の側面近傍の領域にデッドスペースが大きくなってしまう。こうなると、回路モジュールの小型化の妨げとなる。また、モールド部の外面を覆うシールド部の剥離を十分に防止することができていなかった。
本発明は、シールド部としての導電性膜が剥離しにくい、回路モジュールおよびその製造方法を提供することを目的とする。
上記目的を達成するため、本発明に基づく回路モジュールは、主表面を有する配線基板と、上記主表面に実装された電子部品と、上記主表面上において上記電子部品の少なくとも一部を覆う封止樹脂とを備え、上記封止樹脂の側面の少なくとも一部に凹みが形成されており、少なくとも上記凹みが導電性膜で覆われている。
本発明によれば、回路モジュールにおいて、シールド部としての導電性膜を剥離しにくくすることができる。
本発明に基づく実施の形態１における回路モジュールの断面図である。 本発明に基づく実施の形態１における回路モジュールの側面図である。 本発明に基づく実施の形態１における回路モジュールの変形例の側面図である。 本発明に基づく実施の形態２における回路モジュールの製造方法のフローチャートである。 本発明に基づく実施の形態２における回路モジュールの製造方法の第１の工程の説明図である。 本発明に基づく実施の形態２における回路モジュールの製造方法の第２の工程の説明図である。 本発明に基づく実施の形態２における回路モジュールの製造方法の第３の工程の説明図である。 本発明に基づく実施の形態２における回路モジュールの製造方法の第４の工程の説明図である。 本発明に基づく実施の形態２における回路モジュールの製造方法の第５の工程の説明図である。 本発明に基づく実施の形態２における回路モジュールの製造方法の第６の工程の説明図である。 本発明に基づく実施の形態２における回路モジュールの製造方法の第７の工程の説明図である。 本発明に基づく実施の形態３における回路モジュールの断面図である。 本発明に基づく実施の形態４における回路モジュールの製造方法の第１の工程の説明図である。 本発明に基づく実施の形態４における回路モジュールの製造方法の第２の工程の説明図である。 本発明に基づく実施の形態４における回路モジュールの製造方法の第３の工程の説明図である。 本発明に基づく実施の形態４における回路モジュールの製造方法の第４の工程の説明図である。 本発明に基づく実施の形態４における回路モジュールの製造方法の第５の工程の説明図である。 本発明に基づく実施の形態４における回路モジュールの製造方法の第６の工程の説明図である。
図面において示す寸法比は、必ずしも忠実に現実のとおりを表しているとは限らず、説明の便宜のために寸法比を誇張して示している場合がある。以下の説明において、上または下の概念に言及する際には、絶対的な上または下を意味するとは限らず、図示された姿勢の中での相対的な上または下を意味する場合がある。
（実施の形態１）
図１〜図３を参照して、本発明に基づく実施の形態１における回路モジュールについて説明する。本実施の形態における回路モジュールの断面図を図１に示す。
本実施の形態における回路モジュール１０１は、主表面１ｕを有する配線基板１と、主表面１ｕに実装された電子部品３と、主表面１ｕ上において電子部品３の少なくとも一部を覆う封止樹脂４とを備える。封止樹脂４は、主表面１ｕと電子部品３との接合部の少なくとも一部を覆う。封止樹脂４の側面１１に凹み７が形成されている。凹み７は、主表面１ｕと封止樹脂４との接合部に形成されている。少なくとも凹み７が導電性膜６で覆われている。導電性膜６は、封止樹脂４の内部に配置されたものを外界からシールドするために設けられたものである。したがって、導電性膜６は封止樹脂４の外表面の大部分を覆っている。本実施の形態で示すように、導電性膜６は封止樹脂４の外表面の全体を覆っていることが好ましい。
本明細書等における「主表面」とは、配線基板の主面そのものだけでなく、たとえば配線基板の主面上にある電極、接地用配線、実装用ランド、配線パターンなどを含むものとする。
ここで示す例では、主表面１ｕ上には、電子部品３の他に電子部品２も実装されている。主表面１ｕには電極１３，１４が配置されている。電子部品２は、電極１３の上に実装されている。電子部品３は、その下面に複数のボール電極２２を備える。ボール電極２２はそれぞれ電極１４に電気的に接続されている。ここで示す例では、主表面１ｕには接地用配線５も配置されている。電子部品２は封止樹脂４によって完全に覆われている。電子部品３は封止樹脂４によって部分的に覆われている。電子部品３の上面の一部は封止樹脂４によって覆われていない。
回路モジュール１０１を、図１における左側から見たところを図２に示す。封止樹脂４を覆う導電性膜６が見えている。凹み７はこのように、回路モジュールの１つの辺を端から端まで結ぶように設けられていてもよい。凹み７は図２に示したように１つの辺の全体に設けられているとは限らず、図３に示すように、１つの辺のうちの一部のみに設けられていてもよい。
ここでは、配線基板１の内部構造を図示していないが、配線基板１の内部には配線が適宜形成されていてよい。配線基板１に部品が内蔵されていてもよい。配線基板１の下面に外部電極が配置されていてもよい。
本実施の形態では、導電性膜６が凹み７の形状に沿って形成されることにより、この部分では導電性膜６自体の厚みが増す傾向にあり、結果的に導電性膜６が剥離しにくくなる。本実施の形態では、封止樹脂４の側面１１に凹み７が形成されているので、配線基板１の側面には凹みを形成する必要がない。本実施の形態では、凹み７が導電性膜６で覆われているので、凹み７を利用して導電性膜６との所望の電気的接続を行なうことができる。図１に示した例では、右側の凹み７においては、導電性膜６と接地用配線５との電気的接続が行なわれている。本実施の形態では、配線基板１内部のうち配線基板１の側面近傍の領域にデッドスペースを生じることなく所望の配線とシールド部としての導電性膜６との接続を良好に確保することができる。
凹み７の形状に沿って導電性膜６を形成するだけでなく、たとえば凹み７を全て満たすように導電性膜６を形成してもよい。その場合、導電性膜６が凹み７によって封止樹脂４の内部に入り込んだ形状となるので、導電性膜６が封止樹脂４から不所望に剥離することをより確実に防止することができる。
本実施の形態における回路モジュール１０１は、たとえばいわゆるプリント基板に無線ＬＡＮ用トランシーバＩＣおよび周辺部品を搭載した無線ＬＡＮモジュールであってよい。
図１の右側においては、凹み７の内部に接地用配線５が露出する構成となっているが、これはあくまで一例である。凹み７の内部に露出する配線は、接地用配線５以外の種類の配線であってもよい。また、図１の左側に示されているように、凹み７に配線が露出していない構成であってもよい。図１の左側の凹み７においては、凹み７を導電性膜６が覆っているが、この箇所で導電性膜６と他の配線とが接続されているわけではない。凹み７は、図１に示したように封止樹脂４の側面のうち配線基板１に近い位置に設けるだけでなく、封止樹脂４の側面のうち配線基板１から上方に離れた位置に設けられてもよい。
本実施の形態で示したように、主表面１ｕに接地用配線５が配置されており、凹み７の内部において導電性膜６が接地用配線５と接続していることが好ましい。この構成を採用することにより、凹み７の内部を利用して導電性膜６と接地用配線５とを安定して接続することができる。導電性膜６と接地用配線５とはある程度の面積を以て接続されるので、配線の厚みが薄くても接続抵抗を抑えることができる。
本実施の形態で示したように、主表面１ｕの一部または電子部品３の一部が封止樹脂４に覆われずに導電性膜６に覆われていることが好ましい。本実施の形態で示した例は、電子部品３の一部が封止樹脂４に覆われずに導電性膜６に覆われている。この構成を採用することにより、電子部品３において発生する熱は、導電性膜６を通じて速やかに放熱することができる。一般的に、通信速度が上がることによってトランシーバＩＣの発熱量が著しく増大する傾向にあり、放熱性能を改善することが求められているが、電子部品３がトランシーバＩＣである場合には、この構成を採用することにより、放熱性能を改善することができ、速い通信速度にも対応することが可能となる。
電子部品３の上面と導電性膜６とが接する箇所においては、熱応力が繰返し作用することとなるので、接続信頼性が問題となる。本実施の形態で示したように、電子部品３の上面と導電性膜６とが接する箇所において封止樹脂４に凹み９を設けることが好ましい。この構成を採用することにより、接続信頼性を増すことができる。凹み９は導電性膜６によって埋まっていてもよい。なお、凹み９の存在は、必須ではない。
本実施の形態で例示したように、封止樹脂４によって完全に覆われた電子部品２と、封止樹脂４によって覆われない領域を有する電子部品３とが混在していてもよい。電子部品２の存在は必須ではない。
本実施の形態では、凹み７を断面図で見たときの形状は、下側が直線であり、上側が円弧であるように表示されている。すなわち、四分の一円のような形状で表示されている。しかし、これはあくまで模式的に示したものであり、実際には、四分の一円のような形状とは限らない。上側が円弧状とも限らない。凹み７は、たとえば断面図で見たときに長方形や台形であってもよい。
（実施の形態２）
図４を参照して、本発明に基づく実施の形態２における回路モジュールの製造方法について説明する。本実施の形態における回路モジュールの製造方法のフローチャートを図４に示す。
本実施の形態における回路モジュールの製造方法は、電子部品を主表面に搭載した配線基板の、前記主表面の一部および前記主表面に配置された配線の一部のうち少なくともいずれかの表面に、封止樹脂をはじく性質を有する材料によって第１材料部を形成する工程Ｓ１と、前記電子部品の少なくとも一部を覆いかつ前記第１材料部を部分的に覆うように前記主表面を液状の封止樹脂で被覆して前記封止樹脂を硬化する工程Ｓ２と、前記第１材料部を除去することによって前記配線基板と前記封止樹脂との接合部に隣接する位置で前記封止樹脂の側面に凹みを形成する工程Ｓ３と、少なくとも前記凹みを覆うように導電性膜を形成する工程Ｓ４とを含む。
各工程について、以下に詳しく説明する。まず、図５に示すように、集合基板状態の配線基板１を用意する。配線基板１の主表面１ｕに、接地用配線５、電極１３，１４を形成する。
図６に示すように、電極１３を利用して電子部品２を実装する。電極１４を利用して電子部品３を実装する。
工程Ｓ１として、図７に示すように、電子部品２，３を主表面１ｕに搭載した配線基板１の、主表面１ｕの一部および主表面１ｕに配置された配線の一部のうち少なくともいずれかの表面に、封止樹脂をはじく性質を有する材料によって第１材料部２１ａを形成する。この際に、第１材料部２１ａの他に、電子部品３の上面の一部を覆うように第１材料部２１ｂを形成してもよい。第１材料部２１ｂも第１材料部２１ａと同じ材料で形成してよい。「封止樹脂をはじく性質を有する材料」とは、たとえばシリコーン樹脂である。
具体的には、配線基板１の主表面１ｕに電子部品２，３をはんだ付けにより実装した後、液状のシリコーン樹脂をディスペンサで塗布することとしてよい。塗布に当たっては、ディスペンサに代えてインクジェット印刷などの方法を採用してもよい。塗布後に温度を上げる。この際、温度はたとえば１２０℃まで上げることとしてよい。これにより、シリコーン樹脂が硬化する。
工程Ｓ２として、図８に示すように、封止樹脂４を形成する。封止樹脂４はたとえばエポキシ系の液体樹脂であってよい。封止樹脂４の材料となるための液体樹脂は、第１材料部２１ａ，２１ｂによってはじかれる。封止樹脂４は、第１材料部２１ａ，２１ｂに一部乗り上げた状態に形成される。封止樹脂４の材料となるための液体樹脂は、塗布後に温度を上げて硬化させる。この際、温度はたとえば１５０℃まで上げることとしてよい。
工程Ｓ３として、第１材料部２１ａを除去することによって、図９に示すように、配線基板１と封止樹脂４との接合部に隣接する位置で封止樹脂４の側面１１に凹み７を形成する。この際に、同時に第１材料部２１ｂも除去され、凹み９が形成される。凹み９は、封止樹脂４のうち電子部品３の上面に乗り上げている部分において側方に向かって凹んでいる。凹み９が形成されることによって、電子部品３の上面が露出する領域が拡大されている。なお、第１材料部２１ａ，２１ｂの除去のためには、シリコーン溶解剤による溶解を行なってから脱脂および洗浄の処理を行なうこととすればよい。この脱脂および洗浄の処理は、この後の工程Ｓ４で行なうべき導電性膜６の形成の前処理を兼ねることとしてもよい。
工程Ｓ４として、図１０に示すように、導電性膜６を形成する。導電性膜６の形成は、たとえば銀ペーストの塗布によって行なってもよい。
図１１に示すように、ダイシングにより回路モジュールを個片化する。ダイシングにより領域２５が除去された結果、集合基板から複数の回路モジュールが得られる。こうして、図１に示した回路モジュール１０１が得られる。
なお、「封止樹脂をはじく性質を有する材料」としては、シリコーン樹脂に代えてフッ素樹脂を用いることもできる。
本実施の形態では、実施の形態１で説明したような回路モジュールを容易に得ることができる。こうして得られる回路モジュールにおいては、配線基板１内部のうち配線基板１の側面近傍の領域にデッドスペースを生じることなく所望の配線とシールド部としての導電性膜６との接続を良好に確保することができる。
本実施の形態では、封止樹脂４に対して特別な削り出し工程を行なうことなく、封止樹脂４の側面１１に凹み７を形成することができるので、歩留まりが向上し、製造コストを低減することができる。
なお、本実施の形態で示した例では、接地電位と接続された配線すなわち接地用配線５がダイシングラインに沿って、配置されている。この配線は、工程Ｓ２で封止樹脂４を形成するより前に工程Ｓ１で第１材料部２１ａによって覆われているので、工程Ｓ３で第１材料部２１ａを除去したときには接地用配線５が直接露出する。したがって、工程Ｓ４で導電性膜６を形成する際には、導電性膜６と接地用配線５とが直接の面接触となり、両者は安定して電気的に接続される。
本実施の形態で例示したように、第１材料部を形成する工程Ｓ１では、電子部品３の一部の表面を覆うように第１材料部２１ｂを形成することとしてもよい（図７参照）。こうすることにより、工程Ｓ２では封止樹脂４が第１材料部２１ｂの端部に乗り上げるように形成され（図８参照）、工程Ｓ３で第１材料部２１ｂを除去することにより凹み９が形成される（図９参照）。こうすることにより、電子部品３の上面が導電性膜６に直接接する領域の面積を大きくすることができるので、電子部品３から生じる熱をより効率良く導電性膜６に伝えることができる。これにより、効率良く放熱することができる。
（実施の形態３）
図１２を参照して、本発明に基づく実施の形態３における回路モジュールについて説明する。本実施の形態における回路モジュールの断面図を図１２に示す。
本実施の形態における回路モジュール１０２は、主表面１ｕを有する配線基板１と、主表面１ｕに実装された電子部品２，３１，３２と、主表面１ｕ上において電子部品２，３１，３２の少なくとも一部を覆う封止樹脂４とを備える。封止樹脂４の側面１１の少なくとも一部に凹み７が形成されている。少なくとも凹み７が導電性膜６で覆われている。ここで示す例では、主表面１ｕ上には、電子部品２，３１，３２が実装されている。電子部品３１，３２はたとえばコンデンサであってよい。電子部品３１，３２はたとえば積層セラミックコンデンサであってよい。電子部品３１，３２は端子電極を備え、前記端子電極の少なくとも一部が封止樹脂４に覆われずに導電性膜６に覆われている。
電子部品３１はたとえば図１２に示すように、左右両端に端子電極を備える。これら２つの端子電極が配線基板１の電極１６に接続されるようにして、電子部品３１は実装されている。電子部品３１の２つの端子電極のうち一方は、封止樹脂４に覆われていない領域を有し、この領域においては導電性膜６が電子部品３１の端子電極に直接接している。
電子部品３２はたとえば図１２に示すように、上下両端に端子電極を備える。これら２つの端子電極のうち下端にある端子電極が配線基板１の電極１７に接続されるようにして、電子部品３２は実装されている。電子部品３２の上端にある端子電極は、封止樹脂４に覆われていない領域を有し、この領域においては導電性膜６が電子部品３２の上端の端子電極に直接接している。
本実施の形態においても、実施の形態１と同様の効果を奏することができる。本実施の形態では、個々の電子部品３１，３２の端子電極に導電性膜６を直接接続させることができるので、導電性膜６と同じ電位を各端子電極に与えることができる。導電性膜６が接地用配線５に接続されている場合には、このように配置された導電性膜６を介して電子部品３１，３２の端子電極を接地することができる。
（実施の形態４）
図１３を参照して、本発明に基づく実施の形態４における回路モジュールの製造方法について説明する。
まず、図１３に示すように、集合基板状態の配線基板１を用意する。配線基板１の主表面１ｕに、接地用配線５、電極１３，１６，１７を形成する。
図１４に示すように、電極１３を利用して電子部品２を実装する。電極１６を利用して電子部品３１を実装する。電極１７を利用して電子部品３２を実装する。ここで示す例では、電子部品３１は横長の姿勢となるよう実装されており、電子部品３２は縦長の姿勢となるように実装されている。
工程Ｓ１として、図１５に示すように、電子部品２，３を主表面１ｕに搭載した配線基板１の、主表面１ｕの一部および主表面１ｕに配置された配線の一部のうち少なくともいずれかの表面に、封止樹脂をはじく性質を有する材料によって第１材料部２１ａを形成する。この際に、第１材料部２１ａの他に、電子部品３１の上面の一部を覆うように第１材料部２１ｃを形成してもよい。電子部品３２の上面の一部を覆うように第１材料部２１ｄを形成してもよい。第１材料部２１ｃ，２１ｄも第１材料部２１ａと同じ材料で形成してよい。「封止樹脂をはじく性質を有する材料」の種類および塗布方法の詳細については、実施の形態２で説明したのと同様である。
工程Ｓ２として、図１６に示すように、封止樹脂４を形成する。封止樹脂４の詳細については、実施の形態２で説明したのと同様である。
図１７に示すように、ダイシングにより回路モジュールを個片化する。ダイシングにより領域２５が除去された結果、集合基板から複数の回路モジュールが得られる。こうして、図１８に示す構造が得られる。さらに、工程Ｓ４として、導電性膜６を形成する。導電性膜６の形成方法については、実施の形態２で説明したのと同様である。こうして、図１２に示す回路モジュール１０２が得られる。本実施の形態では、個片化した後で工程Ｓ４を行なっているので、配線基板１の側面を覆うように導電性膜６を形成することができる。導電性膜６は、配線基板１の側面の下端にまで達していてもよい。
本実施の形態で示したように、配線基板１の側面を覆うように導電性膜６が延在していることが好ましい。この構成を採用することにより、シールド性能を高めることができる。実施の形態１では、配線基板１の側面は導電性膜６によって覆われていなかったが、実施の形態１においても、本実施の形態のように、配線基板１の側面が導電性膜６によって覆われていてもよい。導電性膜６が配線基板１の側面まで覆うか否かは、導電性膜６の形成と集合基板からの個片化のためのダイシングとのいずれを先に行なうかによって、適宜選択することができる。
本実施の形態では、実施の形態３で説明したような回路モジュールを容易に得ることができる。
これまでの実施の形態では、いくつかの電子部品を登場させたが、配線基板１に実装される電子部品の種類、形状、サイズ、個数、位置、姿勢などはあくまで説明の便宜のために一例として示したものであって、このとおりであるとは限らない。
なお、上記実施の形態のうち複数を適宜組み合わせて採用してもよい。
なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
１ 配線基板、１ｕ 主表面、２，３ 電子部品、４ 封止樹脂、５ 接地用配線、６ 導電性膜、７，９ 凹み、１１ 側面、１３，１４，１６，１７ 電極、２１ａ，２１ｂ，２１ｃ，２１ｄ 第１材料部、２２ ボール電極、２３ 端子電極、２５ （切断により除去される）領域、３１，３２ 電子部品、１０１，１０２ 回路モジュール。

Claims (9)

  1. 主表面を有する配線基板と、
    前記主表面に実装された電子部品と、
    前記主表面と前記電子部品との接合部の少なくとも一部を覆う封止樹脂とを備え、
    前記封止樹脂の側面のうち高さ方向の一部であって前記主表面と前記封止樹脂との接合部に隣接する部分に凹みが形成されており、
    前記電子部品はコンデンサを含み、
    少なくとも前記凹みが導電性膜で覆われている、回路モジュール。
  2. 前記主表面に接地用配線が配置されており、前記凹みの内部において前記導電性膜が前記接地用配線と接続している、請求項１に記載の回路モジュール。
  3. 前記主表面の一部または前記電子部品の一部が前記封止樹脂に覆われずに前記導電性膜に覆われている、請求項１または２に記載の回路モジュール。
  4. 前記電子部品は端子電極を備え、
    前記端子電極の少なくとも一部が前記封止樹脂に覆われずに前記導電性膜に覆われている、請求項１から３のいずれかに記載の回路モジュール。
  5. 前記配線基板の側面を覆うように前記導電性膜が延在している、請求項１から４のいずれかに記載の回路モジュール。
  6. 前記凹みは、前記封止樹脂の全ての側面を周回するように形成されている、請求項１から５のいずれか１項に記載の回路モジュール。
  7. 前記凹みは、前記封止樹脂の１つの側面のみに形成されている、請求項１から６のいずれか１項に記載の回路モジュール。
  8. 電子部品を主表面に搭載した配線基板の、前記主表面の一部および前記主表面に配置された配線の一部のうち少なくともいずれかの表面に、封止樹脂をはじく性質を有する材料によって第１材料部を形成する工程と、
    前記電子部品の少なくとも一部を覆いかつ前記第１材料部を部分的に覆うように前記主表面を液状の封止樹脂で被覆して前記封止樹脂を硬化する工程と、
    前記第１材料部を除去することによって前記配線基板と前記封止樹脂との接合部に隣接する位置で前記封止樹脂の側面に凹みを形成する工程と、
    少なくとも前記凹みを覆うように導電性膜を形成する工程とを含む、回路モジュールの製造方法。
  9. 前記第１材料部を形成する工程では、前記電子部品の一部の表面を覆うように前記第１材料部を形成する、請求項８に記載の回路モジュールの製造方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN210897246U (zh) * 2017-04-28 2020-06-30 株式会社村田制作所 电路模块
CN213638418U (zh) 2018-05-08 2021-07-06 株式会社村田制作所 高频模块
JP7106753B2 (ja) 2018-09-04 2022-07-26 中芯集成電路（寧波）有限公司 ウェハレベルパッケージング方法及びパッケージング構造
JP7088409B2 (ja) * 2019-04-03 2022-06-21 株式会社村田製作所 モジュール、端子集合体、及びモジュールの製造方法
JP7151906B2 (ja) * 2019-09-12 2022-10-12 株式会社村田製作所 電子部品モジュール、および、電子部品モジュールの製造方法
US10849235B1 (en) * 2020-05-20 2020-11-24 Tactotek Oy Method of manufacture of a structure and structure
US11670599B2 (en) * 2020-07-09 2023-06-06 Qualcomm Incorporated Package comprising passive device configured as electromagnetic interference shield
WO2022123840A1 (ja) * 2020-12-07 2022-06-16 株式会社村田製作所 高周波モジュール及び通信装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4143456A (en) * 1976-06-28 1979-03-13 Citizen Watch Commpany Ltd. Semiconductor device insulation method
JP2001244688A (ja) * 2000-02-28 2001-09-07 Kyocera Corp 高周波モジュール部品及びその製造方法
US7537961B2 (en) * 2006-03-17 2009-05-26 Panasonic Corporation Conductive resin composition, connection method between electrodes using the same, and electric connection method between electronic component and circuit substrate using the same
JP4972391B2 (ja) * 2006-12-13 2012-07-11 新光電気工業株式会社 シールドケース付パッケージおよびシールドケース付パッケージの製造方法
US7745910B1 (en) * 2007-07-10 2010-06-29 Amkor Technology, Inc. Semiconductor device having RF shielding and method therefor
US8410584B2 (en) * 2008-08-08 2013-04-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
JP2011198999A (ja) * 2010-03-19 2011-10-06 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
KR101171512B1 (ko) * 2010-06-08 2012-08-06 삼성전기주식회사 반도체 패키지의 제조 방법
CN103299408B (zh) * 2011-01-07 2016-02-24 株式会社村田制作所 电子元器件模块的制造方法及电子元器件模块
JP5866783B2 (ja) * 2011-03-25 2016-02-17 セイコーエプソン株式会社 回路基板の製造方法
JP5480923B2 (ja) 2011-05-13 2014-04-23 シャープ株式会社 半導体モジュールの製造方法及び半導体モジュール
JP5862584B2 (ja) * 2013-03-08 2016-02-16 株式会社村田製作所 モジュールおよびこのモジュールの製造方法ならびにこのモジュールを備える電子装置
JP6526323B2 (ja) * 2016-04-04 2019-06-05 三菱電機株式会社 パワーモジュール、パワー半導体装置及びパワーモジュール製造方法
US10756026B2 (en) * 2016-06-08 2020-08-25 Mitsubishi Electric Corporation Semiconductor device and method of manufacturing the same
KR20180032985A (ko) * 2016-09-23 2018-04-02 삼성전자주식회사 집적회로 패키지 및 그 제조 방법과 집적회로 패키지를 포함하는 웨어러블 디바이스
JP6571124B2 (ja) * 2017-03-30 2019-09-04 太陽誘電株式会社 電子部品モジュールの製造方法
CN210897246U (zh) * 2017-04-28 2020-06-30 株式会社村田制作所 电路模块

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