JP6702410B2 - モジュール - Google Patents

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Description

本発明は、配線基板に実装された部品を封止する樹脂層を備えるモジュールに関する。
従来、配線基板にはんだを用いて部品が実装されたモジュールが知られている。この種のモジュールは、配線基板に実装された部品を保護するなどの目的で、封止樹脂が設けられる。この種のモジュールは電子機器に組み込まれるが、近年の電子機器の小型化、薄型化に伴い、モジュールの小型化が求められている。そのため、部品が実装されない部分の封止樹脂層の厚みを部品が実装される部分よりも薄くするなど、封止樹脂層に段差を設けることがある。
例えば、図５に示すように、特許文献１に記載の半導体モジュール１００は、ダイパッド部１０１と、ダイパッド部１０１に搭載された半導体素子１０２と、ダイパッド部１０１の周囲に配列された複数のリード部１０３と、半導体素子１０２の電極と複数のリード部１０３とを接続した金属細線１０４と、金属細線１０４の接続領域を封止した封止樹脂１０５とを備えている。封止樹脂１０５は周縁部の少なくとも一部の厚みが、半導体素子１０２が搭載された中央部と比較して、薄く形成されている。このようにすると、電子機器にモジュールが組みつけられる際、封止樹脂層の厚みを薄くしたことにより生まれた空きスペースに、他の部品や配線を配置できるため、電子機器の小型化に対応することができる。
特開２００５−２０９６９９号公報（段落００２８〜００２９、図１等参照）
ところで、従来の半導体モジュール１００の封止樹脂１０５を形成する場合、例えば、金型に樹脂を注入して硬化させるトランスファーモールド方式と呼ばれる樹脂封止方法を用いることができる。また、近年では、基板に実装された部品の表面だけでなく、基板と部品との間のアンダーフィルもトランスファーモールドにより行う、モールドアンダーフィル（ＭＵＦ）という技術も用いられている。ＭＵＦによれば、プロセスコストを低減することができるという利点がある。
しかしながら、半導体モジュール１００の封止樹脂１０５のような形状の場合、封止樹脂１０５の薄く形成されている部分において、トランスファーモールドで使用する金型と配線基板との隙間が小さくなる。このため、封止樹脂層の厚みが薄くなる部分では、樹脂を注入する際の樹脂の流動抵抗が大きくなって樹脂の流速が低下する。そうすると、封止樹脂層の厚みが薄くなる部分で、気泡が発生しやすくなるために、半導体モジュール１００の信頼性が低下してしまうという問題がある。
本発明は、上記した課題に鑑みてなされたものであり、部品を封止する封止樹脂層に段差が形成されているモジュールにおいて、気泡の発生を低減し、信頼性の向上を図ることを目的とする。
上記した目的を達成するために、本発明のモジュールは、配線基板と、前記配線基板の主面に実装された部品と、前記配線基板の前記主面に積層され、前記部品を被覆する封止樹脂層とを備え、前記封止樹脂層における前記配線基板の前記主面側の面との対向面に、前記対向面と前記主面との距離が遠い高所領域と、前記対向面と前記主面との距離が近い低所領域と、前記高所領域と前記低所領域との間の段差領域とが設けられ、前記配線基板において他の部分よりも厚さが薄い薄肉部を有し、前記主面と垂直な方向から見たときに、前記封止樹脂層の前記低所領域を含む前記段差領域と前記薄肉部とは少なくとも一部が重なっており、前記配線基板の前記主面に投影した前記段差領域の投影面積と前記低所領域の面積の和が、前記薄肉部の面積以上であることを特徴とする。
この構成によると、配線基板における封止樹脂層の低所領域に対応した部分を薄肉部とすることで、例えば、トランスファーモールド方式のように、金型を使用して封止樹脂層を形成する際に、封止樹脂層の低所領域において樹脂を流す隙間が大きくなる。そのため、金型に樹脂を流す際の流動抵抗を下げることができ、樹脂の流速を上げることができる。その結果、封止樹脂層の低所領域や、部品と配線基板との間などに気泡が発生するのを抑制することができるため、信頼性の高いモジュールを提供することができる。また、封止樹脂層を形成する際の気泡の発生を抑えつつ、配線基板における部品の実装面積を確保することができる。
また、配線基板と、前記配線基板の主面に実装された部品と、前記配線基板の前記主面に積層され、前記部品を被覆する封止樹脂層とを備え、前記封止樹脂層における前記配線基板の前記主面側の面との対向面に、前記対向面と前記主面との距離が遠い高所領域と、前記対向面と前記主面との距離が近い低所領域と、前記高所領域と前記低所領域との間の段差領域とが設けられ、前記配線基板において他の部分よりも厚さが薄い薄肉部を有し、前記主面と垂直な方向から見たときに、前記封止樹脂層の前記低所領域を含む前記段差領域と前記薄肉部とは少なくとも一部が重なっており、前記配線基板の前記主面に投影した前記段差領域の投影面積と前記低所領域の面積の和が、前記薄肉部の面積よりも小さくてもよい。この場合、樹脂を流すための隙間を広くとることができるため、気泡の発生を抑制するのにより効果的である。
また、前記薄肉部に部品が実装されていてもよい。この場合、気泡の発生を抑制しつつ、部品実装の実装密度を高めることができる。
また、前記低所領域および前記薄肉部は、前記配線基板の周縁に沿って形成され、前記低所領域の前記周縁沿いの長さと、前記薄肉部の前記周縁沿いの長さが略等しくなっていてもよい。この場合、樹脂を流すための隙間が小さくなる部分を極力減らすことができるため、樹脂の流動抵抗を下げ、気泡の発生を抑制することができる。
また、前記低所領域および前記薄肉部は、前記配線基板の周縁に沿って形成され、前記低所領域の前記周縁沿いの長さは、前記薄肉部の前記周縁沿いの長さよりも長くなっていてもよい。この場合、部品実装面積をなるべく広くとりつつ、樹脂の流動抵抗を下げることができるため、気泡の発生を抑制することができる。
本発明によれば、封止樹脂層に薄く形成された部分が存在するモジュールにおいて、配線基板における、封止樹脂層の薄く形成された部分に対応する部分に薄肉部を設けることによって、樹脂を流すための隙間を広くとることができるため、気泡の発生を抑え信頼性の高いモジュールを提供することができる。
本発明の第１実施形態にかかるモジュールの断面図である。 図１のモジュールの平面図である。 図１のモジュールの変形例である。 本発明の第２実施形態にかかるモジュールの断面図である。 従来のモジュールの断面図である。
＜第１実施形態＞
本発明の第１実施形態にかかるモジュール１ａについて、図１、図２を参照して説明する。なお、図１はモジュール１ａの断面図、図２は図１のモジュール１ａの配線基板２の平面図である。
本発明の第１実施形態にかかるモジュール１ａは、図１に示すように、配線基板２と、配線基板２の上面２ａ（本発明における「配線基板の主面」に相当する）に実装された複数の部品３ａ、３ｂと、配線基板２の上面２ａに積層された封止樹脂層４とを備え、例えば、電子機器のマザー基板等に搭載される。
封止樹脂層４は、配線基板２の上面２ａと各部品３ａ、３ｂとを被覆するように配線基板２に積層される。また、封止樹脂層４は上面４ａにおいて、配線基板２の上面２ａからの距離が遠い高所領域４１、上面２ａからの距離が近い低所領域４２、および段差領域４３を有し当該上面４ａに段差が形成される。封止樹脂層４は、シリカフィラ入りのエポキシ樹脂等の封止樹脂として一般的に採用される樹脂で形成することができる。また、高熱伝導のため、アルミナフィラを使用することもできる。封止樹脂層の上面４ａにおける段差は、図２に示すように、配線基板２の上面２ａと垂直な方向から見たときに（以下、平面視という場合もある）、配線基板２の周縁部に形成されるとともに、矩形状の配線基板２の各辺に沿って形成される。
配線基板２は、例えば、プリント配線基板（ＰＣＢ）であり、配線基板２の上面２ａには、各部品３ａ、３ｂの実装用の電極（図示省略）や表層導体（図示省略）が形成されるとともに、下面２ｂには外部接続用の外部電極５が形成される。また、配線基板２は、平面視において、周縁部に配線基板２の他の部分よりも薄く形成された薄肉部２１ａを有する（図１および図２（ａ）参照）。このとき、薄肉部２１ａは、配線基板２の上面２ａの各辺に沿って形成される。
また、薄肉部２１ａは平面視で封止樹脂層４の低所領域４２と少なくとも一部が重なるように形成される。具体的には、図２（ａ）に示すように、封止樹脂層４の高所領域４１と段差領域４３の境界線である高所側境界線ＣＬ１、封止樹脂層の低所領域４２と段差領域４３の境界線である低所側境界線ＣＬ２、配線基板２の薄肉部２１ａとその他の部分の境界線である基板側境界線ＣＬ３は、いずれも平面視で矩形をなしている。低所側境界線ＣＬ２の矩形は、高所側境界線ＣＬ１の矩形よりも大きい面積で形成され、平面視で高所側境界線ＣＬ１が低所側境界線ＣＬ２の内側に収まるように配置される。そして、基板側境界線ＣＬ３の矩形が、高所側境界線ＣＬ１の矩形と低所側境界線ＣＬ２の矩形の間に配置される。
また、境界線ＣＬ１、ＣＬ２、ＣＬ３それぞれが、配線基板２の上面２ａの周縁（４辺のすべて）に沿って形成されることにより、低所側境界線ＣＬ２の長さ（本発明の「低所領域の前記周縁沿いの長さ」に相当する）が、基板側境界線ＣＬ３の長さ（本発明の「薄肉部の前記周縁沿いの長さ」に相当する）と略等しくなる。
このような境界線ＣＬ１、ＣＬ２、ＣＬ３の配置によると、平面視における配線基板２の上面２ａに投影した段差領域４３の投影面積と低所領域４２の面積との和が薄肉部２１ａの面積よりも大きくなる。換言すると、高所側境界線ＣＬ１は、基板側境界線ＣＬ３の内側に配置され、低所側境界線ＣＬ２は、基板側境界線ＣＬ３の外側に配置されることで、平面視において、封止樹脂層４の低所領域４２および段差領域４３（本発明の「低所領域を含む段差領域」に相当する）と、配線基板２の薄肉部２１ａとは一部が重なっている。
なお、配線基板２の薄肉部２１ａの形成箇所はこれに限らず、例えば、図２（ｂ）に示すように、配線基板２の４辺のうち、対向する一組の辺側のみに形成したり、中央部を窪ませたりするなど、部品の配置構成に応じて適宜変更することができる。
外部電極５は、ＣｕやＡｇ、Ａｌ等の配線電極として一般に採用される金属で形成されている。また、外部電極５には、Ｎｉ／Ａｕめっきが施されていてもよい。
各部品３ａ、３ｂは、ＳｉやＧａＡｓ等の半導体で形成された半導体素子や、チップインダクタ、チップコンデンサ、チップ抵抗等のチップ部品で構成される。
（モジュールの製造方法）
次に、モジュール１ａの製造方法について説明する。まず、封止樹脂層４の薄く形成された部分（低所領域４２および段差領域４３）に対応する部分に、他の部分（高所領域４１）よりも基板の厚みが薄い薄肉部２１ａを有する配線基板２を準備する。配線基板２には、部品実装用の電極や、外部電極５等が形成される。薄肉部２１ａの形成は、例えば、配線基板２がプリント配線基板の場合は、薄肉部２１ａを形成する部分のソルダレジストや銅箔を除去する、または、プリプレグをくり抜く等の方法がある。この実施形態では、ソルダレジストや銅箔、プリプレグの一般的な厚みは１５〜２０μｍであるが、薄肉部２１ａに対応する部分を必要に応じて１〜５層除去することで、薄肉部２１ａを他の部分よりも１０〜２００μｍ程度薄く形成することができる。
次に、各部品３ａ、３ｂを、半田実装などの周知の表面実装技術を用いて配線基板２の上面２ａに実装する。必要に応じて、リフローの後、基板洗浄を行ってもよい。
次に、各部品３ａ、３ｂを被覆するように、配線基板２の上面２ａに封止樹脂層４を積層する。封止樹脂層４は、トランスファーモールド方式で形成することができる。例えば、複数のモジュール１ａがマトリクス上に配列されたモジュール集合体を完成させ、最後に個片化する製造方法において、封止樹脂層４をトランスファーモールド方式で形成する際に、図２（ｂ）の左から右の方向で樹脂を注入すると仮定する。この場合、樹脂の注入方向に隣接するモジュール１ａ同士の間では、樹脂の流動抵抗が大きくなる。そこで、配線基板２の封止樹脂層４の低所領域４２に対応する部分のうち、樹脂の流動抵抗が特に大きくなる箇所のみに薄肉部２１ａを形成する。
すなわち、図２（ｂ）に示すように、配線基板２の左右に対向する２辺にだけ薄肉部２１ａを形成する。この場合、平面視において、封止樹脂層４の低所領域４２の配線基板２の周辺沿いの長さが、薄肉部２１ａの配線基板２の周辺沿いの長さよりも長くなっているといえる。このように、薄肉部２１ａを設けることにより、樹脂の流動抵抗が特に大きくなる箇所の金型と配線基板２との隙間を大きくすることができるため、効果的に気泡の発生を抑制することができる。また、薄肉部２１ａを形成しない場所に部品を実装して、実装密度を高めることができる。なお、必要に応じて、封止樹脂層４を形成する前に、配線基板２のプラズマ洗浄を行ってもよい。
また、トランスファーモールドに使用する金型と配線基板２の位置合わせは、金型のパイロットピンを配線基板２の位置合わせ穴（図示省略）に挿入することで行うことができる。位置合わせをすることで、金型における、封止樹脂層４の低所領域４２や段差領域４３に対応する部分と、基板の薄肉部２１ａを対向させることができる。なお、金型の表面粗さは製品の要求に応じて変更することができる。封止樹脂層４の表面の傷等を目立たなくするためには、算術平均粗さを２〜４０μｍ程度にするとよい。
さらに、必要に応じて、配線基板２の外部電極５に半田バンプを形成してもよい。半田バンプの高さは３０〜１２０μｍ程度とする。半田印刷の後、リフローを行うことにより形成する。
その後、ダイシングやレーザー加工等を用いて個片化を行い、モジュール１ａが完成する。個片化したモジュール１ａにスパッタやスピンコート等の方法でシールド膜を形成する。また、シールド膜は基板のグランド層と接続してもよい。なお、スパッタ等でシールド膜を形成する場合は、複数層で形成することもできる。この場合、シールド膜は、例えば、ＳＵＳ等で形成された密着層、Ｃｕ等で形成された導電層、ＳＵＳ等で形成された耐食層の３層構造で形成することができる。
したがって、上記した実施形態によれば、配線基板２に薄肉部２１ａを設けることにより、トランスファーモールド方式で封止樹脂層４を形成する際に、樹脂が流れるための隙間を広くとることができるため、樹脂の流動抵抗が小さくなり樹脂の流速が上がることで、気泡の発生を抑制することができ、信頼性の高いモジュール１ａを提供することができる。
また、この実施形態では、平面視における配線基板２の上面２ａに投影した段差領域４３の投影面積と低所領域４２の面積との和が薄肉部２１ａの面積よりも大きいため、配線基板２において、上記した効果に加え、部品実装面積を確保し、部品実装の自由度を高めることができる。
また、図２（ａ）のように、低所領域４２の配線基板２の周辺沿いの長さが、薄肉部２１ａの配線基板２の周辺沿いの長さと略等しい場合には、樹脂を流すための隙間が小さくなる部分を極力減らすことができるため、より効果的に気泡の発生を抑制することができる。
（部品配置の変形例）
図３に示すように、配線基板２の上面２ａに投影した段差領域４３の投影面積と低所領域４２の面積との和が、薄肉部２１ａの面積より小さくても構わない。つまり、高所側境界線ＣＬ１および低所側境界線ＣＬ２は、基板側境界線ＣＬ３よりも外側に配置される。また、各部品３ａまたは３ｂが薄肉部２１ａに実装されていてもよい。この場合、実装する部品の点数を減らすことなく、上記した実施形態の効果を奏することができる。
＜第２実施形態＞
本発明の第２実施形態にかかるモジュール１ｂについて、図４を参照して説明する。なお、図４はモジュール１ｂの断面図である。
この実施形態にかかるモジュール１ｂが、図１、図２を参照して説明した第１実施形態と異なるところは、図４に示すように、配線基板２が低温同時焼成セラミック（ＬＴＣＣ）基板であることである。その他の構成は第１実施形態のモジュール１ａと同じであるため、同一符号を付すことにより説明を省略する。
図４に示すように、この実施形態では、配線基板２が低温同時焼成セラミックで形成される。第１実施形態の場合と同様に、配線基板２の上面２ａには、各部品３ａ、３ｂの実装用の実装電極（図示省略）や表層導体（図示省略）が形成されるとともに、下面２ｂには、外部接続用の外部電極５が形成される。また、この実施形態では配線基板２は多層構造を有し、内部には、配線電極（図示省略）、グランド電極（図示省略）やビア導体（図示省略）が形成される。なお、配線基板２は高温焼成セラミック多層基板（ＨＴＣＣ）で形成されていてもよい。
（モジュールの製造方法）
次に、モジュール１ｂの製造方法について説明する。まず、ＬＴＣＣグリーンシートを作成する。グリーンシートの作成は、セラミック粉末、バインダー、可塑剤を任意の量で混合してスラリーを作成し、スラリーをキャリアフィルムに塗布してシートとして成形する。スラリー塗布には、リップコーター、ドクターブレードなどを用いることができる。
次に、作成したＬＴＣＣグリーンシートに上下導通用のビアホール（図示省略）を形成する。ビアホールの形成には、メカパンチ、ＣＯ２レーザー、ＵＶレーザー等を用いることができる。ビアホールの径は２０〜２００μｍ程度の任意の大きさでよい。形成したビアホールに、導電性粉末、可塑剤、バインダーからなる導電性ペーストを充填する。なお、導電性ペーストには、収縮率調整用の共素地（セラミック粉末）を添加してもよい。
次に、ビア導体を形成したＬＴＣＣグリーンシートに回路パターンを印刷する。回路パターンの印刷には、導電性粉末、可塑剤、バインダーからなる回路形成用導電性ペーストを用いる。グランド電極用の導電性ペーストには、収縮調整用の共素地（セラミック、ガラス）を添加してもよい。回路パターンの印刷には、スクリーン印刷、インクジェット、グラビア印刷等の技術を用いることができる。
次に、封止樹脂層４の薄く形成された部分と対応する部分に、他の部分よりも基板の厚みが薄い薄肉部２１ａを形成するため、薄肉部２１ａに相当する部分のＬＴＣＣグリーンシートを、レーザーやメカパンチ、ピナクル刃を用いてくり抜く。
その後、回路パターン印刷済みのグリーンシートを、製品の厚みに合わせて任意の積層枚数で積層して、セラミックブロックを形成する。ＬＴＣＣグリーンシートの一般的な厚みは１０〜２０μｍ程度であるため、１〜５層くり抜くことで、他の部分よりも１０〜１５０μｍ程度薄い薄肉部２１ａを形成することができる。
次に、セラミックブロックを金型に入れて、任意の圧力と温度で圧着する。圧着したセラミックブロックを焼成し、配線基板２が完成する。焼成炉は、バッチ炉、ベルト炉を用いることができる。また、Ｃｕ系ペーストを使用する場合には還元性雰囲気で焼成する。必要に応じて、焼成後にＮｉ／Ｓｎめっき、無電解Ａｕめっき等のめっきを施してもよい。
完成した配線基板２に、各部品３ａ、３ｂを、半田実装などの周知の表面実装技術を用いて実装する。また、配線基板２の下面２ｂには、外部電極５を形成する。
次に、各部品３ａ、３ｂを被覆するように、配線基板２の上面２ａに封止樹脂層４を積層する。封止樹脂層４はトランスファーモールド方式で形成する。必要に応じて、封止樹脂層４を形成する前に、配線基板２のプラズマ洗浄を行ってもよい。また、トランスファーモールドに使用する金型と配線基板２の位置合わせは、金型のパイロットピンを配線基板２の位置合わせ穴（図示省略）に挿入することで行うことができる。位置合わせをすることで、金型における、封止樹脂層４の低所領域４２や段差領域４３に対応する部分と、基板の薄肉部２１ａを対向させることができる。なお、金型の表面粗さは製品の要求に応じて変更することができる。封止樹脂層４の表面の傷等を目立たなくするためには、算術平均粗さを２〜４０μｍ程度にするとよい。
次に、必要に応じて、配線基板２の外部電極５にはんだバンプを形成してもよい。はんだバンプの高さは３０〜１２０μｍ程度とする。半田印刷の後、リフローを行うことにより形成する。
その後、ダイシングやレーザー加工等を用いて個片化を行い、モジュール１ｂが完成する。個片化したモジュール１ｂにスパッタ等の方法でシールド膜を形成してもよい。また、シールド膜は基板のグランド層と接続してもよい。なお、シールド膜は複数層で形成することもできる。一般的に、密着層、導電層、耐食層の３層構造で形成される。
したがって、上記した実施形態によれば、第１実施形態の場合と同様の効果を得ることができる。
なお、本発明は、上記した実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて、上記したもの以外に種々の変更を行うことが可能である。例えば、上記した各実施形態や変形例の構成を組み合わせてもよい。
例えば、上記した実施形態における封止樹脂層４の低所領域４２は、矩形状のモジュール１ａの周縁部であるすべての辺に形成されているが、低所領域４２や段差領域４３はモジュール１ａの周縁部の一部や周縁部以外に形成されていてもよい。また、上記した実施形態では、段差領域４３は傾斜面となっているが、段差領域４３が傾斜面ではない垂直面であってもよい。また、上記した実施形態では、配線基板２には複数の部品３ａ、３ｂが実装されているが、配線基板２に実装される部品は１つ以上であればよい。また、配線基板２の上面２ａに投影した段差領域４３の投影面積と低所領域４２の面積の和と、薄肉部２１ａの面積とが等しくなるように、段差領域４３、低所領域４２、薄肉部２１ａを形成してもよい。
本発明は、配線基板に実装された部品を被覆する封止樹脂を備える種々のモジュールに適用することができる。
１ａ、１ｂ モジュール
２ 配線基板
２１ａ 薄肉部
３ａ、３ｂ 部品
４ 封止樹脂層
４１ 高所領域
４２ 低所領域
４３ 段差領域

Claims (5)

  1. 配線基板と、
    前記配線基板の主面に実装された部品と、
    前記配線基板の前記主面に積層され、前記部品を被覆する封止樹脂層とを備え、
    前記封止樹脂層における前記配線基板の前記主面側の面との対向面に、前記対向面と前記主面との距離が遠い高所領域と、前記対向面と前記主面との距離が近い低所領域と、前記高所領域と前記低所領域との間の段差領域とが設けられ、
    前記配線基板において他の部分よりも厚さが薄い薄肉部を有し、
    前記主面と垂直な方向から見たときに、前記封止樹脂層の前記低所領域を含む前記段差領域と前記薄肉部とは少なくとも一部が重なっており、
    前記配線基板の前記主面に投影した前記段差領域の投影面積と前記低所領域の面積の和が、前記薄肉部の面積以上であることを特徴とする記載のモジュール。
  2. 配線基板と、
    前記配線基板の主面に実装された部品と、
    前記配線基板の前記主面に積層され、前記部品を被覆する封止樹脂層とを備え、
    前記封止樹脂層における前記配線基板の前記主面側の面との対向面に、前記対向面と前記主面との距離が遠い高所領域と、前記対向面と前記主面との距離が近い低所領域と、前記高所領域と前記低所領域との間の段差領域とが設けられ、
    前記配線基板において他の部分よりも厚さが薄い薄肉部を有し、
    前記主面と垂直な方向から見たときに、前記封止樹脂層の前記低所領域を含む前記段差領域と前記薄肉部とは少なくとも一部が重なっており、
    前記配線基板の前記主面に投影した前記段差領域の投影面積と前記低所領域の面積の和が、前記薄肉部の面積よりも小さいことを特徴とするモジュール。
  3. 前記薄肉部に部品が実装されていることを特徴とする請求項１または２に記載のモジュール。
  4. 前記低所領域および前記薄肉部は、前記配線基板の周縁に沿って形成され、
    前記低所領域の前記周縁沿いの長さと、前記薄肉部の前記周縁沿いの長さが略等しいことを特徴とする請求項１ないし請求項３のいずれかに記載のモジュール。
  5. 前記低所領域および前記薄肉部は、前記配線基板の周縁に沿って形成され、
    前記低所領域の前記周縁沿いの長さは、前記薄肉部の前記周縁沿いの長さよりも長いことを特徴とする請求項１ないし請求項３のいずれかに記載のモジュール。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5859475A (en) * 1996-04-24 1999-01-12 Amkor Technology, Inc. Carrier strip and molded flex circuit ball grid array
KR100266071B1 (ko) * 1997-07-03 2000-09-15 윤종용 칩 온 보드 패키지용 인쇄회로기판 및 그를 이용한 칩 온 보드 패키지
KR20010009350A (ko) * 1999-07-09 2001-02-05 윤종용 기판이 없는 칩 스케일 패키지 및 그 제조방법
JP2002100707A (ja) * 2000-09-22 2002-04-05 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2003077946A (ja) * 2001-08-31 2003-03-14 Hitachi Ltd 半導体装置の製造方法
JP2004335710A (ja) * 2003-05-07 2004-11-25 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2005142452A (ja) * 2003-11-10 2005-06-02 Renesas Technology Corp 半導体装置及びその製造方法
JP2005209699A (ja) 2004-01-20 2005-08-04 Matsushita Electric Ind Co Ltd 樹脂封止型半導体装置およびその製造方法
JP2006269486A (ja) * 2005-03-22 2006-10-05 Renesas Technology Corp 半導体装置の製造方法
JP2008053612A (ja) * 2006-08-28 2008-03-06 Powertech Technology Inc 半導体パッケージ
JP4376884B2 (ja) * 2006-09-20 2009-12-02 シャープ株式会社 半導体装置及び、半導体装置の製造方法
JP2009099816A (ja) * 2007-10-18 2009-05-07 Panasonic Corp 半導体装置とその製造方法および半導体装置の実装方法
KR20160000953A (ko) * 2014-06-25 2016-01-06 삼성전자주식회사 기판 및 반도체 패키지의 제조방법

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