KR20100055386A - 안티-퓨즈 메모리 셀 - Google Patents

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Abstract

본 발명은 가변 두께 게이트 산화물을 가지는 안티퓨즈 메모리 셀에 관한 것이다. 가변 두께 게이트 산화물은 얇은 게이트 산화물 부분 및 두꺼운 게이트 산화물 부분을 가지며, 얇은 게이트 산화물 부분은 공정 기술의 최소 특성 크기보다 작은 적어도 하나의 치수를 가진다. 얇은 게이트 산화물은 삼각형 또는 직사각형 형태이다. 안티퓨즈 트랜지스터는 안티퓨즈 트랜지스터의 가변 두께 게이트 산화물의 두꺼운 게이트 산화물에 실질적으로 동일한 두께의 게이트를 가지는 액세스 트랜지스터를 구비하는 2-트랜지스터 메모리 셀에 사용될 수 있다.

Description

안티-퓨즈 메모리 셀{Anti-fuse memory cell}
본 출원은 2005년 10월 21일에 출원된 미국 특허 출원 제 10/553,873호의 일부 계속 출원이며, 이는 2005년 5월 6일에 출원한 PCT 제 CA2005/000701호의 국제 단계 진입이며, 이는 2004년 5월 6일자의 가출원 제 60/568,315호의 우선권을 주장하며, 이는 본 발명에 전체로서 통합되어 있다.
본 발명은 비휘발성 메모리에 관한 것으로, 더 구체적으로는 안티퓨즈 메모리 셀 구조로 지향되어 있다.
지난 30년에 걸쳐, 안티 퓨즈 기술은 많은 발명가, IC 설계자 및 제조업자의 상당한 주의를 끌어왔다. 안티퓨즈는 도전 상태로 변경가능한 구조이거나, 또는 다시 말하면, 도전하지 않는 것으로부터 도전하는 상태로 변하는 전자 장치이다. 동등하게는, 이진 상태는 프로그래밍 전압 또는 전류와 같은, 전기 스트레스에 응답하여 낮은 저항 및 높은 저항 중 하나일 수 있다. 마이크로 전자 산업에서 안티퓨즈를 발전시키고 적용하는 많은 시도가 있었지만, 데이터로의 가장 성공적인 안티퓨즈 응용은 액텔(Actel) 및 퀵로직(Quicklogic)에 의해 제조된 FPGA 장치, 및 마이크론(Micron)에 의한 DRAM 장치에 사용된 리전던시 또는 옵션 프로그래밍에서 보여질 수 있다.
안티퓨즈 발전의 진행에 관한 요약은 이하 발행된 미국 특허에 의해 설명되어 있다.
미국 특허 제 3,424,646호를 시작으로 안티퓨즈 기술은 발전하였으며, 이는 교차점에서 컨덕터들 사이의 얇은 유전체(알루미늄 산화물)을 가지는 수평 및 수직 컨덕터의 어레이로서 수립된 박막 형성가능 다이오드 PROM을 개시하였다. 이와 같은 NVM 메모리는 몇몇 교차점(crossing)에서 유전체의 구멍을 통해 프로그램되었다. 형성가능한 다이오드는 충분한 크기 및 기간의 전압이 장치가 터널링 다이오드로서 동작하는 시간에 알루미늄 산화물 중간층의 형성을 야기하도록 교차점에 인가될 때까지 개방 회로로서 동작한다.
미국 특허 제 3,634,929호는 금속간(inter-metal) 반도체 안티퓨즈 어레이를 개시하고 있으며, (AlO2, SiO2, 또는 Si3N4) 얇은 유전 커패시터로 이루어진 안티퓨즈의 구조는 반도체 다이오드에 연결되고 위에 위치한 2 개의 (Al) 컨덕터를 이용한다.
MOS 커패시터 및 MOS 스위칭 소자를 사용하는 프로그램가능 유전 ROM 메모리 구조는 미국 특허 제 4,322,822호에 도시되어 있다(McPherson). 이셀은 매장된 콘택을 사용하여 MOS 트랜지스터에 연결된 게이트를 가지는 표준 기판 상의 게이트 산화물 커패시터로 형성되어 있다. MOS 스위치를 위한 안티퓨즈 커패시터에 대해 더 작게 될 필요가 있는, 산화물 항복 전압을 낮추기 위해, 커패시터 영역에서의 V-형태의 그루브가 제안되었다. 커패시터가 폴리 게이트와 접지된 P-타입 구조 사이에서 형성되었기 때문에, 파열 전압은 액세스 트랜지스터를 통해 커패시터로 인가되어야 한다. 액세스 트랜지스터의 게이트/드레인 및 게이트/드레인 가장자리는 채널 영역에서의 게이트 산화물보다 훨씬 더 두꺼운, 제 2 필드 산화물에 위치되어 있으며, 이는 게이트/S-D 항복 전압을 크게 개선시킨다.
미국 특허 제 4,507,757호(McElroy)는 애벌런치 정션 항복(avalanche junction breakdown)을 통해 게이트 산화물 항복 전압을 낮추는 방법을 제안하였다. 원래 맥엘로이 개념이 개선된 전극 터널링에 의해 유전 파열 전압을 낮추는, 애벌런치 항복을 국부적으로 유도하기 위해 게이트된 다이오드를 사용하여 발달하였더라도, 실제로 안티퓨즈 기술에 다른 중요한 소자 및 더 중요한 소자들을 도입하거나 또는 구체화하였다: (a) 듀얼 게이트 산화물 안티퓨즈: 안티퓨즈 유전체보다 더 두꺼운 엑세스 트랜지스터 게이트 산화물. 맥엘로이의 이중 게이트 산화물 공정 단계는 초기 게이트 산화, 더 얇은 게이트 산화물의 영역 에칭 및 연이은 게이트 산화이다. 이 절차는 "I/O" 및 "1T" 장치에 대한 표준 CMOS 기술에 사용된다. (b) 모든 안티퓨즈 게이트 및 안티퓨즈 확산(드레인)에 액세스 트랜지스터가 연결되어 있는, "공통-게이트" (평면 DRAM 같은) 안티퓨즈 연결은 함께 연결된다. 이는 맥펄슨 장치에 반대이며 매장된 콘택이 제거되기 때문에 더 밀집한 셀을 가져온다. (c) 공통 안티퓨즈 게이트와 외부 접지 사이의 저항 제한. (d) 2-단말 안티퓨즈 MOS 장치(하프 트랜지스터): 맥엘로이는 오직 2 개의 단말 즉 D 및 G가 안티퓨즈 커패시터에 필요하다고 결정하였다. 소스는 안티퓨즈 프로그래밍 또는 동작을 위해 실제로 필요하지 않고 활성 영역으로 부터 완전히 절연된다. 벌크 연결은 애벌런치 항복을 제외하고 어떠한 역할을 하지 않는다. 그래서 소스 역할은 애벌런치 항복으로부터 캐리어를 수집하는데 제한되고 국부 전압 전위는 D, B 및 S에 의해 형성된 기생 n-p-n 장치의 에미터를 순방향 바이어스 하기 위해 증가해야 한다.
1985년에 미국 특허 제 4,543,594(Mohsen)호가 리던던시 수선에 적합한 안티퓨즈 설계를 제안하였다. 이와 같은 응용이 RPOM 보다 더 낮은 밀도를 요구함에 따라, 액세스 트랜지스터를 통해 외부 고 전압을 실제로 통과시키지 않고 산화물을 파열하는데 필요한 외부 고을 공급하는 게 더 쉽다. Mohsen의 안티퓨즈 구조는 도핑된 영역 위의 얇은 산화물(50-150A SiO2) 폴리실리콘 커패시터로 구성된다. Mohsen은 폴리실리콘 전극이 사용되는 전극으로부터 실리콘 또는 기판으로부터의 실리콘이 컨덕터를 제공하기 위해 절연 층에 핀 홀로 녹는다고 믿었으며, 시험 데이터는 산화물 층이 대략 100A 두께이고 10에서 500um2 사이의 영역을 가진다고 도시하였으며, 융합(fusion)은 12에서 16 볼트의 전압으로 발생하였다. 이 융합을 야기하기 위해 필요한 전류는 커패시터 영역의 0.1 uA/um2보다 작고, 결과의 융합된 링크는 대략 0.5에서 2k 옴의 저항을 가진다. 일단 융합된, 링크는 개방 퓨즈에 메우기 전에 대략 1초동안 실온에서 100 밀리앰프까지의 전류를 처리할 수 있다. 전자 이동 감소(wear-out)를 고려하면, 일단 융합된 링크의 예상 감소 수명은 3E8 시간보다 실질적으로 더 크다.
전류 스트레스 하의 안티퓨즈 자가치유(self-healing)의 가능성은 일정한 퓨즈 스트레스가 요구되는, PROM, PLD 및 FPGA와 같은 영역에서 이 기술의 응용을 위한 주된 장애물로 나타난다. 안티퓨즈 치유 문제는 Mohsen에 의해 해결되고 다른것들은 미국 특허 제 4,823,181호에서의 액텔(Actel)에서 해결된다. 액텔은 실리콘 이산화물 대신에 ONO 구조를 사용함으로써 신뢰성 있는 프로그램가능한 낮은 임피던스 안티퓨즈 소자를 이행하는 방식을 설명한다. 액텔의 방법은 유전 파열 이후 옴 접촉을 필요로 한다. 이는 무겁게 도핑된 확산을 사용하거나, 또는 2 개의 금속 전극들(또는 실리사이드 층들) 사이로 ONO 유전체를 넣음으로써 달성되었다. 비소 도핑된 하부 확산 전극의 필요성은 미국 특허 제 4,899,205호에 개시되어 있으며, 높게 도핑되는 하부 확산 또는 상부 폴리에 대해 고려된다.
미국 특허 제 5,019,878호는 드레인이 실리사이드화된다면, 10에서 15 볼트 범위로 드레인에서 소스로의 프로그래밍 전압의 응용이 채널 영역을 가로지르는 멜트 필라멘트(melt filament)를 신뢰성 있게 형성함을 설명한다. 게이트 전압은 녹이기 위해 특정 트랜지스터를 제어하도록 인가될 수 있다. IBM은 미국 특허 제 5,672,994호에서 채널 안티퓨즈를 제안함으로써 유사한 효과를 발견하였다. 이들은 0.5 um 기술로, NMOS 트랜지스터를 위한 BVDSS가 약 6.5V일 뿐만 아니라, 일단 S-D 펀치 스로우가 발생한다면 소스와 드레인 사이의 수킬로 옴 누설을 가져오는 영구적 손상을 발생함을 발견하였다.
미크론에 대한 미국 특허 제 5,241,496호 및 제 5,110,754호는 DRAM 셀 기반 안티퓨즈(트렌치(trench) 및 스택(stack))을 개시하고 있다. 1996년에, 미크론은 미국 특허 제 5,742,555호에 안티퓨즈로서 웰투게이트(well-to-gate) 커패시터를 도입하였다. 미국 특허 제 6,087,707호는 폴리실리콘 에칭과 관련한 약화된 결점을 제거하도록 N-웰 결합 안티퓨즈를 제안하였다. 미국 특허 출원 제 2002/0027,822호는 유사한 안티퓨즈 구조를 제안하였지만, 그러나 드레인 전극으로서 N-웰을 사용하는 비대칭("비균형") 고전압 액세스 트랜지스터를 생성하도록 제거된 n+ 영역을 가진다.
미국 특허 제 6,515,344호는 2 개의 대향하는 유형 확산 영역 사이의 최소 크기 게이트를 사용하여 이행된, P+/N+ 안티퓨즈 구성들의 범위를 제안하였다.
미국 특허는 표준 딥 N-웰(deep N-well) 공정을 사용하여 절연된 P-웰에 형성된 NMOS 안티퓨즈를 제안하였다. 집 N-웰 기반 안티퓨즈의 또다른 변형은 미국 특허 제 6,611,040호에 개시되었다.
미국 특허 출원 제 2002/0074,616호 및 제 2004/0023,440호는 다른 딥 N-웰 안티퓨즈를 개시하고 있다. 이들 안티퓨즈는 포울러-노드하임(Fowler-Nordheim) 전류보다는 직접 터널링 전류를 특징으로 하는 커패시터로 구성된다. 이들 응용은 안티퓨즈 성능이 더 얇은 게이트 산화물 커패시터를 위해 일반적으로 개선된다는 것을 확인한다(대략 20A, 이는 0.13 um 공정에서 트랜지스터에 전형적인 것이다).
미국 특허 제 6,580,145호는 더 두꺼운 게이트 산화물이 NMOS(또는 PMOS) 액세스 트랜지스터를 위해 사용되고 더 얇은 게이트 산화물이 커패시터를 위해 사용되는, 듀얼 게이트 산화물을 활용하는 전통적 안티퓨즈 구조의 새로운 버전을 개시하고 있다. N-웰(P-웰)은 안티퓨즈 커패시터의 하부 플레이트로서 사용된다.
트랜지스터의 S-G 및 D-G 유전 영역을 각각 중단시킴으로써 게이트를 통해 소스 드레인 단락을 발생한다는 개념은 미국 특허 제 6,597,234호에 개시되어 있다.
미국 특허 출원 제 2004/0004,269호는 (다이오드) 추가적 주입을 통한 채널 하의 무거운 도핑 및 더 얇은 게이트 산화물에 의해 악화된, 커패시터의 게이트에 연결된 게이트를 가지는 MOS 트랜지스터로부터 형성된 안티퓨즈를 개시하고 있다. 파열 전압(rupture voltage)은 커패시터의 하부 플레이트에 인가된다.
미국 특허 제 6,667,602호에서 펭(Peng)은 커패시터로 연결하며 워드 라인에 평행으로 동작하는 "로우(row) 프로그램 라인"을 도입함으로써 평면 DRAM 같은 안티퓨즈 어레이를 개선하도록 시도한다. 디코딩된다면, 로우 프로그램 라인은 프로그래밍 고 전압으로 액세스 트랜지스터의 노출을 최소화할 수 있고, 이는 이미 프로그램된 셀을 통해 다른 방법으로 발생한다. 펭 및 퐁(Fong)은 또한 프로그램 전류를 제어하는 가변 전압을 추가함으로써 미국 특허 제 6,671,040호에 이들의 어레이를 개선하며, 이는 다중 레벨 또는 아날로그 저장 응용을 고려하여, 게이트 산화물 항복(breakdown)의 정도를 제어한다.
더 최근에는, 미국 특허 출원 제 2003/0202376(펭)호는 단일 트랜지스터 구조를 사용하는 메모리 어레이를 나타낸다. 제안된 메모리 셀에서, 펭은 정규 NMOS 트랜지스터로부터 LDD 확산을 제거한다. 크로스-포인트(cross point) 어레이 구조는 수직의 폴리게이트 스트라이프를 교차하는 수평의 활성 영역(S/D) 스트라이프로 형성된다. 드레인 콘택은 이웃하는 셀들 사이로 공유되고 수평의 워드라인에 연결된다. 소스 영역이 또한 공유되고 떠있는 체로 남아있다. 펭은 LDD 확산이 생략된다면, 게이트 산화물 항복 위치는 드레인 영역으로부터 충분히 멀며 D-G(드레인-게이트) 단락보다는 차라리 국부 N+영역이 생성될 것이다. 이와 같은 영역이 생성된다면, 프로그램된 셀은 게이트를 양으로 바이어스하고 드레인 전류로의 게이트를 감지함으로써 검출될 수 있다. G-D 또는 S-D(소스-드레인) 단락 확률을 감소시기기 위해, 펭은 게이트 측벽 산화 공정의 수정을 통하여 G-D 및 S-D 가장자리에서 게이트 산화물 두께를 증가시키는 것을 제안하였다. 펭의 어레이는 소스 및 드레인 영역 모두가 메모리 셀, 트렌지스터 드레인 영역에 결합된 행 워드라인, 및 트랜지스터 게이트로부터 형성된 열 비트라인에 존재함을 필요로 한다. 이와 같은 통상적이지 않은 연결은 프로그램되려는 하나를 제외한 모든 드레인 라인에 인가된 디코딩된 고전압(1.8 V 공정에서 8V)을 요구하는, 펭의 프로그래밍 및 판독 방법에 매우 구체적이어야 한다. 디코딩된 고전압(8V)은 프로그램되려는 열의 게이트에 인가되는 반면, 다른 게이트들은 3.3V로 유지된다.
펭이 크로스-포인트 메모리 구조를 달성하더라도, 이의 어레이는 CMOS 공정 수정(LDD 제거, 가장자리에서 더 두꺼운 게이트 산화물)을 요구하며 다음의 단점을 가진다: (a) 모든 행 디코더, 열 디코더 및 센스 증폭기는 광범위한 전압 즉, 8V/3.3V/0V 또는 8V/1.8V/0V를 전환해야 한다. (b) 프로그래밍 동작 동안, 3.3V 열 드라이버는 프로그램된 셀을 통해 0V 드라이버 또는 8V 행 드라이버로 유효하게 단락된다. 이는 어레이 크기상에 많은 제한을 낳으며, 드라이버 크기에 영향을 미치며 프로그래밍의 유효성 및 신뢰성에 영향을 준다. (c) 모든 프로그램 동작은 (프로그램된 행을 제외하며) 모든 어레이 활성 영역이 8V로 바이어스 되어야 하는 것을 요구한다. 이는 큰 N++ 정션 누설 전류를 가져오며 다시 어레이 크기를 제한한다. (d) 게이트 산화물 중단 스폿(breaking spot)은 드레인 영역으로부터 충분히 멀리 위치된다고 가정되어 펀치 스로우(punch through)가 8V 바이어스에서 일어나지 않는다. 동시에, 트랜지스터는 채널 영역에 1.8V 바이어스-연결하여 정확하게 동작해야 한다. 이는 중요한 공정 수정없이는 달성되지 않는다. (e) 펭은 LDD가 존재하지 않는다면 소스 또는 드레인 가장자리에서 중단되지 않을 것이라고 가정한다. 그러나 S/D 가장자리가 날카로운 가장자리 주변의 전기장 집중 및 결점 때문에 산화물 항복에 대한 가장 그럴듯한 위치임이 공지되어 있다.
펭은 미국 특허 출원 제 2003/0206467호에서 몇 가지의 고전압 스위칭 문제들을 해결하려고 하였다. 워드라인 및 비트라인 상의 높은 차단 전압은 "유동(floating)" 워드라인 및 비트라인으로 교체되고, 채널로부터 소스 및 드레인 영역으로의 거리 상의 제한이 변경된다. 유동 워드라인 및 비트라인이 고전압 전환을 가지는 쉬운 문제들일 수 있더라도, 이들은 전술한 기초적인 문제점들 중 어느것도 해결하지 않는다. 추가로, 이들은 스위칭된 라인과 유동 라인들 사이의 심각한 결합 문제들을 가져온다.
오늘날, 안티퓨즈 발전은 특정한 금속간 물질(inter metal material) 및 2차원 박막 구조 주변으로 집중된다. 모든 이들 안티퓨즈 기술은 전형적인 VLSI 및 ASIC 설계에서의 안티퓨즈 응용을 금지하는, 표준 CMOS 공정에 이용가능하지 않은 추가적 처리 단계들을 필요로 하고, 프로그램가능성은 즐어든 장치 수명 주기 및 계속하여 오르는 개발 비용을 가지는 문제점을 극복하는데 도움을 줄 수 있다. 그러므로 표준 CMOS 공정을 활용하는 신뢰성이 있는 안티퓨즈 구조에 대한 산업에서 명백한 요구가 존재한다.
모든 종래 기술의 안티퓨즈 셀 및 어레이는, 제조가능성 및 신뢰성 문제들을 가져오는, 특정 처리 단계들을 필요로 하거나 또는 MOS 스위칭 소자의 고전압 노출을 겪는다.
그러므로, 임의의 추가적 처리 단계 없이, 표준 CMOS 기술에서의 이행에 적합한 간단하고, 신뢰성이 있으며, 고 밀도인, 안티퓨즈 어레이 구조를 제공하는 것이 바람직하다.
본 발명의 목적은 기판의 활성 영역과 폴리실리콘 게이트 사이에 형성된 가변 두께 게이트 산화물의 얇은 게이트 산화물 영역을 최소화함으로써 높은 신뢰성을 가지는 안티퓨즈 메모리 셀을 제공함으로써 이전의 안티퓨즈 어레이의 적어도 하나의 단점을 제거하거나 또는 완화시키는 것이다.
제 1 태양에서, 본 발명은 기판상에 형성된 안티퓨즈 트랜지스터를 제공한다. 안티퓨즈 트랜지스터는 폴리실리콘 게이트, 확산 영역, 필드 산화물 영역 및 가변 두께 게이트 산화물을 포함한다. 폴리실리콘 게이트는 채널 길이를 가지는 채널 영역 위에 형성된다. 확산 영역은 채널 영역의 제 1 단부에 가깝다. 필드 산화물 영역은 채널 영역의 제 2 단부에 가깝다. 가변 두께 게이트 산화물은 폴리실리콘 게이트와 기판 사이에 형성된다. 가변 두께 게이트 산화물은 제 1 두꺼운 게이트 산화물 세그먼트, 제 2 두꺼운 게이트 산화물 세그먼트 및 얇은 게이트 산화물 부분을 포함한다. 제 1 두꺼운 게이트 산화물 세그먼트는 채널 영역의 제 1 단부에서 채널 길이의 제 1 기결정된 거리로 확장한다. 제 2 두꺼운 게이트 산화물 세그먼트는 제 1 두꺼운 게이트 산화물 세그먼트와 인접하며, 채널 영역의 제 1 단부에서 채널 길이의 제 2 기결정된 거리로 확장한다. 제 1 두꺼운 게이트 산화물 세그먼트 및 제 2 두꺼운 게이트 산화물 세그먼트는 채널 영역을 덮도록 크기가 정해진다. 얇은 게이트 산화물 부분은 제 2 기결정된 거리에서 채널 영역의 제 2 단부로 확장한다.
본 발명의 실시예에 따르면, 제 2 두꺼운 게이트 산화물 세그먼트는 제 1 두꺼운 게이트 산화물 세그먼트에 인접하고 형태가 삼각형인 제 3 게이트 산화물 세그먼트를 포함하고, 제 2 기결정된 거리는 제 3 게이트 산화물 세그먼트의 대각선 가장자리에 의해 정의된다. 또다른 실시예에서, 제 1 기결정된 거리는 채널 영역의 제 2 단부와 채널 영역의 제 1 단부 사이이고, 제 2 기결정된 거리는 채널 영역의 제 1 단부와 제 1 기결정된 거리 사이이다. 또한 제 1 기결정된 거리는 채널 영역의 제 2 단부에 대응할 수 있고, 제 2 기결정된 거리는 제 1 기결정된 거리와 채널 영역의 제 1 단부 사이이다.
본 태양의 또다른 실시예에서, 채널 영역은 채널 영역의 제 1 단부와 제 2 단부 사이의 변하는 너비를 가진다. 일 실시예에서, 안티퓨즈 트랜지스터는 제 ㅈ 채널영역을 정의하기 위해 제 1 확산 영역으로부터 이격된 제 2 확산 영역, 제 2 채널 영역 위의 제 2 폴리실리콘 게이트, 및 제 2 채널 영역과 폴리실리콘 게이트 사이의 제 3 게이트 산화물을 더 포함하고, 두꺼운 게이트 산화물은 제 1 두꺼운 게이트 산화물 세그먼트와 동일한 두께를 가진다. 본 실시예에서, 제 1 두꺼운 게이트 산화물 세그먼트는 채널 영역의 제 1 단부로부터 제 3 기길졍도니 거리로 확장하는 제 1 서브세그먼트, 및 채널의 제 1 단부로부터 제 1 기결정된 거리로 확장하는 제 2 서브 세그먼트를 포함한다. 제 3 기결정된 거리는 제 1 기결정된 거리와 채널 영역의 제 1 단부 사이일 수 있다. 본 실시예의 또다른 태양에 따르면, 제 1 기결정된 거리 및 제 2 기결정된 거리는 동일하다. 제 2 두꺼운 게이트 산화물 세그먼트는 채널 영역의 제 1 단부로부터 제 4 기결정된 거리로 확장하는 제 3 서브-세그먼트, 및 채널의 제 1 단부로부터 제 2 기결정된 거리로 확장하는 제 4 서브-세그먼트를 포함한다. 제 4 기결정된 거리는 제 2 기결정된 거리와 채널 영역의 제 1 단부 사이이다. 제 1 기결정된 거리는 제 2 기결정된 거리와 동일할 수 있거나, 또는 제 3 기결정된 거리 및 제 2 기결정된 거리는 동일할 수 있거나, 또는 제 2 기결정된 거리는 제 1 기결정된 거리와 제 4 기결정된 거리 사이일 수 있다.
본 태양의 또다른 실시예에서, 제 2 두꺼운 게이트 산화물 세그먼트는 채널 영역의 제 1 단부로부터 제 3 기결정된 거리로 확장하는 제 1 서브-세그먼트, 및 채널의 제 1 단부로부터 제 2 기결정된 거리로 확장하는 제 2 서브-세그먼트를 포함하고, 제 3 기결정된 거리는 제 2 기결정된 거리와 채널 영역의 제 1 단부 사이이다. 제 2 서브-세그먼트는 제 1 두꺼운 게이트 산화물 게이트 세그먼트에 인접하며 삼각형 형태이고, 제 2 기결된 거리는 제 3 게이트 산화물 세그먼트의 대각선 가장자리에 의해 정의된다.
또다른 실시예에서, 얇은 게이트 산화물 부분은 공정 기술의 최소 특성 크기 보다 작은 적어도 하나의 치수를 가진다. 또다른 실시예에서, 안티퓨즈 트랜지스터는 제 2 채널 영역을 정의하기 위해 제 1 확산 영역으로부터 이격된 제 2 확산 영역, 제 2 채널 영역 상의 제 2 폴리실리콘 게이트, 및 폴리실리콘 게이트와 제 2 채널 영역 사이의 두꺼운 게이트 산화물을 더 포함한다. 두꺼운 게이트 산화물은 제 1 두꺼운 게이트 산화물 세그먼트와 동일한 두께를 가진다. 본 실시예에서, 제 2 확산 영역은 가변 너비를 가지며, 채널 영역은 제 2 확산 영역의 좁은 부분에 대응하는 제 1 너비 및 제 2 확산 영역의 넓은 부분에 대응하는 제 2 너비를 가진다.
제 2 태양에서, 본 발명은 기판 상에 형성된 비휘발성 메모리 셀을 제공한다. 비휘발성 메모리 셀은 안티퓨즈 트랜지스터 및 액세스 트랜지스터를 포함한다. 안티퓨즈 트랜지스터는 가변 두께 게이트 산화물 상의 제 1 폴리실리콘 게이트를 가지고, 가변 두께 게이트 산화물은 두꺼운 게이트 산화물 부분 및 얇은 게이트 산화물 부분을 가진다. 액세스 트랜지스터는 고정 두께 게이트 산화물 위에 제 2 폴리실리콘 게이트를 가지고, 고정 두께 게이트 산화물과 두꺼운 게이트 산화물 부분은 실질적으로 두께가 동일하다. 본 태양의 실시예에 따르면, 두꺼운 게이트 산화물 부분은 제 1 두꺼운 게이트 산화물 세그먼트, 및 제 2 두꺼운 게이트 산화물 세그먼트 및 얇은 게이트 산화물 일부를 포함한다. 제 1 두꺼운 게이트 산화물 세그먼트은 채널 영역의 제 1 단부로부터 채널 영역의 제 2 단부로 확장하고, 제 1 두꺼운 게이트 산화물 세그먼트는 채널 너비보다 작은 제 1 너비를 가진다. 제 2 두꺼운 게이트 산화물 세그먼트는 제 1 두꺼운 게이트 산화물 세그먼트에 인접하고, 채널 영역의 제 1 단부로부터 채널 길이의 기결정된 거리로 확장한다. 제 2 두꺼운 게이트 산화물 세그먼트는 채널 너비와 제 1 너비 사이의 거리와 실질적으로 동일하다. 얇은 게이트 산화물 부분은 기결정된 거리로부터 채널 영역의 제 2 단부로 확장한다. 본 실시예에서, 비휘발성 메모리 셀은 제 1 두꺼운 게이트 산화물 세그먼트와 제 2 두꺼운 게이트 산화물 세그먼트와 인접하며 형태가 삼각형인 제 3 게이트 산화물 세그먼트를 더 포함한다.
제 3 태양에서, 본 발명은 기판상에 형성된 안티퓨즈 트랜지스터를 제공한다. 안티퓨즈 트랜지스터는 채널 영역 위의 폴리실리콘 게이트, 확산 영역, 필드 산화물 영역, 및 가변 두께 게이트 산화물을 가진다. 폴리실리콘 게이트는 채널 영역 상에 형성되며, 이는 채널 길이 및 채널 너비를 가진다. 확산 영역은 채널 영역의 제 1 단부에 가깝고 필드 산화물 영역은 채널 영역의 제 2 단부에 가깝다. 가변 두꺼운 게이트 산화물은 폴리실리콘 게이트와 기판 사이에 형성되며, 두꺼운 게이트 산화물 부분과 얇은 게이트 산화물 부분을 가진다. 얇은 게이트 산화물 부분은 공정 기술의 최소 특성 크기보다 작은 치수들을 가진다.
본 태양의 실시예에 따르면, 얇은 게이트 산화물 부분은 직사각형 형태이므로, 직사각형의 제 1 측면 및 제 2 측면은 두꺼운 게이트 산화물 부분으로 경계가 이루어지고 직사각형의 제 3 측면 및 제 4 측면은 채널 영역으로 경계가 이루어진다. 대안으로는, 얇은 게이트 산화물 부분은 형태가 삼각형이므로, 삼각형의 제 1 측면 및 제 2 측면은 채널 영역으로 경계가 이루어지고 삼각형의 대각선 측면은 두꺼운 게이트 산화물 부분으로 경계가 이루어진다.
제 4 태양에서, 본 발명은 폴리실리콘 게이트 아래의 얇은 게이트 영역 및 두꺼운 게이트 산화물 영역을 가지는 안티퓨즈 트랜지스터의 형성 방법을 제공한다. 상기 방법은 a) 안티퓨즈 트랜지스터의 활성 영역에서 중간 산화물을 성장시키는 단계; b) 소스/드레인 주입 정의 마스크와 동일하거나 또는 더 높은 등급을 가지는 산화물 정의 마스크에 의해 정의된 활성 영역의 영역에서 중간 산화물을 제거하는 단계; 및 c) 산화물 정의 마스크에 의해 정의된 영역에 얇은 산화물을 성장시키는 단계를 포함한다. 본 태양의 실시예에서, 산화물 정의 마스크는 확산 주입 마스크에 대응하는 등급을 가지고, 산화물 정의 마스크는 영역을 정의하기 위해 폴리실리콘 게이트 아래에 활성 영역 모서리와 겹치는 개구부를 포함한다. 개구부는 직사각형 형태일 수 있고 각각의 모서리가 적어도 2 개의 다른 안타퓨즈 트랜지스터에 대응하는 활성 영역 모서리와 겹치도록 치수가 정해진다.
본 태양의 또다른 실시예에서, 산화물 정의 마스크는 영역을 정의하기 위해 폴리실리콘 게이트 아래의 활성 영역 모서리와 겹치는 폴리실리콘 게이트에 대하여 기울어진(angled) 가장자리를 가지는 개구부를 포함한다. 개구부는 각각의 모서리가 적어도 2 개의 다른 안티퓨즈 트랜지스터에 대응하는 활성 영역 모서리와 겹치도록 치수가 정해진 다이아몬드 형태를 포함한다. 대안으로는, 산화물 정의 마스크는 영역을 정의하기 위해 폴리실리콘 게이트 아래의 활성 영역과 겹치는 가장자리를 가지는 직사각형 형태를 포함하며, 영역은 활성 영역의 너비에 대응하는 너비를 가진다.
본 태양의 실시예에 따르면, 제거하는 단계는 최상의 정확성 허용오차를 사용하는 정렬 기계를 이용하여 산화물 정의 마스크를 정렬하는 단계를 포함할 수 있고, 얇은 산화물을 성장시키는 단계는 두꺼운 게이트 산화물 영역을 형성하기 위해 중간 산화물 위에 얇은 산화물을 성장시키는 단계를 포함하며, 얇은 산화물을 성장시키는 단계는 안티퓨즈 트랜지스터에 인접한 액세스 트랜지스터에 대한 게이트 산화물을 형성하기 위해 중간 산화물 위에 얇은 산화물을 성장시키는 단계를 포함한다.
본 발명의 다른 태양 및 이점들은 수반하는 도면과 관련하여 본 발명의 특정 실시예들에 관한 다음의 설명에 따라 당업자에 명백하게 될 것이다.
본 발명의 내용에 포함되어 있음.
본 발명의 실시예는 첨부한 도면을 참고로 하여 단지 예로서 설명되어 있다.
도 1은 DRAM 타입 안티퓨즈 셀의 회로도이고;
도 2는 DRAM 타입 안티퓨즈 셀의 평면 레이아웃이고;
도 3은 x-x선을 따라 도 2의 DRAM 타입 안티퓨즈 셀의 단면도이고;
도 4는 본 발명의 실시예에 따른 안티퓨즈 트랜지스터의 단면도이고;
도 5a는 도 4의 안티퓨즈 트랜지스터의 평면 레이아웃이고;
도 5b는 대안의 OD2 마스크 구성을 나타내는 도 4의 안티퓨즈 트랜지스터의 평면 레이아웃이고;
도 6은 본 발명의 안티퓨즈 트랜지스터에 대한 가변 두께 게이트 산화물을 형성하는 방법의 흐름도이고;
도 7a-c는 도 6의 흐름도의 단계들에 따라 가변 두께 게이트 산화물의 형성을 설명하고;
도 8a는 본 발명의 실시예에 따른 안티퓨즈 트랜지스터의 평면 레이아웃이고;
도 8b는 A-A 선을 따라 취해진 도 8a의 안티퓨즈 트랜지스터의 단면도이고;
도 9는 도 8a의 안티퓨즈 트랜지스터의 확대 평면 레이아웃이고;
도 10은 본 발명의 실시예에 따른 도 8a의 안티퓨즈 트랜지스터를 사용하는 메모리 어레이의 평면 레이아웃이고;
도 11은 본 발명의 또다른 실시예에 따른 안티퓨즈 트랜지스터의 확대 평면 레이아웃이고;
도 12는 본 발명의 실시예에 따른 도 11의 안티퓨즈 트랜지스터를 사용하는 메모리 어레이의 평면 레이아웃이고;
도 13a는 본 발명의 실시예에 따른 2-트랜지스터 안티퓨즈 메모리 셀의 평면 레이아웃이고;
도 13b는 B-B 선을 따른 도 13a의 2-트랜지스터 안티퓨즈 메모리 셀의 단면도이고;
도 14는 본 발명의 실시예에 따른 도 13a 및 13b의 2-트랜지스터 안티퓨즈 메모리 셀을 사용하는 메모리 어레이의 평면 레이아웃이고;
도 15는 본 발명의 대안의 실시예에 따른 2-트랜지스터 안티프쥬 메모리 셀을 사용하는 메모리 어레이의 평면 레이아웃이고;
도 16-20은 본 발명의 실시예에 따른 대안의 안티퓨즈 메모리 셀의 평면 레이아웃이고;
도 21-24는 본 발명의 실시예에 따른 대안의 2-트랜지스터 안티퓨즈 메모리 셀의 평면 레이아웃이다.
일반적으로, 본 발명은 비휘발성, 1회 프로그램가능(one time programmable:OTP) 메모리 어레이 응용에 이용될 수 있는 가변 두께 게이트 산화물 안티퓨즈 트랜지스터 장치를 제공한다. 안티-퓨즈 트랜지스터는 표준 CMOS 기술을 이용하여 제조될 수 있고, 소스 확산(source diffusion), 게이트 산화물 및 폴리실리콘 게이트를 가지는 표준 트랜지스터 소자로서 구성된다. 폴리실리콘 게이트 아래의 가변 게이트 산화물은 두꺼운 게이트 산화물 영역 및 얇은 게이트 산화물 영역으로 이루어지고, 얇은 게이트 산화물 영역은 국부 항복 전압(breakdown voltage) 지역으로서 동작한다. 폴리실리콘 게이트와 채널 영역 사이의 도전 채널은 프로그래밍 동작 동안 국부 항복 전압 지역에 형성될 수 있다. 메모리 어레이 응용에서, 폴리실리콘 게이트에 인가된 워드라인 판독 전류는 안티퓨즈 트랜지스터의 채널을 통해, 소스 확산에 연결된 비트라인을 통해 감지될 수 있다. 더 구체적으로는, 본 발명은 OTP 메모리에 적합한 안티퓨즈 셀로서 분리 채널 MOS 구조를 이용하는 효율적 방법을 제공한다.
다음의 설명에서 MOS란 용어는 임의의 FET 또는 MIS 트랜지스터, 하프-트랜지스터(half transistor) 또는 커패시터 구조를 나타내는데 사용된다. 실시예의 설명을 간략히 하기 위해, 이후 게이트 산화물에 관한 참조는 유전 물질, 산화물 또는 산화물과 유전 물질의 조합을 포함하도록 이해되어야 한다.
전술한 바와 같이, 저장 커패시터 대신에 안티퓨즈로서 평면 커패시터를 사용하는 DRAM-타입 메모리 어레이는 미국 특허 제 6,667,902호에 개시된 바와 같이, 이미 공지되어 있다. 도 1은 이와 같은 메모리 셀의 회로도인 반면, 도 2 및 3은 도 1의 공지된 안티퓨즈 메모리 셀의 평면도 및 단면도를 각각 나타낸다. 도 1의 메모리 셀은 비트라인(BL)을 안티퓨즈 장치(12)의 하부 플레이트에 결합하기 위한 패스 또는 액세스 트랜지스터(10)를 포함한다. 워드라인(WL)은 액세스 트랜지스터(10)를 켜기 위해 이의 게이트에 결합되어 있고, 셀 플레이트 전압(Vcp)은 안티퓨즈 장치(12)를 프로그래밍하기 위한 안티퓨즈 장치(12)의 상부 플레이트에 결합된다.
도 2 및 3으로부터 액세스 트랜지스터(10) 및 안티퓨즈 장치(12)의 레이아웃이 매우 간단하고 단순함을 알 수 있다. 액세스 트랜지스터(10)의 게이트(14) 및 안티퓨즈 장치(12)의 상부 플레이트(16)는 활성 영역(18)에 걸쳐 확장하는, 폴리실리콘의 동일한 층으로 구성된다. 각각의 폴리실리콘 층 아래의 활성 영역(18)에서 아래의 활성 영역으로부터 폴리실리콘을 전기적으로 절연하기 위해, 게이트 유전체로서 공지된, 얇은 게이트 산화물(20)이 형성된다. 게이트(14)의 양측 상에, 확산 영역(22, 24)이 있으며, 확산 영역(24)은 비트라인에 결합된다. 도시되지 않았더라도, 당업자는 측벽 스페이서 형성, LDD(lightly doped diffusion), 및 확산 및 게이트 실리사이드화(silicidation)와 같은 표준 CMOS 처리가 적용될 수 있음을 이해할 것이다. 전통적인 단일 트랜지스터 및 커패시터 셀 구성이 광범위하게 사용되는 반면, 트랜지스터-전용 안티퓨즈 셀은 고밀도 응용을 위해 획득될 수 있는 반도체 어레이 영역 절감 때문에 더 바람직하다. 이와 같은 트랜지스터-전용 안티퓨즈는 낮은 비용의 CMOS 공정으로 제조하도록 간단한 반면 신뢰가능 해야 한다.
본 발명의 실시예에 따르면, 도 4는 임의의 표준 CMOS 공정으로 제조될 수 있는 안티퓨즈 트랜지스터의 단면도를 나타낸다. 도시된 실시예에서, 안티퓨즈 트랜지스터는 단순한 두꺼운 게이트 산화물, 또는 하나의 유동 확산단(floating diffusion terminal)을 가지는 입/출력 MOS 트랜지스터와 거의 동일하다. 분리-채널 커패시터 또는 하프-커패시터라 또한 불리는, 개시된 안티퓨즈 트랜지스터는 폴리실리콘 게이트와 구조 사이의 퓨즈 링크가 장치의 특정 영역에 예상가능하게 위치될 수 있도록 신뢰성 있게 프로그램될 수 있다. 도 4의 단면도는 장치의 채널 길이를 따라 취해지고, 현재 설명된 실시예에서 p-채널 장치이다 당업자는 본 발명이 n-채널 장치로서 이행될 수 있음을 이해할 것이다.
안티퓨즈 트랜지스터(100)는 기판 채널 영역(104) 상에 형성된 가변 두께 게이트 산화물(102), 폴리실리콘 게이트(106), 측벽 스페이서(108), 필드 산화물 영역(109), 확산 영역(110), 및 확산 영역(110)에서의 LDD 영역(114)을 포함한다. 비트라인 콘택(116)은 확산 영역(110)과 전기적으로 접촉하도록 도시되어 있다. 가변 두께 게이트 산화물(102)은 채널 길이의 일부가 두꺼운 게이트 산화물에 의해 덮어지고 채널 길이의 나머지가 얇은 게이트 산화물로 덮어지도록 두꺼운 산화물 및 얇은 게이트 산화물로 구성된다. 일반적으로는, 얇은 게이트 산화물은 산화물 항복(breakdown)이 발생할 수 있는 영역이다. 다른 한편으로 확산 영역(110)과 만나는 두꺼운 게이트 산화물 가장자리는 게이트 산화물 항복을 예방하는 액세스 가장자리를 정의하여 게이트(106)와 확산 영역(110) 사이의 전류가 프로그램된 안티퓨즈 트랜지스터에 대해 흐른다. 두꺼운 산화물 일부가 채널 영역으로 확장하는 거리가 마스크 등급에 좌우하는 반면, 두꺼운 산화물 일부는 동일 칩 상에 형성된 고전압 트랜지스터의 최소 길이만큼 적어도 길도록 형성되는 것이 바람직하다.
바람직한 실시예에서, 확산 영역(110)은 비트라인 콘택(116)을 통해 비트라인, 또는 폴리실리콘 게이트(106)로부터의 전류를 감지하기 위한 다른 라인에 연결되고, 프로그래밍 전압 또는 전류를 수용하도록 도핑될 수 있다. 이 확산 영역(110)은 가변 두께 게이트 산화물(102)의 두꺼운 산화물 일부에 근접하여 형성된다. 고전압 손상, 또는 전류 누설로부터 안티퓨즈 트랜지스터(100)의 가장자리를 보호하기 위해, 살리사이드(salicide) 보호 산화물로서 알려진, RPO(resistor protection oxide)는 측벽 스페이서(108)의 가장자리로부터의 금속 입자들을 더 이격하기 위한 제조 공정 동안 도입될 수 있다. 바람직하게는 이 RPO는 확산 영역(110)의 일부 및 폴리실리콘 게이트(106)의 일부만이 살리사이드화되는 것을 방지하기 위한 살리사이드화 공정 동안 사용된다.
살리사이드화된 트랜지스터가 더 높은 누설 및 더 낮은 항복 전압을 가진다고 알려져 있음을 잘 알고 있다. 따라서 비살리사이드화된 확산 영역(110)을 가지는 것은 누설을 감소시킬 것이다. 확산 영역(110)은 저전압 트랜지스터 또는 고전압 트랜지스터 또는 동일하거나 또는 다른 확산 프로파일을 가져오는 2 개의 조합에 대해 도핑될 수 있다.
안티퓨즈 트랜지스터(100)의 간소화된 평면도가 도 5a에 도시되어 있다. 비트라인 콘택(116)은 도 4의 대응하는 평면도를 맞추도록 시각적 기준점으로 사용될 수 있다. 활성 영역(118)은 채널 영역(104) 및 확산 영역(110)이 형성되어 있는 장치의 영역이며, 이는 제조 공정 동안 OD 마스크에 의해 정의된다. 점선의 아웃라인(120)은 두꺼운 게이트 산화물이 제조 공정 동안의 OD2 마스크를 통해 형성되는 영역을 정의한다. 더 구체적으로는, 점선의 아웃라인(120)에 의해 둘러싸인 영역은 두꺼운 산화물이 형성되는 영역을 나타낸다. OD는 산화물이 형성되는 기판 상의 영역을 정의하기 위한 CMOS 공정 동안 사용되고, OD2는 처음과는 다른 제 12 산화물 정의 마스크를 언급한다. 안티퓨즈 트랜지스터(100)를 제조하기 위한 CMOS 공정 단계들에 관한 상세한 설명은 이하 설명될 것이다. 본 발명이 실시예에 따르면, OD2 마스크의 가장 오른쪽 가장자리 및 활성 영역(118)의 가장자리에 의해 경계가 지어지는 얇은 게이트 산화물 영역은 최소화된다. 도시된 실시예에서, 이 영역은 활성 영역(118)의 평행하는 가장자리를 향해 가장 오른쪽 OD2 마스크 가장자리를 이동함으로써 최소화될 수 있다.
도 5b는 도 5a의 안티퓨즈(100)의 대안의 설명이다. 도 5a에서, OD2 마스크(120)는 전체 메모리 어레이를 덮도록 확장할 수 있는 큰 영역으로 도시된다. 전술한 바와 같이, OD2 마스크(120)는 두꺼운 게이트 산화물이 형성되어 있는 영역을 정의한다. 어떠한 두꺼운 게이트 산화물도 형성되지 않은 영역을 정의하는 개구부(121)가 OD2 마스크(120) 내에 형성된다. 대신에, 얇은 게이트 산화물이 개구부(121)에 의해 정의된 영역에서 성장될 것이다. 당업자는 복수의 안티퓨즈 메모리 셀(100)이 행에서 배열되어 있는 메모리 어레이 구성에서, 하나의 직사각형 개구부는 각각의 활성 영역(118)에 대한 얇은 게이트 산화물 영역을 정의하도록 모든 메모리 셀과 겹칠 수 있다.
안티퓨즈 트랜지스터(100)의 프로그래밍은 게이트와 아래의 채널 사이의 영구적 링크를 형성하기 위해 게이트 산화물 항복에 기초한다. 게이트 산화물 항복 조건(전압 또는 전류 및 시간)은 주로 i) 게이트 유전 두께 및 구성, ⅱ) 결함 밀도, 및 ⅲ) 게이트 영역, 게이트/확산 둘레에 좌우한다. 안티퓨즈 트랜지스터(100)의 결합한 두꺼운 게이트 산화물과 얇은 게이트 산화물은 장치의 얇은 게이트 산화물 일부에서 국부적으로 더 낮은 게이트 항복 전압, 특히 산화물 항복 지역을 가져온다. 다시 말하면, 개시된 구조는 산화물 항복이 더 얇은 게이트 산화물 일부에 제한되는 것을 확인한다.
추가로, 본 발명의 안티퓨즈 트랜지스터 실시예는 게이트 산화물 항복 성능을 향상시키기 위한 게이트 산화물 설계 레이아웃 및 형성에 대한 전형적으로 금지된 CMOS 제조 설계 규칙의 이점을 가진다. 오늘날의 CMOS 공정에서의 모든 게이트 산화물 처리 단계는 활성 게이트 영역 내의 일정한 게이트 산화물 두께를 가정하고 최적화된다. 표준 CMOS 흐름에서의 가변 두께 게이트 산화물 장치를 도입함으로써, 추가적 결점 및 전기장 교란은 두꺼운 게이트 산화물과 얇은 게이트 산화물 사이의 경계에서 발생한다. 이들 결점은 산화물이 얇아지는 현상(oxide thinning), 경계에서의 실리콘의 플라즈마 에칭, 세정 공정으로부터의 잔여물 및 마스킹되지 않은 영역과 부분적으로 마스킹된 영역 사이의 다른 열적 산화율에 기인한 실리콘 리세스(silicon recess)를 포함할 수 있지만 이에 제한되지는 않는다. 모든 이런 결과는 얇은 산화물 경계에서 트랩 및 결함 밀도를 증가시켜, 증가된 누설 및 국부적으로 낮아진 항복 전압을 가져온다. 그러므로, 낮은 전압, 콤팩트한 안티퓨즈 구조는 임의 공정 수정없이 생성될 수 있다.
전형적인 CMOS 공정에서, 확산 영역, LDD 및 채널 주입은 얇은 게이트 산화물 트랜지스터 및 두꺼운 게이트 산화물 트랜지스터에서 다르다. 본 발명의 실시예에 따르면, 안티퓨즈 트랜지스터의 확산 영역, LDD 및 얇은 게이트 산화물 채널 주입은 얇은 게이트 산화물에 대응하는 저전압 유형, 또는 두꺼운 게이트 산화물(I/O 산화물)에 대응하는 고전압 유형, 또는 얇은 게이트 산화물 역치 전압이 두꺼운 게이트 산화물 역치 전압보다 크기에 있어 크지 않다면, 둘 다일 수 있다.
본 발명의 실시예에 따른 표준 CMOS 공정으로부터 가변 두께 게이트 산화물을 생성하는 방법은 공지된 2단계 산화 공정을 활용하는 것이다. 이 공정을 간략하게 나타내는 흐름도가 도 6에 도시되어 있는 반면, 도 7a-7c는 공정에서 특정 단계에 대응하는 가변 두께 게이트 산화물 형성의 다양한 단계들을 나타낸다.
먼저, 중간 게이트 산화물은 단계 200에서 OD 마스크에 의해 결정된 모든 활성 영역에서 성장한다. 도 7a에서, 이는 채널 영역(302) 상에, 기판 위에 중간 게이트 산화물(300)의 형성으로 도시되어 있다. 다음 단계 202에서, 중간 게이트 산화물(300)은 OD2 마스크를 사용하는 모든 설계된 얇은 게이트 산화물 영역에서 제거된다. 도 7b는 중간 게이트 산화물(300)의 나머지 부분 및 장래의 산화물 영역(304)을 도시한다. 마지막 게이트 산화물 형성 단계 204에서, 얇은 산화물은 OD 마스크에 의해 원래 정의된 바와 같은 모든 활성 영역에서 다시 성장된다. 도 7c에서, 얇은 게이트 산화물(306)은 중간 게이트 산화물(300) 및 얇은 산화물 영역(304) 상에 성장된다. 본 발명의 실시예에서, 두꺼운 게이트 산화물은 중간 게이트 산화물을 제거하고 남아있는 중간 게이트 산화물 상에 얇은 게이트 산화물을 성장하는 것의 조합에 의해 형성된다.
그 결과, 단계 202 동안 OD2 마스크에 의해 덮어진 형성된 두꺼운 게이트 산화물 영역은 중간 게이트 산화물(300) 및 마지막 얇은 게이트 산화물(306)의 조합인 게이트 산화물 두께를 가질 것이다. 동일 절차는 2 이상의 산화 단계로 확장될 수 있거나, 또는 다른 등가 단계들이 동일 다이(die) 상의 2 이상의 게이트 산화물 두께를 생성하도록 사용될 수 있으며, 이는 적어도 하나의 두꺼운 게이트 산화물 마스크 OD2에 의해 결정된다.
전형적으로는, OD2 마스크는 비임계적 마스킹 단계로 고려되고 낮은 해상도 마스크가 사용되며 설계 규칙은 활성 게이트 영역 상의 OD2 마스크의 큰 마진(margin)을 필요로 하며, 특히 활성 게이트 영역 내에서 끝나는 OD2 마스크에 대한 규정을 가지지는 않는다. 본 발명에 따르면, OD2 마스크는 드레인 (즉, 확산 콘택) 측상의 더 두꺼운 게이트 산화물 및 대향하는 측 상의 더 얇은 게이트 산화물(채널 또는 연결되지 않은 소스 측)을 특징으로 하는 분리-채널 안티퓨즈 구조를 생성하는 활성 게이트 영역 내에서 끝난다. 원칙적으로, 이 기술은 게이트 길이(폴리실리콘 라인 폭)가 공정 최소한도보다(process minimum) 더 길어야 하고 실제 OD2 마스크 허용오차에 좌우하지만, 그러나 임의 공정 또는 마스크 등급 변경을 필요로 하지 않는다. 분리 채널 안티퓨즈 구조의 최소 게이트 길이는 두꺼운 게이트 산화물 및 얇은 게이트 산화물에 대한 최소 게이트 길이의 합으로 근사될 수 있다. 당업자는 마스크 허용오차에 기초하여 정확한 계산이 이뤄질 수 있고, 게이트 길이가 OD2 마스크 허용오차에 의해 최소화될 수 있음을 이해할 것이다.
가변 두께 게이트 산화물이 형성되면, 추가 표준 CMOS 처리 단계는 도 4에 도시된 바와 같이 안티퓨즈 트랜지스터 구조를 완성하기 위해 단계 206에 이용될 수 있다. 이는 폴리실리콘 게이트, LDD 영역, 측벽 스페이서, RPO 및 확산 영역의 형성 및 살리사이드화를 예를 들어 포함할 수 있다. 전술한 공정의 바람직한 실시예에 따르면, 살리사이드화 단계는 폴리실리콘 게이트 및 안티퓨즈 트랜지스터의 유동 확산 영역을 살리사이드화하기 위해 포함되어 있다. RPO는 살리사이드화 공정으로부터 보호하기 전에 확산 영역 상에 형성된다. 전술한 바와 같이, 살리사이드화 유동 확산 영역은 영역에서의 산화물 항복을 향상시킬 것이다.
전술한 안티퓨즈 트랜지스터를 고려하기 위한 하나의 논점은 유지(retention), 신뢰성 또는 프로그램되지 않은 셀이다. 설명한 안티퓨즈 메모리 셀은 얇은 게이트 산화물을 통해 채널과 폴리실리콘 게이트 사이의 도전성 채널을 형성함으로써 프로그램된다. 그결과로 생긴 프로그램 상태는 게이트에 판독 전압을 인가하고 안티퓨즈가 연결되어 있는 비트라인의 전압을 감지함으로써 판독 동작으로 검출될 수 있다. 전형적 판독 전압은 공정 기술에 따라 1.5V에서 2.0V이다. 이 전압은 셀의 저전압 트랜지스터 부분의 게이트 상의 DC 바이어스에 허용된 최대 전압을 초과할 수 있다(예를 들어 1V 장치에 대해 1.1V). 다시 말해서, 판독 전압은 프로그램되지 않은 상태로 남아있는 셀을 프로그램하기 위해 충분히 높을 수 있다. 프로그램되지 않은 안티퓨즈 셀의 신뢰성을 최대화하기 위한 하나의 요인은 가변 두께 게이트 산화물의 얇은 게이트 산화물의 영역을 최소화하는 것이다.
도 8a는 본 발명의 실시예에 따른 임의의 표준 CMOS 공정으로 제조될 수 있는 최소화된 얇은 게이트 산화물 영역을 가지는 안티퓨즈 트랜지스터의 평면도를 나타낸다. 예를 들어, 도 6에 개략된 제조 단계가 사용될 수 있다. 도 8b는 A-A 선을 따라 잘라진, 도 8a의 안티퓨즈 트랜지스터의 단면도를 나타낸다. 도 8a의 안티퓨즈(400)는 폴리실리콘 게이트 아래의 가변 두께 게이트 산화물의 얇은 게이트 산화물의 영역이 최소화된 점을 제외하고는, 도 5a에 도시된 안티퓨즈(100)와 매우 유사하다.
안티퓨즈 트랜지스터(400)는 기판 채널 영역(404) 상에 형성된 가변 두께 게이트 산화물(402), 폴리실리콘 게이트(406), 측벽 스페이서(408), 확산 영역(410), 및 확산 영역(410) 안의 LDD 영역(412)을 포함한다. 가변 두께 게이트 산화물(402)은 채널 길이의 대부분의 영역이 두꺼운 게이트 산화물에 의해 덮어지고 채널 길이의 작은 소수 영역이 얇은 게이트 산화물에 의해 덮어지도록 두꺼운 산화물과 얇은 게이트 산화물으로 이루어진다. 도 8a에 도시된 바와 같이, 두꺼운 게이트 산화물 영역(414)은 작은 정사각형 얇은 게이트 산화물 영역(418)을 제외하고, 폴리실리콘 게이트(406) 아래의 활성 영역(416)의 대부분을 덮는다. 안티퓨즈 트랜지스터(400)는 비휘발성 메모리 셀일 수 있고, 그러므로 확산 영역(410)과 전기적 접촉하는 비트라인 콘택(420)을 가질 것이다. 두꺼운 게이트 산화물 영역(414) 및 얇은 게이트 산화물 영역(418)의 형태 및 크기의 형성이 이하 설명되어 있다.
도 9는 가변 두께 게이트 산화물의 평면 기하를 강조하기 위한 도 8a의 안티퓨즈 트랜지스터의 확대 평면도이다. 안티퓨즈 트랜지스터(500)는 폴리실리콘 게이트(504)와 겹쳐있는 활성 영역(502)으로 구성된다. 도 9에서, 폴리실리콘 게이트로부터의 음영(shading)은 게이트 아래의 특징들을 명확하게 하기 위해 제거되었다. 가변 두께 게이트 산화물은 폴리실리콘 게이트(504)와 활성 영역(502) 사이에 형성되고, 두꺼운 게이트 산화물 영역(506)으로 이루어진다. 본 실시예에 따르면, 두꺼운 게이트 산화물 영역(506)은 적어도 2 개의 직사각형 세그먼트로서 고려될 수 있다. 당업자는 세그먼트에 대한 기술이 직사각형 형태의 구성으로 두꺼운 게이트 산화물 형태의 가시적 항복임을 이해한다. 제 1 두꺼운 게이트 산화물 세그먼트(508)는 채널 영역의 제 2 단부로, 폴리실리콘 게이트(504)의 가장 좌측의 가장자리와 일치하는, 채널 영역의 제 1 영역으로부터 확장한다. 세그먼트(508)는 채널 영역의 너비보다 적은 너비를 가지는 직사각형 형태의 영역으로 도시되어 있다. 제 2 두꺼운 게이트 산화물 세그먼트(510)는 제 1 세그먼트(508)에 인접하고, 채널 길이의 기결정된 거리로 채널 영역의 동일한 제 1 단부로부터 확장한다. 제 2 두꺼운 게이트 산화물 세그먼트(510)는 채널 폭과 제 1 세그먼트(508)의 길이 사이의 차와 실질적으로 동일한 폭을 가진다.
제 2 두꺼운 게이트 산화물 세그먼트(510)가 채널 영역에서 끝나기 때문에, 세그먼트(508, 510)에 의해 양 측상에 경계를 이루며, 활성 영역(502)의 가장자리에 의해 다른 측 상에서 경계를 이루는 경우 남아있는 영역은 또한 형태에 있어 직사각형이다. 이 잔존 영역은 얇은 게이트 산화물 영역(512)이다. OD2 마스크(513)가 두꺼운 산화물이 형성되어 있는 영역을 한정하는 반면, OD2 마스크(513)는 어떠한 두꺼운 산화물도 형성되지 않은 직사각형 개구부(514)를 가진다. 얇은 게이트 산화물은 개구부(514)에 의해 정의된 영역 내에서 성장할 것이다. 대안으로 설명된 바와 같이, 직사각형 아웃라인(514) 외부의 영역은 두꺼운 게이트 산화물이 형성되어 있는 장소이다. 점선의 아웃라인(513)은 제조 공정 동안 사용된 OD2 마스크를 나타낼 수 있고, 이는 개구부(514)의 모서리가 폴리실리콘 게이트(504) 아래의 활성 영역(502)의 모서리와 겹쳐지도록 배치된다. 개구부(514)의 치수는 임의 크기로 선택될 수 있지만, 그러나 도 10을 참고로 하여 설명되어 있는 바와 같이, 바람직한 세트의 치수를 가진다. 단일 트랜지스터 안티퓨즈 메모리 셀에서, 비트라인 콘택(516)은 (도시되지 않은) 비트라인으로의 전기적 연결을 위해 형성된다.
도 10은 본 발명의 실시예에 따른 도 9의 안티퓨즈 메모리 셀을 이루는 메모리 어레이의 평면 레이아웃이다. 메모리 어레이는 행과 열에 배열된 안티퓨즈 메모리 셀을 가지고, 연속적인 폴리실리콘 라인으로 형성된 폴리실리콘 게이트(504)는 행에서 각각의 안티퓨즈 메모리 셀의 활성 영역(502) 상에서 확장한다. 각각의 폴리실리콘 라인은 국부 워드라인(WL0, WL1, WL2, WL3)과 결합되어 있다. 나타난 실시예에서, 각각의 활성 영역(502)은 2 개의 폴리실리콘 게이트(504)를 가져, 동일한 비트라인 콘택(516)과 활성 영역(502)을 공유하는 2 개의 안티퓨즈 트랜지스터를 형성한다.
얇은 게이트 산화물이 성장되는 영역을 정의하기 위한 OD2 마스크(513)에서의 개구부(514)는 형태에 있어 직사각형이며 4 개의 모서리의 각각이 4 개의 안티퓨즈 트랜지스터 활성 영역(502)의 모서리 영역과 겹쳐지도록 크기가 정해지고 배치되어, 얇은 게이트 산화물 영역(512)을 정의한다. 이상적으로는, 얇은 게이트 산화물 영역은 2 개의 마스크 영역 사이의 겹침을 통해 얻어질 수 있는 제조 공정의 최소 특성 크기(feature size) 미만의 적어도 하나의 치수를 가진다. 하나의 마스크 영역은 활성 영역 마스크라 불리는 확산 마스크이고, 제 2 마스크 영역은 OD2 마스크(513)에서의 직사각형 개구부(514)이다. 2 개의 마스크는 최소한의 허용가능한 너비보다 더 큰 것을 의미하는, 비임계적 너비로 이루어진다. 그러므로, 2 개의 마스크의 겹침을 배치함으로써, 얇은 게이트 산화물 영역(512)의 영역은 주어진 제조 공정 또는 기술의 최소 특성 크기 이하 또는 대략 동일한 치수를 가질 수 있다. 그러므로, 직사각형 형태의 개구부(514)의 치수가 수직으로 인접한 활성 영역들(502) 사이의 간격 및 수평으로 인접한 활성 영역들(502) 사이의 간격에 기초하여 선택되어, 활성 영역(502)을 정의하기 위한 확산 마스크와 개구부(514)의 모서리 사이의 겹침 영역이 제조 기술의 최소 특성 크기보다 작거나 또는 동일하다.
개구부(514)의 치수는 정사각형 또는 직사각형 형태의 얇은 게이트 산화물 영역(512)을 최소화하도록 선택된다. 당업자는 선택된 치수들이 90도 가장자리(degree edge)의 코너링과 같은 제조 이상현상(anomaly) 및 정렬 오류를 고려함을 이해할 것이다. 얇은 게이트 산화물 영역(512)의 제조에 대한 고도의 정확성은 높은 등급의 마스크를 사용하는 것에 의해 얻어질 수 있다. 높은 등급의 마스크는 더 높은 품질의 유리, 재료 및/또는 마스크 인쇄 장비를 사용함으로써 제공된다.
그러므로, 얇은 게이트 산화물 영역(512)의 이 최소화된 특성 크기를 가지는 프로그램되지 않은 안티-퓨즈 셀의 신뢰성은 크게 개선된다. 얇은 게이트 산화물 영역(512)의 형태는 직사각형, 또는 정사각형이고, 최소화된 영역을 가져온다. 대안의 실시예에 따르면, 도 10에 도시된 바와 같이 4 개의 안티퓨즈 활성 영역(502)과 겹치는 단일 직사각형 형태의 개구부(514)를 가지는 것 대신에, 다수의 더 작은 개구부들이 사용될 수 있다. 예를 들어, 개구부는 2 개의 수평으로 인접한 활성 영역(502)들 만과 겹치도록 형태가 이루어질 수 있다. 또는, 개구부는 2 개의 수직으로 인접한 활성 영역(502)들 만과 겹치도록 형태가 이뤄질 수 있다. 또한, 바람직한 얇은 게이트 산화물 영역(512)보다 크기에 있어 더 큰 개별 직사각형들은 각각의 활성 영역(502)과 겹치도록 사용될 수 있다. 임의 크기의 임의 개수의 직사각형들이 이전에 도시된 실시예에 의해 고려되는 반면, 얇은 게이트 산화물은 형태에 있어 삼각형일 수 있다.
안티퓨즈 트랜지스터는 바람직하게는 얇은/두꺼운 게이트 산화물 경계에서, 얇은 게이트 산화물을 파열시킴으로써 프로그램된다. 이는 만일 있다면, 임의 다른 셀상에서, 실질적으로 더 낮은 전압 차이 및 프로그램되기 위한 셀들의 채널과 게이트 사이의 충분히 높은 전압 차를 인가함으로써 수행된다. 그러므로, 영구적 도전성 링크가 일단 형성되면, 폴리실리콘 게이트에 인가된 전류는 확산 영역으로 채널 및 링크를 통해 흐를 것이며, 이는 통상적 센스 앰프 회로(sense amplifier circuit)에 의해 감지될 수 있다. 예를 들어, VPP 고전압 레벨은 폴리실리콘 게이트(504)에 인가될 수 있는 반면 접지와 같은 저전압은 대응하는 비트라인에 인가된다. 프로그램되지 않도록 메모리 셀은 예를 들어 VDD와 같은 접지보다 더 높은 전압으로 바이어스된 비트라인을 가질 것이다. 프로그래밍 회로소자가 도시되지 않았더라도, 당업자는 이와 같은 회로가 비트라인에 결합될 수 있고 워드라인 드라이버 회로로 통합될 수 있음을 이해할 것이다. 안티퓨즈 메모리 셀을 판독하는 것은 접지로 비트라인을 선충전하고 VDD와 같은 판독 전압을 폴리실리콘 게이트에 인가함으로써 행해질 수 있다. 도전성 링크를 가지는 프로그램된 안티퓨즈는 VDD를 향해 대응하는 비트라인을 당길 것이다. 도전성 링크를 가지지 않는 프로그램되지 않은 안티퓨즈는 매우 낮은 누설 전류를 특징으로 하는 스위치된 커패시터처럼 동작할 것이다. 그러므로, 비트라인 전압은 실질적으로 변하지 않을 것이다. 전압 변화는 비트라인 센스 앰프에 의해 감지될 수 있다.
도 11은 본 발명의 또다른 실시예에 따른 안티퓨즈 트랜지스터의 확대 평면 레이아웃이다. 안티퓨즈 트랜지스터(600)는 안티퓨즈 트랜지스터(500)과 외관상 동일하고, 그러므로 동일한 활성 영역(502), 폴리실리콘 게이트(504), 및 비트라인 콘택(516)을 가진다. 안티퓨즈 트랜지스터(600)는 다른 형태의 가변 두께 게이트 산화물을 가진다. 두꺼운 게이트 산화물 영역(602)은 적어도 2 개의 직사각형 세그먼트와 하나의 삼각형 세그먼트로 구성된 것처럼 보일 수 있다. 제 1 두꺼운 산화물 세그먼트(604)는 폴리실리콘 게이트(504)의 가장 좌측의 가장자리와 일치하는 채널 영역의 제 1 단부로부터, 채널 영역의 제 2 단부로 확장한다. 세그먼트(604)는 채널 영역의 너비보다 작은 너비를 가지는 직사각형 형태의 영역으로 도시될 수 있다. 제 2 두꺼운 게이트 산화물 세그먼트(606)는 제 1 세그먼트(604)와 인접하고, 채널 영역의 동일한 제 1 단부로부터 채널 길이의 기결정된 거리로 확장한다. 제 2 두꺼운 게이트 산화물 세그먼트(606)는 제 1 세그먼트(604)의 너비와 채널 너비 사이의 차와 실질적으로 동일한 너비를 가진다. 제 3 게이트 산화물 세그먼트(608)은 삼각형 형태이며 제 1 두꺼운 게이트 산화물 세그먼트(604) 및 제 2 두꺼운 게이트 산화물 세그먼트(606)에 인접한 90도 측면들을 가진다. 세그먼트(606)는 세그먼트(608)를 포함할 수 있어, 기결정된 거리는 세그먼트(608)의 대각선 가장자리에 의해 설정된다. 활성 영역(502)의 가장자리들에 의해 형성된 90도 측면들을 가지는 남아있는 삼각형 영역은 얇은 게이트 산화물 영역(610)이다.
점선의 다이아몬드 형태의 영역(612)은 얇은 게이트 산화물이 성장되는 OD2 마스크에서의 개구부들을 정의한다. 다이아몬드 형태 아웃라인(612) 밖이며 OD2 마스크(513) 내의 영역들은 두꺼운 게이트 산화물이 형성되어 있다. 점선의 아웃라인(612)은 제조 공정 동안 사용되는 OD2 마스크(513)에서의 개구부이며, 개구부(612)의 가장자리가 폴리실리콘 게이트(504) 아래의 활성 영역(502)의 모서리와 겹치도록 배치되어 있다. 도시된 실시예에서, 개구부(612)는 도 9의 개구부(514)의 45도 회전한 버전이다. 개구부(612)의 치수는 임의 크기로 선택될 수 있지만, 도 12를 참고로 하여 설명된 바와 같이, 바람직한 세트의 치수들을 가질 수 있다.
도 12는 본 발명의 실시예에 따른 도 11의 안티퓨즈 메모리 셀을 이루는 메모리 어레이의 평면 레이아웃이다. 메모리 어레이는 행과 열에 배열된 안티퓨즈 메모리 셀을 가지며, 연속하는 폴리실리콘 라인으로 형성된, 폴리실리콘 게이트(504)는 행으로 각각의 안티퓨즈 메모리 셀의 활성 영역(502)을 가로질러 확장한다. 활성 영역(502)과 관련하여 폴리실리콘 게이트(504)의 레이아웃 구성은 도 10에 도시된 것과 동일하다.
얇은 게이트 산화물이 성장되려는 영역을 정의하기 위한 OD2 마스크(513)에서의 개구부(612)는 다이아몬트 형태이고 이의 4 개의 가장자리의 각각이 4 개의 안티퓨즈 트랜지스터 활성 영역(502)의 모서리 영역들과 겹쳐지도록 크기가 정해지고 위치되어, 얇은 게이트 산화물 영역들(610)을 정의한다. 이상적으로는, 각각의 얇은 게이트 산화물 영역(610)은 제조 공정의 최소 특성 크기 미만이다. 겹침은 2 개의 마스크 영역들 사이이며, 하나는 활성 영역 마스크라 불리는 확산 마스크이며, 다른 하나는 다이아몬드 형태의 개구부(612)를 가지는 OD2 마스크(513)이다. 개구부(612)가 다른 특성, 즉 서로 90도로 라인들과 정의되어 있는 활성 영역(502) 및 폴리실리콘 게이트(504)와 관련하여 다이아몬드 형태로 고려되는 것을 유의한다. 그러므로, 이들 특성과 관련하여, 개구부(612)는 다이아몬드 형태이며 바람직하게는 활성 영역(502) 또는 폴리실리콘 게이트의 라인 정의와 관련하여 45도의 라인 정의를 가진다.
다시 한번, 2 개의 마스크는 최소 허용가능 너비보다 더 큰 것을 의미하는, 비 임계적 너비로 이루어진다. 그러므로, 2 개의 마스크이 겹침을 배치함으로써, 얇은 게이트 산화물 영역(610)의 영역은 주어진 제조 공정 또는 기술의 최소 특성 크기와 대략 동일하거나 또는 미만인 크기를 가질 수 있다. 그러므로, 다이아몬드 형태의 개구부(612)의 치수는, 활성 영역(502)을 정의하기 위한 확산 마스크와 개구부(612)의 모서리 사이의 겹침 영역이 제조 기술의 최소 특성 크기보다 작거나 또는 동일하도록, 수직으로 인접한 활성 영역(502) 사이의 간격과 수평으로 인접한 활성 영역(502) 사이의 간격에 기초하여 선택된다.
다이아몬드 형태의 개구부(612)의 치수는 삼각형 형태의 얇은 게이트 산화물 영역(610)을 최소화하도록 선택된다. 선택된 치수들은 정렬 오류 및 제조 이상현상을 고려할 것이며, 높은 등급의 마스크는 제조 허용오차를 엄격하게 하는데 사용될 수 있다.
비휘발성 메모리에 관한 이전에 설명된 실시예들은 단일 안티퓨즈 트랜지스터 메모리 셀로 지향되어 있다. 가변 두께 게이트 산화물은 동일한 칩 상에서 고전압 트랜지스터에 사용된 게이트 산화물과 실질적으로 동일한 두꺼운 게이트 산화물을 가질 수 있다. 유사하게, 가변 두께 게이트 산화물은 동일 칩 상의 저전압 트랜지스터에 사용된 게이트 산화물과 실질적으로 동일한 얇은 게이트 산화물을 가질 수 있다. 물론, 두꺼운 게이트 산화물 영역과 얇은 게이트 산화물 영역 모두는 메모리 어레이에 적합한 두께를 가질 수 있다.
본 발명의 또다른 실시예에 따르면, 액세스 트랜지스터는 2-트랜지스터 안티퓨즈 셀을 제공하기 위해 안티퓨즈 트랜지스터와 직렬로 형성될 수 있다. 도 13a 및 13b는 본 발명의 실시예에 따른 2-트랜지스터 안티퓨즈 메모리 셀에 관한 설명이다.
도 13a는 본 발명의 실시예에 따른, 임의 표준 CMOS 공정으로 제조될 수 있는 최소화된 얇은 게이트 산화물 영역을 가지는 2-트랜지스터 안티퓨즈 메모리 셀(700)에 관한 평면도를 도시한다. 도 13b는 B-B 선을 따라 취해진, 도 13a의 메모리 셀(700)에 관한 단면도를 도시한다. 2-트랜지스터 안티퓨즈 메모리 셀(700)은 안티퓨즈 트랜지스터와 일렬의 액세스 트랜지스터로 구성된다. 안티퓨즈 트랜지스터의 구조는 도 8a-12에 도시된 것들과 동일할 수 있다. 본 예에서, 안티퓨즈 트랜지스터가 도 8b에 도시된 것과 동일한 것으로 가정하여, 동일한 참조 번호는 이전에 설명한 동일한 특징을 나타낸다. 더 구체적으로는, 가변 두께 게이트 산화물의 구조는 확산 영역(410)이 그 위에 형성된 비트라인 콘택을 가지지 않는 점을 제외하고는, 도 8b에 도시된 것과 동일하다.
액세스 트랜지스터는 게이트 산화물(704) 위에 있는 폴리실리콘 게이트(702)를 가진다. 공유 확산 영역(410)은 게이트 산화물(704)의 한 측면에 형성된다. 또다른 확산 영역(706)은 게이트 산화물(704)의 또다른 측면상에 형성되고, 이는 그 위에 형성된 비트라인 콘택(708)을 가질 것이다. 2 개의 확산 영역들은 게이트 산화물(704)의 수직 가장자리에 인접한 LDD 영역을 가질 수 있다. 당업자는 확산 영역(706)이 확산 영역(410)과 동일하게 도핑될 수도 있지만, 그러나 사용되는 원하는 동작 전압에 따라 다르게 도핑될 수 있다.
이전에 설명된 바와 같이, 가변 두께 게이트 산화물(402)은 두꺼운 게이트 산화물 영역과 얇은 게이트 산화물 영역을 가진다. 게이트 산화물(704)의 두께는 가변 두께 게이트 산화물(402)의 두꺼운 게이트 산화물 영역의 두께와 동일할 것이다. 일 실시예에서, 액세스 트랜지스터는 고전압 트랜지스터 공정, 또는 가변 두께 게이트 산화물(402)의 두꺼운 게이트 산화물 영역을 형성하는데 사용된 동일한 공정을 사용하여 제조될 수 있다. 폴리실리콘 게이트(702)는 폴리실리콘 게이트(406)와 동시에 형성될 수 있다.
2-트랜지스터 안티퓨즈 메모리 셀의 동작은 이전에 설명된 단일 트랜지스터 안티퓨즈 셀의 동작과 유사하다. 안티퓨즈 트랜지스터를 프로그래밍하는 것은 접지에 비트라인을 유지하는 동안 VCP 폴리실리콘 라인들에 고전압의 인가를 필요로 한다. 액세스 트랜지스터는 (비트라인을 경유하여) 접지로 공유된 확산 영역을 결합하도록 켜져 있다.
도 14는 본 발명의 실시예에 따른 도 13a 및 13b의 2-트랜지스터 안티퓨즈 메모리 셀로 이루어진 메모리 어레이의 평면 레이아웃이다. 메모 리 어레이는 행렬로 배열된 메모리 셀들을 가지며, 연속하는 폴리실리콘 라인들로서 형성된 폴리실리콘 게이트(406)가 가로로 각각의 안티퓨즈 메모리 셀의 활성 영역(416)들에 걸쳐 확장한다. 각각의 폴리실리콘 라인은 논리 셀 플레이트 VCP0, VCP1, VCP2 및 VCP3와 연결된다. 폴리실리콘 게이트(702)는 행으로 각각의 안티퓨즈 메모리 셀의 활성 영역(416)에 걸쳐 확장하는 연속하는 폴리실리콘 라인들로 형성된다. 이들 폴리실리콘 라인들은 논리 워드라인 WL0, WL1, WL2 및 WL3와 결합된다. 현재 도시한 실시예에서, 각각의 활성 영역(416)은 2 쌍의 폴리실리콘 게이트(406/702)를 가지며, 이에 의해 동일한 비트라인 콘택(708)과 활성 영역(416)을 공유하는 2 개의 안티퓨즈 트랜지스터를 형성한다.
얇은 게이트 산화물이 성장되는 영역들을 정의하기 위한 OD2 마스크(513)에서의 개구부(710)는 형태에서 직사각형이고 이의 각각의 4 개의 모서리가 4 개의 안티퓨즈 트랜지스터 활성 영역(416)의 모서리 영역들과 겹치도록 크기가 정해지고 배치되어, 얇은 게이트 산화물 영역(418)을 정의한다. 도 10의 실시예에 대해 설명된 동일한 상대적 마스크 겹침 기준은 본 실시예에 적용한다. 직사각형 형태의 개구부(710)의 치수는 수직으로 인접한 활성 영역(416) 사이의 간격과 수평으로 인접한 활성 영역(710) 사이의 간격에 기초하여 선택되어, 활성 영역(416)을 정의하기 위한 확산 마스크와 개구부(710)의 모서리들 사이의 겹침 영역이 제조 기술의 최소 특성 크기보다 작거나 또는 동일하다.
도 14의 실시예는 개별적으로 제어되는 셀 플레이트 VCP0, VCP1, VCP2 및 VCP3를 가지도록 구성되며, 이는 비선택 셀의 의도하지 않은 프로그래밍을 막기 위해 개선된 제어를 고려한다. 대안의 실시예에서, VCP0, VCP1, VCP2 및 VCP3 는 공통의 노드에 연결될 수 있다. 이와 같은 실시예에서, 특정 프로그래밍 시퀀스는 비선택 셀의 의도하지 않은 프로그래밍을 예방하는 데 사용된다. 대안의 실시예에 대한 프로그래밍 시퀀스는 고전압 레벨로 모든 워드라인 및 비트라인의 선충전으로 시작하여, 프로그래밍 전압 VPP로 공통의 셀 플레이트를 구동한다. 예를 들어 도 13b의 실시예를 사용하여, 이는 고전압 레벨로 확산 영역(410)을 선충전하는 것을 가져온다. 프로그램되는 워드라인은 다른 모든 워드라인을 선택해제함으로써, 즉 예를 들어 저전압 레벨로 이들을 구동함으로써 선택된다. 이때, 선택된 메모리 셀에 연결된 비트라인 전압은 예를 들어 접지와 같은, 저전압 레벨로 구동된다.
도 15는 본 발명의 대안의 실시예에 따른 2-트랜지스터 안티퓨즈 메모리 셀로 이루어진 메모리 어레이의 평면 레이아웃이다. 도 15의 메모리 어레이는, OD2 마스크(513) 내의 다이아몬드 형태의 개구부(712)가 가변 두께 게이트 산화물의 얇은 게이트 산화물 영역을 정의하는데 사용되는 점을 제외하고는, 도 14의 것과 동일하다. 도 12의 실시예에 대해 설명된 동일 상대적 마스크 겹침 기준이 본 실시예에 적용된다.
본 발명의 이전에 개시된 실시예들에서, 두꺼운 게이트 산화물 세그먼트들 중 하나의 세그먼트는 채널 영역의 하나의 단부로부터 채널 영역의 다른 단부로 확장하는 길이를 가진다. 대안의 실시예에 따르면, 이 두꺼운 게이트 산화물 세그먼트의 길이는 채널 영역의 전체 길이에 걸쳐 전체적으로 확장하지 않도록 약간 감소한다. 도 16은 본 발명의 대안의 실시예에 따른 안티퓨즈 트랜지스터의 평면 레이아웃이다. 도 16에서, 안티퓨즈 트랜지스터(800)는 활성 영역(802), 폴리실리콘 게이트(804) 및 비트라인 콘택(806)을 포함한다. 폴리실리콘 게이트(804) 아래의 활성 영역(802)은 안티퓨즈 트랜지스터(800)의 채널 영역이다. 본 실시예에서, OD2 마스크(808)는 두꺼운 산화물이 형성되는 영역을 정의하고, 활성 영역(802)과 겹치는 L-형태의 개구부(809)를 포함하며, 이곳에서 얇은 게이트 산화물이 성장될 것이다. 이 실시예는 하나의 두꺼운 게이트 산화물 세그먼트(즉, 508)가 인접한 두꺼운 게이트 세그먼트(즉, 510)에 대한 제 2 기결정된 거리와 채널 영역 상부 가장자리 사이의 제 1 기결정된 거리로 확장하는 것을 제외하고는, 도 9에 도시된 것과 유사하다. 그러므로, 얇은 게이트 산화물은 채널 영역 상부 가장자리와 제 1 기결정된 거리 사이로, 그리고 채널 영역 상부 가장자리와 제 2 기결정된 거리 사이로 성장될 것이다.
안티퓨즈 트랜지스터의 이전에 설명된 실시예들은 일정한 너비의 채널 영역들을 가진다. 또다른 실시예에 따르면, 채널 영역은 채널 영역의 길이에 걸쳐 가변하는 너비를 가진다. 도 17a는 본 발명의 대안의 실시예에 따른 안티퓨즈 트랜지스터의 평면 레이아웃이다. 도 17a에서, 안티퓨즈 트랜지스터(850)는 활성 영역(852), 폴리실리콘 게이트(854) 및 비트라인 콘택(856)을 포함한다. 폴리실리콘 게이트(854) 아래의 활성 영역(852)은 안티퓨즈 트랜지스터(850)의 채널 영역이다. 본 실시예에서, OD2 마스크(858)는 두꺼운 산화물이 형성되는 영역을 정의하고, 활성 영역(852)과 겹치는 L-형태의 개구부(859)를 포함하며, 이곳 내에 얇은 게이트 산화물이 성장될 것이다. 폴리실리콘 게이트(854) 아래의 활성 영역은 L 형태이며, 직사각형 개구부(859)는 채널 영역 상부 가장자리로부터 기결정된 거리에서 끝나는 하부 가장자리를 가진다.
도 17b는 채널 영역의 두꺼운 게이트 산화물 세그먼트를 설명하기 위해 폴리실리콘 게이트(854)의 음영이 없는 동일한 안티퓨즈 트랜지스터(850)를 나타낸다. 본 실시예에서, 제 1 두꺼운 게이트 산화물 세그먼트(860)는 채널 영역의 확산 가장자리로부터 직사각형 개구부의 하부 가장자리(859)에 의해 정의된 제 1 기결정된 거리로 신장한다. 제 2 두꺼운 게이트 산화물 세그먼트는 L-형태이고, 2 개의 서브-세그먼트(862, 864)를 포함한다. 당업자는 서브-세그먼트에 관한 기술이 직사각형 형태의 구성으로 두꺼운 게이트 산화물 세그먼트 형태가 가시적 항복임을 이해할 것이다. 서브세그먼트(862)는 채널 영역의 확산 가장자리로부터 제 1 기결정된 거리로 신장하는 반면, 서브세그먼트(864)는 채널 영역의 확산 가장자리로부터 제 2 기결정된 거리로 신장한다. 제 2 기결정된 거리는 채널 영역의 확산 가장자리와 제 1 기결정된 거리 사이이다. 얇은 게이트 산화물 영역은 서브 세그먼트(862)와 제 1 두꺼운 게이트 산화물 세그먼트(860)의 제 1 기결정된 거리로부터 채널 영역 상부 가장자리로 신장한다.
도 18a는 본 발명의 대안의 실시예에 따른 안티퓨즈 트랜지스터의 평면 레이아웃이다. 도 18a에서, 안티퓨즈 트랜지스터(880)는 도 17의 특징과 동일한 특징을 포함한다. 본 실시예에서, 폴리실리콘 게이트(854) 아래의 활성 영역은 T형태이며, 직사각형 개구부(859)는 채널 영역 상부 가장자리로부터 기결정된 거리에서 끝나는 하부 가장자리를 가진다. 도 18b는 채널 영역의 두꺼운 게이트 산화물 세그먼트를 설명하기 위해 폴리실리콘 게이트(854)의 음영 없이 동일한 안티퓨즈 트랜지스터(880)를 도시한다.
본 실시예에서, 제 1 두꺼운 게이트 산화물 세그먼트 및 제 2 게이트 산화물 세그먼트가 있다. 제 1 두꺼운 게이트 산화물 세그먼트는 L-형태이고 2 개의 세그먼트(884, 886)를 포함한다. 제 2 두꺼운 게이트 산화물 세그먼트는 L-형태이고 2 개의 서브세그먼트(888, 890)를 포함한다. 서브 세그먼트(886)는 채널 영역의 확산 가장자리로부터 제 1 기결정된 거리로 확장하며, 제 1 기결정된 거리는 직사각형 개구부(859)의 하부 가장자리에 대응한다. 서브세그먼트(884)는 채널 영역의 확산 가장자리로부터 제 2 기결정된 거리로 확장하고, 제 2 기결정된 거리는 채널 영역의 확산 가장자리와 제 1 기결정된 거리 사이이다. 제 2 두꺼운 게이트 산화물 세그먼트의 서브-세그먼트(888 및 890)는 각각 서브세그먼트(884 및 886)에 동일하게 구성된다. 얇은 게이트 산화물 영역은 서브 세그먼트(886 및 890)의 제 1 기결정된 거리로부터 채널 영역의 상부 가장자리로 확장한다.
도 17a 및 18a의 전술한 실시예들에서, 얇은 게이트 산화물 영역은 직사각형 개구부(859)의 하부 가장자리로부터 채널 영역 상부 가장자리로 확장한다. 확산 가장자리에 가까운 부분이 채널 영역 상부 가장자리에 가까운 부분보다 더 크며, 채널 영역이 가변 너비를 가지기 때문에, 전체 얇은 게이트 산화물 영역은 도 5a에 도시된 안티퓨즈 실시예보다 더 작을 수 있다. 또다른 실시예들에 따르면, 도 17a 및 18a의 안티퓨즈 트랜지스터 실시예들의 얇은 게이트 산화물은 도 9 및 11에 도시된 직사각형 또는 다이아몬드 형태의 개구부들을 가지는 OD2 마스크를 적용함으로써 더 최소화된다.
도 19는 본 발명의 대안의 실시예에 따른 안티퓨즈 트랜지스터의 평면 레이아웃이다. 안티퓨즈 트랜지스터(900)는 OD2 마스크(902)가 얇은 게이트 산화물 영역(906)을 기술하기 위해 형태가 정해지고 배열된 직사각형 개구부(904)를 포함하는 점을 제외하고는, 도 17b의 안티퓨즈 트랜지스터(850)와 유사하다. 도시된 실시예에서, 두꺼운 게이트 산화물은 서브 세그먼트(862, 864)를 가지는 제 1 두꺼운 게이트 산화물 세그먼트(908) 및 제 2 두꺼운 게이트 산화물 세그먼트를 포함한다. 서브세그머트(862, 864)는 도 17b의 실시예와 동일하다. 그러나, 채널 영역 및 직사각형 개구부(904)의 겹치는 모서리 때문에, 제 1 두꺼운 게이트 산화물 세그먼트(908)는 확산 가장자리로부터 채널 길이의 기결정된 거리로 확장한다. 그러므로, 두꺼운 게이트 산화물 세그먼트(908)는 서브-세그먼트(862)보다 길이가 짧다. 따라서, 안티퓨즈 트랜지스터(900)는 도 17a의 실시예보다 더 작은 얇은 게이트 산화물 영역을 가진다. 직사각형 개구부(904)를 가지는 OD2 마스크(902)의 응용은 동일한 결과를 가지는 도 18b의 안티퓨즈 트랜지스터(880)에 적용될 수 있다.
안티퓨즈 트랜지스터(850 및 880)의 얇은 게이트 산화물 영역에서의 또다른 감소는 도 11에 앞서 설명된 바와 같이, OD2 마스크에서의 다이아몬드 형태의 개구부들을 적용함으로써 얻어진다. 도 20은 본 발명의 대안의 실시예에 따른 안티퓨즈 트랜지스터의 평면 레이아웃이다. 안티퓨즈 트랜지스터(950)는 OD2 마스크(952)가 얇은 게이트 산화물 영역(956)을 기술하기 위해 형태가 정해지고 배치된 직사각형 개구부(954)를 포함하는 것을 제외하고는, 도 18b의 안티퓨즈 트랜지스터(880)와 유사하다. 도시된 실시예에서, 두꺼운 게이트 산화물은 제 1 및 제 2 두꺼운 게이트 산화물 세그먼트를 포함한다. 제 1 두꺼운 게이트 산화물 세그먼트는 서브 세그먼트(888 및 890)를 포함하고, 이들은 도 18b의 실시예에서와 동일하다. 제 2 두꺼운 게이트 산화물 세그먼트는 서브세그먼트(958, 960)를 포함한다.
채널 영역 및 다이아몬드 형태의 개구부(954)의 겹침 때문에, 제 2 두꺼운 게이트 산화물 서브-세그먼트(960)는 확산 가장자리에서 채널 길이의 기결정 거리로 확장하며, 기결정된 거리는 다이아몬드 형태의 개구부(954)의 대각선 가장자리에 의해 정의된다. 따라서, 안티퓨즈 트랜지스터(950)는 도 19의 실시예들 보다 더 작은 얇은 게이트 산화물 영역을 가질 수 있다. 다이아몬드 형태의 개구부(954)를 가지는 OD2 마스크(952)의 응용은 동일한 결과를 가지는 도 17b의 안티퓨즈 트랜지스터(850)에 적용될 수 있다. 서브세그먼트(958 및 960)의 치수들은 개구부(954)의 대각선 가장자리가 서브세그먼트(958)에 의해 덮인 채널 영역과 겹치지 않도록 선택된다.
OD2 마스크에서의 직사각형 및 대각선 형태의 개구부가 개시되는 반면, 동일한 유효성을 가지는 다른 개구부 형태들이 사용될 수 있다. 예를 들어, OD2 마스크에서의 개구부는 육각형 형태, 팔각형 형태, 또는 OPC 가 추가된 후 실질적으로 원일 수 있다. 또한 직사각형 형태의 개구부는 폴리실리콘 게이트에 대해 임의 각으로 회전될 수 있다.
도 16-20의 전술한 실시예들은 단일 트랜지스터 안티퓨즈 메모리 셀로 지향되어 있다. 도 16-20의 실시예들은 2-트랜지스터 안티퓨즈 셀에 적용가능하며, 액세스 트랜지스터는 안티퓨즈 트랜지스터와 일렬로 형성된다. 도 21-24는 최소화된 게이트 산화물 영역들을 가지는 2-트랜지스터 안티퓨즈 메모리 셀의 다양한 실시예들을 나타낸다.
도 21은 보 발명의 실시예에 따른 2-트랜지스터 안티퓨즈 트랜지스터의 평면 레이아웃이다.
본 발명의 또다른 실시예에 따르면, 접근 트랜지스터는 2-트랜지스터 안티퓨즈 셀을 제공하기 위해 안티퓨즈 트랜지스터와 일렬로 형성될 수 있다. 도 13a 및 13b는 채널 영역이 가변 너비를 가지는 본 발명의 실시예에 따른 2-트랜지스터 안티퓨즈 메모리 셀의 설명이다. 2-트랜지스터 안티퓨즈 메모리 셀(1000)은 도 13a의 2-트랜지스터 셀(700)과 유사하다. 액세스 트랜지스터는 활성 영역(1002), 폴리실리콘 게이트(1004), 및 비트라인 콘택(1006)을 포함한다. 안티퓨즈 트랜지스터는 활성 영역(1002), 폴리실리콘 게이트(1008)를 가진다. 공통의 소스/드레인 확산 영역(1010)은 액세스 트랜지스터와 안티퓨즈 트랜지스터 사이에 공유된다. 폴리실리콘 게이트(1008) 아래에 있으며 채널 영역을 덮은 것은 얇은 게이트 산화물 영역 및 두꺼운 게이트 산화물 영역을 가지는 가변 두께 게이트 산화물이다. OD2 마스크(1012)는 두꺼운 게이트 산화물이 형성되는 영역을 설명하며, 활성 영역(852)을 겹치는 직사각형 형태의 개구부(1013)를 포함하고, 이 안에 얇은 게이트 산화물이 성장된다. 얇은 게이트 산화물 영역(1014)은 채널 영역 상부 가장자리와 직사각형 개구부(1013)의 하부 가장자리 사이의 채널 영역을 덮는다.
도 21에서 안티퓨즈 트랜지스터의 채널 영역은 가변 너비를 가진다. 도 22의 실시예에서, 안티퓨즈 트랜지스터의 채널 영역은 일정한 너비를 가지지만, 액세스 트랜지스터의 채널 및 활성 영역의 잔존부분 보다 너비가 작다. 더 구체적으로는, 2-트랜지시터 안티퓨즈 메모리 셀(1050)은 공통 소스/드레인 영역(1504)이 가변 너비를 가지도록 활성 영역(1052)의 형태가 이루어지는 점을 제외하고는, 메모리 셀(1000)과 유사하며, 안티퓨즈 트랜지스터의 채널 영역이 일정하도록 두지만, 그러나 액세스 트랜지스터의 채널 영역보다 너비가 작다.
도 23은 2-트랜지스터 안티퓨즈 메모리 셀의 또다른 대안의 실시예이다. 2-트랜지스터 안티퓨즈 메모리 셀(1100)은 안티퓨즈 트랜지스터가 L-형태의 채널 영역 대신에 T-형태의 채널 영역을 가지도록 활성 영역(1102)이 형태가 지어지는 점을 제외하고는, 도 21의 2-트랜지스터 안티퓨즈 메모리 셀(1000)과 유사하다. 도 24는 안티퓨즈 트랜지스터가 일정한 너비의 채널 영역을 가지도록 형태가 정해진 활성 영역(1152)을 가진다는 점을 제외하고는, 도 23의 실시예와 유사하다. 공통 소스/드레인 확산 영역(1154)은 더 좁은 너비의 일부를 가지도록 T 형태이다.
도 21-24의 2-트랜지스터 안티퓨즈 메모리 셀은 안티퓨즈 트랜지스터의 얇은 게이트 산화물 영역을 최소화하도록 배치된 직사각형 또는 다이아몬드 형태의 개구부를 가지는 OD2 마스크를 사용할 수 있다.
바람직한 실시예들에 도시된 바와 같이, 단일 트랜지스터 안티퓨즈 메모리 셀 및 높은 신뢰성을 가지는 2-트랜지스터 안티퓨즈 메모리 셀은 표준 CMOS 공정을 사용하여 제조도리 수 있다. OD2 마스크 및 활성 영역들을 정의하기 위한 마스크는 크기에 있어 비임계적일 수 있지만 특정 영역들은 공정 기술을 위해 최소 특성 크기보다 작은 크기로 얇은 산화물 영역을 가져올 수 있다.
더 구체적으로는, 표준 CMOS 공정은 설명된 안티퓨즈 메모리 셀 실시예들의 다양한 특징을 정의하기 위한 한 세트의 마스크를 필요로 할 것이다. 각각의 마스크는 정의되려는 특징들에 좌우하여, 다른 품질 등급을 가질 것이다. 일반적으로는, 더 높은 등급의 마스크는 더 작은 크기의 특징을 정의하는데 사용된다. 이하는 더 높은 수로 더 높은 등급의 마스크를 나타내는, 표준 CMOS 공정으로 사용된 마스크의 예시적 분류이다.
1. N-웰(N-well) P-웰, Vtp, Vtn, 두꺼운 게이트 산화물(OD2) 마스크
2. 소스/드레인 주입 마스크
3. 콘택 비아 마스크
4. 금속 2 층 마스크
5. 확산, 얇은 산화물, 콘택 및 금속 1층 마스크
6. 폴리실리콘 마스크
등급 레벨 1과 같은, 낮은 등급의 마스크와, 등급 레벨 6과 같은 높은 등급의 마스크 사이의 차는 더 양호한 유리, 재료이거나, 또는 이를 만들기 위해 포함된 더 양호한 인쇄 장비의 사용일 것이다. 소정의 특징들이 높은 정확성을 요구하지 않기 때문에 다양한 마스크 등급이 사용되는 반면, 다른 특징들은 필요로 한다. 이해될 수 있는 바와 같이, 높은 등급의 마스크를 생산하기 위한 노력 및 비용은 실질적으로 낮은 등급의 마스크에 요구되는 것 이상이다. 예를 들어, 가장 낮은 등급의 마스크는 ＄3k-＄5k 사이의 범위일 수 있는 반면, 가장 높은 등급의 마스크는 ＄100k-＄300k의 범위일 수 있다.
마스크에 의해 정의된 영역이 특정 영역뿐만 아니라, 인접한 특성상으로 약간의 겹침을 가지는 것을 보장하도록 소정의 특징들에 대한 설계 규칙이 설정됨을 유의해야 한다. 실제로, 인접한 특징들은 주입이 발생하는 곳을 제어한다. 예를 들어, OD2는 IO 트랜지스터 영역을 완전히 덮을 것이며, 이는 확산에 의해 정의된다. 그러므로, 실제 마스크 형태가 끝나는 곳이 중요하지 않다. 오류의 허용된 마진이 존재하는 경우, 이는 OD2 마스크가 낮은 등급이어서, 낮은 비용의 마스크인 주요 이유이다. 또한, 몇몇 조정기계(aligner machine) 0.06 미크론 허용오차를 달성할 수 있지만, 이온 주입 마스크에 충분하다고 생각되는 바와 같이 0.1 미크론에서 사용될 뿐이다. 도 4-15에 도시된 메모리 어레이 및 안티퓨즈 트랜지스터를 제조하기 위해, 마스크 형태 단부는 얇은 게이트 산화물 영역을 정의하는데 중요하다. 전형적 CMOS 공정에 사용된 현재 등급의 OD2 마스크는 설명된 안티퓨즈 메모리 셀의 얇은 게이트 산화물 영역을 정의하는데 사용될 수 있다. 그러나, 오류의 마진이 고려되어야하며, 이에 의해 특정한 최소 크기를 가지는 메모리 셀을 가져온다.
본 발명의 실시예에 따르면, 도 4-15의 안티퓨즈 메모리 셀은 동일 공정의 소스/드레인 주입(등급 레벨 2)에 사용된 마스크 등급에 대응하는 등급을 가지는 OD2 마스크를 사용하여 제조된다. OD2 마스크 등급은 높은 신뢰성을 가지는 더 작은 크기의 메모리 셀을 달성하도록 동일 공정의 확산 주입에 사용된 마스크 등급(등급 레벨 5)와 바람직하게는 동일하다. 그러므로 더 높은 밀도 메모리 어레이, 개선된 산출량, 개선된 성능 및 높은 신뢰성은 높은 등급의 OD2 마스크를 얻어진다. 정확도는 마스크의 정렬이 가능한 가장 높은 정확도 레벨로 행해지는 것을 보장함으로써 더욱 개선된다. 높은 정렬 정확성은 우수한 리소그래피 장비, 리고스래피 방법 및/또는 다른 광 파장 및 다른 마크스 유형, 가능하다면 이들의 조합을 이용함으로써 달성된다.
선택적인 높은 정확도 정렬을 이용하여 더 높은 등급의 OD2 마스크의 사용은 개시된 안티퓨즈 셀 실시예에 대한 이점을 나타낸다. 더 구체적으로는, 높은 등급의 OD2 마스크를 사용하는 더 정확하게 형성된 마스크 형태 단부는 얇은 게이트 영역과 같은 특정 특성들을 최소화하는데 유리하게 사용된다. 안티퓨즈 트랜지스터(500 및 600)가 최소로 크기가 정해진 얇은 게이트 산화물 영역(512 및 610)을 가져야 하기 때문에, 높은 등급의 OD2 마스크의 사용은 얇은 게이트 산화물 영역이 표준 낮은 등급의 OD2 마스크로 제조된 동일한 안티퓨즈 셀 상의 신뢰성을 개선하기 위해 최소화되도록 한다.
도 5a의 실시예에 대해, 폴리실리콘 게이트(106) 아래의 OD2 형태 단부/가장자리의 더 정확한 겹침은 폴리실리콘 게이트 아래의 최소화된 얇은 게이트 산화물 영역을 고려한다. 특히, 얇은 산화물 영역은 폴리실리콘 게이트 아래의 활성 영역의 너비에 의해 정의된 2 개의 대향하는 측면, 및 폴리실리콘 게이트의 가장자리 및 폴리실리콘 게이트 아래의 OD2 마스크 형태 단부에 의해 정의된 또다른 2 개의 대향하는 측면을 가지는, 직사각형 형태일 것이다.
예를 들어, 0.2 미크론 얇은 산화물 영역 치수에 대해 +/- 0.1 미크론에서 +/- 0.06 미크론으로의 정렬에서의 개선은 0.04 미크론 더 작은 얇은 산화물 치수를 고려하여, 이에 의해 치수를 0.16 미크론으로 감소시킨다. 이는 산출량 및 신뢰성 모두가 전체 얇은 게이트 산화물 영역에 직접 좌우되기 때문에 안티퓨즈 메모리 셀의 산출량 및 신뢰성을 단독으로 개선할 것이다. 정렬이 90 nm 및 65 nm 공정에 대해 +/- 0.08로 개선되는 경우에조차 산출량 및 신뢰성 개선은 나타난다. 높은 등급의 OD2 마스크는 안티퓨즈 트랜지스터의 얇은 게이트 산화물 영역 및 두꺼운 게이트 산화물 영역을 제조하기 위해 도 6에 설명된 공정에 사용될 수 있다.
본 발명의 설명된 실시예들은 얇은 게이트 산화물 및 두꺼운 게이트 산화물을 가지는 안티퓨즈 트랜지스터를 설명한다. 당업자는 고급 반도체 제조 기술이 산화물에 더하여 또는 산화물 대신에, 얇은 게이트 산화물 영역을 형성하기 위해 다른 유전 물질을 사용할 수 있음을 이해할 것이다. 당업자는 유전체를 증착하거나 또는 성장시키기 위한 마스크가 안티퓨즈 트랜지스터의 얇은 게이트 산화물 영역을 정의하는데 사용된 OD2 마스크에 대해 전술된 것과 동일한 방식으로, 활성 영역을 겹치도록 배치된 개구부 형태일 수 있음을 이해할 것이다.
당업자는 얇은 게이트 산화물 영역들을 정의하기 위해 개구부를 가지는 OD2 마스크가 인접한 타일들의 정합이 둘러싸인 개구부를 가져오도록 정의된 개구부의 일부 또는 정의된 전체 개구부를 각각 가지며, 반복하는 패턴으로 함께 타일링된(tiled) 더 작은 유닛 서브-마스크 형태의 어셈블리일 수 있음을 이해할 것이다.
본 발명의 전술한 실시예들은 단지 예로서 의도되어 있다. 대안, 수정 및 변경은 본 발명의 범위를 벗어나지 않고 당업자에 의해 특정 실시예들에 영향받을 수 있으며, 첨부한 청구항들에 의해서만 정의된다.
본 발명의 내용에 포함되어 있음.

Claims (36)

  1. 기판상에 형성된 안티퓨즈 트랜지스터로서,
    채널 길이를 가지는 채널 영역 위의 폴리실리콘 게이트;
    채널 영역의 제 1 단부에 가까운 확산 영역;
    채널 영역의 제 2 단부에 가까운 필드 산화물 영역; 및
    폴리실리콘 게이트와 기판 사이의 가변 두께 게이트 산화물을 포함하고,
    가변 두께 게이트 산화물은
    채널 영역의 제 1 단부에서 채널 길이의 제 1 기결정된 거리로 확장하는 제 1 두꺼운 게이트 산화물 세그먼트;
    채널 영역의 제 1 단부에서 채널 길이의 제 2 기결정된 거리로 확장하는, 제 1 두꺼운 게이트 산화물 세그먼트에 인접한 제 2 두꺼운 게이트 산화물 세그먼트; 및
    제 2 기결정된 거리에서 채널 영역의 제 2 단부로 확장하는 얇은 게이트 산화물 부분을 가지며,
    제 1 두꺼운 게이트 산화물 세그먼트 및 제 2 두꺼운 게이트 산화물 세그먼트는 채널 영역을 덮도록 크기가 정해지는 안티퓨즈 트랜지스터.
  2. 제 1 항에 있어서,
    제 2 두꺼운 게이트 산화물 세그먼트는 제 1 두꺼운 게이트 산화물 세그먼트에 인접하고 형태가 삼각형인 제 3 게이트 산화물 세그먼트를 포함하고, 제 2 기결정된 거리는 제 3 게이트 산화물 세그먼트의 대각선 가장자리에 의해 정의되는 안티퓨즈 트랜지스터.
  3. 제 1 항에 있어서,
    제 1 기결정된 거리는 채널 영역의 제 1 단부와 채널 영역의 제 2 단부 사이인 안티퓨즈 트랜지스터.
  4. 제 3 항에 있어서,
    제 2 기결정된 거리는 채널 영역의 제 1 단부와 제 1 기결정된 거리 사이인 안티퓨즈 트랜지스터.
  5. 제 1 항에 있어서,
    제 1 기결정된 거리는 채널 영역의 제 2 단부에 대응하고, 제 2 기결정된 거리는 제 1 기결정된 거리와 채널 영역의 제 1 단부 사이인 안티퓨즈 트랜지스터.
  6. 제 1 항에 있어서,
    채널 영역은 채널 영역의 제 1 단부와 제 2 단부 사이의 변하는 너비를 가지는 안티퓨즈 트랜지스터.
  7. 제 6 항에 있어서,
    제 1 두꺼운 게이트 산화물 세그먼트는 채널 영역의 제 1 단부로부터 제 3 기결정된 거리로 확장하는 제 1 서브-세그먼트, 및 채널 영역의 제 1 단부로부터 제 1 기결정된 거리로 확장하는 제 2 서브-세그먼트를 포함하고, 제 3 기결정된 거리는 채널 영역의 제 1 단부와 제 1 기결정된 거리 사이인 안티퓨즈 트랜지스터.
  8. 제 7 항에 있어서,
    제 1 기결정된 거리와 제 2 기결정된 거리가 동일한 안티퓨즈 트랜지스터.
  9. 제 7 항에 있어서,
    제 2 두꺼운 게이트 산화물 세그먼트는 채널 영역의 제 1 단부로부터 제 4 기결정된 거리로 확장하는 제 3 서브-세그먼트, 및 채널 영역의 제 1 단부로부터 제 2 기결정된 거리로 확장하는 제 4 서브-세그먼트를 포함하고, 제 4 기결정된 거리는 제 2 기결정된 거리와 채널 영역의 제 1 단부 사이인 안티퓨즈 트랜지스터.
  10. 제 9 항에 있어서,
    제 1 기결정된 거리는 제 2 기결정된 거리와 동일한 안티퓨즈 트랜지스터.
  11. 제 9 항에 있어서,
    제 3 기결정된 거리 및 제 2 기결정된 거리는 동일한 안티퓨즈 트랜지스터.
  12. 제 9 항에 있어서,
    제 2 기결정된 거리는 제 1 기결정된 거리와 제 4 기결정된 거리 사이인 안티퓨즈 트랜지스터.
  13. 제 6 항에 있어서,
    제 2 두꺼운 게이트 산화물 세그먼트는 채널 영역의 제 1 단부로부터 제 3 기결정된 거리로 확장하는 제 1 서브-세그먼트, 및 채널 영역의 제 1 단부로부터 제 2 기결정된 거리로 확장하는 제 2 서브-세그먼트를 포함하고, 제 3 기결정된 거리는 제 2 기결정된 거리와 채널 영역의 제 1 단부 사이인 안티퓨즈 트랜지스터.
  14. 제 13 항에 있어서,
    제 2 서브-세그먼트는 제 1 두꺼운 게이트 산화물 게이트 세그먼트에 인접하며 삼각형 형태이고, 제 2 기결정된 거리는 제 3 게이트 산화물 세그먼트의 대각선 가장자리에 의해 정의되는 안티퓨즈 트랜지스터.
  15. 제 1 항에 있어서,
    얇은 게이트 산화물 부분은 공정 기술의 최소 특성 크기 보다 작은 적어도 하나의 치수를 가지는 안티퓨즈 트랜지스터.
  16. 제 1 항에 있어서,
    제 2 채널 영역을 정의하기 위한 제 1 확산 영역으로부터 이격된 제 2 확산 영역;
    제 2 채널 영역 상의 제 2 폴리실리콘 게이트; 및
    제 1 두꺼운 게이트 산화물 세그먼트와 동일한 두께를 가지며, 폴리실리콘 게이트와 제 2 채널 영역 사이의 두꺼운 게이트 산화물을 더 포함하는 안티퓨즈 트랜지스터.
  17. 제 16 항에 있어서,
    제 2 확산 영역은 가변 너비를 가지며, 채널 영역은 제 2 확산 영역의 좁은 부분에 대응하는 제 1 너비 및 제 2 확산 영역의 넓은 부분에 대응하는 제 2 너비를 가지는 안티퓨즈 트랜지스터.
  18. 제 6 항에 있어서,
    제 2 채널 영역을 정의하기 위해 제 1 확산 영역으로부터 이격된 제 2 확산 영역;
    제 2 채널 영역 상의 제 2 폴리실리콘 게이트; 및
    제 1 두꺼운 게이트 산화물 세그먼트와 동일한 두께를 가지고, 폴리실리콘 게이트와 제 2 채널 영역 사이의 두꺼운 게이트 산화물을 더 포함하는 안티퓨즈 트랜지스터.
  19. 기판 상에 형성된 비휘발성 메모리 셀로서,
    두꺼운 게이트 산화물 부분 및 얇은 게이트 산화물 부분을 가지는, 가변 두께 게이트 산화물 상의 제 1 폴리실리콘 게이트를 가지는 안티퓨즈 트랜지스터; 및
    고정 두께 게이트 산화물 위에 제 2 폴리실리콘 게이트를 가지는 액세스 트랜지스터를 포함하고,
    고정 두께 게이트 산화물과 두꺼운 게이트 산화물 부분은 실질적으로 두께가 동일한 비휘발성 메모리 셀.
  20. 제 19 항에 있어서,
    두꺼운 게이트 산화물 부분은
    채널 너비보다 작은 제 1 너비를 가지고, 채널 영역의 제 1 단부로부터 채널 영역의 제 2 단부로 확장하는 제 1 두꺼운 게이트 산화물 세그먼트;
    채널 너비와 제 1 너비 사이의 거리와 실질적으로 동일한 제 2 너비를 가지고, 채널 영역의 제 1 단부로부터 채널 길이의 기결정된 거리로 확장하는 제 1 두꺼운 게이트 산화물 세그먼트에 인접한 제 2 두꺼운 게이트 산화물 세그먼트; 및
    기결정된 거리로부터 채널 영역의 제 2 단부로 확장하는 얇은 게이트 산화물 부분을 포함하는 비휘발성 메모리 셀.
  21. 제 20 항에 있어서,
    제 1 두꺼운 게이트 산화물 세그먼트와 제 2 두꺼운 게이트 산화물 세그먼트와 인접하며 형태가 삼각형인 제 3 게이트 산화물 세그먼트를 더 포함하는 비휘발성 메모리.
  22. 기판상에 형성된 안티퓨즈 트랜지스터로서,
    채널 길이 및 채널 너비를 가지는 채널 영역 위의 폴리실리콘 게이트;
    채널 영역의 제 1 단부에 가까운 확산 영역;
    채널 영역의 제 2 단부에 가까운 필드 산화물 영역; 및
    두꺼운 게이트 산화물 부분 및 얇은 게이트 산화물 부분을 가지며, 폴리실리콘 게이트와 기판 사이의 가변 두께 게이트 산화물을 포함하고,
    얇은 게이트 산화물 부분은 공정 기술의 최소 특성 크기보다 작은 치수들을 가지는 안티퓨즈 트랜지스터.
  23. 제 22 항에 있어서,
    얇은 게이트 산화물 부분은 직사각형 형태인 안티퓨즈 트랜지스터.
  24. 제 23 항에 있어서,
    직사각형의 제 1 측면 및 제 2 측면은 두꺼운 게이트 산화물 부분으로 경계가 이루어지고 직사각형의 제 3 측면 및 제 4 측면은 채널 영역으로 경계가 이루어지는 안티퓨즈 트랜지스터.
  25. 제 22 항에 있어서,
    얇은 게이트 산화물 부분은 삼각형 형태인 안티퓨즈 트랜지스터.
  26. 제 25 항에 있어서,
    삼각형의 제 1 측면 및 제 2 측면은 채널 영역으로 경계가 이루어지고 삼각형의 대각선 측면은 두꺼운 게이트 산화물 부분으로 경계가 이루어지는 안티퓨즈 트랜지스터.
  27. 폴리실리콘 게이트 아래의 얇은 게이트 산화물 영역 및 두꺼운 게이트 산화물 영역을 가지는 안티퓨즈 트랜지스터의 형성 방법으로서,
    a) 안티퓨즈 트랜지스터의 활성 영역에서 중간 산화물을 성장시키는 단계;
    b) 소스/드레인 주입 정의 마스크와 동일하거나 또는 더 높은 등급을 가지는 산화물 정의 마스크에 의해 정의된 활성 영역의 영역에서 중간 산화물을 제거하는 단계; 및
    c) 산화물 정의 마스크에 의해 정의된 영역에 얇은 산화물을 성장시키는 단계를 포함하는 안티퓨즈 트랜지스터의 형성 방법.
  28. 제 27 항에 있어서,
    산화물 정의 마스크는 확산 주입 마스크에 대응하는 등급을 가지는 안티퓨즈 트랜지스터의 형성 방법.
  29. 제 27 항에 있어서,
    산화물 정의 마스크는 영역을 정의하기 위해 폴리실리콘 게이트 아래에 활성 영역 모서리와 겹치는 개구부를 포함하는 안티퓨즈 트랜지스터의 형성 방법.
  30. 제 29 항에 있어서,
    개구부는 직사각형 형태이고 각각의 모서리가 적어도 2 개의 다른 안티퓨즈 트랜지스터에 대응하는 활성 영역 모서리와 겹치도록 치수가 정해지는 안티퓨즈 트랜지스터의 형성 방법.
  31. 제 27 항에 있어서,
    산화물 정의 마스크는 영역을 정의하기 위해 폴리실리콘 게이트 아래의 활성 영역 모서리와 겹치는 폴리실리콘 게이트에 대하여 기울어진(angled) 가장자리를 가지는 개구부를 포함하는 안티퓨즈 트랜지스터의 형성 방법.
  32. 제 31 항에 있어서,
    개구부는 각각의 가장자리가 적어도 2 개의 다른 안티퓨즈 트랜지스터에 대응하는 활성 영역 모서리와 겹치도록 치수가 정해진 다이아몬드 형태를 포함하는 안티퓨즈 트랜지스터의 형성 방법.
  33. 제 27 항에 있어서,
    산화물 정의 마스크는 영역을 정의하기 위해 폴리실리콘 게이트 아래의 활성 영역과 겹치는 가장자리를 가지는 직사각형 형태를 포함하며, 영역은 활성 영역의 너비에 대응하는 너비를 가지는 안티퓨즈 트랜지스터의 형성 방법.
  34. 제 27 항에 있어서,
    제거하는 단계는 최상의 정확성 허용오차를 사용하는 정렬 기계를 이용하여 산화물 정의 마스크를 정렬하는 단계를 포함하는 안티퓨즈 트랜지스터의 형성 방법.
  35. 제 27 항에 있어서,
    얇은 산화물을 성장시키는 단계는 두꺼운 게이트 산화물 영역을 형성하기 위해 중간 산화물 위에 얇은 산화물을 성장시키는 단계를 포함하는 안티퓨즈 트랜지스터의 형성 방법.
  36. 제 35 항에 있어서,
    얇은 산화물을 성장시키는 단계는 안티퓨즈 트랜지스터에 인접한 액세스 트랜지스터에 대한 게이트 산화물을 형성하기 위해 중간 산화물 위에 얇은 산화물을 성장시키는 단계를 포함하는 안티퓨즈 트랜지스터의 형성 방법.
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