JP5714328B2 - アンチヒューズメモリセル - Google Patents

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Description

関連出願の相互参照
[0001]本出願は、２００５年５月６日に出願されたＰＣＴ国際出願番号ＣＡ２００５／０００７０１号であり、かつ２００４年５月６日に出願された米国仮特許出願第６０／５６８，３１５号の優先権を請求するものである、２００５年１０月２１日に出願された米国特許出願第１０／５５３，８７３号の一部継続出願であり、この内容はその全体が参照により本明細書に組み入れられる。
[0002]本発明は概して不揮発性メモリに関する。より詳細には、本発明は、アンチヒューズメモリセル構造に関する。
[0003]過去３０年以上にわたり、アンチヒューズ技術は、多くの発明者、ＩＣ設計者および製造者の注目を集めてきた。アンチヒューズは、導電状態に変更可能な構造、つまり言い換えると、非導電性から導電性に状態を変化させる電子デバイスである。同等に、バイナリ状態は、プログラミング電圧や電流などの電気ストレスに応答して高抵抗または低抵抗のいずれか一方でありうる。マイクロエレクトロニクス業界においてアンチヒューズを開発および適用するための多くの試みがなされてきたが、今までで最も成功したアンチヒューズ用途は、Ａｃｔｅｌ ａｎｄ Ｑｕｉｃｋｌｏｇｉｃで製造されたＦＧＰＡデバイスと、ＭｉｃｒｏｎのＤＲＡＭデバイスで使用されている冗長性またはオプションプログラミングに見られる。
[0004]アンチヒューズ開発の進行度の概要は、発行済みの米国特許出願で証明されている。
[0005]アンチヒューズ技術開発は米国特許第３，４２３，６４６号に説明されており、当該米国特許は、薄型誘電体（酸化アルミニウム）からなる水平および垂直導体のアレイとして導体間に、当該導体の交点に構築された薄膜フォーマブルダイオードＰＲＯＭについて開示している。このようなＮＶＭメモリは交点のうちのいくつかにおいて誘電体の穿孔を介してプログラミングされた。フォーマブルダイオードは、十分な大きさおよび期間の電圧が交点に印加されて、タイムデバイスがトネリングダイオードとして作用する酸化アルミニウム中間層の形成をもたらすまでオープン回路として作用する。
[0006]米国特許第３，６３４，９２９号はインターメタル半導体アンチヒューズアレイについて開示しており、２つの（Ａｌ）導体を利用する薄型誘電体コンデンサ（ＡｌＯ２、ＳｉＯ２またはＳｉ３Ｎ４）からなるアンチヒューズの構造は半導体ダイオードの上に配置され、かつこれに接続されている。
[0007]ＭＯＳコンデンサおよびＭＯＳスイッチング要素を使用するプログラマブル誘電体ＲＯＭメモリ構造は米国特許第４，３２２，８２２号（ＭｃＰｈｅｒｓｏｎ）に示されていた。このセルは、埋め込みコンタクトを使用するＭＯＳトランジスタにゲートを接続している標準の基板コンデンサ上ゲート酸化物として形成された。ＭＯＳスイッチよりもアンチヒューズコンデンサに対するほうが小さくなければならない酸化物破壊電圧を低下させるために、コンデンサエリアにおけるＶ型溝が提案された。コンデンサはポリゲートと接地ｐ型基板との間に形成されるため、破壊電圧は、アクセストランジスタを介してコンデンサに印加されるべきであった。アクセストランジスタのゲート／ドレインおよびゲート／ソースエッジは、チャネルエリアのゲート酸化物よりもかなり厚い第２の電界酸化物に配置されており、これはゲート／Ｓ−Ｄ破壊電圧を大きく改良した。
[0008]米国特許第４，５０７，７５７号（ＭｃＥｌｒｏｙ）は、アバランシェ接合破壊によってゲート酸化物破壊電圧を低下させるための方法を提案した。オリジナルなＭｃＥｌｒｏｙの考えは、アバランシェ破壊を局所的に誘導するためにゲートダイオードを使用することを伴うが、これは、電子トネリングの向上によって誘電体の破壊電圧を低下させ、アンチヒューズ技術に、他の、おそらくはより重要な要素を実際に導入または具現化した。つまり（ａ）デュアルゲート酸化物アンチヒューズ：アンチヒューズ誘電体より厚型のアクセストランジスタゲート酸化物。ＭｃＥｌｒｏｙのデュアルゲート酸化物のプロセスステップは、初期ゲート酸化、より厚型のゲート酸化物用のエッチングエリア、および後続のゲート酸化である。この手順は現在、「Ｉ／Ｏ」および「１Ｔ」デバイス用の標準ＣＭＯＳ技術で使用されている。（ｂ）アクセストランジスタがアンチヒューズ拡散（ドレイン）ノードに接続し、かつ全アンチヒューズゲートがまとめて接続される「共通ゲート」（平面ＤＲＡＭ状）アンチヒューズ接続。これはＭｃＰｈｅｒｓｏｎの配列とは反対であり、埋め込みコンタクトが排除されているためにかなり密度の高いセルをもたらす。（ｃ）共通アンチヒューズゲートと外部接地間の制限抵抗。（ｄ）２端末のアンチヒューズＭＯＳデバイス（ハーフトランジスタ）：ＭｃＥｌｒｏｙは、アンチヒューズコンデンサＤおよびＧに必要なのは２つの端末のみであると結論付けた。ソースは、アンチヒューズプログラミングまたは動作には実際に必要ではなく、アクティブエリアから完全に分離可能である。バルク接続は、アバランシェ破壊を除いて何らの役割も有していない。そのためソースの役割はアバランシェ破壊からキャリアを収集することに制限され、局所的な基板電位は、Ｄ、ＢおよびＳで形成された寄生ｎ−ｐ−ｎデバイスのエミッタをフォワードバイアスするために増大するはずである。
[0009]１９８５年になって初めて、米国特許第４，５４３，５９４号（Ｍｏｈｓｅｎ）は、冗長性修復に適したアンチヒューズ設計を提案した。このような用途はＰＲＯＭよりもかなり低い密度ですむため、電圧を実際にアクセストランジスタを通過させることなく、酸化物を破壊するのに必要な外部高電圧を供給することがより容易であった。Ｍｏｈｓｅｎのアンチヒューズ構造は、ドープ領域にわたって薄型酸化物（５０−１５０ＡのＳｉＯ２）多結晶シリコンコンデンサからなっていた。Ｍｏｈｓｅｎは、基板からのシリコン、または多結晶シリコン電極が使用されている電極からのシリコンが絶縁層のピンホールに溶け込み導体を提供すると考えており、彼のテストデータは、酸化層がおよそ１００Ａの厚さであり、かつ１０〜５００ｕｍ２の面積を有している場合、１２〜１６ボルトの電圧で溶解が生じることを示していた。この溶解をもたらすのに必要な電流はコンデンサエリアの０．１ｕＡ／ｕｍ２未満であり、得られる溶解リンクはおよそ０．５〜２Ｋオームの抵抗を有している。一度溶解されたリンクは、オープンヒューズに加熱される前は、およそ１秒間、室温で最大１００ミリアンプの電流に対処可能である。電子移動による摩耗を考慮すると、一度溶解されたリンクの予想摩耗寿命は３Ｅ８時間より実質的に長い。
[0010]電流ストレス下でのアンチヒューズ自己加熱の可能性は、一定のヒューズストレスが必要とされたＰＲＯＭ、ＰＬＤおよびＦＰＧＡなどのエリアでのこの技術の適用に対する主要な障害と思われた。アンチヒューズ加熱に関する問題はのちに、米国特許第４，８２３，１８１号においてＡｃｔｅｌのＭｏｈｓｅｎらによって解決された。Ａｃｔｅｌは、二酸化シリコンではなくＯＮＯ構造を使用することによって確実なプログラマブル低インピーダンスアンチヒューズ要素を具現化する方法を教示している。Ａｃｔｅｌの方法は、誘電体破壊後にオーミックコンタクトを必要とした。これは、重ドープ拡散を使用するか、または２つの金属電極（またはシリサイド層）間にＯＮＯ誘電体を置くかのいずれかによって達成された。ヒ素ドープ底部拡散電極の必要性は米国特許第４，８９９，２０５号において後に訂正され、この場合、上部ポリまたは底部拡散のいずれかが高ドープされることが許容されていた。
[0011]米国特許第５，０１９，８７８号は、ドレインがシリサイド化されていれば、ドレインからソースにわたる１０〜１５ボルトの範囲のプログラミング電圧の印加は確実にチャネル領域全体に溶解フィラメントを形成することを教示していた。ゲート電圧は、特定のトランジスタを制御して溶解させるように印加されてもよい。ＩＢＭは、米国特許第５，６７２，９９４号でチャネルアンチヒューズを提案することによって類似の効果を発見した。ＩＢＭは、０．５ｕｍ技術では、ＮＭＯＳトランジスタのＢＶＤＳＳは６．５Ｖ程度ではなく、Ｓ−Ｄパンチスルーが生じると、ソースとドレインの間に数キロオームの漏洩をもたらす永続的ダメージを発生させることを発見した。
[0012]Ｍｉｃｒｏｎへの米国特許第５，２４１，４９６号および同第５，１１０，７５４号は、ＤＲＡＭセルベースアンチヒューズ（トレンチおよびスタック）について開示していた。１９９６年、Ｍｉｃｒｏｎは、米国特許第５，７４２，５５５号において、アンチヒューズとしてウェル／ゲートコンデンサを導入した。米国特許第６，０８７，７０７号は、多結晶シリコンエッチングと関連した切取り欠陥を排除する方法としてＮウェル結合アンチヒューズを提案した。米国特許出願第２００２／００２７，８２２号は類似のアンチヒューズ構造を提案したが、ドレイン電極としてＮウェルを使用する非対称（「アンバランス」）高電圧アクセストランジスタを生成するためにｎ＋領域は除去されている。
[0013]米国特許第６，５１５，３４４号は、２つの反対タイプの拡散領域間に最小サイズのゲートを使用して具現化された、ある範囲のＰ＋／Ｎ＋アンチヒューズ構成を提案した。
[0014]米国特許は、標準のディープＮウェルプロセスを使用して分離Ｐウェルに構築されたＮＭＯＳアンチヒューズを提案した。ディープＮウェルベースアンチヒューズの別の変形例が米国特許第６，６１１，０４０号に開示されている。
[0015]米国特許出願第２００２，００７４，６１６号および同第２００４，００２３，４４０号は、他のディープＮウェルアンチヒューズを開示している。これらのアンチヒューズは、Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ電流ではなくダイレクトトネリング電流を特徴づけるコンデンサからなる。これらの用途は、アンチヒューズ性能が概して、より厚型のゲート酸化物コンデンサ（０．１３ｕｍプロセスのトランジスタに典型的な、およそ２０Ａ）について改良される点を確認している。
[0016]米国特許第６，５８０，１４５号は、デュアルゲート酸化物を利用する従来のアンチヒューズ構造の新バージョンを開示しており、より厚型のゲート酸化物は、ＮＭＯＳ（またはＰＭＯＳ）アクセストランジスタに使用され、より薄型のゲート酸化物はコンデンサに使用される。Ｎウェル（またはＰウェル）は、アンチヒューズコンデンサの底部プレートとして使用される。
[0017]トランジスタのＳ−ＧおよびＤ−Ｇ誘電領域を個別に破壊することによってゲートを介するソースドレインショートを発生させるという考えは米国特許第６，５９７，２３４号に開示されている。
[0018]米国特許出願第２００４，０００４，２６９号は、さらなる注入（ダイオード）によるチャネルのもとでより薄型のゲート酸化物および重ドープによって劣化されている、コンデンサのゲートにゲートを接続させているＭＯＳトランジスタから構築されたアンチヒューズを開示した。破壊電圧はコンデンサの底部プレートに印加される。
[0019]米国特許第６，６６７，６０２号（Ｐｅｎｇ）において、Ｐｅｎｇは、コンデンサに接続し、かつワードラインに平行な「行プログラムライン」を導入することによって、従来の平面ＤＲＡＭ状アンチヒューズアレイを改良することを試みている。行プログラムラインは、復号化されると、高プログラミング電圧へのアクセストランジスタの暴露を最小化することができ、このことは、プログラミング済みセルによって生じることもある。ＰｅｎｇおよびＦｏｎｇはさらに、プログラミング電流を制御する可変電圧を追加することによって米国特許第６，６７１，０４０号におけるアレイを改良し、このアレイは、ゲート酸化物破壊の程度を制御することによって、マルチレベルまたはアナログ記憶用途を可能にすることができると言われる。
[0020]最近では、米国特許出願第２００３／０２０２３７６号（Ｐｅｎｇ）は、単トランジスタ構造を使用するメモリアレイを示している。提案されているメモリセルにおいて、Ｐｅｎｇは規定のＮＭＯＳトランジスタからＬＤＤ拡散を排除する。クロスポイントアレイ構造は、垂直ポリゲートストライプと交差する水平アクティブエリア（Ｓ／Ｄ）ストライプから成る。ドレインコンタクトは隣接セル間で共有され、水平ワードラインに接続されている。ソース領域もまた共有され浮遊状態のままにされる。Ｐｅｎｇは、ＬＤＤ拡散が省略されると、ゲート酸化物破壊場所はドレインエリアから十分に離れており、Ｄ−Ｇ（ドレイン−ゲート）ショートではなくローカルＮ＋領域が生成されることになると想定している。このような領域が生成されると、プログラミング済みセルは、ゲートをポジティブバイアスし、かつドレイン電流へのゲートを検知することによって検出される。Ｇ−ＤまたはＳ−Ｄ（ソース−ドレイン）ショートの可能性を小さくするために、Ｐｅｎｇは、ゲート側壁酸化プロセスの修正によってＧ−ＤおよびＳ＿Ｄ縁部のゲート酸化物の厚さを増大させることを提案している。Ｐｅｎｇのアレイは、ソース領域およびドレイン領域の両方が、メモリセルと、トランジスタドレイン領域に結合されている行ワードラインと、トランジスタゲートから形成されている列ビットラインとに存在することを必要としている。このようなまれな接続はＰｅｎｇのプログラミングおよび読み取り方法に極めて固有のものであるはずであり、プログラミングされる１つを除いてすべてのドレインラインに、復号化された高電圧（１．８Ｖプロセスにおいて８Ｖ）が印加される必要がある。復号化された高電圧（８Ｖ）は、プログラミングされる列のゲートに印加されるのに対して、他のゲートは３．３Ｖに保たれる。
[0021]Ｐｅｎｇはクロスポイントメモリアーキテクチャを達成しているが、彼のアレイはＣＭＯＳプロセス修正（ＬＤＤ排除、縁部におけるより厚型のゲート酸化物）を必要としており、また以下の欠点を有している。（ａ）すべての行デコーダ、列デコーダセンス増幅器は広範囲の電圧、８Ｖ／３．３Ｖ／０Ｖまたは８Ｖ／１．８Ｖ／０Ｖをスイッチングしなければならない。（ｂ）プログラム動作時に、３．３Ｖの列ドライバは、プログラミング済みセルを介して８Ｖの行ドライバまたは０Ｖのドライバに効果的にショートされる。これはアレイサイズに多くの制約を課し、ドライバサイズに影響し、またプログラミングの信頼性および有効性に影響を与える。（ｃ）各プログラム動作は、（プログラミング済み行を除く）全アレイアクティブエリアが８Ｖでバイアスされることを要する。これは大きなＮ＋＋接合漏洩電流につながり、そして再度アレイサイズを制限する。（ｄ）ゲート酸化物の破壊スポットはドレインエリアから十分に離れた場所にあると想定されているため、パンチスルーは８Ｖバイアスでは生じていない。同時に、トランジスタは１．８Ｖで正確に動作するはずであり、チャネルエリアをバイアスし、これに接続する。これは、かなりのプロセス修正なしでは達成不可能である。（ｅ）Ｐｅｎｇは、ＬＤＤがない場合、ゲート酸化物はソースまたはドレイン縁部で破壊しないと想定している。しかしながら、当業界では、Ｓ／Ｄ縁部は、鋭い縁部周辺の欠陥および電界集中ゆえに、酸化物破壊が最も生じやすい場所であることが知られている。
[0022]Ｐｅｎｇは、米国特許出願第２００３／０２０６４６７号において、高電圧スイッチングの問題の一部の解決を試みている。ワードラインおよびビットラインにおける高ブロッキング電圧は次に「浮遊」ワードラインおよびビットラインと置換されて、チャネルからソースおよびドレイン領域までの距離に対する制約は変更されている。浮遊ワードラインおよびビットラインは、高電圧スイッチングによって問題を緩和することができるが、上述の根本的な問題は全く解決していない。さらに、スイッチング済みラインと浮遊ライン間の重大な結合問題をもたらす。
[0023]今日、アンチヒューズ開発は、３次元薄膜構造および特殊インターメタル材料に集中している。これらのアンチヒューズ技術のすべてが、標準ＣＭＯＳプロセスでは使用不可能な追加処理ステップを必要としており、通常のＶＬＳＩおよびＡＳＩＣ設計におけるアンチヒューズ用途を禁じていて、この場合プログラマビリティは、絶えず縮小するデバイス寿命およびコンスタントに上昇するチップ開発コストに伴う問題を克服する助けとなる。したがって、標準ＣＭＯＳプロセスを利用する確実なアンチヒューズ構造に対する明らかなニーズが産業界に存在する。
[0024]従来技術のアンチヒューズセルおよびアレイのすべては、特殊処理ステップを要するか、ＭＯＳスイッチング要素の高電圧暴露に悩まされるかのいずれかであり、製造可能性および信頼性の問題につながる。これらはまた、Ｐｅｎｇの単トランジスタセルを除いて、低密度メモリ用途に制限され、これはまた極めて不確実な製造可能性を有する。
[0025]したがって、追加の処理ステップなしで、標準ＣＭＯＳ技術における具現化に適した簡素かつ確実で高密度のアンチヒューズアレイアーキテクチャを提供することが望ましい。
[0026]本発明の目的は、多結晶シリコンゲートと基板のアクティブエリア間に形成された可変厚ゲート酸化物の薄型ゲート酸化物エリアを最小化することによって信頼性の高いアンチヒューズメモリセルを提供することによって、先行のアンチヒューズアレイの少なくとも１つの欠点を除去または緩和することである。
[0027]第１の態様では、本発明は、基板上に形成されたアンチヒューズトランジスタを提供する。該アンチヒューズトランジスタは、多結晶シリコンゲートと、拡散領域と、電界酸化物領域と、可変厚ゲート酸化物とを含む。該多結晶シリコンゲートは、チャネル長を有するチャネル領域に形成される。該拡散領域は、該チャネル領域の第１の端部に近接している。該電界酸化物領域は該チャネル領域の第２の端部に近接している。該可変厚ゲート酸化物は該多結晶シリコンゲートと該基板間に形成される。該可変厚ゲート酸化物は、第１の厚型ゲート酸化物セグメントと、第２の厚型ゲート酸化物セグメントと、薄型ゲート酸化物部分とを有する。該第１の厚型ゲート酸化物セグメントは該チャネル領域の該第１の端部から該チャネル長の第１の所定距離の位置まで延びている。該第２の厚型ゲート酸化物セグメントは該第１の厚型ゲート酸化物セグメントに隣接しており、該チャネル領域の該第１の端部から該チャネル長の第２の所定距離の位置まで延びている。該第１の厚型ゲート酸化物セグメントおよび該第２のゲート酸化物セグメントは該チャネル領域をカバーするようにサイズ設定されている。該薄型ゲート酸化物部分は該第２の所定距離の位置から該チャネル領域の該第２の端部まで延びている。
[0028]本態様の実施形態によると、該第２の厚型ゲート酸化物セグメントは、該第１の厚型ゲート酸化物セグメントに隣接する、形状が三角形の第３のゲート酸化物セグメントを含んでおり、該第２の所定距離の位置は、該第３のゲート酸化物セグメントの対角縁部によって定義されている。別の実施形態では、該第１の所定距離の位置は該チャネル領域の該第１の端部と該チャネル領域の該第２の端部間であり、該第２の所定距離の位置は該第１の所定距離の位置と該チャネル領域の該第１の端部間である。さらに、該第１の所定距離の位置は、該チャネル領域の該第２の端部に対応可能であり、該第２の所定距離の位置は該第１の所定距離の位置と該チャネル領域の該第１の端部間である。
[0029]本態様のさらに別の実施形態では、該チャネル領域は、該チャネル領域の該第１の端部および該第２の端部間の可変幅を有する。一実施形態では、該アンチヒューズトランジスタはさらに、第２のチャネル領域を定義するために該第１の拡散領域から間隔をあけられている第２の拡散領域と、該第２のチャネル領域上の第２の多結晶シリコンゲートと、該多結晶シリコンゲートと該第２のチャネル領域間の厚型ゲート酸化物とを含んでおり、該厚型ゲート酸化物は、該第１の厚型ゲート酸化物セグメントと同一の厚さを有している。本実施形態では、該第１の厚型ゲート酸化物セグメントは、該チャネル領域の該第１の端部から第３の所定距離の位置まで延びる第１のサブセグメントと、該チャネルの該第１の端部から該第１の所定距離の位置まで延びる第２のサブセグメントとを含む。該第３の所定距離の位置は該チャネル領域の該第１の端部と該第１の所定距離の位置の間でありうる。本実施形態のさらなる態様によると、該第１の所定距離の位置および該第２の所定距離の位置は同一である。該第２の厚型ゲート酸化物セグメントは、該チャネル領域の該第１の端部から第４の所定距離の位置まで延びる第３のサブセグメントと、該チャネルの該第１の端部から該第２の所定距離の位置まで延びる第４のサブセグメントとを含んでいる。該第４の所定距離の位置は該チャネル領域の該第１の端部と該第２の所定距離の位置の間である。該第１の所定距離の位置は該第２の所定距離の位置と同じでもよく、あるいは該第３の所定距離の位置および該第２の所定距離の位置は同じでもよく、あるいは該第２の所定距離の位置は該第１の所定距離の位置と該第４の所定距離の位置の間であってもよい。
[0030]本態様のさらなる実施形態では、該第２の厚型ゲート酸化物セグメントは、該チャネル領域の該第１の端部から第３の所定距離の位置まで延びる第１のサブセグメントと、該チャネルの該第１の端部から該第２の所定距離の位置まで延びる第２のサブセグメントとを含んでおり、該第３の所定距離の位置は該チャネル領域の該第１の端部と該第２の所定距離の位置の間である。該第２のサブセグメントは、該第１の厚型ゲート酸化物セグメントに隣接した、形状が三角形の第３のゲート酸化物セグメントを含み、該第２の所定距離の位置は該第３のゲート酸化物セグメントの対角縁部によって定義される。
[0031]さらに別の実施形態では、該薄型ゲート酸化物部分は、プロセス技術の最小特徴サイズ未満の少なくとも１つの寸法を有する。別の実施形態では、該アンチヒューズトランジスタはさらに、第２のチャネル領域を定義するために該第１の拡散領域から間隔をあけられている第２の拡散領域と、該第２のチャネル領域上の第２の多結晶シリコンゲートと、該多結晶シリコンゲートと該第２のチャネル領域間の厚型ゲート酸化物とを含む。該厚型ゲート酸化物は、該第１の厚型ゲート酸化物セグメントと等しい厚さを有する。本実施形態では、該第２の拡散領域は可変幅を有しており、該チャネル領域は、該第２の拡散領域の狭い部分に対応する第１の幅と、該第２の拡散領域の広い部分に対応する第２の幅とを有する。
[0032]第２の態様では、本発明は、基板上に形成された不揮発性メモリセルを提供する。該不揮発性メモリセルは、アンチヒューズトランジスタとアクセストランジスタとを含む。該アンチヒューズトランジスタは、可変厚ゲート酸化物上に第１の多結晶シリコンゲートを有しており、該可変厚ゲート酸化物は厚型ゲート酸化物部分と薄型ゲート酸化物部分とを有する。該アクセストランジスタは、固定厚ゲート酸化物上に第２の多結晶シリコンゲートを有しており、該固定厚ゲート酸化物および該厚型ゲート酸化物部分は厚さが実質的に等しい。本態様の実施形態によると、該厚型ゲート酸化物部分は、第１の厚型ゲート酸化物セグメントと、第２の厚型ゲート酸化物セグメントと、薄型ゲート酸化物部分とを含む。該第１の厚型ゲート酸化物セグメントはチャネル領域の第１の端部から該チャネル領域の第２の端部に延び、該第１の厚型ゲート酸化物セグメントは、該チャネル幅未満の第１の幅を有する。該第２の厚型ゲート酸化物セグメントは該第１の厚型ゲート酸化物セグメントに隣接しており、これは、該チャネル領域の該第１の端部から該チャネル長の所定距離の位置まで延びる。該第２の厚型ゲート酸化物セグメントは、該チャネル幅と該第１の幅の差に略等しい第２の幅を有する。該薄型ゲート酸化物部分は該所定距離の位置から該チャネル領域の該第２の端部まで延びる。本実施形態では、該不揮発性メモリセルはさらに、該第１の厚型ゲート酸化物セグメントおよび該第２の厚型ゲート酸化物セグメントに隣接する、形状が三角形の第３のゲート酸化物セグメントを含む。
[0033]第３の態様では、本発明は、基板上に形成されたアンチヒューズトランジスタを提供する。該アンチヒューズトランジスタは、チャネル領域、拡散領域、電界酸化物領域および可変厚ゲート酸化物の上に多結晶シリコンゲートを有する。該多結晶シリコンゲートは、チャネル長およびチャネル幅を有する該チャネル領域上に形成されている。該拡散領域は該チャネル領域の第１の端部に近接しており、該電界酸化物領域は該チャネル領域の第２の端部に近接している。該可変厚ゲート酸化物は該多結晶シリコンゲートと該基板間に形成されており、厚型ゲート酸化物部分と薄型ゲート酸化物部分とを有する。該薄型ゲート酸化物部分は、プロセス技術の最小特徴サイズ未満の複数の寸法を有する。
[0034]本態様の実施形態によると、該薄型ゲート酸化物部分は形状が矩形であるため、該矩形の第１の辺および第２の辺は該厚型ゲート酸化物部分によって境界設定されており、該矩形の第３の辺および第４の辺は該チャネル領域によって境界設定されている。代替的に、該薄型ゲート酸化物部分は形状が三角形であるため、該三角形の第１の辺および第２の辺は該チャネル領域によって境界設定されており、該三角形の対角辺は該厚型ゲート酸化物部分によって境界設定されている。
[0035]第４の態様では、本発明は、多結晶シリコンゲートの下に厚型ゲート酸化物エリアおよび薄型ゲート酸化物エリアを有するアンチヒューズトランジスタを形成するための方法を提供する。該方法は、ａ）該アンチヒューズトランジスタのアクティブエリアに中間酸化物を成長させるステップと、ｂ）ソース／ドレイン注入定義マスク以上のグレードを有する酸化物定義マスクによって定義されている該アクティブエリアの領域から該中間酸化物を除去するステップと、ｃ）該酸化物定義マスクによって定義されている該エリアに薄型酸化物を成長させるステップとを含む。本態様の実施形態では、該酸化物定義マスクは、拡散注入マスクに対応するグレードを有しており、該酸化物定義マスクは、該エリアを定義するために該多結晶シリコンゲートの下にあるアクティブエリアコーナーに重複する開口を含む。該開口は、形状が矩形であってもよく、また、少なくとも２つの異なるアンチヒューズトランジスタに対応するアクティブエリアコーナーに各コーナーを重複させるように寸法設定されてもよい。
[0036]本態様のさらなる実施形態では、該酸化物定義マスクは、該エリアを定義するために、該多結晶シリコンゲートの下のアクティブエリアコーナーに重複する該多結晶シリコンゲートに対して角度をつけられた縁部を有する開口を含む。該開口は、少なくとも２つの異なるアンチヒューズトランジスタに対応するアクティブエリアコーナーに各縁部を重複させるように寸法設定されたダイアモンド形状を含むことができる。代替的に、該酸化物定義マスクは、該エリアを定義するために、該多結晶シリコンゲートの下の該アクティブエリアに重複する縁部を有する矩形を含むことができ、該エリアは、該アクティブエリアの幅に対応する幅を有する。
[0037]本態様の実施形態によると、該除去ステップは、最大の精度許容範囲を使用して該酸化物定義マスクを整列マシーンに整列させる工程を含み、該薄型酸化物を成長させるステップは、該厚型ゲート酸化物エリアを形成するために該中間酸化物上に該薄型酸化物を成長させる工程を含むことができる。ここで、該薄型酸化物を成長させる工程は、アンチヒューズトランジスタに隣接するアクセストランジスタにゲート酸化物を形成するために、該中間酸化物上に該薄型酸化物を成長させることを含む。
[0038]本発明の他の態様および特徴は、添付の図面と関連した本発明の具体的実施形態に関する以下の説明を読めば、当業者には明らかになるであろう。
[0039]次に本発明の実施形態を、添付の図面を参照して単に例証として説明する。
ＤＲＡＭタイプアンチヒューズセルの回路図である。 図１のＤＲＡＭタイプアンチヒューズセルの平面レイアウトである。 ラインｘ−ｘに沿った、図２のＤＲＡＭタイプアンチヒューズセルの断面図である。 本発明の実施形態にしたがったアンチヒューズトランジスタの断面図である。 図４のアンチヒューズトランジスタの平面レイアウトである。 代替ＯＤ２マスク構成を示す、図４のアンチヒューズトランジスタの平面レイアウトである。 本発明のアンチヒューズトランジスタの可変厚ゲート酸化物を形成するための方法のフローチャートである。 図６のフローチャートのステップにしたがった可変厚ゲート酸化物の形成を図示している。 図６のフローチャートのステップにしたがった可変厚ゲート酸化物の形成を図示している。 図６のフローチャートのステップにしたがった可変厚ゲート酸化物の形成を図示している。 図８ａは本発明の実施形態にしたがったアンチヒューズトランジスタの平面レイアウトであり、図８ｂは、ラインＡ−Ａに沿った、図８ａのアンチヒューズトランジスタの断面図である。 図８ａのアンチヒューズトランジスタの拡大平面レイアウトである。 本発明の実施形態にしたがった、図８ａのアンチヒューズトランジスタを使用するメモリアレイの平面レイアウトである。 本発明の別の実施形態にしたがったアンチヒューズトランジスタの拡大平面レイアウトである。 本発明の実施形態にしたがった、図１１のアンチヒューズトランジスタを使用するメモリアレイの平面レイアウトである。 図１３ａは本発明の実施形態にしたがった２トランジスタアンチヒューズメモリセルの平面レイアウトであり、図１３ｂはラインＢ−Ｂに沿った、図１３ａの２トランジスタアンチヒューズメモリセルの断面図である。 本発明の実施形態にしたがった、図１３ａおよび１３ｂの２トランジスタアンチヒューズメモリセルを使用するメモリアレイの平面レイアウトである。 本発明の代替実施形態にしたがった２トランジスタアンチヒューズメモリセルを使用するメモリアレイの平面レイアウトである。 本発明の実施形態にしたがった代替アンチヒューズメモリセルの平面レイアウトである。 本発明の実施形態にしたがった代替アンチヒューズメモリセルの平面レイアウトである。 本発明の実施形態にしたがった代替アンチヒューズメモリセルの平面レイアウトである。 本発明の実施形態にしたがった代替アンチヒューズメモリセルの平面レイアウトである。 本発明の実施形態にしたがった代替アンチヒューズメモリセルの平面レイアウトである。 本発明の実施形態にしたがった代替２トランジスタアンチヒューズメモリセルの平面レイアウトである。 本発明の実施形態にしたがった代替２トランジスタアンチヒューズメモリセルの平面レイアウトである。 本発明の実施形態にしたがった代替２トランジスタアンチヒューズメモリセルの平面レイアウトである。 本発明の実施形態にしたがった代替２トランジスタアンチヒューズメモリセルの平面レイアウトである。
[0040]概して述べるならば、本発明は、不揮発性のワンタイムプログラマブル（ＯＴＰ）メモリアレイ用途に用いられることが可能な可変厚ゲート酸化物アンチヒューズトランジスタデバイスを提供する。アンチヒューズトランジスタは標準ＣＭＯＳ技術によって製造可能であり、またソース拡散、ゲート酸化物および多結晶シリコンゲートを有する標準トランジスタ要素として構成される。多結晶シリコンゲートの下の可変ゲート酸化物は厚型ゲート酸化物領域および薄型ゲート酸化物領域からなり、この場合薄型ゲート酸化物領域は局所破壊電圧ゾーンとして作用する。多結晶シリコンゲートとチャネル領域間の導電チャネルは、プログラミング動作時に局所破壊電圧ゾーンに形成可能である。メモリアレイ用途では、多結晶シリコンゲートに印加されているワードラインリード電流は、アンチヒューズトランジスタのチャネルを介して、ソース拡散に接続されているビットラインで検知可能である。より具体的には、本発明は、ＯＴＰメモリに適したアンチヒューズセルとしてスプリットチャネルＭＯＳ構造を利用するための効果的な方法を提供する。
[0041]以下の説明では、用語ＭＯＳはＦＥＴまたはＭＩＳトランジスタ、ハーフトランジスタあるいはコンデンサ構造のいずれかを示すために使用されている。実施形態についての説明を簡潔にするために、これ以降のゲート酸化物に対する参照は、誘電材料、酸化物、または酸化物および誘電材料の組み合わせを含むものとして理解されるべきである。
[0042]上述のように、記憶コンデンサとしてではなくアンチヒューズとして平面コンデンサを使用するＤＲＡＭタイプメモリアレイが、米国特許第６，６６７，９０２号に示されているように既知である。図１は、このようなメモリセルの回路図であり、図２および３は、図１の既知のアンチヒューズメモリセルの平面図および断面図をそれぞれ示している。図１のメモリセルは、ビットラインＢＬをアンチヒューズデバイス１２の底部プレートに結合させるためのパス、つまりアクセストランジスタ１０を含む。ワードラインＷＬはアクセストランジスタ１０のゲートに結合されてオンになり、またセルプレート電圧Ｖｃｐは、アンチヒューズデバイス１２をプログラミングするためにアンチヒューズデバイス１２の上部プレートに結合される。
[0043]図２および３から、アクセストランジスタ１０およびアンチヒューズデバイス１２のレイアウトは非常に単純かつ簡潔であることが分かる。アクセストランジスタ１０のゲート１４およびアンチヒューズデバイス１２の上部プレート１６は、アクティブエリア１８全体に延びる同一層の多結晶シリコンで構成されている。各多結晶シリコン層の下のアクティブエリア１８において、多結晶シリコンをアクティブエリアから下方に電気的に分離するために、ゲート誘電体としても知られている薄型ゲート酸化物２０が形成されている。拡散領域２２および２４がゲート１４のいずれかの側にあり、この場合、拡散領域２４はビットラインに結合されている。図示されていないが、当業者は、側壁スペーサ形成、軽ドープ拡散（ＬＤＤ）、拡散およびゲートシリサイド化などの標準ＣＭＯＳ処理が適用可能であることを理解するであろう。従来の単トランジスタおよびコンデンサセル構成は広く使用されているが、トランジスタオンリーアンチヒューズセルはさらに、高密度用途について取得可能な半導体アレイエリア節約ゆえに望ましい。このようなトランジスタオンリーアンチヒューズは、低コストＣＭＯＳプロセスによる製造が簡単である一方で、確実であるに違いない。
[0044]本発明の実施形態によると、図４は、任意の標準ＣＭＯＳプロセスで製造可能なアンチヒューズトランジスタの断面図を示している。ここに示されている例では、アンチヒューズトランジスタは、単純な厚型ゲート酸化物または、浮遊拡散端末を１つ具備する入力／出力ＭＯＳトランジスタとほぼ同一である。スプリットチャネルコンデンサまたはハーフトランジスタとも称される、開示されているアンチヒューズトランジスタは、多結晶シリコンゲートと基板間のヒューズリンクがデバイスの特定領域に予想通りに局所化されるように、確実にプログラミング可能である。図４の断面図は、ここに示されている実施形態ではｐチャネルデバイスであるデバイスのチャネル長に沿ったものである。当業者は、本発明がｎチャネルデバイスとして具現化可能であることを理解するであろう。
[0045]アンチヒューズトランジスタ１００は、基板チャネル領域１０４上に形成された可変厚ゲート酸化物１０２と、多結晶シリコンゲート１０６と、側壁スペーサ１０８と、電界酸化物領域１０９と、拡散領域１１０と、拡散領域１１０におけるＬＤＤ領域１１４とを含む。ビットラインコンタクト１１６が、拡散領域１１０と電気的に接触しているものとして示されている。可変厚ゲート酸化物１０２は、チャネル長の一部が厚型ゲート酸化物によってカバーされ、かつチャネル長の残りの部分が薄型ゲート酸化物によってカバーされるように、厚型酸化物および薄型ゲート酸化物からなる。概して、薄型ゲート酸化物は、酸化物破壊が生じうる領域である。拡散領域１１０に面する厚型ゲート酸化物の縁部は、他方では、ゲート酸化物破壊が防止され、かつゲート１０６と拡散領域１１０間の電流がプログラミング済みアンチヒューズトランジスタに流れるアクセス縁部を定義する。厚型酸化物部分がチャネル領域に延びる距離はマスクグレードに左右されるのに対して、厚型酸化物部分は好ましくは、少なくとも同一チップに形成されている高電圧トランジスタの最小長さと同じに形成される。
[0046]好ましい実施形態では、拡散領域１１０は、ビットラインコンタクト１１６を介するビットラインまたは、多結晶シリコンゲート１０６からの電流を検知する他のラインに接続されており、プログラミングまたは電圧や電流を収容するようにドープ可能である。この拡散領域１１０は、可変厚ゲート酸化物１０２の厚型酸化物部分に近接して形成される。高電圧ダメージや電流漏洩からアンチヒューズトランジスタ１００の縁部をさらに保護するために、サリサイド保護酸化物としても知られている抵抗保護酸化物（ＲＰＯ）が、側壁スペーサ１０８の縁部から金属粒子をさらに離すために、製造プロセス時に導入可能である。ＲＰＯは好ましくは、拡散領域１１０の一部および多結晶シリコンゲート１０６の一部のみがサリサイド化されるのを防止するために、サリサイド化プロセス時に使用される。
[0047]サリサイド化トランジスタはより大きな漏洩、したがってより小さな破壊電圧を有することが知られている。したがって、非サリサイド化拡散領域１１０を有することが漏洩を削減することになる。拡散領域１１０は、低電圧トランジスタまたは高電圧トランジスタ、あるいは同一または異なる拡散プロファイルをもたらすこれら２つの組み合わせについてドープ可能である。
[0048]アンチヒューズトランジスタ１００の簡略化された平面図が図５ａに示されている。ビットラインコンタクト１１６は、図４の対応する断面図に対してこの平面図を配向するための視覚参照ポイントとして使用可能である。アクティブエリア１１８は、チャネル領域１０４および拡散領域１１０が形成されているデバイスの領域であり、これは製造プロセス時にＯＤマスクによって定義される。破線アウトライン１２０は、厚型ゲート酸化物が製造プロセス時にＯＤ２マスクを介して形成されることになるエリアを定義する。より具体的には、破線アウトライン１２０で囲まれたエリアは、厚型酸化物が形成される領域を示している。ＯＤは単に、酸化物が形成される基板上の領域を定義するためのＣＭＯＳプロセス時に使用される酸化物定義マスクのことであり、またＯＤ２は、第１の酸化物定義マスクとは異なる第２の酸化物定義マスクのことである。アンチヒューズトランジスタ１００を製造するためのＣＭＯＳプロセスステップの詳細については後述する。本発明の実施形態によると、アクティブエリア１１８の縁部およびＯＤ２マスクの最右縁部によって境界設定された薄型ゲート酸化物エリアは最小化される。ここに示されている実施形態では、このエリアは、最右ＯＤ２マスク縁部をアクティブエリア１１８の平行縁部に向かってシフトすることによって最小化可能である。
[0049]図５ｂは、図５ａのアンチヒューズ１００の代替図である。図５ａにおいて、ＯＤ２マスク１２０は、メモリアレイ全体をカバーするように延長可能な大型エリアとして示されている。上述のように、ＯＤ２マスク１２０は、厚型ゲート酸化物が形成されるエリアを定義している。厚型ゲート酸化物が形成されないエリアを定義する開口１２１がＯＤ２マスク１２０内に形成される。代わりに、薄型ゲート酸化物が、開口１２１によって定義されたエリアで成長されることになる。当業者は、複数のアンチヒューズメモリセル１００が一列に配列されるメモリアレイ構成では、アクティブエリア１１８ごとに薄型ゲート酸化物エリアを定義するために１つの矩形開口が全メモリセルに重複可能であることを理解するであろう。
[0050]アンチヒューズトランジスタ１００のプログラミングは、ゲート酸化物破壊に基づいてゲートとチャネル間の永続リンクを下部に形成する。ゲート酸化物破壊の条件（電圧または電流および時間）は主に、i）ゲート誘電体の厚さおよび組成と、ii）欠陥密度と、iii）ゲート面積、ゲート／拡散の周辺長とに左右される。アンチヒューズトランジスタ１００の厚型ゲート酸化物および薄型ゲート酸化物の組み合わせは、デバイスの薄型ゲート酸化物部分において、局所的に低いゲート破壊電圧、とりわけ酸化物破壊ゾーンをもたらす。言い換えると、開示されている構造は、酸化物破壊がより薄型のゲート酸化物部分に制限されることを保証する。
[0051]加えて、本発明のアンチヒューズトランジスタ実施形態は、ゲート酸化物破壊性能を高めるために、ゲート酸化物の設計レイアウトおよび形成について通常は禁止されているＣＭＯＳ製造設計ルールを利用する。今日のＣＭＯＳプロセスにおける全ゲート酸化物処理ステップは、アクティブゲートエリア内の均一なゲート酸化物厚さを想定しており、また当該厚さに最適化される。可変厚ゲート酸化物デバイスを標準ＣＭＯＳフローに導入することによって、さらなる欠陥および電界外乱が、厚型ゲート酸化物および薄型ゲート酸化物間の境界で生成される。これらの欠陥は、酸化物が薄くなること、境界におけるシリコンのプラズマエッチング、クリーニングプロセスによる残渣、および、マスキングされていない領域と部分的にマスキングされている領域間の異なる熱酸化物レートによるシリコン凹所を含んでもよいが、これらに制限されない。これらの効果のすべては薄型酸化物境界におけるトラップおよび欠陥密度を増大させ、漏洩の増大および破壊電圧の局所的低下を招く。したがって、低電圧のコンパクトなアンチヒューズ構造はプロセス修正なしで生成可能である。
[0052]通常のＣＭＯＳプロセスでは、拡散領域、ＬＤＤおよびチャネル注入は、薄型ゲート酸化物トランジスタおよび厚型ゲート酸化物トランジスタで異なる。本発明の実施形態によると、アンチヒューズトランジスタの拡散領域、ＬＤＤおよび薄型ゲート酸化物チャネル注入は、得られる薄型ゲート酸化物閾値電圧が厚型ゲート酸化物閾値電圧よりも大きくないとすれば、薄型ゲート酸化物に対応する低電圧タイプか、厚型ゲート酸化物（Ｉ／Ｏ酸化物）に対応する高電圧タイプのいずれか、あるいは両方であってもよい。
[0053]本発明の実施形態にしたがった、標準ＣＭＯＳプロセスから可変厚ゲート酸化物を生成する方法は、既知の２ステップ酸化プロセスを利用することである。このプロセスを概説するフローチャートが図６に示されており、図７ａ〜７ｃは、このプロセスにおける特定のステップに対応する可変厚ゲート酸化物形成の種々の段階を示している。
[0054]まず、中間ゲート酸化物が、ステップ２００において、ＯＤマスクによって判断された全アクティブエリアで成長される。図７ａにおいて、これは、チャネル領域３０２における基板上の中間ゲート酸化物３００の形成として示されている。次のステップ２０２において、中間ゲート酸化物３００は、ＯＤ２マスクを使用して示された薄型ゲート酸化物エリアのすべてから除去される。図７ｂは、中間ゲート酸化物３００の残りの部分と、後の薄型酸化物エリア３０４とを示している。最後のゲート酸化物形成ステップ２０４において、薄型酸化物が、ＯＤマスクによって元々定義されているように、全アクティブエリアで再度成長される。図７ｃにおいて、薄型ゲート酸化物３０６は中間ゲート酸化物３００および薄型酸化物エリア３０４で成長される。本実施形態では、厚型ゲート酸化物は、中間ゲート酸化物を除去することと、残りの中間ゲート酸化物上に薄型ゲート酸化物を成長させることの組み合わせによって形成される。
[0055]結果として、ステップ２０２においてＯＤ２マスクでカバーされた、形成済みの厚型ゲート酸化物エリアは、中間ゲート酸化物３００および最終的な薄型ゲート酸化物３０６の組み合わせであるゲート酸化物厚さを有することになる。同じ手順が３つ以上の酸化ステップに拡張可能であり、あるいは他の同等の手順が、同一ダイに対して２つ以上のゲート酸化物の厚さを生成するために使用可能であり、これは少なくとも１つの厚型ゲート酸化物マスクＯＤ２によって判断される。
[0056]通常、ＯＤ２マスクは重要ではないマスキングステップとみなされており、低解像度マスクが使用され、設計ルールは、アクティブゲートエリアにわたるＯＤ２マスクのマージンの大きいことを要しており、とりわけ、アクティブゲートエリア内に終端するＯＤ２マスクを提供することはない。本発明によると、ＯＤ２マスクは、ドレイン（つまり拡散コンタクト）側のより厚型のゲート酸化物、および反対側（チャネルまたは非接続ソース側のいずれか）のより薄型のゲート酸化物を特徴付けるスプリットチャネルアンチヒューズ構造を生成するアクティブゲートエリア内に終端する。原則として、この技術は、ゲート長（多結晶シリコンラン幅）が最小プロセスよりも大きいことを要しており、かつ実際のＯＤ２マスク許容範囲に左右されるが、そうでない場合、いずれのプロセスもマスクグレード変化も必要としない。スプリットチャネルアンチヒューズ構造の最小ゲート長は、厚型ゲート酸化物および薄型ゲート酸化物の最小ゲート長の合計として近似可能である。当業者は、正確な算出はマスクの許容範囲に基づいてなされることが可能であり、またゲート長が、ＯＤ２マスク許容範囲を狭めることによって最小化可能であることを認識するであろう。
[0057]可変厚ゲート酸化物が形成されると、さらなる標準ＣＭＯＳ処理ステップが、図４に示されているようなアンチヒューズトランジスタ構造を完成するためにステップ２０６で用いられることが可能である。これは、例えば、多結晶シリコンゲート、ＬＤＤ領域、側壁スペーサ、ＲＰＯおよび拡散領域の形成と、サリサイド化を含むことができる。ここで論じられているプロセスの好ましい実施形態によると、サリサイド化ステップは、アンチヒューズトランジスタの多結晶シリコンゲートおよび浮遊拡散領域をサリサイド化することを含んでいる。ＲＰＯが、拡散領域をサリサイドプロセスから保護するために、拡散領域上に事前に形成されている。上述のように、サリサイド化された浮遊拡散領域は、この領域での酸化破壊を高めることになる。
[0058]上述のアンチヒューズトランジスタについて検討すべき問題は、保持率（ｒｅｔｅｎｔｉｏｎ）、信頼性、または未プログラミングセルである。上述のアンチヒューズメモリセルは、薄型ゲート酸化物によって多結晶シリコンゲートとチャネル間に導電性チャネルを形成することによってプログラミングされる。得られるプログラミング済み状態は、リード電圧をゲートに印加し、かつアンチヒューズが接続されているビットラインの電圧を検知することによって、リード動作で検出可能である。通常のリード電圧は、プロセス技術に応じて１．５Ｖ〜２．０Ｖである。この電圧は、セルの低電圧トランジスタ部分のゲートで、ＤＣバイアスについて許容された最大電圧を超えることもある（例えば、１Ｖデバイスでは１．１Ｖ）。言い換えると、リード電圧は、未プログラミング状態のままのセルをプログラミングするのに十分高い場合もある。未プログラミングアンチヒューズセルの信頼性を最大化するための要因の１つは、可変厚ゲート酸化物の薄型ゲート酸化物の面積を最小化することである。
[0059]図８ａは、本発明の実施形態にしたがった、任意の標準ＣＭＯＳプロセスで製造可能な最小の薄型ゲート酸化物エリアを有するアンチヒューズトランジスタの平面図を示している。例えば、図６に概説されている製造ステップが使用可能である。図８ｂは、ラインＡ−Ａに沿った、図８ａのアンチヒューズトランジスタの断面図を示している。図８ａのアンチヒューズ４００は、多結晶シリコンゲートの下の可変厚ゲート酸化物の薄型ゲート酸化物の面積が最小化される点を除いて、図５ａに示されているアンチヒューズ１００に極めて類似している。
[0060]アンチヒューズトランジスタ４００は、基板チャネル領域４０４上に形成された可変厚ゲート酸化物４０２と、多結晶シリコンゲート４０６と、側壁スペーサ４０８と、拡散領域４１０と、拡散領域４１０におけるＬＤＤ領域４１２とを含む。可変厚ゲート酸化物４０２は、チャネル長の大部分が厚型ゲート酸化物でカバーされ、かつチャネル長の小部分が薄型ゲート酸化物でカバーされるように、厚型酸化物および薄型ゲート酸化物からなる。図８ａに示されるように、厚型ゲート酸化物エリア４１４は、小型正方形の薄型ゲート酸化物エリア４１８を除いて、多結晶シリコンゲート４０６の下のアクティブエリア４１６の大部分をカバーする。アンチヒューズトランジスタ４００は不揮発性メモリセルとすることができ、拡散領域４１０と電気的に接触したビットラインコンタクト４２０を有することになる。厚型ゲート酸化物エリア４１４および薄型ゲート酸化物エリア４１８の形状およびサイズの形成についてはさらに詳細に後述する。
[0061]図９は、可変厚ゲート酸化物の平面形状を強調する、図８ａのアンチヒューズトランジスタの拡大平面図である。アンチヒューズトランジスタ５００は、被覆多結晶シリコンゲート５０４を具備するアクティブエリア５０２からなる。図９において、多結晶シリコンゲートによる陰影は、この下にある特徴を明確にするために除去されている。可変厚ゲート酸化物はアクティブエリア５０２と多結晶シリコンゲート５０４間に形成されており、厚型ゲート酸化物エリア５０６からなる。本実施形態によると、厚型ゲート酸化物エリア５０６は少なくとも２つの矩形セグメントとみなされることが可能である。当業者は、セグメントの図示は、構成要素の矩形形状への厚型ゲート酸化物形状の視覚破壊であることを理解するであろう。第１の厚型ゲート酸化物セグメント５０８は、多結晶シリコンゲート５０４の最左縁部に一致するチャネル領域の第１の端部からチャネル領域の第２の端部まで延びる。セグメント５０８はチャネル領域の幅未満の幅を有する矩形エリアとみなされることが可能である。第２の厚型ゲート酸化物セグメント５１０は第１のセグメント５０８に隣接しており、チャネル領域の同じ第１の端部からチャネル長の所定距離の位置まで延びる。第２の厚型ゲート酸化物セグメント５１０は、チャネル幅と第１のセグメント５０８の幅の差に略等しい幅を有する。
[0062]第２の厚型ゲート酸化物セグメント５１０はチャネル領域に終端するため、残りのエリアもまた、セグメント５０８および５１０による２つの辺、他方ではアクティブエリア５０２の縁部による２つの辺に境界設定されているため、矩形である。この残りのエリアは薄型ゲート酸化物エリア５１２である。ＯＤ２マスク５１３は、厚型酸化物が形成されるエリアを定義するのに対して、ＯＤ２マスク５１３は、厚型酸化物が形成されない矩形開口５１４を有する。薄型ゲート酸化物は、開口５１４によって定義されたエリア内で成長されることになる。代替図に示されているように、矩形アウトライン５１４外のエリアは、厚型ゲート酸化物が形成される場所である。破線アウトライン５１３は、製造プロセスで使用されるＯＤ２マスクを表すことが可能であり、これは、開口５１４のコーナーが、多結晶シリコンゲート５０４の下のアクティブエリア５０２のコーナーと重複するように位置決めされている。開口５１４の寸法は任意のサイズに選択されうるが、図１０を参照して論じられるように、好ましい１セットの寸法を有する。単トランジスタアンチヒューズメモリセルでは、ビットラインコンタクト５１６は、ビットライン（図示せず）への電気接続用に形成される。
[0063]図１０は、本発明の実施形態にしたがった、図９のアンチヒューズメモリセルから成るメモリアレイの平面レイアウトである。メモリアレイは、行列に配列されているアンチヒューズメモリセルを有しており、この場合、連続多結晶シリコンラインとして形成されている多結晶シリコンゲート５０４は各アンチヒューズメモリセルのアクティブエリア５０２上に１行延びている。各多結晶シリコンラインは論理ワードラインＷＬ０、ＷＬ１、ＷＬ２およびＷＬ３と関連付けられている。ここに示されている実施形態では、各アクティブエリア５０２は２つの多結晶シリコンゲート５０４を有するため、同じビットラインコンタクト５１６およびアクティブエリア５０２を共有する２つのアンチヒューズトランジスタを形成することができる。
[0064]薄型ゲート酸化物が成長されるエリアを定義するためのＯＤ２マスク５１３における開口５１４は矩形であり、また、４つのコーナーの各々が４つのアンチヒューズトランジスタアクティブエリア５０２のコーナーエリアと重複するようにサイズ設定および位置決めされているため、薄型ゲート酸化物エリア５１２を定義することができる。理想的には、薄型ゲート酸化物エリアは、２つのマスク領域の重複によって取得可能な製造プロセスの最小特徴サイズ未満の少なくとも１つの寸法を有する。マスク領域の１つは、アクティブエリアマスクとも称される拡散マスクであり、第２のマスク領域は、ＯＤ２マスク５１３における矩形開口５１４である。両マスクの幅は重要ではなく、両マスクの幅は最小許容幅より大きいことを意味している。したがって、２つのマスクの重複を位置決めすることによって、薄型ゲート酸化物エリア５１２の領域は、およそ、所与の製造プロセスまたは技術の最小特徴サイズ以下の寸法を有することができる。したがって、矩形開口５１４の寸法は、水平に隣接するアクティブエリア５０２間の間隔と、垂直に隣接するアクティブエリア５０２間の間隔に基づいて選択されるため、開口５１４のコーナーと、アクティブエリア５０２を定義する拡散マスクとの重複エリアは製造技術の最小特徴サイズ以下である。
[0065]開口５１４の寸法は、正方形または矩形の薄型ゲート酸化物エリア５１２を最小化するように選択される。当業者は、選択された寸法は、整列誤差および９０度の縁部のコーナリング等の製造異常を考慮することを理解するであろう。薄型ゲート酸化物エリア５１２の製造の高精度は、高グレードマスクを使用することによって得られる。高グレードマスクは、より高品質のガラス、材料および／またはマスクプリント機器を使用することによって提供される。
[0066]したがって、この特徴サイズが最小化された薄型ゲート酸化物エリア５１２を有する未プログラミングアンチヒューズセルの信頼性は大きく改良される。薄型ゲート酸化物エリア５１２の形状は矩形または正方形であり、最小エリアをもたらす。代替実施形態によると、図１０に示されているように、単一の矩形開口５１４を４つのアンチヒューズアクティブエリア５０２と重複させるのではなく、複数のより小型の開口が使用可能である。例えば、開口は、２つの水平に隣接するアクティブエリア５０２にのみ重複するように成形可能である。あるいは、開口は、２つの垂直に隣接するアクティブエリア５０２にのみ重複するように成形可能である。さらに、所望の薄型ゲート酸化物エリア５１２よりもサイズの大きな個別矩形が、各アクティブエリア５０２に重複するように使用可能である。任意の数の任意のサイズの矩形が、ここに示されている実施形態によって想定されているが、薄型ゲート酸化物は三角形でありうる。
[0067]アンチヒューズトランジスタは、好ましくは薄型／厚型ゲート酸化物境界において薄型ゲート酸化物を破壊することによってプログラミングされる。これは、プログラミングされるセルのゲートとチャネル間に十分高い電圧差を印加し、もしあればすべての他のセルに実質的に低い電圧差を印加することによって達成される。したがって、永続的な導電性リンクが形成されると、多結晶シリコンゲートに印加された電流はリンクおよびチャネルを介して拡散領域に流れ、このことは従来のセンス増幅器回路によって検知可能である。例えば、ＶＰＰ高電圧レベルは多結晶シリコンゲート５０４に印加可能であるのに対して、接地などの低電圧は対応するビットラインに印加される。プログラミングされないメモリセルは、例えばＶＤＤなどの、接地より高い電圧にビットラインをバイアスすることになる。プログラミング回路は示されていないが、当業者は、このような回路はビットラインに結合され、またワードラインドライバ回路に組み込まれることが可能である点を理解するであろう。アンチヒューズメモリセルの読み取りは、ビットラインを接地にプリチャージして、ＶＤＤなどのリード電圧を多結晶シリコンゲートに印加することによって実行可能である。導電性リンクを有するプログラミング済みアンチヒューズは、対応するビットラインをＶＤＤに向ける。導電性リンクを有していない未プログラミングアンチヒューズはスイッチコンデンサのように動作し、微量の漏洩電量を特徴付ける。したがって、ビットライン電圧は、仮にあるとしても、実質的に変化することはない。電圧変化はビットラインセンス増幅器によって検知可能である。
[0068]図１１は、本発明の別の実施形態にしたがったアンチヒューズトランジスタの拡大平面レイアウトである。アンチヒューズトランジスタ６００はアンチヒューズトランジスタ５００と事実上等しいため、同一のアクティブエリア５０２と、多結晶シリコンゲート５０４と、ビットラインコンタクト５１６とを有する。アンチヒューズトランジスタ６００は、異なる形状の可変厚ゲート酸化物を有する。厚型ゲート酸化物エリア６０２は、少なくとも２つの矩形セグメントおよび１つの三角形セグメントからなることが分かる。第１の厚型ゲート酸化物セグメント６０４は、多結晶シリコンゲート５０４の最左縁部に一致するチャネル領域の第１の端部からチャネル領域の第２の端部に延びる。セグメント６０４は、チャネル領域の幅未満の幅を有する矩形エリアであることが分かる。第２の厚型ゲート酸化物セグメント６０６は第１のセグメント６０４に隣接しており、チャネル領域の同一の第１の端部から、チャネル長の所定距離の位置まで延びる。第２の厚型ゲート酸化物セグメント６０６は、チャネル幅と第１のセグメント６０４の幅の差に略等しい幅を有する。第３のゲート酸化物セグメント６０８は三角形であり、第１の厚型ゲート酸化物セグメント６０４と第２の厚型ゲート酸化物セグメント６０６に隣接する９０度の辺を有する。セグメント６０６は、所定距離の位置がセグメント６０８の対角縁部によって設定されるように、セグメント６０８を含むことができる。アクティブエリア５０２の縁部によって形成された９０度の辺を有する残りの三角形エリアは薄型ゲート酸化物エリア６１０である。
[0069]破線のダイアモンド状エリア６１２は、薄型ゲート酸化物が成長されるＯＤ２マスク５１３における開口を定義する。代替図に表されているように、ダイアモンド状アウトライン６１２の外側、かつＯＤ２マスク５１３の内側のエリアは、厚型ゲート酸化物が形成される場所である。破線アウトライン６１２は、製造プロセスで使用されるＯＤ２マスク５１３における開口であり、開口６１２の縁部が、多結晶シリコンゲート５０４の下のアクティブエリア５０２のコーナーと重複するように位置決めされている。ここに示されている実施形態では、開口６１２は、図９の開口５１４の４５度回転バージョンである。開口６１２の寸法は任意のサイズに選択可能であるが、図１２を参照して論じられるように、１セットの好ましい寸法を有している。
[0070]図１２は、本発明の実施形態にしたがった、図１１のアンチヒューズメモリセルからなるメモリアレイの平面レイアウトである。メモリアレイは、行列に配列されたアンチヒューズメモリセルを有しており、この場合、連続多結晶シリコンラインとして形成されている多結晶シリコンゲート５０４が、各アンチヒューズメモリセルのアクティブエリア５０２を１列に延びる。アクティブエリア５０２に対する多結晶シリコンゲート５０４のレイアウト構成は、図１０に示されているのと同じである。
[0071]薄型ゲート酸化物が成長されるエリアを定義するためのＯＤ２マスク５１３における開口６１２はダイアモンド形状であり、当該開口の４つの縁部の各々が４つのアンチヒューズトランジスタアクティブエリア５０２のコーナーエリアに重複するようにサイズ設定および位置決めされているため、薄型ゲート酸化物エリア６１０を定義することができる。理想的には、各薄型ゲート酸化物エリア６１０は、製造プロセスの最小特徴サイズ未満である。この重複は２つのマスク領域間のものであり、一方はアクティブエリアマスクとも称される拡散マスクであり、もう一方は、ダイアモンド状開口６１２を有するＯＤ２マスク５１３である。開口６１２が、他の特徴、つまり互いに９０度のラインで定義されている多結晶シリコンゲート５０４およびアクティブエリア５０２に対してダイアモンド状であるとみなされることに留意されたい。したがって、これらの特徴に対して、開口６１２はダイアモンド状であり、好ましくは、多結晶シリコンゲートまたはアクティブエリア５０２の定義ラインに対して４５度の定義ラインを有している。
[0072]重ねて、両マスクの幅は重要ではなく、このことは、最小許容幅より大きいことを意味している。したがって、２つのマスクの重複を位置決めすることによって、薄型ゲート酸化物エリア６１０の領域は、およそ、所与の製造プロセスや技術の最小特徴サイズ以下のサイズを有することができる。したがって、ダイアモンド状開口６１２の寸法は、水平に隣接するアクティブエリア５０２間の間隔と、垂直に隣接するアクティブエリア５０２間の間隔とに基づいて選択され、開口６１２のコーナーと、アクティブエリア５０２を定義するための拡散マスク間の重複領域は、製造技術の最小特徴サイズ以下である。
[0073]ダイアモンド状開口６１２の寸法は、三角形の薄型ゲート酸化物エリア６１０を最小化するように選択される。選択された寸法は、整列誤差および製造異常を考慮しており、高グレードマスクが、製造許容範囲を縮小するために使用可能である。
[0074]不揮発性メモリセルについての上述の実施形態は、単アンチヒューズトランジスタのメモリセルを目的としている。可変厚ゲート酸化物は、同一チップ上の高電圧トランジスタに使用されているゲート酸化物に略等しい厚型ゲート酸化物を有することができる。同様に、可変厚ゲート酸化物は、同一チップ上の低電圧トランジスタに使用されているゲート酸化物に略等しい薄型ゲート酸化物を有することができる。当然、厚型ゲート酸化物エリアおよび薄型ゲート酸化物エリアの両方が、メモリアレイだけに調整された厚さを有することができる。
[0075]本発明のさらなる実施形態によると、アクセストランジスタが、２トランジスタアンチヒューズセルを提供するために、アンチヒューズトランジスタと直列に形成可能である。図１３ａおよび１３ｂは、本発明の実施形態にしたがった２トランジスタアンチヒューズメモリセルの図である。
[0076]図１３ａは、本発明の実施形態にしたがった、任意の標準ＣＭＯＳプロセスによって製造可能な最小化された薄型ゲート酸化物エリアを有する２トランジスタアンチヒューズメモリセル７００の平面図を示している。図１３ｂは、ラインＢ−Ｂに沿った、図１３ａのメモリセル７００の断面図を示している。２トランジスタアンチヒューズメモリセル７００は、アンチヒューズトランジスタと直列のアクセストランジスタからなる。アンチヒューズトランジスタの構造は、図８ａ〜１２に示されている構造と同一とすることができる。本実施例については、アンチヒューズトランジスタは図８ｂに示されているアンチヒューズトランジスタと同一であるため、同一の参照符号が、同一の上述した特徴を示しているものとする。より具体的には、可変厚ゲート酸化物の構造は、拡散領域４１０が、ビットラインコンタクトを当該酸化物の上に形成していない点を除いて、図８ｂに示されている構造と同じである。
[0077]アクセストランジスタは、ゲート酸化物７０４の上にある多結晶シリコンゲート７０２を有している。共有拡散領域４１０がゲート酸化物７０４の一方の側に形成されている。もう１つの拡散領域７０６がゲート酸化物７０４のもう一方の側に形成されており、これは、ビットラインコンタクト７０８を当該拡散領域の上に形成している。両方の拡散領域は、ゲート酸化物７０４の垂直縁部に隣接したＬＤＤ領域を有することができる。当業者は、拡散領域７０６は拡散領域４１０と同様にドープ可能であるが、使用される所望の動作電圧に応じて異なる仕様でドープされてもよい点を理解するであろう。
[0078]上述のように、可変厚ゲート酸化物４０２は、厚型ゲート酸化物エリアおよび薄型ゲート酸化物エリアを有する。ゲート酸化物７０４の厚さは、可変厚ゲート酸化物４０２の厚型ゲート酸化物エリアの厚さと同じになる。一実施形態では、アクセストランジスタは、高電圧トランジスタプロセス、あるいは可変厚ゲート酸化物４０２の厚型ゲート酸化物エリアを形成するために使用される同一プロセスを使用して製造可能である。多結晶シリコンゲート７０２は、多結晶シリコンゲート４０６と同時に形成可能である。
[0079]２トランジスタアンチヒューズメモリセルの動作は、上述の単トランジスタアンチヒューズセルの動作に類似している。アンチヒューズトランジスタのプログラミングは、ビットラインを接地に維持しつつ、ＶＣＰ多結晶シリコンラインに高電圧を印加することを要する。アクセストランジスタはオンにされて、（ビットラインを介して）共有拡散領域を接地に結合させる。
[0080]図１４は、本発明の実施形態にしたがった、図１３ａおよび１３ｂの２トランジスタアンチヒューズメモリセルからなるメモリアレイの平面レイアウトである。メモリアレイはメモリセルを行列に配置しており、ここでは、連続多結晶シリコンラインとして形成されている多結晶シリコンゲート４０６は各アンチヒューズメモリセルのアクティブエリア４１６を１列に延びている。各多結晶シリコンラインは、論理セルプレートＶＣＰ０、ＶＣＰ１、ＶＣＰ２およびＶＣＰ３と関連付けられている。多結晶シリコンゲート７０２は、各アンチヒューズメモリセルのアクティブエリア４１６を１列に延びる連続多結晶シリコンラインとして形成されている。これらの多結晶シリコンラインは、論理ワードラインＷＬ０、ＷＬ１、ＷＬ２およびＷＬ３と関連付けられる。ここに示されている実施形態では、各アクティブエリア４１６は２対の多結晶シリコンゲート４０６／７０２を有しているため、同一のビットラインコンタクト７０８およびアクティブエリア４１６を共有する２つのアンチヒューズトランジスタを形成することができる。
[0081]薄型ゲート酸化物が成長されるエリアを定義するためのＯＤ２マスク５１３における開口７１０は矩形であり、当該開口の４つのコーナーの各々が４つのアンチヒューズトランジスタアクティブエリア４１６のコーナーエリアと重複するようにサイズ設定および位置決めされているため、薄型ゲート酸化物エリア４１８を定義することができる。図１０の実施形態について説明されている同一の相対的マスク重複基準は本実施形態にも適用する。矩形開口７１０の寸法は、水平に隣接するアクティブエリア４１６間の間隔と、垂直に隣接するアクティブエリア４１６間の間隔とに基づいて選択されるため、開口７１０のコーナーと、アクティブエリア４１６を定義するための拡散マスクとの重複領域は、製造技術の最小特徴サイズ以下である。
[0082]図１４の実施形態は、個別に制御されたセルプレートＶＣＰ０、ＶＣＰ１、ＶＣＰ２およびＶＣＰ３を有するように構成されており、このことは未選択セルの不用意なプログラミングを防止するように制御の改良を見込んでいる。代替実施形態では、ＶＣＰ０、ＶＣＰ１、ＶＣＰ２およびＶＣＰ３は共通ノードに接続可能である。このような実施形態では、特定のプログラミングシーケンスが、未選択セルの不用意なプログラミングを防止するために使用される。代替実施形態のプログラミングシーケンスは、すべてのワードラインおよびビットラインを高電圧レベルにプリチャージすることから開始し、これに続いて、共通セルプレートをプログラミング電圧ＶＰＰに駆動する。例えば図１３の実施形態を使用すると、これは、拡散領域４１０の高電圧レベルへのプリチャージをもたらす。プログラミングされるワードラインは、他のワードラインすべてを選択しないことによって、つまり他のワードラインすべてを、例えば低電圧レベルに駆動することによって選択される。そして、選択されたメモリセルに接続されているビットライン電圧は、例えば接地等の低電圧レベルに駆動される。
[0083]図１５は、本発明の代替実施形態にしたがった、２トランジスタアンチヒューズメモリセルからなるメモリアレイの平面レイアウトである。図１５のメモリアレイは、ＯＤ２マスク５１３を具備するダイアモンド状開口７１２が、可変厚ゲート酸化物の薄型ゲート酸化物エリアを定義するために使用される点を除いて、図１４のメモリアレイに等しい。図１２の実施形態について説明されている同一の相対的マスク重複基準は本実施形態に適用される。
[0084]本発明の既に開示された実施形態では、厚型ゲート酸化物セグメントのうちの１つが、チャネル領域の一方の端部からチャネル領域のもう一方の端部に延びる長さを有している。代替実施形態によると、この厚型ゲート酸化物セグメントの長さは、チャネル領域の全長にわたって延びないようにわずかに短縮されている。図１６は、本発明の代替実施形態にしたがったアンチヒューズトランジスタの平面レイアウトである。図１６において、アンチヒューズトランジスタ８００はアクティブエリア８０２と、多結晶シリコンゲート８０４と、ビットラインコンタクト８０６とを含む。多結晶シリコンゲート８０４の下のアクティブエリア８０２はアンチヒューズトランジスタ８００のチャネル領域である。本実施形態では、ＯＤ２マスク８０８は、厚型酸化物が形成されるエリアを定義しており、薄型ゲート酸化物が成長されるアクティブエリア８０２と重複する「Ｌ」型開口８０９を含んでいる。本実施形態は、１つの厚型ゲート酸化物セグメント（つまり５０８）が、チャネル領域の上縁部と、隣接する厚型ゲート酸化物セグメント（つまり５１０）の第２の所定距離の位置との間の第１の所定距離の位置に延びる点をのぞいて、図９の実施形態に類似している。したがって、薄型ゲート酸化物は、第１の所定距離の位置とチャネル領域の上縁部の間、かつ第２の所定距離の位置とチャネル領域の上縁部の間に成長されることになる。
[0085]アンチヒューズトランジスタの上述の実施形態は一定幅のチャネル領域を有する。さらなる実施形態によると、チャネル領域は、チャネル領域の長さにわたる可変幅を有することができる。図１７ａは、本発明の代替実施形態にしたがったアンチヒューズトランジスタの平面レイアウトである。図１７ａにおいて、アンチヒューズトランジスタ８５０は、アクティブエリア８５２と、多結晶シリコンゲート８５４とビットラインコンタクト８５６とを含む。多結晶シリコンゲート８５４の下のアクティブエリア８５２は、アンチヒューズトランジスタ８５０のチャネル領域である。本実施形態では、ＯＤ２マスク８５８は、厚型酸化物が形成されるエリアを定義し、薄型ゲート酸化物が成長されるアクティブエリア８５２に重複する矩形開口８５９を含んでいる。多結晶シリコンゲート８５４の下のアクティブエリアは「Ｌ」型であり、矩形開口８５９は、所定距離の位置でチャネル領域の上縁部に終端する底縁部を有する。
[0086]図１７ｂは、チャネル領域の厚型ゲート酸化物セグメントを図示するために、多結晶シリコンゲート８５４に陰影をつけずに、同一のアンチヒューズトランジスタ８５０を示している。本実施形態では、第１の厚型ゲート酸化物セグメント８６０は、チャネル領域の拡散縁部から、矩形開口８５９の底縁部によって定義された第１の所定距離の位置まで延びる。第２の厚型ゲート酸化物セグメントはＬ型であり、２つのサブセグメント８６２および８６４を含む。当業者は、サブセグメントの図示は、構成要素の矩形形状への厚型ゲート酸化物セグメント形状の視覚破壊であることを理解するであろう。サブセグメント８６２はチャネル領域の拡散縁部から第１の所定距離の位置に延びるのに対して、サブセグメント８６４はチャネル領域の拡散縁部から第２の所定距離の位置まで延びる。第２の所定距離の位置は、第１の所定距離の位置とチャネル領域の拡散縁部の間である。薄型ゲート酸化物領域は第１の厚型ゲート酸化物セグメント８６０およびサブセグメント８６２の第１の所定距離の位置からチャネル領域の上縁部に延びる。
[0087]図１８ａは、本発明の代替実施形態にしたがったアンチヒューズトランジスタの平面レイアウトである。図１８ａにおいて、アンチヒューズトランジスタ８８０は、図１７の特徴と同じ特徴を含む。本実施形態では、多結晶シリコンゲート８５４の下のアクティブエリアは「Ｔ」型であり、矩形開口８５９は、チャネル領域の上縁部から所定距離の位置で終端する底縁部を有する。図１８ｂは、チャネル領域の厚型ゲート酸化物セグメントを図示するために、多結晶シリコンゲート８５４に陰影をつけることなく同じアンチヒューズトランジスタ８８０を示している。
[0088]本実施形態では、第１の厚型ゲート酸化物セグメントおよび第２のゲート酸化物セグメントがある。第１の厚型ゲート酸化物セグメントはＬ型であり、２つのサブセグメント８８４および８８６を含む。第２の厚型ゲート酸化物セグメントはＬ型であり、２つのサブセグメント８８８および８９０を含む。サブセグメント８８６はチャネル領域の拡散縁部から第１の所定距離の位置まで延びており、この第１の所定距離の位置は、矩形開口８５９の底縁部に対応する。サブセグメント８８４はチャネル領域の拡散縁部から第２の所定距離の位置まで延びており、この第２の所定距離の位置は、第１の所定距離の位置とチャネル領域の拡散縁部の間である。第２の厚型ゲート酸化物セグメントのサブセグメント８８８および８９０は、それぞれサブセグメント８８４および８８６と等しく構成されている。薄型ゲート酸化物領域は、サブセグメント８８６および８９０の第１の所定距離の位置からチャネル領域の上縁部に延びる。
[0089]図１７ａおよび１８ａの上述の実施形態では、薄型ゲート酸化物エリアは矩形開口８５９の底縁部からチャネル領域の上縁部に延びる。チャネル領域は可変幅を有しており、この場合、拡散縁部に近接する部分はチャネル領域の上縁部に近接する部分より大きいため、薄型ゲート酸化物エリアの全体は、図５ａに示されているアンチヒューズの実施形態より小さくすることもできる。さらなる実施形態によると、図１７ａおよび１８ａのアンチヒューズトランジスタの実施形態の薄型ゲート酸化物は、図９および１１に示されている矩形またはダイアモンド状開口を有するＯＤ２マスクを適用することによって、さらに最小化される。
[0090]図１９は、本発明の代替実施形態にしたがったアンチヒューズトランジスタの平面レイアウトである。アンチヒューズトランジスタ９００は、ＯＤ２マスク９０２が、薄型ゲート酸化物エリア９０６を図示するように成形および位置決めされている矩形開口９０４を含むことを除いて、図１７ｂのアンチヒューズトランジスタ８５０に類似している。ここに示されている実施形態では、厚型ゲート酸化物は、サブセグメント８６２および８６４を有する第１の厚型ゲート酸化物セグメント９０８および第２の厚型ゲート酸化物セグメントを備える。サブセグメント８６２および８６４は図１７ｂの実施形態のサブセグメントと同じである。しかしながら、矩形開口９０４とチャネル領域の重複コーナーゆえに、第１の厚型ゲート酸化物セグメント９０８は、拡散縁部からチャネル長の所定距離の位置まで延びるにすぎない。したがって、厚型ゲート酸化物セグメント９０８はサブセグメント８６２より長さが短い。したがって、アンチヒューズトランジスタ９００は、図１７ａの実施形態よりも小さな薄型ゲート酸化物エリアを有する。矩形開口９０４を具備するＯＤ２マスク９０２の用途は、同一結果を有する図１８ｂのアンチヒューズトランジスタ８８０に適用可能である。
[0091]アンチヒューズトランジスタ８５０および８８０の薄型ゲート酸化物エリアのさらなる縮小は、図１１に図示されているように、ＯＤ２マスクのダイアモンド状開口を適用することによって得られる。図２０は、本発明の代替実施形態にしたがったアンチヒューズトランジスタの平面レイアウトである。アンチヒューズトランジスタ９５０は、ＯＤ２マスク９５２が、薄型ゲート酸化物エリア９５６を図示するように成形および位置決めされている矩形開口９５４を含む点を除いて、図１８ｂのアンチヒューズトランジスタに８８０類似している。ここに示されている実施形態では、厚型ゲート酸化物は、第１および第２の厚型ゲート酸化物セグメントを備える。第１の厚型ゲート酸化物セグメントは、図１８ｂの実施形態と同一のサブセグメント８８８および８９０を含む。第２の厚型ゲート酸化物セグメントはサブセグメント９５８および９６０を含む。
[0092]ダイアモンド状開口９５４およびチャネル領域の重複ゆえに、第２の厚型ゲート酸化物サブセグメント９６０は、拡散縁部からチャネル長の所定距離の位置まで延びるにすぎず、この所定距離の位置はダイアモンド状開口９５４の対角縁部によって定義されている。したがって、アンチヒューズトランジスタ９５０は、図１９の実施形態よりも小さな薄型ゲート酸化物エリアを有することができる。ダイアモンド状開口９５４を有するＯＤ２マスク９５２の用途は、同一結果を有する図１７ｂのアンチヒューズトランジスタ８５０に適用可能である。サブセグメント９５８および９６０の寸法は、開口９５４の対角縁部が、サブセグメント９５８によってカバーされているチャネル領域と重複しないように選択されている点に留意されたい。
[0093]ＯＤ２マスクの矩形およびダイアモンド状開口が開示されているが、他の開口形状も、同様に効果的に使用可能である。例えば、ＯＤ２マスクの開口は六角形、八角形、あるいはＯＰＣが付加された後には略円形であってもよい。さらに、矩形開口は、多結晶シリコンゲートに対する任意の角度で回転可能である。
[0094]図１６〜２０の上述の実施形態は、単トランジスタアンチヒューズメモリセルを目的としている。図１６〜２０の実施形態は２トランジスタアンチヒューズセルに適用可能であり、この場合アクセストランジスタが、アンチヒューズトランジスタと直列に形成されている。図２１〜２４は、薄型ゲート酸化物エリアが最小化されている２トランジスタアンチヒューズメモリセルの種々の実施形態を図示している。
[0095]図２１は、本発明の実施形態にしたがった２トランジスタアンチヒューズトランジスタの平面レイアウトである。
[0096]本発明のさらなる実施形態によると、アクセストランジスタは、２トランジスタアンチヒューズセルを提供するために、アンチヒューズトランジスタと直列に形成可能である。図１３ａおよび１３ｂは、チャネル領域が可変幅を有する本発明の実施形態にしたがった２トランジスタアンチヒューズメモリセルの図である。２トランジスタアンチヒューズメモリセル１０００は、図１３ａの２トランジスタセル７００に類似している。アクセストランジスタはアクティブエリア１００２と、多結晶シリコンゲート１００４と、ビットラインコンタクト１００６とを含む。アンチヒューズトランジスタは、アクティブエリア１００２と、多結晶シリコンゲート１００８とを含む。共通ソース／ドレイン拡散領域１０１０はアクセストランジスタとアンチヒューズトランジスタで共有される。厚型ゲート酸化物エリアおよび薄型ゲート酸化物エリアを有する可変厚ゲート酸化物は多結晶シリコンゲート１００８の下にあり、チャネル領域をカバーしている。ＯＤ２マスク１０１２は、厚型ゲート酸化物が形成されるエリアを図示しており、また、薄型ゲート酸化物が成長されるアクティブエリア８５２に重複する矩形開口１０１３を含んでいる。薄型ゲート酸化物エリア１０１４は、矩形開口１０１３の底縁部とチャネル領域の上縁部間のチャネル領域をカバーする。
[0097]図２１において、アンチヒューズトランジスタのチャネル領域は可変幅を有している。図２２の実施形態では、アンチヒューズトランジスタのチャネル領域は一定の幅を有しているが、アクティブエリアの残りの部分およびアクセストランジスタのチャネルよりは狭い幅である。より具体的には、共通ソース／ドレイン拡散領域１０５４が可変幅を有し、一定ではあるが、アクセストランジスタのチャネル領域よりも狭い幅を有するアンチヒューズトランジスタのチャネル領域をもたらすようにアクティブエリア１０５２が形成されている点を除いて、２トランジスタアンチヒューズメモリセル１０５０はメモリセル１０００に類似している。
[0098]図２３は、２トランジスタアンチヒューズメモリセルのさらに別の代替実施形態である。２トランジスタアンチヒューズメモリセル１１００は、アンチヒューズトランジスタが「Ｌ」型チャネル領域ではなく「Ｔ」型チャネル領域を有するようにアクティブエリア１１０２が成形されている点を除いて、図２１の２トランジスタアンチヒューズメモリセル１０００に類似している。図２４は、アンチヒューズトランジスタが一定幅のチャネル領域を有するように成形されたアクティブエリア１１５２を２トランジスタアンチヒューズメモリセル１１５０が有する点を除いて、図２３の実施形態に類似している。共通ソース／ドレイン拡散領域１１５４は、より狭い幅の部分を有するように、「Ｔ」型である。
[0099]図２１〜２４の２トランジスタアンチヒューズメモリセルの実施形態は、アンチヒューズトランジスタの薄型ゲート酸化物エリアを最小化するように位置決めされた矩形またはダイアモンド状開口を有するＯＤ２マスクを使用可能である。
[00100]ここに説明されている実施形態に示されているように、単トランジスタアンチヒューズメモリセルと、信頼性の高い２トランジスタアンチヒューズメモリセルは、標準ＣＭＯＳプロセスを使用して製造可能である。アクティブエリアを定義するためのマスクとＯＤ２マスクのサイズは問題ではないが、特定のエリア間に位置決めされた重複は、プロセス技術の最小特徴サイズ未満のサイズの薄型酸化物エリアをもたらす可能性がある。
[00101]より具体的には、標準ＣＭＯＳプロセスは、ここに説明されているアンチヒューズメモリセル実施形態の種々の特徴を定義するために１セットのマスクを必要とする。各マスクは、定義される特徴に応じて、異なる品質グレードを有することになる。概して、高グレードのマスクが、より小型の特徴を定義するために使用される。標準ＣＭＯＳプロセスで使用されているマスクグレードの一例は以下の通りであり、この場合は、大きい数字ほど高グレードのマスクを示している。
１．Ｎ−ウェル、Ｐ−ウェル、Ｖｔｐ、Ｖｔｎ、厚型ゲート酸化物（ＯＤ２）マスク
２．ソース／ドレイン注入マスク
３．コンタクトビアマスク
４．メタル２層マスク
５．拡散、薄型酸化物、コンタクトおよびメタル１層マスク
６．多結晶シリコンマスク
[00102]例えばグレードレベル６の高グレードマスクと、例えばグレードレベル１の低グレードマスクの差は、マスクを作成するのに必要な良好なガラス、材料、あるいは良好なプリント機器の使用である。高精度を必要としない特徴もあるが、必要とする特徴もあるため、異なるマスクグレードが使用されている。理解されるように、高グレードマスクを生成するための労力およびコストは、低グレードマスクに必要とされるよりも実質的に大きい。例えば、最低グレードマスクは＄３ｋ〜＄５ｋ程度であるのに対して、最高グレードマスクは＄１００ｋ〜＄３００ｋ程度になりうる。
[00103]特定の特徴の設計ルールは、マスクによって定義された特徴の特定エリアがこの特定エリアをカバーするだけではなく、隣接特徴にいくらか重複することを保証するように設定されていることに留意されたい。事実、隣接する特徴は、注入が生じる場所を制御する。例えば、ＯＤ２形状は、拡散によって定義されるＩＯトランジスタエリアを完全にカバーする。したがって、実際のマスク形状がどこで終端するかは問題ではない。これは、ＯＤ２マスクが低グレード、ひいては低コストマスクである主な理由の１つであるが、これは、エラーの許容範囲があるためである。さらに、いくつかの整列マシーンは０．０６ミクロンの許容範囲を達成可能であるが、イオン注入マスクには十分と思われるため、０．１ミクロンで使用される。図４〜１５に示されているアンチヒューズトランジスタおよびメモリアレイを製造するために、マスク形状の端部は、薄型ゲート酸化物エリアを定義するのに重要である。通常のＣＭＯＳプロセスに使用される現行グレードのＯＤ２マスクは、上述のアンチヒューズメモリセルの薄型ゲート酸化物エリアを定義するために使用可能である。しかしながら、誤差範囲が考慮されるべきであるため、特定の最小サイズを有するメモリセルを得ることができる。
[00104]本発明の実施形態によると、図４〜１５のアンチヒューズメモリセルは、同一プロセスのソース／ドレイン注入（グレードレベル２）に使用されるマスクグレードに対応するグレードを有するＯＤ２マスクを使用して製造される。ＯＤ２マスクグレードは好ましくは、信頼性の高いより小型のメモリセルを達成するために、同一プロセスの拡散注入に使用されるマスクグレード（グレードレベル５）と等しい。したがって、高グレードＯＤ２マスクを使用することによって、より高密度のメモリアレイ、歩留まりの改良、性能の改良および高信頼性が得られる。精度は、マスクの整列が可能な限り最高の精度レベルで実行されるのを保証することによって、さらに改良される。高い整列精度は、優れたリソグラフィ機器、リソグラフィ方法および／または異なる光波長および異なるマスクタイプを使用して得られ、これらの組み合わせも可能である。
[00105]任意の高精度整列によるより高グレードのＯＤ２マスクの使用は、ここに開示されているアンチヒューズセル実施形態の利点を表す。より具体的には、高グレードＯＤ２マスクを使用してより正確に形成されたマスク形状の端部は、薄型酸化物エリアなどの特定の特徴を最小化するために使用されることが有利である。アンチヒューズトランジスタ５００および６００は、最小サイズの薄型ゲート酸化物エリア（５１２および６１０）を有しているはずなので、高グレードＯＤ２マスクの使用によって薄型ゲート酸化物エリアは、標準低グレードＯＤ２マスクによって製造された同一アンチヒューズセルの信頼性を改良するために最小化可能である。
[00106]図５ａの実施形態については、多結晶シリコンゲート１０６の下のＯＤ２形状の端部／縁部のより正確な重複は、多結晶シリコンゲートの下の薄型酸化物エリアの最小化を見込んでいる。とりわけ、薄型酸化物エリアは矩形であり、２つの対抗する辺は多結晶シリコンゲートの下のアクティブエリアの幅によって定義されており、別の２つの対抗する辺は、多結晶シリコンゲートの下のＯＤ２マスク形状端部と多結晶シリコンゲートの縁部によって定義されている。高精度整列の付加は、薄型酸化物エリアをさらに最小化する。
[00107]例えば、０．２０ミクロンの薄型酸化物エリア寸法について＋／−０．１ミクロン〜＋／−０．０６ミクロンの整列改良は、０．０４ミクロンのより薄型の酸化物寸法を見込んでいるため、寸法を０．１６ミクロンに縮小できる。これのみがアンチヒューズメモリセルの歩留まりおよび信頼性を改良するが、これは、歩留まりおよび信頼性の両方が薄型ゲート酸化物エリア全体に直接左右されるためである。歩留まりおよび信頼性の改良は、整列が９０ｎｍおよび６５ｎｍプロセスについて＋／−０．０８ミクロンに改良された場合にも見られる。高グレードＯＤ２マスクは、アンチヒューズトランジスタの薄型および厚型のゲート酸化物エリアを製造するために、図６に示されているプロセスで使用可能である。
[00108]本発明の、ここに記載されている実施形態は、薄型および厚型のゲート酸化物を有するアンチヒューズトランジスタについて説明している。当業者は、高度な半導体製造技術は、酸化物に加えて、または酸化物に代えて、薄型ゲート酸化物エリアを形成するために異なる誘電体材料を使用可能であることを理解するであろう。当業者は、アンチヒューズトランジスタの薄型ゲート酸化物エリアを定義するために使用されるＯＤ２マスクについて上述されたのと同様に、誘電体を堆積または成長させるためのマスクは、アクティブエリアに重複するように位置決めされた成形開口を有することができる点を理解するであろう。
[00109]当業者は、薄型ゲート酸化物エリアを定義するための開口を有するＯＤ２マスクは、各々が完全な開口を定義している、反復パターンでタイル貼りされた小型ユニットのサブマスク形状のアセンブリとすることができ、あるいは隣接するタイルの組み合わせがふさがれた開口をもたらすように、定義された開口の一部とすることもできる。
[00110]本発明の上述の実施形態は例示にすぎない。変更、修正および変形は、本発明の主旨から逸脱せずに、当業者によって特定の実施形態に対してなされてもよく、これは本明細書に添付されている請求項によってのみ定義される。

Claims (36)

  1. 基板上に形成されたアンチヒューズトランジスタであって、
    チャネル長を有するチャネル領域上の多結晶シリコンゲートと、
    前記チャネル領域の第１の端部に位置する拡散領域と、
    前記チャネル領域の第２の端部に位置する電界酸化物領域と、
    前記多結晶シリコンゲートと前記基板との間の可変厚ゲート酸化物と
    を備え、
    前記可変厚ゲート酸化物が、
    前記チャネル領域の前記第１の端部から前記チャネル長の第１の所定距離の位置まで延びる第１の厚型ゲート酸化物セグメントと、
    前記チャネル領域の前記第１の端部から前記チャネル長の前記第１の所定距離と異なる第２の所定距離の位置まで延びる前記第１の厚型ゲート酸化物セグメントに隣接する第２の厚型ゲート酸化物セグメントであって、前記第１の厚型ゲート酸化物セグメントおよび前記第２の厚型ゲート酸化物セグメントが前記チャネル領域の幅をカバーするようにサイズ設定されている第２の厚型ゲート酸化物セグメントと、
    前記第２の所定距離の位置から前記チャネル領域の前記第２の端部まで延びる薄型ゲート酸化物部分と
    を有する、アンチヒューズトランジスタ。
  2. 前記第２の厚型ゲート酸化物セグメントが、前記第１の厚型ゲート酸化物セグメントに隣接する、三角形の第３のゲート酸化物セグメントを含んでおり、前記第２の所定距離の位置は、前記第３のゲート酸化物セグメントの対角縁部によって定義される、請求項１に記載のアンチヒューズトランジスタ。
  3. 前記第１の所定距離の位置が、前記チャネル領域の前記第１の端部と前記チャネル領域の前記第２の端部との間である、請求項１に記載のアンチヒューズトランジスタ。
  4. 前記第２の所定距離の位置が、前記第１の所定距離の位置と前記チャネル領域の前記第１の端部との間である、請求項３に記載のアンチヒューズトランジスタ。
  5. 前記第１の所定距離の位置が前記チャネル領域の前記第２の端部に対応し、前記第２の所定距離の位置が、前記第１の所定距離の位置と前記チャネル領域の前記第１の端部との間である、請求項１に記載のアンチヒューズトランジスタ。
  6. 基板上に形成されたアンチヒューズトランジスタであって、
    チャネル長を有するチャネル領域上の多結晶シリコンゲートと、
    前記チャネル領域の第１の端部に位置する拡散領域と、
    前記チャネル領域の第２の端部に位置する電界酸化物領域と、
    前記多結晶シリコンゲートと前記基板との間の可変厚ゲート酸化物と
    を備え、
    前記可変厚ゲート酸化物が、
    前記チャネル領域の前記第１の端部から前記チャネル長の第１の所定距離の位置まで延びる第１の厚型ゲート酸化物セグメントと、
    前記チャネル領域の前記第１の端部から前記チャネル長の第２の所定距離の位置まで延びる前記第１の厚型ゲート酸化物セグメントに隣接する第２の厚型ゲート酸化物セグメントであって、前記第１の厚型ゲート酸化物セグメントおよび前記第２の厚型ゲート酸化物セグメントが前記チャネル領域の幅をカバーするようにサイズ設定されている第２の厚型ゲート酸化物セグメントと、
    前記第２の所定距離の位置から前記チャネル領域の前記第２の端部まで延びる薄型ゲート酸化物部分と
    を備え、
    前記チャネル領域が、前記チャネル領域の前記第１の端部と前記第２の端部との間の可変幅を有する、アンチヒューズトランジスタ。
  7. 前記第１の厚型ゲート酸化物セグメントが、前記チャネル領域の前記第１の端部から第３の所定距離の位置まで延びる第１のサブセグメントと、前記チャネルの前記第１の端部から前記第１の所定距離の位置まで延びる第２のサブセグメントとを含み、前記第３の所定距離の位置は、前記チャネル領域の前記第１の端部と前記第１の所定距離の位置との間である、請求項６に記載のアンチヒューズトランジスタ。
  8. 前記第１の所定距離の位置および前記第２の所定距離の位置が等しい、請求項７に記載のアンチヒューズトランジスタ。
  9. 前記第２の厚型ゲート酸化物セグメントが、前記チャネル領域の前記第１の端部から第４の所定距離の位置まで延びる第３のサブセグメントと、前記チャネルの前記第１の端部から前記第２の所定距離の位置まで延びる第４のサブセグメントとを含み、前記第４の所定距離の位置は、前記チャネル領域の前記第１の端部と前記第２の所定距離の位置との間である、請求項７に記載のアンチヒューズトランジスタ。
  10. 前記第１の所定距離の位置が前記第２の所定距離の位置に同じである、請求項９に記載のアンチヒューズトランジスタ。
  11. 前記第３の所定距離の位置および前記第２の所定距離の位置が同じである、請求項９に記載のアンチヒューズトランジスタ。
  12. 前記第２の所定距離の位置が、前記第１の所定距離の位置と前記第４の所定距離の位置との間である、請求項９に記載のアンチヒューズトランジスタ。
  13. 前記第２の厚型ゲート酸化物セグメントが、前記チャネル領域の前記第１の端部から第３の所定距離の位置まで延びる第１のサブセグメントと、前記チャネルの前記第１の端部から前記第２の所定距離の位置まで延びる第２のサブセグメントとを含んでおり、前記第３の所定距離の位置が、前記チャネル領域の前記第１の端部と前記第２の所定距離の位置との間である、請求項６に記載のアンチヒューズトランジスタ。
  14. 前記第２のサブセグメントが、前記第１の厚型ゲート酸化物セグメントに隣接する、三角形の第３のゲート酸化物セグメントを含んでおり、前記第２の所定距離の位置が前記第３のゲート酸化物セグメントの対角縁部によって定義される、請求項１３に記載のアンチヒューズトランジスタ。
  15. 前記薄型ゲート酸化物部分が、プロセス技術の最小特徴サイズ未満の少なくとも１つの寸法を有する、請求項１に記載のアンチヒューズトランジスタ。
  16. 第２のチャネル領域を定義するために、前記第１の拡散領域から間隔をあけられた第２の拡散領域と、
    前記第２のチャネル領域上の第２の多結晶シリコンゲートと、
    前記多結晶シリコンゲートと前記第２のチャネル領域との間の厚型ゲート酸化物であって、前記第１の厚型ゲート酸化物セグメントと等しい厚さを有する厚型ゲート酸化物と
    をさらに含む、請求項１に記載のアンチヒューズトランジスタ。
  17. 前記第２の拡散領域が可変幅を有しており、前記チャネル領域は、前記第２の拡散領域の狭い部分に対応する第１の幅と、前記第２の拡散領域の広い部分に対応する第２の幅を有する、請求項１６に記載のアンチヒューズトランジスタ。
  18. 第２のチャネル領域を定義するために、前記第１の拡散領域から間隔をあけられた第２の拡散領域と、
    前記第２のチャネル領域上の第２の多結晶シリコンゲートと、
    前記多結晶シリコンゲートと前記第２のチャネル領域との間の厚型ゲート酸化物であって、前記第１の厚型ゲート酸化物セグメントと等しい厚さを有する厚型ゲート酸化物とをさらに含む、請求項６に記載のアンチヒューズトランジスタ。
  19. 基板上に形成された不揮発性メモリセルであって、
    可変厚ゲート酸化物上に第１の多結晶シリコンゲートを有するアンチヒューズトランジスタであって、前記可変厚ゲート酸化物が厚型ゲート酸化物部分および薄型ゲート酸化物部分であって前記薄型ゲート酸化物部分より厚い酸化物に囲まれた薄型ゲート酸化物部分を有するアンチヒューズトランジスタと、
    前記アンチヒューズトランジスタを選択的にビットラインに結合させるためのアクセストランジスタであって、固定厚ゲート酸化物上に第２の多結晶シリコンゲートを有するアクセストランジスタであって、前記固定厚ゲート酸化物および前記厚型ゲート酸化物部分が等しい厚さを有するアクセストランジスタと
    を備える、不揮発性メモリセル。
  20. 前記可変厚ゲート酸化物が、
    チャネル領域の第１の端部から前記チャネル領域の第２の端部に延びる第１の厚型ゲート酸化物セグメントであって、前記チャネル幅未満の第１の幅を有する第１の厚型ゲート酸化物セグメントと、
    前記チャネル領域の前記第１の端部から前記チャネル長の所定距離の位置まで延びる前記第１の厚型ゲート酸化物セグメントに隣接する第２の厚型ゲート酸化物セグメントであって、前記チャネル幅と前記第１の幅の差に等しい第２の幅を有する第２の厚型ゲート酸化物セグメントと、
    前記所定距離の位置から前記チャネル領域の前記第２の端部に延びる薄型ゲート酸化物部分と
    を含む、請求項１９に記載の不揮発性メモリセル。
  21. 前記第１の厚型ゲート酸化物セグメントおよび前記第２の厚型ゲート酸化物セグメントに隣接する、三角形の第３のゲート酸化物セグメントをさらに含む、請求項２０に記載の不揮発性メモリセル。
  22. 基板上に形成されたアンチヒューズトランジスタであって、
    チャネル長およびチャネル幅を有するチャネル領域上の多結晶シリコンゲートと、
    前記チャネル領域の第１の端部に位置する拡散領域と、
    前記チャネル領域の第２の端部に位置する電界酸化物領域と、
    前記多結晶シリコンゲートと前記基板との間の可変厚ゲート酸化物であって、厚型ゲート酸化物部分と、前記多結晶シリコンゲートと前記基板との間に導電性リンクを形成するように可溶性を有する薄型ゲート酸化物部分と、を有する可変厚ゲート酸化物であって、前記薄型ゲート酸化物部分が、プロセス技術の最小特徴サイズ未満の複数の寸法を有する可変厚ゲート酸化物と
    を備える、アンチヒューズトランジスタ。
  23. 前記薄型ゲート酸化物部分が矩形である、請求項２２に記載のアンチヒューズトランジスタ。
  24. 前記矩形の第１の辺および第２の辺が前記厚型ゲート酸化物部分によって境界設定され、前記矩形の第３の辺および第４の辺が前記チャネル領域によって境界設定される、請求項２３に記載のアンチヒューズトランジスタ。
  25. 前記薄型ゲート酸化物部分が三角形である、請求項２２に記載のアンチヒューズトランジスタ。
  26. 前記三角形の第１の辺および第２の辺が前記チャネル領域によって境界設定され、前記三角形の対角辺が前記厚型ゲート酸化物部分によって境界設定される、請求項２５に記載のアンチヒューズトランジスタ。
  27. 多結晶シリコンゲートの下に厚型ゲート酸化物エリアおよび薄型ゲート酸化物エリアを有するアンチヒューズトランジスタを形成する方法であって、
    ａ）前記アンチヒューズトランジスタのアクティブエリアで中間酸化物を成長させるステップと、
    ｂ）ソース／ドレイン注入定義マスク以上のグレードを有する酸化物定義マスクによって定義された前記アクティブエリアの領域から前記中間酸化物を除去するステップと、
    ｃ）前記酸化物定義マスクによって定義された前記アクティブエリアの領域で薄型酸化物を成長させるステップであって、前記薄型酸化物が前記薄型酸化物より厚い酸化物によって囲まれているステップと
    を備える、方法。
  28. 前記酸化物定義マスクが、拡散注入マスクに対応するグレードを有する、請求項２７に記載のアンチヒューズトランジスタを形成する方法。
  29. 前記酸化物定義マスクが、前記エリアを定義するために、前記多結晶シリコンゲートの下のアクティブエリアコーナーに重複する開口を含む、請求項２７に記載のアンチヒューズトランジスタを形成する方法。
  30. 前記開口が矩形であり、少なくとも２つの異なるアンチヒューズトランジスタに対応するアクティブエリアコーナーに各コーナーを重複させるように寸法設定されている、請求項２９に記載のアンチヒューズトランジスタを形成する方法。
  31. 前記酸化物定義マスクが、前記エリアを定義するために、前記多結晶シリコンゲートの下のアクティブエリアコーナーに重複する前記多結晶シリコンゲートに対して角度付けられた縁部を有する開口を含む、請求項２７に記載のアンチヒューズトランジスタを形成する方法。
  32. 前記開口が、少なくとも２つの異なるアンチヒューズトランジスタに対応するアクティブエリアコーナーに各縁部を重複させるように寸法設定されたダイアモンド形状を含む、請求項３１に記載のアンチヒューズトランジスタを形成する方法。
  33. 前記酸化物定義マスクが、前記エリアを定義するために、前記多結晶シリコンゲートの下の前記アクティブエリアに重複する縁部を有する矩形を含んでおり、前記エリアが、前記アクティブエリアの幅に対応する幅を有する、請求項２７に記載のアンチヒューズトランジスタを形成する方法。
  34. 前記除去するステップが、最高精度許容範囲を使用する整列マシーンに前記酸化物定義マスクを整列させる工程を含む、請求項２７に記載のアンチヒューズトランジスタ形成方法。
  35. 前記薄型酸化物を成長させるステップが、前記厚型ゲート酸化物エリアを形成するために、前記中間酸化物上に前記薄型酸化物を成長させる工程を含む、請求項２７に記載のアンチヒューズトランジスタを形成する方法。
  36. 前記薄型酸化物を成長させるステップが、前記アンチヒューズトランジスタに隣接するアクセストランジスタに対してゲート酸化物を形成するために、前記中間酸化物上に前記薄型酸化物を成長させる工程を含む、請求項３５に記載のアンチヒューズトランジスタを形成する方法。
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