KR100987399B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
유기 반도체 분자를 재료로 하여 형성되는 도전로가 신규한 구조를 가지고, 높은 이동도를 나타내는 반도체 장치 및 그 제조 방법이다. 4,4′-비페닐디티올 등의 유기 반도체 분자(9)의 양단에 있는 관능기에 의해, Au 등의 도체 또는 반도체로 이루어지는 미립자(8)와 유기 반도체 분자(9)를 번갈아 결합시켜, 미립자(8) 내의 도전로와 유기 반도체 분자(9) 내의 도전로가 2차원 또는 3차원적으로 연결된 네트워크 형상의 도전로를 형성한다. 이 도전로에는, 분자 사이의 전자 이동이 포함되지 않고, 이동도가 분자 사이의 전자 이동에 의해 제한되는 일이 없기 때문에, 유기 반도체 분자 내의 주쇄에 따른 (분자의 축 방향의) 도전로의 이동도, 예를 들면 비국재화된 π전자에 의한 높은 분자 내 이동도를 최대한으로 이용할 수가 있다.
Description
본 발명은 도체 또는 반도체로 이루어지는 미립자와 유기 반도체 분자에 의해 도전로가 형성되어 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
박막 트랜지스터(Thin Film Transistor; 이하, TFT로 약기한다)는, 전자회로, 특히 디스플레이 등의 액티브 매트릭스 회로에 있어서의 스위칭 소자로서 널리 이용되고 있다.
현재, 대부분의 TFT는 반도체층(채널층)으로서 비정질 실리콘(a-Si) 또는 다결정 실리콘(Poly-Si)을 이용하는 Si계 무기 반도체 트랜지스터이다. 이것들의 제조는 반도체층의 형성에 플라즈마 화학기상성장법(Chemical Vapor Deposition; 이하, CVD로 약기한다) 등을 이용하기 때문에 프로세스 코스트가 비싸다. 또한, 350 ℃ 정도의 고온에서의 열처리가 필요하다는 것에서, 프로세스 코스트가 비싸짐과 동시에 기판이 제약된다.
근래. 저비용의 프로세스로 제조할 수 있고, 플라스틱 등의 내열성이 없는 플렉시블한 기판 등으로 제막하는 것이 가능하다는 것에서, 유기 반도체 재료를 이용한 유기 반도체 트랜지스터의 개발이 활발히 실행되고 있다.
유기 반도체 재료는 스핀 코팅이나 침지 등 보다 저비용으로 낮은 온도하에서의 TFT의 제작이 가능한 반면, TFT의 특성 지표인 이동도는 전형적인 값으로서 10-3∼1㎠/Vs가 얻어지는 것에 지나지 않는다.(C. D. Dimitrakopoulos 등, Adv. Mater. (2002), 14, 99). 이 값은 a-Si의 이동도인 수 ㎠/Vs나 Poly-Si의 이동도인 약 100㎠/Vs에 비해 낮고, 디스플레이용 TFT에서 요구되는 이동도 1∼3㎠/Vs에 도달해 있지 않다. 따라서, 이동도의 개선이 유기 반도체 재료의 큰 과제로 되고 있다.
유기 반도체 재료의 이동도는 분자 내의 전하 이동 및 분자 사이의 전하 이동에 의해 결정된다.
분자 내의 전하 이동은 전자가 비국재화되어 공역계를 형성함으로 인해 가능하게 된다. 분자 사이의 전하의 이동은, 분자 사이의 결합, 반데르발스력에 의한 분자 궤도의 중첩에 의한 전도, 또는 분자 사이의 트랩 준위를 거친 홉핑 전도에 의해 실행된다.
이 경우, 분자 내에서의 이동도를 μ-intra, 분자 사이의 결합에 의한 이동도를 μ-inter, 분자 사이의 홉핑 전도의 이동도를 μ-hop로 하면, μ-intra≫μ-inter≫μ-hop의 관계가 있다. 유기 반도체 재료에서는, 느린 분자 사이의 전하 이동이 전체적으로서의 이동도를 제한하고 있기 때문에, 전하의 이동도가 작아지고 있다.
유기 반도체의 이동도를 개선하기 위해 여러가지 검토가 이뤄지고 있다.
예를 들면, 유기 반도체 재료의 펜타센 박막을 진공증착법으로 형성하는 경 우, 증착의 퇴적 속도를 극단적으로 억제하고, 게다가 또한 기판 온도를 실온으로 억제함으로써 분자의 배향성을 향상시키고, 이동도로서 O.6㎠/Vs를 달성하고 있다(예를 들면, C. D. Dimitrakopoulos 등, IBM J. Res. & Dev. (2001), 45, 11 참조.).
이것은 재료의 결정성을 좋게 하여 분자 사이의 홉핑 전도를 억제함으로써 이동도의 개선을 목표로 하는 것이다. 이동도의 개선은 있지만 분자 사이의 이동이 전체적으로서의 이동도를 제한하고 있다는 것에는 변함이 없고, 만족할 수 있을 정도의 큰 이동도는 얻어지지 않고 있다.
적극적으로 분자 내에서의 전하 이동을 이용하는 유기 반도체 트랜지스터로서, 루센트 테크놀리지사로부터 Self-Assembled Monolayer Field-Effect Transistor(SAMFET)가 제안되어 있다. 이 방법에서는 자기 조직화에 의해 단분자막으로 이루어지는 반도체층을 소스 전극과 드레인 전극 사이에 형성하고, 게이트 길이 1.5㎚의 FET를 실현하고 있다.
이 방법에서는 소스 전극과 드레인 전극을 잇는 방향으로 배향한 단분자층에서 채널을 형성하고 있기 때문에, 채널 내에서의 전하의 이동은 분자 내에서의 이동 뿐이고, 이 결과, Poly-Si 이상의 이동도 290㎠/Vs를 달성하고 있다(예를 들면, J. H. Schoen 등, Nature(2001), 413, 713; Appl. Phys. Lett. (2002), 80, 847 참조.).
그러나, 이 채널 구조에서는 게이트 길이가 단분자막의 두께로 결정되기 때문에, 게이트 길이가 수㎚로 매우 짧으며, 그 때문에 소스ㆍ드레인 사이의 내압(耐 壓)이 낮아져 구동 전압을 높게 취할 수 없다는 불합리한 면이 있다. 또한, 단분자막을 파괴시키지 않도록 단분자막 위의 전극 형성에는 기판 온도를 -172℃∼-30℃로 냉각할 필요가 있어 프로세스 코스트가 비싸지는 등, 이 방법은 실용적이지 못하다.
또한, 유기/무기 혼성 재료를 이용한 채널 재료가 인터내셔널ㆍ비지니스ㆍ머신즈(IBM)사로부터 제안되어 있다(예를 들면, 일본 특개2000-260999호 공보 참조.). 이 방법에서는, 무기 성분과 유기 성분이 층상 구조를 형성하고, 무기의 결정성 고체의 높은 캐리어 이동도 특성을 이용하는 한편, 유기 성분이 무기 재료의 자기 조직화를 촉진시키는 기능을 이용하여, 저온 처리 조건하에서 기판에 재료를 부착하는 것을 가능하게 한다.
이동도로서 1∼lOO㎠/Vs가 기대되고 있지만, 실제로 달성된 이동도는 O.25㎠/Vs이다. 이것은, 일반적으로 스핀 코팅으로 형성된 유기 반도체보다 높은 이동도이지만, 증착 등으로 형성된 유기 반도체와 동일한 정도이며, a-Si 이상의 이동도는 얻어지지 않고 있다.
본 발명은, 상기와 같은 사정을 감안하여 이루어진 것으로, 그 목적은 유기 반도체 분자를 재료로 하여 형성되는 도전로가 신규한 구조를 가지고, 높은 이동도를 나타내는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
즉, 본 발명은 도체 또는 반도체로 이루어지는 미립자와 이 미립자와 결합한 유기 반도체 분자에 의해 도전로가 형성되고, 이 도전로의 도전성이 전계에 의해 제어되도록 구성된 반도체 장치 및 그 제조 방법에 관련된 것이다.
본 발명에 따르면, 상기 미립자가 상기 유기 반도체 분자에 의해 연결되어 도전로가 형성되어 있기 때문에, 상기 미립자 내의 도전로와 상기 유기 반도체 분자 내의 분자 골격에 따른 도전로가 연결된 네트워크 형상의 도전로를 형성할 수가 있다.
이것에 의해, 상기 도전로 내의 전하 이동이 유기 반도체 분자의 주쇄에 따른 분자의 축 방향으로 지배적으로 일어나는 구조로 된다. 상기 도전로에는 분자 사이의 전자 이동이 포함되지 않기 때문에, 종래의 유기 반도체의 낮은 이동도의 원인이었던 분자 사이의 전자 이동에 의해 이동도가 제한되는 일이 없다.
그 때문에, 유기 반도체 분자 내의 축 방향의 전하 이동을 최대한으로 이용할 수가 있다. 예를 들면, 주쇄에 따라 형성된 공역계를 가지는 분자를 상기 유기 반도체 분자로서 이용하는 경우, 비국재화된 π전자에 의한 높은 이동도를 이용할 수 있다.
또한, 상기 도전로를 형성하는 채널 영역은 상압 하에서 200℃ 이하의 저온 프로세스로 한층마다 형성 가능하기 때문에, 소망하는 두께를 가지는 채널층을 용이하게 형성할 수 있고, 플라스틱 기판과 같은 플렉시블한 기판 위에 저코스트로 반도체 장치를 제작할 수 있다.
도 1a 내지 도 1c는, 본 발명의 실시의 형태 1에 의거한 MOS형 전계 효과 트랜지스터 구조의 일례를 도시하는 도면으로, 개략 단면도(도 1a), 요부 확대도(도 1b) 및 전하 이동의 이미지도(도 1c).
도 2a 내지 도 2c는, 동(同), 다른 MOS형 전계 효과 트랜지스터의 구조를 도시하는 개략 단면도.
도 3a 내지 도 3e는, 본 발명의 실시의 형태 2에 의거한 MOS형 전계 효과 트랜지스터의 제작 공정을 도시하는 개략 단면도.
도 4a 내지 도 4d는, 동, MOS형 전계 효과 트랜지스터의 제작 공정을 도시하는 개략 단면도.
도 5는, 본 발명의 실시의 형태 4에 의거한 MOS형 전계 효과 트랜지스터의 구조를 도시하는 일부 확대 개략 단면도.
도 6은, 동, 금의 나노 입자의 보호막으로서 도데칸 티올을 이용했을 때의 금의 나노 입자의 투과전자현미경 사진.
도 7은, 동, 금의 나노 입자의 보호막으로서 아미노기를 말단에 가지는 유기 분자를 이용했을 때의 금의 나노 입자(하리마카세이사 제)의 투과전자현미경 사진.
도 8은, 동, 소각(小角)X선 산란에 의해 측정ㆍ해석된 금의 나노 입자의 입자지름 분포를 도시한 도면.
도 9는, 동, 아미노기를 말단에 가지는 상기 유기 반도체 분자와 금의 나노 입자(하리마카세이 제)의 결합체가 형성된 SiO2/Si 기판의 주사전자현미경 사진.
도 10은, 동, 상기 유기 반도체 분자로서의 도데칸 티올과 금의 나노 입자를 MoS2 기판 상에 말끔히 부착시켰을 때의 투과전자현미경 사진.
도 11은, 동, 어스펙트비(aspect retio)＝6：1(단경＝10.6㎚, 장경＝62.6㎚)의 금의 나노 로드의 투과전자현미경 사진.
도 12a 내지 도 12b는, 동, 상기 미립자로서 나노 로드를 이용했을 때의 개념도.
도 13은, 동, 상기 미립자로서 나노 로드를 이용했을 때의 개념도.
도 14a 내지 도 14b는, 본 발명의 실시의 형태 5에 의거한 MOS형 전계 효과 트랜지스터를 비교하여 도시하는 일부 확대 개략 단면도.
도 15는, 본 발명의 실시의 형태 6에 의거한 금 미립자를 SiO2/Si 기판 상에 도포하고, 톨루엔으로 헹군 후의 투과전자현미경 사진.
도 16은, 동, 금 미립자를 Si02/Si 기판 상에 도포한 위에, AEAPTMS로 표면 처리를 더 실시하고, 톨루엔으로 헹군 후의 투과전자현미경 사진.
도 17a 내지 도 17c는, 본 발명의 실시예에 의거한 MOS형 전계 효과 트랜지스터의 제작 공정의 일례를 도시하는 일부 확대 개략 단면도.
도 18은, 동, MOS형 전계 효과 트랜지스터의 제작 공정의 일례를 도시하는 일부 확대 개략 단면도.
도 19는, 동, 전계 효과 트랜지스터의 소스-드레인 사이 전압(Vsd)에 대한 소스-드레인 사이 전류(Isd)를 측정했을 때의 전류 전압 특성 그래프.
도 20은, 동, MOS형 전계 효과 트랜지스터의 제작 공정의 다른 예를 도시하는 일부 확대 개략 단면도.
본 발명에서는, 상기 유기 반도체 분자가 말단에 가지는 관능기가 상기 미립와 화학 결합하고, 상기 유기 반도체 분자가 양단에 가지는 상기 관능기에 의해, 상기 유기 반도체 분자와 상기 미립자가 번갈아 결합하며, 상기 미립자 내의 도전로와 상기 유기 반도체 분자 내의 도전로가 2차원 또는 3차원적으로 연결된 네트워크 형상의 도전로가 형성되어 있는 것이 좋다.
이것에 의해, 상기 도전로 내의 전하 이동이 유기 반도체 분자의 주쇄에 따른 분자의 축 방향으로 지배적으로 일어나는 구조로 되어, 분자의 축 방향의 이동도, 예를 들면 비국재화된 π전자에 의한 높은 이동도를 최대한으로 이용할 수가 있다.
이것에 의해, 단분자층 트랜지스터에 필적하는, 지금까지 없었던 높은 이동도를 실현할 수 있는 유기 반도체 트랜지스터를 제공할 수가 있다.
본 발명에서는 상기 도전로를 가지는 채널 영역을 형성하고, 이 채널 영역의 양측에 소스 및 드레인 전극을 설치하며, 이들 양 전극 사이에 게이트 전극을 설치하여 절연 게이트(예를 들면 MOS; Metal Oxide Semiconductor)형 전계 효과 트랜지스터를 구성하는 것이 좋다. 이 구조는, 공역계를 가지는 유기 반도체 분자로서 가시부 부근의 광에 대해 광 흡수성이 있는 색소의 사용에 의해, 광 센서 등으로서도 동작 가능하다.
이 경우, 상기 전계 효과 트랜지스터가 유기 재료로 이루어지는 플렉시블한 기판 상에 형성되는 것이 좋고, 더욱이 상기 게이트 전극 상의 게이트 절연막도 유 기 재료로 이루어지는 것이 좋다.
또한, 상기 소스 및 드레인 전극이 상기 미립자와 동일한 재료로 이루어지는 것이 좋다.
본 발명에서는, 상기 미립자와 상기 유기 반도체 분자의 결합체의 단일층 또는 복수층에 의해 상기 도전로를 형성하는 것이 좋다.
구체적으로는, 이 경우 상기 미립자의 층을 형성한 후에 상기 유기 반도체 분자를 접촉시키는 공정을 1회 행하는 것에 의해 상기 결합체의 단일층을 형성하거나, 또는 이 공정을 2회 이상 반복하는 것으로 복수층을 형성한다.
이 경우, 최초의 상기 미립자의 층은, 상기 미립자와 접착성이 좋은 하지층(下地層) 위에 형성하는 것이 좋다.
상기 하지층은 실라놀 유도체, 즉 실란커플링제로 이루어지는 것이 바람직하고, 이 경우 상기 하지층을 상기한 상기 게이트 전극 상의 게이트 절연막으로서도 이용할 수가 있다.
이것에 의하면, 산화막 등의 상기 게이트 절연막을 비용ㆍ시간이 걸리는 프로세스로써 형성할 필요가 없어진다. 따라서, 트랜지스터 전체의 구성이 보다 간소한 것으로 되어 제조 프로세스의 공정이 줄어든다. 또한, 트랜지스터 전체의 두께를 얇게 억제할 수가 있고, 더욱이 상기 하지층으로 이루어지는 상기 게이트 절연막은 용액에 의한 제조 프로세스로 제작할 수가 있으므로, 장치에 드는 비용이나 제작에 필요한 시간을 저감시키는 것이 가능하게 된다.
상기 게이트 전극을 설치한 상기 기판과 상기 미립자를 상기 실란커플링제를 개재하여 화학적으로 결합시키려면, 상기 실란커플링제는, 일단에 상기 미립자와 반응하는 아미노기나 티올기 등의 관능기를 가지고, 다른 일단에 상기 기판 상의 수산기와 반응하는 알콕실기 등을 가지는 것이 중요하다.
상기 실란커플링제의 구체예로서는, N-2(아미노에틸)γ-아미노프로필메틸디메톡시실란, N-2(아미노에틸)γ-아미노프로필트리메톡시실란(AEAPTMS, 하기 구조식 (1)), N-2(아미노에틸)γ-아미노프로필트리에톡시실란, 3-아미노프로필트리메톡시실란(APTMS, 하기 구조식(2)), 3-아미노프로필메틸디에톡시실란(APMDES, 하기 구조식(3)), 3-아미노프로필트리에톡시실란, N-페닐-3-아미노프로필트리메톡시실란, 3-머캅토프로필트리메톡시실란(MPTMS, 하기 구조식(4)), 3-머캅토프로필메틸디메톡시실란(MPMDMS, 하기 구조식(5)), 머캅토메틸디메틸에톡시실란(MMDMES, 하기 구조식 (6)), 머캅토메틸메틸디에톡시실란(MMMDES, 하기 구조식(7)), 3-시아노프로필디메틸메톡시실란(CPDMMS, 하기 구조식(8)), 3-시아노프로필트리에톡시실란(CPTES, 하기 구조식(9)), 2-피리딜에틸트리메톡시실란(PETMS, 하기 구조식(10)), 2-(디페닐포스피노)에틸트리에톡시실란(DPPETES, 하기 구조식(11)) 등을 들 수가 있다. 여기서, 분자 중의 알킬쇄의 길이를 변화시키면, 상기와 같이 알려져 있는 실란커플링제 뿐만 아니라, 새로운 재료를 그 용도에 따라 합성할 수가 있다.
또한, 상기한 일반적인 실란커플링제만이 본 발명의 용도에 사용할 수 있는 것은 아니다. 상기 실란커플링제는 상기 게이트 전극을 설치한 상기 기판 및 상기 미립자의 양쪽 모두에 화학적으로 결합할 수 있으면 좋고, 양단에 티올기를 가지는 디티올계 물질도 사용 가능하다고 생각된다. 예를 들면 데칸디티올(HS-C10H20-SH) 등을 들 수 있다.
상기 실란커플링제의 기본적 구조는, 그 대부분이 주쇄를 정의할 수 있는 의 사(擬似) 1차원 양상의 구조이지만, 그것에 한하지 않고 2차원 양상 또는 3차원 양상의 분자를 이용했더라도, 정확히 상기 기판, 상기 미립자의 각각에 결합해야 할 요소 부분이 결합되면 좋다. 단, 그 때에 상기 미립자로 이루어지는 네트워크 구조에 의해 형성되는 트랜지스터 특성이 악화, 파괴되는 것이어서는 안된다.
또한, 상기 하지층을 상기 게이트 절연막으로서 이용하는 경우, 상기 실란커플링제는 전기전도성이 나쁜 것이 아니면 안된다. 따라서, 상기 실란커플링제의 주쇄가 알킬쇄이면 문제는 없지만, 전도성이 좋다고 생각되는 공역쇄를 본 발명의 용도에 사용하는 것은 어렵다.
더욱이, 상기 실란커플링제 대신에 핵산(DNA) 등도 이용할 수 있다.
본 발명에서는 상기 미립자는, 상기 도체로서의 금, 은, 백금, 구리 또는 알루미늄, 혹은 상기 반도체로서의 황화카드뮴, 셀렌화카드뮴 또는 실리콘으로 이루어지는 미립자인 것이 바람직하다. 또한 그 입자지름은 lO㎚ 이하인 것이 좋다.
여기서, 상기 미립자의 형상으로서는 구형(球形)을 들 수 있지만, 본 발명은 이것에 한정되는 것이 아니며, 예를 들면 구형 외에, 삼각형, 입방체, 직방체, 원추 등을 들 수 있다.
또한, 상기 미립자가 1차원 방향으로 이방성(異方性) 형상을 가지는 단경 lO㎚ 이하의 나노 로드(nano rod)(또는 나노 파이버)(Ser-Sing Chang, Chao-Wen Shih, Cheng-Dah Chen, Wei-Cheng Lai, and C. R. Chris Wang,. “The shape Transition of Gold Nanorods” Langmuir (1999), 15, 701-709를 참조.) 또는 나노 튜브여도 좋다. 이 경우, 상기한 상기 소스 및 드레인 전극 사이의 거리가 상기 나 노 로드의 장경보다 짧은 것이 바람직하다.
상기 미립자로서 상기 나노 로드 또는 나노 튜브를 이용하면, 가령 어느 정도 사이즈(장경ㆍ단경)에 불균일함(편차)이 있는 경우일지라도, 구형의 나노 입자에 비해서 보다 규칙성 있고 평행하게 배치할 수 있을 가능성이 높다.
상기 유기 반도체 분자는 공역 결합을 가지는 유기 반도체 분자로서, 분자의 양단에 티올기(-SH), 아미노기(-NH2), 이소시아노기(-NC), 티오아세톡실기(-SCOCH3 ) 또는 카르복실기(-COOH)를 가지는 분자인 것이 좋다. 예를 들면, 하기 구조식 (12)의 4,4′-비페닐디티올(BPDT), 하기 구조식(13)의 4,4′-디이소시아노비페닐, 하기 구조식(14)의 4,4′-디이소시아노-p-테르페닐, 및 하기 구조식(15)의 2,5-비스(5′-티오아세톡실-2′-티오페닐)티오펜, 하기 구조식(16)의 4,4′-디이소시아노페닐 등, 혹은 Bovin Serum Albumin, Horse Redish Peroxidase, antibody-antigen 등을 들 수 있다. 이것들은 모두 π공역계 분자로서, 적어도 2개소에서 상기 미립자와 화학적으로 결합하는 관능기를 가지고 있는 것이 바람직하다.
또한, 상기 유기 반도체 분자로서, 하기 구조식(17)로 표현되는 덴드리머 등도 이용할 수 있다.
이하, 본 발명의 바람직한 실시의 형태를 도면 참조하에 구체적으로 설명한다.
실시의 형태 1 : MOS형 전계 효과 트랜지스터
도 1a 내지 도 1c는, 실시의 형태 1에 의한 MOS형 전계 효과 트랜지스터를 예시하는 도면으로, 개략 단면도(도 1a), 요부 확대도(도 1b) 및 전하 이동의 이미지도(도 1c)이다.
도 1a는, TFT로서 자주 이용되는 MOS형 전계 효과 트랜지스터의 디바이스 구조의 하나이며, 공지의 기술로 기판(1) 상에 게이트 전극(2), 게이트 절연막(3), 소스 전극(4), 드레인 전극(5)을 먼저 형성시켜 두고, 그 위에 미립자(8)와 유기 반도체 분자(9)의 결합체로 이루어지는 채널층(6)을 형성하는 것이다. 또, 여기에서는 후술의 분자 땜납층(상기 하지층)은 도시 및 설명을 생략하고 있다.
기판(1)로서는, 예를 들면 폴리이미드나 폴리카보네이트나 폴리에틸렌테레프탈레이트(PET) 등의 플라스틱 기판, 유리, 석영 또는 실리콘 기판 등을 이용한다. 플라스틱 기판을 이용하면, 예를 들면 곡면 형상을 가지는 디스플레이와 같이 플렉시블한 형상의 반도체 장치를 제조할 수 있다.
기판(1) 상에 형성된 트랜지스터는 디스플레이 장치로서 응용하는 경우와 같이, 기판(1)마다 다수의 트랜지스터를 집적한 모노리식 집적회로로서 이용해도 좋고, 각 트랜지스터를 절단하고 개별화하여 디스크리트 부품으로서 이용해도 좋다.
게이트 전극(2)의 재료로서는, 예를 들면 도전성 고분자, 금(Au), 백금(Pt), 알루미늄(Al), 니켈(Ni), 티탄(Ti), 폴리실리콘 등의 도전성 물질, 또는 이것들을 조합한 것을 이용할 수가 있다.
게이트 절연막(3)의 재료로서는, 예를 들면 폴리메틸메타크릴레이트(PMMA), 스핀온글래스(SOG), 산화규소(SiO2), 질화규소(Si3N4), 금속산화물 고(高)유전 절연막 등, 또는 이것들을 조합한 것을 이용할 수가 있다.
소스 전극(4) 및 드레인 전극(5)의 재료로서는, 예를 들면 금(Au), 파라듐(P d), 백금(Pt), 크롬(Cr), 니켈(Ni), 도전성 고분자 등의 도전성 물질, 또는 이것들을 조합한 것을 이용할 수가 있다.
본 실시의 형태에 의하면, 제작 공정에 있어서의 처리 온도를 200℃ 이하로 억제할 수가 있으므로, 상기의 재료를 모두 유기 화합물로 구성할 수도 있다.
채널층(6)은 미립자(8)과 유기 반도체 분자(9)가 네트워크 형상으로 결합된 결합체로 형성되고, 게이트 전극(2)의 게이트 전압에 의해 캐리어 이동이 제어된다.
미립자(8)는 입자지름 10㎚ 이하의 미립자이며, 그 재료로서는 예를 들면 금 (Au), 은(Ag), 백금(Pt) 등의 도체나, 황화카드뮴(CdS), 셀렌화카드뮴(CdSe), 실리콘(Si) 등의 반도체를 이용할 수가 있다.
유기 반도체 분자(9)로서는, 분자 골격에 공역 결합을 가지는 유기 반도체 분자로서, 분자의 말단에 미립자(8)와 화학적으로 결합할 수 있는 관능기, 예를 들면 티올기(-SH), 아미노기(-NH2), 이소시아노기(-NC), 티오아세톡실기(-SCOCH3), 카르복실기(-COOH) 등을 가지는 것을 이용한다. 티올기, 아미노기, 이소시아노기 및 티오아세톡실기는 Au 등의 도체 미립자에 결합하는 관능기이고, 카르복실기는 반도체 미립자에 결합하는 관능기이다.
구체적으로는, 유기 반도체 분자(9)로서 예를 들면 하기 구조식(12)의 4,4′-비페닐디티올, 하기 구조식(13)의 4,4′-디이소시아노비페닐, 하기 구조식 (14)의 4,4′-디이소시아노-p-테르페닐, 하기 구조식(15)의 2,5-비스(5′-티오아세톡실-2′-티오페닐)티오펜, 하기 구조식(16)의 4,4′-디이소시아노페닐 등, 혹은 Bovin Serum Albumin, Horse Redish Peroxidase, antibody-antigen 등을 들 수가 있다.
또한, 유기 반도체 분자(9)로서 하기 구조식(17)로 표현되는 덴드리머 등도 이용할 수가 있다.
채널층(6)에서는, 미립자(8)가 유기 반도체 분자(9)에 의해 2차원 또는 3차원적으로 연결되고, 미립자(8) 내의 도전로와 유기 반도체 분자(9) 내의 분자 골격에 따른 도전로가 연결된 네트워크 형상의 도전로가 형성되어 있다.
도 1b의 확대도에 도시하는 바와 같이, 상기의 도전로에는 종래의 유기 반도체의 낮은 이동도의 원인이었던 분자 사이의 전자 이동이 포함되지 않으며, 게다가 분자 내의 전자 이동은 분자 골격에 따라 형성된 공역계를 통하여 실행되므로, 높은 이동도가 기대된다.
채널층(6)에 있어서의 전자 전도는, 도 1c에 도시하는 바와 같이 네트워크 형상의 도전로(10)을 통하여 실행되며, 채널층(6)의 도전성은 게이트 전극(2)에 인가되는 전압에 의해 제어된다.
기판(1) 상의 채널층(6)을 제작하는 영역의 표면에는, 미립자(8)를 한 층 분(分)만 고정시키기 위한 접착재로서 작용하는 상기 하지층으로서의 분자 땜납층(도시하지 않음)이 설치되어 있다. 땜납의 역할을 담당하는 분자로서는 실란계의 화합물로서, 상기 게이트 전극을 설치한 상기 기판 및 상기 미립자의 양쪽 모두에 화학적으로 결합할 수 있는 관능기를 가지는 분자를 이용한다.
예를 들면, 미립자(8)와 소스 전극(4) 및 드레인 전극(5)이 금으로 되어 있는 경우에는, 금에 대해 친화성이 있는 아미노기나 티올기를 가지는 (3-아미노프로필) 트리메톡시실란(APTMS)이나 머캅토계 실란을 이용한다.
채널층(6)의 형성 공정에서는, 미립자(8)의 층을 1층 형성한 후에, 미립자 (8)에 유기 반도체 분자(9)를 접촉시키고, 미립자(8)와 유기 반도체 분자(9)의 결합체를 형성시키는 것에 의해 결합체의 층이 l층 분 형성된다. 이와 같이 하여 채널층(6)은 1층씩 형성되므로, 이 공정을 몇 회 반복하는지에 따라 소망의 두께를 가지는 채널층(6)을 형성할 수가 있다.
채널층(6)은 단일층이어도 상관없지만, 통상 2층 이상 10층 정도가 좋다. 한 층의 두께는 미립자(8)의 입자지름(수㎚)과 크게 변함이 없다. 미립자(8)가 금으로 이루어지는 미립자로 입자지름이 lO㎚ 정도라고 하고 10층 적층하는 것으로 하면, 채널층(6)의 두께는 약 100㎚로 된다. 따라서, 소스 전극(4) 및 드레인 전극(5)의 두께도 1OO㎚ 이상의 두께로 하는 것이 좋다.
채널층(6)은 1층씩 독립적으로 형성되기 때문에, 각 결합체층마다 또는 복수의 결합체층마다, 미립자(8)를 구성하는 재료나 미립자(8)의 입자지름 또는 유기 반도체 분자(9)를 변화시켜 채널층의 특성을 컨트롤하더라도 좋다.
MOS형 전계 효과 트랜지스터에는 도 1a 이외에도 다양한 구조가 생각되며, 어느 타입의 구조여도 좋다. 먼저 채널층(6)을 형성시켜 두고, 그 위에 소스 전극 (4)와 드레인 전극(5)을 증착 등으로 형성시키는 것도 가능하며, 그 경우의 구조는 예를 들면 도 2a의 탑 게이트형 또는 도 2b의 보텀 게이트형으로 된다. 또한, 도 2c의 듀얼 게이트형으로 하는 것도 가능하며, 그 경우에는 보다 유효하게 채널층 (6)의 도전성을 제어할 수가 있다.
실시의 형태 2 : MOS형 트랜지스터의 제작
이하, 도 3a 내지 도 3e와 도 4a 내지 도 4d를 이용하여 도 1a에 도시한 실시의 형태 1의 MOS형 전계 효과 트랜지스터의 제작 공정도를 설명한다. 여기에서는, 각 전극(2, 4, 5)과 미립자(8)의 재료로서 금을 이용하고, 유기 반도체 분자 (9)로서 4,4′-비페닐디티올을 이용하여 분자 땜납층(7)(실란커플링제)로서 (3-아미노프로필)트리메톡시실란(APTMS)을 이용하기로 한다.
처음에, 공지의 방법을 이용하여 기판(1) 상에 게이트 전극(2), 게이트 절연막(3), 소스 전극(4) 및 드레인 전극(5)을 형성시킨다.
공정 1
기판(1)으로서는, 예를 들면 폴리이미드나 폴리카보네이트 등의 플라스틱 기 판, 유리, 석영, 또는 실리콘 기판 등을 이용한다.
기판(1) 상에 다른 부분을 마스킹하면서 금(Au)을 증착하여 게이트 전극(2)을 형성시킨다. 게이트 전극(2)의 재료로서는, 금(Au) 이외에 예를 들면 도전성 고분자, 백금(Pt), 알루미늄(Al), 니켈(Ni), 티탄(Ti) 등의 도전성 물질, 또는 이것들을 조합한 것을 이용할 수가 있으며, 리프트오프법, 쉐도우마스크법, 스크린 인쇄법, 잉크젯 인쇄법 등으로 형성시킨다.
공정 2
계속해서, 게이트 절연막(3)을 스핀코팅법, 스퍼터법, 침지법, 캐스팅법 등에 의해 형성시킨다. 게이트 절연막(3)의 재료로서는, 예를 들면 폴리메틸메타크릴레이트(PMMA), 스핀온글래스(SOG), 산화규소(SiO2), 질화규소(Si3N4), 금속산화물 고유전 절연막 등, 또는 이것들을 조합한 것을 이용할 수가 있다.
공정 3
상기 게이트 절연막(3) 위에 다른 부분을 마스킹하면서 금(Au)을 증착시켜 소스 전극(4)와 드레인 전극(5)을 형성시킨다. 소스 전극(4) 및 드레인 전극(5)의 재료로서는 금(Au) 이외에 예를 들면 파라듐(Pd), 백금(Pt), 크롬(Cr), 니켈(Ni), 도전성 고분자 등의 도전성 물질, 또는 이것들을 조합한 것을 이용할 수가 있으며, 리프트 오프법, 쉐도우 마스크법, 스크린 인쇄법, 잉크젯 인쇄법 등으로 형성시킨다.
다음에, 3차원적인 네트워크 구조로 서로 연결된 미립자(8)와 유기 반도체 분자(9)로 이루어지는 채널층(6)을 형성시킨다.
공정 4
우선, 채널층(6)을 제작하는 영역의 표면을, (3-아미노프로필)트리메톡시실란(APTMS)을 톨루엔 또는 헥산에 용해시킨 체적농도 수%의 용액에 침지시키고, 그 후, 톨루엔 또는 헥산으로 세정하여 용액을 치환하고 나서 용매를 증발시켜, 금 미립자(8)를 한 층 분 만큼 고정시키는 상기 하지층으로서의 분자 땜납층(7)을 형성시킨다. APTMS 대신에 예를 들면 머캅토계 실란을 이용해도 좋다.
공정 5
다음에, 금 미립자(8)를 톨루엔이나 클로로포름 등의 용매에 분산시킨 분산액(농도 수mM)에 분자 땜납층(7)을 형성시킨 기판(1)을 수분∼수시간 침지시키고, 그 후 용매를 증발시킨다. 이것에 의해, 분자 땜납층(7)의 표면에 금 미립자(8)가 고정되며, 금 미립자(8)로 이루어지는 금 미립자층(8a)이 분자 땜납층(7) 위에 형성된다.
분자 땜납층(7)은 금 미립자(8)와 화학 결합이 가능한 아미노기 등의 관능기를 가지고 있으며, 이 관능기와 결합하는 한 층 분의 금 미립자층(8a)만이 분자 땜납층(7) 상에 고정된다. 분자 땜납층(7)에 고정되어 있지 않은 잉여의 금 미립자 (8)는 세정하여 씻어낸다.
공정 6
계속해서, 유기 반도체 분자(9)인 4,4′-비페닐디티올을 톨루엔에 용해시킨 몰 농도 수mM 이하의 용액에 기판(1)을 침지시킨 후, 톨루엔으로 세정하여 용액을 치환하고, 그 후 용매를 증발시킨다. 이 때, 4,4′-비페닐디티올은 분자의 말단에 있는 티올기의 반응을 통해 금 미립자(8)의 표면에 결합시킨다. 1개의 금 미립자 (8)의 표면에는 다수의 4,4′-비페닐디티올 분자가 금 미립자(8)를 감싸도록 결합된다. 그들 중의 일부가 다른 한 쪽의 분자 말단에 있는 티올기의 반응을 통해 다른 금 미립자(8)와도 결합하기 때문에, 4,4′-비페닐디티올 분자에 의해 금 미립자(8)가 2차원 네트워크 형상으로 연결된 1층 째의 결합체층(6a)이 형성된다.
이 결합체층(6a)의 표면에는 4,4′-비페닐디티올의 미(未) 반응 티올기가 다수 남아 있으므로, 결합체층(6a)의 표면은 금 미립자(8)에 대해 강한 결합력을 가지고 있다.
공정 7
다음에, 상기의 기판(1)을 공정 5와 마찬가지로, 금 미립자(8)를 톨루엔이나 클로로포름 등의 용매에 분산시킨 분산액에 수분∼수시간 침지시키고, 그 후 용매를 증발시킨다. 이것에 의해, 1층 째의 결합체층(6a)의 표면에 금 미립자(8)가 결합하여 고정되어 2층 째의 금 미립자층(8b)이 형성된다.
여기에서는 2층 째의 금 미립자(8)는 4,4′-비페닐디티올에 의해 1층 째의 금 미립자(8)와 연결됨과 동시에, 동일한 2층 째의 금 미립자(8)와 연결된 1층 째의 금 미립자(8)끼리는 이 2층 째의 금 미립자(8)를 개재하여 간접적으로 연결되게 되어, 연결은 3차원적인 것으로 된다.
공정 8
계속해서, 상기의 기판(1)을 공정 6과 마찬가지로, 4,4′-비페닐디티올을 톨루엔에 용해시킨 몰 농도 수mM 이하의 용액에 기판(1)을 침지시킨 후, 톨루엔으로 세정하여 용액을 치환하고, 그 후 용매를 증발시킨다. 공정 6과 마찬가지로, 금 미립자(8)를 감싸도록 다수의 4,4′-비페닐디티올이 결합하고, 4,4′-비페닐디티올 분자에 의해 금 미립자(8)가 연결된 2층 째의 결합체층(6b)이 형성된다.
공정 9
이 후, 공정 7과 공정 8을 반복해서 실행하는 것으로, 3차원적인 네트워크 형상의 도전로가 형성된 채널층을 1층씩 형성시킬 수가 있다. 이 반복의 회수를 적절히 선택함으로써 소망하는 두께의 채널층(6)을 형성할 수가 있다(M. D. Musick 등, Chem. Mater. (1997), 9, 1499 ; Chem. Mater. (2000), 12, 2869 참조).
또, 도 3a 내지 도 3e, 도 4a 내지 도 4d는 각 결합체층을 동일 재료로 형성하고 있지만, 각 결합체층마다 또는 복수의 결합체층마다 미립자(8)를 구성하는 재료나 미립자(8)의 입자지름 또는 유기 반도체 분자(9)를 변화시켜 채널층의 특성을 컨트롤하더라도 좋다. 또한, 소스 전극(4) 및 드레인 전극(5)의 상부에도 채널층 (6)을 형성하고 있지만, 양 전극 사이에 끼워진 오목부에만 채널층(6)을 형성하더라도 좋다.
또한, 미리 채널층만을 별도로 형성시켜 두고, 이것을 기판(1)이나 게이트 절연막(3)에 부착시켜 도 2a 또는 도 2b 구조의 전계 효과 트랜지스터를 제작할 수도 있다.
실시의 형태 3
상기의 실시의 형태 1∼2는 상기 미립자로서 금 등의 나노 입자를 이용하고 있으며, 어떤 식으로 이 미립자를 기판 상에 규칙성 있게 부착시키고, 일정한 길이 를 가지는 상기 유기 반도체 분자로 중개를 시킬 것인가가 중요하다.
나노미터 사이즈의 입자는 수백에서 수천의 금속 원자가 클러스터화한 것이며, 정확하게는 다면체이지만, 근사적으로 구형이라고 생각하는 것이 보통이다. 나노 입자는 그 원료의 차이에 따라 지름의 분포 폭이 다른 것이 생긴다. 분포 폭이 좁다고 하는 것은, 바꾸어 말하면 입자의 지름이 고르게 잘 배열되어(일치되어) 있다는 것이며, 이것을 이용하여 2차원 네트워크를 구축하면, 말끔하게 최밀(最密) 충전 형상으로 고르게 배열된다. 반대로, 입자지름이 고르지 않으면, 규칙적인 2차원 네트워크를 형성하기 어렵다.
이하에, 금의 나노 입자의 지름의 불균일함이 기판 상에 입자를 결합시켰을 때에 어떻게 영향을 미치는가를 나타낸다.
도 5에 본 발명에 의거한 반도체 장치로서의 유기 반도체 트랜지스터의 모식도를 도시하는 바와 같이, 매크로인 크기의 소스 전극(4) 및 드레인 전극(5) 사이의 게이트 절연막(3)이 노출되어 있는 스페이스에, 나노 입자(예를 들면 금 미립자 (8))가 규칙적으로 결합되고, 또한 이 나노 입자에 유기 반도체 분자(9)가 결합되고 있다. 여기서, 나노 입자의 표면은 사슬 형상의 절연성 유기 분자로 이루어지는 보호막에 의해 코팅되어 있기 때문에, 나노 입자끼리는 응집하지 않는다.
상기 절연성 유기 분자는 핵 부분에 상당하는 금속 클러스터(상기 나노 입자)에 대해서 결합하고 있지만, 그 결합력의 대소가 상기 나노 입자를 합성할 때의 최종적인 지름 분포에 크게 영향을 미치고 있다.
상기 절연성 유기 분자의 일단에는, 상기 나노 입자와 화학적으로 반응(결 합)하는 관능기를 가지게 한다. 예를 들면, 상기 관능기로서 티올기(-SH)를 들 수가 있으며, 이 티올기를 말단에 가지는 분자의 하나로서 도데칸티올(C12H25SH)를 들 수가 있다. 상기 티올기가 금 등의 상기 나노 입자와 결합하면, 수소 원자가 떨어져 나가 C12H25S-Au로 된다고 한다.
도 6은 상기 보호막으로서 도데칸티올을 이용하여 실제로 합성한 금 나노 입자의 투과전자현미경 사진이다. 도 6으로부터 분명한 바와 같이, 금 나노 입자의 지름의 크기가 매우 고르게 잘 배열되어 있음을 알 수 있다(또, 티올기를 가지는 상기 절연성 유기 분자를 상기 보호막으로 한 금 나노 입자의 제작에 대해서는, 문헌 Mathias Brust, et al., J. Chem. Soc., Chem. Commun., 801 (1994)를 참조.).
한편, 상기 나노 입자와 화학적으로 반응(결합)하는 상기 관능기로서 아미노기도 들 수가 있다. 도 7은 상기 보호막으로서 이 아미노기를 말단 관능기로서 가지는 상기 절연성 유기 분자를 이용하여 실제로 합성한 금 나노 입자의 투과전자현미경 사진이다. 도 7로부터 분명한 바와 같이, 금 나노 입자의 지름의 크기가 도 6의 티올기의 경우보다 큰 것을 알 수 있다(또, 아미노기를 가지는 상기 절연성 유기 분자를 상기 보호막으로 한 금 나노 입자의 제작에 대해서는, 문헌 Daniel V. Leff, et al., Langmuir 12, 4723 (1996)을 참조.).
「티올기-금」의 결합 쪽이 「아미노기-금」의 그것보다도 강하다는 것이 일반적으로 알려져 있다. 상기 보호막으로서 아미노기를 가지는 상기 절연성 유기 분자를 이용하여 금 나노 입자를 합성하는 경우, 일반적인 경향으로서 「아미노기-금」의 결합의 약함으로 인해, 상기 절연성 유기 분자가 나노 입자(금 원자)를 완전히 감싸기 전에, 다른 나노 입자(금 원자)와 응집할 가능성이 있으며, 그 결과 큰 입자지름의 입자가 형성되기 쉽다고 생각된다. 또한 아미노기의 경우 나노 입자가 상기 보호막으로 감싸진 후에도 나노 입자끼리가 접합하고 있는 것처럼 보이는 것이 적지 않게 존재한다.
실제로, 티올기 또는 아미노기를 가지는 상기 절연성 유기 분자를 이용하여 합성된 금 나노 입자의 지름 분포를 각각, 소각X선 산란(투과형)으로 측정ㆍ해석한 결과를 도 8에 도시한다. 도 8로부터 분명한 바와 같이, 티올기로 보호되어 있는 금 나노 입자의 입자지름 쪽이 아미노기보다도 작고, 또한 지름의 분포 정도도 작은 것을 알 수 있다. 이 결과는, 도 6과 도 7에서 보여진 것을 잘 반영하고 있는 것으로 생각된다.
다음에, 기판 상에 상기와 같은 나노 입자를 부착했을 때, 입자지름이 고른 나노 입자와 고르지 않은 나노 입자 사이에서는 어떠한 차이가 발생하고 있는지를 나타낸다.
도 9는, 아미노기를 가지는 상기 절연성 유기 분자로 이루어지는 상기 보호막을 표면에 가지는 금 나노 입자가, 기판 상에 단층 부착되었을 때의 주사전자현미경 사진이다. 금 나노 입자의 부착 프로세스가 최적화되어 있지 않은 것도 있지만, 입자가 차 있는 부분에 착안하면, 규칙성 있게 배치되어 있다기보다는, 크기가 고르지 않은 입자가 불규칙하게 밀집되어 배치되어 있다.
도 10은 티올기를 가지는 상기 절연성 유기 분자로 이루어지는 상기 보호막 을 표면에 가지며, 입자지름이 매우 고르게 잘 배열되어 있는 금 나노 입자가 기판 상에 단층 부착되었을 때의 투과전자현미경 사진이다(또, 이 투과전자현미경 사진은 미국의 퍼듀 대학의 Andres 교수 등의 연구에 의한 것이다(문헌 R. P. Andres, et al. J. Vac. Sci. Techno1. A 14, 1178 (1996)의 FIG.1을 참조.)). 도 10에 따르면, 몇개의 결함을 제외하고 매우 규칙성 있게 최밀 충전을 이루어 금 나노 입자가 부착되어 있음을 알 수 있다.
이상으로부터, 지름이 고르지 않은 나노 입자를 이용하여 규칙적인 2차원 배열을 만들어 내는 것은 용이하지 않다고 생각된다.
따라서, 본 실시의 형태에서는 의사(擬似) 제로(0)차원 형상의 나노 입자 대신에, 보다 1차원적 형상을 가지는 금 등의 나노 로드(또는 나노 튜브)를 상기 미립자로서 사용한다. 이것에 의해, 가령 어느 정도 사이즈(장경ㆍ단경)에 불균일함이 있는 경우일지라도, 구형의 나노 입자에 비해 보다 규칙성 있고 평행하게 배치할 수 있을 가능성이 높다. 또한, 단경에 불균일함이 있는 경우에서도, 하나의 나노 로드에 주목했을 때, 나노 로드 사이에서 단경의 불균일함이 있을지라도 그것들을 늘어놓는 경우는 평행하게 고르게 배열하기 쉽다.
상기 미립자로서 상기 나노 로드를 이용한 경우에도, 상기한 바와 마찬가지로 나노 로드 사이를 상기 유기 반도체 분자로 중개시키는 것에 의해, 트랜지스터를 형성할 수가 있다. 어느 하나의 상기 유기 반도체 분자를 이용한다고 하는 것은, 어느 일정한 길이가 나노 로드(또는 나노 입자) 사이에 필요하다는 것이며, 로드(입자)의 규칙성 있는 배치는 매우 중요하다는 것을 쉽게 알 수 있다.
상기 나노 로드의 합성 자체는 지금까지 실행되고 있으며, 단경에서 보면 lO㎚에 약간 못 미치는 작은 것을 비롯하여, 장경 방향은 수십㎚의 것에서부터, 긴 것으로는 500㎚를 넘는 서브 미크론 사이즈의 것까지 합성되고 있다. 또한, 어스펙트비로 말하면 20에 가깝고, 매우 1차원적인 로드까지 합성이 가능하다(문헌 Ser-Sing Chang, et al., Langmuir 15, 701(1999), Hiroshi Yao, et al., Chemistry Letters, 458 (2002)을 참조.).
상기 나노 로드에 있어서, 브롬화세틸ㆍ트리메틸ㆍ암모늄으로 대표되는 바와 같은 브롬화 암모늄계 분자가 그 보호막으로서 이용되고 있다. 이것들은 수용성 전해질 내에서 전기 화학적으로 만들어진다. 따라서, 여기서 보호막으로서 부르고 있는 것은 일반적인 「계면활성제」라고 하는 것이다. 브롬화세틸ㆍ트리메틸ㆍ암모늄은 「양이온 계면활성제」이기 때문에, 음이온인 불소가 금 등의 나노 로드에 면하게 된다. 즉, 금 등의 상기 나노 로드는 계면활성제 미셀 내에 생긴다.
금 등의 상기 나노 로드를 기판 상에 결합시켰다는 전례는 없지만, 지름 관찰을 위해 투과전자현미경의 관측 그리드 상에 금 나노 로드 용액을 흘려 떨어뜨리고, 용매를 증발시키는 간단한 프로세스에서는 이미, 로드의 대부분이 규칙성 있게 배열된다는 것이 보고되어 있다. 도 11은 그 투과전자현미경 사진이다(Ser-Sing Chang, et al., Langmuir 15, 701 (1999)). 또, 도 11의 금 나노 로드의 어스펙트비는 6：1이며, 단경 1O.6㎚, 장경 62.6㎚이다.
이것은 유기 반도체 트랜지스터의 제작에 있어서, 상기 미립자로서 상기 나노 입자 대신에 상기 나노 로드를 이용할 수 있음을 시사하고 있다. 상기 나노 로 드를 기판에 결합시키는 프로세스를 최적화하는 과정도 상기 나노 입자의 경우에 비해 그다지 험난하지 않다는 것이 예상된다.
이 경우, 트랜지스터 구조에 있어서의 상기 소스 전극 및 드레인 전극 사이의 거리가 상기 나노 로드의 장경보다 짧은 것이 바람직하다.
이 경우, 미리 평행 전극(소스 및 드레인 전극)을 나노 로드의 장경보다 전극 사이의 거리가 짧아지도록 형성한 기판을 나노 로드 용액 중에 침지시키고, 나노 로드를 기판 상에 결합시킨다. 전극 사이를 나노 로드의 장경보다 짧게 함으로써, 상기 평행 전극 사이의 게이트 절연막 상에는 상기 나노 로드가 상기 전극에 대해서 평행하게 위치했을 때만 안으로 들어갈 수 있게 된다.
도 12a는 트랜지스터 구조에 있어서의 소스 전극(4) 및 드레인 전극(5) 사이의 거리를 나노 로드(14)의 장경보다 짧게 형성하고, 나노 로드(14)가 전극(4, 5) 에 대해 큰 각도를 이룬 경우의 개념도이다. 이 경우, 어떤 외적 자극(예를 들면, 나노 로드 용액 중에 기판을 침지시키고 있을 때, 나노 로드 용액의 용기를 흔드는 등이 생각된다.)을 주면 나노 로드(14)가 각도를 바꾸어 도 12b에 도시하는 바와 같이, 전극(4, 5) 사이에 나노 로드(14)가 수용된다고 생각된다. 또한, 상기 외적 자극을 주어도 전극(4, 5) 사이에 수용되지 않는 나노 로드(14)는, 기판을 나노 로드 용액으로부터 꺼낸 후, 용매 등으로 씻어내면 제거할 수가 있다.
이 때, 전극(4, 5) 사이에 수용된 나노 로드(14)가 제거되는 것을 방지하기위해, 예를 들면 전극(4, 5) 사이의 기판 상에 미리 실란커플링제를 도포하고, 이 실란커플링제 위에 나노 로드(14)를 형성시키면 좋다.
도 13은 나노 로드(14)의 1차원성을 이용하여 전극(4, 5) 사이에 나노 로드 (14) 복수 개를 평행하게 배치했을 때의 개념도이다.
그리고, 기판 상에 나노 로드(14)를 형성한 후에는 상술한 바와 마찬가지로, 나노 로드(14)에 상기 유기 반도체 분자를 결합시켜 채널층을 형성시키고, 트랜지스터를 구축시키면 좋다.
이 경우, 상기 채널층은 단일층이어도 상관 없지만, 통상 2층 이상 10층 정도가 좋다. 한 층의 두께는 상기 나노 로드의 단경(10㎚ 이하)과 크게 변함이 없다. 상기 미립자가 금으로 이루어지는 나노 로드로 입자지름이 lO㎚ 정도라고 하고 10층 적층하는 것으로 하면, 상기 채널층의 두께는 약 lOO㎚로 된다. 따라서, 상기 소스 전극 및 드레인 전극의 두께도 100㎚ 이상의 두께로 하는 것이 좋다.
여기서, Ser-Sing Chang 등의 연구에 따르면(Ser-Sing Chang, et al., Langmuir 15, 701 (1999)), 미셀에 둘러싸여 있는 금 나노 로드에 티올기를 반응시키는 것이 가능하다고 보고되어 있다. 그들은 머캅토프로필트리메톡시실란을 이용하였다. 티올기가 금에 대해서 결합하므로, 이 경우에는 메톡시기가 밖으로 향하게 된다. 유기 반도체 트랜지스터를 제작할 때에는, 예를 들면 상기 유기 반도체 분자로서 디티올계 공역계 유기 반도체 분자 등을 이용하면 미셀에 둘러싸인 금 나노 로드 사이를 중개시키는 것이 가능하게 될 것이다.
실시의 형태 4
상술한 다른 실시의 형태에 있어서, 상기 채널층은 상기 유기 반도체 분자와 상기 미립자로 이루어지는 재료로 구성된다. 상기 유기 반도체 분자는 종단에 상기 미립자와 화학적으로 결합할 수 있는 기를 가진다. 그리고, 상기 유기 반도체 분자와 상기 미립자가 번갈아 결합하는 구조를 형성시켜 네트워크를 형성한다. 또한, 상기 유기 반도체 분자와 상기 미립자로 네트워크 형성된 재료를 채널 재료로 하여, MIS(Metal Insulator Semiconductor)형 FET(Fie1d Effect Transistor)를 형성시킬 수가 있다.
일반적으로, 통상의 실리콘을 기(基)로 한 트랜지스터에서 이용되고 있는 게이트 절연막은 산화 실리콘(SiO2)이다. 그 제조 방법으로서는 통상 실리콘 기판을 고온으로 처리하는 열 산화법이 이용된다.
요즈음 주목을 끌고 있는 반도체 유기물을 채널층에 이용한 「유기 트랜지스터」에 있어서, 유기물이라는 특색을 살린 용액에 의한 제조 프로세스가 공업적 견지에서 봐도 유망시되고 있다. 지금까지의 실리콘에 의한 트랜지스터는 진공ㆍ고온ㆍ리소그래피 등을 그 프로세스에 있어서 필요로 하며, 시간, 에너지 및 코스트가 매우 많이 든다. 또한, 미세화가 더욱 더 진행되어 오고 있는 현재에는, 보다 작은 구조를 가지는 트랜지스터를 개발하려면, 지금까지의 몇 배의 투자가 필요하게 되며, 그 증가율은 지수함수적으로 증가한다고 한다.
한편, 대부분의 유기물은 용매에 녹기 때문에, 용액에 의한 제조 프로세스를 이용하여 트랜지스터를 제작하는 기술이 주목을 모으고 있다. 구체적인 방법으로서는, 용액 중에 기판을 침지하는 방법, 용액을 기판 상에 스포이드 등으로 도포하고, 스핀코터 등으로 박막화하는 방법, 잉크젯 프린터 등의 인쇄 기술을 사용하여 박막을 형성시키는 방법 등을 들 수 있다. 이와 같은 프로세스 기술을 이용하면, 큰 면적에 대해 한 번에 형성시키는 것이 가능하게 되고, 진공ㆍ고온 등이 필요 없다는 점에서 장치도 대형의 것이 필요하지 않으며, 코스트도 낮게 억제하는 것이 가능하게 되기 때문에, 장래의 트랜지스터 제조 방법으로서 큰 기대가 걸리고 있다.
따라서, 이상적으로는 기판, 전극, 절연층 및 반도체 채널층 모두를 유기물로 형성할 수가 있으면 보다 좋을 것으로 생각된다. 그러나, 현 상태에서는 「유기 트랜지스터」라고 해도 그 대부분은 트랜지스터의 채널층 만을 유기물로 치환한 것이 대부분이고(즉, 게이트 절연막은 SiO2, 기판은 실리콘 등으로 구성되어 있다), 또한 그 제막법도 종래의 진공 증착법이 이용되는 경우가 많은 등, 유기물로서의 특색을 살리지 않은 경우가 많다.
그래서, 본 실시의 형태에서는 상기 미립자와 접착성이 좋은 상기 하지층(상기한 분자 땜납층) 위에 상기 미립자의 층을 형성시키고, 상기 하지층으로서 실라놀 유도체, 구체적으로는 실란커플링제를 이용한다. 이 경우, 상기 하지층은 트랜지스터의 채널층을 구성하는 상기 미립자를 고정시킬 뿐만 아니라, 동시에 게이트 절연막으로서도 이용할 수가 있다.
구체적으로는, 상술한 다른 실시의 형태에서는 도 14a에 도시하는 바와 같이, 실리콘 등의 기판(1) 상에 게이트 절연막(3)이 형성되고, 게이트 절연막(3)과 채널층(6)의 접착성을 촉진시키기 위한 분자 땜납층(상기 하지층)(7)이 게이트 절연막(3) 상에 더 형성되어 있다.
이것에 대해, 본 실시의 형태는 도 14b에 도시하는 바와 같이, 실리콘 등의 기판(1) 상에 실란커플링제로 이루어지는 분자 땜납층(상기 하지층)(7)이 형성되고, 이 분자 땜납층(7) 상에 채널층(6)이 형성되어 있다. 분자 땜납층(7)은 그 양측에서 기판(1) 및 채널층(6)과 각각 각각 화학적으로 결합되어 있다. 즉, 분자 땜납층(7)을 형성하고 있는 실란커플링제는, 채널층(6) 측에는 상기 미립자(예를 들면 금)와 반응하는 아미노기나 티올기 등의 관능기를 가지며, 한편, 기판(1) 측에는 기판(1) 및 게이트 전극(도시 생략)을 구성하는 재료에 대응한 적당한 관능기를 가진다.
이것에 의하면, 산화막 등의 상기 게이트 절연막을 비용, 시간이 걸리는 프로세스로써 형성시킬 필요가 없어진다. 따라서, 트랜지스터 전체의 구성이 보다 간소한 것으로 되어 제조 프로세스의 공정이 줄어든다. 또한, 트랜지스터 전체의 두께를 얇게 억제할 수가 있으며, 더욱이, 분자 땜납층(7)으로 이루어지는 게이트 절연막은 용액에 의한 제조 프로세스에서 제작할 수가 있으므로, 장치에 드는 비용이나 제작에 필요한 시간을 저감시키는 것이 가능해진다.
상기 실란커플링제의 구체적인 예로서는, N-2(아미노에틸)γ-아미노프로필메틸디메톡시실란, N-2(아미노에틸)γ-아미노프로필트리메톡시실란(AEAPTMS, 하기 구조식(1)), N-2(아미노에틸)γ-아미노프로필트리에톡시실란, 3-아미노프로필트리메톡시실란(APTMS, 하기 구조식(2)), 3-아미노프로필메틸디에톡시실란(APMDES, 하기 구조식(3)), 3-아미노프로필트리에톡시실란, N-페닐-3-아미노프로필트리메톡시실란, 3-머캅토프로필트리메톡시실란(MPTMS, 하기 구조식(4)), 3-머캅토프로필메틸디메톡시실란(MPMDMS, 하기 구조식(5)), 머캅토메틸디메틸에톡시실란(MMDMES, 하기 구조식(6)), 머캅토메틸메틸디에톡시실란(MMMDES, 하기 구조식(7)), 3-시아노프로필디메틸메톡시실란(CPDMMS, 하기 구조식(8)), 3-시아노프로필트리에톡시실란(CPTES, 하기 구조식(9)), 2-피리딜에틸트리메톡시실란(PETMS, 하기 구조식(10)), 2-(디페닐포스피노)에틸트리에톡시실란(DPPETES, 하기 구조식(11)) 등을 들 수가 있다. 여기서, 분자 중의 알킬쇄의 길이를 변화시키면, 상기의 잘 알려져 있는 실란커플링제 뿐만 아니라, 새로운 재료를 그 용도에 따라 합성할 수가 있다.
또한, 상기한 일반적인 실란커플링제만이 본 발명의 용도에 사용할 수 있는 것은 아니다. 상기 분자 땜납층은 상기 게이트 전극을 설치한 상기 기판 및 상기 미립자의 양쪽 모두에 화학적으로 결합될 수 있으면 좋고, 양단에 티올기를 가지는 디티올계 물질도 사용 가능하다고 생각된다. 예를 들면, 데칸디티올(HS-C10H20-SH) 등을 들 수가 있다.
상기 실란커플링제의 기본적 구조는, 그 대부분이 주쇄를 정의할 수 있는 의사(擬似) 1차원 양상의 구조의 것이지만, 그것에 한정되지 않고, 2차원 양상 또는 3차원 양상의 분자를 이용했다고 하더라도, 정확히 상기 게이트 전극(또는 상기 기판), 상기 미립자의 각각에 결합해야 할 요소 부분이 결합되면 좋다. 단, 그 때 상기 미립자로 이루어지는 네트워크 구조에 의해 형성되는 트랜지스터 특성이 악화, 파괴되는 것이어서는 안된다.
또한 상기 하지층을 상기 게이트 절연막으로서도 이용하는 경우, 상기 실란커플링제는 전기전도성이 나쁜 것이 아니면 안된다. 따라서, 상기 실란커플링제의 주쇄가 알킬쇄이면 문제는 없지만, 전도성이 좋다고 생각되는 공역쇄를 본 발명의 용도에 사용하는 것은 어렵다.
더욱이, 상기 실란커플링제 대신에 핵산(DNA) 등도 이용할 수가 있다.
본 실시의 형태에 있어서의 「기판-실란커플링제로 이루어지는 분자 땜납층(하지층)-채널층」이라는 구성 자체는 완전히 새로운 것은 아니며, 그것에 근접한 연구가 근래 실시되고 있다. 2000년 프랑스의 그루프가 보고한 바에 따르면(J. Collet, et al., Applied Physics Letters, vol. 76, pages 1339-1341 (2000)), 기판 상에 실란커플링제인 테트라데실-1-에닐트리클로로실란으로 이루어지는 층을 단층으로 형성시키고, 그 상단의 비닐기를 산화하여 -COOH로 바꾼다. 이와 같은 단층막 위에 -COOH와 반응하는 다른 유기 단층막(π공역계)을 형성시킨다. 실란커플링제는 비공역계(σ계)이므로, 여기에 기판-σ계 실란커플링제 단층막-π계 단층막의 계가 생기게 된다. 그러나, 그들은 본 실시의 형태와 같이 트랜지스터를 제작한 것이 아니고, 상기와 같이 구성한 박막의 이방성 전도를 조사하는 것에 머물렀다.
또한, 상기한 문헌에 대해 본 발명은, 트랜지스터의 상기 채널층에 있어서, 실제로 캐리어가 흘러 트랜지스터 동작의 근원이 되는 부분은, 상기 미립자를 중개 하고 있는 공역계 분자(상기 유기 반도체 분자)이다. 본 실시의 형태는, 「기판-분자 땜납층(하지층)-채널층」이라는 구성이지만, 상기 분자 땜납층을 구성하는 실란커플링제는 채널층 내의 (금)입자에 결합하는 것으로, 상기 미립자 사이를 브리지 (bridge)하고 있는 반도체 공역계 분자(상기 유기 반도체 분자)에 결합하는 것은 아니다.
이하에, 실란커플링제가 상기 미립자(여기에서는 금)를 얼마나 강하게 연결시켜 두는지를 구체적으로 나타낸다.
도 15는 Si02/Si 기판(Si 기판의 표면에 자연산화막 SiO2가 형성된 기판) 상에 금 미립자를 도포하고, 그 후 기판 표면을 톨루엔으로 세정했을 때의 투과전자현미경 사진이다. 또, 도 15에 있어서 흰 점이 금 미립자이며, 배경은 SiO2/Si 기판이다. 이 경우, 상기 미립자는 상기 기판에 물리적으로 약하게 흡착되어 있을 뿐이므로, 톨루엔으로 세정한 후 대부분의 미립자가 떨어져나가 버린다는 것을 알 수 있다.
도 16은 SiO2/Si 기판(Si 기판의 표면에 자연산화막 SiO2가 형성된 기판) 상에, 상기 실란커플링제로서의 AEAPTMS(N-2(아미노에틸)γ-아미노프로필트리메톡시실란)의 박막을 형성하고, 더욱이 이 박막 상에 금 미립자를 도포하며, 그 후 기판 표면을 톨루엔으로 세정했을 때의 투과전자현미경 사진이다. 또, 도 16에 있어서 흰 점이 금 미립자이고 배경은 SiO2/Si 기판이다.
도 16으로부터 분명한 바와 같이, 상기 하지층으로서의 AEAPTMS(N-2(아미노 에틸)γ-아미노프로필트리메톡시실란) 박막을 형성시킨 후에 금 미립자를 도포했을 경우, 상기 미립자는 톨루엔으로 헹구어도 결락(缺落)하는 일은 없다. 즉, 상기 미립자는 AEAPTMS에 의해 기판에 고정되어 있다.
화학적으로 설명하면, AEAPTMS는 우선 기판(단, 미리 표면이 세정되고, 수산기가 표면을 채우고 있다)에 대해서, 알콕실기(Si-0R, OR＝메톡시기, 에톡시기)가 가수분해에 의해 실라놀기로 되고, 그것이 기판 상의 수산기와 축합반응하는 것에 의해 기판과 화학적으로 결합된다. 또한, 사슬 모양의 형상을 가지는 AEAPTMS의 기 판 측이 아닌 쪽의 단부에는 아미노기를 가지고 있으며, 이것은 금 등의 상기 미립자와 결합한다. 이것에 의해, AEAPTMS를 개재하여 상기 기판과 상기 미립자가 화학적으로 결합할 수가 있고, 톨루엔으로 세정하는 정도로는 그 결합은 파괴되지 않는다.
여기서, 본 실시의 형태에서는 상기 실란커플링제에 의한 층을 그대로 게이트 절연층으로서 사용하기 때문에, 종래와 같은 산화실리콘 등의 게이트 절연막이 필요하지 않게 된다. 따라서, 전체적으로 트랜지스터를 보다 얇게 할 수가 있다. 또한, 유기 트랜지스터에 있어서, 보다 많은 구성요소를 유기물로 치환시키고자 하는 요망을 만족시키는 것이다.
유기 트랜지스터의 모든 구성요소가 유기물에 의해 구성되면, 그 제조에 드는 비용ㆍ시간은 매우 작은 것이 된다고 생각된다. 예를 들면, 네덜란드의 필립스의 연구소에 의한 보고에 따르면, 그들은 채널층 뿐만이 아니라 전극이나 게이트 절연막까지, 트랜지스터의 모두를 유기물(폴리머)로 제작하는 것에 성공하였다(문헌 M. Matters, et al., Optical Materials, vol. 12, pages 189-197 (1997), G. H. Gelinck, et al., Applied Physics Letters, vol. 77, pages 1487-1489 (2000)을 참조.). 보고되어 있는 재료의 예로서, 기판에는 폴리이미드(polyimide)나 폴리에틸렌테레프탈레이트(PET)가 이용되고, 전극에는 폴리아닐린(polyaniline), 게이트 절연막에는 포토레지스트(photoresist)나 폴리비닐페놀(PVP) 등이 이용되고 있다.
상기 미립자를 규칙성 있게(즉, 최밀 충전과 같이) 배치하여 2차원 네트워크 를 조성시키기 위해서는, 그 토대가 되는 상기 미립자와 화학 결합하는 상기 실란커플링제의 말단 관능기 자체가 규칙성 있게 배열해 있지 않으면 안된다. 이를 위해서는, 실란커플링제를 단분자층으로 형성시키는 것이 필요하다. 통상적으로 도포하면 복수층으로 형성되기 때문에, 용제 내(예를 들어 헥산)에서 헹구어 화학 결합되어 있는 최하층 이외의 분자를 제거하는 것이 바람직하다.
여기서, 단분자층이라는 나노 단위의 매우 얇은 막이 실제로 상기 게이트 절연막으로서의 기능(예를 들면 리크 전류가 충분히 작은 것 등)을 하는지 여부가 염려되는 점이라고 생각되지만, 이것은 Vullaume 등의 연구에 의해 그 염려는 불식되었다(문헌 D. Vullaume, et al., Applied Physics Letters, vol. 69, pages 1646-1648 (1996)을 참조.). 그들은, 실란커플링제에 의한 단분자층이 그것과 동일한 두께의 산화실리콘과 비교해서도 리크 전류가 4∼5 자리수나 낮아지는 것을 보고하였다. 여기서 시험된 유기 박막의 두께는 1.9㎚∼2.6㎚의 3종류이며, 이것들은 알킬쇄의 길이가 각각 다르다. 이와 같이, 분자의 알킬쇄 부분의 길이를 변화시키는 것에 의해, 트랜지스터의 물리적인 두께 및 게이트 절연층으로서의 특성을 변화시킬 수가 있다고 생각된다.
이상으로부터, 실란커플링제로 이루어지는 층을 상기 게이트 절연막으로서 이용하는 것은, 상기 채널층을 형성하는 상기 미립자를 화학적으로 고정시킬 뿐만 아니라, 게이트 절연막으로서도 충분한 특성을 발휘할 수 있을 것으로 생각된다.
[기판(게이트 전극)에 대해 (1)]
실란커플링제에 의한 박막층을 게이트 절연막으로서도 이용하는 경우, 절연 막은 게이트 전극에 인접해 있지 않으면 안되기 때문에, 게이트 전극이 동시에 기판이라면 바람직하다. 실제의 예로서 가장 전형적인 것은 도핑된 실리콘 기판이다(또, 실리콘 기판 표면에는 별도의 프로세스에서 시간과 돈을 들이지 않아도, 통상, 표면에 매우 얇게 자연 산화막이 부착되어 있다). 이것은, 도핑되어 있기 때문에 낮은 저항 상태에 있으며, (게이트) 전극으로서 이용할 수가 있다.
이 기판을 고온(예를 들면 60∼110℃)으로 데운 피란하 용액(황산과 과산화 수소 수용액(30%)을 체적비로 3：1로 혼합한 것)에 침지시키는 것에 의해(20분 이상 담그어 두는 것이 보통), 표면에 부착되어 있는 유기 불순물을 제거함과 동시에, 기판 표면을 수산기화 할 수가 있다. 이 피란하 용액에 의한 처리 외에, 산소 플라즈마 애셔 장치에 의한 처리도 실효적으로 동일한 효과가 얻어진다. 예를 들면, 이 기판에 대해서는, 통상의 알콕실기를 말단에 가지는 실란커플링제가 적당하다.
[기판(게이트 전극)에 대해 (2)]
게이트 전극 기판으로서 금판(두께는 문제삼지 않는다)을 사용하는 것도 가능하다. 이 경우, 티올기는 금과 화학적으로 강하게 결합하기 때문에 게이트 절연막으로서도 기능하는 실란커플링제로서는, 디티올 등이 매우 적합하게 이용된다.
[금 미립자에 대해]
본 실시의 형태에 있어서는, 상기 미립자로서는 상술한 바와 마찬가지로 입자지름은 10㎚ 이하인 것이 좋다. 이와 같이 크기가 나노 단위의 미립자는 화학적으로 비교적 용이하게 합성이 가능하다는 것이 알려져 있다. 나노 입자는 단독으로 는 응집화해 버리기 때문에 열적으로 안정하지 않다. 이 때문에, 각각의 나노 입자를 티올기나 아미노기를 한쪽 말단에 가지는 사슬 모양의 유기 분자로 보호하지 않으면 안된다. 단, 상기 사슬 모양의 유기 분자는 상기의 실란커플링제와는 다르고, 다른 쪽 말단은, 예를 들면 메틸기 등으로 종단(終端)되어 있다. 금 등의 상기 미립자에 대해 외측을 향하고 있는 상기 다른 쪽 단부도 티올기인 경우에는, 나노 입자끼리가 응집되기 쉬워진다고 생각된다.
실시의 형태 5
도체 또는 반도체로 이루어지는 상기 미립자와, 이 미립자와 화학 결합한 상기 유기 반도체 분자에 의해 상기 도전로가 형성되며, 이 도전로의 도전성이 전계에 의해 제어되도록 구성된 반도체 장치인 전계 효과 트랜지스터의 제조 방법의 다른 예를 이하에 설명한다.
1. 기판 표면의 개질(改質)
기판 표면을 실란커플링제가 결합하기 쉽도록 개질시킨다. 예를 들면, 황산과 과산화수소수로 이루어지는 피란하 용액 중에 기판을 침지시키거나, 기판 표면에 산소 플라즈마나 오존을 조사(照射)하는 등의 방법에 의해, 기판 표면을 수산기화 하는 것 등이 유효하다.
단, 상기 기판으로서 절연막을 설치한 실리콘 기판 대신에 플라스틱 기판을 이용하는 경우에는, 상기 피란하 용액을 이용하면 기판 표면이 산으로 녹기 쉽기 때문에, 산소 플라즈마나 오존 조사에 의해 기판 표면을 개질시키는 것이 좋다.
2. 실란커플링제의 기판 표면에의 결합
상기와 같이 하여 표면을 수산기화한 기판의 표면에, 실란커플링제를 부착시켜 실란커플링제로 이루어지는 박막을 형성시킨다.
실란커플링제는 규소(Si)와 유기물로 이루어지는 물질로, 일반적으로 반응성이 다른 2종류의 관능기를 가지며, 한쪽 관능기는 알콕시기(-OR(R은 알킬쇄))와 같은 가수분해성을 가지며 또한 무기물질과 반응하기 쉽고, 다른쪽 관능기는 티올기 (-SH), 아미노기(-NH2)와 같은 유기물질과 반응하기 쉬워, 무기물질과 유기물질을 결합시키는 역할을 한다. 실란커플링제 중의 상기 미립자와 화학 결합하는 반응기 (-SiOR)는 수분에 의한 가수분해에 의해 실라놀화(-SiOH)되고, 부분적으로 탈수축합 반응을 하여 올리고머로 되고 있다. 이 때, 수분은 대기 중의 것이거나 의도적으로 물에 녹이는 경우도 있다. 이 실라놀기와 기판 표면의 수산기가 수소결합적으로 흡착되기 쉽게 되어 있으며, 이것에 의해, 기판에 실란커플링제를 부착시킬 수가 있다.
구체적으로는, 실란커플링제를 적당한 용매로 희석한 용액 중에 기판을 침지하는 것으로, 기판 표면에 실란커플링제를 부착시킬 수가 있다. 또한, 침지와는 완전히 다른 방법으로서 증기를 이용하는 방법이 있다. 예를 들면, 실란커플링제의 희석 용액 혹은 실란커플링제 원액을 밀폐 용기 안에 넣고, 그 용기 내에 기판을 배치하여, 상기의 실란커플링제의 희석 용액 혹은 실란커플링제 원액의 증기를 이용하는 것에 의해, 상기 기판 표면에 실란커플링제를 부착시킬 수가 있다.
이어서, 기판 표면과 실란커플링제로 이루어지는 박막 표면의 결합을 강하게 하기 위한 탈수축합, 및 상기 박막 내의 분자끼리의 결합을 강하게 하기 위한 탈수 축합 등을 행한다. 또, 상기 탈수 축합은 기판을 고온으로 가열하는 등으로 하여 탈수축합 반응을 촉진시킬 수가 있다(신에츠 화학공업주식회사, 「실란커플링제, 2 (2002)」를 참조). 또한, 이 탈수축합 반응은, 후기의 불필요하게 기판 표면 상에 부착된 실란커플링제를 제거하는 공정보다 뒤에 행해도 좋으며, 순서는 문제시되지 않는다.
상기 탈수축합은 예를 들면 기판을 이면 측에서 핫 플레이트 등으로 100℃ 이상으로 데우는 것에 의해 행할 수가 있다.
상기 탈수 축합 반응 후, 기판 상의 상기 실란커플링제로 이루어지는 상기 박막의 두께를 외력에 의해 균일하게 하는 처리를 행한다. 상기 박막의 두께가 균일하면 균일할수록, 이 이후의 공정을 거쳐 제작되는 채널층의 막 두께도 균일하게 되기 때문에, 채널층 내를 통과하는 전자의 산란이 보다 적어진다고 생각되며, 그것에 수반하여 반도체 장치로서 흐르게 할 수 있는 전류값도 보다 크게 할 수가 있어 특성 향상으로 이어진다.
그 후, 기판 표면 상에 불필요하게 부착된 실란커플링제를 제거한다. 여기서, 상기의 불필요하게 부착된 실란커플링제란, 기판 표면에 공유결합이나 수소결합이 아니라, 반데르발스 결합을 하고 있거나 또는 기판 표면에 실려 있는 실란커플링제를 가리킨다. 제거 방법으로서는 예를 들면 헥산 내에 기판을 담그어 초음파 세정을 행하는 것에 의해, 기판과 약하게 결합하고 있는 분자, 즉 탈수축합하고 있지 않은 실란커플링제 등을 제거할 수가 있다. 초음파 세정에 의해, 약하게 결합되어 있는 분자는 헥산 내로 녹아 나와 제거하는 것이 가능해진다.
3. 상기 미립자와 실란커플링제의 결합
다음에, 실란커플링제로 이루어지는 박막 상에, 도체 또는 반도체로 이루어지는 상기 미립자를 화학 결합시킨다. 또한, 실란커플링제로 이루어지는 박막과 화학 결합하지 않은 상기 미립자는 제거하면 좋다. 상기 미립자는 적당한 용매 중에 분산한 (콜로이드)상태로 이용하는 것이 보통이며, 상기 용매를 건조시킨 후 실란커플링제와 화학 결합하지 않은 상기 미립자는, 따로 준비한 용매로 헹구어 제거한다.
4. 유기 분자와 상기 미립자의 결합
계속해서, 이미 실란커플링제로 이루어지는 박막과 결합한 상기 미립자와, 도전성을 가지는 상기 유기 반도체 분자를 결합시켜, 상기 미립자가 상기 유기 반도체 분자로 가교된 상태로 한다. 상기 유기 반도체 분자를 결합시킨 후, 상기 미립자와 화학 결합하지 않은 상기 유기 반도체 분자를 제거한다. 상기 유기 반도체 분자를 액체에 녹여 결합시킨 경우에는, 이용한 용매를 건조하는 것에 의해 여분의 상기 유기 반도체 분자를 제거할 수가 있다.
이상과 같이 하여 도체 또는 반도체로 이루어지는 상기 미립자와, 이 미립자와 화학 결합한 상기 유기 반도체 분자에 의해 상기 도전로가 형성되며, 이 도전로의 도전성이 전계에 의해 제어되도록 구성된 반도체 장치인 전계 효과 트랜지스터를 제작할 수가 있다.
이어서, 본 실시의 형태를 구체예에 의해 더욱 상세하게 설명한다.
<예 1>
우선, 도 3a∼도 3c에 도시한 바와 같이, 게이트 전극이 형성되고 또한 도핑된 실리콘 기판 상에 게이트 절연막으로서의 이산화실리콘을 열 산화법으로 제작한 후, 게이트 절연막 상에 티탄을 배치시키고, 그 위에 금에 의해 소스 전극과 드레인 전극에 상당하는 전극을 제작하였다. 이와 같이, 기판 상에 전극 및 게이트 절연막이 형성된 것을 이하에서는 기체(基體)라 칭한다.
이하, 도 17a 내지 도 17c 및 도 18을 참조하지만, 이들 도면은 도 3a∼도 3c에 도시하는 바와 같은 상기 기판 상에 상기 전극 및 상기 게이트 산화막을 형성시키는 공정을 행한 후의 소스-드레인 전극 사이의 표면 상태를 설명하기 위한 일부 확대 단면도이다.
다음에, 도 17a에 도시하는 바와 같이, 상기와 같이 하여 기판 상에 전극 및 게이트 산화막이 형성되어 이루어지는 기체(15)의 표면을, 후의 공정에서 실란커플링제가 화학 결합하기 쉽게 하기 위해 수산기화 하였다. 구체적으로는, 황산과 농도 30% 과산화수소수의 용적비 3：1의 혼합 용액인 피란하 용액을 준비하고, 이 피란하 용액을 수십 ℃(예를 들면 약 60℃)로 가열하여, 이 용액 중에 기체(15)를 수십 분(예를 들면 약 10분간) 침지시켰다. 용액으로부터 기체(15)를 꺼낸 후, 기체 (15) 표면에 남은 피란하 용액을 순도가 높은 유수(流水)로 수십 분간(예를 들면 약 20분간) 씻어내었다.
여기서, 상기한 피란하 용액을 이용하는 대신에, 기체(15) 표면에 산소 플라즈마를 조사하는 것에 의해, 기체(15) 표면의 수산기화를 행해도 좋다. 산소 플라즈마를 조사하는 경우에는, 예를 들면 출력 200W, 압력 133MPa로 3분간 행한다.
다음에, 기체(15)를 에탄올(순도 99.5% 이상. 고속액체크로마트그래피용. 이하도 마찬가지) 내에 담그는 작업을 1회 혹은 수 회(예를 들면 2회) 행하였다. 이어서, 기체(15)를 에탄올과 헥산(순도 96.0% 이상. 고속액체크로마토그래피용. 이하도 마찬가지)의 등량 혼합액 중에 담그는 작업을 1회 혹은 수 회(예를 들면 2회) 행하였다. 그 다음에, 기체(15)를 헥산 중에 담그는 작업을 1회 혹은 수 회(예를 들면 2회) 행하였다. 이들 공정은 다음 공정의 실란커플링제로 이루어지는 층의 기체(15) 표면에의 형성을 보다 진행하기 쉽게 하기 위한 것이다. 단, 기체(15) 표면을 수산기화함에 있어서, 기체(15) 표면에 산소 플라즈마 또는 오존을 조사시켰을 경우에는, 상기의 에탄올 중, 에탄올과 헥산의 등량 혼합액 중, 헥산 중에 기체 (15)를 담그는 일련의 작업은 행하지 않아도 좋다.
다음에, 실란커플링제로서의 N-2(아미노에틸)3-아미노프로필트리메톡시실란 ((CH3O)3SiC3H6NHC2H4NH2, 신에츠 화학공업주식회사제. 이하, AEAPTMS라 칭한다.)을 헥산에 녹인 0.01∼10체적%(예를 들면 O.5체적%) 희박 용액 중에 기체(15)를 수 분에서 수십 분(예를 들면 약 10분간) 침지시켰다. 이것에 의해, 도 17b에 도시하는 바와 같이, 실란커플링제를 기체(15)의 표면에 결합시킬 수가 있었다(또, 도 17b에서는, 알킬쇄는 간략화하여 굴절된 선으로 표현하고 있다. 이하도 마찬가지). 여기서, 상기한 것 대신에, AEAPTMS 희박 헥산 용액 또는 원액으로 이루어지는 포화 증기 중에 기체(15)를 넣고, 수십 분에서 수 시간(예를 들면 30분간) 방치해도 좋다.
다음에, 상술한 AEAPTMS 희박 헥산 용액(또는, AEAPTMS 희박 헥산 용액 또는 원액으로 이루어지는 포화 증기) 중으로부터 기체(15)를 꺼내고, 헥산 또는 고순도 의 수중에 기체(15)를 담그어, 수 분에서 수십 분간 초음파 세정을 행한 후, 100∼120℃의 온도로 기체(15)를 가열하였다. 초음파 처리는 예를 들면 출력 110W∼120W, 발진주파수 38 ㎑로 10분간 행하였다.
상기의 초음파 처리에 의한 세정으로 기체(15) 표면에 여분으로 부착된, 즉기체(15) 표면의 수산기와 화학 결합하지 않은 AEAPTMS를 제거할 수가 있다. 또한, 100℃ 이상의 온도로 기체(15)를 가열하여 건조 처리를 행하는 것에 의해, AEAPTMS 박막 내 및 AEAPTMS와 기체 표면의 수산기 사이의 탈수축합 반응을 촉진시켜 화학 결합을 강하게 할 수가 있다. 보다 구체적으로는, 탈수축합 반응으로 수소결합으로부터 공유결합으로 되어 결합력이 강해진다.
다음에, 기체(15)를 헥산 용액 중에 담그는 작업을 1회 혹은 수 회(예를 들면 2회) 행하였다. 이어서, 기체(15)를 헥산과 톨루엔(순도 99.7% 이상. 고속액체크로마토그래피용. 이하도 마찬가지)의 등량 혼합 용액 중에 담그는 작업을 1회 혹은 수 회(예를 들면 2회) 행하였다. 다음에, 기체(15)를 톨루엔 용액 중에 담그는 작업을 1회 혹은 수 회(예를 들면 2회) 행하였다. 이들 공정은 다음에 행하는 금 미립자의 실란커플링제에의 결합을 보다 진행하기 쉽게 하기 위한 것이다.
이어서, 직경이 수 나노미터인 금 미립자를 톨루엔에 녹인 100∼1,000ppm(예를 들면 1,000ppm) 용액을 준비하고, 이 금 미립자-톨루엔 용액 중에 기체(15)를 수 시간(예를 들면 1시간 정도) 담궜다. 이것에 의해, 도 17c에 도시하는 바와 같이, 금 미립자(8)와 AEAPTMS 박막 사이에 화학 결합이 일어난다.
다음에, 기체(15)를 금 미립자-톨루엔 용액으로부터 꺼내고, AEAPTMS 박막과 화학 결합하지 않은 금 미립자(8)를 톨루엔으로 가볍게 씻어내는 작업을 1회 혹은 수 회(예를 들면 2회) 행하였다.
다음에, 상기 유기 반도체 분자로서의 4,4′-비페닐디티올(HSC6H4C6H4
SH)을 톨루엔에 녹인 약 1mM 용액 중에 기체(15)를 수 시간 내지 1일(예를 들면 1일 정도) 침지시켰다. 이것에 의해, 도 18에 도시하는 바와 같이, 금 미립자(8)와 4,4′-비페닐디티올이 화학 결합한다.
다음에, 기체(15)를 4,4′-비페닐디티올의 톨루엔 용액으로부터 꺼내고, 금 미립자(8)와 화학 결합하지 않은 4,4′-비페닐디티올을 톨루엔으로 가볍게 씻어내는 작업을 1회 혹은 수 회(예를 들면 2회) 행하였다. 그 후, 기체(15)를 건조시켰다.
이상과 같이 하여 금 미립자(8)와 상기 유기 반도체 분자로서의 4,4′-비페닐디티올로 이루어지는 상기 도전로를 가지는 채널 영역이 형성되고, 이 채널 영역의 양측에 소스 및 드레인 전극이 설치되며, 이들 양 전극 사이에 게이트 전극이 설치되어 있는, 도 1a 내지 도 1c에 도시하는 바와 같은 MOS형 전계 효과 트랜지스터를 제작할 수가 있었다.
이 MOS형 전계 효과 트랜지스터에 있어서, 소스 전극과 드레인 전극 사이에 인가한 전압에 대해, 소스 전극 및 드레인 전극 사이에 흐르는 전류를, 게이트 전극에 인가하는 전압을 변화시키면서 측정한 결과, 도 19에 도시하는 바와 같이, 반도체 동작을 확인할 수가 있었다. 또, 도 19의 전류 전압 특성 그래프에 있어서, 우단의 수치는 각 측정의 게이트 전극에 인가한 전압값을 의미한다.
<예 2>
실란커플링제로서 AEAPTMS 대신에 3-머캅토프로필트리메톡시실란 ((CH3O)3Si C3H6SH, 신에츠 화학공업주식회사제)을 이용한 것 이외는, 실시예 1과 마찬가지의 방법으로 MOS형 전계 효과 트랜지스터를 제작하였다(도 20). 이 트랜지스터에 대해 상기와 마찬가지로 하여 전류 전압 특성의 측정을 행한 결과, 반도체 동작을 확인할 수가 있었다.
이상, 본 발명을 실시의 형태 및 실시예에 의거하여 설명하였지만, 본 발명은 이들 예에 아무런 한정이 되는 것이 아니며, 발명의 주지를 일탈하지 않는 범위에서 적절히 변경 가능하다는 것은 말할 필요도 없다.
예를 들면, 상기에 상기 미립자로서 상기 도체로서의 금을 이용하는 예를 들었지만, 그 외에 은 또는 백금, 혹은 상기 반도체로서의 황화카드뮴, 셀렌화카드뮴 또는 실리콘으로 이루어지는 미립자를 이용할 수가 있다. 또한, 그 입자지름은 10㎚ 이하인 것이 좋다.
또한, 상기 미립자의 형상으로서는 구형, 직사각형, 나노 로드를 예로 들어 설명하였지만, 본 발명은 이에 한정되는 것이 아니며, 예를 들면 삼각형, 입방체, 직방체, 원추, 나노 튜브 등을 들 수 있다.
본 발명에 따르면, 미립자가 유기 반도체 분자에 의해 연결되어 도전로가 형성되어 있기 때문에, 미립자 내의 도전로와 유기 반도체 분자 내의 분자 골격에 따른 도전로가 연결된 네트워크 형상의 도전로를 형성시킬 수가 있다.
이것에 의해, 도전로 내의 전하 이동이 유기 반도체 분자의 주쇄에 따른 분자의 축 방향으로 지배적으로 일어나는 구조로 된다. 도전로에는 분자 사이의 전자 이동이 포함되지 않기 때문에, 종래의 유기 반도체의 낮은 이동도의 원인이었던 분자 사이의 전자 이동에 의해 이동도가 제한되는 일이 없다.
그 때문에, 유기 반도체 분자 내의 축 방향의 전하 이동을 최대한으로 이용할 수가 있다. 예를 들면, 주쇄에 따라 형성된 공역계를 가지는 분자를 상기 유기 반도체 분자로서 이용하는 경우에는, 비국재화된 π전자에 의한 높은 이동도를 이용할 수 있다.
또한, 도전로를 형성하는 채널 영역은, 상압 하에서 200℃ 이하의 저온 프로세스에서 한 층마다 형성 가능하기 때문에, 소망하는 두께를 가지는 채널층을 용이하게 형성시킬 수 있으며, 플라스틱 기판과 같이 플렉시블한 기판 위에 저코스트로 반도체 장치를 제작할 수 있다.
본 발명에 따르면, 소망하는 두께를 가지는 채널층을 용이하게 형성시킬 수 있으며, 플라스틱 기판과 같이 플렉시블한 기판 위에 저코스트로 반도체 장치를 제작할 수 있다.
Claims (36)
- 도체 또는 반도체로 이루어지는 미립자와, 이 미립자와 결합한 유기 반도체 분자에 의해 도전로가 형성된 반도체 장치.
- 제 1항에 있어서, 상기 유기 반도체 분자가 말단에 가지는 관능기가 상기 미립자와 화학 결합하고 있는 반도체 장치.
- 제 2항에 있어서, 상기 유기 반도체 분자가 양단에 가지는 상기 관능기에 의해 상기 유기 반도체 분자와 상기 미립자가 번갈아 결합하여, 네트워크 형상의 상기 도전로를 형성하고 있는 반도체 장치.
- 제 2항에 있어서, 상기 관능기에 의해 상기 유기 반도체 분자와 상기 미립자가 3차원적으로 연결되어 있는 반도체 장치.
- 제 1항에 있어서, 상기 도전로를 가지는 채널 영역이 형성되고, 이 채널 영역의 양측에 소스 및 드레인 전극이 설치되며, 이들 양 전극 사이에 게이트 전극이 설치되어 있는 절연 게이트형 전계 효과 트랜지스터로서 구성된 반도체 장치.
- 제 1항에 있어서, 상기 미립자와 상기 유기 반도체 분자의 결합체가 단일층 또는 복수층을 이루어 상기 도전로를 형성하고 있는 반도체 장치.
- 제 1항에 있어서, 상기 미립자는 상기 도체로서의 금, 은, 백금, 구리 또는 알루미늄, 혹은 상기 반도체로서의 황화카드뮴, 셀렌화카드뮴 또는 실리콘으로 이루어지는 반도체 장치.
- 제 1항에 있어서, 상기 미립자는 입자지름 10㎚ 이하의 미립자인 반도체 장치.
- 제 8항에 있어서, 상기 미립자가 1차원 방향으로 이방성 형상을 가지는 단경 10㎚ 이하의 나노 로드인 반도체 장치.
- 제 9항에 있어서, 상기 도전로를 가지는 채널 영역이 형성되고, 이 채널 영역의 양측에 소스 및 드레인 전극이 설치되며, 상기 소스 전극 및 상기 드레인 전극 사이의 거리가 상기 나노 로드의 장경보다 짧은 반도체 장치.
- 제 1항에 있어서, 상기 유기 반도체 분자는 공역 결합을 가지는 유기 반도체 분자로서, 분자의 양단에 티올기(-SH), 아미노기(-NH2), 이소시아노기(-NC), 티오아세톡실기(-SCOCH3) 또는 카르복실기(-COOH)를 가지는 반도체 장치.
- 제 5항에 있어서, 상기 전계 효과 트랜지스터가 유기 재료로 이루어지는 플렉시블한 기판 상에 형성되어 있는 반도체 장치.
- 제 12항에 있어서, 상기 게이트 전극 상의 게이트 절연막도 유기 재료로 이루어지는 반도체 장치.
- 제 5항에 있어서, 상기 소스 및 드레인 전극이 상기 미립자와 동일한 재료로 이루어지는 반도체 장치.
- 제 6항에 있어서, 상기 미립자와 접착성이 있는 하지층 위에, 상기 단일층 또는 상기 복수층의 도전로가 형성되는 반도체 장치.
- 제 15항에 있어서, 상기 하지층이 실라놀 유도체로 이루어지는 반도체 장치.
- 제 16항에 있어서, 상기 도전로를 가지는 채널 영역이 형성되고, 이 채널 영역의 양측에 소스 및 드레인 전극이 설치되며, 이들 양 전극 사이에 게이트 전극이 설치되며, 상기 하지층이 상기 게이트 전극 상의 게이트 절연막으로서 이용되고 있는 반도체 장치.
- 도체 또는 반도체로 이루어지는 미립자와, 이 미립자와 결합한 유기 반도체 분자에 의해 도전로를 형성하는 반도체 장치의 제조 방법.
- 제 18항에 있어서, 상기 유기 반도체 분자를 그 말단의 관능기에 의해 상기 미립자와 화학 결합시키는 반도체 장치의 제조 방법.
- 제 19항에 있어서, 상기 유기 반도체 분자의 양단에 있는 상기 관능기에 의해, 상기 유기 반도체 분자와 상기 미립자를 번갈아 결합시켜, 네트워크 형상의 상기 도전로를 형성하는 반도체 장치의 제조 방법.
- 제 19항에 있어서, 상기 관능기에 의해 상기 유기 반도체 분자와 상기 미립자를 3차원적으로 연결하는 반도체 장치의 제조 방법.
- 제 18항에 있어서, 상기 도전로를 가지는 채널 영역을 형성시키고, 이 채널 영역의 양측에 소스 및 드레인 전극을 설치하며, 이들 양 전극 사이에 게이트 전극을 설치한 절연 게이트형 트랜지스터를 제조하는 반도체 장치의 제조 방법.
- 제 18항에 있어서, 상기 미립자와 상기 유기 반도체 분자의 결합체의 단일층 또는 복수층에 의해 상기 도전로를 형성하는 반도체 장치의 제조 방법.
- 제 23항에 있어서, 상기 미립자로 구성된 미립자의 층을 형성한 후에 상기 유기 반도체 분자를 접촉시키는 공정을 적어도 1회 행하는 것에 의해, 상기 결합체의 단일층 또는 복수층을 형성하는 반도체 장치의 제조 방법.
- 제 24항에 있어서, 상기 미립자와 접착성이 있는 하지층 위에, 상기 미립자의 층을 형성하는 반도체 장치의 제조 방법.
- 제 25항에 있어서, 상기 하지층을 실라놀 유도체를 이용하여 형성시키는 반도체 장치의 제조 방법.
- 제 18항에 있어서, 상기 미립자로서, 상기 도체로서의 금, 은, 백금, 구리 또는 알루미늄, 혹은 상기 반도체로서의 황화카드뮴, 셀렌화카드뮴 또는 실리콘으로 이루어지는 미립자를 이용하는 반도체 장치의 제조 방법.
- 제 18항에 있어서, 상기 미립자로서 입자지름 lO㎚ 이하의 미립자를 이용하는 반도체 장치의 제조 방법.
- 제 28항에 있어서, 1차원 방향으로 이방성 형상을 가지는 단경 lO㎚ 이하의 나노 로드를 상기 미립자로서 이용하는 반도체 장치의 제조 방법.
- 제 29항에 있어서, 상기 도전로를 가지는 채널 영역을 형성하고, 이 채널 영역의 양측에 소스 및 드레인 전극을 설치하며, 상기 소스 전극 및 상기 드레인 전극 사이의 거리를 상기 나노 로드의 장경보다 짧게 형성하는 반도체 장치의 제조 방법.
- 제 18항에 있어서, 상기 유기 반도체 분자로서, 공역 결합을 가지는 유기 반도체 분자로서, 분자의 양단에 티올기(-SH), 아미노기(-NH2), 이소시아노기(-NC), 티오아세톡실기(-SCOCH3) 또는 카르복실기(-COOH)를 가지는 분자를 이용하는 반도체 장치의 제조 방법.
- 제 22항에 있어서, 상기 전계 효과 트랜지스터를 유기 재료로 이루어지는 플렉시블한 기판 상에 형성시키는 반도체 장치의 제조 방법.
- 제 32항에 있어서, 상기 게이트 전극 상의 게이트 절연막에도 유기 재료를 이용하는 반도체 장치의 제조 방법.
- 제 22항에 있어서, 상기 소스 및 드레인 전극에 상기 미립자와 동일한 재료를 이용하는 반도체 장치의 제조 방법.
- 제 1항에 있어서, 상기 도전로의 도전성이 전계에 의해 제어되도록 구성된 반도체 장치.
- 제 18항에 있어서, 상기 도전로를 전계에 의해 제어하는 제어부를 형성하는 반도체 장치의 제조 방법.
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