KR101202568B1 - 절연 게이트형 전계 효과 트랜지스터의 제조 방법 - Google Patents

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Abstract

본 발명은 미립자와, 이 미립자에 결합한 유기 반도체 분자에 의해 도전로가 형성되고, 그의 도전성이 전계에 의해 제어되도록 구성된 반도체 장치, 및 그 제조 방법이며, 미립자의 콜로이드 용액을 형성할 때에, 미립자끼리의 응집을 방지하기 위해 미립자에 결합시킨 보호막 분자를, 치환할 필요가 없는 반도체 장치, 및 그의 제조 방법을 제공한다.
본 발명에 따르면, 금 등의 도체 또는 반도체로 이루어지는 미립자 (9)에 결합한 보호막 분자 (11)와, 이 미립자 (9)에 인접한 미립자 (9)에 결합한 다른 보호막 분자 (11) 사이에 결합을 형성시키고, 그 결과 생성되는 유기 반도체 분자 (12)에 의해 인접하는 미립자 (9)를 연결한다. 이 방법에 따르면, 유기 반도체 분자 (12)내의 도전로가 미립자 (9)내의 도전로에 의해 연결되어, 유기 반도체 분자 (12)내의 이동도를 최대한으로 이용할 수 있는 삼차원 네트워크형의 도전로를, 보호막 분자를 치환하는 방법을 사용하지 않고도 얻을 수 있다.
반도체 장치, 미립자, 도전로, 보호막 분자

Description

절연 게이트형 전계 효과 트랜지스터의 제조 방법 {Method for Manufacturing Insulated Gate Field Effect Transistors}
도 1은 본 발명의 실시 형태 1에 기초하는 절연 게이트형 전계 효과 트랜지스터의 일례를 나타내는 개략 단면도이다.
도 2는 동일한 절연 게이트형 전계 효과 트랜지스터의 제조 공정을 나타내는 흐름도이다.
도 3은 동일한 절연 게이트형 전계 효과 트랜지스터의 제조 공정을 나타내는 흐름도이다.
도 4는 동일한 보호막 분자로부터 유기 반도체 분자가 생성되는 공정을 나타내는 설명도이다.
도 5는 동일한 절연 게이트형 전계 효과 트랜지스터의 여러가지의 디바이스 구조를 나타내는 단면도이다.
도 6은 본 발명의 실시 형태 2에 기초하는 보호막 분자로부터 유기 반도체 분자가 생성되는 공정을 나타내는 설명도이다.
도 7은 본 발명의 실시 형태 3에 기초하는 보호막 분자로부터 유기 반도체 분자가 생성되는 공정을 나타내는 설명도이다.
도 8은 본 발명의 실시 형태 4에 기초하는 보호막 분자로부터 유기 반도체 분자가 생성되는 공정을 나타내는 설명도이다.
도 9는 특허 문헌 3에 개시되어 있는 절연 게이트형 전계 효과 트랜지스터의 단면도 (a)와 주요부 확대도 (b)이다.
도 10은 동일한 절연 게이트형 전계 효과 트랜지스터의 제조 공정을 나타내는 흐름도이다.
도 11은 동일한 절연 게이트형 전계 효과 트랜지스터의 제조 공정을 나타내는 흐름도이다.
<도면의 주요 부분에 대한 부호의 간단한 설명>
1, 101: 기판, 2, 102: 게이트 전극,
3, 103: 게이트 절연막, 4, 104: 소스 전극,
5, 105: 드레인 전극, 6, 106: 분자 땜납층,
7, 107: 땜납 분자, 8, 108: 채널층,
8a, 108a: 제1 채널층, 8b, 108b: 제2 채널층,
9, 109: 금 등의 미립자, 9a, 109a: 제1 미립자층,
9b, 109b: 제2 미립자층, 10, 110: 보호막,
11, 111: 보호막 분자, 12… 유기 반도체 분자,
112: 4,4’-비페닐디티올 등의 유기 반도체 분자
특허 문헌 1: 일본 특허 공개 제2003-301116호 공보 (제3-5 ,8 및 9 면, 도 1)
특허 문헌 2: 일본 특허 공개 제2004-6827호 공보 (제4 및 5 면, 도 3 및 6)
특허 문헌 3: 일본 특허 공개 제2004-88090호 공보 (제11-14 면, 도 1 및 2)
본 발명은 도체 또는 반도체로 이루어지는 미립자와 유기 반도체 분자에 의해 도전로가 형성되어 있는 도전체, 및 그의 제조 방법, 및 그것을 이용한 반도체 장치, 및 그의 제조 방법에 관한 것이다.
박막 트랜지스터 (Thin Film Transistor; 이하, TFT라 약기함)는 전자 회로, 특히 디스플레이 등의 액티브 매트릭스 회로에 있어서의 스위칭 소자로서 널리 이용되고 있다.
현재, 대부분의 TFT는 반도체층 (채널층)으로서 비정질 규소 (a-Si) 또는 다결정 규소 (poly-Si)를 이용하는 Si계 무기 반도체 트랜지스터이다. 이들의 제조는 반도체층 형성에 플라즈마 CVD법 (Chemical Vapor Deposition; 화학 증착법) 등을 이용하기 때문에 공정 비용이 높다. 또한, 350 ℃ 정도의 고온에서의 열처리가 필요하므로 공정 비용이 비싸게 됨과 동시에 기판이 제한된다.
최근, 저온에서 스핀 코팅이나 침지 등의 저비용 공정으로 제조할 수 있고, 플라스틱 등의 내열성이 없는 가요성 기판 등에도 막을 형성할 수 있다는 이유로, 유기 반도체 재료를 이용한 유기 반도체 트랜지스터의 개발이 왕성히 행해지고 있 다.
그러나, 유기 반도체 재료로서는, TFT의 특성 지표인 이동도는 전형적인 값으로서 단지 10-3 내지 1 cm2/Vs가 수득된다 (C.D. Dimitrakopoulos 등, Adv. Mater., 14, 99 (2002)). 이 값은 a-Si의 이동도인 수 cm2/Vs나 poly-Si의 이동도인 약 100 cm2/Vs와 비교하여 낮고, 디스플레이용 TFT에 요구되는 이동도 1 내지 3 cm2/Vs에 달하고 있지 못하다. 이 때문에, 이동도를 개선하는 것이 유기 반도체 재료 개발의 큰 과제이다.
유기 반도체 재료의 이동도는 분자내의 전하 이동 및 분자 사이의 전하 이동에 의해 결정된다. 분자내의 전하 이동은 π 전자의 비편재화로 인해 형성된 공액계에 의해 가능해진다. 분자 사이의 전하 이동은 분자 사이의 결합, 반데르발스힘에 의한 분자 궤도의 중첩에 의한 전도, 또는 분자 사이의 트랩핑 준위를 통한 호핑 전도에 의해 이루어진다.
이 경우, 분자내에서의 이동도를 μ-intra, 분자 사이의 결합에 의한 이동도를 μ-inter, 분자 사이의 호핑 전도의 이동도를 μ-hop라 하면,
μ-intra ≥ μ-inter > μ-hop
의 관계가 있다. 유기 반도체 재료에서, 분자 사이의 느린 전하 이동이 전체 이동도를 제한하므로 전하의 이동도가 감소한다.
이동도의 개선을 위해, 유기 반도체 재료, 예를 들면 펜타센 박막을 증착으 로 형성할 때에, 증착 속도를 최소화하고, 또한 기판 온도를 실온으로 억제함으로써, 분자의 배향성을 향상시키고, 이동도로서 0.6 cm2/Vs를 달성하고 있는 예가 있다 (C.D. Dimitrakopoulos 등, IBM J. Res. & Dev., 45, 11 (2001)).
이것은 재료의 결정성을 향상시키고 분자 사이의 호핑 전도를 억제함으로써 이동도의 개선을 목표로 하는 것이다. 이동도가 다소 개선되지만 전체 이동도는 여전히 분자 사이의 이동도에 의해 제한되므로, 만족할 수 있는 정도의 큰 이동도는 얻어지고 있지 않다
이것과는 달리, 유기 반도체 재료와 다른 재료를 조합함으로써 전기적 특성의 개선을 목표로 하는 시도도 이루어지고 있다.
예를 들면, 상기 특허 문헌 1에는, 공액 고분자와 유기 금속 착체의 혼합물로 유기 반도체 재료를 구성하는 예가 나타나 있다. 여기서, 공액 고분자란 고분자 주쇄를 구성하는 개개의 반복 단위의 내부 및 반복 단위 사이 모두에서 결합이 공액하고 있는 고분자이다. 그러나, 상기한 혼합물에서는 공액 고분자와 유기 금속 착체 사이에 화학 결합이 형성되지 않으므로, 도전성의 향상은 그다지 크지 않다.
또한, 상기 특허 문헌 2에는, 소스 전극과 드레인 전극간의 단락을 피하면서, 도전성 재료를 포함하는 도전성 영역을 유기 반도체층 중에 설치하는 예가 나타나 있다. 도전성 영역을 설치하는 목적은 이동도 등의 유기 반도체 재료 자체의 전기적 특성의 개선을 목표로 하는 것은 아니라 유효 채널 길이를 단축하는 것에 있으며, 유기 반도체와 도전성 재료 사이에 화학 결합이 형성되지도 않는다.
한편, 상기 특허 문헌 3에서는, 도체 또는 반도체로 이루어지는 미립자와, 이 미립자와 결합한 유기 반도체 분자에 의해 네트워크형의 도전로를 형성하여, 이 도전로의 도전성을 전계에 의해 제어할 수 있도록 구성한 반도체 장치, 및 그의 제조 방법이 제안되어 있다.
도 9는 특허 문헌 3에 개시되어 있는 절연 게이트형 전계 효과 트랜지스터의 단면도 (a)와 주요부 확대도 (b)이다. 이 전계 효과 트랜지스터에서, 금 등의 미립자 (109)가 4,4'-비페닐디티올 등의 유기 반도체 분자 (112)에 네트워크형으로 결합되어 소스 전극 (104)과 드레인 전극 (105) 사이에, 채널층 (108)이 형성됨으로써 이 결합체에서의 캐리어 이동이 게이트 전극 (102)에 인가되는 게이트 전압에 의해 제어되도록 구성되어 있다.
도 9(b)에 나타낸 바와 같이, 상기한 결합체에서 유기 반도체 분자 (112)는 이의 양 말단에 있는 관능기에 의해 미립자 (109)에 결합되어서 미립자 (109)와 유기 반도체 분자 (112)가 교대로 연결되어, 미립자 (109)내의 도전로와 유기 반도체 분자 (112)내의 도전로가 접속된 도전로가 형성된다. 미립자 (109)에는 다수의 유기 반도체 분자 (112)가 결합할 수 있기 때문에, 전체로서는 이차원 또는 삼차원 메쉬형으로 연결된 네트워크형의 도전로가 형성된다.
상기한 도전로에는, 종래의 유기 반도체의 낮은 이동도의 원인이었던 분자 사이의 전자 이동이 포함되지 않고, 더구나 유기 반도체 분자내의 전자 이동은 분자 골격을 따라 형성된 공액계를 통하여 이루어지므로, 높은 이동도가 기대된다.
도 10과 도 11은 도 9에 나타낸 절연 게이트형 전계 효과 트랜지스터의 제조 공정을 나타내는 흐름도이다. 이하, 미립자 (109)로서 금 미립자를, 유기 반도체 분자 (112)로서 4,4'-비페닐디티올을 가정하고 설명한다.
<공정 1>
먼저, 도 10(a)에 나타낸 바와 같이, 플라스틱 기판 등의 기판 (101) 위에 게이트 전극 (102), 게이트 절연막 (103), 소스 전극 (104) 및 드레인 전극(105)을 형성한다. 예를 들면, 전극 (102, 104 및 105)은 금을 증착하여 형성하고, 게이트 절연막 (103)은 폴리메틸메타크릴레이트 (PMMA)의 용액을 스핀 코팅법으로 도포한 후 용매를 증발시켜 형성한다.
<공정 2>
다음에, 채널층 (108)을 형성하는 영역의 표면을 예를 들면, 땜납 분자 (107)인 3-아미노프로필트리메톡시실란 (APTMS)의 톨루엔 또는 헥산 용액에 침지하고 용매로 세정하여 용액을 치환한 후, 용매를 증발시켜, 도 10(b)에 나타낸 바와 같이 금 미립자 (109) 층을 1층분만 고정하는 하부층으로서 분자 땜납층 (106)을 형성한다. APTMS는 한쪽 단부에 있는 실라놀기에 의해 게이트 절연막 (103)과 결합할 수 있음과 동시에, 또다른 한쪽 단부에 있는 아미노기에 의해 금 미립자 (109)와 결합할 수 있다. 이와 같이, 땜납 분자 (107)는 한쪽 단부에서 게이트 절연막 (103)과 결합할 수 있음과 동시에, 또다른 한쪽 단부에서 미립자 (109)와 결합할 수 있으므로, 미립자 (109)를 게이트 절연막 (103)에 고정하는 기능을 갖는 분자이다.
<공정 3>
다음에, 금 미립자 (109)를 톨루엔이나 클로로포름 등의 용매에 분산시킨 분산액 (농도 수 mM)에 기판 (101)을 수 분간 내지 수 시간 침지한 후, 용매를 증발시킨다. 이에 따라, 도 10(c)에 나타낸 바와 같이 기판 (101)의 분자 땜납층 (106)의 표면에 금 미립자 (109)가 고정되어 금 미립자 (109)를 포함하는 금 미립자층 (109a)이 분자 땜납층 (106) 위에 형성된다. 분자 땜납층 (106)에는, 아미노기와 결합하는 1층분의 금 미립자층 (109a)만이 고정된다. 분자 땜납층 (106)에 고정되어 있지 않은 과잉의 금 미립자 (109)는 세정하여 씻어 버린다.
또한, 금 미립자 (109)는 그 입경이 10 nm 이하인 콜로이드 입자이다. 이 금 미립자 (109)를 톨루엔이나 클로로포름 등의 용매에 안정적으로 분산시키기 위해서는, 미립자끼리 응집하여 침전되어 버리는 것을 방지하는 보호막 분자를 부착시켜, 각 미립자를 보호막 (110)으로 피복할 필요가 있고, 분자 땜납층 (106) 위에는 이 상태로 도입한다. 땜납 분자 (107)는 이 보호막 분자의 일부를 치환하여 금 미립자 (109)와 결합하지만, 도 10(c)에 나타낸 바와 같이 보호막 분자의 대부분은 여전히 금 미립자 (109)에 결합한 채로 남아있다.
<공정 4>
계속해서, 4,4'-비페닐디티올 (112)의 톨루엔 용액 (농도 수 mM 이하)에 기판 (101)을 침지하고 용매로 세정하여 용액을 치환한 후, 용매를 증발시킨다. 이 때, 도 10(d)에 나타낸 바와 같이 4,4'-비페닐디티올 (112)은 분자의 말단에 있는 티올기 -SH에 의해 금 미립자 (109)와 반응하여, 보호막 (110)을 형성하고 있던 보 호막 분자를 치환하여 금 미립자 (109)의 표면에 결합한다. 1개의 금 미립자 (109)의 표면에는 다수의 4,4'-비페닐디티올 분자 (112)가 금 미립자 (109)를 감싸도록 결합한다. 이들 중의 일부가, 또 한쪽의 분자 말단에 있는 티올기를 이용하여 다른 금 미립자 (109)와도 결합하기 때문에, 4,4'-비페닐디티올 분자 (112)에 의해 금 미립자 (109)가 이차원 네트워크형으로 연결된 제1 채널층 (108a)이 형성된다.
이 채널층 (108a)의 표면에는, 4,4'-비페닐디티올 (112)의 미반응 티올기가 다수 잔존하고 있기 때문에, 채널층 (108a)의 표면은 금 미립자 (112)에 대하여 강한 결합력을 갖고 있다.
<공정 5>
다음에, 도 11(e)에 나타낸 바와 같이 공정 3과 마찬가지로, 금 미립자 (109)를 톨루엔이나 클로로포름 등의 용매에 분산시킨 분산액에 기판 (101)을 수 분간 내지 수 시간 침지하고, 그 후 용매를 증발시킨다. 이에 따라, 제1 채널층 (108a)의 표면에 금 미립자 (109)가 결합하여 고정되어, 제2 금 미립자층 (109b)이 형성된다. 이 때, 제2층의 금 미립자 (109)는 4,4'-비페닐디티올 (112)에 의해 제1층의 금 미립자 (109)와 연결되지만, 제2층의 동일한 금 미립자 (109)와 연결된 제1층의 금 미립자 (109)끼리는, 제2층의 금 미립자 (109)를 통해 간접적으로 연결되게 되어, 금 미립자 (109)끼리의 연결은 삼차원적인 것이 된다. 채널층 (108a)에 고정되지 않은 과잉의 금 미립자 (109)는 세정하여 씻어 버린다.
또한, 공정 3과 마찬가지로, 금 미립자 (109)가 미립자끼리 응집하는 것을 방지하기 위해서, 금 미립자 (109)는 보호막 (110)으로 피복된 상태로 채널층 (108a) 위에 도입한다. 채널층 (108a)의 표면에 잔존하고 있던 4,4'-비페닐디티올 (112)의 미반응의 티올기는, 보호막 분자를 치환하여 금 미립자 (109)와 결합하지만, 도 11(e)에 나타낸 바와 같이 보호막 분자의 상당 부분은 여전히 금 미립자 (109)에 결합한 채로 남아있다.
<공정 6>
계속해서, 공정 4와 마찬가지로, 4,4'-비페닐디티올 (112)을 톨루엔에 용해한 농도 수 mM 이하의 용액에 기판 (101)을 침지하고 용매로 세정하여 용액을 치환한 후, 용매를 증발시킨다. 이 결과, 도 11(f)에 나타낸 바와 같이 금 미립자 (109)를 감싸도록 다수의 4,4'-비페닐디티올 (112)이 결합하여, 4,4'-비페닐디티올 분자 (112)에 의해 금 미립자 (109)끼리 연결된 제2 채널층 (108b)이 형성된다.
이 후, 공정 5와 공정 6을 반복함으로써, 도 11(g)에 나타낸 바와 같이 삼차원 메쉬상의 네트워크형의 도전로가 형성된 채널층 (108)을 1층씩 형성할 수 있다.이 반복의 횟수를 적절히 선택함으로써, 원하는 두께의 채널층 (108)을 형성할 수 있다 (여기에 기재한 금 미립자층의 형성 방법에 관해서는, M.D. Musick 등, Chem. Mater., 9, 1499 (1997); Chem. Mater., 12, 2869 (2000) 참조).
상기 특허 문헌 3에 개시되어 있는 도전로에는 분자 사이의 전자 이동이 포함되지 않아, 이동도가 분자 사이의 전자 이동에 의해 제한되는 일이 없다. 이 때문에, 유기 반도체 분자내의 주쇄를 따른 (분자의 축 방향의) 도전로의 이동도, 예를 들면 비편재화된 π 전자에 의한 높은 분자내 이동도를 최대한으로 이용할 수 있다.
그러나, 도전로의 제조 공정에서, 금 등의 미립자 (109)가 미립자끼리 응집하여 침전되어 버리는 것을 방지하기 위해서는, 미립자의 콜로이드 용액을 형성할 때에 응집을 방지하는 보호막 분자로 미립자 (109)를 피복할 필요가 있다. 이 때문에, 상기 특허 문헌 3에 나타나있는 반도체 장치의 제조 방법에서는, 도 10(c)나 도 11(e)에 도시한 바와 같이 보호막 (110)으로 피복한 미립자 (109)를 용매에 분산시켜 기판상에 도입하여, 미립자층 (109a나 109b)을 형성시켜 미립자 (109)를 기판상에 고정한 후에, 도 10(d)나 도 11(f)에 도시한 바와 같이 양말단에 미립자 (109)와 강고히 결합할 수 있는 관능기를 갖는 유기 반도체 분자 (112)를 작용시켜, 유기 반도체 분자 (112)로 보호막 분자를 치환함과 동시에, 유기 반도체 분자 (112)에 의해 미립자 (109)를 서로 연결하여, 미립자 (109)와 유기 반도체 분자 (112)를 포함하는 네트워크형의 도전로를 형성한다.
이 때, 반도체 장치의 성능을 좌우하는 미립자 사이의 네트워크화를 고효율로 달성하기 위해서는 다음과 같은 것이 필요하게 된다.
(1) 보호막 분자를 치환하는 유기 반도체 분자 (112)에 의해 미립자 (109)끼리 연결되는 비율이 높아지도록, 미립자층 (109a나 109b)에서의 미립자 (109)끼리의 간격을 적어도 유기 반도체 분자 (112)의 최대 길이 이하로, 바람직하게는 유기 반도체 분자 (112)에 의해 연결되기 쉬운 길이, 예를 들면 유기 반도체 분자 (112)의 원래 길이 정도의 길이로 조절한다.
(2) 치환 반응이 효율적으로 진행되도록, 유기 반도체 분자 (112)에 비해 미 립자 (109)로의 결합력이 작은 보호막 분자를 이용한다.
그러나, 미립자층 (109a나 109b)에서의 미립자끼리의 간격을 정확하게 제어하는 것은 어렵다. 또한, 미립자 (109)에 대한 보호막 분자의 결합력이 지나치게 약해지면, 미립자 (109)에 대한 보호 작용이 충분하지 않게 된다. 따라서, 충분한 보호 작용을 갖고, 더구나 상기 (2)의 조건을 만족시키기 위해서, 미립자 (109)에 대한 보호막 분자의 결합성이 크게 제한되므로, 적절한 보호막 분자를 발견하는 것은 어렵게 된다. 이들 결과로 볼 때, 상기 특허 문헌 3의 방법으로 미립자 사이의 네트워크화를 고효율로 달성하는 것은 어렵다.
본 발명은 이러한 상황을 감안하여 이루어진 것으로서, 그 목적은 미립자와, 이 미립자에 결합한 유기 반도체 분자에 의해 도전로가 형성되고, 그의 도전성이 전계에 의해 제어되도록 구성된 반도체 장치, 및 그의 제조 방법이며, 미립자의 콜로이드 용액을 형성할 때에, 미립자끼리의 응집을 방지하기 위해서 미립자에 결합시킨 보호막 분자를, 치환할 필요가 없는 반도체 장치, 및 그의 제조 방법을 제공하는 것에 있다.
즉, 본 발명은 도체 또는 반도체로 이루어지는 미립자와, 이 미립자와 결합한 유기 반도체 분자에 의해 도전로가 형성되고, 이 도전로의 도전성이 전계에 의해 제어되며, 상기 미립자에 결합한 보호막 분자와, 인접하는 상기 미립자에 결합한 다른 보호막 분자가 결합하여, 상기 미립자 사이를 연결하는 상기 유기 반도체 분자를 형성하는 반도체 장치에 관한 것이며, 또한 도체 또는 반도체로 이루어지는 미립자와, 이 미립자와 결합한 유기 반도체 분자에 의해 도전로가 형성되고, 이 도전로의 도전성이 전계에 의해 제어되며 상기 미립자에 상기 유기 반도체 분자를 생성하는 보호막 분자를 결합시키고, 그 후에 복수개의 상기 미립자를 배치하여, 이들 미립자 사이에서 상기 보호막 분자끼리의 결합을 형성하여, 상기 미립자 사이를 연결하는 상기 유기 반도체 분자를 생성하는 반도체 장치의 제조 방법에 관한 것이다.
<발명을 실시하기 위한 최량의 형태>
본 발명에 있어서, 상기 보호막 분자로서, 상기 결합을 형성하기 전에는, 상기 미립자의 응집을 방지하기 위한 보호막을 형성하는 분자를 이용하는 것이 좋다. 이 때, 상기 보호막이 상기 보호막 분자만으로 구성되거나 상기 보호막 분자와 다른 보호막 분자로 구성될 수 있다. 예를 들면, 상기 다른 보호막 분자가 주로 상기 미립자에 대한 보호 작용을 담당하여 상기 보호막 분자의 상기 미립자에 대한 보호 작용을 보완하도록 하면, 보다 넓은 선택 범위로부터 상기 보호막 분자를 선택할 수 있다.
또한, 상기 보호막 분자로서, 상기 미립자에 결합하는 부위와, 상기 미립자와 결합하지 않는 비결합 부위를 갖는 분자를 이용하여, 상기 비결합 부위 사이에서 상기 결합을 형성하는 것이 좋다. 또한, 상기 보호막 분자로서, 분자 골격에 π 결합 공액계를 갖는 분자를 이용하는 것이 좋다.
보다 구체적으로는, 예를 들면 상기 보호막 분자로서 사용되는 유기 분자를 그의 한 말단에 존재하는 제1 관능기에 의해 상기 미립자와 화학 결합시키고, 상기 유기 분자의 다른 말단에 존재하는 제2 관능기에 의해 상기 결합을 형성시켜, 상기 미립자에 결합한 상기 제1 관능기에 의해 상기 유기 반도체 분자와 상기 미립자를 교대로 결합하여, 네트워크형의 상기 도전로를 형성하는 것이 좋다.
이 경우, 상기 미립자에 결합하는 부위의 상기 제1 관능기를 X라 하고, 상기 미립자와 결합하지 않고 상기 보호막 분자끼리 상기 결합을 형성하는 비결합부위의 상기 제2 관능기를 Y라 하며, 분자 골격 등의 그 밖의 부분을 R로 나타내면, 상기 보호막 분자는 X-R-Y로 표시할 수 있다.
상기 보호막 분자는 상기 제1 관능기 X를 1개 이상 갖고 있고, X는 티올기 (-SH), 아미노기 (-NH2), 이소시아노기 (-NC), 티오아세톡실기 (-SCOCH3) 또는 카르복실기 (-COOH)인 것이 좋다.
상기 결합을 형성하기 전에는, 상기 보호막 분자는 X에 의해 상기 미립자와 결합하여, 상기 미립자끼리 응집하는 것을 방지하는 상기 보호막을 형성하고, 상기 미립자는 화학적으로 및 전기적으로 상기 보호막 분자에 결합하고 있다. 상기 결합 형성 후에는, 상기 보호막 분자로부터 생성된 유기 반도체 분자가 양말단에 존재하는 X에 의해 상기 미립자와 결합하여 상기 미립자 사이를 연결하므로, 상기 미립자와 상기 유기 반도체 분자는 화학적으로 및 전기적으로 결합하고 있다.
그리고, 상기 보호막 분자의 분자 골격 등의 부분 R은 알칸, 알킨, 알켄, 방향족 등을 포함하지만, π 결합 공액계를 갖는 것이 바람직하다. R에 존재하는 π 결합 공액계는, 상기 보호막 분자로부터 생성되는 상기 유기 반도체 분자에 계승되 어, 상기 유기 반도체 분자에 도전로를 형성한다.
또한, 상기 결합에 의해 상기 유기 반도체 분자에 π 결합 공액계를 형성하는 것이 좋다. 상기 보호막 분자는 상기 제2 관능기 Y를 1개 이상 갖고 있고, Y를 이용하여 상기 보호막 분자끼리 결합하여, 상기 유기 반도체 분자가 생성된다. 이 때, 상기 결합에 의해 Y로부터 생성되는 원자단이 π 결합 공액계를 형성하면, 이것과 R에 존재하는 π 결합 공액계가 연결되어, 상기 유기 반도체 분자 전체에 걸쳐 π 결합 공액계가 형성된다. 이 결과, 상기 유기 반도체 분자에서 도전로로서, π 결합 공액계를 최대한으로 이용할 수 있으므로 큰 이동도를 실현할 수 있다.
또한, 상기 결합을 축합 반응, 치환 반응, 커플링 반응, 착체 형성 반응, 부가 반응, 수소 결합 형성 반응, 및 π-π 스태킹 반응으로 이루어지는 군에서 선택된 적어도 하나의 반응에 의해 형성하는 것이 좋다.
이 때, 상기 반응을 가열, 광 조사, 반응계로의 반응 개시제나 금속 이온의 도입, 및 용매의 제거를 포함하는 군에서 선택된 적어도 하나의 수단에 의해 행하는 것이 좋다. 광화학 반응을 이용하는 경우, 광 조사 영역을 광학적으로 좁힘으로써, 특정한 영역에 존재하는 상기 미립자만을 반응시킬 수 있고, 필요하면 그 후에 미반응의 미립자를 씻어 버리는 것도 가능하다.
또한, 상기 보호막 분자로서, 유기 반도체 분자의 성질을 갖고 있는 분자를 이용하는 것이 좋다. 반드시 필요한 것은 아니지만, 상기 보호막 분자 자체는 유기 반도체 분자의 성질을 갖고 있는 것이 바람직하다. 특히, 상기 결합이 수소 결합 형성 반응이나 π-π 스태킹 반응 등으로 형성되므로 결합 부위에 새로운 π 결 합 공액계를 형성하지 않는 경우에는, 상기 보호막 분자 자체가 유기 반도체 분자의 성질을 갖고 있는 것이 필요하다.
또한, 상기 미립자와 상기 유기 반도체 분자의 결합체의 단일층 또는 복수층에 의해 상기 도전로를 형성하는 것이 좋다.
구체적으로는, 상기 미립자의 층을 형성한 후에 상기 결합을 형성하는 공정을 1회 행하여 상기 결합체의 단일층을 형성하고, 이 공정을 2회 이상 반복함으로써 복수층을 형성한다. 도전로가 형성된 채널층을 1층씩 형성하고 이 반복의 횟수를 적절히 선택함으로써 원하는 두께의 채널층을 형성할 수 있다.
또는, 상기 미립자의 층을 복수층 형성한 후에 상기 결합을 형성하는 공정을 행하여 상기 결합체의 복수층을 형성하는 것도 좋다. 상기 결합을 형성하는 반응이 Y 이외의 반응 부재를 필요로 하지 않고, 예를 들면 가열에 의해 반응이 활성화되는 경우에는, 상기 결합을 형성하기 전에 상기 미립자의 층이 복수층 형성되어 상기 결합의 형성을 복수층의 전 영역에 걸쳐 행하여 한 번에 상기 미립자를 네트워크화할 수 있다. 이에 따라, 요철이 심한 기판이나 곡면 기판상에서 반도체 장치의 형성이 쉽게 된다.
또한, 상기 미립자와 게이트 절연막 표면의 친화성 (접착성)이 좋지 않은 경우는, 상기 미립자와 접착성이 좋은 하부층을 게이트 절연막의 표면에 형성하고, 이 하부층 위에 상기 미립자의 층을 형성하는 것이 좋다. 상기 하부층을 구성하는 분자는, 한쪽 단부에서는 예를 들면 게이트 절연막이나 전극과 결합할 수 있고, 또다른 한쪽 단부에서는 상기 미립자와 결합하여 상기 미립자를 상기 게이트 절연막 이나 상기 전극에 고정시키는 기능을 갖는 분자이다. 또한, 상기 하부층이 필요한 지 여부는, 상기 미립자의 층의 형성 방법이나, 상기 미립자의 보호막과 게이트 절연막 표면의 상호 작용의 강도에 따라 결정된다.
또한, 상기 도전로를 갖는 채널 영역을 형성하고, 이 채널 영역의 양측에 소스 및 드레인 전극을 설치하며, 이들 양 전극 사이에 게이트 전극을 설치하여, 절연 게이트형 전계 효과 트랜지스터를 형성하는 것이 좋다. 이 구조는 공액계를 갖는 유기 반도체 분자로서 가시부 부근의 빛에 대하여 흡광성이 있는 색소를 사용함으로써, 광센서 등으로서도 동작 가능하다.
또한, 상기 미립자는 상기 도체로서 금, 은 또는 백금, 또는 상기 반도체로서 황화카드뮴, 셀레늄화 카드뮴 또는 실리콘을 포함하는 미립자로서, 그 입경은 10 nm 이하인 것이 좋다.
다음에, 본 발명의 바람직한 실시 형태를 도면을 참조하여 구체적이고 또한 상세히 설명한다.
<실시 형태 1>
실시 형태 1은 상기 보호막 분자의 화학 반응에 의해 상기 미립자 사이가 연결되어, 상기 도전로의 네트워크가 형성되는 일례이다. 보호막 분자 X-R-Y는 미립자에 강하게 결합하는 상기 제1 관능기 X를 한쪽 말단에 갖고, 또 다른 한쪽 말단에 상기 제2 관능기 Y를 갖고 있고, X에 의해 미립자에 결합하고 있는 보호막 분자 X-R-Y의 제2 관능기 Y가, 이 미립자에 인접하여 미립자에 결합하고 있는 보호막 분자의 제2 관능기 Y와 하기 식과 같이 축합 반응하여, 미립자 사이를 연결하는 유기 반도체 분자 X-R-Y’-R-X를 생성하는 경우이다.
X-R-Y + Y-R-X → X-R-Y’-R-X + A
단, 상기 식의 Y’는 반응 후의 Y의 잔기이고, A는 이탈하는 물 등의 소분자를 나타낸다. 이러한 반응의 예로서는, 예를 들면 상기 제2 관능기 Y가 알데히드기인 경우의 알돌 축합이나, 상기 제2 관능기 Y가 에스테르 결합인 경우의 클라이센 축합 등을 들 수 있다.
도 1은 실시 형태 1에 기초하는 절연 게이트형 전계 효과 트랜지스터의 일례를 나타내는 개략 단면도이고, TFT로서 잘 이용되는 하부 게이트형의 디바이스 구조를 나타내고 있다. 이 전계 효과 트랜지스터에서는, 소스 전극 (4)과 드레인 전극 (5) 사이에, 금 등의 미립자 (9)와, 유기 반도체 분자 (12)가 네트워크형으로 결합된 채널층 (8)이 형성되어 있다.
채널층 (8)에서는, 유기 반도체 분자 (12)가 양 말단에 있는 관능기 X에 의해 미립자 (9)와 결합하여 미립자 (9)와 유기 반도체 분자 (12)가 교대로 연결되어, 미립자 (9)내의 도전로와 유기 반도체 분자 (12)내의 도전로가 접속된 도전로가 형성된다. 미립자 (9)에는 다수의 유기 반도체 분자 (12)가 결합할 수 있기 때문에, 전체로서 이차원 또는 삼차원 메쉬형으로 연결된 네트워크형의 도전로가 형성된다. 채널층 (8)에 있어서의 전자 전도는 이 네트워크형의 도전로를 통하여 행해지고, 채널층 (8)의 도전성은 게이트 전극 (2)에 인가하는 전압에 의해 제어된다.
상기한 도전로에서는, 종래의 유기 반도체의 낮은 이동도의 원인이었던 분자 사이의 전자 이동이 포함되지 않고, 더구나 유기 반도체 분자내의 전자 이동은 분자내에 형성된 공액계를 통하여 행해지기 때문에, 높은 이동도가 기대된다.
이하, 보다 상세히 설명한다.
기판 (1)으로서는 실리콘 기판이나, 예를 들면 폴리이미드나 폴리카보네이트나 폴리에틸렌테레프탈레이트 (PET) 등의 플라스틱 기판이나, 유리 기판이나, 석영 기판 등을 이용한다. 플라스틱 기판을 이용하면, 예를 들면 곡면 형상을 갖는 디스플레이와 같이 가요성 형상의 반도체 장치를 제조할 수 있다.
기판 (1)상에 형성된 트랜지스터는 디스플레이 장치로서 응용하는 경우와 같이, 기판 (1)마다 다수의 트랜지스터를 집적한 단일체 집적 회로로서 이용하여도 좋고, 각 트랜지스터를 절단하여 개별화하여 개별 부품으로서 이용하여도 좋다.
게이트 전극 (2)의 재료로서는 예를 들면, 도전성 고분자, 금 (Au), 백금 (Pt), 알루미늄 (Al), 니켈 (Ni), 티탄 (Ti) 등의 도전성 물질, 또는 이들을 조합한 것을 사용할 수 있다.
게이트 절연막 (3)의 재료로서는, 예를 들면, 산화규소 (SiO2), 폴리메틸메타크릴레이트 (PMMA), 스핀 온 글래스 (SOG), 질화규소 (Si3N4), 금속 산화물 고유전 절연막 등, 또는 이들을 조합한 것을 사용할 수 있다.
소스 전극 (4) 및 드레인 전극 (5)의 재료로서는, 예를 들면 금 (Au), 팔라듐 (Pd), 백금 (Pt), 크롬 (Cr), 니켈 (Ni), 도전성 고분자 등의 도전성 물질, 또는 이들을 조합한 것을 사용할 수 있다.
본 실시 형태에 따르면, 제조 공정에서의 처리 온도를 200℃ 이하로 억제할 수 있기 때문에, 상기한 재료를 전부 유기 화합물로 구성하는 것도 가능하다.
채널층 (8)은 미립자 (9)와 유기 반도체 분자 (12)가 네트워크형으로 결합된 결합체로 형성되므로, 게이트 전극 (2)의 게이트 전압에 의해 캐리어 이동이 제어된다.
미립자 (9)는 입경 10 nm 이하의 미립자로서, 그 재료로는 예를 들면, 금 (Au), 은 (Ag), 백금 (Pt) 등의 도체나, 황화카드뮴 (CdS), 셀레늄화 카드뮴 (CdSe), 규소 (Si) 등의 반도체를 사용할 수 있다.
유기 반도체 (12)는 분자 골격에 π 결합 공액계를 갖는 유기 반도체 분자이며, 분자의 양 말단에 미립자 (8)와 화학적으로 결합할 수 있는 제1 관능기 X로서, 예를 들면 티올기 (-SH), 아미노기 (-NH2), 이소시아노기 (-NC), 티오아세톡실기 (-SCOCH3), 카르복실기 (-COOH) 등을 갖는 것이다. 티올기, 아미노기, 이소시아노기 및 티오아세톡실기는 금 등의 도체 미립자에 결합하는 관능기이고, 카르복실기는 반도체 미립자에 결합하는 관능기이다.
채널층 (8)을 형성하는 영역의 표면에는 미립자 (9)를 1층분만 고정하기 위한 상기 하부층으로서 분자 땜납층 (6)이 설치된다. 미립자 (9)를 게이트 절연막 (3) 또는 소스 전극 (4)이나 드레인 전극 (5)에 고정시키는 역할을 하는 땜납 분자 (7)로서는, 미립자 (9)에 결합하고 있는 보호막 분자 (11) 또는 미립자 (9)와 결합을 형성할 수 있는 관능기, 및 게이트 절연막 (3)과 결합할 수 있는 관능기를 갖는 분자를 이용한다.
예를 들면, 미립자 (9)가 금으로 이루어지고, 산화규소 (SiO2)로 이루어지는 게이트 절연막 (3) 위에 분자 땜납층 (6)을 형성하는 경우에는, 땜납 분자 (7)로서 N-(2-아미노에틸)-3-아미노프로필메틸디메톡시실란, N-(2-아미노에틸)-3-아미노프로필트리메톡시실란, N-(2-아미노에틸)-3-아미노프로필트리에톡시실란, 3-아미노프로필트리메톡시실란, 3-아미노프로필트리에톡시실란, 3-머캅토프로필트리메톡시실란, 및 3-머캅토프로필메틸디메톡시실란 등을 이용하는 것이 좋다.
채널층 (8)의 형성 공정에서는, 보호막 (10)을 갖는 미립자 (9)의 층을 1층형성한 후에, 가열 또는 광 조사 등에 의해, 인접하는 미립자 (9)의 보호막 분자 (11)끼리를 반응시켜, 인접하는 미립자 (9)를 연결하는 유기 반도체 분자 (12)로 전환시킨다. 이것에 의해, 유기 반도체 분자 (12)에 의해 인접하는 미립자 (9)의 사이를 연결하여, 미립자 (9)와 유기 반도체 분자 (12)를 포함하는 네트워크형의 도전로를 1층분 형성한다. 이와 같이 하여 채널층 (8)이 1층씩 형성되기 때문에, 이 공정을 몇 회 반복하여 원하는 두께를 갖는 채널층 (8)을 형성할 수 있다.
채널층 (8)의 1층분의 두께는 미립자 (9)의 입경 (수 nm)과 크게 다르지 않다. 미립자 (9)가 금으로 이루어지는 미립자로 입경이 10 nm 정도이고, 예를 들면 10층 적층하는 경우, 채널층 (8)의 두께는 대략 100 nm가 된다. 이 경우, 소스 전극 (4) 및 드레인 전극 (5)도 채널층 (8)의 두께에 따라서 100 nm 이상의 두께로 하는 것이 좋다.
채널층 (8)은 1층씩 독립적으로 형성되기 때문에, 결합체층마다 또는 복수의 결합체층마다 미립자 (9)를 구성하는 재료나 미립자 (9)의 입경 또는 유기 반도체 분자 (12)를 바꿔, 채널층의 특성을 제어하여도 좋다.
도 2와 도 3은 도 1에 나타낸 절연 게이트형 전계 효과 트랜지스터의 제조 공정을 나타내는 흐름도이다. 이하, 미립자 (9)로서 금 미립자를 이용하는 것을 가정하여 그 제조 공정을 설명한다.
<공정 1>
먼저, 도 2(a)에 나타낸 바와 같이 공지된 방법을 이용하여, 기판 (1) 위에 게이트 전극 (2), 게이트 절연막 (3), 소스 전극 (4) 및 드레인 전극 (5)을 형성한다.
기판 (1)으로서는, 실리콘 기판이나, 예를 들면 폴리이미드나 폴리카보네이트 등의 플라스틱 기판이나, 유리 기판이나, 석영 기판 등을 이용한다.
기판 (1) 위에 금을 증착하여 게이트 전극 (2)을 형성한다. 게이트 전극 (2)의 재료로서는 금 이외에, 예를 들면, 도전성 고분자, 백금, 알루미늄, 니켈, 티탄 등의 도전성 물질, 또는 이들을 조합한 것을 사용할 수 있고, 리프트 오프법, 섀도우 마스크법, 스크린 인쇄법, 잉크젯 인쇄법 등으로 형성한다. 예를 들면, 기판이 고농도도 도핑된 실리콘 기판 등이어서 기판 자체가 충분한 도전성을 갖는 경우에는, 상기한 금 증착을 하지 않고, 기판 자체를 게이트 전극으로 하는 것도 가능하다.
계속해서, 게이트 절연막 (3)을 열산화법, CVD법, 스핀 코팅법, 스퍼터법, 침지법, 캐스팅법 등에 의해 형성한다. 게이트 절연막 (3)의 재료로서는, 예를 들면 산화규소, 폴리메틸메타크릴레이트, 스핀 온 글래스, 질화규소, 금속 산화물 고유전 절연막 등이나, 이들을 조합한 것을 사용할 수 있다.
게이트 절연막 (3) 위에 다른 부분을 마스킹하면서 금을 증착하여, 소스 전극 (4)과 드레인 전극 (5)을 형성한다. 소스 전극 (4) 및 드레인 전극 (5)의 재료로서는 금 이외에, 예를 들면 팔라듐, 백금, 크롬, 니켈, 도전성 고분자 등의 도전성 물질, 또는 이들을 조합한 것을 사용할 수 있고, 리프트 오프법, 섀도우 마스크법, 스크린 인쇄법, 잉크젯 인쇄법 등으로 형성한다.
<공정 2>
금 미립자와 게이트 절연막 표면의 친화성이 좋지 않은 경우에는, 금 미립자층의 형성에 앞서서, 채널층 (8)을 형성하는 영역의 표면에 금 미립자 (9)를 1층분만 고정하는 분자 땜납층 (6)을 형성한다.
금 미립자 (9)를 고정하는 땜납 분자 (7)로서는, 금 미립자 (9)에 결합하고 있는 보호막 분자 (11) 또는 미립자 (9)에 대해 결합할 수 있는 관능기와, 게이트 절연막 (3)에 대해 결합할 수 있는 관능기를 함께 갖는 분자를 이용한다.
예를 들면, 미립자 (9)가 금으로 이루어지고, 산화규소 SiO2로 이루어지는 게이트 절연막 (3) 위에 분자 땜납층 (6)을 형성하는 경우에는, 땜납 분자 (7)로서는 N-(2-아미노에틸)-3-아미노프로필메틸디메톡시실란, N-(2-아미노에틸)-3-아미노프로필트리메톡시실란, N-(2-아미노에틸)-3-아미노프로필트리에톡시실란, 3-아미노 프로필트리메톡시실란, 3-아미노프로필트리에톡시실란, 3-머캅토프로필트리메톡시실란, 3-머캅토프로필메틸디메톡시실란 등을 이용하는 것이 좋다. 또한, 미립자 (9)와 소스 및 드레인 전극(4,5)을 전기적으로 결합시키는 준비로서, 소스 전극 (4) 및 드레인 전극 (5)의 표면에 보호막 분자 (11)의 층을 형성한다. 이를 위해, 보호막 분자 (11)를 에탄올에 수 mM의 농도로 용해한 용액에 기판 (1)을 1 시간 이상 침지하고 용매로 세정한 후 건조시킨다.
<공정 3>
다음에, 도 2(c)에 나타낸 바와 같이 금 미립자 (9)를 톨루엔이나 클로로포름 등의 용매에 분산시킨 분산액 (농도 수 mM)에 기판 (1)을 수 분간 내지 수 시간 침지한 후, 용매를 증발시킨다. 이에 따라, 기판 (1)의 분자 땜납층 (6)의 표면에 금 미립자 (9)가 고정되어, 금 미립자 (9)를 포함하는 금 미립자층 (9a)이 분자 땜납층 (6) 위에 형성된다. 분자 땜납층 (6)에는, 분자 땜납층 (6)에 결합하는 1층분의 금 미립자층 (9a)만이 고정된다. 분자 땜납층 (6)에 고정되어 있지 않은 과잉의 금 미립자 (9)는 세정하여 씻어 버린다.
상기와 같은 침지법 외에, 캐스팅법, 랑그뮤어 블로젯 (LB)법, 또는 스탬프법 등에 의해 금 미립자층 (9a)을 형성하는 것이 가능하다.
캐스팅법에서는, 금 미립자 (9)를 톨루엔이나 클로로포름 등의 용매에 분산시킨 분산액을 기판상에 적하하고, 서서히 용매를 증발시킨다. 이에 따라, 기판표면에 금 미립자층 (9a)이 형성된다. 금 미립자층이 한층만 형성되도록 분산액의 농도를 미리 조정하여 둔다.
LB법에서는, 정치시킨 수면상에 금 미립자 (9)를 톨루엔이나 클로로포름 등의 용매에 분산시킨 분산액을 확산시켜 금 미립자층을 형성시킨다. 다음에, 수면하강법 등에 의해 기판 (1) 위에 금 미립자층을 전사하여 기판 (1) 위에 금 미립자층 (9a)을 형성한다.
스탬프법에서는, 고체 표면이나 수면에 캐스팅법이나 LB법으로 형성한 금 미립자층을 한번 폴리디메틸실록산 등의 표면에 전사하고, 그것을 스탬프와 같이 기판 (1) 위에 놓고 가압하여, 기판 (1) 위에 금 미립자층 (9a)을 전사한다.
또한, 금 미립자 (9)는 그 입경이 10 nm 이하인 콜로이드 입자이다. 이 금 미립자 (9)를 톨루엔이나 클로로포름 등의 용매에 안정적으로 분산시키기 위해서는, 금 미립자끼리 응집하여 침전되어 버리는 것을 방지하는 보호막 분자 (11)를 부착시켜, 보호막 (10)으로 피복된 상태로, 분자 땜납층 (6) 위에 도입한다.
보호막 분자 (11)는 화학식 X-R-Y로 표시되는 분자로서, 금 미립자 (9)에 강하게 결합하는 제1 관능기 X를 한쪽 말단에 갖고, 또 다른 한쪽 말단에 제2 관능기 Y를 갖고 있다. 다음 공정 4에서의 가열에 의한 활성화에 의해, 1개의 금 미립자 (9)에 결합하고 있는 보호막 분자 (11)(X-R-Y)의 제2 관능기 Y는, 이 금 미립자 (9)에 인접하여 금 미립자 (9)에 결합하고 있는 보호막 분자 (11)의 제2 관능기 Y와 상술한 반응식과 같이 축합 반응하여, 2개의 금 미립자 (9)를 연결하는 유기 반도체 분자 (12)(X-R-Y’-R-X)를 생성한다.
<공정 4>
계속해서, 도 2(d)에 나타낸 바와 같이 반도체 장치 전체를 균일하게 가열하 여, 인접하는 금 미립자 (9)에 결합하고 있는 보호막 분자 (11)의 제2 관능기 Y의 사이에 축합 반응을 일으킨다. 이것에 의해, 보호막 분자 (11)의 일부가, 2개의 금 미립자 (9)의 사이를 연결하는 유기 반도체 분자 (12)로 전환된다. 1개의 금 미립자 (9)의 표면에는, 주위에 존재하는 다수의 금 미립자 (9)와의 사이에 유기 반도체 분자 (12)에 의한 연결이 형성되기 때문에, 유기 반도체 분자 (12)에 의해 금 미립자 (9)가 네트워크형으로 연결된 제1 채널층 (8a)이 형성된다. 동시에, 금 미립자 (9)와 소스 전극 (4) 및 드레인 전극 (5) 사이에도 유기 반도체 분자 (12)가 형성되어, 채널층 (8a)는 소스 및 드레인 전극(4,5)과도 전기적으로 접속된다. 이 채널층 (8a)의 표면에는 미반응의 보호막 분자 (11)가 다수 남아 있기 때문에, 채널층 (8a)의 표면은 계속해서 이 위에 적층되는 금 미립자 (9)와 결합할 수 있다.
<공정 5>
다음에, 도 3(e)에 나타낸 바와 같이 공정 3과 마찬가지로, 금 미립자 (9)를 톨루엔이나 클로로포름 등의 용매에 분산시킨 분산액에 기판 (1)을 수 분간 내지 수 시간 침지한 후 용매를 증발시킨다. 이에 따라, 제1 채널층 (8a)의 표면에 금 미립자 (9)가 결합하고 고정되어, 제2 금 미립자층 (9b)이 형성된다. 또한, 공정 3과 마찬가지로, 미립자 (9)가 미립자끼리 응집하는 것을 방지하기 위해서, 금 미립자 (9)는 보호막 (10)으로 피복된 상태로 채널층 (8a) 위에 도입한다. 또한, 공정 3과 마찬가지로 금 미립자층 (9b)을 캐스팅법이나, LB법이나, 스탬프법 등에 의해 형성하는 것도 가능하다.
<공정 6>
계속해서, 도 3(f)에 나타낸 바와 같이 공정 4와 마찬가지로, 반도체 장치 전체를 균일하게 가열하여, 인접하는 금 미립자 (9)에 결합하고 있는 보호막 분자 (11)의 제2 관능기 Y의 사이의 축합 반응을 일으킨다. 이것에 의해, 보호막 분자 (11)(X-R-Y)의 일부가 2개의 금 미립자 (9)의 사이, 그리고 금 미립자 (9)와 소스 전극 (4) 및 드레인 전극 (5)의 사이를 연결하는 유기 반도체 분자 (12)(X-R-Y’-R-X)로 전환된다. 이것에 의해 제2 채널층 (108b)이 형성됨과 동시에, 제2층의 금 미립자 (9)는 제1층의 금 미립자 (9)와도 연결된다. 이 결과, 동일한 제2층의 금 미립자 (9)와 연결된 제1층의 금 미립자 (9)끼리는, 이 제2층의 금 미립자 (9)를 통해 간접적으로 연결되게 되므로 연결은 삼차원적인 것이 된다. 채널층 (8b)에 고정되어 있지 않은 과잉의 금 미립자 (9)는 세정하여 씻어 버린다. 채널층 (8b)의 표면에는 미반응의 보호막 분자 (11)가 다수 남아 있기 때문에, 채널층 (8b)의 표면은 계속해서 이 위에 적층되는 금 미립자 (9)와 결합할 수 있다.
이 후, 공정 5와 공정 6을 반복하여 행함으로써, 도 3(g)에 나타낸 바와 같이 삼차원 메쉬형의 네트워크형의 도전로가 형성된 채널층을 1층씩 형성할 수 있다. 이 반복의 횟수를 적절히 선택함으로써, 원하는 두께의 채널층 (8)을 형성할 수 있다.
도 4는 실시 형태 1에 기초하여, 보호막 분자 (11)로부터 유기 반도체 분자 (12)를 생성함으로써, 2개의 미립자 (9)가 유기 반도체 분자 (12)(X-R-Y’-R-X)로 연결되는 공정을 나타내는 설명도이다. 도 4에 나타낸 반응식은 제2 관능기 Y가 알데히드기인 알돌 축합의 경우의 반응식이다. 다른 마찬가지의 반응예로서, Y가 에스테르 결합인 경우의 클라이센 축합 등을 들 수 있다.
도 5는 절연 게이트형 전계 효과 트랜지스터의 여러가지의 디바이스 구조를 나타내는 단면도이고, 본 발명에 기초하는 절연 게이트형 전계 효과 트랜지스터는 어떠한 디바이스 구조도 가질 수 있다. 도 5(a)는 앞서 도 1에 개략 단면도를 나타낸 하부 게이트형의 디바이스 구조를 나타내며, 먼저 게이트 전극 (2), 게이트 절연막 (3), 소스 전극 (4) 및 드레인 전극 (5)를 형성하고, 게이트 절연막 (3) 위의, 소스 전극 (4)과 드레인 전극 (5)과의 사이의 영역에 채널층 (8)을 형성한 것이다. 도 5(b)는 상부 게이트형의 디바이스 구조를 나타내는 단면도이고, 먼저 소스 전극 (4) 및 드레인 전극 (5)을 형성하고, 그 사이의 영역에 채널층 (8)을 형성하고, 그 위에 증착 등으로 게이트 절연막 (3) 및 게이트 전극 (2)을 형성한 것이다. 도 5(c)는 듀얼 게이트형의 디바이스 구조를 나타내는 단면도이고, 이 구조는 제1 게이트 전극 (2a)과 제1 게이트 절연막 (3a), 및 제2 게이트 전극 (2b)과 제2 게이트 절연막 (3b)을 설치함으로써, 보다 효과적으로 채널층 (8)의 도전성을 제어할 수 있다.
<실시 형태 2>
실시 형태 2는 상기 보호막 분자의 화학 반응에 의해 상기 미립자 사이가 연결되어, 상기 도전로의 네트워크가 형성되는 다른 예이다.
도 6은 실시 형태 2에 기초하여, 보호막 분자 (11)로부터 유기 반도체 분자 (12)를 생성함으로써, 2개의 미립자 (9)가 유기 반도체 분자 (12)(X-R-Y’-Z’-RB-Z’-Y’-X)로 연결되는 공정을 나타내는 설명도이다.
보호막 분자 (11)(X-R-Y)는 미립자에 강하게 결합하는 상기 제1 관능기 X를 한쪽 말단에 갖고, 또 다른 한쪽 말단에 상기 제2 관능기 Y를 갖고 있다. 한편, 반응 분자 B는 Z-RB-Z로 나타낸 구조를 갖고, 2개소 이상의 부위에서 제2 관능기 Y와 상기 결합을 형성할 수 있는 제3 관능기 Z를 갖고 있다.
이 반응 분자 B의 도입에 의해, 미립자에 결합하고 있는 보호막 분자의 제2 관능기 Y와, 이 미립자에 인접하고 있는 다른 미립자에 결합하고 있는 보호막 분자의 제2 관능기 Y가, 반응 분자 B가 갖는 2개의 제3 관능기 Z와 각각 하기 식과 같이 반응하여, 2개의 미립자 (9)의 사이를 연결하는 유기 반도체 분자 (12)가 생성된다.
X-R-Y + Z-RB-Z + Y-R-X → X-R-Y’-Z’-RB-Z’-Y’-X + 2C
단, 상기 식의 Y’와 Z’는 각각 반응 후의 Y와 Z의 잔기이고, C는 이탈하는 물 등의 소분자를 나타낸다. 이러한 반응의 예로서는, 예를 들면 도 6에 나타낸 바와같이 아미노나프탈렌술폰산 유도체인 보호막 분자 사이를 벤지딘을 이용한 디아조 커플링 반응에 의해 연결하는 반응이나, 이소시아네이트기를 갖는 보호막 분자 사이를 디올 화합물을 이용하여 연결하는 반응 등을 들 수 있다.
이 때, 반응 분자 B의 분자 골격 부분 RB는 π 결합을 갖는 것이 바람직하고, 이 π 결합이 상기 결합 형성 후, 잔기 -Y’-Z’-에 존재하는 π 결합이나, 상 기 보호막 분자의 R에 존재하는 π 결합과 공액하여, 상기 유기 반도체 분자 전체에 걸쳐 π 결합 공액계를 형성하는 것이 더욱 바람직하다.
<실시 형태 3>
실시 형태 3은 상기 보호막 분자의 화학 반응에 의해 상기 미립자 사이가 연결되어, 상기 도전로의 네트워크가 형성되는 다른 예이다.
도 7은 실시 형태 3에 기초하여, 보호막 분자 (11)로부터 유기 반도체 분자 (12)를 생성함으로써, 2개의 미립자 (9)가 유기 반도체 분자 (12)로 연결되는 공정을 나타내는 설명도이다.
보호막 분자 (11)(X-R-Y)는, 상기 제1 관능기로서 미립자 (9)에 강하게 결합하는 X를 한쪽 말단에 갖고, 상기 제2 관능기로서 또 다른 한쪽 말단에 금속 이온 Mn+에 배위 결합 할 수 있는 기 Y를 갖고 있다. 도 7에 나타낸 바와 같이, 금속 이온 Mn +을 도입하면, 미립자 (9)에 결합하고 있는 보호막 분자 (11)의 제2 관능기 Y와, 이 미립자 (9)에 인접하고 있는 다른 미립자 (9)에 결합하고 있는 보호막 분자 (11)의 제2 관능기 Y가, 동일 금속 이온 Mn +에 배위 결합 함으로써, 2개의 미립자 (9)의 사이를 연결하는 유기 반도체 분자 (12)가 생성된다.
<실시 형태 4>
실시 형태 4는 π-π 스태킹 반응이나 수소 결합 형성 반응 등의, 결합 부위에 새로운 π 결합 공액계를 형성하지 않는 반응에 의해, 상기 결합의 형성이 이루어지는 경우이다. 이 경우에는, 보호막 분자 (11)로서 유기 반도체 분자로서의 성 질을 갖는 것을 선택할 필요가 있다.
도 8은 실시 형태 4에 기초하여, 보호막 분자 (11)로부터 보호막 분자 이량체 (12)를 생성함으로써, 2개의 미립자 (9)가 보호막 분자 이량체 (12)로 연결되는 공정을 나타내는 설명도이다.
보호막 분자 (11)(X-R-Y)는, 상기 제1 관능기로서 미립자 (9)에 강하게 결합하는 관능기 X를 1개 이상 갖고 있고, 이 X에 의해 미립자 (9)와 화학적으로 및 전기적으로 접촉하고 있다. 한편, 보호막 분자 (11)내에는, 상기 제2 관능기로서 미립자 (9)와 직접적으로 결합하지 않는 부위 Y가 1개 이상 존재한다.
미립자 (9)에 결합하고 있는 보호막 분자 (11)의 제2 관능기 Y와, 이 미립자 (9)에 인접하고 있는 다른 미립자 (9)에 결합하고 있는 보호막 분자 (11)의 제2 관능기 Y가, 화학 반응에 의한 공유 결합이나 배위 결합의 형성을 수반하지 않고, 정전 인력이나, 반데르발스힘이나, 수소 결합이나, π-π 스태킹 (M. Kanehara et al., J. Am. Chem. Soc., 125, p. 8708 (2003))에 의해 결합하여, 2개의 미립자 (9)의 사이를 연결하는 유기 반도체 분자 이량체 (12)를 생성한다.
이 경우, 미립자가 콜로이드 용액 중에서 응집하지 않도록 pH나 염 농도를 조절한 용액을 이용하고, 용매의 증발이나 기판의 세정 등으로 보호막 분자 사이의 상호 작용이 강해지는 계를 이용한다.
이상, 본 발명을 실시 형태에 기초하여 설명하였지만, 본 발명이 이들 예로 어떤 식으로든 한정되는 것은 아니고, 발명의 취지를 벗어나지 않는 범위에서 적절하게 변경 가능한 것은 물론이다.
본 발명의 반도체 장치의 제조 방법에 따르면, 도체 또는 반도체로 이루어지는 미립자와, 이 미립자와 결합한 유기 반도체 분자에 의해 도전로가 형성되고, 이 도전로의 도전성이 전계에 의해 제어되며, 상기 미립자에 상기 유기 반도체 분자를 생성하는 보호막 분자를 결합시키고, 그 후 상기 미립자를 복수개 배치하여, 이들 미립자 사이에서 상기 보호막 분자끼리의 결합을 형성시켜, 상기 미립자 사이를 연결하는 상기 유기 반도체 분자를 생성시킨다. 이와 같이, 상기 보호막 분자 자체 또는 상기 보호막 분자 사이에 상기 결합을 형성하여 생성된 분자는 유기 반도체 분자로서의 성질을 갖기 때문에, 간소한 공정으로 반도체 장치를 제조할 수 있다.
또한, 상기 미립자의 보호막을 유기 반도체 분자로 치환하고, 동시에 상기 미립자 사이를 이 유기 반도체 분자로 연결하는 공정이 불필요하게 되므로 다음 (1)과 (2)의 효과가 얻어진다.
(1) 상술한 바와 같이, 상기 특허 문헌 3의 방법으로서는, 미립자 사이의 네트워크화를 고효율로 달성하기 위해서는, 치환을 행하기 전에 미립자 사이의 간격을, 예를 들면 유기 반도체 분자의 원래 길이 정도의 길이로 조정할 필요가 있다. 이것에 대하여, 본 발명의 제조 방법에서는 상기 미립자 사이의 간격의 미세한 조절은 불필요하다. 즉, 인접하는 2개의 상기 미립자 각각에 결합하고 있는 상기 보호막 분자가 가까울수록 상기 결합은 형성되기 쉽다. 따라서, 상기 결합을 형성하기 전에 상기 미립자의 배치를 단순히 최밀 충전의 상태에 가깝게 하는 것만으로도, 상기 미립자와 상기 유기 반도체 분자에 의해 고도로 네트워크화된 상기 도전로를 형성할 수 있다.
(2) 상기 보호막 분자를 치환할 필요가 없기 때문에, 상기 보호막 분자로서 상기 미립자와의 결합력이 매우 강한 관능기를 갖는 분자를 사용할 수 있다.
이상의 결과, 본 발명의 반도체 장치의 제조 방법에 따르면, 상기 특허 문헌 3의 방법에 비해, 상기 미립자와 상기 유기 반도체 분자가 보다 고도로 네트워크화된 상기 도전로를 갖는 반도체 장치를 보다 쉽게 얻을 수 있다.
본 발명의 반도체 장치는, 본 발명의 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치이고, 그의 제조 방법에 대응하는 상기 유기 반도체 분자를 포함한다. 그 결과, 고도로 네트워크화된 상기 도전로에 의한 높은 이동도를 갖는 반도체 장치가 쉽게 수습되는 특징을 갖고 있다.
본 발명의 반도체 장치 및 그의 제조 방법은, 여러가지의 전자 회로, 특히 디스플레이의 액티브 매트릭스 회로 등의 스위칭 소자로서 널리 이용되고 있는 박막 트랜지스터 (TFT) 등의 반도체 장치, 및 그의 제조 방법으로서 이용되어, 저비용화나, 플라스틱 등의 내열성이 없는 가요성 기판에의 적용 등의 신규한 용도의 개발에 공헌할 수 있다.

Claims (32)

  1. 도체 또는 반도체로 이루어지는 미립자와, 이 미립자와 결합한 유기 반도체 분자에 의해 채널 영역으로서의 도전로가 형성되고, 이 채널 영역의 양측에 소스 및 드레인 전극이 설치되고, 이들 양 전극 사이에 게이트 전극을 설치하는 절연 게이트형 트랜지스터를 제조할 때,
    상기 채널 영역의 게이트 절연막의 표면에 대해 결합할 수 있는 관능기와, 상기 미립자에 대해 결합할 수 있는 관능기를 갖는 땜납 분자의 층을 상기 게이트 절연막의 표면에 형성하는 공정과,
    상기 유기 반도체 분자가 되고, 상기 미립자의 응집을 방지하는 보호막 분자를 상기 미립자에 결합시키는 공정과,
    그 후에, 상기 미립자를 복수개 상기 땜납 분자의 층상에 배치하는 공정과,
    이들 미립자 사이에 상기 보호막 분자끼리의 결합을 형성하여, 이 결합에 의해 상기 미립자 사이를 연결하고, π 결합 공액계를 형성하는 상기 유기 반도체 분자를 생성시키는 공정을 행하는, 절연 게이트형 전계 효과 트랜지스터의 제조 방법.
  2. 제1항에 있어서, 상기 보호막 분자로서 상기 미립자에 결합하는 부위와, 상기 미립자와 결합하지 않는 비결합 부위를 갖는 분자를 사용하여, 상기 비결합 부위 사이에서 상기 결합을 형성하는 절연 게이트형 전계 효과 트랜지스터의 제조 방법.
  3. 제1항에 있어서, 상기 보호막 분자로서 분자 골격에 π 결합 공액계를 갖는 분자를 사용하는 절연 게이트형 전계 효과 트랜지스터의 제조 방법.
  4. 제1항에 있어서, 상기 보호막 분자로서 유기 반도체 분자의 성질을 갖고 있는 분자를 사용하는 절연 게이트형 전계 효과 트랜지스터의 제조 방법.
  5. 제1항에 있어서, 상기 결합을 축합 반응, 치환 반응 및 부가 반응으로 이루어지는 군에서 선택된 적어도 하나의 반응에 의해 형성하는 절연 게이트형 전계 효과 트랜지스터의 제조 방법.
  6. 제5항에 있어서, 상기 반응을 가열, 광 조사 및 계로의 반응 개시제의 도입으로 이루어지는 군에서 선택된 적어도 하나의 수단에 의해 유도하는 절연 게이트형 전계 효과 트랜지스터의 제조 방법.
  7. 제2항에 있어서, 상기 보호막 분자로서의 유기 분자를, 그의 한쪽 말단에 존재하는 제1 관능기에 의해 상기 미립자와 화학 결합시키고, 상기 유기 분자의 다른 말단에 존재하는 제2 관능기에 의해 상기 결합을 형성시켜, 상기 미립자에 결합한 상기 제1 관능기에 의해 상기 유기 반도체 분자와 상기 미립자를 교대로 결합하여, 네트워크형의 상기 도전로를 형성하는 절연 게이트형 전계 효과 트랜지스터의 제조 방법.
  8. 제7항에 있어서, 상기 제1 관능기가 티올기 (-SH), 아미노기 (-NH2), 이소시아노기 (-NC), 티오아세톡실기 (-SCOCH3) 또는 카르복실기 (-COOH)인 절연 게이트형 전계 효과 트랜지스터의 제조 방법.
  9. 제1항에 있어서, 상기 미립자와 상기 유기 반도체 분자와의 결합체의 단일층 또는 복수층에 의해 상기 도전로를 형성하는 절연 게이트형 전계 효과 트랜지스터의 제조 방법.
  10. 제9항에 있어서, 상기 미립자의 층을 한 층 이상 형성한 후에 상기 결합을 형성하는 공정을 1회 이상 행함으로서, 상기 결합체의 단일층 또는 복수층을 형성하는 절연 게이트형 전계 효과 트랜지스터의 제조 방법.
  11. 제9항에 있어서, 상기 미립자의 층을 복수층 형성한 후에 상기 결합을 형성하는 공정을 행하여, 상기 결합체의 복수층을 형성하는 절연 게이트형 전계 효과 트랜지스터의 제조 방법.
  12. 제1항에 있어서, 상기 도체로서 금, 은 또는 백금, 또는 상기 반도체로서 황화카드뮴, 셀레늄화 카드뮴 또는 실리콘을 포함하는 미립자를 사용하는 절연 게이트형 전계 효과 트랜지스터의 제조 방법.
  13. 제1항에 있어서, 상기 미립자로서 입경 10 nm 이하의 미립자를 사용하는 절연 게이트형 전계 효과 트랜지스터의 제조 방법.
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