KR100531733B1 - Ⅲ족 질화물계 화합물 반도체의 제조방법 및 ⅲ족 질화물계 화합물 반도체 소자 - Google Patents

Ⅲ족 질화물계 화합물 반도체의 제조방법 및 ⅲ족 질화물계 화합물 반도체 소자 Download PDF

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Abstract

본 발명은 관통전위를 억제한 Ⅲ족 질화물계 화합물 반도체를 제공한다.
GaN층(31)을 점형, 스트라이프형 또는 격자형 등의 섬형태(island-like structure)로 에칭하여 단차(段差)를 형성하고, 저부에 마스크 상면이 상기 GaN층(31)의 상면보다도 낮은 위치가 되는 두께에서 마스크(4)를 형성한다. 상기 단차 상단의 상면(31a) 및 측면(31b)를 핵으로 하여, GaN(32)을 횡방향 에피택셜(epitaxial) 성장시켜 단차 부분을 매립한 뒤, 윗방향으로도 성장시킬 수 있다. 이 때, 상기 GaN(32)을 횡방향 에피택셜 성장시킨 마스크(4)의 상부는 GaN층(31)이 갖는 관통전위(貫通轉位)의 전파가 억제된 영역으로 제조하는 것도 가능하다.

Description

Ⅲ족 질화물계 화합물 반도체의 제조방법 및 Ⅲ족 질화물계 화합물 반도체 소자 {METHOD FOR FABRICATING GROUP Ⅲ NITRIDE COMPOUND SEMICONDUCTORS AND GROUP Ⅲ NITRIDE COMPOUND SEMICONDUCTOR DEVICES}
본 발명은 Ⅲ족 질화물계 화합물 반도체의 제조방법에 관한 것이다. 특히, 횡방향 에피택셜(epitaxial) 성장(Eepitaxial lateral overgrowth: ELO)을 이용하는 Ⅲ족 질화물계 화합물 반도체의 제조방법에 관한 것이다. Ⅲ족 질화물계 화합물 반도체란, 예를 들면 AlN, GaN, InN과 같은 2원계(元系), AlxGa1-xN, Al xIn1-xN, GaxIn1-xN(모두 0<x<1)과 같은 3원계, AlxGayIn 1-x-yN(0<x<1, 0<y<1, 0<x+y<1)의 4원계를 포괄하는 일반식 AlxGayIn1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)으로 표현되는 것이다. 본 명세서에서는, 별도로 언급하지 않는 한, 단순히 Ⅲ족 질화물계 화합물 반도체라고 하는 경우에는 전도형을 p형 또는 n형으로 가정하기 위하여 불순물이 도핑된 Ⅲ족 질화물계 화합물 반도체도 포함하는 것으로 한다.
Ⅲ족 질화물계 화합물 반도체는, 예를 들면 발광소자로 사용하는 경우, 발광 스펙트럼이 자외광부터 적색광의 넓은 범위에 걸치는 직접 천이형의 반도체이며, 발광 다이오드(Light-emitting diode: LED)나 레이저 다이오드(Laser diode: LD) 등의 발광소자에 응용되어 왔다. 또한, 그 밴드갭(band gap)이 넓기 때문에, 다른 반도체를 이용한 소자보다도 고온에서 안정된 작동을 기대할 수 있기 때문에, FET 등 트랜지스터로의 응용면에서 활발한 개발이 이루어지고 있다. 또한, 비소(As)를 주성분으로 하지 않아서, 환경면에서도 여러 가지 반도체 소자 일반에의 개발이 기대되고 있다. 이런 Ⅲ족 질화물계 화합물 반도체에서는 통상 사파이어를 기판으로 이용하여, 사파이어 기판 위에 형성하고 있다.
그러나, 사파이어 기판 상에 Ⅲ족 질화물계 화합물 반도체를 형성하면, 사파이어와 Ⅲ족 질화물계 화합물 반도체 간 격자상수의 미스피트(misfit)에 의해 전위(轉位)가 발생하고, 이로 인해 소자 특성이 양호하지 않다는 문제가 있다. 이런 미스피트에 의한 전위는 반도체층을 종방향(기판면에 수직 방향)에 관통하는 관통전위(貫通轉位)이며, Ⅲ족 질화물계 화합물 반도체 중에 109 ㎝-2 정도로 전위를 전파하는 문제가 있다. 이 전위는 조성이 상이한 Ⅲ족 질화물계 화합물 반도체 각 층을 통해 최상층까지 전파된다. 이에 따라, 예를 들어 발광소자의 경우, LD의 임계값 전류, LD 및 LED의 소자수명 등과 같은 소자 특성이 좋지 않게 되는 문제가 있었다. 또한, 다른 반도체 소자에서도, 결함으로 인해 전자가 산란하는 것에서부터, 이동도(mobility)가 낮은 반도체 소자로 될 뿐이었다. 이들은 다른 기판을 이용하는 경우에도 동일하게 나타났다.
이것에 대해, 도 23의 모식도로 설명한다. 도 23은 기판(91)과 그 위에 형성된 버퍼층(92), 또한 상기 버퍼층 위에 형성된 Ⅲ족 질화물계 화합물 반도체층(93)을 나타내는 것이다. 상기 기판(91)으로는 사파이어 등이, 버퍼층(92)으로는 질화 알루미늄(AlN) 등이 종래부터 이용되고 있다. 질화 알루미늄(AlN)의 버퍼층(92)은 사파이어 기판(91)과 Ⅲ족 질화물계 화합물 반도체층(93)과의 미스피트를 완화시킬 목적으로 설치되어 있는 것이지만, 그래도 전위의 발생을 0으로 할 수는 없다. 이 전위 발생점(900)으로부터, 종방향(기판면에 수직방향)에 관통전위(901)가 전파되어, 버퍼층(92) 및 Ⅲ족 질화물계 화합물 반도체층(93)도 관통해 간다. 이렇게 해서, Ⅲ족 질화물계 화합물 반도체층(93) 상층에, 원하는 여러 가지 Ⅲ족 질화물계 화합물 반도체를 적층하여 반도체 소자를 형성하려고 하면, Ⅲ족 질화물계 화합물 반도체층(93)의 표면에 도달한 전위(902)로부터 반도체 소자를 관통전위가 더욱 종방향으로 전파되게 된다. 이와 같이, 종래의 기술로는 Ⅲ족 질화물계 화합물 반도체층을 형성할 때, 전위의 전파를 저지할 수 없다는 문제가 있었다.
또한, 근래에 관통전위를 방지하기 위하여, 횡방향 성장을 이용하는 기술이 개발되고 있다. 이것은 사파이어 기판, 또는 Ⅲ족 질화물계 화합물 반도체 층상에 일부 스트라이프상의 창이 형성된 산화 실리콘, 텅스텐 등으로 이루어진 마스크를 형성하고, 창 부분의 반도체를 핵으로 하여 마스크상에 횡방향 성장시키는 것이다.
또한, 펜디오 ELO(pendeo-ELO)라 칭해지는 것과 같이, 횡방향 성장한 부분이 기판에 대해 떠서 형성되는 성장 방법도 개발되어 있다.
그러나, 마스크를 이용하는 ELO 성장의 경우에는 마스크가 결정 성장의 핵이 되는 창 부분보다도 높기 때문에, 결정성장은 창 부분의 반도체를 핵으로 해서 종방향으로 일단 성장시킨 후, 마스크를 따라 돌아서 마스크 상에서 횡방향 성장시킨다. 이 때문에, 마스크의 모서리 부분에서 전위, 왜곡의 발생이 많고, 이 부분에서 발생한 관통전위가 관통전위의 감소를 억제한다고 하는 문제가 있다.
아울러, 펜티오 ELO에서도 결정성장의 핵이 되는 층의 상면에는 마스크가 형성되어 있기 때문에, 이 마스크 상에서 주변에 성장시키는 경우, 모서리 부분에서 비슷하게 관통전위가 발생하는 문제점이 있다.
본 발명은 상기 문제를 해결하기 위한 것으로, 관통전위의 발생을 억제한 Ⅲ족 질화물계 화합물 반도체를 제조하는 것을 목적으로 한다.
도 1은 본 발명의 제1실시예에 따르는 Ⅲ족 질화물계 화합물 반도체의 제조공정 전반을 나타내는 도면.
도 2는 본 발명의 제1실시예에 따르는 Ⅲ족 질화물계 화합물 반도체의 제조공정 후반을 나타내는 도면.
도 3은 본 발명의 에칭 상태인 경우의 예를 나타내는 단면도 (a) 및 (b), 사시도 (c), (d).
도 4는 본 발명의 제2실시예에 따른 Ⅲ족 질화물계 화합물 반도체의 제조공정 전반(前半)을 나타내는 단면도.
도 5는 본 발명의 제2실시예에 따른 Ⅲ족 질화물계 화합물 반도체의 제조공정 후반을 나타내는 단면도.
도 6은 본 발명의 제4실시예에 따른 Ⅲ족 질화물계 화합물 반도체 발광소자의 구조를 나타내는 단면도.
도 7은 본 발명의 제5실시예에 따른 Ⅲ족 질화물계 화합물 반도체 발광소자의 구조를 나타내는 단면도.
도 8은 본 발명의 제6실시예에 따른 Ⅲ족 질화물계 화합물 반도체 발광소자의 제조공정 전반(前半)을 나타내는 단면도.
도 9는 본 발명의 제6실시예에 따른 Ⅲ족 질화물계 화합물 반도체 발광소자의 제조공정 후반을 나타내는 단면도.
도 10은 본 발명의 제6실시예에 따른 Ⅲ족 질화물계 화합물 반도체 발광소자의 구조를 나타내는 단면도.
도 11은 본 발명의 제7실시예에 따른 Ⅲ족 질화물계 화합물 반도체 발광소자의 구조를 나타내는 단면도.
도 12는 본 발명의 제8실시예에 따른 Ⅲ족 질화물계 화합물 반도체의 제조공정을 나타내는 단면도.
도 13은 본 발명의 제9실시예에 따른 Ⅲ족 질화물계 화합물 반도체의 제조공정을 나타내는 단면도.
도 14는 본 발명의 제10실시예에 따른 Ⅲ족 질화물계 화합물 반도체의 제조공정을 나타내는 단면도.
도 15는 본 발명의 제11실시예에 따른 Ⅲ족 질화물계 화합물 반도체의 제조공정을 나타내는 단면도.
도 16은 본 발명의 제12실시예에 따른 Ⅲ족 질화물계 화합물 반도체 발광소자의 구조를 나타내는 단면도.
도 17은 본 발명의 제13실시예에 따른 Ⅲ족 질화물계 화합물 반도체 발광소자의 구조를 나타내는 단면도.
도 18은 본 발명의 제14실시예에 따른 Ⅲ족 질화물계 화합물 반도체 발광소자 제조공정의 일부를 나타내는 단면도.
도 19는 본 발명의 제14실시예에 따른 Ⅲ족 질화물계 화합물 반도체 발광소자의 구조를 나타내는 단면도.
도 20은 본 발명의 제15실시예에 따른 Ⅲ족 질화물계 화합물 반도체 발광소자의 구조를 나타내는 단면도.
도 21은 제1의 Ⅲ족 질화물계 화합물 반도체의 에칭을 나타내는 모식도.
도 22는 제1의 Ⅲ족 질화물계 화합물 반도체의 에칭의 다른 예를 나타내는 모식도.
도 23은 Ⅲ족 질화물계 화합물 반도체를 전파하는 관통전위를 나타내는 단면도.
상기 문제를 해결하기 위한 제 1 수단은, 기판 상에 Ⅲ족 질화물계 화합물 반도체를 에피택셜(epitaxial) 성장시켜 얻는 Ⅲ족 질화물계 화합물 반도체의 제조방법에 있어서, 적어도 1층의 Ⅲ족 질화물계 화합물 반도체로 이루어지며, 최상층을 제1의 Ⅲ족 질화물계 화합물 반도체로 하는 기저층을 에칭함으로써, 에칭된 단면이 기판면으로부터 멀어짐에 따라 그 수평단면적을 0에 가깝게 하여, 점형, 스트라이프형 또는 격자형 등의 섬형태(island-like structure)로 하는 공정; 상기 섬형태의 제1의 Ⅲ족 질화물계 화합물 반도체의 정상 부근만이 노출되도록 상기 제1의 Ⅲ족 질화물계 화합물 반도체 상에 마스크를 형성하는 공정; 및 상기 마스크로부터 노출된 제1의 Ⅲ족 질화물계 화합물 반도체의 정상 부근을 핵으로 하여, 제2의 Ⅲ족 질화물계 화합물 반도체를 종방향 및 횡방향으로 에피택셜 성장시키는 공정을 포함하는 것을 특징으로 한다. 또한, 본 명세서에서 기저층이란, 단층의 Ⅲ족 질화물계 화합물 반도체인 경우와 Ⅲ족 질화물계 화합물 반도체를 적어도 1층 포함하는 복수층을 일괄하여 표현하기 위해 사용된다. 아울러, 섬형태(island-like structure)란, 에칭으로 형성된 단차(段差)의 상단 모양을 개념적으로 일컫는 것이고, 반드시 각각이 분리된 영역을 일컫는 것은 아니며, 웨이퍼 위 전체를 스트라이프상 또는 격자상으로 형성하는 등과 같이 지극히 넓은 범위의 단차 정상부가 연속해 있는 것이어도 좋다. 또한, 단차 측면이란, 반드시 기판면 및 Ⅲ족 질화물계 화합물 반도체 표면에 대하여 경사면으로 이루어진 것을 일컫는 것만이 아니라, 일부 수직면, 또는 곡면이어도 좋다. 이 경우, 단차의 저부에 저면(底面)이 없고, 단면이 V자형인 것도 좋다. 기판면으로부터 멀어짐에 따라 그 수평단면적이 0에 가까워지면, 이하에 구체적인 예를 들겠지만, 정상부로부터 높이가 낮아짐에 따라 수평단면적이 커진다면 단면의 형상은 임의적인 것이다. 이들은 별도의 언급이 없는 한, 이하의 수단에서도 동일하게 간주한다.
제2의 수단은 기판면으로부터 멀어짐에 따라 그 수평단면적이 0에 가까지도록 한 섬형태가 삼각주(三角柱)를 옆으로 다수 병렬한 상태인 것을 특징으로 한다. 이의 일례로 도 3c를 들 수 있으나, 본 발명은 이에 한정되지 않는다.
제3의 수단은 기판면으로부터 멀어짐에 따라 그 수평단면적이 0에 가까워지도록 한 섬형태가 추(錐)형태의 섬을 다수 형성한 상태인 것을 특징으로 한다. 이의 일례로는 각추(角錐)로 도 3d를 들 수 있으나, 본 발명은 이에 한정되지 않는다.
제4의 수단은, 제1의 Ⅲ족 질화물계 화합물 반도체 및 제2의 Ⅲ족 질화물계 화합물 반도체가 동일한 조성인 것을 특징으로 한다. 아울러, 여기서 동일한 조성이란 도핑(doping) 정도의 차(몰 비 1% 미만의 차)는 무시하는 것으로 한다.
제5의 수단은 마스크가 텅스텐(W)과 같은 도전성 금속인 것을 특징으로 한다.
제6의 수단은 청구항 1 내지 청구항 5 중 어느 한 항에 따르는 Ⅲ족 질화물계 화합물 반도체의 제조방법에 의해 제조된 Ⅲ족 질화물계 화합물 반도체층 상에 형성되는 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체 소자이다.
제7의 수단은 청구항 1 내지 청구항 5 중 어느 한 항에 따르는 Ⅲ족 질화물계 화합물 반도체 제조방법에 의해 제조된 Ⅲ족 질화물계 화합물 반도체층 상에 상이한 Ⅲ족 질화물계 화합물 반도체를 적층함으로써 얻는 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체 발광소자이다.
제8의 수단은 청구항 1 내지 청구항 5 중 어느 한 항에 따르는 Ⅲ족 질화물계 화합물 반도체 제조방법에 추가하여, 기판부터 마스크까지 실질적으로 전부 제거함으로써 Ⅲ족 질화물계 화합물 반도체 기판을 얻는 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체 기판의 제조방법이다.
상기 문제를 해결하기 위한 제9의 수단은, 기판 상에 Ⅲ족 질화물계 화합물 반도체를 에피택셜 성장시켜 얻는 Ⅲ족 질화물계 화합물 반도체의 제조방법에 있어서, 적어도 1층의 Ⅲ족 질화물계 화합물 반도체로 이루어지며, 최상층을 제1의 Ⅲ족 질화물계 화합물 반도체로 하는 기저층을 에칭(etching)하여 점형, 스트라이프형 또는 격자형 등의 섬형태로 하고, 상기 기저층 중간부의 면 또는 기판면을 저부에 노출시켜 단차를 형성하는 공정, 상면이 상기 최상층 상면보다도 낮은 위치가 되는 두께로 상기 단차 저부에 마스크를 형성하는 공정 및 상기 에칭에 의해 형성된 점형, 스트라이프형 또는 격자형 등의 섬형태의 상기 제1의 Ⅲ족 질화물계 화합물 반도체 단차 상단의 상면 및 측면을 핵으로 하여, 제2의 Ⅲ족 질화물계 화합물 반도체를 종방향 및 횡방향으로 에피택셜 성장시키는 공정을 포함하는 것을 특징으로 한다.
본 명세서에서 기저층이란, 단층의 Ⅲ족 질화물계 화합물 반도체층인 경우와 Ⅲ족 질화물계 화합물 반도체층을 적어도 1층 포함하는 복수층을 일괄하여 표현하기 위해 사용된다. 또한, 여기서 섬형태(island-like structure)란, 에칭에 의해 형성된 단차의 상단 모양을 개념적으로 언급한 것으로, 반드시 각각이 분리된 영역을 말하는 것이 아니라, 웨이퍼 위 전체를 스트라이프상 또는 격자상으로 형성하는 것과 같이, 대단히 넓은 범위의 단차 상단이 연속하여 있어도 좋다. 아울러, 단차의 측면이란, 반드시 기판면 및 Ⅲ족 질화물계 화합물 반도체면에 대하여 수직인 것을 언급하지 않으며, 기울어진 면이어도 좋다. 이 경우, 단차 저부의 저면이 없고, 단면이 V자형인 것이어도 좋다. 이들이 별도로 언급되지 않는 한, 이하 청구항에서도 동일하다.
제10 수단은 청구항 1 기재의 Ⅲ족 질화물계 화합물 반도체의 제조방법에 있어서, 상기 마스크가 그 위에 Ⅲ족 질화물계 화합물 반도체의 에피택셜 성장이 저해되는 물질로 이루어진 것을 특징으로 한다.
제11 수단은 단차의 측면이 실질적으로 전부 {11-20}면인 것을 특징으로 한다.
제12 수단은 제1의 Ⅲ족 질화물계 화합물 반도체 및 제2의 Ⅲ족 질화물계 화합물 반도체가 동일한 조성인 것을 특징으로 한다. 또한, 본 명세서에서 동일한 조성이면, 도핑 정도의 차(몰 비 1% 미만의 차)는 무시한다.
제13 수단은 상기 마스크가 실리콘 산화막, 실리콘 질화막, 또는 텅스텐, 질화 티탄막과 같은 도전성 마스크인 것을 특징으로 한다.
제 14 수단은 청구항 9 내지 청구항 13 중 어느 한 항에 따르는 제조방법에 의해 제조된 Ⅲ족 질화물계 화합물 반도체층의 횡방향 에피택셜 성장시킨 부분 상층에 형성되는 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체 소자이다.
제15 수단은 청구항 9 내지 청구항 13 중 어느 한 항에 따르는 제조방법에 의해 제조된 Ⅲ족 질화물계 화합물 반도체층의 횡방향 에피택셜 성장시킨 부분의 상층에 상이한 Ⅲ족 질화물계 화합물 반도체층을 적층함으로써 얻어지는 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체 발광소자이다.
제16 수단은 청구항 9 내지 청구항 13항 중 어느 한 항에 따르는 Ⅲ족 질화물계 화합물 반도체의 제조방법에 추가하여, 횡방향 에피택셜 성장 부분 상층 이외를 실질적으로 전부 제거함으로써, Ⅲ족 질화물계 화합물 반도체층을 얻는 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체의 제조방법이다.
제17 수단은 청구항 16의 방법에 의해 얻어진 Ⅲ족 질화물계 화합물 반도체 기판이다.
본 발명의 Ⅲ족 질화물계 화합물 반도체의 제조방법의 개략을 도 1 및 도 2를 참조하면서 설명하기로 한다. 아울러, 도 1 및 도 2에서는 이해를 돕기 위해, 기판(1001) 및 버퍼층(1002)을 포함하는 도를 나타내고 있으나, 본 발명은 종방향에 관통전위를 갖는 Ⅲ족 질화물계 화합물 반도체로부터 종방향의 관통전위를 경감시킨 영역을 포함하는 Ⅲ족 질화물계 화합물 반도체층을 얻는데 있어서, 상기 기판(1001) 및 버퍼층(1002)이 본 발명에 필수 구성 요소이지는 않다. 이하, 기판(1001)면 상에 버퍼층(1002)를 사이에 두고 형성하는, 종방향(기판면에 수직방향)에 관통전위를 포함하는 제1의 Ⅲ족 질화물계 화합물 반도체층(1031)을 사용하여, 본 발명을 적용한 예에서 본 발명의 작용효과의 주요부를 설명한다.
도 1a와 같이, 제1의 Ⅲ족 질화물계 화합물 반도체층(1031)을 점형, 스트라이프형 또는 격자형 등의 섬형태로 에칭한다. 에칭한 단면이 기판(1)면으로부터 멀어짐에 따라 그 수평단면적이 0에 가까워지는 형상으로 형성한다. 이어서, 상기 제1의 Ⅲ족 질화물계 화합물 반도체층(1031) 위에 에칭 가능한 마스크(1004)를 형성한다(도 1b 참조). 상기 마스크(1004)의 제1의 Ⅲ족 질화물계 화합물 반도체층(1031) 정상부(T)를 덮는 부분만을 선택적으로 에칭하여, 제1의 Ⅲ족 질화물계 화합물 반도체층(1031)의 정상부(T)를 노출시킨다(도 1c 참조). 상기 노출시킨 제1의 Ⅲ족 질화물계 화합물 반도체층(1031)의 정상부(T)를 시드(seed)와 같은 결정성장의 핵으로 하여, 제2의 Ⅲ족 질화물계 화합물 반도체(1032)를 종방향 및 횡방향으로 에피택셜 성장시킨다(도 2d, 도 2e 참조). 이 경우, 제2의 Ⅲ족 질화물계 화합물 반도체(1032)에는, 노출된 제1의 Ⅲ족 질화물계 화합물 반도체층(1031)의 정상부(T)부분에 전파되어 있는 관통전위만을 전파하기 때문에, 관통전위의 밀도를 작게 할 수 있다. 또한, 초기의 에피택셜 성장면이 기판에 대해 경사면으로 되어 있다면(예를 들면, 도 2d와 같이), 관통전위는 그 전파 방향이 기판면에 수직하지 않게 되므로, 제2의 Ⅲ족 질화물계 화합물 반도체(1032) 상의 상부에는 실질적으로 관통전위의 전파를 차단할 수 있다.
기판면으로부터 멀어질수록 그 수평 단면적이 0에 가까워지는 것 같은 섬형태로서, 삼각주를 옆으로 다수 병렬한 것(예를 들면, 도 3c)은 태이퍼 에칭(taper etching)에 의해 용이하게 형성할 수 있다(청구항 2). 또한, 기판면으로부터 멀어짐에 따라 그 수평 단면적이 0에 가까워지는 것 같은 섬형태로서, 추(錐)형태의 도를 다수 형성한 상태(예를 들면, 도 3d)라면, 노출한 제1의 Ⅲ족 질화물계 화합물 반도체층(1031) 정상부(T) 부분의 기판면에 대한 면적은 대단히 작을 수 있다(청구항 3).
또한, 상기 제1의 Ⅲ족 질화물계 화합물 반도체와 제2의 Ⅲ족 질화물계 화합물 반도체가 동일한 조성이라면, 신속하게 에피택셜 성장시키는 것을 용이하게 실현할 수 있다(청구항 4).
마스크가 도전성 금속으로 형성되어 있다면, 제1의 Ⅲ족 질화물계 화합물 반도체와 제2의 Ⅲ족 질화물계 화합물 반도체가 모두 도전성이 있는 경우, 도전성 마스크를 통해 상기 제1의 Ⅲ족 질화물계 화합물 반도체로부터 제2의 Ⅲ족 질화물계 화합물 반도체에 전류의 전도가 가능하다(청구항 5).
상기 공정에서 얻은 Ⅲ족 질화물계 화합물 반도체층에 소자를 형성하는데, 결함이 작고, 이동도가 높은 층을 포함하는 반도체 소자를 제조할 수 있다(청구항 6).
상기 공정에서 얻어진 Ⅲ족 질화물계 화합물 반도체층의 상층에 발광소자를 형성하는데, 소자수명 또는 LD의 임계값이 개선된 발광소자를 제조할 수 있다(청구항 7).
또한, 상기 공정에서 얻은 Ⅲ족 질화물계 화합물 반도체층의 횡방향 에피택셜 성장시킨 부분(1032)만을 그 외층으로부터 분리하는데, 전위 등 결정결함이 현저하게 억제된 결정성이 양호한 Ⅲ족 질화물계 화합물 반도체를 얻을 수 있다(청구항 8). 아울러, "실질적으로 전부 제거"라는 것은 제조상 간편함을 위하여, 일부 관통전위가 남은 부분을 포함하고 있다고 해도 본 발명에 포함됨을 나타낸다.
본 발명의 Ⅲ족 질화물계 화합물 반도체 제조방법의 개략을 도 12를 참조하면서 설명한다. 아울러, 도 12에서는 종속 청구항의 설명 및 이해를 돕기 위해 기판(1) 및 버퍼층(2)을 포함하는 도면을 나타내고 있지만, 본 발명에 따라 종방향에 관통전위를 포함하는 Ⅲ족 질화물계 화합물 반도체로부터 종방향의 관통전위가 경감된 영역을 포함하는 Ⅲ족 질화물계 화합물 반도체층을 얻는 데 있어서, 버퍼층(2)는 본 발명에 필수 구성 요소가 아니다. 이하, 기판(1)면 상에, 버퍼층(2)을 사이에 두고 형성한, 종방향(기판면에 수직방향)에 관통전위를 포함하는 제1의 Ⅲ족 질화물계 화합물 반도체층(31)을 이용하여 본 발명을 적용한 예에서, 본 발명의 작용효과의 주요부를 설명한다.
도 12a와 같이, 제1의 Ⅲ족 질화물계 화합물 반도체층(31)을 점형, 스트라이프형 또는 격자형 등의 섬형태로 에칭하고, 단차를 형성하여 저부에 기판(1)의 면이 노출하도록 형성한다. 이어서, 상기 기판(1)의 노출면에 마스크(4)를 형성한다. 이 마스크(4) 상의 상면(4a)을 제1의 Ⅲ족 질화물계 화합물 반도체층(31)의 상면(31a)보다도 낮게 한다. 이와 같이 하여, 단차 상단 상면(31a) 및 측면(31b)을 시드와 같은 결정성장의 핵으로 하여, 제2의 Ⅲ족 질화물계 화합물 반도체(32)를 종방향 및 횡방향 에피택셜 성장시킨 것으로 단차 부분을 묻으면서, 또는 마스크(4) 상면(4a)과의 사이에 간격을 형성하면서, 상방으로도 성장시킬 수 있다. 이 때 제2의 Ⅲ족 질화물계 화합물 반도체(32)가 횡방향 에피택셜 성장한 부분의 상부는 Ⅲ족 질화물계 화합물 반도체층(31)이 포함하는 관통전위의 운반이 억제되어, 묻혀있거나 또는 가교된 단차 부분에 관통전위가 경감된 영역을 만들 수 있다(청구항 9). 이것에 의해, 단차 측면을 핵으로 하여 즉각적으로 횡방향 성장이 실현된다. 즉, 종래 마스크를 이용한 ELO에서는 마스크 부분의 높이가 결정성장의 핵이 되는 부분보다도 마스크의 두께 부분만큼 두껍다. 그 결과, 결정성장은 우선 상기 마스크의 두께를 보충하는 종방향으로 성장하고, 그 뒤 마스크 상면을 따라, 성장 방향을 바꾸어 횡방향 성장한다. 이로 인해, 마스크의 모서리 부분 주변으로 돌아 들어감에 따라 결정에 부정합이 생겨, 전위발생의 원인이 되고 있다. 본 발명에서는 우선 이 같은 마스크 상의 돌아 들어가는 성장이 아니고, 마스크 상에는 바로 횡방향에 제2의 Ⅲ족 질화물계 화합물 반도체(32)가 성장하므로, 결정에 부정합이 없기 때문에 전위 발생이 없다. 상기 마스크(4) 상에는 돌아 들어가는 것에 의한 성장이 아니기 때문에, 마스크(4)와 제2의 Ⅲ족 질화물계 화합물 반도체의 결합이 없거나, 결합이 약하다고 생각되고, 상기 마스크(4)로부터의 부정합을 얻지 않는다. 또한, 마스크와 제2의 Ⅲ족 질화물계 화합물 반도체(32)와의 사이에는 간격을 형성하여 성장시킬 수도 있다. 간격을 형성하여 성장시키는 경우에는, 보다 고품질인 결정을 얻을 수 있다. 또한, 마스크 상에 돌아 들어가는(마스크를 따라 변화시켜) 성장하는 종래의 ELO 성장은, 양측의 핵으로부터 성장해 온 층이 중앙부에서 합체하지만, 이 때, 양측의 결정축이 미묘하게 기울어져 있다고 알려져 있다. 이 기울음의 발생은 마스크(4)와 제2의 Ⅲ족 질화물계 화합물 반도체(32)와의 사이에 간격을 형성하여 방지할 수 있다. 이것에 의해, 종래보다도 더 고품질인 횡방향 성장층을 얻을 수 있다.
횡방향 성장 부분은 관통전위가 종방향으로 전파되지 않는다. Ⅲ족 질화물계 화합물 반도체층(31) 및 버퍼층(2)과 제2의 Ⅲ족 질화물계 화합물 반도체(32)와는 에피택셜 성장에 의해 불연속면이 거의 나타나지 않지만, 텅스텐 등 도전체를 마스크로 사용하는 경우에는 절연체 등에 의한 마스크를 포함하는 것과 비교하여, 종방향(기판(1)면의 법선 방향)에 전류를 흐르는 경우, 불연속 부분에 의해 저항이 발생하지 않는다. 또한, 구조적으로도 안정할 수 있다.
이 때, 단차 부분을 묻거나, 단차를 가교한 제2의 Ⅲ족 질화물계 화합물 반도체(32)가 단차의 하단 저부에 있는 기판(1)으로부터 종방향으로 에피택셜 성장하지 않거나, 또는 지극히 늦게되어 단차 측면으로부터 횡방향으로 에피택셜 성장하여 향한 단차의 측면으로부터 횡방향 에피택셜 성장면과 합체한 방향이 압도적으로 빠르다. 이 경우, 단차를 묻거나 또는 가교한 부분의 제2의 Ⅲ족 질화물계 화합물 반도체(32) 상부에는 하층으로부터 관통전위가 전혀 운반되지 않는다. 또한, 단차의 측면은 반드시 수직인 것이 필요하지만은 않지만, 수직한 경우에는 이 측면의 관통전위 밀도가 대단히 낮다. 따라서, 이 관통전위 밀도가 지극히 낮은 측면으로부터 횡방향 성장시키기 때문에, 횡방향 성장 여역의 관통전위 밀도가 현저하게 감소된다. 이 결과, 대단히 양질의 결정 영역으로 할 수 있다. 횡방향 성장한 부분에는 도 12c에 나타난 바와 같이, 양측으로부터 에피택셜 성장이 합체하게 되어, 더욱 성장을 지속하면 기판면과 같이 두껍게 성장한 제2 Ⅲ족 질화물계 화합물 반도체(32)가 얻어진다. 아울러, 단차의 저부면은 기판에 있을 필요는 없다. 상기 버퍼층(2)의 상면으로 노출시켜도, 제1의 Ⅲ족 질화물계 화합물 반도체(31)의 깊이로 에칭을 정지시켜, 상기 반도체층(31)의 중간면을 노출시켜도 좋다. 또한, 적어도 제1의 Ⅲ족 질화물계 화합물 반도체(31)를 포함하는 기저층을 구성하고 있는 복수층 중 임의층의 중간면을 기저로서 노출시켜도 좋다.
마스크로는 다결정 실리콘, 다결정 질화물 반도체 등의 다결정 반도체, 산화 규소(SiOx), 질화 규소(SiNx), 산화티탄(TiOx), 산화 지르코늄(ZrO x) 등의 산화물, 질화물, 티탄(Ti), 텅스텐(W)과 같은 고융점 금속, 이들로부터의 다층막을 사용할 수 있다. 상기 마스크 상에 제2의 Ⅲ족 질화물계 화합물 반도체(32)가 종방향 성장하기 어려운 물질을 사용하면 좋다(청구항 10, 청구항 13).
상기한 바와 같이 빠른 횡방향 에피택셜 성장은, Ⅲ족 질화물계 화합물 반도체층(31)의 단차 측면이 {11-20}면에 있는 경우 용이하게 실현될 수 있다(청구항 11). 이 경우, 예를 들면 횡방향 에피택셜 성장 중 성장면이 적어도 상부를 {11-20}면인 채로 유지할 수 있다. 또한, 제1의 Ⅲ족 질화물계 화합물 반도체와 제2의 Ⅲ족 질화물계 화합물 반도체가 동일한 조성이라면, 빠른 횡방향 에피택셜 성장을 용이하게 실현할 수 있다(청구항 12).
이상과 같은 방법에 의해, 제1의 Ⅲ족 질화물계 화합물 반도체층(31)로부터 운반하는 관통전위를 억제하고, 구조적으로 안정한 제2의 Ⅲ족 질화물계 화합물 반도체(32)를 형성할 수 있다. 또한, 도 12에서는 기판면에 수직한 측면을 유지하는 단차를 형성한 것을 나타내지만, 본 발명에서는 이것에 제한되지 않고, 단차 측면이 경사면이어도 좋다. 이 경우, 단차 저부에 저면이 없고, 단면이 V자형이고 그 위에 마스크가 형성되어 있어도 좋다. 이것들은 이하의 설명에서도 동일하다.
상기 공정에서 얻어진 Ⅲ족 질화물계 화합물 반도체층의 횡방향 에피택셜 성장 부분의 상층에 소자를 형성하는데, 결함이 작고, 이동도가 큰 층을 포함하는 반도체 소자를 제조할 수 있다(청구항 14).
상기한 공정에서 얻어진 Ⅲ족 질화물계 화합물 반도체층의 횡방향 에피택셜 성장부분의 상층에 발광소자를 형성하는데, 소자수명, 또는 LD의 임계값이 개선된 발광소자를 제조할 수 있다(청구항 15).
또한, 상기 공정에서 얻어진 Ⅲ족 질화물계 화합물 반도체층의 횡방향 에피택셜 성장 부분 상층만을 그 외 층으로부터 분리하여, 전위(轉位) 등 결정 결함이 현저하게 억제된, 결정성이 양호한 Ⅲ족 질화물계 화합물 반도체를 얻을 수 있다(청구항 16, 청구항 17). 아울러, 결정성이 양호한 Ⅲ족 질화물계 화합물 반도체 기판을 얻을 수 있다. "실질적으로 전부 제거"란 제조상 간편하게 하여, 일부 관통전위가 남은 부분을 포함하고 있다해도 본 발명에 포함되는 것을 나타내는 것이다.
상기와 같이 형성된 제2의 Ⅲ족 질화물계 화합물 반도체층 내 횡방향 성장한 영역을 남겨서, 결정성장의 핵으로 한 영역을 에칭하여, 기판을 노출시키면서 상술한 바와 같이 기저층을 노출시키거나 기저층의 중간면을 노출시키고, 상기 횡방향 성장을 반복해서 실행하여도 좋다. 즉, 상기 노출면에 마스크가 결정성장 핵인 층보다도 낮은 상태로, 그 마스크 상에 제2의 횡방향 성장되어도 좋다. 이 경우에는, 제2의 횡방향 성장에 있어서, 결정성장의 핵이 되는 결정이 횡방향 성장하여 형성된 것이기 때문에, 관통전위 밀도가 대단히 낮으므로, 그 결정핵으로 횡방향 성장한 층도 관통전위 밀도가 더욱 낮아진다. 이와 같이 하여, 기판면 상 동일하게 횡방향 성장한 Ⅲ족 질화물계 화합물 반도체를 얻을 수 있다. 이것들의 횡방향 성장 반복 회수는 임의적이다.
상술한 관통전위가 억제된 영역을 포함하는 Ⅲ족 질화물계 화합물 반도체를 예를 들면 기판(1), 버퍼층(2) 및 에칭에 의해 단차를 형성한 관통전위가 억제되어 있지 않은 부분을 제거하여, Ⅲ족 질화물계 화합물 반도체 기판으로 할 수 있다. 이상에 Ⅲ족 질화물계 화합물 반도체 소자를 형성하는 것이 가능하고, 또는 보다 큰 Ⅲ족 질화물계 화합물 반도체 기판으로서 이용할 수 있다. 제거방법으로는 기계화학적 연마(mechanochemical polishing) 등의 임의의 방법을 사용할 수 있다.
<제1의 바람직한 실시형태>
도1 및 도 2에 본 발명의 Ⅲ족 질화물계 화합물 반도체 제조방법의 실시형태의 일례를 개략적으로 나타낸다. 기판(1001), 버퍼층(1002) 및 제1의 Ⅲ족 질화물계 화합물 반도체층(1031)을 형성하고, 테이프상으로 에칭을 실시한다(도 1a 참조). 정상부(T)의 정상각(頂角)은 작을 수록 바람직하다. 이어서, 제1의 Ⅲ족 질화물계 화합물 반도체층(1031) 위에 에칭이 가능한 마스크(1004)를, 예를 들면 스퍼터링에 의해 형성한다(도 1b 참조). 상기 마스크(1004)에서 제1의 Ⅲ족 질화물계 화합물 반도체층(1031) 정상부(T)를 덮는 부분만을 선택적으로 에칭하여, 상기 제1의 Ⅲ족 질화물계 화합물 반도체층(1031)의 정상부(T)를 노출시킨다(도 1c 참조). 정상부(T)를 노출시키는 방법으로는 마스크(1004)의 선택적 에칭 외에, 리프트-오프(lift-off)법에 의해 정상부(T)의 마스크(1004)를 제거하는 방법을 이용할 수 있다. 그 밖에, 마스크를 이용한 증착에 의해 정상부(T)에 마스크(1004)가 존재하지 않는 모양을 형성하여도 좋다. 이어서, 노출된 제1의 Ⅲ족 질화물계 화합물 반도체층(1031)의 정상부(T)를 핵으로 하여, 제2의 Ⅲ족 질화물계 화합물 반도체(1032)를 종방향 및 횡방향 에피택셜 성장시킨다(도 2d, 도 2e 참조). 이 경우, 상기 제2의 Ⅲ족 질화물계 화합물 반도체(1032)에는, 노출한 제1의 Ⅲ족 질화물계 화합물 반도체층(1031)의 정상부(T) 부분에 전파하고 있는 관통전위만을 전파한다. 즉, 제2의 Ⅲ족 질화물계 화합물 반도체(1032)에 전파하는 관통전위는 제1의 Ⅲ족 질화물계 화합물 반도체층(1031)의 정상부(T) 부분에 전파하고 있는 관통전위만이 있어, 그 밀도가 대단히 작게 된다. 상기 밀도는 기판면의 면적과 제1의 Ⅲ족 질화물계 화합물 반도체층(1031)의 정상부(T)의 면적(기판면에 수직 투영한 경우의 정사영 면적)과의 비로 결정된다. 다시 말하면, 정상부(T)의 면적(기판면에 수직 투영한 경우의 정사영 면적)이 작을수록, 제2의 Ⅲ족 질화물계 화합물 반도체(1032)에 전파하는 관통전위가 감소한다. 또한, 정상부(T)의 정상각이 작은 경우, 정상부(T)의 면적(기판면에 수직 투영한 경우의 정사영 면적)은 쉽게 작아질 수 있다.
또한, 기저층으로서 기판상에 형성된 버퍼층 및 상기 버퍼층에 에피택셜 성장시킨 Ⅲ족 질화물계 화합물 반도체층을 1주기로 하여, 복수 개의 주기가 형성된 층을 사용하여도 좋다. 정상부(T)로부터 에피택셜 성장에 의해 형성된 Ⅲ족 질화물계 화합물 반도체층(1032)은 종방향으로 전파하는 관통전위가 억제된 영역으로 할 수 있다.
<제2의 바람직한 실시형태>
도 12에 본 발명의 Ⅲ족 질화물계 화합물 반도체의 제조방법의 실시형태의 일례를 개략적으로 나타낸다. 도 12에서는, 기판(1)을 노출시킨 예를 나타내고 있다. 기판(1) 상에 버퍼층(2)과 제1의 Ⅲ족 질화물계 화합물 반도체층(1031)을 형성하고, 트렌치(trench)상으로 에칭을 실시한다(도 12의 (a) 참조). 이 때, 에칭에 의해 단차가 발생하고, 에칭되지 않은 면을 상단으로 해서 측면 및 단차의 저부(하단면)가 형성된다. 상기 측면을 예시하면 {11-20}면을 들 수 있다. 이어서, 단차의 상단(31a)으로부터 마스크(4)를 상기 단차의 저부 만큼 높아지지 않은 두께로 형성한다. 상기한 마스크 형성법으로는, 동일한 모양으로 마스크를 스퍼터링 등으로 형성한 다음, 포토리소그래피에 의해 마스크가 형성된 부분을 제거하여 형성하는 방법이 있다. 또한, 단차 상단(31a)에 레지스트를 도포하고, 같은 모양으로 마스크를 형성하여, 상기 레지스트를 박리시키는 리프트-오프법도 사용할 수 있다.
다음으로, 횡방향 에피택셜 성장 조건으로, 단차의 측면 및 상면을 핵으로 하여, 제2의 Ⅲ족 질화물계 화합물 반도체(32)의 에피택셜 성장을 실행한다. 유기 금속 성장법을 이용하면, 성장면을 {11-20}면으로 유지한 채로 횡방향 에피택셜을 쉽게 행할 수 있다. 이렇게 해서, 단차 측면의 횡방향 성장이 생기면, 제2의 Ⅲ족 질화물계 화합물 반도체(32)의 횡방향 성장된 부분에 있어서는, 마스크(4)로부터의 관통전위가 전파되어 운반되지 않는다(도 12b 참조). 이런 다음, 단차 양측면의 횡방향 성장이 에칭된 부분의 윗방향으로 합체하도록, 에칭상과 횡방향 에피택셜 성장조건을 설정하여, 에칭된 상부의 제2의 Ⅲ족 질화물계 화합물 반도체(32)에는 관통전위가 억제된 영역을 형성할 수 있다(도 12c 참조). 도 12b의 횡방향 성장 공정에 있어서, 성장온도와 압력 및 공급하는 원료의 Ⅲ족 화합물/Ⅴ족 화합물 비를 최적화하여, 횡방향 성장을 종방향 성장보다도 매우 빠르게 할 수 있다.
또한, 도 13과 같이, 기저층으로서 기판 상에 형성된 버퍼층, 상기 버퍼층 상에 에피택셜 성장한 Ⅲ족 질화물계 화합물 반도체층을 1주기로 하여, 복수 개의 주기 형성된 층을 횡방향 성장의 결정핵으로 사용하여도 좋다. 도 13에서는, 버퍼층(21), Ⅲ족 질화물계 화합물 반도체(22), 버퍼층(23), Ⅲ족 질화물계 화합물 반도체(31)의 순서대로 형성하고, 상기 Ⅲ족 질화물계 화합물 반도체(31)을 에칭하여 단차 저부에 버퍼층(23)이 노출되는 예를 나타내고 있다. 이 예로서, 상기 버퍼층(23) 상에 마스크(4) 남아 있는 제1의 Ⅲ족 질화물계 화합물 반도체층(31)의 상면(31a)만한 두께로 형성된다. 아울러, 도 13a와 같은 공정 단계에서, Ⅲ족 질화물계 화합물 반도체층(31)의 상면만한 두께로 마스크(4)를 형성하는 제조방법(도 14 참조)이어도 좋다. 모두 단차 하단의 상방향으로 형성되는 Ⅲ족 질화물계 화합물 반도체층(32)은 주로 단차 상단의 최상층의 Ⅲ족 질화물계 화합물 반도체층(31)을 중심으로 하는 횡방향 에피택셜 성장에 의해 형성되고, 종방향에 전파하는 관통전위가 억제된 영역으로 할 수 있다. 그 외에, 효과는 이미 설명한 도 1의 경우와 동일하다.
상기 발명의 각 실시형태에 있어서, 다음 중에서 임의로 선택하고 임의로 조합하여 이용할 수 있다.
기판 상에 Ⅲ족 질화물계 화합물 반도체를 순차 적층하여 형성하는 경우는, 기판으로는 사파이어, 실리콘(Si), 암화 규소(SiC), 스피넬(MgAl2O4), ZnO, MgO와 같은 무기 결정기판, 인화 갈륨 또는 비화 갈륨과 같은 Ⅲ-Ⅴ족 화합물 반도체 또는 질화 갈륨(GaN)과 같은 Ⅲ족 질화물계 화합물 반도체 등을 이용할 수 있다.
Ⅲ족 질화물계 화합물 반도체층을 형성하는 방법으로는 유기금속 기상성장법(Metal-organic chemical vapor deposition: MOCVD 또는 metal-organic vapor phase epitaxy: MOVPE)이 바람직하지만, 분자빔 기상성장법(molecular beam epitaxy: MBE), 할라이드 기상성장법(Halide VPE), 액상성장법(Liquid phase epitaxy: LPE) 등을 이용할 수도 있고, 각 층을 각각 다른 성장방법으로 형성할 수도 있다.
예를 들면, 사파이어 기판 상에 Ⅲ족 질화물계 화합물 반도체를 적층할 때, 결정성을 좋게 하기 위하여, 사파이어 기판과의 격자 부정합을 보상하도록 버퍼층을 형성하는 것이 바람직하다. 다른 기판을 사용하는 경우에도 버퍼층을 설치하는 것이 바람직하다. 버퍼층으로는, 저온으로 형성시킨 Ⅲ족 질화물계 화합물 반도체 AlxGayIn1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1), 보다 바람직하게는 AlxGa1-xN(0≤x≤1)가 이용된다. 이 버퍼층은 단층이어도 좋고, 조성 등이 다른 층을 포함하는 복수층으로 할 수도 있다. 버퍼층의 형성방법은 380∼420℃의 저온으로 형성하는 것이어도 좋고, 반대로 1000∼1180℃의 범위에서 MOCVD법으로 형성할 수도 있다. 또한, DC마그네트론 스퍼터장치를 이용하여, 고순도 금속 알루미늄과 질소가스를 원재료로 하여, 리액티브 스퍼터법에 의해 AlN으로 이루어지는 버퍼층을 형성할 수도 있다. 동일하게, 일반식 AlxGayIn1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1, 조성비는 임의)의 버퍼층을 형성할 수도 있다. 나아가서 증착법, 이온 플레이팅법, 레이저 마모법(laser abrasion), ECR법을 이용할 수 있다. 물리증착법에 의한 버퍼층은 200∼600℃로 행하는 것이 바람직하다. 더욱 바람직하게는 300∼500℃의 온도로, 가장 바람직하게는 350∼450℃의 온도로 행한다. 이들 스퍼터링법 등의 물리증착법을 이용하는 경우, 버퍼층의 두께는 100∼3000 Å이 바람직하다. 더욱 바람직하게는 100∼400 Å의 두께로, 가장 바람직하게는 100∼300 Å의 두께이다. 복수층을 예시하면, AlxGa1-xN(0≤x≤1)로부터 이루어지는 층과 GaN층을 교대로 형성하는 방법, 조성이 동일한 층을 예를 들어 600℃ 이하와 1000℃ 이상으로 교대로 형성하는 방법 등이 있다. 물론, 이들을 조합하여도 바람직하며, 복수층은 3종 이상의 Ⅲ족 질화물계 화합물 반도체 AlxGayIn1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)를 적층하여도 바람직하다. 일반적으로는, 완충층은 비정질이고, 중간층은 단결정이다. 완충층과 중간층을 1주기로 하여 복수 주기를 형성하여도 바람직하고, 반복은 임의의 주기여도 좋다. 반복이 많을수록 결정성이 좋아진다.
버퍼층 및 상층의 Ⅲ족 질화물계 화합물 반도체는 Ⅲ족 원소 조성의 일부가 보론(B), 탈륨(Tl)으로 치환되더라도, 또한 질소(N)의 조성 일부를 인(P), 비소(As), 안티몬(Sb), 비스무트(Bi)로 치환되더라도 본 발명을 실질적으로 적용할 수 있다. 예를 들면, 조성에 인듐(In), 비소(As)를 갖지 않는 Ⅲ족 질화물계 화합물 반도체인 AlxGa1-xN(0≤x≤1)에 알루미늄(Al), 갈륨(Ga)보다도 원자반경이 큰 인듐(In), 또는 질소보다도 원자반경이 큰 비소(As)를 도핑하는 것으로 질소원자의 빠짐(dropping off)에 의한 결정의 확장왜곡을 압축왜곡으로 보상하고 결정성을 개선할 수도 있다. 이 경우는 억셉터(acceptor) 불순물이 Ⅲ족 원자의 위치에 용이하게 들어가기 때문에, p형 결정을 성장된 것으로 얻을 수 있다. 이와 같이, 결정성을 좋게 함으로써, 본 발명에 부합하여 관통전위를 100 내지 1000 분의 1 정도로 까지 감소시킬 수 있다. 버퍼층과 Ⅲ족 질화물계 화합물 반도체층이 2 주기 이상으로 형성되어 있는 기저층의 경우, 각 Ⅲ족 질화물계 화합물 반도체층에 주된 구성원소보다도 원자반경이 큰 원소를 도핑하는 것이 또한 바람직하다. 아울러, 발광소자로 구성하는 경우에는, 원래 Ⅲ족 질화물계 화합물 반도체의 2원계 또는 3원계를 이용하는 것이 바람직하다.
n형 Ⅲ족 질화물계 화합물 반도체층을 형성하는 경우에는, n형 불순물로서 Si, Ge, Se, Te, C 등 Ⅳ족 원소 또는 Ⅵ족 원소를 첨가할 수 있다. 또한, p형 불순물로는 Zn, Mg, Be, Ca, Sr, Ba 등 Ⅱ족 원소 또는 Ⅳ족 원소를 첨가할 수 있다. 이들을 복수 혹은 n형 불순물을 동일층에 도핑할 수도 있다.
횡방향 에피택셜 성장으로는 성장면이 기판에 수직하게 되는 것이 바람직하지만, 기판에 대해 기울어진 파세트면(facet)대로 성장하여도 좋다. 이 경우, 단차의 저부에 저면이 없고, 단면이 V자형인 것이어도 좋다. 수직면이면, 관통전위 밀도가 매우 작기 때문에, 횡방향 성장영역의 결정성이 향상된다. 또, 경사진 파세트면이면, 관통전위가 구부러져 횡방향 성장영역에도 관통전위가 형성되지만, 그 위에 두껍게 형성하면 종방향에는 신장하지 않기 때문에, 이 횡방향 영역에 두껍게 형성된 층은 관통전위 밀도가 낮다.
횡방향 에피택셜 성장으로는, 횡방향 에피택셜 성장면이 적어도 상부와 기판면이 수직인 것이 보다 바람직하고, 모두 Ⅲ족 질화물계 화합물 반도체의 {11-20}면인 것이 보다 바람직하다.
에칭시에는 깊이와 폭의 관계로부터 횡방향 에피택셜 성장에 의해 저지되거나, 또는 가교함으로써 단차를 형성한다.
기저층을 복층으로 하여, 예를 들면 AlN, AlxGa1-xN 또는 AlxGa yIn1-x-yN(x≠0)으로 이루어진 층으로 하여, 제Ⅲ족 질화물계 화합물 반도체를 GaN으로 하면 AlN, AlxGa1-xN 또는 AlxGayIn1-x-yN(x≠0)으로 이루어진 층은, Cl2, BCl3 등의 염소를 포함하는 플라즈마 에칭시 스토퍼(stopper)층으로 작용하기 때문에, 단차의 깊이를 조정하는데 적합하다. 버퍼층 및 Ⅲ족 질화물계 화합물 반도체층을 임의 주기 반복한 기저층의 가장 위의 버퍼층으로서, 이 층을 노출시키도록 에칭시킬 때도 동일하다. 이에 따라, 마스크로부터의 종방향 성장을 억제하여 제1의 Ⅲ족 질화물계 화합물 반도체층 측면으로부터의 횡방향 성장을 촉진시키는 조건을 용이하게 설정할 수 있다. 이것은 단차의 설계도 용이하게 하여, 단차의 깊이를 얕게 할 수 있다. 단차의 깊이가 얕은 경우에는 제1의 Ⅲ족 질화물계 화합물 반도체층의 상면으로부터 성장하여 횡방향에 성장하는 성장 과정이 지배적으로 된다고 생각된다. 어느 경우에나, 마스크 상에서는 횡방향 성장이 가능하다.
기판 상에 적층하는 Ⅲ족 질화물계 화합물 반도체층의 결정축 방향이 예상될 수 있는 경우는, Ⅲ족 질화물계 화합물 반도체층의 a면({11-20}) 또는 m면({1-100}면)에 수직한 스트라이프상으로 마스크 또는 에칭을 실시하는 것이 유용하다. 또, 섬형, 격자형 등에, 상기 스트라이프 및 마스크를 임의로 설계하여도 좋다. 횡방향 에피택셜 성장면은 기판면에 수직인 것 이외에, 기판면에 대해 경사진 각도의 성장면이어도 좋다. Ⅲ족 질화물계 화합물 반도체층의 a면으로서 (11-20)면을 횡방향 에피택셜 성장면으로 하기 위해서는 예를 들면, 스트라이프의 길이 방향은 Ⅲ족 질화물계 화합물 반도체층의 m면인 (1-100)면에 수직으로 한다. 예를 들어, 기판을 사파이어의 a면 또는 c면으로 하는 경우는, 어느 쪽도 사파이어의 m면이 그 위에 형성되는 Ⅲ족 질화물계 화합물 반도체층의 a면과 통상 일치하기 때문에, 이것에 맞춰 에칭을 실시한다. 점형, 격자형, 기타 섬형태로 하는 경우에도, 윤곽(측벽)을 형성하는 각 면이 {11-20}면인 것이 바람직하다.
마스크는 다결정 실리콘, 다결정 질화물 반도체 등의 다결정 반도체, 산화규소(SiOx), 질화규소(SiNx), 산화티탄(TiOx), 산화지르코늄(ZrOx) 등의 산화물 또는 질화물, 티탄(Ti), 텅스텐(W)과 같은 고융점 금속, 또는 이들의 다층막을 이용할 수 있다. 이들로부터 막을 형성하는 방법은, 증착, 스퍼터링, CVD 등의 기상성장법 외에 임의로 할 수 있다. 상기 재료는 제1의 Ⅲ족 질화물계 화합물 반도체층을 남기기 위해 사용하는 마스크에도 사용할 수 있다. 또한, 에칭에 사용하는 마스크는 횡방향 성장시에는 제거하여 제1의 Ⅲ족 질화물계 화합물 반도체층의 상면을 노출시킨다.
에칭을 실시하는 경우는 반응성 이온에칭(Reactive ion etching: RIE)이 바람직하나, 임의의 에칭 방법을 이용할 수 있다. 기판면에 수직한 측면을 가지는 단차를 형성하지 않는 것으로서, 이방성 에칭에 의해 예를 들면 단차의 저부에 저면이 없고, 단면이 V자형인 것을 형성해도 좋다.
이들은 하드 베이크 레지스트의 형상에 따라, 하드 벡레지스트 하부에도 반응성 이온빔 에칭(RIEB) 및 언더컷을 이용할 수 있다.
도전성 금속 마스크의 에칭을 하는 경우에는 초산계 용액에 의한 메탈 에칭을 이용할 수 있다. 그 외에, 레지스트를 Ⅲ족 질화물계 화합물 반도체 정상부에만 형성하고, 도전성 금속의 마스크를 증착시킨 레지스트 등 리프트 오프에 의해 도전성 금속 마스크를 부분적으로 제거하여, Ⅲ족 질화물계 화합물 반도체의 정상부만 노출시켜도 좋다.
상기 관통전위가 억제된 영역을 갖는 Ⅲ족 질화물계 화합물 반도체의, 전체 또는 관통전위가 억제된 영역을 중심으로 하여, 그 상부에 FET, 발광소자 등의 반도체 소자를 형성할 수 있다. 발광소자인 경우에는, 발광층은 복수층 양자우물 구조(Multi-quantum well: MQW), 단일 양자우물 구조(Single-quantum well: SQW) 외에 호모 구조, 헤테로 구조, 더블헤테로 구조의 것이 고려되지만, pin 접합 또는 pn 접합 등에 의하여 형성할 수도 있다.
상술한 관통전위가 억제된 제2의 Ⅲ족 질화물계 화합물 반도체(32)를, 예를 들면 기판(1), 버퍼층(2) 및 제1의 Ⅲ족 질화물계 화합물 반도체(31), 마스크(4)로부터 분리하여 Ⅲ족 질화물계 화합물 반도체 기판으로 할 수 있다. 상기 기판 상에 Ⅲ족 질화물계 화합물 반도체 소자를 형성할 수 있고, 또는 보다 큰 Ⅲ족 질화물계 화합물 반도체 결정을 형성하기 위한 기판으로서 이용할 수 있다. 제거방법으로는 기계 화학적 연마 이외의 임의의 방법을 이용할 수 있다.
이하, 발명의 구체적인 실시예에 따라 설명한다. 실시예로서 발광소자를 들지만, 본 발명은 하기 실시예에 한정되는 것이 아니라 임의의 소자에 적용할 수 있는 Ⅲ족 질화물계 화합물 반도체의 제조방법을 기재하고 있다.
본 발명의 Ⅲ족 질화물계 화합물 반도체는 유기 금속화합물 기상성장법(이하, "MOVPE"라고 표기함)에 의한 기상성장에 의해 제조되었다. 사용되는 가스는 암모니아(NH3), 캐리어 가스(H2 또는 N2), 트리메틸갈륨(Ga(CH3 )3, 이하 "TMG"라 표기함)트리메틸알루미늄(Al(CH3)3, 이하 "TMA"라고 표기함), 트리메틸인듐(In(CH 3)3, 이하 "TMI"라고 표기함), 시클로펜타디에닐마그네슘(Mg(C5H5)2 , 이하 "Cp2Mg"라고 표기함)이다.
제1실시예
본 실시예의 공정을 도 1 및 도 2에 나타낸다. 유기 세정 및 열처리에 의해 세정한 a면을 주면(主面)으로 하여, 단결정의 사파이어 기판(1001) 상에 온도를 400℃까지 저하시켜, H2를 10 ℓ/min, NH3를 5 ℓ/min, TMA를 20 μmol/min으로 약 3 분간 공급하여 AlN의 버퍼층(1002)을 약 40 ㎚의 두께로 형성했다. 이어서, 상기 사파이어 기판(1001)의 온도를 1000℃로 유지하고, H2를 20 ℓ/min, NH3를 10 ℓ/min, TMG를 300 μmol/min으로 도입하고, 막두께 약 2 ㎛의 GaN층(1031)을 형성했다.
다음으로, 반응성 이온빔 에칭(RIBE)을 사용한 선택 드라이에칭에 의해, GaN층(1031)을 단면 밑변 2 ㎛, 단면 높이 2 ㎛인 삼각주를 옆으로 병렬시킨 상태로 에칭하였다(도 1a 참조). 이 때, 상기 삼각주의 단면각은 약 60도였다. 상기 밑변의 각도는 10도부터 80도가 바람직하고, 더욱 바람직하게는 30도부터 70도이다. 이어서, 텅스텐(W)을 전면에 스퍼터링하고, 마스크(1004)를 형성했다(도 1b 참조).
상기 단면의 밑변이 2 ㎛, 단면 높이 2 ㎛인 삼각주형의 정상부(T)만을 노출시키기 위해, 텅스텐(W)으로 이루어지는 마스크(1004)를 초산계 메탈 에칭액으로 선택 에칭하였다(도 1c 참조). 이렇게 하여 높이 0.5 ㎛의 GaN층(1031)의 정상부(T)를 노출시켰다. 아울러, 상기한 바와 같이 정상부(T)를 노출하는 방법 대신, GaN층(1031)의 정상부(T)에 레지스트를 형성한 후, 금속 마스크를 증착시켜, 레지스트 등 정상부(T) 부근만 금속 마스크를 리프트-오프(lift-off)에 의해 제거하여, GaN층(1031)의 정상부(T)만을 노출시켜도 좋다.
이어서, 사파이어 기판(1001)의 온도를 1150℃로 유지하고, H2를 20 ℓ/min, NH3를 10 ℓ/min, TMG를 2 μmol/min으로 도입하고, GaN층(1031) 높이 0.5 ㎛의 정상부(T)를 시드와 같은 결정성장의 핵으로 하여 GaN층(1032)을 횡방향 에피택셜 성장시켜 형성하였다(도 2d 참조). 상기 횡방향 에피택셜 성장에 의해 마스크(1004) 상방향 역시 GaN층(1032)으로 덮이고, 표면이 평탄해졌다(도 2e 참조). 이런 다음, H2를 20 ℓ/min, NH3를 10 ℓ/min, TMG를 300 μmol/min으로 도입하고, GaN층(1032)을 성장시켜, GaN층(1031)과 GaN층(1032) 두께의 합을 3 ㎛로 하였다. 상기 GaN층(1032)는 GaN층(1031)에 비해 관통전위가 현저하게 억제되었다.
제2실시예
본 실시예에는, 도 4, 도 5에 나타난 바와 같이, 복수층으로 이루어지는 기저층을 이용하였다. 유기세정 및 열처리에 의해 세정한 a면을 주면으로 하고, 단결정의 사파이어 기판(1001) 상에 온도를 400℃까지 낮추어, H2를 10 ℓ/min, NH3를 5 ℓ/min, TMA를 20 μmol/min으로 약 3 분간 공급하여 제1의 AlN층(제1의 완충층, 1021)을 약 40 ㎚의 두께로 형성했다. 이어서, 사파이어 기판(1001)의 온도를 1000℃로 유지하고, H2를 20 ℓ/min, NH3를 10 ℓ/min, TMG를 300 μmol/min으로 도입하고, 막두께 약 0.3 ㎛의 GaN층(중간층, 1022)을 형성했다. 다음에, 온도를 400℃까지 저하시켜, H2를 10 ℓ/min, NH3를 5 ℓ/min, TMA를 20 μmol/min로 약 3분간 공급하고, 제2의 AlN층(제2의 완충층, 1023)을 약 40 nm 두께로 형성하였다. 이런 다음, 사파이어 기판(1001)의 온도를 1000℃로 유지하고, H2를 20 ℓ/min, NH3를 10 ℓ/min, TMG를 300 μmol/min로 도입하여 막두께가 약 1.5 ㎛인 GaN층(1031)을 형성했다. 이렇게 하여, 막두께 40 nm인 제1의 AlN층(제1의 완충층, 1021), 막두께 0.3 ㎛인 GaN층(중간층, 1022), 막두께 40 nm인 AlN층(제2의 완충층, 1023), 막두께 1.5 ㎛인 GaN층(1031)로 이루어진 기저층(1020)을 형성하였다. 일반적으로는 완충층은 비결정이고, 중간층은 단결정이다. 상기 완충층 및 중간층을 1주기로 하여 복수 주기를 형성하여도 좋고, 반복은 임의주기가 좋다. 반복이 많을수록 결정성이 좋다.
이어서, 상기 제1실시예와 동일하게 단면의 밑변이 2 ㎛, 단면 높이 1.8 ㎛로 옆으로 병렬한 삼각주형으로 기저층(1020)을 에칭하고, 텅스텐 마스크(1004)를 스퍼터링하여 형성한 다음, 텅스텐 마스크를 선택 에칭하여 GaN층(1031)의 높이 0.5 ㎛ 정상부만을 노출시켰다.
다음으로, 사파이어 기판(1001)의 온도를 1150 ℃로 유지하고, H2를 20 ℓ/min, NH3를 10 ℓ/min, TMG를 2 μmol/min으로 도입하고, GaN층(1031)의 높이 0.5 ㎛인 높이의 정상부를 핵으로 하여 횡방향 에피택셜 성장시켜 GaN층(1032)를 형성하고, GaN층(1031)과 GaN층(1032)의 두께의 합을 3 ㎛로 하였다. GaN층(1032)는 GaN층(1031)에 비해 관통전위가 현저하게 억제되었다.
제3실시예
본 실시예에서는, 제1실시예에 있어서 GaN층(1031)을 형성할 때, TMI를 도핑하여 GaN:In층(1031)로 하였다. 인듐(In)의 도핑량은 약 1×1016/㎤로 하였다. 이런 다음, 제1실시예와 동일하게 에칭, 텅스텐 마스크(1004)를 형성하고, 선택 에칭하여 GaN:In층(1031) 정상부를 노출시켜, GaN의 횡방향 에피택셜 성장을 실행하였다. GaN:In층(1031)을 결정성장의 핵으로 하여 횡방향 성장시킨 GaN층(1032)은 제1실시예의 것보다도 관통전위가 조금 작아졌다.
제4실시예
제1실시예와 동일하게 형성한 웨이퍼 상에, 다음과 같이 실시하여 도 6에 나타낸 레이저 다이오드(LD, 1100)을 형성하였다. 단, GaN층(1032)의 형성시, 실란(SiH4)를 도입하여, GaN층(1032)을 실리콘(Si) 도핑된 n형 GaN으로 이루어진 층으로 하였다. 또한, 도를 간략하게 하기 위해 GaN층(1031), 텅스텐 마스크(4) 및 GaN층(1032)를 조합하여 간단히 GaN층(1103)으로 기재한다.
사파이어 기판(1101), AlN으로 이루어진 버퍼층(1102) 및 GaN층과 텅스텐 마스크 및 n형 GaN층이 적층된 GaN층(1103)으로 이루어진 웨이퍼 상에, 실리콘(Si) 도핑된 Al0.08Ga0.92N으로부터 이루어진 n클래드층(1104), 실리콘(Si) 도핑된 GaN으로 이루어진 n가이드층(1105), MQW 구조의 발광층(1106), 마그네슘(Mg) 도핑된 GaN으로 이루어진 p가이드층(1107), 마그네슘(Mg) 도핑된 Al0.08Ga0.92N으로부터 이루어진 p클래드층(1008), 마그네슘(Mg) 도핑된 GaN으로 이루어진 p콘택트층(1109)을 형성하였다. 이어서, p콘택트층(1109) 상에 금(Au)으로 이루어진 전극(1110A)을 GaN층 및 n형 GaN층의 2단 GaN층(1103)이 노출될 때까지 일부 에칭하여 알루미늄(Al)으로 이루어진 전극(1110B)을 형성하였다. 상기 레이저 다이오드(LD, 1100) 소자의 주요부는 GaN층(1103)의 횡방향 에피택셜 성장 영역 상부에 있는, 관통전위가 억제된 영역에 형성되었다. 이와 같이 하여 형성된 레이저 다이오드(LD, 1100)은 소자 수명 및 발광효율이 현저하게 향상되었다.
제5실시예
제1실시예와 동일하게 형성한 웨이퍼 상에, 다음과 같이 실시하여 도 7에 나타낸 발광 다이오드(LED, 1200)을 형성하였다. 단, GaN층(1032)의 형성시, 실란(SiH4)를 도입하여, GaN층(1032)을 실리콘(Si) 도핑된 n형 GaN 으로 형성된 층으로 하였다. 또한, 도를 간략하게 하기 위해 GaN층(1031), 텅스텐 마스크(1004) 및 GaN층(1032)를 합하여 간단히 GaN층(1203)으로 표기한다.
사파이어 기판(1201), AlN으로 이루어진 버퍼층(1202) 및 GaN층과 텅스텐 마스크 및 n형 GaN층이 적층된 GaN층(1203)으로 이루어진 웨이퍼 상에, 실리콘(Si) 도핑된 Al0.08Ga0.92N으로 이루어진 n클래드층(1204), 발광층(1205), 마그네슘(Mg) 도핑된 Al0.08Ga0.92N으로 이루어진 p클래드층(1206) 및 마그네슘 도핑된 GaN으로 이루어진 p콘택트층(1207)을 형성하였다. 이어서, p콘택트층(1207) 상에 금(Au)으로 이루어진 전극(1208A)을 GaN층 및 n형 GaN층의 2단 GaN층(1203)이 노출될 때까지 일부 에칭하여 알루미늄(Al)으로부터 이루어진 전극(1208B)을 형성하였다. 이와 같이 하여 형성된 발광 다이오드(LED, 1200)는 소자 수명 및 발광효율이 현저하게 향상되었다.
제6실시예
도 8 및 도 9에 나타난 바와 같이, 본 실시예에서는 기판으로서 n형 실리콘(Si) 기판을 이용하였다. n형 실리콘(Si) 기판(1301) 상에 온도 1150℃에서, H2를 10 ℓ/min, NH3를 10 ℓ/min, TMG를 100 μmol/min, TMA를 10 μmol/min, H2가스에 의해 0.86 ppm으로 희석된 실란(SiH4)을 0.2 μmol/min으로 공급하고, 실리콘(Si) 도핑된 두께 2 ㎛의 Al0.15Ga0.85N으로 이루어진 층(3021)을 형성하였다. 이어서, 반응성 이온빔 에칭(RIBE)을 이용한 선택 드라이 에칭에 의해, 단면 밑변 폭이 2 ㎛, 높이 2 ㎛인 옆으로 병렬한 삼각주형으로 에칭하였다. 이 후, 제1실시예와 동일한 텅스텐 마스크(1004)를 형성, 선택 에칭하여 Al0.15Ga0.85N으로 이루어진 층(3021)의 높이 0.5 ㎛ 정상부를 노출시켰다.
이런 다음, n형 실리콘 기판(1301)의 온도를 1150℃로 유지하고, H2를 20 ℓ/min, NH3를 10 ℓ/min, TMG를 2 μmol/min, TMA를 0.2 μmol/min, H2가스에 의해 희석된 실란(SiH4)을 4 nmol/min으로 공급하고, n-Al0.15Ga0.85N층(3021)의 높이가 0.5 ㎛인 정상부를 결정성장의 핵으로 하여 횡방향 에피택셜 성장시켜 n-Al0.15Ga0.85N층(3022)을 형성하였다. 이렇게 하여 횡방향 에피택셜 성장에 의해 텅스텐 마스크(1004) 상부도 덮이고 표면이 평탄해진 다음, H2를 10 ℓ/min, NH3를 10 ℓ/min, TMG를 100 μmol/min, TMA를 10 μmol/min, H2가스에 의해 희석된 실란(SiH4)을 0.2 μmol/min으로 공급하고, n-Al0.15Ga0.85N층(3022)을 성장시켜, n-Al0.15Ga0.85N층(3021)과 n-Al0.15Ga0.85N층(3022)의 두께의 합을 3 ㎛로 하였다. 이하, n-Al0.15Ga0.85N층(3021), 텅스텐 마스크(1004) 및 n-Al0.15Ga0.85N층(3022)을 합한 3㎛ 두께의 층을 n-Al0.15Ga0.85N층(1302)으로 기재한다.
도 10에 나타낸 바와 같이, 상기와 같은 n형 실리콘 기판(1301)에 형성된 n-Al0.15Ga0.85N층(1302) 상에 실리콘(Si) 도핑된 GaN으로 이루어지는 n가이드층(1303), MQW 구조의 발광층(1304), 마그네슘(Mg) 도핑된 GaN으로 이루어지는 p 가이드층(1305), 마그네슘(Mg) 도핑된 Al0.08Ga0.92N으로 이루어진 p클래드층(1306), 마그네슘(Mg) 도핑된 GaN으로 이루어진 p 콘택트층(1307)을 형성하였다. 이어서, p콘택트층(1307) 상에 금(Au)로 이루어진 전극(1308A)을 형성하고, 실리콘 기판(1301) 이면에 알루미늄(Al)으로부터 이루어진 전극(1308B)을 형성하였다(도 10 참조). 레이저 다이오드(LD, 1300) 소자부의 주요부는 n-Al0.15Ga0.85N층(1302)의 횡방향 에피택셜 성장 영역의 상부이고, 관통전위가 억제된 영역에 형성되었다. 이와 같이 하여 형성된 레이저 다이오드(LD, 1300)는 소자수명 및 발광효율이 현저하게 향상되었다.
제7실시예
본 실시예에서도 기판으로서 n형 실리콘(Si) 기판을 이용하였다. 제6실시예의 n형 실리콘 기판(1301)에 형성된 n-Al0.15Ga0.85N 층(1302)과 동일하게, n형 실리콘 기판(1401)에 형성된 n-Al0.15Ga0.85N층(1402) 웨이퍼를 준비하고, 발광층(1403), 마그네슘(Mg) 도핑된 n-Al0.15Ga0.85N으로 이루어진 p 콘택트층(1404)을 형성하였다. 이어서, p 콘택트층(1404) 상에 금(Au)으로 이루어진 전극(1405A)을 실리콘 기판(1401) 이면에 알루미늄(Al)으로 이루어진 전극(1405B)을 형성하였다(도 11 참조). 이와 같이 하여 형성한 발광 다이오드(LED, 1400)는 소자수명 및 발광효율이 현저하게 향상되었다.
<에칭의 변형>
도 3a와 같이, 에칭은 저부가 평면이어도 좋다. 또한, 도 3b와 같이 정상부외 벽면이 곡면으로 형성되어 있어도 좋다.
제8실시예
본 실시예의 공정을 도 12에 나타낸다. 유기세정 및 열처리에 의해 세정한 a면을 주면으로 하고, 단결정의 사파이어 기판(1) 상에 온도를 400℃까지 낮추어, H2를 10 ℓ/min, NH3를 5 ℓ/min, TMA를 20 μmol/min으로 약 3 분간 공급하여 AlN 버퍼층(2)을 약 40 ㎚의 두께로 형성했다. 이어서, 사파이어 기판(1)의 온도를 1000℃로 유지하고, H2를 20 ℓ/min, NH3를 10 ℓ/min, TMG를 300 μmol/min으로 도입하고, 막두께 약 0.5 ㎛의 GaN층(31)을 형성했다.
하드 베이크 레지스트(hard bake resist) 마스크를 이용하여, 반응성 이온 에칭(RIE)를 이용한 선택 드라이 에칭에 의해, 폭 10 ㎛, 간격 10 ㎛, 깊이 0.5 ㎛인 스트라이프상으로 에칭하였다. 이에 따라, GaN층(31)의 폭 10 ㎛, 단차 0.5 ㎛인 상단과, 폭 10 ㎛ 노출한 기판(1)이 교대로 형성되었다(도 12a 참조). 이 때, 깊이 0.5 ㎛인 단차를 형성한 측면은 GaN층(31)의 {11-20}면으로 하였다.
이어서, 동일하게 이산화 실리콘막(SiO2)을 스퍼터링하여 형성하였다. 그 후, 레지스트를 도포하여 포토리소그래프 공정을 실시하고, 상기 이산화 실리콘막을 남긴 부분에 레지스트를 남겨, 레지스트로 덮여 있지 않은 부분을 웨트 에칭(wet-etching)하였다. 이렇게 하여, 도 12a에 나타낸 구조의 웨이퍼를 얻었다.
다음으로, 사파이어 기판(1)의 온도를 1150 ℃로 유지하고, H2를 20 ℓ/min, NH3를 10 ℓ/min, TMG를 2 μmol/min으로 도입하고, GaN층(31)의 높이 0.5 ㎛인 단차를 형성한 측면인 {11-20}면을 핵으로 하여 횡방향 에피택셜 성장시켜 GaN층(32)을 형성하였다. 이 때, 단차 상면의 종방향 성장은 거의 일어나지 않았고, 저부에 있는 마스크(4)로부터의 종방향 성장은 전혀 일어나지 않았다(도 12b 참조). 이렇게 하여 주로 {11-20}면을 성장면으로 한 횡방향 에피택셜 성장에 의해 단차가 메워지거나, 마스크(4)와의 간격이 미소 간격을 유지한 가교구조가 얻어지고, 표면이 평탄하게 되었다(도 12c 참조). 이런 다음, H2를 20 ℓ/min, NH3를 10 ℓ/min, TMG를 300 μmol/min으로 도입하고, GaN층(32)를 성장시켜, GaN층(31)과 GaN층(32)의 두께의 합을 3 ㎛로 하였다. GaN층(32) 및 GaN층(31)의 깊이 0.5 ㎛ 단차 저부 상방향에 형성된 부분은 단차의 상면 방향에 형성된 부분에 비해 관통전위가 현저하게 억제되었다.
제9실시예
본 실시예에서는, 도 13과 같이, 복수층으로 이루어지는 기저층을 이용하였다. 유기세정 및 열처리에 의해 세정한 a면을 주면으로 하고, 단결정의 사파이어 기판(1) 상에 온도를 400℃까지 낮추어, H2를 10 ℓ/min, NH3를 5 ℓ/min, TMA를 20 μmol/min으로 약 3 분간 공급하여 제1의 AlN층(제1의 완충층, 21)을 약 40 ㎚의 두께로 형성했다. 이어서, 사파이어 기판(1)의 온도를 1000℃로 유지하고, H2를 20 ℓ/min, NH3를 10 ℓ/min, TMG를 300 μmol/min으로 도입하고, 막두께 약 0.3 ㎛의 GaN층(중간층, 22)을 형성했다. 다음에, 온도를 400℃까지 저하시켜, H2를 10 ℓ/min, NH3를 5 ℓ/min, TMA를 20 μmol/min로 약 3분간 공급하여 막두께가 약 40 nm인 제2의 AlN층(제2의 완충층, 23)을 형성하였다. 이어서, 사파이어 기판(1)의 온도를 1000℃로 유지하여, H2를 20 ℓ/min, NH3를 10 ℓ/min, TMG를 300 μmol/min로 도입하고, 막두께 0.5 ㎛의 GaN층(31)을 형성하였다. 이렇게 하여, 막두께가 약 40 ㎛인 제1의 AlN층(제1의 완충층, 21), 막두께가 0.3 ㎛인 GaN층(중간층, 22), 막두께가 40 ㎚인 제2의 AlN층(제2의 완충층, 23) 및 막두께가 0.5 ㎛인 GaN층(31)으로 이루어진 기저층(20)을 형성하였다. 일반적으로는 완충층은 비결정이고, 중간층은 단결정이다. 상기 완충층 및 중간층을 1주기로하여 복수 주기를 형성하여도 좋고, 반복은 임의주기가 좋다. 반복이 많을수록 결정성이 좋아진다.
이어서, 하드 베이크 레지스트 마스크를 이용하여, 반응성 이온 에칭(RIE)를 이용한 선택 드라이 에칭에 의해, 폭 10 ㎛, 간격 10 ㎛ 및 깊이 0.5 ㎛인 스트라이프상으로 에칭하였다. 이에 따라, GaN층(31)의 폭 10 ㎛, 단차 0.5 ㎛인 상단과, 폭 10 ㎛ 노출된 제2의 AlN층(하단 저부, 23)이 교대로 형성되었다(도 13 참조). 이 때, 깊이 0.5 ㎛인 단차를 형성한 측면은 GaN층(31)의 {11-20}면으로 하였다.
다음으로, 상기 제1실시예와 동일한 방법으로, 제2의 AlN층(23) 상에 마스크(4)를 형성하였다. 상기 마스크(4)의 두께는 마스크가 GaN층(31) 상에 나오지 않는 두께이다.
사파이어 기판(1)의 온도를 1150 ℃로 유지하고, H2를 20 ℓ/min, NH3를 10 ℓ/min, TMG를 2 μmol/min으로 도입하고, GaN층(31)의 깊이 0.5 ㎛인 단차를 형성한 측면인 {11-20}면을 결정성장의 핵으로 하여 횡방향 에피택셜 성장시켜 GaN층(32)를 형성하였다. 이 때, 단차 상면으로부터의 종방향 성장은 거의 일어나지 않았다. 또한, 저부에 있는 마스크(4) 상에는 종방향 성장이 일어나지 않았다. 이렇게 하여 주로 {11-20}면을 성장면으로 한 횡방향 에피택셜 성장에 의해 단차가 메워지던가, 가교구조의 횡방향 성장 영역이 얻어지고, 표면이 평탄하게 되었다. 이런 다음, H2를 20 ℓ/min, NH3를 10 ℓ/min, TMG를 300 μmol/min으로 도입하고, GaN층(32)를 성장시켜, GaN층(31)과 GaN층(32)의 두께의 합을 3 ㎛로 하였다. GaN층(32)의 깊이 및 GaN층(31)의 깊이 0.5 ㎛ 단차 저부 상방향에 형성된 부분은, 단차의 상면 방향에 형성된 부분에 비해 관통전위가 현저하게 억제되었다.
제10실시예
본 실시예에서는, 제9실시예와 동일하게 사파이어 기판(1) 상에 막두께 약 40 ㎚인 제1의 AlN층(제1의 완충층, 21), 막두께 0.3 ㎛인 GaN층(중간층, 22), 막두께 약 40 nm인 제2의 AlN층(제2의 완충층, 23) 및 막두께 0.5 ㎛인 GaN층(31)으로 이루어진 기저층(20)을 형성한 다음, 약 0.8 ㎛로 에칭하여, GaN층(31)을 최상층으로 하는 폭 10 ㎛, 단차 0.8 ㎛인 상단과 폭 10 ㎛ 노출된 제1의 AlN층(하단 저부, 21)을 교대로 형성하였다(도 14 참조). 이 때, 깊이 0.8 ㎛인 단차를 형성한 측면은 GaN층(31), 제2의 Aln층(제2의 완충층, 23), GaN층(중간층, 22)의 {11-20}면으로 하였다. 마스크(4)는 제1의 AlN층(21) 상의 GaN층(31) 상에 나오지 않은 두께로 형성되어 있다. 이렇게 하여, 주로 {11-20}면을 성장면으로 한 횡방향 에피택셜 성장을 제2실시예와 동일하게 행하고, 표면이 평탄해진 뒤, GaN층(32)을 성장시켜 GaN층(31)과 GaN층(32)의 두께합을 3 ㎛로 하였다. 상기 GaN층(32), GaN층(31), 제2의 AlN층(제2의 완충층, 23) 및 GaN층(중간층, 22)의 깊이 0.8 ㎛인 단차 저부에 있는 마스크(4) 상방에 형성된 부분은 단차의 상면 방향에 형성된 부분에 비해 관통전위가 현저하게 억제되었다.
제11실시예
본 실시예에서는, 제8실시예에 있어서 GaN층(31)을 형성할 때, TMI를 도핑하여 GaN:In층(31)으로 하였다. 인듐(In)의 도핑량은 약 1×1016/㎤로 하였다. 이런 다음, 제1실시예와 동일하게 에칭 및 GaN의 횡방향 에피택셜 성장을 실행하였다(도 15 참조). 상기 GaN:In층(31)을 결정성장의 핵으로 하여 횡방향 성장시킨 GaN층(32)은 제1실시예의 것보다도 관통전위가 조금 작아졌다. 또한, GaN:In층(31) 상부에 종방향 성장시킨 GaN층(32)은 제1실시예의 것보다도 관통전위가 약 1/100로 저감되었다.
제12실시예
제8실시예와 동일하게 형성한 웨이퍼 상에서 횡방향 성장 영역 상부에, 다음과 같이 실시하여 도 16에 나타낸 레이저 다이오드(LD, 100)를 형성하였다. 단, GaN층(32)의 형성시, 실란(SiH4)을 도입하여, GaN층(32)을 실리콘(Si) 도핑된 n형 GaN으로 형성된 층으로 하였다. 또한, 도를 간략하게 하기 위해 GaN층(31) 및 GaN층(32)를 조합하여 간단히 GaN층(103)으로 기재한다.
사파이어 기판(101), AlN으로 이루어진 버퍼층(102) 및 GaN층과 n형 GaN층 2단의 GaN층(103)으로 이루어진 웨이퍼 상에, 실리콘(Si) 도핑된 Al0.08Ga0.92N으로 이루어진 n클래드층(104), 실리콘(Si) 도핑된 GaN으로 이루어진 n가이드층(105), MQW 구조의 발광층(106), 마그네슘(Mg) 도핑된 GaN으로 이루어진 p가이드층(107), 마그네슘(Mg) 도핑된 Al0.08Ga0.92N으로 이루어진 p 클래드층(108), 마그네슘(Mg) 도핑된 GaN으로 이루어진 p콘택트층(109)을 형성하였다. 이어서, 상기 p콘택트층(109) 상에 금(Au)으로 이루어진 전극(110A)을 GaN층 및 n형 GaN층의 2단 GaN층(103)이 노출될 때까지 일부 에칭하여 알루미늄(Al)으로 이루어진 전극(110B)을 형성하였다. 레이저 다이오드(LD, 100) 소자의 주요부는 GaN층(103)의 횡방향 에피택셜 성장 영역 상부에 있는, 관통전위가 억제된 영역에 형성되었다. 이와 같이 하여 형성된 레이저 다이오드(LD, 100)는 소자수명 및 발광효율이 현저하게 향상되었다.
제13실시예
제8실시예와 동일하게 형성한 웨이퍼 상의 횡방향 성장 영역 상부에, 다음과 같이 실시하여 도 17에 나타낸 발광 다이오드(LED, 200)을 형성하였다. 단, GaN층(32)의 형성시, 실란(SiH4)을 도입하여, GaN층(32)을 실리콘(Si) 도핑된 n형 GaN으로 형성된 층으로 하였다. 또한, 도를 간략하게 하기 위해 GaN층(31)및 GaN층(32)을 합하여 간단히 GaN층(203)으로 표기한다.
사파이어 기판(201), AlN으로 이루어진 버퍼층(202) 및 GaN층 및 n형 GaN층의 2단의 GaN층(203)으로 이루어진 웨이퍼 상에, 실리콘(Si) 도핑된 Al0.08Ga0.92N으로 이루어진 n 클래드층(204), 발광층(205), 마그네슘(Mg) 도핑된 Al0.08Ga0.92N으로 이루어진 p 클래드층(206) 및 마그네슘 도핑된 GaN으로 이루어진 p콘택트층(207)을 형성하였다. 이어서, 상기 p콘택트층(207) 상에 금(Au)으로 이루어진 전극(208A)을 GaN층 및 n형 GaN층의 2단 GaN층(203)이 노출될 때까지 일부 에칭하여, 알루미늄(Al)으로 이루어진 전극(208B)을 형성하였다. 이와 같이 하여 형성된 발광 다이오드(LED, 200)은 소자 수명 및 발광효율이 현저하게 향상되었다.
제14실시예
본 실시예에서는 기판으로서 n형 실리콘(Si) 기판을 이용하였다. n형 실리콘(Si) 기판(301) 상에 온도 1150℃에서, H2를 10 ℓ/min, NH3를 10 ℓ/min, TMG를 100 μmol/min, TMA를 10 μmol/min, H2가스에 의해 0.86 ppm으로 희석된 실란(SiH4)을 0.2 μmol/min으로 공급하고, 두께 0.5 ㎛의 실리콘(Si) 도핑된 Al0.15Ga0.85N으로부터 이루어진 층(3021)을 형성하였다. 이어서, 하드 베이크 레지스트 마스크를 이용하여, 반응성 이온빔 에칭(RIBE)를 이용한 선택 드라이 에칭에 의해, 폭이 10 ㎛, 간격 10 ㎛, 깊이 0.5 ㎛인 스트라이프상으로 에칭하였다. 이것에 의해, n-Al0.15Ga0.85N층(3021)의 폭 10 ㎛, 단차 0.5 ㎛인 상단과 n형 실리콘 기판(301)이 노출된 폭 10 ㎛인 하단(저부)이 교대로 형성되었다(도 18a 참조). 이 때, 깊이 0.5 ㎛인 단차를 형성한 측면은 n-Al0.15Ga0.85N층(3021)의 {11-20}면으로 하였다.
이어서, 텅스텐으로 이루어진 마스크(5)를 단차 저부에 Al0.15Ga0.85N으로 이루어진 층(3021)의 상면에 나오지 않은 두께로 형성하였다. n형 실리콘 기판(301)의 온도를 1150℃로 유지하고, H2를 20 ℓ/min, NH3를 10 ℓ/min, TMG를 2 μmol/min, TMA를 0.2 μmol/min, H2가스에 의해 희석된 실란(SiH4)을 4 nmol/min으로 공급하고, 상기 n-Al0.15Ga0.85N층(3021)의 높이가 0.5 ㎛인 단차를 형성한 측면에 있는 {11-20}면을 결정성장의 핵으로 하여, n-Al0.15Ga0.85N층(3022)을 횡방향 에피택셜 성장시켜 형성하였다. 이 때, 단차의 상면과 저부의 마스크(5)로부터의 종방향 에피택셜 성장은 거의 일어나지 않았다(도 18b 참조). 이렇게 하여 주로 주로 {11-20}면을 성장면으로 한 횡방향 에피택셜 성장에 의해 단차가 메워지던가, 가교구조가 되어 표면이 평탄해졌다. 이런 다음, H2를 10 ℓ/min, NH3를 10 ℓ/min, TMG를 100 μmol/min, TMA를 10 μmol/min, H2 가스에 의해 희석된 실란(SiH4)을 0.2 μmol/min으로 공급하고, n-Al0.15Ga0.85N층(3022)을 성장시켜, n-Al0.15Ga0.85N층(3021)과 n-Al0.15Ga0.85N층(3022)의 두께의 합을 2 ㎛로 하였다(도 18c 참조). 이하, n-Al0.15Ga0.85N층(3021)과 n-Al0.15Ga0.85N층(3022)을 합한 두께 2 ㎛의 층을 n-Al0.15Ga0.85N층(302)로 기재한다.
상기한 바와 같이, n형 실리콘 기판(301)에 형성된 n-Al0.15Ga0.85N층(302) 상에 실리콘(Si) 도핑된 GaN으로 이루어진 n가이드층(303), MQW 구조의 발광층(304), 마그네슘(Mg) 도핑된 GaN으로부터 이루어진 p가이드층(305), 마그네슘(Mg)도핑된 Al0.08Ga0.92N으로부터 이루어진 p클래드층(306), 마그네슘(Mg) 도핑된 GaN으로부터 이루어진 p콘택트층(307)을 형성하였다. 이어서, p콘택트층(307) 상에 금(Au)으로 이루어진 전극(308A)을 형성하고, 실리콘 기판(301) 이면(裏面)에 알루미늄(Al)으로 이루어진 전극(308B)을 형성하였다(도 19 참조). 레이저 다이오드(LD, 300) 소자부의 주요부는 n-Al0.15Ga0.85N층(302)의 횡방향 에피택셜 성장 영역 상부에 있는, 관통전위가 억제된 영역에 형성되었다. 이와 같이 하여 형성된 레이저 다이오드(LD, 300)은 소자수명 및 발광효율이 현저하게 향상되었다.
제15실시예
본 실시예에서도 기판으로 n형 실리콘(Si) 기판을 사용하였다. 제14실시예의 n형 실리콘 기판(301)에 형성된 n-Al0.15Ga0.85N층(302)와 동일하게, n형 실리콘 기판(401)에 형성된 n-Al0.15Ga0.85N층(402)의 웨이퍼를 준비하고, 발광층(403), 마그네슘(Mg) 도핑된 Al0.15Ga0.85N층으로 이루어진 p클래드층(404)을 형성하였다. 이어서, p클래드층(404) 상에 금(Au)으로 이루어진 전극(405A)을 형성하고, 실리콘 기판(401) 이면에 알루미늄(Al)으로 이루어진 전극(405B)을 형성하였다(도 20 참조). 이와 같이 하여 형성된 발광 다이오드(LED, 400)는 소자수명 및 발광효율이 현저하게 향상되었다.
<이용>
본 발명의 응용예로서, 제2의 GaN층(32)의 관통전위가 저감되지 않은 영역을 더욱 에칭하고, GaN층을 더욱 횡방향 에피택셜 성장시킨 것도 유용하다. 도 21은 제1의 GaN층(31), 제2의 GaN층(32)를 에칭한 위치의 모식도이다. 도 21a과 같이, 스트라이프상에 에칭하여, 단차 상단의 GaN층(31)(도에서 사선) 부분과, B로 표시한 단차의 저부를 형성한다. 마스크(4)의 형성은 제8실시예에서와 동일하다. 도 21b와 같이, 도21a에서 B로 표시한 마스크 상의 단차를 메운 GaN층(32)을 남기고, 스트라이프상으로 에칭하여, A로 표시한 단차의 저부를 형성한다. 또한, 상기 저부만, 마스크를 형성한다. 상기 마스크도 기판에 형성되어 있는 층의 최상면으로부터 나오지 않은 두께이다. 이렇게 하여, GaN층(33)을 단차 상단으로 한 제2의 GaN층(32)을 결정성장의 핵으로 하여 횡방향 에피택셜 성장시키면, 도 21c와 같이, GaN층(31)으로부터 관통전위를 전파하고 있는 부분인 31로 표시한 영역, 횡방향 에피택셜 성장한 GaN층(32)의 상부에서 관통전위가 억제된 32로 표시된 영역, 횡방향 에피택셜 성장한 GaN층(33)의 상부에서 관통전위가 억제된 33으로 표시된 영역이 형성된다. 이에 따라, 웨이퍼는 거의 전면에 있어서, 관통전위가 저감된 영역을 형성할 수 있다. 아울러, GaN층(32)의 에칭 깊이는 임의로 해도 좋다. 이에 따라, 전면에 걸친 관통전위가 억제된 Ⅲ족 질화물계 화합물 반도체 기판을 얻을 수 있다.
<에칭의 변형>
또한, 도 22는 3 개의 {11-20}면에 의해, 섬형(island-like structure)으로 단차 상단을 형성한 예이다. 도 22a는 3 개의 {11-20}면에서 형성되는 외주를 나타내고 있지만, 이것은 이해를 위해 간략화한 모식도이며, 실제로는 섬형의 단차 상단은 웨이퍼 당 수천만 개를 형성할 수 있다. 도 22a에서는 섬형의 단차 상단에 대해 단차의 저부(B)는 3배 면적을 가진다. 도 22b에서는 섬형의 단차 상단에 대해, 단차 저부(B)는 8배의 면적을 가진다.
본 발명에서는 상기한 바와 같이 실시예를 예로서 나타내지만, 본 발명의 내용은 상기 실시예만으로 한정되지 않고, 본 발명의 정신에 따르는 한하여 모든 변형예를 포함할 수 있다.
본 발명은 우선권 주장 기초인 일본 특허출원 2000년 제99948호, 일본 특허출원 2000년 제 99949호의 내용을 전부 포괄하고 있다.

Claims (17)

  1. 기판 상에 Ⅲ족 질화물계 화합물 반도체를 에피택셜(epitaxial) 성장시켜 얻는 Ⅲ족 질화물계 화합물 반도체의 제조방법에 있어서,
    적어도 1층의 Ⅲ족 질화물계 화합물 반도체로 이루어지며, 최상층을 제1의 Ⅲ족 질화물계 화합물 반도체로 하는 기저층을 에칭하여 기판면으로부터 멀어짐에 따라 그 수평 단면적이 0으로 감소하는 점 형상, 스트라이프 형상 또는 격자 형상의 섬 형태(island-like structure)로 하는 공정;
    상기 섬 형태의 제1의 Ⅲ족 질화물계 화합물 반도체의 정상 부근만이 노출되도록, 상기 제1의 Ⅲ족 질화물계 화합물 반도체 상에 마스크를 형성하는 공정; 및
    상기 마스크로부터 노출된 제1의 Ⅲ족 질화물계 화합물 반도체의 정상 부근을 핵으로 하여, 제2의 Ⅲ족 질화물계 화합물 반도체를 종방향 및 횡방향으로 에피택셜 성장시키는 공정
    을 포함하는 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체의 제조방법.
  2. 제1항에 있어서,
    기판면으로부터 멀어짐에 따라 그 수평 단면적이 0으로 감소하는 상기 섬 형태는 삼각주(三角柱)를 옆으로 다수 병렬한 형상인 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체의 제조방법.
  3. 제1항에 있어서,
    기판면으로부터 멀어짐에 따라 그 수평 단면적이 0으로 감소하는 상기 섬 형태는, 추(錐) 형상의 섬을 다수개 형성하는 형상인 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체의 제조방법.
  4. 제1항에 있어서,
    상기 제1의 Ⅲ족 질화물계 화합물 반도체가 상기 제2의 Ⅲ족 질화물계 화합물 반도체와 동일한 조성인 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체의 제조방법.
  5. 제1항에 있어서,
    상기 마스크가 도전성 금속으로 형성되는 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체의 제조방법.
  6. 제1항 내지 제5항 중 어느 한 항에 따르는 Ⅲ족 질화물계 화합물 반도체의 제조방법에 따라 제조된 Ⅲ족 질화물계 화합물 반도체층 상에 형성되는 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체 소자.
  7. 제1항 내지 제5항 중 어느 한 항에 따르는 Ⅲ족 질화물계 화합물 반도체의 제조방법에 따라 제조된 Ⅲ족 질화물계 화합물 반도체층 상에, 상이한 Ⅲ족 질화물계 화합물 반도체층을 적층시킴으로써 얻는 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체 발광소자.
  8. 제1항 내지 제5항 중 어느 한 항에 따르는 Ⅲ족 질화물계 화합물 반도체의 제조방법에 추가하여, 상기 기판부터 상기 마스크까지 실질적으로 전부 제거함으로써 Ⅲ족 질화물계 화합물 반도체 기판을 얻는 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체의 제조방법에 따라 제조된 Ⅲ족 질화물계 화합물 반도체 기판의 제조방법.
  9. 제5항에 있어서,
    상기 도전성 금속은 텅스텐인 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체 기판의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011122882A3 (ko) * 2010-03-31 2012-01-26 시스솔루션 주식회사 반도체 템플릿 기판, 반도체 템플릿 기판을 이용하는 발광 소자 및 이의 제조 방법

Families Citing this family (129)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6265289B1 (en) * 1998-06-10 2001-07-24 North Carolina State University Methods of fabricating gallium nitride semiconductor layers by lateral growth from sidewalls into trenches, and gallium nitride semiconductor structures fabricated thereby
JP3556916B2 (ja) 2000-09-18 2004-08-25 三菱電線工業株式会社 半導体基材の製造方法
JP3988018B2 (ja) * 2001-01-18 2007-10-10 ソニー株式会社 結晶膜、結晶基板および半導体装置
US6890785B2 (en) * 2002-02-27 2005-05-10 Sony Corporation Nitride semiconductor, semiconductor device, and manufacturing methods for the same
CN100418236C (zh) 2002-05-15 2008-09-10 松下电器产业株式会社 半导体发光元件及其制造方法
AU2003256522A1 (en) * 2002-12-16 2004-07-29 The Regents Of University Of California Growth of planar, non-polar a-plane gallium nitride by hydride vapor phase epitaxy
JP2004273661A (ja) * 2003-03-07 2004-09-30 Sumitomo Chem Co Ltd 窒化ガリウム単結晶基板の製造方法
JP4229005B2 (ja) * 2003-06-26 2009-02-25 住友電気工業株式会社 ＧａＮ基板及びその製造方法、並びに窒化物半導体素子
KR20050061994A (ko) * 2003-12-19 2005-06-23 삼성전기주식회사 Ｉｎ 도핑을 통한 ＧａＮ 측면 성장 방법
US8562738B2 (en) 2004-03-11 2013-10-22 Epistar Corporation Nitride-based light-emitting device
US7928424B2 (en) * 2004-03-11 2011-04-19 Epistar Corporation Nitride-based light-emitting device
US9524869B2 (en) 2004-03-11 2016-12-20 Epistar Corporation Nitride-based semiconductor light-emitting device
US7622318B2 (en) 2004-03-30 2009-11-24 Sony Corporation Method for producing structured substrate, structured substrate, method for producing semiconductor light emitting device, semiconductor light emitting device, method for producing semiconductor device, semiconductor device, method for producing device, and device
US20050221515A1 (en) * 2004-03-30 2005-10-06 Katsunori Yanashima Method for producing semiconductor light emitting device, method for producing semiconductor device, method for producing device, method for growing nitride type III-V group compound semiconductor layer, method for growing semiconductor layer, and method for growing layer
US7791061B2 (en) 2004-05-18 2010-09-07 Cree, Inc. External extraction light emitting diode based upon crystallographic faceted surfaces
JP4661088B2 (ja) * 2004-06-01 2011-03-30 住友化学株式会社 ｐｎ接合を有する化合物半導体基板の製造方法
EP1769105B1 (en) * 2004-06-11 2014-05-14 Ammono S.A. Bulk mono-crystalline gallium nitride and method for its preparation
US20060017064A1 (en) * 2004-07-26 2006-01-26 Saxler Adam W Nitride-based transistors having laterally grown active region and methods of fabricating same
DE102005005635A1 (de) * 2004-08-31 2006-03-02 Osram Opto Semiconductors Gmbh Strahlungsemittierendes optoelektronisches Bauelement mit einer Quantentopfstruktur und Verfahren zu dessen Herstellung
KR100616631B1 (ko) * 2004-11-15 2006-08-28 삼성전기주식회사 질화물계 반도체 발광 소자 및 그 제조 방법
JP4818732B2 (ja) * 2005-03-18 2011-11-16 シャープ株式会社 窒化物半導体素子の製造方法
WO2007008047A1 (en) * 2005-07-14 2007-01-18 Epivalley Co., Ltd. Light emitting device
US20090179211A1 (en) * 2005-07-14 2009-07-16 Tae-Kyung Yoo Light emitting device
US20090233414A1 (en) * 2005-10-20 2009-09-17 Shah Pankaj B Method for fabricating group III-nitride high electron mobility transistors (HEMTs)
US7777250B2 (en) * 2006-03-24 2010-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures and related methods for device fabrication
JP4637781B2 (ja) * 2006-03-31 2011-02-23 昭和電工株式会社 ＧａＮ系半導体発光素子の製造方法
US20070240631A1 (en) * 2006-04-14 2007-10-18 Applied Materials, Inc. Epitaxial growth of compound nitride semiconductor structures
JP5250856B2 (ja) * 2006-06-13 2013-07-31 豊田合成株式会社 窒化ガリウム系化合物半導体発光素子の製造方法
US7915626B1 (en) * 2006-08-15 2011-03-29 Sandia Corporation Aluminum nitride transitional layer for reducing dislocation density and cracking of AIGan epitaxial films
TWI325641B (en) 2006-09-04 2010-06-01 Huga Optotech Inc Light emitting device and methods for forming the same
KR100838755B1 (ko) * 2006-11-08 2008-06-17 삼성전기주식회사 질화갈륨계 반도체 발광소자의 제조방법
US7663148B2 (en) * 2006-12-22 2010-02-16 Philips Lumileds Lighting Company, Llc III-nitride light emitting device with reduced strain light emitting layer
US8409972B2 (en) * 2007-04-11 2013-04-02 Cree, Inc. Light emitting diode having undoped and unintentionally doped nitride transition layer
JP5245305B2 (ja) * 2007-07-06 2013-07-24 サンケン電気株式会社 電界効果半導体装置及びその製造方法
JP5903714B2 (ja) * 2007-07-26 2016-04-13 ソイテックＳｏｉｔｅｃ エピタキシャル方法およびこの方法によって成長させられたテンプレート
US7682944B2 (en) * 2007-12-14 2010-03-23 Cree, Inc. Pendeo epitaxial structures and devices
JP2009283807A (ja) * 2008-05-26 2009-12-03 Canon Inc 窒化物半導体層を含む構造体、窒化物半導体層を含む複合基板、及びこれらの製造方法
US20110180781A1 (en) * 2008-06-05 2011-07-28 Soraa, Inc Highly Polarized White Light Source By Combining Blue LED on Semipolar or Nonpolar GaN with Yellow LED on Semipolar or Nonpolar GaN
US20090309127A1 (en) * 2008-06-13 2009-12-17 Soraa, Inc. Selective area epitaxy growth method and structure
US8847249B2 (en) 2008-06-16 2014-09-30 Soraa, Inc. Solid-state optical device having enhanced indium content in active regions
US8767787B1 (en) 2008-07-14 2014-07-01 Soraa Laser Diode, Inc. Integrated laser diodes with quality facets on GaN substrates
US8143148B1 (en) * 2008-07-14 2012-03-27 Soraa, Inc. Self-aligned multi-dielectric-layer lift off process for laser diode stripes
US8805134B1 (en) 2012-02-17 2014-08-12 Soraa Laser Diode, Inc. Methods and apparatus for photonic integration in non-polar and semi-polar oriented wave-guided optical devices
DE102008035784A1 (de) 2008-07-31 2010-02-11 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zu dessen Herstellung
US8124996B2 (en) 2008-08-04 2012-02-28 Soraa, Inc. White light devices using non-polar or semipolar gallium containing materials and phosphors
US8284810B1 (en) 2008-08-04 2012-10-09 Soraa, Inc. Solid state laser device using a selected crystal orientation in non-polar or semi-polar GaN containing materials and methods
JP5180050B2 (ja) * 2008-12-17 2013-04-10 スタンレー電気株式会社 半導体素子の製造方法
US20100187568A1 (en) * 2009-01-28 2010-07-29 S.O.I.Tec Silicon On Insulator Technologies, S.A. Epitaxial methods and structures for forming semiconductor materials
EP2412006A1 (en) * 2009-02-05 2012-02-01 S.O.I.Tec Silicon on Insulator Technologies Epitaxial methods and structures for forming semiconductor materials
TW201032350A (en) * 2009-02-20 2010-09-01 Univ Nat Central A manufacturing method of LED
US8247886B1 (en) 2009-03-09 2012-08-21 Soraa, Inc. Polarization direction of optical devices using selected spatial configurations
US8178427B2 (en) * 2009-03-31 2012-05-15 Commissariat A. L'energie Atomique Epitaxial methods for reducing surface dislocation density in semiconductor materials
CN102396083B (zh) * 2009-04-13 2015-12-16 天空激光二极管有限公司 用于激光器应用的使用gan衬底的光学装置结构
US8837545B2 (en) 2009-04-13 2014-09-16 Soraa Laser Diode, Inc. Optical device structure using GaN substrates and growth structures for laser applications
US8634442B1 (en) 2009-04-13 2014-01-21 Soraa Laser Diode, Inc. Optical device structure using GaN substrates for laser applications
WO2010127156A2 (en) * 2009-04-29 2010-11-04 Applied Materials, Inc. Method of forming in-situ pre-gan deposition layer in hvpe
US9250044B1 (en) 2009-05-29 2016-02-02 Soraa Laser Diode, Inc. Gallium and nitrogen containing laser diode dazzling devices and methods of use
US8247887B1 (en) 2009-05-29 2012-08-21 Soraa, Inc. Method and surface morphology of non-polar gallium nitride containing substrates
US8427590B2 (en) 2009-05-29 2013-04-23 Soraa, Inc. Laser based display method and system
US9829780B2 (en) 2009-05-29 2017-11-28 Soraa Laser Diode, Inc. Laser light source for a vehicle
US8509275B1 (en) 2009-05-29 2013-08-13 Soraa, Inc. Gallium nitride based laser dazzling device and method
US10108079B2 (en) 2009-05-29 2018-10-23 Soraa Laser Diode, Inc. Laser light source for a vehicle
KR20120036816A (ko) * 2009-06-01 2012-04-18 미쓰비시 가가꾸 가부시키가이샤 질화물 반도체 결정 및 그 제조 방법
US9029866B2 (en) * 2009-08-04 2015-05-12 Gan Systems Inc. Gallium nitride power devices using island topography
US9818857B2 (en) 2009-08-04 2017-11-14 Gan Systems Inc. Fault tolerant design for large area nitride semiconductor devices
AU2010281317A1 (en) 2009-08-04 2012-02-23 Gan Systems Inc. Island matrixed gallium nitride microwave and power switching transistors
US20110056429A1 (en) * 2009-08-21 2011-03-10 Soraa, Inc. Rapid Growth Method and Structures for Gallium and Nitrogen Containing Ultra-Thin Epitaxial Structures for Devices
US8355418B2 (en) 2009-09-17 2013-01-15 Soraa, Inc. Growth structures and method for forming laser diodes on {20-21} or off cut gallium and nitrogen containing substrates
US8750342B1 (en) 2011-09-09 2014-06-10 Soraa Laser Diode, Inc. Laser diodes with scribe structures
US9583678B2 (en) 2009-09-18 2017-02-28 Soraa, Inc. High-performance LED fabrication
US8759203B2 (en) * 2009-11-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Growing III-V compound semiconductors from trenches filled with intermediate layers
CN102549729B (zh) 2009-12-16 2015-01-07 国家半导体公司 用于半导体衬底上的大面积的基于氮化镓或其它氮化物的结构的应力补偿
US10147850B1 (en) 2010-02-03 2018-12-04 Soraa, Inc. System and method for providing color light sources in proximity to predetermined wavelength conversion structures
US8905588B2 (en) 2010-02-03 2014-12-09 Sorra, Inc. System and method for providing color light sources in proximity to predetermined wavelength conversion structures
US20110182056A1 (en) * 2010-06-23 2011-07-28 Soraa, Inc. Quantum Dot Wavelength Conversion for Optical Devices Using Nonpolar or Semipolar Gallium Containing Materials
KR101116904B1 (ko) * 2010-03-31 2012-03-06 시스솔루션 주식회사 질화물 반도체 결정 제조 방법 및 발광 소자 제조 방법
US8791508B2 (en) 2010-04-13 2014-07-29 Gan Systems Inc. High density gallium nitride devices using island topology
US8451876B1 (en) 2010-05-17 2013-05-28 Soraa, Inc. Method and system for providing bidirectional light sources with broad spectrum
US8318563B2 (en) 2010-05-19 2012-11-27 National Semiconductor Corporation Growth of group III nitride-based structures and integration with conventional CMOS processing tools
US9450143B2 (en) 2010-06-18 2016-09-20 Soraa, Inc. Gallium and nitrogen containing triangular or diamond-shaped configuration for optical devices
US8372671B2 (en) 2010-06-21 2013-02-12 Micron Technology, Inc. Solid state devices with semi-polar facets and associated methods of manufacturing
US8592292B2 (en) 2010-09-02 2013-11-26 National Semiconductor Corporation Growth of multi-layer group III-nitride buffers on large-area silicon substrates and other substrates
US8816319B1 (en) 2010-11-05 2014-08-26 Soraa Laser Diode, Inc. Method of strain engineering and related optical device using a gallium and nitrogen containing active region
US9048170B2 (en) 2010-11-09 2015-06-02 Soraa Laser Diode, Inc. Method of fabricating optical devices using laser treatment
US8597967B1 (en) 2010-11-17 2013-12-03 Soraa, Inc. Method and system for dicing substrates containing gallium and nitrogen material
US9025635B2 (en) 2011-01-24 2015-05-05 Soraa Laser Diode, Inc. Laser package having multiple emitters configured on a support member
US9595813B2 (en) 2011-01-24 2017-03-14 Soraa Laser Diode, Inc. Laser package having multiple emitters configured on a substrate member
US9093820B1 (en) 2011-01-25 2015-07-28 Soraa Laser Diode, Inc. Method and structure for laser devices using optical blocking regions
US9287684B2 (en) 2011-04-04 2016-03-15 Soraa Laser Diode, Inc. Laser package having multiple emitters with color wheel
US8686431B2 (en) 2011-08-22 2014-04-01 Soraa, Inc. Gallium and nitrogen containing trilateral configuration for optical devices
US8698163B2 (en) 2011-09-29 2014-04-15 Toshiba Techno Center Inc. P-type doping layers for use with light emitting devices
US9178114B2 (en) * 2011-09-29 2015-11-03 Manutius Ip, Inc. P-type doping layers for use with light emitting devices
US8971370B1 (en) 2011-10-13 2015-03-03 Soraa Laser Diode, Inc. Laser devices using a semipolar plane
US8912025B2 (en) 2011-11-23 2014-12-16 Soraa, Inc. Method for manufacture of bright GaN LEDs using a selective removal process
US9020003B1 (en) 2012-03-14 2015-04-28 Soraa Laser Diode, Inc. Group III-nitride laser diode grown on a semi-polar orientation of gallium and nitrogen containing substrates
JP5811009B2 (ja) * 2012-03-30 2015-11-11 豊田合成株式会社 Ｉｉｉ族窒化物半導体の製造方法及びｉｉｉ族窒化物半導体
US9343871B1 (en) 2012-04-05 2016-05-17 Soraa Laser Diode, Inc. Facet on a gallium and nitrogen containing laser diode
US9800016B1 (en) 2012-04-05 2017-10-24 Soraa Laser Diode, Inc. Facet on a gallium and nitrogen containing laser diode
US10559939B1 (en) 2012-04-05 2020-02-11 Soraa Laser Diode, Inc. Facet on a gallium and nitrogen containing laser diode
US9293625B2 (en) 2012-04-13 2016-03-22 Tandem Sun Ab Method for manufacturing a semiconductor device based on epitaxial growth
CN104364917B (zh) * 2012-06-13 2017-03-15 夏普株式会社 氮化物半导体发光元件及其制造方法
WO2014054284A1 (ja) * 2012-10-05 2014-04-10 パナソニック株式会社 窒化物半導体構造、積層構造、および窒化物半導体発光素子
US9978904B2 (en) 2012-10-16 2018-05-22 Soraa, Inc. Indium gallium nitride light emitting devices
US20140158976A1 (en) * 2012-12-06 2014-06-12 Sansaptak DASGUPTA Iii-n semiconductor-on-silicon structures and techniques
KR101603207B1 (ko) 2013-01-29 2016-03-14 삼성전자주식회사 나노구조 반도체 발광소자 제조방법
JP6165884B2 (ja) * 2013-01-31 2017-07-19 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ 半導体積層体および半導体積層体の製造方法
US8896008B2 (en) 2013-04-23 2014-11-25 Cree, Inc. Light emitting diodes having group III nitride surface features defined by a mask and crystal planes
US9673045B2 (en) * 2013-09-27 2017-06-06 Intel Corporation Integration of III-V devices on Si wafers
CN104576865A (zh) * 2013-10-25 2015-04-29 广东德力光电有限公司 一种应力释放的GaN基发光二极管结构及制作方法
US9419189B1 (en) 2013-11-04 2016-08-16 Soraa, Inc. Small LED source with high brightness and high efficiency
CN104638068B (zh) * 2013-11-07 2018-08-24 上海蓝光科技有限公司 一种用于ⅲ-ⅴ族氮化物生长的衬底结构及其制备方法
US9640422B2 (en) * 2014-01-23 2017-05-02 Intel Corporation III-N devices in Si trenches
US9773889B2 (en) * 2014-07-18 2017-09-26 Taiwan Semiconductor Manufacturing Company Limited Method of semiconductor arrangement formation
CN106795649B (zh) * 2015-04-17 2019-12-17 富士电机株式会社 半导体的制造方法以及SiC基板
US9787963B2 (en) 2015-10-08 2017-10-10 Soraa Laser Diode, Inc. Laser lighting having selective resolution
TWI569464B (zh) 2015-10-22 2017-02-01 隆達電子股份有限公司 化合物半導體薄膜結構
US9899564B2 (en) * 2016-03-23 2018-02-20 Panasonic Intellectual Property Management Co., Ltd. Group III nitride semiconductor and method for producing same
CN107170666A (zh) * 2017-05-25 2017-09-15 东南大学 一种非极性ⅲ族氮化物外延薄膜
CN111066158B (zh) * 2017-09-07 2022-05-03 苏州晶湛半导体有限公司 发光器件表面粗化的方法与发光器件
US10771155B2 (en) 2017-09-28 2020-09-08 Soraa Laser Diode, Inc. Intelligent visible light with a gallium and nitrogen containing laser source
US10818778B2 (en) * 2017-11-27 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Heterogeneous semiconductor device substrates with high quality epitaxy
US10222474B1 (en) 2017-12-13 2019-03-05 Soraa Laser Diode, Inc. Lidar systems including a gallium and nitrogen containing laser light source
CN110230102B (zh) * 2018-03-05 2022-01-04 中国科学院苏州纳米技术与纳米仿生研究所 极低位错密度氮化镓单晶及其助熔剂法生长方法
US10551728B1 (en) 2018-04-10 2020-02-04 Soraa Laser Diode, Inc. Structured phosphors for dynamic lighting
US11239637B2 (en) 2018-12-21 2022-02-01 Kyocera Sld Laser, Inc. Fiber delivered laser induced white light system
US11421843B2 (en) 2018-12-21 2022-08-23 Kyocera Sld Laser, Inc. Fiber-delivered laser-induced dynamic light system
US11884202B2 (en) 2019-01-18 2024-01-30 Kyocera Sld Laser, Inc. Laser-based fiber-coupled white light system
CN110246831A (zh) * 2019-05-23 2019-09-17 南昌大学 一种具有抗静电层的iii族氮化物半导体外延结构
US20230115980A1 (en) * 2021-10-11 2023-04-13 Applied Materials, Inc. Masking layers in led structures

Family Cites Families (95)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5143944B2 (ko) 1972-03-15 1976-11-25
JPS49149679U (ko) 1973-04-27 1974-12-25
JPS51137393A (en) 1975-05-22 1976-11-27 Mitsubishi Electric Corp Manufacturing method for semiconductor light emitting device
JPS5534646A (en) 1978-08-30 1980-03-11 Sumitomo Metal Ind Ltd Heating method for furnace body in blowing-in of shaft furnace
JPS57115849A (en) 1981-01-12 1982-07-19 Fujitsu Ltd Manufacture of substrate for semiconductor device
JPS5833882A (ja) 1981-08-21 1983-02-28 Mitsubishi Electric Corp 発光ダイオ−ドの製造方法
JPH01316459A (ja) 1988-06-15 1989-12-21 Murata Mfg Co Ltd インラインスパッタリング装置およびその方法
JP2768988B2 (ja) * 1989-08-17 1998-06-25 三菱電機株式会社 端面部分コーティング方法
JPH06105797B2 (ja) 1989-10-19 1994-12-21 昭和電工株式会社 半導体基板及びその製造方法
JP2623464B2 (ja) 1990-04-27 1997-06-25 豊田合成株式会社 窒化ガリウム系化合物半導体発光素子
JPH0484418A (ja) 1990-07-27 1992-03-17 Nec Corp 異種基板上への３―ｖ族化合物半導体のヘテロエピタキシャル成長法
JPH04303920A (ja) 1991-03-29 1992-10-27 Nec Corp Ｉｖ族基板上の絶縁膜／ｉｉｉ　−ｖ族化合物半導体積層構造
JP2954743B2 (ja) 1991-05-30 1999-09-27 京セラ株式会社 半導体発光装置の製造方法
JPH05110206A (ja) 1991-10-16 1993-04-30 Kubota Corp 半導体発光素子の製造方法及びその製造装置
JP3352712B2 (ja) 1991-12-18 2002-12-03 浩 天野 窒化ガリウム系半導体素子及びその製造方法
JPH05283744A (ja) 1991-12-20 1993-10-29 Toshiba Corp 半導体素子
JP2751963B2 (ja) 1992-06-10 1998-05-18 日亜化学工業株式会社 窒化インジウムガリウム半導体の成長方法
JPH07249830A (ja) 1994-03-10 1995-09-26 Hitachi Ltd 半導体発光素子の製造方法
JPH07273367A (ja) 1994-04-01 1995-10-20 Mitsubishi Cable Ind Ltd 半導体基板の製造方法および発光素子の製造方法
JP3974667B2 (ja) 1994-08-22 2007-09-12 ローム株式会社 半導体発光素子の製法
JPH0864791A (ja) 1994-08-23 1996-03-08 Matsushita Electric Ind Co Ltd エピタキシャル成長方法
JP3326545B2 (ja) 1994-09-30 2002-09-24 ローム株式会社 半導体発光素子
JPH08222812A (ja) 1995-02-17 1996-08-30 Matsushita Electric Ind Co Ltd 窒化ガリウム系化合物半導体の結晶成長方法
JPH08274411A (ja) 1995-03-31 1996-10-18 Hitachi Ltd 半導体レーザ素子
WO1997011518A1 (en) 1995-09-18 1997-03-27 Hitachi, Ltd. Semiconductor material, method of producing the semiconductor material, and semiconductor device
JP3396356B2 (ja) 1995-12-11 2003-04-14 三菱電機株式会社 半導体装置，及びその製造方法
US5798536A (en) * 1996-01-25 1998-08-25 Rohm Co., Ltd. Light-emitting semiconductor device and method for manufacturing the same
JP3139445B2 (ja) 1997-03-13 2001-02-26 日本電気株式会社 ＧａＮ系半導体の成長方法およびＧａＮ系半導体膜
KR19980079320A (ko) * 1997-03-24 1998-11-25 기다오까다까시 고품질 쥐에이엔계층의 선택성장방법, 고품질 쥐에이엔계층 성장기판 및 고품질 쥐에이엔계층 성장기판상에 제작하는 반도체디바이스
EP0874405A3 (en) * 1997-03-25 2004-09-15 Mitsubishi Cable Industries, Ltd. GaN group crystal base member having low dislocation density, use thereof and manufacturing methods thereof
EP0942459B1 (en) 1997-04-11 2012-03-21 Nichia Corporation Method of growing nitride semiconductors
JPH11191657A (ja) 1997-04-11 1999-07-13 Nichia Chem Ind Ltd 窒化物半導体の成長方法及び窒化物半導体素子
DE19715572A1 (de) * 1997-04-15 1998-10-22 Telefunken Microelectron Verfahren zum Herstellen von epitaktischen Schichten eines Verbindungshalbleiters auf einkristallinem Silizium und daraus hergestellte Leuchtdiode
JPH10321954A (ja) 1997-05-15 1998-12-04 Fuji Electric Co Ltd Ｉｉｉ 族窒化物半導体素子およびその製造方法
JP3551751B2 (ja) 1997-05-16 2004-08-11 日亜化学工業株式会社 窒化物半導体の成長方法
JP2002510275A (ja) * 1997-07-03 2002-04-02 シービーエル テクノロジーズ エピタキシャル層中の欠陥の除去
JP3189877B2 (ja) 1997-07-11 2001-07-16 日本電気株式会社 低転位窒化ガリウムの結晶成長方法
JPH1143398A (ja) 1997-07-22 1999-02-16 Mitsubishi Cable Ind Ltd ＧａＮ系結晶成長用基板およびその用途
JP3930161B2 (ja) 1997-08-29 2007-06-13 株式会社東芝 窒化物系半導体素子、発光素子及びその製造方法
JPH11135770A (ja) 1997-09-01 1999-05-21 Sumitomo Chem Co Ltd ３−５族化合物半導体とその製造方法および半導体素子
JPH11145519A (ja) 1997-09-02 1999-05-28 Toshiba Corp 半導体発光素子、半導体発光装置および画像表示装置
JP3491538B2 (ja) 1997-10-09 2004-01-26 日亜化学工業株式会社 窒化物半導体の成長方法及び窒化物半導体素子
JP3925753B2 (ja) * 1997-10-24 2007-06-06 ソニー株式会社 半導体素子およびその製造方法ならびに半導体発光素子
JPH11135832A (ja) 1997-10-26 1999-05-21 Toyoda Gosei Co Ltd 窒化ガリウム系化合物半導体及びその製造方法
JP3036495B2 (ja) * 1997-11-07 2000-04-24 豊田合成株式会社 窒化ガリウム系化合物半導体の製造方法
JP3456413B2 (ja) 1997-11-26 2003-10-14 日亜化学工業株式会社 窒化物半導体の成長方法及び窒化物半導体素子
US6608327B1 (en) * 1998-02-27 2003-08-19 North Carolina State University Gallium nitride semiconductor structure including laterally offset patterned layers
JP3620269B2 (ja) 1998-02-27 2005-02-16 豊田合成株式会社 ＧａＮ系半導体素子の製造方法
AU2795699A (en) * 1998-02-27 1999-09-15 North Carolina State University Methods of fabricating gallium nitride semiconductor layers by lateral overgrowth through masks, and gallium nitride semiconductor structures fabricated thereby
US6051849A (en) * 1998-02-27 2000-04-18 North Carolina State University Gallium nitride semiconductor structures including a lateral gallium nitride layer that extends from an underlying gallium nitride layer
JP3839580B2 (ja) 1998-03-09 2006-11-01 株式会社リコー 半導体基板の製造方法
JPH11274082A (ja) 1998-03-24 1999-10-08 Fuji Electric Co Ltd Ｉｉｉ 族窒化物半導体およびその製造方法、およびｉｉｉ 族窒化物半導体装置
US6500257B1 (en) 1998-04-17 2002-12-31 Agilent Technologies, Inc. Epitaxial material grown laterally within a trench and method for producing same
JP4083866B2 (ja) * 1998-04-28 2008-04-30 シャープ株式会社 半導体レーザ素子
JP3436128B2 (ja) 1998-04-28 2003-08-11 日亜化学工業株式会社 窒化物半導体の成長方法及び窒化物半導体素子
JPH11330546A (ja) 1998-05-12 1999-11-30 Fuji Electric Co Ltd Ｉｉｉ族窒化物半導体およびその製造方法
JP4390090B2 (ja) 1998-05-18 2009-12-24 シャープ株式会社 ＧａＮ系結晶膜の製造方法
JP3460581B2 (ja) 1998-05-28 2003-10-27 日亜化学工業株式会社 窒化物半導体の成長方法及び窒化物半導体素子
US6265289B1 (en) * 1998-06-10 2001-07-24 North Carolina State University Methods of fabricating gallium nitride semiconductor layers by lateral growth from sidewalls into trenches, and gallium nitride semiconductor structures fabricated thereby
WO2000004615A1 (en) 1998-07-14 2000-01-27 Fujitsu Limited Semiconductor laser, semiconductor device, and method for manufacturing the same
US6319742B1 (en) * 1998-07-29 2001-11-20 Sanyo Electric Co., Ltd. Method of forming nitride based semiconductor layer
JP3316479B2 (ja) 1998-07-29 2002-08-19 三洋電機株式会社 半導体素子、半導体発光素子および半導体素子の製造方法
JP3987660B2 (ja) 1998-07-31 2007-10-10 シャープ株式会社 窒化物半導体構造とその製法および発光素子
JP2000044121A (ja) 1998-08-03 2000-02-15 Murata Mach Ltd 紡績機のスライバ案内クリール
JP3201475B2 (ja) 1998-09-14 2001-08-20 松下電器産業株式会社 半導体装置およびその製造方法
US6252261B1 (en) * 1998-09-30 2001-06-26 Nec Corporation GaN crystal film, a group III element nitride semiconductor wafer and a manufacturing process therefor
JP3592553B2 (ja) 1998-10-15 2004-11-24 株式会社東芝 窒化ガリウム系半導体装置
JP2000150959A (ja) 1998-11-18 2000-05-30 Hitachi Ltd 窒化ガリウム系化合物半導体発光素子
JP4032538B2 (ja) * 1998-11-26 2008-01-16 ソニー株式会社 半導体薄膜および半導体素子の製造方法
JP2000174393A (ja) 1998-12-04 2000-06-23 Fuji Electric Co Ltd Ｉｉｉ族窒化物半導体およびその製造方法、およびｉｉｉ族窒化物半導体装置
JP4304750B2 (ja) 1998-12-08 2009-07-29 日亜化学工業株式会社 窒化物半導体の成長方法及び窒化物半導体素子
JP3659050B2 (ja) 1998-12-21 2005-06-15 日亜化学工業株式会社 窒化物半導体の成長方法及び窒化物半導体素子
JP2000261106A (ja) 1999-01-07 2000-09-22 Matsushita Electric Ind Co Ltd 半導体発光素子、その製造方法及び光ディスク装置
JP3594826B2 (ja) * 1999-02-09 2004-12-02 パイオニア株式会社 窒化物半導体発光素子及びその製造方法
JP3770014B2 (ja) 1999-02-09 2006-04-26 日亜化学工業株式会社 窒化物半導体素子
WO2000055893A1 (fr) 1999-03-17 2000-09-21 Mitsubishi Cable Industries, Ltd. Base de semiconducteur et son procede de fabrication et procede de fabrication de cristal semiconducteur
JP4288743B2 (ja) 1999-03-24 2009-07-01 日亜化学工業株式会社 窒化物半導体の成長方法
JP4231189B2 (ja) 1999-04-14 2009-02-25 パナソニック株式会社 Ｉｉｉ族窒化物系化合物半導体基板の製造方法
TW464953B (en) 1999-04-14 2001-11-21 Matsushita Electronics Corp Method of manufacturing III nitride base compound semiconductor substrate
JP2001044121A (ja) 1999-06-07 2001-02-16 Agilent Technol Inc エピタキシャル層構造及びその製造方法
JP3786544B2 (ja) 1999-06-10 2006-06-14 パイオニア株式会社 窒化物半導体素子の製造方法及びかかる方法により製造された素子
JP3791246B2 (ja) 1999-06-15 2006-06-28 日亜化学工業株式会社 窒化物半導体の成長方法、及びそれを用いた窒化物半導体素子の製造方法、窒化物半導体レーザ素子の製造方法
JP2000357820A (ja) * 1999-06-15 2000-12-26 Pioneer Electronic Corp 窒化ガリウム系半導体発光素子及びその製造方法
JP4005275B2 (ja) 1999-08-19 2007-11-07 日亜化学工業株式会社 窒化物半導体素子
JP4274504B2 (ja) * 1999-09-20 2009-06-10 キヤノン株式会社 半導体薄膜構造体
JP2001111174A (ja) * 1999-10-06 2001-04-20 Fuji Photo Film Co Ltd 半導体素子用基板およびその製造方法およびその半導体素子用基板を用いた半導体素子
JP4055304B2 (ja) * 1999-10-12 2008-03-05 豊田合成株式会社 窒化ガリウム系化合物半導体の製造方法
US6812053B1 (en) * 1999-10-14 2004-11-02 Cree, Inc. Single step pendeo- and lateral epitaxial overgrowth of Group III-nitride epitaxial layers with Group III-nitride buffer layer and resulting structures
JP2001122693A (ja) * 1999-10-22 2001-05-08 Nec Corp 結晶成長用下地基板およびこれを用いた基板の製造方法
EP1104031B1 (en) * 1999-11-15 2012-04-11 Panasonic Corporation Nitride semiconductor laser diode and method of fabricating the same
US6521514B1 (en) * 1999-11-17 2003-02-18 North Carolina State University Pendeoepitaxial methods of fabricating gallium nitride semiconductor layers on sapphire substrates
JP3518455B2 (ja) 1999-12-15 2004-04-12 日亜化学工業株式会社 窒化物半導体基板の作製方法
US6355497B1 (en) 2000-01-18 2002-03-12 Xerox Corporation Removable large area, low defect density films for led and laser diode growth
JP3906654B2 (ja) * 2000-07-18 2007-04-18 ソニー株式会社 半導体発光素子及び半導体発光装置
JP3988018B2 (ja) 2001-01-18 2007-10-10 ソニー株式会社 結晶膜、結晶基板および半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011122882A3 (ko) * 2010-03-31 2012-01-26 시스솔루션 주식회사 반도체 템플릿 기판, 반도체 템플릿 기판을 이용하는 발광 소자 및 이의 제조 방법
US8716042B2 (en) 2010-03-31 2014-05-06 Cssolution Co., Ltd. Semiconductor template substrate, light-emitting device using a semiconductor template substrate, and manufacturing method therefor

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