JP6031580B2 - 半導体装置および半導体装置の作製方法 - Google Patents

半導体装置および半導体装置の作製方法 Download PDF

Info

Publication number
JP6031580B2
JP6031580B2 JP2015218478A JP2015218478A JP6031580B2 JP 6031580 B2 JP6031580 B2 JP 6031580B2 JP 2015218478 A JP2015218478 A JP 2015218478A JP 2015218478 A JP2015218478 A JP 2015218478A JP 6031580 B2 JP6031580 B2 JP 6031580B2
Authority
JP
Japan
Prior art keywords
oxide semiconductor
semiconductor film
crystal structure
film
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2015218478A
Other languages
English (en)
Other versions
JP2016066803A (ja
Inventor
山崎　舜平
舜平 山崎
高橋　正弘
正弘 高橋
哲紀 丸山
哲紀 丸山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2016066803A publication Critical patent/JP2016066803A/ja
Application granted granted Critical
Publication of JP6031580B2 publication Critical patent/JP6031580B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02469—Group 12/16 materials
    • H01L21/02472—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02483—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02513—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)
  • Physical Vapour Deposition (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

トランジスタなどの半導体素子を含む回路を有する半導体装置及びその作製方法に関する
。例えば、電源回路に搭載されるパワーデバイス、メモリ、サイリスタ、コンバータ、イ
メージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置、発
光素子を有する発光表示装置等を部品として搭載した電子機器に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置で
ある。
液晶表示装置に代表されるように、ガラス基板等に形成されるトランジスタはアモルファ
スシリコン、多結晶シリコンなどによって構成されている。アモルファスシリコンを用い
たトランジスタは電界効果移動度が低いもののガラス基板の大面積化に対応することがで
きる。また、多結晶シリコンを用いたトランジスタの電界効果移動度は高いがガラス基板
の大面積化には適していないという欠点を有している。
シリコンを用いたトランジスタに対して、酸化物半導体を用いてトランジスタを作製し、
電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導体とし
て、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いてトランジスタを作製し、表示装置
の画素のスイッチング素子などに用いる技術が特許文献１及び特許文献２で開示されてい
る。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
トランジスタの電気的特性は、活性層である酸化物半導体膜と、該酸化物半導体膜と接す
るゲート絶縁膜との界面状態に影響されやすい。トランジスタの製造中または製造後にお
いて、酸化物半導体膜と接するゲート絶縁膜との界面、即ち、ゲート電極側の界面が非晶
質状態であると、製造工程における温度などの影響により構造状態が変動しやすく、トラ
ンジスタの電気的特性が不安定となりやすい。
また、酸化物半導体膜をチャネルに用いたトランジスタは、可視光や紫外光を照射するこ
とで電気的特性が変化する。
このような問題に鑑み、本発明の一態様は、酸化物半導体膜と該酸化物半導体膜と接する
ゲート絶縁膜との界面状態が良好なトランジスタを有する半導体装置及びその作製方法を
提供することを課題の一つとする。また、酸化物半導体膜をチャネルに用いたトランジス
タに安定した電気的特性を付与し、信頼性の高い半導体装置を作製することを課題の一と
する。また、マザーガラスのような大きな基板を用いて、信頼性の高い半導体装置の大量
生産を行うことのできる半導体装置の作製プロセスを提供することを課題の一とする。
本発明の一態様は、酸化物半導体膜と該酸化物半導体膜と接する絶縁膜（ゲート絶縁膜）
との界面状態を良好にするために、少なくとも、酸化物半導体膜の界面近傍に結晶性の高
い領域を形成する。それによって安定した電気的特性および信頼性の高い半導体装置を作
製することができる。
また、酸化物半導体膜の結晶性を向上させるための方法として、酸化物半導体膜の一部に
第２の結晶構造を有する酸化物半導体膜を設ければよい。第２の結晶構造は、ウルツ鉱型
の結晶構造である。第２の結晶構造となりうる酸化物半導体膜は、第１の結晶構造となり
うる酸化物半導体膜と比較して、加熱処理により結晶化しやすく、また結晶性が高い。第
１の結晶構造は非ウルツ鉱構造、ＹｂＦｅ２Ｏ４型構造、Ｙｂ２Ｆｅ３Ｏ７型構造及びそ
の変形型構造のいずれか一種から選ばれた結晶構造である。
また、加熱処理により第１の結晶構造となりうる酸化物半導体膜と、加熱処理により第２
の結晶構造となりうる酸化物半導体膜を積層して形成し、その後加熱処理を行うことによ
って、第２の結晶構造である酸化物半導体膜を種として、加熱処理により第１の結晶構造
となりうる酸化物半導体膜が結晶成長し、第１の結晶構造である酸化物半導体膜が形成さ
れる。
該加熱処理は、１５０度以上６５０度以下、好ましくは２００度以上５００度以下で行う
。
また、結晶化させるための加熱処理の代わりに、加熱しながらスパッタリング法により酸
化物半導体膜を形成することができる。
以上により、例えば酸化物半導体膜を積層させた酸化物半導体積層体において、少なくと
も第２の酸化物半導体膜を有する層を設けることにより、該酸化物半導体積層体に加熱処
理を行うことで、結晶性の高い酸化物半導体膜を得ることができる。
また、第２の酸化物半導体膜の膜厚は、一原子層以上１０ｎｍ以下、好ましくは２ｎｍ以
上５ｎｍ以下とする。
上記構成において、酸化物半導体膜は非単結晶であり、酸化物半導体膜全体が非晶質状態
（アモルファス状態）ではなく、酸化物半導体膜内に少なくともｃ軸配向を有する結晶を
有する。
本発明の一態様は、トランジスタを有する半導体装置の作製方法であり、絶縁表面上に第
１の酸化物半導体膜を形成し、次に、第２の酸化物半導体膜を形成した後、第１の加熱処
理し、第１の結晶構造を有する酸化物半導体膜及び第２の結晶構造を有する酸化物半導体
膜を形成する。次に、該第２の結晶構造を有する酸化物半導体膜上に、第３の酸化物半導
体膜を形成した後、第２の加熱処理し、第３の結晶構造を有する酸化物半導体膜を形成し
て、第１の結晶構造を有する酸化物半導体膜、第２の結晶構造を有する酸化物半導体膜、
及び第３の結晶構造を有する酸化物半導体膜の積層体をトランジスタのチャネル領域とし
て形成することを特徴とする。
なお、上記第１の結晶構造を有する酸化物半導体膜及び第３の結晶構造を有する酸化物半
導体膜の結晶構造は、ＹｂＦｅ２Ｏ４型構造、Ｙｂ２Ｆｅ３Ｏ７型構造及び非ウルツ鉱型
構造のいずれか一であり、上記第２の結晶構造を有する酸化物半導体膜の結晶構造は、ウ
ルツ鉱型構造である。
第１の加熱処理及び第２の加熱処理の温度は、１５０度以上６５０度以下、好ましくは２
００度以上５００度以下である。このため、基板として大面積基板であるマザーガラスを
用いることができる。
第１の結晶構造を有する酸化物半導体膜乃至第３の結晶構造を有する酸化物半導体膜は、
非単結晶であり、且つ酸化物半導体膜全体が非晶質状態（アモルファス状態）ではなく、
ｃ軸配向の結晶領域を有する。即ち、非晶質領域及びｃ軸配向の結晶領域を有する。
第２の結晶構造を有する酸化物半導体膜は、ウルツ鉱型の結晶構造を有するため、第１の
結晶構造を有する酸化物半導体膜及び第３の結晶構造を有する酸化物半導体膜と比較して
、加熱処理により結晶化しやすく、また結晶性が高い。また、第２の結晶構造を有する酸
化物半導体膜は、ａ−ｂ面における平面において六角形をなす結合をしている。また、六
角形の結合を有する層が膜厚方向（ｃ軸方向）に積層して結合されており、ｃ軸配向して
いる。このため、ウルツ鉱型の結晶構造を有する第２の結晶構造を有する酸化物半導体膜
を種として、加熱により第１の酸化物半導体膜、及び第３の酸化物半導体膜を結晶成長さ
せると、ウルツ鉱型の結晶構造を有する第２の結晶構造を有する酸化物半導体膜の結晶軸
と略同一となるように、第１の結晶構造を有する酸化物半導体膜、及び第３の結晶構造を
有する酸化物半導体膜を形成することができる。第１の結晶構造を有する酸化物半導体膜
、及び第３の結晶構造を有する酸化物半導体膜は、第２の結晶構造を有する酸化物半導体
膜と同様に、ａ−ｂ面における平面において六角形をなす結合をしている。また、六角形
の結合を有する層が膜厚方向（ｃ軸方向）に積層して結合されており、ｃ軸配向している
。
また、上記酸化物半導体積層体上に、ゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電
極を形成することで、トランジスタを作製することができる。この結果、ゲート絶縁膜と
の界面において酸化物半導体積層体は結晶性が高く、均一性も高いため、電気的特性が安
定であり、信頼性の高いトランジスタを得ることができる。
また、ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に上記酸化物半導体積層体
を形成することで、トランジスタを作製することができる。この結果、ゲート絶縁膜との
界面において上記酸化物半導体積層体は結晶性が高く、均一性も高いため、電気的特性が
安定であり、信頼性の高いトランジスタを得ることができる。
また、ａ−ｂ面において六角形の結合を有し、ｃ軸配向している結晶領域を有する酸化物
半導体膜の積層体をトランジスタのチャネル領域に用いることで、トランジスタへの光照
射前後、またはバイアス−熱ストレス（ＢＴ）試験前後においても、トランジスタのしき
い値電圧の変化量が少なく、安定した電気的特性を有するトランジスタを作製することが
できる。
本発明の一態様により、酸化物半導体膜と該酸化物半導体膜と接するゲート絶縁膜との界
面状態が良好なトランジスタを有する半導体装置を作製することができる。また、安定し
た電気的特性を有する半導体装置を作製することができる。また、マザーガラスのような
大きな基板を用いて、信頼性の高い半導体装置を大量生産することができる。
本発明の一態様である半導体装置を説明する上面図及び断面図である。 本発明の一態様である半導体装置の作製方法を説明する断面図である。 本発明の実施の形態に係わる結晶構造を説明する図。 本発明の実施の形態に係わる結晶構造を説明する図。 実施の形態に係わる結晶構造を説明するＨＡＡＤＦ−ＳＴＥＭ像。 実施の形態に係わる結晶構造を説明するＨＡＡＤＦ−ＳＴＥＭ像。 本発明の一態様である半導体装置を説明する上面図及び断面図である。 本発明の一態様である半導体装置の作製方法を説明する断面図である。 本発明の一態様である半導体装置を説明する上面図及び断面図である。 本発明の一態様である半導体装置の作製方法を説明する断面図である。 本発明の一態様である半導体装置を説明する上面図及び断面図である。 本発明の一態様である半導体装置の作製方法を説明する断面図である。 本発明の一態様である半導体装置を説明する上面図及び断面図である。 本発明の一態様である半導体装置の作製方法を説明する断面図である。 本発明の一態様である半導体装置を説明する上面図及び断面図である。 本発明の一態様である半導体装置の作製方法を説明する断面図である。 本発明の一態様である半導体装置を説明する断面図である。 本発明の一態様を示すブロック図及び回路図である。 本発明の一態様を示す断面図である。 電子機器の一態様を示す図である。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明
に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々
に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構
成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共
通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明
瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない
。
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるため
に付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「
第２の」または「第３の」などと適宜置き換えて説明することができる。
（実施の形態１）
本実施の形態では、絶縁表面上の酸化物半導体膜をチャネルに用いたトランジスタ及びそ
の作製方法について、図１及び２を用いて説明する。図１（Ｂ）は、半導体装置の構成の
一形態であるトランジスタの構造を説明する断面図であり、上面図である図１（Ａ）の一
点破線Ａ−Ｂの断面図に相当する。なお、図１（Ａ）において、基板１０１、酸化物絶縁
膜１０２、ゲート絶縁膜１０７、及び絶縁膜１０９は省略している。図２は、図１（Ｂ）
に示すトランジスタの作製工程を説明する断面図である。
図１（Ｂ）に示すトランジスタは、基板１０１上に形成された酸化物絶縁膜１０２と、酸
化物絶縁膜１０２上に形成された酸化物半導体積層体１０５と、酸化物半導体積層体１０
５上に形成されたソース電極及びドレイン電極として機能する一対の電極１０６と、酸化
物絶縁膜１０２、酸化物半導体積層体１０５、及び一対の電極１０６上に形成されたゲー
ト絶縁膜１０７と、ゲート絶縁膜１０７を介して酸化物半導体積層体１０５と重畳するゲ
ート電極１０８とを有する。また、ゲート絶縁膜１０７及びゲート電極１０８を覆う絶縁
膜１０９を有してもよい。
酸化物半導体積層体１０５は、酸化物絶縁膜１０２に接する第１の結晶構造を有する酸化
物半導体膜１０５ａと、第１の結晶構造を有する酸化物半導体膜１０５ａに接する第２の
結晶構造を有する酸化物半導体膜１０５ｂと、が積層されていることを特徴とする。
また、第２の結晶構造を有する酸化物半導体膜１０５ｂを種結晶として、第１の結晶構造
を有する酸化物半導体膜１０５ａが結晶成長していることを特徴とする。
また、第２の結晶構造を有する酸化物半導体膜１０５ｂは、三方晶及び／又は六方晶であ
る。
即ち、第２の結晶構造及び第１の結晶構造を有する酸化物半導体膜は、ともに三方晶及び
／又は六方晶であるので、ｃ軸方向からは六角形の格子像を確認できる。
なお、第１の結晶構造を有する酸化物半導体膜１０５ａ、第２の結晶構造を有する酸化物
半導体膜１０５ｂはそれぞれ、非単結晶であり、且つ酸化物半導体膜全体が非晶質状態（
アモルファス状態）ではなく、ｃ軸配向の結晶領域を有する。
次に、図１（Ｂ）に示すトランジスタの作製方法について、図２を用いて説明する。
図２（Ａ）に示すように、基板１０１上に酸化物絶縁膜１０２を形成した後、酸化物絶縁
膜１０２上に第１の酸化物半導体膜１０３ａを形成し、第１の酸化物半導体膜１０３ａ上
に第２の酸化物半導体膜１０３ｂを形成する。
基板１０１は、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必
要となる。基板１０１としてガラス基板を用いる場合、歪み点が７３０度以上のものを用
いることが好ましい。ガラス基板には、例えば、アルミノシリケートガラス、アルミノホ
ウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられる。なお、Ｂ２
Ｏ３よりＢａＯを多く含むガラス基板を用いることが好ましい。大量生産する上では、基
板１０１は第８世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８０
０ｍｍ、または２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍ
ｍ）等のマザーガラスを用いることが好ましい。マザーガラスは、処理温度が高く、処理
時間が長いと大幅に収縮するため、マザーガラスを使用して大量生産を行う場合、作製工
程の加熱処理は、６００度以下、好ましくは４５０度以下とすることが望ましい。
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を用いることができる。他にも、結晶化ガラスなどを用いることができる
。さらには、シリコンウェハ等の半導体基板の表面や金属材料よりなる導電性の基板の表
面に絶縁膜を形成したものを用いることもできる。
なお、アルカリ金属などの不純物を含むガラス基板を基板１０１として用いる場合、アル
カリ金属の侵入防止のため、基板１０１及び酸化物絶縁膜１０２の間に窒化物絶縁膜とし
て窒化シリコン膜、窒化アルミニウム膜などを形成してもよい。窒化物絶縁膜は、ＣＶＤ
法、スパッタリング法等で形成することができる。リチウム、ナトリウム、カリウム等の
アルカリ金属は、後に形成される酸化物半導体膜の不純物であるため含有量を少なくする
ことが好ましい。
酸化物絶縁膜１０２は、加熱により酸素の一部が放出する酸化物絶縁膜を用いて形成する
。加熱により酸素の一部が放出する酸化物絶縁膜としては、化学量論比を満たす酸素より
も多くの酸素を含む酸化物絶縁膜を用いることが好ましい。加熱により酸素の一部が放出
する酸化物絶縁膜は、加熱により第１の酸化物半導体膜１０３ａ及び第２の酸化物半導体
膜１０３ｂに酸素を拡散させることができる。酸化物絶縁膜１０２は、代表的には、酸化
シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニ
ウム、酸化ガリウム、酸化ハフニウム、酸化イットリウム等で形成することができる。
化学量論比を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱により酸素の一部
が放出する。このときの酸素の放出量は、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏ
ｎ Ｓｐｅｃｔｒｏｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸
素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０２０ａ
ｔｏｍｓ／ｃｍ３以上、より好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である
。
ここで、ＴＤＳ分析による、酸素原子に換算したときの酸素の放出量の測定方法について
、以下に説明する。
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、酸化
物絶縁膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量
を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトル
の積分値に対する原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、およ
び酸化物絶縁膜のＴＤＳ分析結果から、酸化物絶縁膜の酸素分子の放出量（Ｎ（Ｏ２））
は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出され
るスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあ
るが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体で
ある質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然
界における存在比率が極微量であるため考慮しない。
Ｎ（Ｏ２）＝Ｎ（Ｈ２）／Ｓ（Ｈ２）×Ｓ（Ｏ２）×α （数１）
Ｎ（Ｈ２）は、標準試料から脱離した水素分子を密度で換算した値である。Ｓ（Ｈ２）は
、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準
値を、Ｎ（Ｈ２）／Ｓ（Ｈ２）とする。Ｓ（Ｏ２）は、酸化物絶縁膜をＴＤＳ分析したと
きのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係
数である。数式１の詳細に関しては、特開平６−２７５６９７号公報を参照する。なお、
上記酸化物絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−Ｗ
Ａ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を
含むシリコンウェハを用いて測定する。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
なお、Ｎ（Ｏ２）は酸素分子の放出量である。酸化物絶縁膜においては、酸素原子に換算
したときの酸素の放出量は、酸素分子の放出量の２倍となる。
酸化物絶縁膜１０２は、５０ｎｍ以上、好ましくは２００ｎｍ以上５００ｎｍ以下とする
。酸化物絶縁膜１０２を厚くすることで、酸化物絶縁膜１０２からの酸素放出量を増加さ
せることができると共に、酸化物絶縁膜１０２及び後に形成される酸化物半導体膜との界
面における欠陥を低減することが可能である。
酸化物絶縁膜１０２は、スパッタリング法、ＣＶＤ法等により形成する。なお、加熱によ
り酸素の一部が放出する酸化物絶縁膜は、スパッタリング法を用いることで形成しやすい
ため好ましい。
加熱により酸素の一部が放出する酸化物絶縁膜をスパッタリング法により形成する場合は
、成膜ガス中の酸素量が高いことが好ましく、酸素、または酸素及び希ガスの混合ガス等
を用いることができる。代表的には、成膜ガス中の酸素濃度を６％以上１００％以下にす
ることが好ましい。
第１の酸化物半導体膜１０３ａは、加熱により三方晶及び／又は六方晶であり且つ第１の
結晶構造となりうる酸化物半導体膜を用いて形成する。
第１の酸化物半導体膜１０３ａとしては、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−
Ｚｎ−Ｏ膜や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ膜、Ｉｎ−Ｓｎ−Ｚｎ−
Ｏ膜、Ｉｎ−Ａｌ−Ｚｎ−Ｏ膜、Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜、Ａｌ−Ｇａ−Ｚｎ−Ｏ膜、Ｓ
ｎ−Ａｌ−Ｚｎ−Ｏ膜や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ膜、Ｓｎ−Ｚｎ−Ｏ
膜、Ａｌ−Ｚｎ−Ｏ膜、Ｉｎ−Ｇａ−Ｏ膜などを用いることができる。また、上記酸化物
半導体にＳｉＯ２を含んでもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜とは、イン
ジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜である。
第１の酸化物半導体膜１０３ａは、加熱により、三方晶及び／又は六方晶であり、且つ非
ウルツ鉱型、ＹｂＦｅ２Ｏ４型構造、Ｙｂ２Ｆｅ３Ｏ７型構造及びその変形型構造のいず
れか一の結晶構造となりうる酸化物半導体膜を用いて形成する。
第１の結晶構造を有する酸化物半導体膜の例として、三元系金属の酸化物であるＩｎ−Ｇ
ａ−Ｚｎ−Ｏ膜は、三方晶及び／又は六方晶の非ウルツ鉱型の結晶を有する。また、三元
系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ膜には、ＹｂＦｅ２Ｏ４型構造であるＩｎＧ
ａＺｎＯ４や、Ｙｂ２Ｆｅ３Ｏ７型構造であるＩｎ２Ｇａ２ＺｎＯ７等があり、その変形
型構造をとりうる（Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ
Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ
２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０度」、Ｊ． Ｓｏｌｉ
ｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８−３１５）。なお
、ＹｂＦｅ２Ｏ４型構造は、Ｙｂを含む層をＡ層としＦｅを含む層をＢ層とすると、ＡＢ
Ｂ｜ＡＢＢ｜ＡＢＢ｜の繰り返し構造を有し、その変形構造としては、例えば、ＡＢＢＢ
｜ＡＢＢＢ｜の繰り返し構造を挙げることができる。また、Ｙｂ２Ｆｅ３Ｏ７型構造は、
ＡＢＢ｜ＡＢ｜ＡＢＢ｜ＡＢ｜の繰り返し構造を有し、その変形構造としては、例えば、
ＡＢＢＢ｜ＡＢＢ｜ＡＢＢＢ｜ＡＢＢ｜ＡＢＢＢ｜ＡＢＢ｜の繰り返し構造を挙げること
ができる。
なお、第１の酸化物半導体膜１０３ａとして、上記金属酸化物に１×１０１７／ｃｍ３以
上５×１０１９／ｃｍ３未満の窒素が含まれていてもよい。
なお、第１の酸化物半導体膜１０３ａとして形成することが可能な金属酸化物は、エネル
ギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上であ
る。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタ
のオフ電流を低減することができる。
第２の酸化物半導体膜１０３ｂは、加熱により第２の結晶構造となりうる酸化物半導体膜
を用いて形成する。第２の結晶構造となりうる酸化物半導体膜は、三方晶及び／又は六方
晶の第１の結晶構造となりうる酸化物半導体膜と比較して、加熱処理により結晶化しやす
く、また結晶性が高い。
第２の酸化物半導体膜１０３ｂとしては、酸化亜鉛、酸窒化物半導体等を用いることがで
きる。酸窒化物半導体は、第１の酸化物半導体膜１０３ａに列挙した金属酸化物に、５×
１０１９／ｃｍ３以上７原子％未満の窒素を添加して形成することができる。
第２の酸化物半導体膜１０３ｂは、第１の酸化物半導体膜１０３ａを結晶成長させるため
の種として用いるため、結晶成長する厚さとすればよく、代表的には一原子層以上１０ｎ
ｍ以下、好ましくは２ｎｍ以上５ｎｍ以下でよい。第２の酸化物半導体膜１０３ｂの厚さ
を薄くすることで成膜処理及び加熱処理におけるスループットを高めることができる。
第１の酸化物半導体膜１０３ａ及び第２の酸化物半導体膜１０３ｂはそれぞれ、スパッタ
リング法、塗布法、印刷法、パルスレーザー蒸着法等により形成することができる。スパ
ッタリング法により第１の酸化物半導体膜１０３ａ及び第２の酸化物半導体膜１０３ｂを
成膜する場合は、ＡＣスパッタ装置、ＤＣスパッタ装置、またはＲＦスパッタ装置のいず
れか一のスパッタ装置を用いる。
なお、スパッタリング法により第２の酸化物半導体膜１０３ｂを酸窒化物半導体で形成す
る場合、第１の酸化物半導体膜１０３ａを形成した後、スパッタリング装置に導入するガ
スの種類を切り替えることで、即ち窒素を導入することで、酸窒化物半導体を形成できる
。即ち、連続的に第１の酸化物半導体膜１０３ａ及び第２の酸化物半導体膜１０３ｂを形
成することが可能であり、量産性に優れている。
次に、第１の加熱処理を行う。第１の加熱処理温度は、１５０度以上６５０度以下、好ま
しくは２００度以上５００度以下である。また、第１の加熱処理の加熱時間は１分以上２
４時間以下とする。なお、第１の加熱処理の温度を徐々に上昇させた後、一定温度として
もよい。５００度以上からの温度上昇速度を０．５度／ｈ以上３度／ｈ以下とすることで
、徐々に第２の酸化物半導体膜１０３ｂが結晶成長するため、より結晶性を高めることが
できる。
第１の加熱処理においては、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、窒素雰
囲気、乾燥空気雰囲気、または、希ガス（代表的にはアルゴン）及び酸素の混合雰囲気、
若しくは希ガス及び窒素の混合雰囲気とすることが好適である。具体的には、水素などの
不純物が、数ｐｐｍ程度、または数ｐｐｂ程度にまで除去された高純度ガス雰囲気とする
ことが好適である。
第１の加熱処理に用いる加熱処理装置は特に限られず、抵抗発熱体などの発熱体からの熱
伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、電気
炉や、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ
（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲ
ンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧
ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、
被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装
置である。
第１の加熱処理により、第２の酸化物半導体膜１０３ｂの表面から第１の酸化物半導体膜
１０３ａに向けて結晶成長が始まる。第２の酸化物半導体膜１０３ｂは結晶化されやすい
ため、第２の酸化物半導体膜１０３ｂ全てが結晶化し、第２の結晶構造を有する酸化物半
導体膜１０４ｂとなる。また、第２の酸化物半導体膜１０３ｂの表面から第１の酸化物半
導体膜１０３ａに向けて結晶成長するため、ｃ軸配向した結晶領域となる。即ち、第２の
結晶構造を有する酸化物半導体膜１０４ｂは、ａ−ｂ面における上平面において六角形を
なす結合をしている。また、六角形の結合を有する層が膜厚方向（ｃ軸方向）に積層して
結合されており、ｃ軸配向している。
引続き第１の加熱処理を行うことで、第２の結晶構造を有する酸化物半導体膜１０４ｂを
種として、第１の酸化物半導体膜１０３ａの結晶成長が、第２の結晶構造を有する酸化物
半導体膜１０４ｂとの界面から酸化物絶縁膜１０２に向かって進む。第２の結晶構造を有
する酸化物半導体膜１０４ｂは、ｃ軸方向に配向しているため、第２の結晶構造を有する
酸化物半導体膜１０４ｂを種とすることで、第２の結晶構造を有する酸化物半導体膜１０
４ｂの結晶軸と概略同一となるように、第１の酸化物半導体膜１０３ａを結晶成長させる
ことができる。即ち、第１の酸化物半導体膜１０３ａをｃ軸配向させながら結晶成長させ
ることが可能である。即ち、第１の結晶構造を有する酸化物半導体膜１０４ａは、ａ−ｂ
面における上平面において六角形をなす結合をしている。また、六角形の結合を有する層
が膜厚方向（ｃ軸方向）に積層して結合されており、ｃ軸配向している。以上の工程によ
り、ｃ軸配向した第１の結晶構造を有する酸化物半導体膜１０４ａを形成することができ
る（図２（Ｂ）参照。）。
なお、第１の加熱処理により、第２の酸化物半導体膜１０３ｂの表面から垂直方向に結晶
成長すると、第１の結晶構造を有する酸化物半導体膜１０４ａ及び第２の結晶構造を有す
る酸化物半導体膜１０４ｂのｃ軸は表面の概略垂直方向となる。
また、当該第１の加熱処理により、第１の酸化物半導体膜１０３ａ及び第２の酸化物半導
体膜１０３ｂに含まれる水素が放出する（即ち、脱水素化、脱水化される。）と共に、酸
化物絶縁膜１０２に含まれる酸素の一部が、第１の酸化物半導体膜１０３ａ及び第２の酸
化物半導体膜１０３ｂと、酸化物絶縁膜１０２における第１の酸化物半導体膜１０３ａの
界面近傍とに拡散する。当該工程により、第１の酸化物半導体膜１０３ａ及び第２の酸化
物半導体膜１０３ｂ中に含まれる酸素欠陥を低減することができると共に、酸化物絶縁膜
１０２における第１の酸化物半導体膜１０３ａの近傍に酸素を拡散させることで、酸化物
絶縁膜１０２及び第１の酸化物半導体膜１０３ａの界面における欠陥を低減することがで
きる。この結果、水素濃度及び酸素欠陥が低減された第１の結晶構造を有する酸化物半導
体膜１０４ａ及び第２の結晶構造を有する酸化物半導体膜１０４ｂを形成することができ
る。
なお、スパッタリング法により第１の酸化物半導体膜１０３ａ及び第２の酸化物半導体膜
１０３ｂを成膜する時に、スパッタリング装置の処理室のリークレートを１×１０−１０
Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中における第１の酸化
物半導体膜１０３ａ及び第２の酸化物半導体膜１０３ｂ中への、アルカリ金属、水素等の
不純物の混入を低減することができる。また、排気系として吸着型の真空ポンプ（例えば
クライオポンプなど）を用いることで、排気系からアルカリ金属、水素等の不純物の逆流
を低減することができる。
また、第１の酸化物半導体膜１０３ａ及び第２の酸化物半導体膜１０３ｂを成膜する時に
、スパッタリング装置の処理室に導入するガス、例えば窒素ガスや、酸素ガスや、アルゴ
ンガスなどを加熱した状態で導入して、成膜を行ってもよい。この結果、第１の酸化物半
導体膜１０３ａ及び第２の酸化物半導体膜１０３ｂに含まれる水素含有量を低減すること
ができる。
また、スパッタリング法により第１の酸化物半導体膜１０３ａ及び第２の酸化物半導体膜
１０３ｂを成膜する前に、スパッタリング装置、ターゲットの表面または内部に含まれる
水分または水素を除去するために、プレヒート処理を行ってもよい。この結果、第１の酸
化物半導体膜１０３ａ及び第２の酸化物半導体膜１０３ｂに含まれる水素含有量を低減す
ることができる。
以上の工程より、第１の結晶構造を有する酸化物半導体膜１０４ａ及び第２の結晶構造を
有する酸化物半導体膜１０４ｂを形成することができる。また、酸化物半導体中に水素が
含まれていると、その一部がドナーとなり、キャリアである電子が生じてしまう。また、
酸化物半導体中の酸素欠陥も同様に、ドナーとなり、キャリアである電子が生じてしまう
。したがって、第１の結晶構造を有する酸化物半導体膜１０４ａ、第２の結晶構造を有す
る酸化物半導体膜１０４ｂ中の水素濃度や酸素欠陥を低減すると、酸化物半導体中のキャ
リア濃度を減少させることができ、後に作製されるトランジスタのしきい値電圧のマイナ
スシフトを低減することができる。
＜六方晶系の結晶構造＞
ここで、六方晶系の結晶構造について、以下に説明する。
はじめに、ｃ軸配向した第２の結晶構造を、図３を用いて説明する。ｃ軸配向した第２の
結晶構造について、ｃ軸方向からみたａ−ｂ面における構造を図３（Ａ）に、ｃ軸方向を
縦方向とする構造を図３（Ｂ）に示す。
第２の結晶構造を有する結晶としては、例えば酸化亜鉛、窒化インジウム、窒化ガリウム
等がある。また、窒素を含む酸化物半導体、つまり酸窒化半導体もｃ軸配向した第２の結
晶構造を有する膜となる場合がある。
具体的には、窒素を５×１０１９／ｃｍ３以上、好ましくは１×１０２０／ｃｍ３以上２
０原子％未満含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜はｃ軸配向した第２の結晶構造を有する膜とな
り、Ｉｎ−Ｏの結晶面（インジウムと酸素を含む結晶面）とＩｎ−Ｏの結晶面（インジウ
ムと酸素を含む結晶面）との間に、一層のＧａおよびＺｎを有する層を備える。
次に、ｃ軸配向した六方晶系の第１の結晶構造について説明する。
例えば、窒素を１×１０１７／ｃｍ３以上５×１０１９／ｃｍ３未満含むＩｎ−Ｇａ−Ｚ
ｎ−Ｏ膜はｃ軸配向した六方晶系の第１の結晶構造を有する膜となる。ｃ軸配向した六方
晶系の第１の結晶構造を有するＩｎ−Ｇａ−Ｚｎ−Ｏ膜は、ａ−ｂ面にＩｎ−Ｏの結晶面
（インジウムと酸素を含む結晶面）を備え、Ｉｎ−Ｏの結晶面とＩｎ−Ｏの結晶面との間
に、ＧａおよびＺｎを有する二つの層を備える。なお、ＧａおよびＺｎを有する二つの層
において、ＧａおよびＺｎは一方の層または双方の層に有すればよく、その位置は限定さ
れない。
第２の結晶構造および第１の結晶構造は、いずれも六方晶系であり、ａ−ｂ面において原
子が六角形に位置する。そして、六方晶系の第１の結晶構造が第２の結晶構造に接し、六
方晶系の第１の結晶構造が第２の結晶構造に整合する。
ｃ軸配向した第１の結晶構造の上に、格子定数を同じくするｃ軸配向した六方晶系の第２
の結晶構造が整合する様子を図４に示す。ｃ軸配向した六方晶系の第２の結晶構造２００
０を図４（Ａ）に示し、ｃ軸配向した第１の結晶構造２００１を図４（Ｂ）に示す。また
、六方晶系の第２の結晶構造２０００が第１の結晶構造２００１に接して、六方晶系の第
１の結晶構造２００１が第２の結晶構造２０００に整合する模式図を図４（Ｃ）に模式的
に示す。
このように六方晶系の第１の結晶構造２００１が第２の結晶構造２０００に接し、六方晶
系の第１の結晶構造２００１が第２の結晶構造２０００に整合することによって、結晶性
が高く、結晶化が容易なｃ軸配向した第２の結晶構造２０００を含む層を種結晶層として
形成し、次いで当該種結晶層に接して酸化物半導体膜を形成する構成とすることにより、
種結晶層に含まれる第２の結晶構造２０００が該酸化物半導体膜の結晶化を容易にすると
いう効果を奏する。
＜種結晶層＞
次に、種結晶層について説明する。種結晶層はｃ軸配向した第２の結晶構造を含む。特に
、種結晶層は酸化物半導体膜に比べて結晶性が高く、結晶化し易い材料を用いる。
種結晶層に用いることができるｃ軸配向した第２の結晶構造について、以下に説明する。
ｃ軸配向した第２の結晶構造を備え、種結晶層に用いることができる化合物としては、例
えば酸化亜鉛、窒化インジウム、窒化ガリウム等をその例に挙げることができる。また、
窒素を５×１０１９／ｃｍ３以上、好ましくは１×１０２０／ｃｍ３以上７原子％未満含
む酸化物半導体もｃ軸配向した第２の結晶構造を含む膜となる場合がある。
窒素を含む酸化物半導体を種結晶層に用いる場合、窒素濃度が５×１０１９／ｃｍ３以上
、好ましくは１×１０２０／ｃｍ３以上７原子％未満となるように意図的に含ませる。窒
素をこの範囲で意図的に含ませた酸化物半導体膜は、窒素を意図的に含ませていない酸化
物半導体膜に比べてエネルギーギャップが小さく、キャリアを流しやすい。
なお、ｃ軸配向した第２の結晶構造のＨＡＡＤＦ（ｈｉｇｈ−ａｎｇｌｅ ａｎｎｕｌａ
ｒ ｄａｒｋ ｆｉｅｌｄ）−ＳＴＥＭの実観察像には、輝点が互い違いに現れる回折像
が観察される場合がある。
ｃ軸配向した第２の結晶構造に基づいて計算により得たＨＡＡＤＦ−ＳＴＥＭの実観察像
を図５（Ａ）に示す。
また、窒素のみを含む成膜ガスを用いて成膜したＩｎ−Ｇａ−Ｚｎ−Ｏ膜のＨＡＡＤＦ−
ＳＴＥＭの実観察像を図５（Ｂ）に示す。
図５（Ａ）または図５（Ｂ）に示すＨＡＡＤＦ−ＳＴＥＭの実観察像は、いずれも２周期
性の層構造を有するｃ軸配向した第２の結晶構造を有することが確認できる。
なお、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜は、スパッタリング法を用いて石英ガラス基板
上に３００ｎｍの厚さで成膜した。ターゲットとしてＩｎ：Ｇａ：Ｚｎ＝１：１：１［ａ
ｔｏｍ比］を用い、基板−ターゲット間の距離を６０ｍｍとし、ＤＣ電源を用いて０．５
ｋｗの電力で、圧力０．４Ｐａにて成膜した。また、成膜中の基板温度を４００度とし、
スパッタリングガスは窒素のみとし、成膜室に４０ｓｃｃｍの流量で流した。
＜酸化物半導体膜＞
次に、酸化物半導体膜について説明する。酸化物半導体膜は、非単結晶であり、酸化物半
導体膜全体が非晶質状態（アモルファス状態）ではなく、少なくともｃ軸配向した六方晶
系の第１の結晶構造を含み、種結晶層から異方性をもって成長した結晶を含む。酸化物半
導体膜全体が非晶質状態（アモルファス状態）ではないため、電気特性が不安定な非晶質
の形成が抑制される。
酸化物半導体膜に用いることができるｃ軸配向した異方性を有する第１の結晶構造につい
て説明する。
六方晶系の第１の結晶構造としては、ＹｂＦｅ２Ｏ４型構造、Ｙｂ２Ｆｅ３Ｏ７型構造及
びその変形型構造をその例に挙げることができる。例えば、三元系金属の酸化物であるＩ
ｎ−Ｇａ−Ｚｎ−Ｏは、六方晶系の第１の結晶構造を備え、酸化物半導体膜に用いること
ができる。なお、酸化物半導体膜に用いることができるＩｎ−Ｇａ−Ｚｎ−Ｏ膜は、窒素
を１×１０１７／ｃｍ３以上５×１０１９／ｃｍ３以下含んでいても良い。
三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏには、ＹｂＦｅ２Ｏ４型構造であるＩｎ
ＧａＺｎＯ４や、Ｙｂ２Ｆｅ３Ｏ７型構造であるＩｎ２Ｇａ２ＺｎＯ７等があり、その変
形型構造をとりうることが、Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａ
ｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈ
ｅ Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０度」、Ｊ．
Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８−３１５
に記載されている。
また、酸化物半導体膜には四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜や、
三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜、Ｉｎ−Ａ
ｌ−Ｚｎ−Ｏ膜、Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜、Ａｌ−Ｇａ−Ｚｎ−Ｏ膜、Ｓｎ−Ａｌ−Ｚｎ
−Ｏ膜や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ膜、Ｓｎ−Ｚｎ−Ｏ膜、Ａｌ−Ｚｎ
−Ｏ膜、Ｉｎ−Ｇａ−Ｏ膜などを用いることができる。また、上記酸化物半導体膜は珪素
を含んでもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜とは、インジウム（Ｉｎ）、
ガリウム（Ｇａ）、亜鉛（Ｚｎ）を含む酸化物膜である。
酸化物半導体膜は、種結晶層から異方性をもって結晶が成長している。これにより、ヘテ
ロ構造を有する半導体膜が結晶性の高い領域を絶縁性の表面に接する構成とすることがで
き、未結合手に起因する界面準位が少なくなり、良好な界面状態を備えたヘテロ構造を有
する半導体膜を提供できる。
なお、ｃ軸配向した六方晶系の第１の結晶構造のＨＡＡＤＦ（ｈｉｇｈ−ａｎｇｌｅ ａ
ｎｎｕｌａｒ ｄａｒｋ ｆｉｅｌｄ）−ＳＴＥＭの実観察像には、３つに一つの明暗を
伴う回折像が観察される場合がある。
ｃ軸配向した六方晶系の第１の結晶構造に基づいて計算により得たＨＡＡＤＦ−ＳＴＥＭ
の実観察像を図６（Ａ）に示す。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜のＨＡＡＤＦ−ＳＴＥＭの実観察像を図６（Ｂ）に示す。
図６（Ａ）または図６（Ｂ）に示すＨＡＡＤＦ−ＳＴＥＭの実観察像は、いずれも３つに
一つの明暗を伴っており、９周期性の層構造を有するｃ軸配向した六方晶系の第１の結晶
構造を有することが確認できる。
なお、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜は、スパッタリング法を用いて石英ガラス基板上に３００
ｎｍの厚さで成膜した。ターゲットとしてＩｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］
を用い、基板−ターゲット間の距離を６０ｍｍとし、ＤＣ電源を用いて０．５ｋｗの電力
で、圧力０．４Ｐａにて成膜した。また、成膜中の基板温度を４００度とし、スパッタリ
ングガスは酸素のみとし、成膜室に４０ｓｃｃｍの流量で流した。
次に、第２の結晶構造を有する酸化物半導体膜１０４ｂ上にマスクを形成した後、当該マ
スクを用いて第１の結晶構造を有する酸化物半導体膜１０４ａ、第２の結晶構造を有する
酸化物半導体膜１０４ｂを選択的にエッチングして、第１の結晶構造を有する酸化物半導
体膜１０５ａ、第２の結晶構造を有する酸化物半導体膜１０５ｂを形成する。なお、第１
の結晶構造を有する酸化物半導体膜１０５ａ、第２の結晶構造を有する酸化物半導体膜１
０５ｂをまとめて、酸化物半導体積層体１０５と示す。この後、マスクを除去する。
第１の結晶構造を有する酸化物半導体膜１０４ａ、第２の結晶構造を有する酸化物半導体
膜１０４ｂをエッチングするためのマスクは、フォトリソグラフィ工程、インクジェット
法、印刷法等を適宜用いることができる。また、第１の結晶構造を有する酸化物半導体膜
１０４ａ、第２の結晶構造を有する酸化物半導体膜１０４ｂのエッチングは、ウエットエ
ッチングまたはドライエッチングを適宜用いることができる。
次に、酸化物半導体積層体１０５に接する一対の電極１０６を形成する。次に、酸化物絶
縁膜１０２、酸化物半導体積層体１０５、及び一対の電極１０６上にゲート絶縁膜１０７
を形成する。次に、ゲート絶縁膜１０７上にゲート電極１０８を形成する。また、ゲート
絶縁膜１０７及びゲート電極１０８上に絶縁膜１０９を形成してもよい（図２（Ｃ）参照
。）。
一対の電極１０６は、ソース電極及びドレイン電極として機能する。
一対の電極１０６は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タン
グステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した
金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、マグ
ネシウム、ジルコニウム、ベリリウムのいずれか一または複数から選択された金属元素を
用いてもよい。また、一対の電極１０６は、単層構造でも、二層以上の積層構造としても
よい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜
を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上に
タングステン膜を積層する二層構造、窒化タンタル膜上にタングステン膜を積層する二層
構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜
を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステ
ン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組
み合わせた合金膜、もしくは窒化膜を用いてもよい。なお、一対の電極１０６の材料の一
つとして銅を用いる場合には、酸化物半導体積層体１０５と接して銅マグネシウムアルミ
ニウム合金層を設け、その銅マグネシウムアルミニウム合金層に接して銅層を設けた積層
を用いればよい。
また、一対の電極１０６は、インジウム錫酸化物、酸化タングステンを含むインジウム酸
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加し
たインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、
上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
一対の電極１０６は、印刷法またはインクジェット法により形成する。若しくは、スパッ
タリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜上にマスクを形成して
導電膜をエッチングして形成する。導電膜上に形成するマスクは印刷法、インクジェット
法、フォトリソグラフィ法を適宜用いることができる。
なお、第２の結晶構造を有する酸化物半導体膜１０４ｂ上に導電膜を形成した後、多階調
フォトマスクによって、凹凸状のマスクを形成し、当該マスクを用いて、第１の結晶構造
を有する酸化物半導体膜１０４ａ、第２の結晶構造を有する酸化物半導体膜１０４ｂ、並
びに導電膜をエッチングした後、アッシングにより凹凸状のマスクを分離し、当該分離さ
れたマスクにより導電膜を選択的にエッチングすることで、酸化物半導体積層体１０５及
び一対の電極１０６を形成することができる。当該工程により、フォトマスク数及びフォ
トリソグラフィ工程数を削減することができる。
ゲート絶縁膜１０７は、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸
化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、または酸化ガリウム膜を
単層でまたは積層して形成することができる。なお、ゲート絶縁膜１０７は、酸化物半導
体積層体１０５と接する部分が酸素を含むことが好ましく、特に好ましくは酸化物絶縁膜
１０２と同様に加熱により酸素を放出する酸化物絶縁膜により形成する。酸化シリコン膜
を用いることで、酸化物半導体積層体１０５に酸素を拡散させることができ、特性を良好
にすることができる。
また、ゲート絶縁膜１０７として、ハフニウムシリケート（ＨｆＳｉＯｘ）膜、窒素が添
加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）膜、窒素が添加されたハフニウム
アルミネート（ＨｆＡｌｘＯｙＮｚ）膜、酸化ハフニウム膜、酸化イットリウム膜などの
ｈｉｇｈ−ｋ材料膜を用いることでゲートリークを低減できる。さらには、ｈｉｇｈ−ｋ
材料膜と、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜
、酸化アルミニウム膜、酸化窒化アルミニウム膜、及び酸化ガリウム膜のいずれか一以上
との積層構造とすることができる。ゲート絶縁膜１０７の厚さは、１ｎｍ以上３００ｎｍ
以下、より好ましくは５ｎｍ以上５０ｎｍ以下とするとよい。
ゲート絶縁膜１０７は、スパッタリング法、ＣＶＤ法等により形成する。
なお、ゲート絶縁膜１０７を形成する前に、酸化物半導体積層体１０５の表面を、酸素、
オゾン、一酸化二窒素等の酸化性ガスのプラズマに曝し、酸化物半導体積層体１０５の表
面を酸化して酸素欠陥を低減してもよい。
ゲート電極１０８は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タン
グステンから選ばれた金属元素、上述した金属元素を成分とする合金、上述した金属元素
を組み合わせた合金などを用いて形成することができる。また、マンガン、マグネシウム
、ジルコニウム、ベリリウムのいずれか一または複数から選択された金属元素を用いても
よい。また、ゲート電極１０８は、単層構造でも、二層以上の積層構造としてもよい。例
えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層す
る二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングス
テン膜を積層する二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チ
タン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成す
る三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリ
ブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせ
た合金膜、もしくは窒化膜を用いてもよい。
また、ゲート電極１０８は、インジウム錫酸化物、酸化タングステンを含むインジウム酸
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加し
たインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、
上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
また、ゲート電極１０８とゲート絶縁膜との間に、ゲート絶縁膜に接する材料層として、
窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ
−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含む
Ｉｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けることが好ましい。これらの膜
は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタの電気特性のしき
い値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現でき
る。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも酸化物半導体
積層体１０５より高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用
いる。
ゲート電極１０８は、印刷法またはインクジェット法により形成する。若しくは、スパッ
タリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜上にマスクを形成して
導電膜をエッチングして形成する。導電膜上に形成するマスクは印刷法、インクジェット
法、フォトリソグラフィ法を適宜用いることができる。
絶縁膜１０９は、ゲート絶縁膜１０７に列挙した絶縁膜を適宜用いて形成することができ
る。また、絶縁膜１０９としてスパッタリング法で得られる窒化シリコン膜を形成すると
、外部からの水分やアルカリ金属の浸入を防止することが可能であり、酸化物半導体積層
体１０５の不純物の含有量を低減することができる。
なお、ゲート絶縁膜１０７または絶縁膜１０９の形成の後、水素及び水分をほとんど含ま
ない雰囲気下（窒素雰囲気、酸素雰囲気、乾燥空気雰囲気（例えば、水分については露点
−４０度以下、好ましくは露点−６０度以下）など）で加熱処理（温度範囲１５０度以上
６５０度以下、好ましくは２００度以上５００度以下）を行ってもよい。
以上の工程により、ａ−ｂ面において六角形の結合を有し、ｃ軸配向している三方晶及び
／又は六方晶構造の結晶を有する酸化物半導体積層体をチャネルに有するトランジスタを
作製することができる。
本実施の形態に示す酸化物半導体積層体はゲート絶縁膜との界面近傍の領域において、結
晶性が高く、均一性も高いため、電気的特性が安定であり、信頼性の高いトランジスタを
得ることができる。また、ａ−ｂ面において六角形の結合を有し、ｃ軸配向している三方
晶及び／又は六方晶構造の結晶を有する酸化物半導体積層体をトランジスタのチャネル領
域に用いることで、トランジスタへの光照射前後、またはバイアス−熱ストレス（ＢＴ）
試験前後においても、トランジスタのしきい値電圧の変化量が少なく、安定した電気的特
性を有するトランジスタを作製することができる。
（実施の形態２）
本実施の形態では、実施の形態１と異なるトランジスタの構造及び作製方法について、図
７及び図８を用いて説明する。本実施の形態では、酸化物絶縁膜及び酸化物半導体積層体
の間に一対の電極が設けられる点が、実施の形態１と異なる。なお、上面図である図７（
Ａ）の一点破線Ｃ−Ｄの断面図は図７（Ｂ）に相当する。図７（Ａ）において、基板１０
１、酸化物絶縁膜１０２、ゲート絶縁膜１１７、及び絶縁膜１１９は省略している。図８
は、図７（Ｂ）に示すトランジスタの作製工程を説明する断面図である。
図７（Ｂ）に示すトランジスタは、基板１０１上に形成された酸化物絶縁膜１０２と、酸
化物絶縁膜１０２上に形成されたソース電極及びドレイン電極として機能する一対の電極
１１６と、酸化物絶縁膜１０２と、ソース電極及びドレイン電極として機能する一対の電
極１１６とを覆う酸化物半導体積層体１１５と、酸化物絶縁膜１０２、一対の電極１１６
、及び酸化物半導体積層体１１５上に形成されたゲート絶縁膜１１７と、ゲート絶縁膜１
１７を介して酸化物半導体積層体１１５と重畳するゲート電極１１８とを有する。また、
ゲート絶縁膜１１７及びゲート電極１１８を覆う絶縁膜１１９を有してもよい。更には、
絶縁膜１１９の開口部において、一対の電極１１６と接する一対の配線１２０を有しても
よい。
酸化物半導体積層体１１５は、酸化物絶縁膜１０２及び一対の電極１１６に接する第１の
結晶構造を有する酸化物半導体膜１１５ａと、第１の結晶構造を有する酸化物半導体膜１
１５ａに接する第２の結晶構造を有する酸化物半導体膜１１５ｂと、が積層されているこ
とを特徴とする。
また、第２の結晶構造を有する酸化物半導体膜１１５ｂを種結晶として、第１の結晶構造
を有する酸化物半導体膜１１５ａが結晶成長していることを特徴とする。
実施の形態１と同様に、第２の結晶構造及び第１の結晶構造を有する酸化物半導体膜は、
ともに三方晶及び／又は六方晶であるので、ｃ軸方向からは六角形の格子像を確認できる
。
なお、第１の結晶構造を有する酸化物半導体膜１１５ａ、第２の結晶構造を有する酸化物
半導体膜１１５ｂはそれぞれ、非単結晶であり、且つ酸化物半導体膜全体が非晶質状態（
アモルファス状態）ではなく、ｃ軸配向の結晶を有する。
次に、図７（Ｂ）に示すトランジスタの作製方法について、図８を用いて説明する。
図８（Ａ）に示すように、実施の形態１と同様に、基板１０１上に酸化物絶縁膜１０２を
形成する。次に、酸化物絶縁膜１０２上に一対の電極１１６を形成する。次に、一対の電
極１１６及び酸化物絶縁膜１０２上に、第１の酸化物半導体膜１１３ａ及び第２の酸化物
半導体膜１１３ｂを形成する。
一対の電極１１６は、実施の形態１に示す一対の電極１０６と同様の材料及び作製方法を
適宜用いて形成することができる。
第１の酸化物半導体膜１１３ａ及び第２の酸化物半導体膜１１３ｂは、実施の形態１に示
す第１の酸化物半導体膜１０３ａ及び第２の酸化物半導体膜１０３ｂと同様の材料及び作
製方法を適宜用いて形成することができる。
次に、実施の形態１と同様に、第１の加熱処理を行う。第１の加熱処理により、第２の酸
化物半導体膜１１３ｂの表面から第１の酸化物半導体膜１１３ａに向けて結晶成長が始ま
り、第２の酸化物半導体膜１１３ｂは第２の結晶構造を有する酸化物半導体膜１１４ｂと
なる。また、第２の結晶構造を有する酸化物半導体膜１１４ｂは、ｃ軸配向した結晶を有
する。
引続き第１の加熱処理を行うことで、第２の結晶構造を有する酸化物半導体膜１１４ｂを
種として、第１の酸化物半導体膜１１３ａの結晶成長が、第２の結晶構造を有する酸化物
半導体膜１１４ｂとの界面から酸化物絶縁膜１０２に向かって進み、第１の結晶構造を有
する酸化物半導体膜１１４ａが形成される。また、第１の結晶構造を有する酸化物半導体
膜１１４ａはｃ軸配向した結晶を有する。（図８（Ｂ）参照。）。
以上の工程より、第１の結晶構造を有する酸化物半導体膜１１４ａ、第２の結晶構造を有
する酸化物半導体膜１１４ｂを形成することができる。
次に、第２の結晶構造を有する酸化物半導体膜１１４ｂ上にマスクを形成した後、当該マ
スクを用いて第１の結晶構造を有する酸化物半導体膜１１４ａ、第２の結晶構造を有する
酸化物半導体膜１１４ｂを選択的にエッチングして、第１の結晶構造を有する酸化物半導
体膜１１５ａ、第２の結晶構造を有する酸化物半導体膜１１５ｂを形成する。なお、第１
の結晶構造を有する酸化物半導体膜１１５ａ、第２の結晶構造を有する酸化物半導体膜１
１５ｂをまとめて、酸化物半導体積層体１１５と示す。この後、マスクを除去する。
次に、酸化物絶縁膜１０２、一対の電極１１６、及び酸化物半導体積層体１１５上にゲー
ト絶縁膜１１７を形成する。次に、ゲート絶縁膜１１７上にゲート電極１１８を形成する
。
この後、ゲート絶縁膜１１７及びゲート電極１１８上に絶縁膜１１９を形成する。次に、
絶縁膜１１９上にマスクを形成した後、ゲート絶縁膜１１７及び絶縁膜１１９の一部をエ
ッチングして、開口部を形成する。次に、開口部を介して、一対の電極１１６に接続する
配線１２０を形成してもよい（図８（Ｃ）参照。）。
ゲート絶縁膜１１７は、実施の形態１に示すゲート絶縁膜１０７と同様の材料及び作製方
法を適宜用いて形成することができる。
ゲート電極１１８は、実施の形態１に示すゲート電極１０８と同様の材料及び作製方法を
適宜用いて形成することができる。
絶縁膜１１９は、実施の形態１に示す絶縁膜１０９と同様の材料及び作製方法を適宜用い
て形成することができる。
配線１２０は、一対の電極１１６と同様の材料及び作製方法を適宜用いて形成することが
できる。
以上の工程により、ａ−ｂ面において六角形の結合を有し、ｃ軸配向している三方晶及び
／又は六方晶構造の結晶を有する酸化物半導体積層体をチャネル領域に有するトランジス
タを作製することができる。
本実施の形態に示す酸化物半導体積層体はゲート絶縁膜との界面近傍の領域において、結
晶性が高く、均一性も高いため、電気的特性が安定であり、信頼性の高いトランジスタを
得ることができる。また、ａ−ｂ面において六角形の結合を有し、ｃ軸配向している三方
晶及び／又は六方晶構造の結晶を有する酸化物半導体積層体をトランジスタのチャネル領
域に用いることで、トランジスタへの光照射、またはバイアス−熱ストレス（ＢＴ）試験
前後においても、トランジスタのしきい値電圧の変化量が少なく、安定した電気的特性を
有するトランジスタを作製することができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、酸化物半導体膜をチャネルに用いたトランジスタ及びその作製方法に
ついて、図９及び図１０を用いて説明する。図９（Ｂ）は、半導体装置の構成の一形態で
あるトランジスタの構造を説明する断面図であり、上面図である図９（Ａ）の一点破線Ａ
−Ｂの断面図に相当する。なお、図９（Ａ）において、基板１０１、酸化物絶縁膜１０２
、ゲート絶縁膜１０７、及び絶縁膜１０９は省略している。図１０は、図９（Ｂ）に示す
トランジスタの作製工程を説明する断面図である。
図９（Ｂ）に示すトランジスタは、基板１０１上に形成された酸化物絶縁膜１０２と、酸
化物絶縁膜１０２上に形成された酸化物半導体積層体１０５と、酸化物半導体積層体１０
５上に形成されたソース電極及びドレイン電極として機能する一対の電極１０６と、酸化
物絶縁膜１０２、酸化物半導体積層体１０５、及び一対の電極１０６上に形成されたゲー
ト絶縁膜１０７と、ゲート絶縁膜１０７を介して酸化物半導体積層体１０５と重畳するゲ
ート電極１０８とを有する。また、ゲート絶縁膜１０７及びゲート電極１０８を覆う絶縁
膜１０９を有してもよい。
酸化物半導体積層体１０５は、酸化物絶縁膜１０２に接する第１の結晶構造を有する酸化
物半導体膜１０５ａと、第１の結晶構造を有する酸化物半導体膜１０５ａに接する第２の
結晶構造を有する酸化物半導体膜１０５ｂと、第２の結晶構造を有する酸化物半導体膜１
０５ｂ及びゲート絶縁膜１０７に接する第３の結晶構造を有する酸化物半導体膜１０５ｃ
とが積層されていることを特徴とする。
即ち、第２の結晶構造を有する酸化物半導体膜１０５ｂの上下に第１の結晶構造を有する
酸化物半導体膜１０５ａ、第３の結晶構造を有する酸化物半導体膜１０５ｃを有する。
また、第２の結晶構造を有する酸化物半導体膜１０５ｂを種結晶として、第１の結晶構造
を有する酸化物半導体膜１０５ａ及び第３の結晶構造を有する酸化物半導体膜１０５ｃが
それぞれ結晶成長していることを特徴とする。
第１の結晶構造を有する酸化物半導体膜１０５ａ、第３の結晶構造を有する酸化物半導体
膜１０５ｃの結晶構造は、三方晶及び／又は六方晶であり、ＹｂＦｅ２Ｏ４型構造、Ｙｂ
２Ｆｅ３Ｏ７型構造及び非ウルツ鉱型構造のいずれか一である。なお、非ウルツ鉱型構造
とは、三方晶及び／又は六方晶のウルツ鉱型でない結晶構造である。
また、第２の結晶構造を有する酸化物半導体膜１０５ｂの結晶構造は、三方晶及び／又は
六方晶の一であるウルツ鉱型構造を有する。
即ち、第１の結晶構造を有する酸化物半導体膜乃至第３の結晶構造を有する酸化物半導体
膜は、ともに三方晶及び／又は六方晶であるので、ｃ軸方向からは六角形の格子像を確認
できる。
なお、第１の結晶構造を有する酸化物半導体膜１０５ａ、第２の結晶構造を有する酸化物
半導体膜１０５ｂ、第３の結晶構造を有する酸化物半導体膜１０５ｃはそれぞれ、非単結
晶であり、且つ酸化物半導体膜全体が非晶質状態（アモルファス状態）ではなく、ｃ軸配
向の結晶領域を有する。即ち、非晶質領域及びｃ軸配向の結晶領域を有する。
次に、図９（Ｂ）に示すトランジスタの作製方法について、図１０を用いて説明する。
図１０（Ａ）に示すように、実施の形態１と同様に、基板１０１上に酸化物絶縁膜１０２
を形成した後、酸化物絶縁膜１０２上に第１の酸化物半導体膜１０３ａを形成し、第１の
酸化物半導体膜１０３ａ上に第２の酸化物半導体膜１０３ｂを形成する。
酸化物絶縁膜１０２は、加熱により酸素の一部が放出する酸化物絶縁膜を用いて形成する
。加熱により酸素の一部が放出する酸化物絶縁膜としては、化学量論比を満たす酸素より
も多くの酸素を含む酸化物絶縁膜を用いることが好ましい。加熱により酸素の一部が放出
する酸化物絶縁膜は、加熱により第１の酸化物半導体膜１０３ａ及び第２の酸化物半導体
膜１０３ｂに酸素を拡散させることができる。酸化物絶縁膜１０２は、代表的には、酸化
シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニ
ウム、酸化ガリウム、酸化ハフニウム、酸化イットリウム等で形成することができる。
酸化物絶縁膜１０２は、５０ｎｍ以上、好ましくは２００ｎｍ以上５００ｎｍ以下とする
。酸化物絶縁膜１０２を厚くすることで、酸化物絶縁膜１０２の酸素放出量を増加させる
ことができると共に、酸化物絶縁膜１０２及び後に形成される酸化物半導体膜との界面に
おける欠陥を低減することが可能である。
酸化物絶縁膜１０２は、スパッタリング法、ＣＶＤ法等により形成する。なお、加熱によ
り酸素の一部が放出する酸化物絶縁膜は、スパッタリング法を用いることで形成しやすい
ため好ましい。
加熱により酸素の一部が放出する酸化物絶縁膜をスパッタリング法により形成する場合は
、成膜ガス中の酸素量が高いことが好ましく、酸素、または酸素及び希ガスの混合ガス等
を用いることができる。代表的には、成膜ガス中の酸素濃度を６％以上１００％以下にす
ることが好ましい。
第１の酸化物半導体膜１０３ａは、加熱により、三方晶及び／又は六方晶であり、且つ非
ウルツ鉱型、ＹｂＦｅ２Ｏ４型構造、Ｙｂ２Ｆｅ３Ｏ７型構造及びその変形型構造のいず
れか一の結晶構造となりうる酸化物半導体膜を用いて形成する。
第１の結晶構造を有する酸化物半導体膜の例として、三元系金属の酸化物であるＩｎ−Ｇ
ａ−Ｚｎ−Ｏ膜は、三方晶及び／又は六方晶の非ウルツ鉱型の結晶を有する。また、三元
系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ膜には、ＹｂＦｅ２Ｏ４型構造であるＩｎＧ
ａＺｎＯ４や、Ｙｂ２Ｆｅ３Ｏ７型構造であるＩｎ２Ｇａ２ＺｎＯ７等があり、その変形
型構造をとりうる（Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ
Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ
２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０度」、Ｊ． Ｓｏｌｉ
ｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８−３１５）。
第１の酸化物半導体膜１０３ａとしては、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−
Ｚｎ−Ｏ膜や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ膜、Ｉｎ−Ｓｎ−Ｚｎ−
Ｏ膜、Ｉｎ−Ａｌ−Ｚｎ−Ｏ膜、Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜、Ａｌ−Ｇａ−Ｚｎ−Ｏ膜、Ｓ
ｎ−Ａｌ−Ｚｎ−Ｏ膜や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ膜、Ｓｎ−Ｚｎ−Ｏ
膜、Ａｌ−Ｚｎ−Ｏ膜、Ｉｎ−Ｇａ−Ｏ膜などを用いることができる。また、上記酸化物
半導体にＳｉＯ２を含んでもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜とは、イン
ジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜である。なお、第１
の酸化物半導体膜１０３ａとして、上記金属酸化物に１×１０１７／ｃｍ３以上５×１０
１９／ｃｍ３未満の窒素が含まれていてもよい。
なお、第１の酸化物半導体膜１０３ａに形成することが可能な金属酸化物は、エネルギー
ギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。
このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオ
フ電流を低減することができる。
第２の酸化物半導体膜１０３ｂは、加熱により、ウルツ鉱型の結晶構造となりうる酸化物
半導体膜を用いて形成する。ウルツ鉱型の結晶構造となりうる酸化物半導体膜は、三方晶
及び／又は六方晶の結晶構造となりうる酸化物半導体膜と比較して、加熱処理により結晶
化しやすく、また結晶性が高い。
第２の酸化物半導体膜１０３ｂとしては、酸化亜鉛、酸窒化物半導体等を用いることがで
きる。酸窒化物半導体は、第１の酸化物半導体膜１０３ａに列挙した金属酸化物に、５×
１０１９／ｃｍ３以上、好ましくは１×１０２０／ｃｍ３以上７原子％未満の窒素を添加
して形成することができる。
第２の酸化物半導体膜１０３ｂは、第１の酸化物半導体膜１０３ａ、及びのちに形成する
第３の酸化物半導体膜１０３ｃを結晶成長させるための種として用いるため、結晶成長す
る厚さとすればよく、代表的には一原子層以上１０ｎｍ以下、好ましくは２ｎｍ以上５ｎ
ｍ以下でよい。第２の酸化物半導体膜１０３ｂの厚さを薄くすることで成膜処理及び加熱
処理におけるスループットを高めることができる。
第１の酸化物半導体膜１０３ａ及び第２の酸化物半導体膜１０３ｂはそれぞれ、スパッタ
リング法、塗布法、印刷法、パルスレーザー蒸着法等により形成することができる。スパ
ッタリング法により第１の酸化物半導体膜１０３ａ及び第２の酸化物半導体膜１０３ｂを
成膜する場合は、ＡＣスパッタ装置、ＤＣスパッタ装置、またはＲＦスパッタ装置のいず
れか一のスパッタ装置を用いる。
なお、スパッタリング法により第２の酸化物半導体膜１０３ｂを酸窒化物半導体で形成す
る場合、第１の酸化物半導体膜１０３ａを形成した後、スパッタリング装置に導入するガ
スの種類を切り替えることで、即ち窒素を導入することで、酸窒化物半導体を形成できる
。即ち、連続的に第１の酸化物半導体膜１０３ａ及び第２の酸化物半導体膜１０３ｂを形
成することが可能であり、量産性に優れている。
次に、実施の形態１と同様に、第１の加熱処理を行う。
第１の加熱処理により、第２の酸化物半導体膜１０３ｂの表面から第１の酸化物半導体膜
１０３ａに向けて結晶成長が始まる。第２の酸化物半導体膜１０３ｂは結晶化されやすい
ため、第２の酸化物半導体膜１０３ｂ全てが結晶化し、ウルツ鉱型の結晶構造を有する第
２の結晶構造を有する酸化物半導体膜１０４ｂとなる。また、第２の酸化物半導体膜１０
３ｂの表面から第１の酸化物半導体膜１０３ａに向けて結晶成長するため、ｃ軸配向した
結晶領域となる。即ち、第２の結晶構造を有する酸化物半導体膜１０４ｂは、ａ−ｂ面に
おける平面において六角形をなす結合をしている。また、六角形の結合を有する層が膜厚
方向（ｃ軸方向）に積層して結合されており、ｃ軸配向している。
第１の加熱処理を継続することで、第２の結晶構造を有する酸化物半導体膜１０４ｂを種
として、第１の酸化物半導体膜１０３ａの結晶成長が、第２の結晶構造を有する酸化物半
導体膜１０４ｂとの界面から酸化物絶縁膜１０２に向かって進む。第２の結晶構造を有す
る酸化物半導体膜１０４ｂは、ｃ軸配向しているため、当該第２の結晶構造を有する酸化
物半導体膜１０４ｂを種とすることで、第２の結晶構造を有する酸化物半導体膜１０４ｂ
の結晶軸と略同一となるように、第１の酸化物半導体膜１０３ａを結晶成長させることが
できる。即ち、第１の酸化物半導体膜１０３ａをｃ軸配向させながら結晶成長させること
が可能である。即ち、第１の結晶構造を有する酸化物半導体膜１０４ａは、ａ−ｂ面にお
ける平面において六角形をなす結合をしている。また、六角形の結合を有する層が膜厚方
向（ｃ軸方向）に積層して結合されており、ｃ軸配向している。以上の工程により、ｃ軸
配向した第１の結晶構造を有する酸化物半導体膜１０４ａを形成することができる（図１
０（Ｂ）参照。）。
なお、第１の加熱処理により、第２の酸化物半導体膜１０３ｂの表面から垂直方向に結晶
成長すると、第１の結晶構造を有する酸化物半導体膜１０４ａ及び第２の結晶構造を有す
る酸化物半導体膜１０４ｂのｃ軸は表面の略垂直方向となる。
また、当該第１の加熱処理により、第１の酸化物半導体膜１０３ａ及び第２の酸化物半導
体膜１０３ｂに含まれる水素が放出する（即ち、脱水素化、脱水化される。）と共に、酸
化物絶縁膜１０２に含まれる酸素の一部が、第１の酸化物半導体膜１０３ａ及び第２の酸
化物半導体膜１０３ｂと、酸化物絶縁膜１０２における第１の酸化物半導体膜１０３ａの
界面近傍とに拡散する。当該工程により、第１の酸化物半導体膜１０３ａ及び第２の酸化
物半導体膜１０３ｂ中に含まれる酸素欠陥を低減することができると共に、酸化物絶縁膜
１０２における第１の酸化物半導体膜１０３ａの近傍に酸素を拡散させることで、酸化物
絶縁膜１０２及び第１の酸化物半導体膜１０３ａの界面における欠陥を低減することがで
きる。この結果、水素濃度及び酸素欠陥が低減された第１の結晶構造を有する酸化物半導
体膜１０４ａ及び第２の結晶構造を有する酸化物半導体膜１０４ｂを形成することができ
る。
次に、図１０（Ｃ）に示すように、第２の結晶構造を有する酸化物半導体膜１０４ｂ上に
第３の酸化物半導体膜１０３ｃを形成する。第３の酸化物半導体膜１０３ｃは、第１の酸
化物半導体膜１０３ａと同様の材料及び作製方法を用いて形成することができる。第３の
酸化物半導体膜１０３ｃの厚さは作製するデバイスによって最適な膜厚を実施者が決定す
ればよい。例えば、第１の酸化物半導体膜１０３ａ、第２の酸化物半導体膜１０３ｂ、及
び第３の酸化物半導体膜１０３ｃの合計の厚さは１０ｎｍ以上２００ｎｍ以下とする。
なお、スパッタリング法により第１の酸化物半導体膜１０３ａ乃至第３の酸化物半導体膜
１０３ｃのいずれか一以上を成膜する時に、スパッタリング装置の処理室のリークレート
を１×１０−１０Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中に
おける第１の酸化物半導体膜１０３ａ乃至第３の酸化物半導体膜１０３ｃ中への、アルカ
リ金属、水素等の不純物の混入を低減することができる。また、排気系として吸着型の真
空ポンプ（例えばクライオポンプなど）を用いることで、排気系からアルカリ金属、水素
等の不純物の逆流を低減することができる。
また、第１の酸化物半導体膜１０３ａ乃至第３の酸化物半導体膜１０３ｃのいずれか一以
上を成膜する時に、スパッタリング装置の処理室に導入するガス、例えば窒素ガスや、酸
素ガスや、アルゴンガスなどを加熱した状態で導入して、成膜を行ってもよい。この結果
、第１の酸化物半導体膜１０３ａ乃至第３の酸化物半導体膜１０３ｃのいずれか一以上に
含まれる水素含有量を低減することができる。
また、スパッタリング法により第１の酸化物半導体膜１０３ａ乃至第３の酸化物半導体膜
１０３ｃのいずれか一以上を成膜する前に、スパッタリング装置、ターゲットの表面また
は内部に含まれる水分または水素を除去するために、プレヒート処理を行ってもよい。こ
の結果、第１の酸化物半導体膜１０３ａ乃至第３の酸化物半導体膜１０３ｃのいずれか一
以上に含まれる水素含有量を低減することができる。
次に、第２の加熱処理を行う。第２の加熱処理の温度は、１５０度以上６５０度以下、好
ましくは２００度以上５００度以下とする。また、第２の加熱処理の加熱時間は１分以上
２４時間以下とする。
第２の加熱処理において、雰囲気は第１の加熱処理と同様の雰囲気とすることができる。
また、加熱装置は第１の加熱処理と同様のものを適宜用いることができる。
第２の加熱処理を行うことで、ウルツ鉱型の結晶構造を有する第２の結晶構造を有する酸
化物半導体膜１０４ｂから第３の酸化物半導体膜１０３ｃへ向けて結晶成長が始まる。第
２の結晶構造を有する酸化物半導体膜１０４ｂは、ｃ軸配向しているため、第２の結晶構
造を有する酸化物半導体膜１０４ｂを種とすることで、第３の酸化物半導体膜１０３ｃは
、第１の酸化物半導体膜１０３ａと同様に、第２の結晶構造を有する酸化物半導体膜１０
４ｂの結晶軸と略同一となるように、第３の酸化物半導体膜１０３ｃを結晶成長させるこ
とができる。即ち、第３の酸化物半導体膜１０３ｃをｃ軸配向させながら結晶成長させる
ことが可能である。即ち、第３の結晶構造を有する酸化物半導体膜１０４ｃは、ａ−ｂ面
における平面において六角形をなす結合をしている。また、六角形の結合を有する層が膜
厚方向（ｃ軸方向）に積層して結合されており、ｃ軸配向している。以上の工程により、
ｃ軸配向した第３の結晶構造を有する酸化物半導体膜１０４ｃを形成することができる。
また、第２の結晶構造を有する酸化物半導体膜１０４ｂを種として結晶成長するため、第
３の酸化物半導体膜１０３ｃの結晶成長が促進され、第３の結晶構造を有する酸化物半導
体膜１０４ｃの表面は、結晶性が高いと共に、均一性も高い（図１０（Ｄ）参照。）。
なお、第２の加熱処理により、第２の結晶構造を有する酸化物半導体膜１０４ｂの表面か
ら垂直方向に結晶成長すると、第３の結晶構造を有する酸化物半導体膜１０４ｃのｃ軸は
第２の結晶構造を有する酸化物半導体膜１０４ｂの表面の略垂直方向となる。
また、当該第２の加熱処理により、第１の加熱処理と同様に、第３の酸化物半導体膜１０
３ｃに含まれる水素が放出する（即ち、脱水素化、脱水化される。）。この結果、水素濃
度が低減された第３の結晶構造を有する酸化物半導体膜１０４ｃを形成することができる
。
以上の工程より、三方晶及び／又は六方晶構造である、第１の結晶構造を有する酸化物半
導体膜１０４ａ、第２の結晶構造を有する酸化物半導体膜１０４ｂ、及び第３の結晶構造
を有する酸化物半導体膜１０４ｃを形成することができる。第１の結晶構造を有する酸化
物半導体膜１０４ａ、第２の結晶構造を有する酸化物半導体膜１０４ｂ、及び第３の結晶
構造を有する酸化物半導体膜１０４ｃに含まれる水素濃度及び酸素欠陥を低減することが
できる。酸化物半導体中に水素が含まれていると、その一部がドナーとなり、キャリアで
ある電子が生じてしまう。また、酸化物半導体中の酸素欠陥も同様に、ドナーとなり、キ
ャリアである電子が生じてしまう。したがって、第１の結晶構造を有する酸化物半導体膜
１０４ａ、第２の結晶構造を有する酸化物半導体膜１０４ｂ、及び第３の結晶構造を有す
る酸化物半導体膜１０４ｃ中の水素濃度や酸素欠陥を低減すると、酸化物半導体中のキャ
リア濃度を減少させることができ、後に作製されるトランジスタのしきい値電圧のマイナ
スシフトを低減することができる。これらのため、第１の結晶構造を有する酸化物半導体
膜１０４ａ、第２の結晶構造を有する酸化物半導体膜１０４ｂ、及び第３の結晶構造を有
する酸化物半導体膜１０４ｃ中の水素濃度及び酸素欠陥量を低減することで、後に作製さ
れるトランジスタのしきい値電圧のマイナスシフトを低減することができる。
次に、実施の形態１と同様に、第３の結晶構造を有する酸化物半導体膜１０４ｃ上にマス
クを形成した後、当該マスクを用いて第１の結晶構造を有する酸化物半導体膜１０４ａ、
第２の結晶構造を有する酸化物半導体膜１０４ｂ、及び第３の結晶構造を有する酸化物半
導体膜１０４ｃを選択的にエッチングして、第１の結晶構造を有する酸化物半導体膜１０
５ａ、第２の結晶構造を有する酸化物半導体膜１０５ｂ、及び第３の結晶構造を有する酸
化物半導体膜１０５ｃを形成する。なお、第１の結晶構造を有する酸化物半導体膜１０５
ａ、第２の結晶構造を有する酸化物半導体膜１０５ｂ、及び第３の結晶構造を有する酸化
物半導体膜１０５ｃをまとめて、酸化物半導体積層体１０５と示す。この後、マスクを除
去する。
次に、酸化物半導体積層体１０５に接する一対の電極１０６を形成する。次に、酸化物絶
縁膜１０２、酸化物半導体積層体１０５、及び一対の電極１０６上にゲート絶縁膜１０７
を形成する。次に、ゲート絶縁膜１０７上にゲート電極１０８を形成する。また、ゲート
絶縁膜１０７及びゲート電極１０８上に絶縁膜１０９を形成してもよい（図１０（Ｅ）参
照。）。
一対の電極１０６は、実施の形態１に示す一対の電極１０６と同様の材料及び作製方法を
適宜用いて形成することができる。
なお、第３の結晶構造を有する酸化物半導体膜１０４ｃ上に導電膜を形成した後、多階調
フォトマスクによって、凹凸状のマスクを形成し、当該マスクを用いて、第１の結晶構造
を有する酸化物半導体膜１０４ａ、第２の結晶構造を有する酸化物半導体膜１０４ｂ、及
び第３の結晶構造を有する酸化物半導体膜１０４ｃ、並びに導電膜をエッチングした後、
アッシングにより凹凸状のマスクを分離し、当該分離されたマスクにより導電膜を選択的
にエッチングすることで、酸化物半導体積層体１０５及び一対の電極１０６を形成するこ
とができる。当該工程により、フォトマスク数及びフォトリソグラフィ工程数を削減する
ことができる。
ゲート絶縁膜１０７は、実施の形態１に示すゲート絶縁膜１０７と同様の材料及び作製方
法を適宜用いて形成することができる。
なお、ゲート絶縁膜１０７を形成する前に、酸化物半導体積層体１０５の表面を、酸素、
オゾン、一酸化二窒素等の酸化性ガスのプラズマに曝し、酸化物半導体積層体１０５の表
面を酸化して酸素欠陥を低減してもよい。
ゲート電極１０８は、実施の形態１に示すゲート電極１０８と同様の材料及び作製方法を
適宜用いて形成することができる。
なお、ゲート絶縁膜１０７または絶縁膜１０９の形成の後、水素及び水分をほとんど含ま
ない雰囲気下（窒素雰囲気、酸素雰囲気、乾燥空気雰囲気（例えば、水分については露点
−４０度以下、好ましくは露点−６０度以下）など）で加熱処理（温度範囲１５０度以上
６５０度以下、好ましくは２００度以上５００度以下）を行ってもよい。
以上の工程により、ａ−ｂ面において六角形の結合を有し、ｃ軸配向している三方晶及び
／又は六方晶構造の結晶領域を有する酸化物半導体積層体をチャネルに有するトランジス
タを作製することができる。
本実施の形態に示す酸化物半導体積層体はゲート絶縁膜との界面近傍の領域において、結
晶性が高く、均一性も高いため、電気的特性が安定であり、信頼性の高いトランジスタを
得ることができる。また、ａ−ｂ面において六角形の結合を有し、ｃ軸配向している三方
晶及び／又は六方晶構造の結晶領域を有する酸化物半導体積層体をトランジスタのチャネ
ル領域に用いることで、トランジスタへの光照射前後、またはバイアス−熱ストレス（Ｂ
Ｔ）試験前後においても、トランジスタのしきい値電圧の変化量が少なく、安定した電気
的特性を有するトランジスタを作製することができる。
なお、酸窒化物半導体は、酸化物半導体と比べてエネルギーギャップが小さく、キャリア
を流しやすい。従って、トランジスタにおいて、第３の結晶構造を有する酸化物半導体膜
１０５ｃの膜厚を薄くすることで、第２の結晶構造を有する酸化物半導体膜１０５ｂがチ
ャネルとなる埋め込みチャネル型トランジスタとなる。この結果、ゲート絶縁膜１０７及
び第３の結晶構造を有する酸化物半導体膜１０５ｃの界面の影響を受けず、良好な電気特
性を有するトランジスタを作製することができる。
（実施の形態４）
本実施の形態では、実施の形態３と異なるトランジスタの構造及び作製方法について、図
１１及び図１２を用いて説明する。本実施の形態では、酸化物絶縁膜及び酸化物半導体積
層体の間に一対の電極が設けられる点が、実施の形態３と異なる。なお、上面図である図
１１（Ａ）の一点破線Ｃ−Ｄの断面図は図１１（Ｂ）に相当する。図１１（Ａ）において
、基板１０１、酸化物絶縁膜１０２、ゲート絶縁膜１１７、及び絶縁膜１１９は省略して
いる。図１２は、図１１（Ｂ）に示すトランジスタの作製工程を説明する断面図である。
図１１（Ｂ）に示すトランジスタは、基板１０１上に形成された酸化物絶縁膜１０２と、
酸化物絶縁膜１０２上に形成されたソース電極及びドレイン電極として機能する一対の電
極１１６と、酸化物絶縁膜１０２と、ソース電極及びドレイン電極として機能する一対の
電極１１６とを覆う酸化物半導体積層体１１５と、酸化物絶縁膜１０２、一対の電極１１
６、及び酸化物半導体積層体１１５上に形成されたゲート絶縁膜１１７と、ゲート絶縁膜
１１７を介して酸化物半導体積層体１１５と重畳するゲート電極１１８とを有する。また
、ゲート絶縁膜１１７及びゲート電極１１８を覆う絶縁膜１１９を有してもよい。更には
、絶縁膜１１９の開口部において、一対の電極１１６と接する一対の配線１２０を有して
もよい。
酸化物半導体積層体１１５は、酸化物絶縁膜１０２及び一対の電極１１６に接する第１の
結晶構造を有する酸化物半導体膜１１５ａと、第１の結晶構造を有する酸化物半導体膜１
１５ａに接する第２の結晶構造を有する酸化物半導体膜１１５ｂと、第２の結晶構造を有
する酸化物半導体膜１１５ｂ及びゲート絶縁膜１１７に接する第３の結晶構造を有する酸
化物半導体膜１１５ｃとが積層されていることを特徴とする。
即ち、第２の結晶構造を有する酸化物半導体膜１１５ｂの上下に第１の結晶構造を有する
酸化物半導体膜１１５ａ、第３の結晶構造を有する酸化物半導体膜１１５ｃを有する。
また、第２の結晶構造を有する酸化物半導体膜１１５ｂを種結晶として、第１の結晶構造
を有する酸化物半導体膜１１５ａ及び第３の結晶構造を有する酸化物半導体膜１１５ｃが
それぞれ結晶成長していることを特徴とする。
第１の結晶構造を有する酸化物半導体膜１１５ａ、第３の結晶構造を有する酸化物半導体
膜１１５ｃの結晶構造は、三方晶及び／又は六方晶であり、且つ非ウルツ鉱型、ＹｂＦｅ
２Ｏ４型構造、Ｙｂ２Ｆｅ３Ｏ７型構造及びその変形型構造のいずれか一である。なお、
非ウルツ鉱型構造とは、三方晶及び／又は六方晶のウルツ鉱型でない結晶構造である。
また、第２の結晶構造を有する酸化物半導体膜１１５ｂの結晶構造は、三方晶及び／又は
六方晶の一であるウルツ鉱型構造である。
実施の形態３と同様に、第１の結晶構造を有する酸化物半導体膜１１５ａ乃至第３の結晶
構造を有する酸化物半導体膜１１５ｃはともに三方晶及び／又は六方晶であるので、ｃ軸
方向からは六角形の格子像を確認できる。
なお、第１の結晶構造を有する酸化物半導体膜１１５ａ、第２の結晶構造を有する酸化物
半導体膜１１５ｂ、第３の結晶構造を有する酸化物半導体膜１１５ｃはそれぞれ、非単結
晶であり、且つ酸化物半導体膜全体が非晶質状態（アモルファス状態）ではなく、ｃ軸配
向の結晶領域を有する。即ち、非晶質領域及びｃ軸配向の結晶領域を有する。
次に、図１１（Ｂ）に示すトランジスタの作製方法について、図１２を用いて説明する。
図１２（Ａ）に示すように、実施の形態１と同様に、基板１０１上に酸化物絶縁膜１０２
を形成する。次に、酸化物絶縁膜１０２上に一対の電極１１６を形成する。次に、一対の
電極１１６及び酸化物絶縁膜１０２上に、第１の酸化物半導体膜１１３ａ及び第２の酸化
物半導体膜１１３ｂを形成する。
一対の電極１１６は、実施の形態１に示す一対の電極１０６と同様の材料及び作製方法を
適宜用いて形成することができる。
第１の酸化物半導体膜１１３ａ及び第２の酸化物半導体膜１１３ｂは、実施の形態１に示
す第１の酸化物半導体膜１０３ａ及び第２の酸化物半導体膜１０３ｂと同様の材料及び作
製方法を適宜用いて形成することができる。
次に、実施の形態１と同様に、第１の加熱処理を行う。第１の加熱処理により、第２の酸
化物半導体膜１１３ｂの表面から第１の酸化物半導体膜１１３ａに向けて結晶成長が始ま
り、第２の酸化物半導体膜１１３ｂは、ウルツ鉱型の結晶構造を有する第２の結晶構造を
有する酸化物半導体膜１１４ｂとなる。また、第２の結晶構造を有する酸化物半導体膜１
１４ｂは、ｃ軸配向した結晶を有する。
引続き第１の加熱処理を行うことで、第２の結晶構造を有する酸化物半導体膜１１４ｂを
種として、第１の酸化物半導体膜１１３ａの結晶成長が、第２の結晶構造を有する酸化物
半導体膜１１４ｂとの界面から酸化物絶縁膜１０２に向かって進み、第１の結晶構造を有
する酸化物半導体膜１１４ａが形成される。また、第１の結晶構造を有する酸化物半導体
膜１１４ａはｃ軸配向した結晶領域を有する。
次に、第２の結晶構造を有する酸化物半導体膜１１４ｂ上に第３の酸化物半導体膜１１３
ｃを形成する（図１２（Ｂ）参照。）第３の酸化物半導体膜１１３ｃは、実施の形態３に
示す第３の酸化物半導体膜１０３ｃと同様の材料及び作製方法を適宜用いて形成すること
ができる。
次に、実施の形態３と同様に、第２の加熱処理を行う。第２の加熱処理を行うことで、ウ
ルツ鉱型の結晶構造を有する第２の結晶構造を有する酸化物半導体膜１１４ｂとの界面か
ら第３の酸化物半導体膜１１３ｃへ向けて結晶成長が始まり、第３の酸化物半導体膜１１
３ｃは、第３の結晶構造を有する酸化物半導体膜１１４ｃとなる。また、第３の結晶構造
を有する酸化物半導体膜１１４ｃは、ｃ軸配向した結晶領域を有する。（図１２（Ｃ）参
照。）。
以上の工程より、三方晶及び／又は六方晶構造である、第１の結晶構造を有する酸化物半
導体膜１１４ａ、第２の結晶構造を有する酸化物半導体膜１１４ｂ、及び第３の結晶構造
を有する酸化物半導体膜１１４ｃを形成することができる。
次に、第３の結晶構造を有する酸化物半導体膜１１４ｃ上にマスクを形成した後、当該マ
スクを用いて第１の結晶構造を有する酸化物半導体膜１１４ａ、第２の結晶構造を有する
酸化物半導体膜１１４ｂ、及び第３の結晶構造を有する酸化物半導体膜１１４ｃを選択的
にエッチングして、第１の結晶構造を有する酸化物半導体膜１１５ａ、第２の結晶構造を
有する酸化物半導体膜１１５ｂ、及び第３の結晶構造を有する酸化物半導体膜１１５ｃを
形成する。なお、第１の結晶構造を有する酸化物半導体膜１１５ａ、第２の結晶構造を有
する酸化物半導体膜１１５ｂ、及び第３の結晶構造を有する酸化物半導体膜１１５ｃをま
とめて、酸化物半導体積層体１１５と示す。この後、マスクを除去する。
次に、酸化物絶縁膜１０２、一対の電極１１６、及び酸化物半導体積層体１１５上にゲー
ト絶縁膜１１７を形成する。次に、ゲート絶縁膜１１７上にゲート電極１１８を形成する
。
この後、ゲート絶縁膜１１７及びゲート電極１１８上に絶縁膜１１９を形成する。次に、
絶縁膜１１９上にマスクを形成した後、ゲート絶縁膜１１７及び絶縁膜１１９の一部をエ
ッチングして、開口部を形成する。次に、開口部を介して、一対の電極１１６に接続する
配線１２０を形成してもよい（図１２（Ｄ）参照。）。
ゲート絶縁膜１１７は、実施の形態１に示すゲート絶縁膜１０７と同様の材料及び作製方
法を適宜用いて形成することができる。
ゲート電極１１８は、実施の形態１に示すゲート電極１０８と同様の材料及び作製方法を
適宜用いて形成することができる。
絶縁膜１１９は、実施の形態１に示す絶縁膜１０９と同様の材料及び作製方法を適宜用い
て形成することができる。
配線１２０は、一対の電極１１６と同様の材料及び作製方法を適宜用いて形成することが
できる。
以上の工程により、ａ−ｂ面において六角形の結合を有し、ｃ軸配向している三方晶及び
／又は六方晶構造の結晶領域を有する酸化物半導体積層体をチャネル領域に有するトラン
ジスタを作製することができる。
本実施の形態に示す酸化物半導体積層体はゲート絶縁膜との界面近傍の領域において、結
晶性が高く、均一性も高いため、電気的特性が安定であり、信頼性の高いトランジスタを
得ることができる。また、ａ−ｂ面において六角形の結合を有し、ｃ軸配向している三方
晶及び／又は六方晶構造の結晶領域を有する酸化物半導体積層体をトランジスタのチャネ
ル領域に用いることで、トランジスタへの光照射前後、またはバイアス−熱ストレス（Ｂ
Ｔ）試験前後においても、トランジスタのしきい値電圧の変化量が少なく、安定した電気
的特性を有するトランジスタを作製することができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４と異なるトランジスタの構造及び作製
方法について、図１３及び図１４を用いて説明する。本実施の形態では、酸化物絶縁膜及
びゲート絶縁膜の間にゲート電極が設けられる点が、実施の形態１乃至実施の形態４と異
なる。即ち、実施の形態１乃至実施の形態４では、トップゲート型のトランジスタを用い
て説明したが、本実施の形態はボトムゲート型のトランジスタについて、説明する。なお
、上面図である図１３（Ａ）の一点破線Ｅ−Ｆの断面図が図１３（Ｂ）に相当する。図１
３（Ａ）において、基板１０１、酸化物絶縁膜１０２、ゲート絶縁膜１２７、及び絶縁膜
１２９は省略している。図１４は、図１３（Ｂ）に示すトランジスタの作製工程を説明す
る断面図である。
図１３（Ｂ）に示すトランジスタは、基板１０１上に形成された酸化物絶縁膜１０２と、
酸化物絶縁膜１０２上に形成されたゲート電極１２８と、酸化物絶縁膜１０２及びゲート
電極１２８を覆うゲート絶縁膜１２７と、ゲート絶縁膜１２７を介してゲート電極１２８
と重畳すると酸化物半導体積層体１２５と、酸化物半導体積層体１２５に接するソース電
極及びドレイン電極として機能する一対の電極１２６とを有する。また、ゲート絶縁膜１
２７、酸化物半導体積層体１２５及び一対の電極１２６を覆う絶縁膜１２９を有してもよ
い。
酸化物半導体積層体１２５は、ゲート絶縁膜１２７に接する第１の結晶構造を有する酸化
物半導体膜１２５ｂと、第１の結晶構造を有する酸化物半導体膜１２５ｂに接する第２の
結晶構造を有する酸化物半導体膜１２５ｃとが積層されていることを特徴とする。
また、第１の結晶構造を有する酸化物半導体膜１２５ｂを種結晶として、第２の結晶構造
を有する酸化物半導体膜１２５ｃが結晶成長していることを特徴とする。
第１の結晶構造を有する酸化物半導体膜１２５ｂは、三方晶及び／又は六方晶の一である
ウルツ鉱型の結晶構造を有する。
第２の結晶構造を有する酸化物半導体膜１２５ｃは、三方晶及び／又は六方晶であり、Ｙ
ｂＦｅ２Ｏ４型構造、Ｙｂ２Ｆｅ３Ｏ７型構造及び非ウルツ鉱型構造のいずれか一の結晶
構造を有する。
第１の結晶構造を有する酸化物半導体膜及び第２の結晶構造を有する酸化物半導体膜は、
ともに三方晶及び／又は六方晶であるので、ｃ軸方向からは六角形の格子像を確認できる
。
第１の結晶構造を有する酸化物半導体膜１２５ｂ、第２の結晶構造を有する酸化物半導体
膜１２５ｃはそれぞれ、非単結晶であり、且つ酸化物半導体膜全体が非晶質状態（アモル
ファス状態）ではなく、ｃ軸配向の結晶領域を有する。即ち、非晶質領域及びｃ軸配向の
結晶領域を有する。
なお、ここでは、酸化物半導体積層体１２５を、第１の結晶構造を有する酸化物半導体膜
１２５ｂと、第２の結晶構造を有する酸化物半導体膜１２５ｃとの２層構造としたが、実
施の形態３及び実施の形態４に示すように、３層構造の酸化物半導体積層体としてもよい
。
次に、図１３（Ｂ）に示すトランジスタの作製方法について、図１４を用いて説明する。
図１４（Ａ）に示すように、実施の形態１と同様に、基板１０１上に酸化物絶縁膜１０２
を形成する。次に、酸化物絶縁膜１０２上にゲート電極１２８を形成する。次に酸化物絶
縁膜１０２及びゲート電極１２８上に、ゲート絶縁膜１２７を形成する。次に、ゲート絶
縁膜１２７上に第１の酸化物半導体膜１２３ｂを形成する。
ゲート電極１２８及びゲート絶縁膜１２７はそれぞれ、実施の形態１に示すゲート電極１
０８及びゲート絶縁膜１０７と同様の材料及び作製方法を適宜用いて形成することができ
る。
第１の酸化物半導体膜１２３ｂは、実施の形態１に示す第２の酸化物半導体膜１０３ｂと
同様の材料及び作製方法を適宜用いて形成することができる。
次に、実施の形態１と同様に、第１の加熱処理を行う。第１の加熱処理により、第１の酸
化物半導体膜１２３ｂの表面からゲート絶縁膜１２７に向けて結晶成長が始まり、第１の
結晶構造を有する酸化物半導体膜１２４ｂとなる。また、第１の結晶構造を有する酸化物
半導体膜１２４ｂは、ｃ軸配向した結晶領域を有する。
次に、第１の結晶構造を有する酸化物半導体膜１２４ｂ上に第２の酸化物半導体膜１２３
ｃを形成する（図１４（Ｂ）参照。）。第２の酸化物半導体膜１２３ｃは、実施の形態３
に示す第３の酸化物半導体膜１０３ｃと同様の材料及び作製方法を適宜用いて形成するこ
とができる。
次に、実施の形態３と同様に、第２の加熱処理を行う。当該加熱処理により、第１の結晶
構造を有する酸化物半導体膜１２４ｂとの界面から第２の酸化物半導体膜１２３ｃへ向け
て結晶成長が始まり、第２の酸化物半導体膜１２３ｃは、第２の結晶構造を有する酸化物
半導体膜１２４ｃとなる。また、第２の結晶構造を有する酸化物半導体膜１２４ｃは、ｃ
軸配向した結晶領域を有する（図１４（Ｃ）参照。）。
以上の工程より、第１の結晶構造を有する酸化物半導体膜１２４ｂ、及び第２の結晶構造
を有する酸化物半導体膜１２４ｃを形成することができる。
次に、第２の結晶構造を有する酸化物半導体膜１２４ｃ上にマスクを形成した後、当該マ
スクを用いて第１の結晶構造を有する酸化物半導体膜１２４ｂ、及び第２の結晶構造を有
する酸化物半導体膜１２４ｃを選択的にエッチングして、第１の結晶構造を有する酸化物
半導体膜１２５ｂ、及び第２の結晶構造を有する酸化物半導体膜１２５ｃを形成する。な
お、第１の結晶構造を有する酸化物半導体膜１２５ｂ、及び第２の結晶構造を有する酸化
物半導体膜１２５ｃをまとめて、酸化物半導体積層体１２５と示す。この後、マスクを除
去する。
次に、実施の形態１と同様に、一対の電極１２６を形成する。
次に、ゲート絶縁膜１２７、一対の電極１２６、及び酸化物半導体積層体１２５上に絶縁
膜１２９を形成してもよい（図１４（Ｄ）参照。）。
絶縁膜１２９は、実施の形態１に示す絶縁膜１０９と同様の材料及び作製方法を適宜用い
て形成することができる。
以上の工程により、ａ−ｂ面において六角形の結合を有し、ｃ軸配向している三方晶及び
／又は六方晶構造の結晶領域を有する酸化物半導体積層体をチャネル領域に有するトラン
ジスタを作製することができる。
なお、本実施の形態では、チャネルエッチング型のトランジスタを用いて説明したが、チ
ャネル保護型のトランジスタに適用することができる。
酸化物半導体積層体はゲート絶縁膜との界面近傍の領域において、結晶性が高く、均一性
も高いため、電気的特性が安定であり、信頼性の高いトランジスタを得ることができる。
また、ａ−ｂ面において六角形の結合を有し、ｃ軸配向している三方晶及び／又は六方晶
構造の結晶を有する酸化物半導体積層体をトランジスタのチャネル領域に用いることで、
トランジスタへの光照射前後、またはバイアス−熱ストレス（ＢＴ）試験前後においても
、トランジスタのしきい値電圧の変化量が少なく、安定した電気的特性を有するトランジ
スタを作製することができる。
なお、酸窒化物半導体は、酸化物半導体と比べてエネルギーギャップが小さく、キャリア
を流しやすい。従って、ゲート絶縁膜１２７に接する第１の結晶構造を有する酸化物半導
体膜１２５ｂを酸窒化物半導体膜で形成することで、良好な電気特性を有するトランジス
タを作製することができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態５と異なるトランジスタの構造及び作製
方法について、図１５及び図１６を用いて説明する。本実施の形態では、ボトムゲート型
のトランジスタである。また、ゲート絶縁膜及び酸化物半導体積層体の間に一対の電極が
設けられている点が実施の形態５と異なる。なお、上面図である図１５（Ａ）の一点破線
Ｇ−Ｈの断面図が図１５（Ｂ）に相当する。図１５（Ａ）において、基板１０１、酸化物
絶縁膜１０２、ゲート絶縁膜１３７、及び絶縁膜１３９は省略している。図１６は、図１
５（Ｂ）に示すトランジスタの作製工程を説明する断面図である。
図１５（Ｂ）に示すトランジスタは、基板１０１上に形成された酸化物絶縁膜１０２と、
酸化物絶縁膜１０２上に形成されたゲート電極１３８と、酸化物絶縁膜１０２及びゲート
電極１３８を覆うゲート絶縁膜１３７と、ソース電極及びドレイン電極として機能する一
対の電極１３６と、ゲート絶縁膜１３７及び一対の電極１３６に接する酸化物半導体積層
体１３５とを有する。また、ゲート絶縁膜１３７、酸化物半導体積層体１３５及び一対の
電極１３６を覆う絶縁膜１３９を有してもよい。
酸化物半導体積層体１３５は、ゲート絶縁膜１３７に接する第１の結晶構造を有する酸化
物半導体膜１３５ｂと、第１の結晶構造を有する酸化物半導体膜１３５ｂに接する第２の
結晶構造を有する酸化物半導体膜１３５ｃとが積層されていることを特徴とする。
また、第１の結晶構造を有する酸化物半導体膜１３５ｂを種結晶として、第２の結晶構造
を有する酸化物半導体膜１３５ｃが結晶成長していることを特徴とする。
第１の結晶構造を有する酸化物半導体膜１３５ｂは、三方晶及び／又は六方晶の一である
ウルツ鉱型の結晶構造を有する。
第２の結晶構造を有する酸化物半導体膜１３５ｃは、三方晶及び／又は六方晶であり、Ｙ
ｂＦｅ２Ｏ４型構造、Ｙｂ２Ｆｅ３Ｏ７型構造及び非ウルツ鉱型構造のいずれか一の結晶
構造を有する。
第１の結晶構造を有する酸化物半導体膜及び第２の結晶構造を有する酸化物半導体膜は、
ともに三方晶及び／又は六方晶であるので、ｃ軸方向からは六角形の格子像を確認できる
。
第１の結晶構造を有する酸化物半導体膜１３５ｂ、第２の結晶構造を有する酸化物半導体
膜１３５ｃはそれぞれ、非単結晶であり、且つ酸化物半導体膜全体が非晶質状態（アモル
ファス状態）ではなく、ｃ軸配向の結晶領域を有する。即ち、非晶質領域及びｃ軸配向の
結晶領域を有する。
なお、ここでは、酸化物半導体積層体１３５を、第１の結晶構造を有する酸化物半導体膜
１３５ｂと、第２の結晶構造を有する酸化物半導体膜１３５ｃとの２層構造としたが、実
施の形態３及び実施の形態４に示すように、３層構造の酸化物半導体積層体としてもよい
。
次に、図１５（Ｂ）に示すトランジスタの作製方法について、図１６を用いて説明する。
図１６（Ａ）に示すように、実施の形態１と同様に、基板１０１上に酸化物絶縁膜１０２
を形成する。次に、酸化物絶縁膜１０２上にゲート電極１３８を形成する。次に、酸化物
絶縁膜１０２及びゲート電極１３８上に、ゲート絶縁膜１３７を形成する。次に、ゲート
絶縁膜１３７上に一対の電極１３６を形成する。次に、ゲート絶縁膜１３７及び一対の電
極１３６上に第１の酸化物半導体膜１３３ｂを形成する。
ゲート電極１３８、ゲート絶縁膜１３７、及び第１の酸化物半導体膜１３３ｂはそれぞれ
、実施の形態３に示すゲート電極１０８、ゲート絶縁膜１０７、及び第２の酸化物半導体
膜１０３ｂと同様の材料及び作製方法を適宜用いて形成することができる。
次に、実施の形態１と同様に、第１の加熱処理を行う。第１の加熱処理により、第１の酸
化物半導体膜１３３ｂの表面からゲート絶縁膜１３７に向けて結晶成長が始まり、第１の
酸化物半導体膜１３３ｂは第１の結晶構造を有する酸化物半導体膜１３４ｂとなる。また
、第１の結晶構造を有する酸化物半導体膜１３４ｂは、ｃ軸配向した結晶領域を有する。
次に、第１の結晶構造を有する酸化物半導体膜１３４ｂ上に第２の酸化物半導体膜１３３
ｃを形成する（図１６（Ｂ）参照。）。第２の酸化物半導体膜１３３ｃは、実施の形態３
に示す第３の酸化物半導体膜１０３ｃと同様の材料及び作製方法を適宜用いて形成するこ
とができる。
次に、実施の形態３と同様に、第２の加熱処理を行う。当該加熱処理により、第１の結晶
構造を有する酸化物半導体膜１３４ｂとの界面から第２の酸化物半導体膜１３３ｃへ向け
て結晶成長が始まり、第２の酸化物半導体膜１３３ｃは、第２の結晶構造を有する酸化物
半導体膜１３４ｃとなる。また、第２の結晶構造を有する酸化物半導体膜１３４ｃは、ｃ
軸配向した結晶領域を有する（図１６（Ｃ）参照。）。
以上の工程より、第１の結晶構造を有する酸化物半導体膜１３４ｂ、及び第２の結晶構造
を有する酸化物半導体膜１３４ｃを形成することができる。
次に、第２の結晶構造を有する酸化物半導体膜１３４ｃ上にマスクを形成した後、当該マ
スクを用いて第１の結晶構造を有する酸化物半導体膜１３４ｂ、及び第２の結晶構造を有
する酸化物半導体膜１３４ｃを選択的にエッチングして、第１の結晶構造を有する酸化物
半導体膜１３５ｂ、及び第２の結晶構造を有する酸化物半導体膜１３５ｃを形成する。な
お、第１の結晶構造を有する酸化物半導体膜１３５ｂ、及び第２の結晶構造を有する酸化
物半導体膜１３５ｃをまとめて、酸化物半導体積層体１３５と示す。この後、マスクを除
去する。
次に、酸化物絶縁膜１０２、一対の電極１３６、及び酸化物半導体積層体１３５上に絶縁
膜１３９を形成してもよい（図１６（Ｄ）参照。）。
絶縁膜１３９は、実施の形態３に示す絶縁膜１０９と同様の材料及び作製方法を適宜用い
て形成することができる。
以上の工程により、ａ−ｂ面において六角形の結合を有し、ｃ軸配向している三方晶及び
／又は六方晶構造の結晶を有する酸化物半導体積層体をチャネル領域に有するトランジス
タを作製することができる。
なお、本実施の形態では、チャネルエッチング型のトランジスタを用いて説明したが、チ
ャネル保護型のトランジスタに適用することができる。
酸化物半導体積層体はゲート絶縁膜との界面近傍の領域において、結晶性が高く、均一性
も高いため、電気的特性が安定であり、信頼性の高いトランジスタを得ることができる。
また、ａ−ｂ面において六角形の結合を有し、ｃ軸配向している三方晶及び／又は六方晶
構造の結晶領域を有する酸化物半導体積層体をトランジスタのチャネル領域に用いること
で、トランジスタへの光照射前後、またはバイアス−熱ストレス（ＢＴ）試験前後におい
ても、トランジスタのしきい値電圧の変化量が少なく、安定した電気的特性を有するトラ
ンジスタを作製することができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、実施の形態１乃至実施の形態６において、複数のゲート電極を有する
トランジスタについて説明する。ここでは、実施の形態５に示すトランジスタを用いて説
明するが、実施の形態１乃至実施の形態４、及び実施の形態６に適宜適用することができ
る。
実施の形態５と同様に、図１７に示すように、基板１０１上に酸化物絶縁膜１０２を形成
し、酸化物絶縁膜１０２上に、第１のゲート電極１４８ａ、第１のゲート絶縁膜１４７ａ
を形成する。次に、第１のゲート絶縁膜１４７ａ上に、第１の結晶構造を有する酸化物半
導体膜１２５ｂ、及び第２の結晶構造を有する酸化物半導体膜１２５ｃが積層された酸化
物半導体積層体１２５、一対の電極１２６、及び第２のゲート絶縁膜１４７ｂを形成する
。
次に、第２のゲート絶縁膜１４７ｂ上であって、酸化物半導体積層体１２５と重畳する領
域に第２のゲート電極１４８ｂを形成する。次に、第２のゲート絶縁膜１４７ｂ及び第２
のゲート電極１４８ｂ上に保護膜として絶縁膜１２９を形成してもよい。
第１のゲート電極１４８ａ及び第２のゲート電極１４８ｂは、実施の形態１に示すゲート
電極１０８と同様に形成することができる。
第１のゲート絶縁膜１４７ａ及び第２のゲート絶縁膜１４７ｂは、実施の形態１に示すゲ
ート絶縁膜１０７と同様に形成することができる。
第１のゲート電極１４８ａ及び第２のゲート電極１４８ｂは接続されていてもよい。この
場合、第１のゲート電極１４８ａ及び第２のゲート電極１４８ｂは同電位となるため、チ
ャネル領域が酸化物半導体積層体１２５の第１のゲート電極１４８ａ側、及び第２のゲー
ト電極１４８ｂ側に形成されるため、トランジスタのオン電流及び電界効果移動度を高め
ることができる。
または、第１のゲート電極１４８ａ及び第２のゲート電極１４８ｂは接続されず、異なる
電位が印加されてもよい。この場合、トランジスタのしきい値電圧を制御することができ
る。
なお、本実施の形態では、一対の電極１２６を酸化物半導体積層体１２５及び第２のゲー
ト絶縁膜１４７ｂの間に形成したが、第１のゲート絶縁膜１４７ａ及び酸化物半導体積層
体１２５の間に形成してもよい。
以上の工程により、ゲート電極を複数有するトランジスタを作製することができる。
（実施の形態８）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置するトラン
ジスタを有する表示装置を作製する形態について以下に説明する。
画素部に配置するトランジスタは、実施の形態１乃至実施の形態７に従って形成する。ま
た、実施の形態１乃至実施の形態７に示すトランジスタはｎチャネル型トランジスタであ
るため、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の
一部を画素部のトランジスタと同一基板上に形成する。
アクティブマトリクス型表示装置のブロック図の一形態を図１８（Ａ）に示す。表示装置
の基板５３００上には、画素部５３０１、第１の走査線駆動回路５３０２、第２の走査線
駆動回路５３０３、信号線駆動回路５３０４を有する。画素部５３０１には、複数の信号
線が信号線駆動回路５３０４から延伸して配置され、複数の走査線が第１の走査線駆動回
路５３０２、及び第２の走査線駆動回路５３０３から延伸して配置されている。なお走査
線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されて
いる。また、表示装置の基板５３００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃ
ｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣとも
いう）に接続されている。
図１８（Ａ）では、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信
号線駆動回路５３０４は、画素部５３０１と同じ基板５３００上に形成される。そのため
、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。ま
た、基板５３００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の
接続数が増える。同じ基板５３００上に駆動回路を設けた場合、その配線間の接続数を減
らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
また、画素部の回路構成の一形態を図１８（Ｂ）に示す。ここでは、ＶＡ方式の液晶表示
パネルの画素構造を示す。
この画素構造は、一つの画素に複数の画素電極が有り、それぞれの画素電極にトランジス
タが接続されている。各トランジスタは、異なるゲート信号で駆動されるように構成され
ている。すなわち、マルチドメイン設計された画素において、個々の画素電極に印加する
信号を、独立して制御する構成を有している。
トランジスタ６２８のゲート配線６０２と、トランジスタ６２９のゲート配線６０３には
、異なるゲート信号を与えることができるように分離されている。一方、データ線として
機能するソース電極又はドレイン電極６１６は、トランジスタ６２８とトランジスタ６２
９で共通に用いられている。トランジスタ６２８とトランジスタ６２９は実施の形態１乃
至実施の形態７のトランジスタを適宜用いることができる。
第１の画素電極と第２の画素電極の形状は異なっており、スリットによって分離されてい
る。Ｖ字型に広がる第１の画素電極の外側を囲むように第２の画素電極が形成されている
。第１の画素電極と第２の画素電極に印加する電圧のタイミングを、トランジスタ６２８
及びトランジスタ６２９により異ならせることで、液晶の配向を制御している。トランジ
スタ６２８はゲート配線６０２と接続し、トランジスタ６２９はゲート配線６０３と接続
している。ゲート配線６０２とゲート配線６０３は異なるゲート信号を与えることで、ト
ランジスタ６２８とトランジスタ６２９の動作タイミングを異ならせることができる。
また、容量配線６９０が設けられ、ゲート絶縁膜を誘電体とし、第１の画素電極または第
２の画素電極と電気的に接続する容量電極と保持容量を形成する。
第１の画素電極と液晶層と対向電極が重なり合うことで、第１の液晶素子６５１が形成さ
れている。また、第２の画素電極と液晶層と対向電極が重なり合うことで、第２の液晶素
子６５２が形成されている。また、一画素に第１の液晶素子６５１と第２の液晶素子６５
２が設けられたマルチドメイン構造である。
なお、図１８（Ｂ）に示す画素構成は、これに限定されない。例えば、図１８（Ｂ）に示
す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路な
どを追加してもよい。
また、本実施の形態では、ＶＡ方式の液晶表示パネルの形態を示したが特に限定されず、
様々な方式の液晶表示装置に応用することができる。例えば、視野角特性を改善する方法
として、基板主表面に対して水平方向の電界を液晶層に印加する横電界方式（ＩＰＳ方式
とも呼ぶ）に応用することができる。
例えば、ＩＰＳ方式の液晶表示パネルとして、配向膜を用いないブルー相を示す液晶を用
いることが好ましい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温してい
くと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い
温度範囲でしか発現しないため、温度範囲を改善するためにカイラル剤を混合させた液晶
組成物を用いて液晶素子の液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液
晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要
であり、視野角依存性が小さい。
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光
ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成して
いる各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術（例えばフィールド
シーケンシャル方式など）もある。面光源として、３種類以上のＬＥＤを用いてもよいし
、白色発光のＬＥＤを用いてもよい。面光源として、異なる色を呈する３種類以上の光源
（例えば、Ｒ（赤）、Ｇ（緑）、Ｂ（青））を用いる場合は、カラーフィルタを用いなく
ともカラー表示が行える。また、面光源として、白色発光のＬＥＤを用いる場合は、カラ
ーフィルタを設けてカラー表示を行う。独立して複数のＬＥＤを制御できるため、液晶層
の光学変調の切り替えタイミングに合わせてＬＥＤの発光タイミングを同期させることも
できる。ＬＥＤを部分的に消灯することができるため、特に一画面を占める黒い表示領域
の割合が多い映像表示の場合には、消費電力の低減効果が図れる。
また、画素部の回路構成の一形態を図１８（Ｃ）に示す。ここでは、有機ＥＬ素子を用い
た表示パネルの画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む膜に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
図１８（Ｃ）は、半導体装置の形態としてデジタル時間階調駆動を適用可能な画素構成の
一形態を示す図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここで
は酸化物半導体膜をチャネル領域に用いるｎチャネル型のトランジスタを１つの画素に２
つ用いる形態を示す。
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、
発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４
０１は、ゲート電極が走査線６４０６に接続され、第１電極（ソース電極及びドレイン電
極の一方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方
）が駆動用トランジスタ６４０２のゲート電極に接続されている。駆動用トランジスタ６
４０２は、ゲート電極が容量素子６４０３を介して電源線６４０７に接続され、第１電極
が電源線６４０７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接
続されている。発光素子６４０４の第２電極は共通電極６４０８に相当する。共通電極６
４０８は、同一基板上に形成される共通電位線と電気的に接続される。
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されてい
る。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源
電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加
して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位
と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略する
ことも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル領域
とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲート電極に
は、駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるよ
うなビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させ
る。駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よ
りも高い電圧を駆動用トランジスタ６４０２のゲート電極にかける。なお、信号線６４０
５には、（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異な
らせることで、図１８（Ｃ）と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲート電極に発光素子６４
０４の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子
６４０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方
向しきい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するような
ビデオ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トラ
ンジスタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トラン
ジスタ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光
素子６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、図１８（Ｃ）に示す画素構成は、これに限定されない。例えば、図１８（Ｃ）に示
す画素に新たにスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理回路など
を追加してもよい。
次に、発光素子の構成について、図１９に示す画素の断面構造を用いて説明する。ここで
は、発光素子駆動用トランジスタがｎチャネル型の場合を例に挙げて、画素の断面構造に
ついて説明する。図１９（Ａ）、図１９（Ｂ）、及び図１９（Ｃ）の半導体装置に用いら
れる発光素子駆動用トランジスタ７０１１、７０２１、及び７００１は、実施の形態１乃
至実施の形態７に示すトランジスタと同様に作製できる。
発光素子の第１の電極または第２の電極の少なくとの一方は可視光を透過する導電膜を用
いて形成し、発光素子から発光を取り出す。発光を取り出す方向に着目した構造としては
、発光素子とトランジスタが形成された基板を介することなく、基板の当該発光素子が形
成された側から発光を取り出す上面射出構造、発光素子が形成された基板を介し、当該発
光素子が形成されていない側に発光する下面射出構造、並びに基板の発光素子が形成され
た側及び基板を介して基板の他方の側に発光を取り出す両面射出構造がある。そして、図
１８（Ｃ）に示す画素構成はどの射出構造の発光素子にも適用することができる。
下面射出構造の発光素子について、図１９（Ａ）を用いて説明する。下面射出構造の発光
素子は、図１９（Ａ）に矢印で示す方向に光を発する。
図１９（Ａ）において、発光素子駆動用トランジスタ７０１１は実施の形態１に示すｎチ
ャネル型のトランジスタを用いる形態を示しているが、特に限定されない。
図１９（Ａ）では、発光素子駆動用トランジスタ７０１１のソース電極またはドレイン電
極と電気的に接続された透光性を有する第１の電極７０１７上に、ＥＬ層７０１４、第２
の電極７０１５が順に積層されている。
第１の電極７０１７は可視光を透過する導電膜を用いる。可視光を透過する導電膜として
は、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウ
ム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化
物、インジウム錫酸化物（以下、ＩＴＯとする。）、インジウム亜鉛酸化物、酸化ケイ素
を添加したインジウム錫酸化物などがある。また、光を透過する程度（好ましくは、５ｎ
ｍ〜３０ｎｍ程度）の金属薄膜を用いることもできる。例えば２０ｎｍの膜厚を有するア
ルミニウム膜を他の透光性を有する導電膜に積層して用いることができる。
第２の電極７０１５はＥＬ層７０１４が発する光を効率よく反射する材料が好ましい。な
ぜなら光の取り出し効率を向上できるためである。なお、第２の電極７０１５を積層構造
としてもよい。例えば、ＥＬ層７０１４に接する側に可視光を透過する導電膜を用い、他
方に光を遮光する膜７０１６を積層して用いることもできる。光を遮光する膜としては、
ＥＬ層が発する光を効率よく反射する金属膜等が好ましいが、例えば黒の顔料を添加した
樹脂等を用いることもできる。
なお、第１の電極７０１７及び第２の電極７０１５の一方は陽極として機能し、他方は陰
極として機能する。陽極として機能する電極には、仕事関数の大きな物質が好ましく、陰
極として機能する電極には仕事関数の小さな物質が好ましい。
仕事関数が大きい材料としては、例えば、ＺｒＮ、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｃｒ等や、Ｉ
ＴＯ、Ｉｎ−Ｚｎ−Ｏなどを用いることができる。仕事関数が小さい材料としては、Ｌｉ
やＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれら
を含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属等を用いる
ことができる。
なお、消費電力を比較する場合、第１の電極７０１７を陰極として機能させ、第２の電極
７０１５を陽極とするほうが、駆動回路部の電圧上昇を抑制でき、消費電力を少なくでき
るため好ましい。
ＥＬ層７０１４は、少なくとも発光層を含めば良く、単数の層で構成されていても、複数
の層が積層されていてもよい。複数の層で構成されている構成としては、陽極側から正孔
注入層、正孔輸送層、発光層、電子輸送層、並びに電子注入層が積層された構成を形態に
挙げることができる。なお、これらの層はＥＬ層７０１４中に全て設ける必要はなく、ま
た、重複して設けることもできる。また、中間層として電荷発生層の他、電子リレー層な
ど他の構成を適宜加えることができる。
また、発光素子７０１２は第１の電極７０１７の端部を覆う隔壁７０１９を備える。隔壁
７０１９は、ポリイミド、アクリル、ポリアミド、エポキシ等の有機樹脂膜の他、無機絶
縁膜または有機ポリシロキサン膜を適用できる。特に、隔壁７０１９の側面が連続した曲
率を持って形成される傾斜面となるように、感光性の樹脂材料を用いて形成することが好
ましい。隔壁７０１９に感光性の樹脂材料を用いる場合、レジストマスクを形成する工程
を省略することができる。また、隔壁を無機絶縁膜で形成することもできる。無機絶縁膜
を隔壁に用いることで、隔壁に含まれる水分量を低減できる。
なお、カラーフィルタ層７０３３が発光素子７０１２と基板７０１０の間に設けられてい
る（図１９（Ａ）参照）。発光素子７０１２に白色に発光する構成を適用することにより
、発光素子７０１２が発する光はカラーフィルタ層７０３３を通過し、絶縁膜７０３２、
ゲート絶縁膜７０３１、酸化物絶縁膜７０３０、及び基板７０１０を通過して、射出され
る。
複数の種類のカラーフィルタ層７０３３を形成してもよく、例えば画素毎に赤色のカラー
フィルタ層、青色のカラーフィルタ層、緑色のカラーフィルタ層などを設けることができ
る。なお、カラーフィルタ層７０３３はインクジェット法などの液滴吐出法や、印刷法、
またはフォトリソグラフィ技術を用いたエッチング法などでそれぞれ形成する。
また、カラーフィルタ層７０３３はオーバーコート層７０３４で覆われ、さらに保護絶縁
膜７０３５によって覆う。なお、図１９（Ａ）ではオーバーコート層７０３４は薄い膜厚
で図示したが、オーバーコート層７０３４は、アクリル樹脂などの樹脂材料を用い、カラ
ーフィルタ層７０３３に起因する凹凸を平坦化する機能を有している。
また、絶縁膜７０３２、カラーフィルタ層７０３３、オーバーコート層７０３４、及び保
護絶縁膜７０３５に形成され、且つ、ドレイン電極に達するコンタクトホールは、隔壁７
０１９と重なる位置に配置する。
次に、両面射出構造の発光素子について、図１９（Ｂ）を用いて説明する。両面射出構造
の発光素子は、図１９（Ｂ）に矢印で示す方向に光を発する。
図１９（Ｂ）において、発光素子駆動用トランジスタ７０２１は実施の形態１に示すｎチ
ャネル型のトランジスタを用いる形態を示しているが、特に限定されない。
図１９（Ｂ）では、発光素子駆動用トランジスタ７０２１のソース電極またはドレイン電
極と電気的に接続された透光性を有する第１の電極７０２７上に、ＥＬ層７０２４、第２
の電極７０２５が順に積層されている。
第１の電極７０２７、及び第２の電極７０２５は可視光を透過する導電膜を用いる。可視
光を透過する導電膜としては、図１９（Ａ）の第１の電極７０１７に用いることができる
材料を適用することができる。よって、詳細な説明は第１の電極７０１７の説明を援用す
る。
なお、第１の電極７０２７、又は第２の電極７０２５のいずれか一方は陽極として機能し
、他方は陰極として機能する。陽極として機能する電極には、仕事関数の大きな物質が好
ましく、陰極として機能する電極には仕事関数の小さな物質が好ましい。
ＥＬ層７０２４は単数の層で構成されていても、複数の層が積層されていても良い。ＥＬ
層７０２４としては、図１９（Ａ）のＥＬ層７０１４に用いることができる構成、及び材
料を適用することができる。よって、詳細な説明はＥＬ層７０１４の説明を援用する。
また、発光素子７０２２は第１の電極７０２７の端部を覆う隔壁７０２９を備える。隔壁
７０２９は、図１９（Ａ）の隔壁７０１９に用いることができる構成、及び材料を適用す
ることができる。よって、詳細な説明は隔壁７０１９の説明を援用する。
また、図１９（Ｂ）に示した素子構造の場合、発光素子７０２２から発せられる光は、矢
印で示すように第２の電極７０２５側と第１の電極７０２７側の両方に射出し、第１の電
極７０２７側に発せられる一方の光は、絶縁膜７０４２、ゲート絶縁膜７０４１、酸化物
絶縁膜７０４０、及び基板７０２０を通過して射出させる。
また、図１９（Ｂ）の構造においては、フルカラー表示を行う場合、例えば発光素子７０
２２として緑色発光素子とし、隣り合う一方の発光素子を赤色発光素子とし、もう一方の
発光素子を青色発光素子とする。また、３種類の発光素子だけでなく白色素子を加えた４
種類の発光素子でフルカラー表示ができる発光表示装置を作製してもよい。
次に、上面射出構造の発光素子について、図１９（Ｃ）を用いて説明する。上面射出構造
の発光素子は、図１９（Ｃ）に矢印で示す方向に光を発する。
図１９（Ｃ）において、発光素子駆動用トランジスタ７００１は実施の形態１に示すｎチ
ャネル型のトランジスタを用いる形態を示しているが、特に限定されない。
図１９（Ｃ）では、発光素子駆動用トランジスタ７００１のソース電極またはドレイン電
極と電気的に接続された第１の電極７００３上に、ＥＬ層７００４、第２の電極７００５
が順に積層されている。
第１の電極７００３はＥＬ層７００４が発する光を効率よく反射する材料が好ましい。な
ぜなら光の取り出し効率を向上できるためである。なお、第１の電極７００３を積層構造
としてもよい。例えば、ＥＬ層７００４に接する側に可視光を透過する導電膜を用い、他
方に光を遮光する膜を積層して用いることもできる。光を遮光する膜としては、ＥＬ層が
発する光を効率よく反射する金属膜等が好ましいが、例えば黒の顔料を添加した樹脂等を
用いることもできる。
第２の電極７００５は可視光を透過する導電膜を用いる。可視光を透過する導電膜として
は、図１９（Ａ）の第１の電極７０１７に用いることができる材料を適用することができ
る。よって、詳細な説明は第１の電極７０１７の説明を援用する。
なお、第１の電極７００３、又は第２の電極７００５のいずれか一方は陽極として機能し
、他方は陰極として機能する。陽極として機能する電極には、仕事関数の大きな物質が好
ましく、陰極として機能する電極には仕事関数の小さな物質が好ましい。
ＥＬ層７００４は単数の層で構成されていても、複数の層が積層されていても良い。ＥＬ
層７００４としては、図１９（Ａ）のＥＬ層７０１４に用いることができる構成、及び材
料を適用することができる。よって、詳細な説明はＥＬ層７０１４の説明を援用する。
また、発光素子７００２は第１の電極７００３の端部を覆う隔壁７００９を備える。隔壁
７００９は、図１９（Ａ）の隔壁７０１９に用いることができる構成、及び材料を適用す
ることができる。よって、詳細な説明は隔壁７０１９の説明を援用する。
また、図１９（Ｃ）において、発光素子駆動用トランジスタ７００１のソース電極または
ドレイン電極は、ゲート絶縁膜７０５１、保護絶縁膜７０５２、及び絶縁膜７０５５に設
けられたコンタクトホールを介して第１の電極７００３と電気的に接続する。平坦化絶縁
膜７０５３は、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の
樹脂材料を用いることができる。また上記樹脂材料の他に、低誘電率材料（ｌｏｗ−ｋ材
料）、シロキサン系樹脂等を用いることができる。なお、これらの材料で形成される絶縁
膜を複数積層させることで、平坦化絶縁膜７０５３を形成してもよい。平坦化絶縁膜７０
５３の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコ
ート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフ
セット印刷等）等を用いることができる。
また、図１９（Ｃ）の構造においては、フルカラー表示を行う場合、例えば発光素子７０
０２として緑色発光素子とし、隣り合う一方の発光素子を赤色発光素子とし、もう一方の
発光素子を青色発光素子とする。また、３種類の発光素子だけでなく白色素子を加えた４
種類の発光素子でフルカラー表示ができる発光表示装置を作製してもよい。
また、図１９（Ｃ）の構造においては、配置する複数の発光素子を全て白色発光素子とし
、且つ発光素子７００２上方にカラーフィルタなどを有する封止基板を配置する構成とし
、フルカラー表示ができる発光表示装置を作製してもよい。白色などの単色の発光を示す
材料を形成し、カラーフィルタや色変換層を組み合わせることによりフルカラー表示を行
うことができる。
もちろん単色発光の表示を行ってもよい。例えば、白色発光を用いて照明装置を形成して
もよいし、単色発光を用いてエリアカラータイプの発光装置を形成してもよい。
また、必要があれば、円偏光板などの偏光フィルムなどの光学フィルムを設けてもよい。
なお、発光素子の駆動を制御するトランジスタ（発光素子駆動用トランジスタ）と発光素
子が電気的に接続されている例を示したが、発光素子駆動用トランジスタと発光素子との
間に電流制御用トランジスタが接続されている構成であってもよい。
なお本実施の形態で示す半導体装置は、図１９に示した構成に限定されるものではなく、
本発明の技術的思想に基づく各種の変形が可能である。
（実施の形態９）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン
受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメ
ラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう
）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機など
が挙げられる。上記実施の形態で説明した表示装置を具備する電子機器の形態について説
明する。
図２０（Ａ）は、携帯型の情報端末であり、本体３００１、筐体３００２、表示部３００
３ａ、３００３ｂなどによって構成されている。表示部３００３ｂはタッチ入力機能を有
するパネルとなっており、表示部３００３ｂに表示されるキーボードボタン３００４を触
れることで画面操作や、文字入力を行うことができる。勿論、表示部３００３ａをタッチ
入力機能を有するパネルとして構成してもよい。実施の形態１乃至実施の形態７で示した
トランジスタをスイッチング素子として用い、実施の形態８に示す液晶パネルや有機発光
パネルを作製して表示部３００３ａ、３００３ｂに適用することにより、携帯型の情報端
末とすることができる。
図２０（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など
）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表
示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を
制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（
イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
また、図２０（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としても
よい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロード
する構成とすることも可能である。
また、図２０（Ａ）に示す携帯型の情報端末は、２つの表示部３００３ａ、３００３ｂの
うち、一方を取り外すことができ、取り外した場合の図を図２０（Ｂ）に示している。表
示部３００３ａもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を
図ることができ、一方の手で筐体３００２を持ち、他方の手で操作することができ、便利
である。
さらに、図２０（Ｂ）に示す筐体３００２にアンテナやマイク機能や無線機能を持たせ、
携帯電話として用いてもよい。
図２０（Ｃ）は、携帯電話の一形態を示している。図２０（Ｃ）に示す携帯電話機５００
５は、筐体に組み込まれた表示部５００１の他、ヒンジ５００２に取り付けられた表示パ
ネル５００３、操作ボタン５００４、スピーカ、マイクなどを備えている。
図２０（Ｃ）に示す携帯電話機５００５は、表示パネル５００３がスライドして、表示部
５００１と重なるようになっており、透光性を有するカバーとしても機能する。表示パネ
ル５００３は、実施の形態８の図１９（Ｂ）に示した、基板側及び基板とは反対側の面か
ら発光を取り出す両面射出構造の発光素子を用いた表示パネルである。
また、両面射出構造の発光素子を用いた表示パネル５００３であるため、表示部５００１
と重ねた状態でも表示を行うことができ、使用者はどちらも表示し、どちらの表示も視認
することもできる。表示パネル５００３は透光性を有し、表示パネルの向こう側が透けて
見えるパネルである。例えば、地図の表示を表示部５００１で行い、使用者の所在地ポイ
ントを表示パネル５００３で表示することによって認識しやすい状態を提供することがで
きる。
また、携帯電話機５００５に撮像素子を設け、テレビ電話として使用する場合、複数の相
手を表示しながら、複数の相手と会話ができるため、テレビ会議なども行うことができる
。例えば、表示パネル５００３に一人または複数の相手の顔を表示し、さらに表示部５０
０１にもう一人の顔を表示させることで、使用者は２人以上の顔を見ながら会話を行うこ
とができる。
また、表示パネル５００３に表示されたタッチ入力ボタン５００６を指などで触れること
で、情報を入力することができる。また、電話を掛ける、或いはメールを打つなどの操作
は、表示パネル５００３をスライドさせて、操作ボタン５００４を指などで触れることに
より行うことができる。
図２０（Ｄ）は、テレビジョン装置９６００の一形態を示している。テレビジョン装置９
６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、
映像を表示することが可能である。また、ここでは、ＣＰＵを内蔵したスタンド９６０５
により筐体９６０１を支持した構成を示している。実施の形態１乃至実施の形態７で示し
たトランジスタを表示部９６０３に適用することにより、テレビジョン装置９６００とす
ることができる。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から
出力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
また、テレビジョン装置９６００は、外部接続端子９６０４や、記憶媒体再生録画部９６
０２、外部メモリスロットを備えている。外部接続端子９６０４は、ＵＳＢケーブルなど
の各種ケーブルと接続可能であり、パーソナルコンピュータなどとのデータ通信が可能で
ある。記憶媒体再生録画部９６０２では、ディスク状の記録媒体を挿入し、記録媒体に記
憶されているデータの読み出し、記録媒体への書き込みが可能である。また、外部メモリ
スロットに差し込まれた外部メモリ９６０６にデータ保存されている画像や映像などを表
示部９６０３に映し出すことも可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
１０１ 基板
１０２ 酸化物絶縁膜
１０３ａ 酸化物半導体膜
１０３ｂ 酸化物半導体膜
１０３ｃ 酸化物半導体膜
１０４ａ 酸化物半導体膜
１０４ｂ 酸化物半導体膜
１０４ｃ 酸化物半導体膜
１０５ 酸化物半導体積層体
１０５ａ 酸化物半導体膜
１０５ｂ 酸化物半導体膜
１０５ｃ 酸化物半導体膜
１０６ 電極
１０７ ゲート絶縁膜
１０８ ゲート電極
１０９ 絶縁膜
１１３ａ 酸化物半導体膜
１１３ｂ 酸化物半導体膜
１１３ｃ 酸化物半導体膜
１１４ａ 酸化物半導体膜
１１４ｂ 酸化物半導体膜
１１４ｃ 酸化物半導体膜
１１５ 酸化物半導体積層体
１１５ａ 酸化物半導体膜
１１５ｂ 酸化物半導体膜
１１５ｃ 酸化物半導体膜
１１６ 電極
１１７ ゲート絶縁膜
１１８ ゲート電極
１１９ 絶縁膜
１２０ 配線
１２３ｂ 酸化物半導体膜
１２３ｃ 酸化物半導体膜
１２４ｂ 酸化物半導体膜
１２４ｃ 酸化物半導体膜
１２５ 酸化物半導体積層体
１２５ｂ 酸化物半導体膜
１２５ｃ 酸化物半導体膜
１２６ 電極
１２７ ゲート絶縁膜
１２８ ゲート電極
１２９ 絶縁膜
１３３ｂ 酸化物半導体膜
１３３ｃ 酸化物半導体膜
１３４ｂ 酸化物半導体膜
１３４ｃ 酸化物半導体膜
１３５ 酸化物半導体積層体
１３５ｂ 酸化物半導体膜
１３５ｃ 酸化物半導体膜
１３６ 電極
１３７ ゲート絶縁膜
１３８ ゲート電極
１３９ 絶縁膜
１４７ａ ゲート絶縁膜
１４７ｂ ゲート絶縁膜
１４８ａ ゲート電極
１４８ｂ ゲート電極
６０２ ゲート配線
６０３ ゲート配線
６１６ ソース電極又はドレイン電極
６２８ トランジスタ
６２９ トランジスタ
６５１ 液晶素子
６５２ 液晶素子
６９０ 容量配線
２０００ 結晶構造
２００１ 結晶構造
３００１ 本体
３００２ 筐体
３００３ａ 表示部
３００３ｂ 表示部
３００４ キーボードボタン
５００１ 表示部
５００２ ヒンジ
５００３ 表示パネル
５００４ 操作ボタン
５００５ 携帯電話機
５００６ タッチ入力ボタン
５３００ 基板
５３０１ 画素部
５３０２ 走査線駆動回路
５３０３ 走査線駆動回路
５３０４ 信号線駆動回路
６４００ 画素
６４０１ スイッチング用トランジスタ
６４０２ 駆動用トランジスタ
６４０３ 容量素子
６４０４ 発光素子
６４０５ 信号線
６４０６ 走査線
６４０７ 電源線
６４０８ 共通電極
７００１ 発光素子駆動用トランジスタ
７００２ 発光素子
７００３ 電極
７００４ ＥＬ層
７００５ 電極
７００９ 隔壁
７０１０ 基板
７０１１ 発光素子駆動用トランジスタ
７０１２ 発光素子
７０１４ ＥＬ層
７０１５ 電極
７０１６ 膜
７０１７ 電極
７０１９ 隔壁
７０２０ 基板
７０２１ 発光素子駆動用トランジスタ
７０２２ 発光素子
７０２４ ＥＬ層
７０２５ 電極
７０２７ 電極
７０２９ 隔壁
７０３０ 酸化物絶縁膜
７０３１ ゲート絶縁膜
７０３２ 絶縁膜
７０３３ カラーフィルタ層
７０３４ オーバーコート層
７０３５ 保護絶縁膜
７０４０ 酸化物絶縁膜
７０４１ ゲート絶縁膜
７０４２ 絶縁膜
７０５１ ゲート絶縁膜
７０５２ 保護絶縁膜
７０５３ 平坦化絶縁膜
７０５５ 絶縁膜
９６００ テレビジョン装置
９６０１ 筐体
９６０２ 記憶媒体再生録画部
９６０３ 表示部
９６０４ 外部接続端子
９６０５ スタンド
９６０６ 外部メモリ

Claims (13)

  1. 絶縁表面上に形成された酸化物半導体積層体と、
    前記酸化物半導体積層体に接するゲート絶縁膜と、
    前記ゲート絶縁膜に接するゲート電極と、
    前記酸化物半導体積層体に接続する一対の電極と、を有し、
    前記酸化物半導体積層体は、第１の結晶構造を有する酸化物半導体膜と、
    前記第１の結晶構造を有する酸化物半導体膜上に形成された第２の結晶構造を有する酸化物半導体膜と、
    前記第２の結晶構造を有する酸化物半導体膜上に形成された第３の結晶構造を有する酸化物半導体膜と、を有し、
    前記第１の結晶構造及び前記第３の結晶構造は、ＹｂＦｅ２Ｏ４型構造、Ｙｂ２Ｆｅ３Ｏ７型構造及び三方晶及び／又は六方晶のウルツ鉱型でない結晶構造のいずれか一であり、
    前記第２の結晶構造は、ウルツ鉱型構造であることを特徴とする半導体装置。
  2. 請求項１において、
    前記第１の結晶構造を有する酸化物半導体膜および第３の結晶構造を有する酸化物半導体膜は、三方晶及び／又は六方晶構造であることを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記第１の結晶構造を有する酸化物半導体膜、前記第２の結晶構造を有する酸化物半導体膜、および前記第３の結晶構造を有する酸化物半導体膜は、非単結晶であり、且つ非晶質領域と、ｃ軸配向を有する結晶領域とを有することを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記第１の結晶構造を有する酸化物半導体膜および第３の結晶構造を有する酸化物半導体膜は、亜鉛、インジウム、またはガリウムを含むことを特徴とする半導体装置。
  5. 請求項１乃至請求項４のいずれか一項において、
    前記第２の結晶構造を有する酸化物半導体膜は、酸化亜鉛、または酸窒化物半導体であることを特徴とする半導体装置。
  6. 絶縁表面上に第１の酸化物半導体膜を形成し、
    前記第１の酸化物半導体膜上に第２の酸化物半導体膜を形成し、
    前記第１の酸化物半導体膜および前記第２の酸化物半導体膜に第１の加熱処理を行い、前記第１の酸化物半導体膜を第１の結晶構造を有する酸化物半導体膜とし、前記第２の酸化物半導体膜を第２の結晶構造を有する酸化物半導体膜とし、
    前記第２の結晶構造を有する酸化物半導体膜上に第３の酸化物半導体膜を形成し、
    前記第３の酸化物半導体膜に第２の加熱処理を行い、前記第３の酸化物半導体膜を第３の結晶構造を有する酸化物半導体膜とし、
    前記第１の結晶構造を有する酸化物半導体膜、前記第２の結晶構造を有する酸化物半導体膜および前記第３の結晶構造を有する酸化物半導体膜を選択的にエッチングして酸化物半導体積層体を形成し、
    前記酸化物半導体積層体上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極を形成し、
    前記第１の結晶構造及び前記第３の結晶構造は、ＹｂＦｅ２Ｏ４型構造、Ｙｂ２Ｆｅ３Ｏ７型構造及び三方晶及び／又は六方晶のウルツ鉱型でない結晶構造のいずれか一であり、
    前記第２の結晶構造は、ウルツ鉱型構造であることを特徴とする半導体装置の作製方法。
  7. 請求項６において、
    前記第１の酸化物半導体膜および前記第３の酸化物半導体膜はそれぞれ、前記第２の結晶構造を有する酸化物半導体膜を種として結晶成長し、前記第１の結晶構造を有する酸化物半導体膜および第３の結晶構造を有する酸化物半導体膜となることを特徴とする半導体装置の作製方法。
  8. 請求項６または請求項７において、
    前記第１の結晶構造を有する酸化物半導体膜および前記第３の結晶構造を有する酸化物半導体膜は、三方晶及び／又は六方晶構造であることを特徴とする半導体装置の作製方法。
  9. 請求項６乃至請求項８のいずれか一項において、
    前記第１の結晶構造を有する酸化物半導体膜および前記第３の結晶構造を有する酸化物半導体膜、並びに前記第２の結晶構造を有する酸化物半導体膜は、非単結晶であり、且つ層全体が非晶質状態ではなく、ｃ軸配向の結晶領域を有することを特徴とする半導体装置の作製方法。
  10. 請求項６乃至請求項９のいずれか一項において、
    前記第１の結晶構造を有する酸化物半導体膜および第３の結晶構造を有する酸化物半導体膜は、亜鉛、インジウム、またはガリウムを含むことを特徴とする半導体装置の作製方法。
  11. 請求項６乃至請求項１０のいずれか一項において、
    前記第１の加熱処理および前記第２の加熱処理は、１５０度以上６５０度以下の加熱処理であることを特徴とする半導体装置の作製方法。
  12. 請求項６乃至請求項１１のいずれか一項において、
    前記第１の結晶構造を有する酸化物半導体膜、第２の結晶構造を有する酸化物半導体膜、および第３の結晶構造を有する酸化物半導体膜は、脱水化または脱水素化されていることを特徴とする半導体装置の作製方法。
  13. 請求項６乃至請求項１２のいずれか一項において、
    前記第２の結晶構造を有する酸化物半導体膜は、酸化亜鉛、または酸窒化物半導体であることを特徴とする半導体装置の作製方法。
JP2015218478A 2010-11-30 2015-11-06 半導体装置および半導体装置の作製方法 Expired - Fee Related JP6031580B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2010267901 2010-11-30
JP2010267901 2010-11-30
JP2010267896 2010-11-30
JP2010267896 2010-11-30

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2011255613A Division JP5839557B2 (ja) 2010-11-30 2011-11-23 半導体装置の作製方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2016001041A Division JP6142012B2 (ja) 2010-11-30 2016-01-06 半導体装置

Publications (2)

Publication Number Publication Date
JP2016066803A JP2016066803A (ja) 2016-04-28
JP6031580B2 true JP6031580B2 (ja) 2016-11-24

Family

ID=46126011

Family Applications (8)

Application Number Title Priority Date Filing Date
JP2011255613A Expired - Fee Related JP5839557B2 (ja) 2010-11-30 2011-11-23 半導体装置の作製方法
JP2015218478A Expired - Fee Related JP6031580B2 (ja) 2010-11-30 2015-11-06 半導体装置および半導体装置の作製方法
JP2016001041A Active JP6142012B2 (ja) 2010-11-30 2016-01-06 半導体装置
JP2017092134A Active JP6348204B2 (ja) 2010-11-30 2017-05-08 半導体装置
JP2018103557A Active JP6648193B2 (ja) 2010-11-30 2018-05-30 半導体装置
JP2020004129A Active JP6860705B2 (ja) 2010-11-30 2020-01-15 半導体装置
JP2021053027A Withdrawn JP2021097251A (ja) 2010-11-30 2021-03-26 半導体装置
JP2023001048A Active JP7572469B2 (ja) 2010-11-30 2023-01-06 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2011255613A Expired - Fee Related JP5839557B2 (ja) 2010-11-30 2011-11-23 半導体装置の作製方法

Family Applications After (6)

Application Number Title Priority Date Filing Date
JP2016001041A Active JP6142012B2 (ja) 2010-11-30 2016-01-06 半導体装置
JP2017092134A Active JP6348204B2 (ja) 2010-11-30 2017-05-08 半導体装置
JP2018103557A Active JP6648193B2 (ja) 2010-11-30 2018-05-30 半導体装置
JP2020004129A Active JP6860705B2 (ja) 2010-11-30 2020-01-15 半導体装置
JP2021053027A Withdrawn JP2021097251A (ja) 2010-11-30 2021-03-26 半導体装置
JP2023001048A Active JP7572469B2 (ja) 2010-11-30 2023-01-06 半導体装置

Country Status (7)

Country Link
US (3) US8728883B2 (ja)
JP (8) JP5839557B2 (ja)
KR (1) KR102058962B1 (ja)
CN (1) CN103229304B (ja)
DE (1) DE112011103975T5 (ja)
TW (2) TWI562379B (ja)
WO (1) WO2012073918A1 (ja)

Families Citing this family (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8823092B2 (en) 2010-11-30 2014-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8816425B2 (en) 2010-11-30 2014-08-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8629496B2 (en) 2010-11-30 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI562379B (en) * 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
US8809852B2 (en) 2010-11-30 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor element, semiconductor device, and method for manufacturing the same
US8916867B2 (en) 2011-01-20 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor element and semiconductor device
US8686416B2 (en) * 2011-03-25 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
KR102103913B1 (ko) * 2012-01-10 2020-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
TWI604609B (zh) * 2012-02-02 2017-11-01 半導體能源研究所股份有限公司 半導體裝置
US8999773B2 (en) * 2012-04-05 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Processing method of stacked-layer film and manufacturing method of semiconductor device
KR102254731B1 (ko) 2012-04-13 2021-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN104285302B (zh) 2012-05-10 2017-08-22 株式会社半导体能源研究所 半导体装置
KR20230104756A (ko) 2012-05-10 2023-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9153699B2 (en) 2012-06-15 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with multiple oxide semiconductor layers
KR101451403B1 (ko) * 2012-06-26 2014-10-23 엘지디스플레이 주식회사 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법
KR101975929B1 (ko) * 2012-06-29 2019-05-09 삼성전자주식회사 질산화물 채널층을 구비한 트랜지스터 및 그 제조방법
KR102161077B1 (ko) * 2012-06-29 2020-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102141977B1 (ko) * 2012-07-20 2020-08-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
JP6142151B2 (ja) 2012-07-31 2017-06-07 株式会社Ｊｏｌｅｄ 表示装置および電子機器
JP6134598B2 (ja) 2012-08-02 2017-05-24 株式会社半導体エネルギー研究所 半導体装置
US9245958B2 (en) 2012-08-10 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN108305895B (zh) * 2012-08-10 2021-08-03 株式会社半导体能源研究所 半导体装置及其制造方法
WO2014024808A1 (en) 2012-08-10 2014-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6220597B2 (ja) * 2012-08-10 2017-10-25 株式会社半導体エネルギー研究所 半導体装置
US9929276B2 (en) * 2012-08-10 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9018624B2 (en) * 2012-09-13 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic appliance
TWI799011B (zh) 2012-09-14 2023-04-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI627750B (zh) * 2012-09-24 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
TWI681233B (zh) 2012-10-12 2020-01-01 日商半導體能源研究所股份有限公司 液晶顯示裝置、觸控面板及液晶顯示裝置的製造方法
JP6246549B2 (ja) * 2012-10-17 2017-12-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
DE112013005029T5 (de) * 2012-10-17 2015-07-30 Semiconductor Energy Laboratory Co., Ltd. Mikrocontroller und Herstellungsverfahren dafür
KR102094568B1 (ko) * 2012-10-17 2020-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그의 제작 방법
JP6018873B2 (ja) * 2012-10-17 2016-11-02 株式会社半導体エネルギー研究所 半導体装置
US9569992B2 (en) * 2012-11-15 2017-02-14 Semiconductor Energy Laboratory Co., Ltd. Method for driving information processing device, program, and information processing device
TWI613813B (zh) 2012-11-16 2018-02-01 半導體能源研究所股份有限公司 半導體裝置
US9263531B2 (en) * 2012-11-28 2016-02-16 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film, film formation method thereof, and semiconductor device
CN104823283B (zh) * 2012-11-30 2018-04-27 株式会社半导体能源研究所 半导体装置
EP2738815B1 (en) * 2012-11-30 2016-02-10 Samsung Electronics Co., Ltd Semiconductor materials, transistors including the same, and electronic devices including transistors
TWI624949B (zh) 2012-11-30 2018-05-21 半導體能源研究所股份有限公司 半導體裝置
CN104904018B (zh) 2012-12-28 2019-04-09 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
TWI607510B (zh) * 2012-12-28 2017-12-01 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
TWI611566B (zh) 2013-02-25 2018-01-11 半導體能源研究所股份有限公司 顯示裝置和電子裝置
KR102238682B1 (ko) 2013-02-28 2021-04-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법
TWI644433B (zh) * 2013-03-13 2018-12-11 半導體能源研究所股份有限公司 半導體裝置
JP6193786B2 (ja) * 2013-03-14 2017-09-06 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US10304859B2 (en) * 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
KR20200038333A (ko) * 2013-05-20 2020-04-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
DE102014208859B4 (de) * 2013-05-20 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
US9773915B2 (en) * 2013-06-11 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102072140B1 (ko) * 2013-06-26 2020-02-03 삼성디스플레이 주식회사 유기 발광 표시 장치
JP6421446B2 (ja) * 2013-06-28 2018-11-14 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置及びシステム
US20150008428A1 (en) 2013-07-08 2015-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP2015053477A (ja) * 2013-08-05 2015-03-19 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
JP6345023B2 (ja) * 2013-08-07 2018-06-20 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US9449853B2 (en) * 2013-09-04 2016-09-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising electron trap layer
US9607991B2 (en) * 2013-09-05 2017-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9893194B2 (en) * 2013-09-12 2018-02-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI633668B (zh) * 2013-09-23 2018-08-21 半導體能源研究所股份有限公司 半導體裝置
US9882014B2 (en) * 2013-11-29 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9991392B2 (en) 2013-12-03 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI642186B (zh) 2013-12-18 2018-11-21 日商半導體能源研究所股份有限公司 半導體裝置
TWI721409B (zh) 2013-12-19 2021-03-11 日商半導體能源研究所股份有限公司 半導體裝置
US9722049B2 (en) * 2013-12-23 2017-08-01 Intermolecular, Inc. Methods for forming crystalline IGZO with a seed layer
WO2015097596A1 (en) * 2013-12-26 2015-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6488124B2 (ja) 2013-12-27 2019-03-20 株式会社半導体エネルギー研究所 半導体装置
EP2927934B1 (en) * 2014-03-31 2017-07-05 Flosfia Inc. Crystalline multilayer structure and semiconductor device
TWI663726B (zh) * 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
JP6358434B2 (ja) * 2014-09-25 2018-07-18 株式会社Ｊｏｌｅｄ 薄膜トランジスタ及びその製造方法
US20160225915A1 (en) * 2015-01-30 2016-08-04 Cindy X. Qiu Metal oxynitride transistor devices
KR102653836B1 (ko) * 2015-03-03 2024-04-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 그 제작 방법, 또는 그를 포함하는 표시 장치
US10008609B2 (en) * 2015-03-17 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, or display device including the same
US20160308067A1 (en) * 2015-04-17 2016-10-20 Ishiang Shih Metal oxynitride transistor devices
CN105097675B (zh) * 2015-09-22 2018-01-30 深圳市华星光电技术有限公司 阵列基板及其制备方法
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
US9882064B2 (en) * 2016-03-10 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Transistor and electronic device
KR20180123028A (ko) * 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
US9905579B2 (en) * 2016-03-18 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
DE112017002579T5 (de) * 2016-05-20 2019-03-07 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung oder diese enthaltende Anzeigevorrichtung
TWI726026B (zh) * 2016-06-27 2021-05-01 日商半導體能源硏究所股份有限公司 電晶體以及半導體裝置
DE112017004584T5 (de) 2016-09-12 2019-07-11 Semiconductor Energy Laboratory Co., Ltd. Anzeigevorrichtung und elektronisches Gerät
KR102446301B1 (ko) * 2017-12-11 2022-09-23 엘지디스플레이 주식회사 지지층을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
CN108468037B (zh) * 2018-02-26 2019-03-29 武汉大学 飞秒激光预解离装置及化学气相沉积设备
CN109950322B (zh) * 2019-03-25 2022-05-13 华南理工大学 一种顶栅型薄膜晶体管及其制作方法
KR20220020829A (ko) * 2019-06-12 2022-02-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 금속 산화물, 및 금속 산화물을 가지는 트랜지스터
KR20210009000A (ko) 2019-07-16 2021-01-26 삼성전자주식회사 반도체 장치
CN110600553A (zh) * 2019-08-09 2019-12-20 深圳市华星光电半导体显示技术有限公司 薄膜晶体管及其制造方法
US20230069109A1 (en) * 2020-02-20 2023-03-02 Semiconductor Energy Laboratory Co., Ltd. Metal oxide, method for forming metal oxide, and semiconductor device
TWI738430B (zh) * 2020-07-22 2021-09-01 友達光電股份有限公司 有機發光二極體顯示面板
CN112701045B (zh) * 2020-12-29 2023-07-18 北京大学深圳研究生院 双栅薄膜晶体管的结构及制造方法

Family Cites Families (195)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0275697A (ja) 1988-09-13 1990-03-15 Katalistiks Internatl Inc 炭化水素分解方法及び同方法において用いる触媒
JPH04300292A (ja) 1991-03-26 1992-10-23 Sumitomo Electric Ind Ltd 複合酸化物超電導薄膜の成膜方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
US5625202A (en) 1995-06-08 1997-04-29 University Of Central Florida Modified wurtzite structure oxide compounds as substrates for III-V nitride compound semiconductor epitaxial thin film growth
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3402030B2 (ja) * 1995-11-10 2003-04-28 ソニー株式会社 薄膜半導体装置製造方法
US5817548A (en) 1995-11-10 1998-10-06 Sony Corporation Method for fabricating thin film transistor device
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH09255491A (ja) * 1995-12-30 1997-09-30 Samsung Display Devices Co Ltd 多結晶酸化薄膜の酸素最密充填面を用いたＺｎＯ薄膜電極構造体及びその製造方法
JP2000026119A (ja) 1998-07-09 2000-01-25 Hoya Corp 透明導電性酸化物薄膜を有する物品及びその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
WO2002016679A1 (fr) 2000-08-18 2002-02-28 Tohoku Techno Arch Co., Ltd. Matiere semi-conductrice polycristalline
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
KR100532080B1 (ko) 2001-05-07 2005-11-30 엘지.필립스 엘시디 주식회사 비정질 인듐 틴 옥사이드 식각용액 및 이를 이용한 액정표시소자의 제조방법
JP3694737B2 (ja) 2001-07-27 2005-09-14 独立行政法人物質・材料研究機構 酸化亜鉛基ホモロガス化合物薄膜の製造法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP2003298062A (ja) 2002-03-29 2003-10-17 Sharp Corp 薄膜トランジスタ及びその製造方法
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP3859148B2 (ja) 2002-10-31 2006-12-20 信越半導体株式会社 Ｚｎ系半導体発光素子の製造方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
CN1806322A (zh) 2003-06-20 2006-07-19 夏普株式会社 半导体装置及其制造方法以及电子设备
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
CN103121799A (zh) 2004-03-09 2013-05-29 出光兴产株式会社 溅射靶、透明导电膜、薄膜晶体管、薄膜晶体管基板及其制造方法及液晶显示装置
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US20070194379A1 (en) 2004-03-12 2007-08-23 Japan Science And Technology Agency Amorphous Oxide And Thin Film Transistor
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
JP5276769B2 (ja) 2004-10-01 2013-08-28 東京電波株式会社 六方晶系ウルツ鉱型単結晶、その製造方法、および六方晶系ウルツ鉱型単結晶基板
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4988179B2 (ja) 2005-09-22 2012-08-01 ローム株式会社 酸化亜鉛系化合物半導体素子
EP1998373A3 (en) * 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP4907942B2 (ja) * 2005-09-29 2012-04-04 シャープ株式会社 トランジスタおよび電子デバイス
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101103374B1 (ko) 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
US8263977B2 (en) 2005-12-02 2012-09-11 Idemitsu Kosan Co., Ltd. TFT substrate and TFT substrate manufacturing method
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
US20070287221A1 (en) 2006-06-12 2007-12-13 Xerox Corporation Fabrication process for crystalline zinc oxide semiconductor layer
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US7906415B2 (en) * 2006-07-28 2011-03-15 Xerox Corporation Device having zinc oxide semiconductor and indium/zinc electrode
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7511343B2 (en) * 2006-10-12 2009-03-31 Xerox Corporation Thin film transistor
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101312259B1 (ko) 2007-02-09 2013-09-25 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP2008276212A (ja) * 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP5043499B2 (ja) 2007-05-02 2012-10-10 財団法人高知県産業振興センター 電子素子及び電子素子の製造方法
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5241143B2 (ja) * 2007-05-30 2013-07-17 キヤノン株式会社 電界効果型トランジスタ
US7935964B2 (en) 2007-06-19 2011-05-03 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
JPWO2009034953A1 (ja) 2007-09-10 2010-12-24 出光興産株式会社 薄膜トランジスタ
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5264197B2 (ja) 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
US8586979B2 (en) 2008-02-01 2013-11-19 Samsung Electronics Co., Ltd. Oxide semiconductor transistor and method of manufacturing the same
KR101513601B1 (ko) * 2008-03-07 2015-04-21 삼성전자주식회사 트랜지스터
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR101490112B1 (ko) 2008-03-28 2015-02-05 삼성전자주식회사 인버터 및 그를 포함하는 논리회로
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP2009266938A (ja) * 2008-04-23 2009-11-12 Rohm Co Ltd 半導体素子
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
EP2146379B1 (en) * 2008-07-14 2015-01-28 Samsung Electronics Co., Ltd. Transistor comprising ZnO based channel layer
JP2010040552A (ja) 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
KR101497425B1 (ko) 2008-08-28 2015-03-03 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
JP5339825B2 (ja) * 2008-09-09 2013-11-13 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101623958B1 (ko) 2008-10-01 2016-05-25 삼성전자주식회사 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로
JP5430113B2 (ja) * 2008-10-08 2014-02-26 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101259727B1 (ko) 2008-10-24 2013-04-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI496295B (zh) 2008-10-31 2015-08-11 Semiconductor Energy Lab 半導體裝置及其製造方法
KR101432764B1 (ko) * 2008-11-13 2014-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
JP2010153802A (ja) 2008-11-20 2010-07-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP5781720B2 (ja) * 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
EP2202802B1 (en) * 2008-12-24 2012-09-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
KR101034686B1 (ko) * 2009-01-12 2011-05-16 삼성모바일디스플레이주식회사 유기전계발광 표시 장치 및 그의 제조 방법
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
US8367486B2 (en) * 2009-02-05 2013-02-05 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the transistor
US8704216B2 (en) * 2009-02-27 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8338226B2 (en) * 2009-04-02 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI489628B (zh) * 2009-04-02 2015-06-21 Semiconductor Energy Lab 半導體裝置和其製造方法
JP2010267896A (ja) 2009-05-18 2010-11-25 Toyota Motor Corp Ｉｇｂｔ
JP5439944B2 (ja) 2009-05-18 2014-03-12 株式会社村田製作所 積層型電子部品およびその製造方法
JP5564331B2 (ja) 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
JP2011071476A (ja) 2009-08-25 2011-04-07 Canon Inc 薄膜トランジスタ、薄膜トランジスタを用いた表示装置及び薄膜トランジスタの製造方法
EP2544237B1 (en) 2009-09-16 2017-05-03 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
KR101914026B1 (ko) 2009-09-24 2018-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
TWI512997B (zh) 2009-09-24 2015-12-11 Semiconductor Energy Lab 半導體裝置，電源電路，和半導體裝置的製造方法
WO2011039853A1 (ja) 2009-09-30 2011-04-07 キヤノン株式会社 薄膜トランジスタ
KR101779349B1 (ko) 2009-10-14 2017-09-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011052411A1 (en) 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Transistor
KR102691611B1 (ko) 2009-11-06 2024-08-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102705608B1 (ko) 2009-11-13 2024-09-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 이 표시 장치를 구비한 전자 기기
WO2011065210A1 (en) 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
KR102426613B1 (ko) 2009-11-28 2022-07-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
EP2504855A4 (en) 2009-11-28 2016-07-20 Semiconductor Energy Lab STACKED OXIDE MATERIAL, SEMICONDUCTOR ELEMENT AND METHOD FOR PRODUCING SEMICONDUCTOR ELEMENT
KR101803553B1 (ko) 2009-11-28 2017-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR20240129225A (ko) 2009-12-04 2024-08-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101835300B1 (ko) 2009-12-08 2018-03-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
CN104658598B (zh) * 2009-12-11 2017-08-11 株式会社半导体能源研究所 半导体器件、逻辑电路和cpu
KR101768433B1 (ko) 2009-12-18 2017-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
WO2011074506A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN102903758B (zh) 2009-12-28 2015-06-03 株式会社半导体能源研究所 半导体装置
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR101701208B1 (ko) * 2010-01-15 2017-02-02 삼성디스플레이 주식회사 표시 기판
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
US8629438B2 (en) 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI562285B (en) 2010-08-06 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the same
US8685787B2 (en) 2010-08-25 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US20120064665A1 (en) 2010-09-13 2012-03-15 Semiconductor Energy Laboratory Co., Ltd. Deposition apparatus, apparatus for successive deposition, and method for manufacturing semiconductor device
JP2012099661A (ja) * 2010-11-02 2012-05-24 Idemitsu Kosan Co Ltd 酸化物半導体の製造方法
TWI562379B (en) * 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
US8809852B2 (en) 2010-11-30 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor element, semiconductor device, and method for manufacturing the same
JP2012160679A (ja) 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器

Also Published As

Publication number Publication date
TWI562379B (en) 2016-12-11
TW201236155A (en) 2012-09-01
US9281358B2 (en) 2016-03-08
US20140239298A1 (en) 2014-08-28
JP5839557B2 (ja) 2016-01-06
CN103229304A (zh) 2013-07-31
US20120132903A1 (en) 2012-05-31
JP2017130702A (ja) 2017-07-27
US20160181434A1 (en) 2016-06-23
CN103229304B (zh) 2016-08-10
JP6142012B2 (ja) 2017-06-07
TW201613107A (en) 2016-04-01
KR102058962B1 (ko) 2019-12-24
JP2012134467A (ja) 2012-07-12
JP2016066803A (ja) 2016-04-28
JP6648193B2 (ja) 2020-02-14
DE112011103975T5 (de) 2013-09-26
JP2016105494A (ja) 2016-06-09
TWI525818B (zh) 2016-03-11
JP2023052247A (ja) 2023-04-11
US8728883B2 (en) 2014-05-20
JP2018133596A (ja) 2018-08-23
JP6860705B2 (ja) 2021-04-21
KR20130140802A (ko) 2013-12-24
JP6348204B2 (ja) 2018-06-27
WO2012073918A1 (en) 2012-06-07
JP7572469B2 (ja) 2024-10-23
JP2020057820A (ja) 2020-04-09
JP2021097251A (ja) 2021-06-24
US9634082B2 (en) 2017-04-25

Similar Documents

Publication Publication Date Title
JP6348204B2 (ja) 半導体装置
JP5933890B2 (ja) 半導体膜、及び半導体装置
JP5917105B2 (ja) 半導体装置
JP6267281B2 (ja) 半導体装置
JP5946633B2 (ja) 半導体装置およびその作製方法
JP6199581B2 (ja) 金属酸化物膜、及び半導体装置
JP2019176183A (ja) 金属酸化物膜及び半導体装置
JP6392955B2 (ja) 金属酸化物膜
JP6553266B2 (ja) 金属酸化物膜及び半導体装置
JP2024010113A (ja) 金属酸化物膜

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161011

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161013

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161024

R150 Certificate of patent or registration of utility model

Ref document number: 6031580

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees